JPH09129828A

JPH09129828A - 半導体集積回路装置

Info

Publication number: JPH09129828A
Application number: JP28117495A
Authority: JP
Inventors: Kimihide Murayama; 公英村山; Tetsuya Iida; 哲也飯田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】コストアップを伴わずに誘電率の大きい誘電
体を用いることにより、半導体集積回路装置における容
量素子の容量不足を解決することが可能な技術を提供す
る。【解決手段】予め基板１に第１の配線８の材料の一部
として形成したモリブデン膜１３を利用して、これを酸
化処理して得られた酸化モリブデン膜１０を誘電体とし
て用いる。そして、第１の配線８、誘電体１０（酸化モ
リブデン膜）および第２の配線１７によって容量素子２
２を構成する。酸化モリブデン（誘電率：６．２５）は
誘電体として、従来用いられている酸化シリコン（誘電
率：２．１）、窒化シリコン（誘電率：４．０）などに
比較して誘電率が大きいため、大きい容量値を得ること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体基板に能動素子とともに受動素
子として容量素子を形成する半導体集積回路装置に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】最近のＬＳＩ（半導体集積回路装置）と
して、例えば光通信分野などのマイクロ波帯域に使用さ
れる高速用のＬＳＩが開発されている。このような高速
用のＬＳＩは、一般に半導体基板として高速に適したＧ
ａＡｓ（ガリウム砒素）が用いられる。

【０００３】このようなマイクロ波（Ｍｉｃｒｏｗａｖ
ｅ）帯域に使用されるＬＳＩ（ＭＬＳＩ）は、半導体基
板に能動素子としてＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）が形成されるとともに、受動
素子として容量素子を含む複数の回路素子が形成され
る。

【０００４】また、ＭＬＳＩは半導体基板に能動素子お
よび受動素子を一括して形成するモノリシック（Ｍｎｏ
ｌｉｔｈｉｃ）ＭＬＳＩと、絶縁基板に能動素子および
受動素子を別々に形成するハイブリッド（Ｈｙｂｒｉ
ｄ）ＭＬＳＩとの２つの方式が知られている。両者のう
ち、前者のモノリシックＭＬＳＩは量産性の点で後者の
ハイブリッドＭＬＳＩよりも優れているので、好んで採
用されている。

【０００５】例えば、（株）オーム社発行、「電子情報
通信ハンドブック」、昭和６３年３月３０日発行、Ｐ５
４５〜Ｐ５５１には、前記のようなＭＬＳＩに関する技
術が記載されている。

【０００６】そのようなモノリシックＭＬＳＩ（以下、
単にＭＬＳＩと称する）において、特に容量素子（キャ
パシタ）としては、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａ
ｔｏｒＭｅｔａｌ）構造において誘電体（Ｉｎｓｕｌ
ａｔｏｒ）として、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐ
ｏｒＤｅｐｏｓｉｔｉｏｎ）法によって形成された、
あるいはスパッタリング法によって形成された酸化シリ
コン（ＳｉＯ₂）膜や窒化シリコン（Ｓｉ₃Ｎ₄）膜が用
いられている。

【０００７】

【発明が解決しようとする課題】前記のように従来のＭ
ＬＳＩに形成される容量素子は、誘電体として酸化シリ
コン膜や窒化シリコン膜を用いているが、これらの誘電
材料は誘電率が比較的小さいので、容量不足が避けられ
ないという問題がある。

【０００８】すなわち、酸化シリコンの誘電率は約２．
１、窒化シリコンの誘電率は約４．０と比較的小さいの
で、容量素子の容量はこれに応じた値しか得られない。
このため、容量値を大きくするには容量素子の両端子電
極としての配線の面積を大きく形成しなければならず、
結果的に半導体基板上で広い面積を占有してしまうとい
う不都合が生ずる。

【０００９】また、従来においては、それらの誘電体を
形成するためにＣＶＤ法やスパッタリング法などを利用
しているので、コストアップになるという問題もある。

【００１０】本発明の目的は、コストアップを伴わずに
誘電率の大きい誘電体を用いることにより、半導体集積
回路装置における容量素子の容量不足を解決することが
可能な技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１３】本発明の半導体集積回路装置は、半導体基
板に能動素子および容量素子を含む複数の回路素子を形
成する半導体集積回路装置であって、前記容量素子は、
誘電体として酸化モリブデンを用いる。

【００１４】上述した手段によれば、本発明の半導体集
積回路装置は、容量素子を構成する誘電体として誘電率
の比較的大きい酸化モリブデンを用いるようにしたの
で、コストアップを伴わずに誘電率の大きい誘電体を用
いることにより、半導体集積回路装置における容量素子
の容量不足を解決することが可能となる。

【００１５】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。

【００１６】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００１７】

【実施形態】

（実施形態１）図１は本発明の実施形態１による半導体
集積回路装置を示す断面図で、マイクロ波帯域に使用さ
れるＬＳＩ（ＭＬＳＩ）に適用した例で示している。表
面に例えばｎ型層からなる動作層２が形成された厚さ約
４００〜５００μｍの半絶縁性のＧａＡｓ基板１の、所
望部分には例えばタングステンシリサイド（ＷＳｉ２）
からなる厚さ約０．６〜０．７μｍのゲート金属３が形
成され、このゲート金属３の周囲位置およびＧａＡｓ基
板１の表面には厚さ約０．３μｍの酸化シリコンなどか
らなる絶縁膜４が形成されている。

【００１８】ゲート金属３の両側の動作層２の表面には
例えばＡｕ−Ｇｅからなるオーミック性のソース電極５
およびドレイン電極６が形成されている。これらソース
電極５およびドレイン電極６は、例えば蒸着法およびリ
フトオフ法の組み合わせによって形成される。なお、本
実施形態におけるＧａＡｓ基板１の構造、ゲート金属３
の材料、ソース電極５およびドレイン電極６の材料など
は、説明を簡単にするため一例を示しており、本発明の
目的の範囲内で任意の変更が可能である。

【００１９】ＧａＡｓ基板１の全体は例えば酸化シリコ
ンなどからなる第１の配線層間絶縁膜７によって覆わ
れ、例えばドレイン電極６と導通する第１の配線８が第
１の配線層間絶縁膜７に形成された第１のスルーホール
９を通じて、第１の配線層間絶縁膜７の表面に引き出さ
れている。この第１の配線８は、図２に拡大構造を示す
ように、例えばＭｏ膜１１（厚さ約０．１５μｍ）、Ａ
ｕ膜１２（厚さ約０．６μｍ）、Ｍｏ膜１３（厚さ約
０．０８μｍ）が順次に形成された多層膜から構成され
ている。上下のＭｏ膜１１、１３は絶縁膜との付着性を
良くするために用いられている。

【００２０】第１の配線８の表面には厚さ約０．０６μ
ｍの酸化モリブデン（ＭＯ₃）膜１０が形成され、この
酸化モリブデン膜１０は後述のように最上層のＭｏ膜１
３が酸化されて形成される。この酸化モリブデン膜１０
は誘電体として用いられ、約６．２５の誘電率を有して
いる。この値は、酸化シリコンの約３倍、窒化シリコン
の約１．５６倍となっている。この酸化モリブデン膜１
０および第１の配線層間絶縁膜７は例えば酸化シリコン
などからなる第２の配線層間絶縁膜１５によって覆われ
る。

【００２１】この第２の配線層間絶縁膜１５の酸化モリ
ブデン膜１０の直上位置には第２のスルーホール１６が
形成され、このスルーホール１６には第２の配線１７が
第２の配線層間絶縁膜１５の表面に引き出されている。
この第２の配線１７は、図２に拡大構造を示すように、
第１の配線８と同様に、例えばＭｏ膜１８（厚さ約０．
１５μｍ）、Ａｕ膜１９（厚さ約０．８μｍ）、Ｍｏ膜
２０（厚さ約０．０５μｍ）が順次に形成された多層膜
から構成されている。上下のＭｏ膜１８、２０は絶縁膜
との付着性を良くするために用いられている。第２の配
線層間絶縁膜１５および第２の配線１７は酸化シリコン
などからなる最終絶縁膜２１によって覆われている。

【００２２】以上のような構成によって、誘電体である
酸化モリブデン膜１０の上下位置には第１の配線８と第
２の配線１７が形成されているので、容量素子２２が構
成されたことになる。

【００２３】次に、本実施形態の半導体集積回路装置の
製造方法を、図３乃至図１０を参照して工程順に説明す
る。

【００２４】まず、図３に示すように、表面に例えばｎ
型層からなる動作層２を形成した厚さ約４００〜５００
μｍの半絶縁性のＧａＡｓ基板１を用意し、動作層２の
所望位置に例えばタングステンシリサイド（ＷＳｉ２）
からなる厚さ約０．６〜０．７μｍのゲート金属３を形
成する。このゲート金属３の形成は、周知のＣＶＤ（Ｃ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）
法、スパッタリング法、フォトリソグラフィ法などを組
み合わせて形成することができる。

【００２５】次に、図４に示すように、ＣＶＤ法、スパ
ッタリング法などによって、ゲート金属３を含むＧａＡ
ｓ基板１の表面に酸化シリコン膜からなる絶縁膜４を厚
さ約０．３μｍに形成する。続いて、周知のフォトリソ
グラフィ法によって、ゲート金属３の表面、ソース電極
およびドレイン電極を形成すべき位置の絶縁膜４を選択
的に除去して露出する。

【００２６】次に、図５に示すように、ソース電極およ
びドレイン電極を形成すべき位置を除く位置にフォトレ
ジスト２３を塗布して選択的にマスクした後、全面に蒸
着法によってＡｕ−Ｇｅからなる電極層２４を形成す
る。続いて、フォトレジスト２３を除去することによ
り、この上の電極層２４も同時に除去されるので、いわ
ゆるリフトオフによって所望位置のみに電極層が残され
ることにより、ソース電極５およびドレイン電極６を形
成する。

【００２７】次に、図６に示すように、ＣＶＤ法、スパ
ッタリング法などによって、基板１の全体に例えば酸化
シリコンなどからなる第１の配線層間絶縁膜７を形成し
た後、周知のフォトリソグラフィ法によって、この第１
の配線層間絶縁膜７に第１のスルーホール９を形成す
る。一例として、スルーホール９はドレイン電極６の直
上の位置に形成する例で示している。

【００２８】続いて、図７に示すように、スルーホール
９を含む第１の配線層間絶縁膜７上に第１の配線８を形
成する。この配線８は、図２に示したように、スパッタ
リング法によって、例えばＭｏ膜１１（厚さ約０．１５
μｍ）、Ａｕ膜１２（厚さ約０．６μｍ）、Ｍｏ膜１３
（厚さ約０．０８μｍ）を順次に形成した後、フォトリ
ソグラフィ法によって不所望部分を除去して所望部分の
みに残すようにする。

【００２９】次に、図８に示すように、第１の配線８の
最上層のＭｏ膜１３を酸化処理して、この表面に厚さ約
０．０６μｍの酸化モリブデン膜１０を形成する。これ
は、例えばフォトレジストを露光処理する際に使用する
紫外線を利用して照射することにより、強制的に酸化処
理を行うことで実現でき、約２００℃の雰囲気で２０分
間で約０．０２μｍの割合で酸化膜を形成することがで
きる。紫外線の代わりにオゾンを利用することもでき
る。

【００３０】続いて、図９に示すように、ＣＶＤ法、ス
パッタリング法などによって、基板１の全体に例えば酸
化シリコンなどからなる第２の配線層間絶縁膜１５を形
成した後、周知のフォトリソグラフィ法によって、この
第２の配線層間絶縁膜１５の酸化モリブデン膜１０の直
上位置に第２のスルーホール１６を形成する。

【００３１】次に、図１０に示すように、スルーホール
１６を含む第２の配線層間絶縁膜１５上に第２の配線１
７を形成する。この配線１７は、図２に示したように、
スパッタリング法によって、例えばＭｏ膜１８（厚さ約
０．１５μｍ）、Ａｕ膜１９（厚さ約０．８μｍ）、Ｍ
ｏ膜２０（厚さ約０．０５μｍ）を順次に形成した後、
フォトリソグラフィ法によって不所望部分を除去して所
望部分のみに残すようにする。

【００３２】続いて、第２の配線層間絶縁膜１５および
第２の配線１７を覆うように酸化シリコンなどからなる
最終絶縁膜２１を形成することにより、図１に示したよ
うな半導体集積回路装置を得ることができる。

【００３３】このような実施形態１によれば次のような
効果が得られる。

【００３４】（１）予め基板１に第１の配線８の材料の
一部として形成したモリブデン膜１３を利用して、これ
を酸化処理して得られた酸化モリブデン膜１０を誘電体
として用いて容量素子２２を構成するようにしたので、
酸化モリブデン１０は誘電率が比較的大きいため、誘電
率の大きい誘電体を用いることにより、半導体集積回路
装置における容量素子の容量不足を解決することが可能
となる。

【００３５】（２）誘電体として用いる酸化モリブデン
１０は、予め基板１に形成した配線材料の一部を利用し
て形成するので、新たにＣＶＤ法やスパッタリング法な
どを適用する必要はないので、これらに比べてコストア
ップを伴うことはない。

【００３６】（実施形態２）図１１は本発明の実施形態
２による半導体集積回路装置を示す断面図である。本実
施形態の半導体集積回路装置は、実施形態１の構造にお
いて、第１の配線８としてＭｏ膜１１の一層のみを形成
して、このＭｏ膜１１の表面に酸化モリブデン膜１０を
形成した例を示すものである。

【００３７】このような実施形態２によっても、予め基
板１に形成した配線材料の一部を利用して誘電率の高い
酸化モリブデン膜１０を得ることができるので、実施形
態１と同様な効果を得ることができる。

【００３８】（実施形態３）図１２は本発明の実施形態
３による半導体集積回路装置を示す概略断面図である。
本実施形態の半導体集積回路装置は、容量素子２２を構
成する誘電体として、酸化モリブデンを単体で用いるこ
となく酸化シリコンと組み合わせて、サンドイッチ構造
に形成した例を示すものである。

【００３９】すなわち、第１の配線８と第２の配線１７
との間に、酸化シリコン（ＳｉＯ₂）膜２５、酸化モリ
ブデン膜１０、酸化シリコン膜２５を順次にＣＶＤ法や
スパッタリング法などで形成した例を示すものでる。

【００４０】このような実施形態３によっても、誘電率
の高い酸化モリブデン膜１０を誘電体として用いて容量
素子２２を構成するので、実施形態１と同様な効果を得
ることができる。また、これに加えて複数種類の誘電体
を組み合わせて容量素子２２を構成するので、誘電体の
リーク電流を低減できるという効果も得られる。

【００４１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００４２】例えば、前記実施形態では誘電体として用
いる酸化モリブデン膜の形成方法は一例を示したもので
あり、これに限ることなくオゾンなどを利用した酸化方
法によって形成することもできる。

【００４３】また、酸化モリブデン膜の厚さは、必要と
する容量値に応じて任意に変更することができ、これは
予め形成するモリブデンの膜厚を調整することで可能と
なる。

【００４４】さらに、基板としてはＧａＡｓを用いた例
で説明したが、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰな
どからなる他の半導体材料を用いることができる。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
とも配線材料の一部を利用して誘電率の高い誘電体を形
成して容量素子を構成する条件のものには適用できる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００４７】予め基板に形成した配線材料の一部である
モリブデンを利用して、これを酸化処理して得られた酸
化モリブデン膜を誘電体として用いて容量素子を構成す
るようにしたので、酸化モリブデンは誘電率が比較的大
きいため、誘電率の大きい誘電体を用いることにより、
半導体集積回路装置における容量素子の容量不足を解決
することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体集積回路装置
を示す断面図である。

【図２】図１の主要部の拡大構造を示す断面図である。

【図３】本発明の実施形態１による半導体集積回路装置
の製造方法の一工程を示す断面図である。

【図４】本発明の実施形態１による半導体集積回路装置
の製造方法の他の工程を示す断面図である。

【図５】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図６】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図７】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図８】本発明の実施形態１による半導体集積回路装置
の製造方法の他の工程を示す断面図である。

【図９】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図１０】本発明の実施形態１による半導体集積回路装
置の製造方法のその他の工程を示す断面図である。

【図１１】本発明の実施形態２による半導体集積回路装
置を示す断面図である。

【図１２】本発明の実施形態３による半導体集積回路装
置を示す概略断面図である。

【符号の説明】

１…ＧａＡｓ基板、２…動作層、３…ゲート金属、４…
絶縁膜、５…ソース電極、６…ドレイン電極、７、１５
…配線層間絶縁膜、８、１７…配線、９、１６…スルー
ホール、１０…酸化モリブデン膜、１１、１３、１８、
２０…モリブデン膜、２１…最終絶縁膜、２２…容量素
子、２３…電極層、２４…フォトレジスト、２５…酸化
シリコン膜。

Claims

【特許請求の範囲】

【請求項１】半導体基板に能動素子および容量素子を
含む複数の回路素子を形成する半導体集積回路装置であ
って、前記容量素子は、誘電体として酸化モリブデンを
用いることを特徴とする半導体集積回路装置。
【請求項２】前記半導体基板に配線材料の一部として
モリブデンを形成し、前記酸化モリブデンは前記モリブ
デンが酸化されたものからなることを特徴とする請求項
１に記載の半導体集積回路装置。
【請求項３】前記酸化モリブデンは、酸化シリコンと
組み合わせて誘電体として用いることを特徴とする請求
項１または２に記載の半導体集積回路装置。
【請求項４】前記酸化モリブデンを誘電体として用い
る前記容量素子は、この一端子が前記能動素子のいずれ
かの電極に接続されることを特徴とする請求項１乃至３
のいずれか１項に記載の半導体集積回路装置。