TW499633B - Semiconductor device and timing control circuit - Google Patents

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499633 A7 B7 五、發明說明（1 ) (發明所屬技術領域） ----------I---裝 i I (請先閱讀背面之注意事項再填^^0〇 本發明關於變更電子電路中之信號延遲以進行時序控 制的時序控制電路，更關於具該種時序控制電路的半導體 裝置。適用例如S D R A Μ (同步型動態隨機存取記憶體 )或S SRAM (同步型靜態隨機存取記憶體）等時脈同 步型記憶體之有效技術。 線· 時脈同步型 L S I ( large scale integrated-circuits)之 時脈存取時間（L S I接受時脈信號起至資料輸出必要之 時間），係由例如輸入時脈緩衝器之動作延遲、由時脈緩 衝器至輸出資料緩衝器之時脈信號之配線延遲、及輸出資 料緩衝器中之資料信號之輸出動作延遲等來界定。例如界 定上述輸出資料緩衝器之輸出時序用的時脈信號被輸入外 部時脈端子至資料由輸出資料緩衝器輸出止，於輸入時脈 緩衝器產生延遲時間t d 1、於配線產生延遲時間t d 2 ，於輸出資料緩衝器（資料暫存器及輸出緩衝器）產生延 遲時間t d3，合計產生t dl + t d2 + t d3之延遲 時間。 經濟部智慧財產局員工消費合作社印製 又，因製程誤差或電源電壓、溫度變動會導致輸入時 脈緩衝器所生延遲時間t d 1、長配線所生延遲時間 t d 2、及資料暫存器及輸出緩衝器所生延遲時間t d 3 分別有所變動，延遲時間之和t d亦有大變動。 因此隨使用時脈之高速化週期時間變短，例如在受信 輸出資料緩衝器輸出於L S f外部之資料的資料受信側能 受信資料之時間區域變短，系統設計困難。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4· 499633 A7 B7 五、發明說明（2) 爲解決此問題可考慮適用時序控制電路。此乃爲使 LS I受信之時脈信號與資料之輸出時序同步，使用時序 控制電路以調整L S I中傳送之時脈信號之相位者。 上述時序控制電路例如配置於輸入時脈緩衝器之正後 方時，輸入時脈緩衝器產生之時脈信號對外部時脈端子之 時脈信號僅延遲t d 1。於時序控制電路使產生 mXt ck —（ t dl + t d2+t d3)之延遲。此處 t ck係時脈週期時間，m係1以上之整數，由滿足 mXt ck — (t dl + t d2 + t d3) >0 來決定。 如此則時序控制電路產生之時脈信號相對於外部時脈端子 之時脈信號僅延遲mXtck — (td2 + td3)。結 果，輸出資料端子中之輸出資料信號相對於外部時脈端子 之時脈信號僅延遲mX t c k、即m時脈週期。此等同於 與外部時脈端子之時脈信號同步。如上述藉時序控制電路 之使用可使輸出資料信號同步於L S I受信之外部時脈信 號。即使因製程誤差或電源電壓、溫度變動會導致輸入時 脈緩衝器所生延遲時間t d 1、長配線所生延遲時間 t d2、及資料暫存器及輸出緩衝器所生延遲時間t d3 分別有所變動，時序控制電路5 0 1可以精確度算出 mXtck -（tdl + td2+td3)之延遲，使資 料輸出之時序同步於時脈信號，故資料輸出之時序誤差可 降至上述精確度以內。 上述時序控制電路習知有DLL ( Delay-Locked Loop )電路。DLL主要由可變延遲電路、相位比較電路、使 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再 I -- 填 -·線· 經濟部智慧財產局員工消費合作社印製 -5- c i 3 6 9 9 A7 ______B7_ 五、發明說明（3 ) 請 先 閱 讀 背 面 之 注 意. 事 項 再· 填 晶片內之特定電路中之延遲t d r e p再現的虛擬延遲電 路等構成。D L L之機能在於輸出相對於外部時脈信號僅 延遲mXtck-tdrep之內部時脈信號。此處Μ係1以上整數， 以滿足mXtck-tdrep>0來決定。 訂 經濟部智慧財產局員工消費合作社印製 記載DLL之第1文獻有1 9 9 8年1 1月美國電氣 電子學會（I E E E )發行之、IEEE Journal of Solid-state Circuits，Vol.33，No.l 1，C. H.Kim 之「A 64-Mbit,640-Mbyte/s Bidirectional Data Strobed,Double-Data-Rate SDRAM with a 40-mW DLL for a 256-Mbyte Memory System」（ρρ·1703-1709 )。其記載之DLL電路，係由可變延遲電路、受信可變 延遲電路之輸出時脈信號的緩衝線路延遲（Pad-routing-delay )、比較緩衝線路延遲之輸出與輸入於可變延遲電路 之時脈信號間之相位的相位比較電路、及依相位比較結果 進行可變延遲電路之延遲控制的延遲控制電路構成。可變 延遲電路之內部由差動型緩衝器及換流器之多段構成，各 差動段之輸出具電壓控制電容之負荷。藉該電壓控制電容 之控制來變更信號延遲（即相位）。於該DLL電路，時 脈信號被傳送於可變延遲電路，經特定之延遲時間後作爲 內部時脈信號輸出。此時，可變延遲電路之延遲時間由延 遲控制電路控制。該控制如下進行。首先，輸入之時脈信 號傳送於可變延遲電路及相位比較電路。該時脈信號通過 可變延遲電路後，通過緩衝線路延遲後輸入相位比較電路 。相位比較電路比較時脈信號之1週期後之相位與通過可 變延遲電路及緩衝線路延遲之時脈信號之相位。接受比較 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 499633 A7 — B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 結果之延遲控制電路，當通過可變延遲電路及緩衝線路延 遲之時脈信號之相位落後於時脈信號之1週期後之相位時 ，令可變延遲電路之延遲時間縮短1個延遲時刻分，反之 超前時令可變延遲電路之延遲時間增長1個延遲時刻分， 依此來進行可變延遲電路之延遲時間控制。藉充分進行上 述控制即可使通過可變延遲電路及緩衝線路延遲之時脈信 號之時序與時脈信號之時序一致，可得相對輸入時脈信號 僅延遲mXtck-tdrep (其中m = 1 )之內部時脈信號。 關於和上述D L L電路具同樣基本構成者亦記載於特 開平8-147967號公報。 關於DLL電路之第2文獻有例如1 9 9 7年2月美 國電氣電子學會（I EEE)發行之，1 997 IEEE International Solid-State Circuits Conference Digest of Technical Papers，Atsushi Hatakeyama 著之「 A 25 6 Mb SDRAM Using aRegister-Controlled Digital DLL」（pp.72-73) 。該第2文獻記載之時序控制技術，係將外部輸入之時脈 信號以分頻電路分頻，將分頻後之時脈信號供至DLL電 路，同時設置和該DLL電路內之可變延遲電路相词之第 2可變延遲電路，於該第2可變延遲電路供給分頻前之時 脈信號，令該第2可變延遲電路和DLL電路內之可變延 遲電路同樣以延遲控制電路進行延遲控制，使得相對輸入 之時脈信號僅延遲mXtck-tdrep之內部時脈信號。此技術中 因分頻電路使DLL電路之動作速度變慢，因此較第1文 獻之技術具更低消費電力。特開平1 0 - 2 6 9 7 7 3號 (請先閱讀背面之注意事項再填 裝·！ 訂： --象· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 499633 A7 __B7___ 五、發明說明（5 ) 公報（對應美國專利：u S P 5 9 5 5 9 0 4號）亦同樣 記載關於以分頻電路使D L L電路之動作速度變慢之發明 〇 特開平1 0 — 209857號公報及特開平1 1 一 1 7 5 2 9號公報記載關於不增加可變延遲電路之數，僅 相對相位比較電路之輸入以分頻電路分頻俾使相位比較動 作速度變慢之技術。又，特開平1 1 一 1 7 5 3 0號公報 則記載鎖定後停止相位比較動作之D L L電路。記載 DLL電路之其他文獻尙有特開平1 1 一 1 5 5 5 5號公 報。 又，特開平6 — 3 5 0 4 4 0號公報（對應美國專利 :USP5572557)中揭示，具DLL電路之半導 體積體電路，係具備以相位比較電路之比較結果控制之可 變延遲電路，於該可變延遲電路之輸入及輸出分別設分頻 電路，連接可變延遲電路之輸出的分頻電路之輸出被輸出 於半導體積體電路外部。該輸出信號係通過和該半導體積 體電路同時安裝於安裝基板的時脈分配緩衝器上之固定延 遲緩衝器及安裝配線迴授至上述相位比較電路之一方輸入 。可變延遲電路之輸入側分頻電路之輸出則耦合至相位比 較電路之另一方輸入。由時脈分配緩衝器將時脈信號供至 可變延遲電路。但是，此技術因在由可變延遲電路至時脈 分配緩衝器之固定延遲電路間之迴授路徑存在半導體晶片 外部之安裝基板上之配線，頻率高時無法正確進行信號傳 送，因此爲降低此種路徑之信號頻率以進行相位同步控制 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 Sj 之 f · 事 項 再· 填

訂 經濟部智慧財產局員工消費合作社印製 -8- 499633

附件la·第89108299號專利申請案 '中文說明書修正頁A?民國91年4月修正 B7 五、發明説明（6 ) 可考慮設分頻電路。於該特開平6 - 3 5 〇 4 4 0號公報 揭示僅在可變延遲電路之輸出側設分頻電路之D L L電路 相當之構成，爲降低安裝基板上之信號頻率僅於必要範圍 賀分頻電路。針對設置分頻電路以達成低消費電力，且爲 僅設1個可變延遲電路而於其輸出入雙方配置分頻電路之 發明思想則無揭示。 另外，關於在1個半導體晶片上形成時脈再生電路全 部構成要素之思想亦無揭示。 (發明槪要） 上述第1文獻及特開平8 - 1 4 7 9 6 7號公報記載 之D L L電路因電路全體以時脈信號之頻率動作，消費電 力大。於延遲迴路供給分頻之時脈信號的第2文獻記載之 技術可解決該問題。 但是，因可變延遲電路之延遲電路之段數與延遲時刻 數相等，延遲時刻越細微，或延遲時間之可變範圍越廣段 數變越多，電路面積變大。第2文獻之技術中使用2個可 變延遲電路，該部分面積之增加成新問題。又，使用2個 可變延遲電路，因製造誤差會產生兩者特性差，降低時序 控制精度。 又，不增加可變延遲電路之數，僅於延遲迴路之一部 分設分頻時脈信號的特開平1 〇 - 2 0 9 8 5 7號公報、 特開平1 1 一 1 7 5 2 9號公報之技術雖可抑制晶片面積 增加，但虛擬延遲電路等係和外部之時脈信號以同樣頻率 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -9 - ---------—— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 499633 A7 B7 五、發明說明（7 ) 動作，對低消費電力不利，亦即未能考慮虛擬延遲電路之 消費電力。 又，使用分頻信號之上述任一技術，本發明人發現當 使用分頻信號進行相位比較時，會有DLL鎖定必要之動 作週期數增大之問題點。亦即，顯示上升時序之信號有信 號A及信號B,其週期相同且和兩信號之相位差比設爲十 分長。此時判斷信號B相對信號A之相位超前或落後時， 於正反器電路之時脈輸入輸入信號A,於資料輸入輸入信 號B。該正反器設爲相位比較電路，在上述信號A之上升 時序由資料輸出輸出相位比較結果之信號（相位比較信號 )。此處假設資料輸出爲“ L (低位準或邏輯値〇 ) “， 則在信號A之上升時刻信號B乃處於上升前狀態，亦即判 斷信號B之相位相對信號A落後。反之當資料輸出爲“ Η (高位準或邏輯値1 ) “時，在信號Α之上升時刻信號Β 已是上升後，亦即信號B之相位相對信號A超前。 但是當信號A及信號B之週期短信號B之相位相對信 號A落後半週期以上時，信號A之上升時刻對信號B而言 相當於1週期前之下降前，正反器之資料輸出成“H “， 會有誤判信號B之相位超前信號A之問題。爲解決此問題 可考慮使用脈寬大之分頻之時脈信號進行相位比較。 . 例如第2文獻記載之D L L電路使用分頻時脈信號進 行相位比較時，比較之信號之相位差最大爲tdrep + tdmax-mXtck 〇其中t d r e p係虛擬延遲電路之延遲時間， t dm a X係2個可變延遲電路之各最大延遲時間。如上 — — — — — — — — — III — — · I · (請先閱讀背面之注意事項再填 上*0· ··線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 499633 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（8 ) 述當比較之信號之相位差大於信號之半週期會有誤判相位 必較之情況，故比較之信號之相位差之最大需小於信號之 半週期。亦即相位比較使用η分頻時脈信號時，不誤判相 位比較結果之條件如下式1，其中η係自然數。

Tdrep + tdmax-mXtck<nXtck/2 .....式 1 例如，於同步型記憶體，當時脈信號由外部時脈端子 到達輸出資料緩衝器之前，輸入時脈緩衝器產生之延遲時 間t d 1及長配線產生之延遲時間t d 2之和t d 1 + t d 2之延遲時間存在·近年來伴隨計算機系統之C P U (中央處理裝置）之時脈信號高速化，與其他各種電子電 路間之介面部分之高速化一有必要，同步型記憶體之時脈 信號亦要求1 0 0 - 2 Ο Ο Μ Η z以上之高頻區域。如上 述D L L電路之機能係輸出相對於外部時脈信號僅延遲 mXtck — (tdl + td2+td3)之內部時脈信 號，於D L L電路之可變延遲電路需作成 mXt ckmax — (t dl + t d2 + t d3)之延遲 時間。此處t c k m a x係最大時脈週期時間，m係1以 上整數，由滿足mXtck — (tdl + td2+td3 )> 0而決定。當時脈頻率變高，t c k < t d 1 + t d2 + t d3時m係2以上整數。時脈頻率爲1 〇〇 一 20 0 MHz 時 tck 爲 10 — 5ns (1〇一9 秒），在 此時脈頻率範圍動作之D L L電路假設m = 2，則可變延 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - I--------1^9—----J·.—II----—~ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499633 A7 _ B7 五、發明說明（9) 遲電路應作成之延遲時間之最大t dma X係t c k = l〇ns時之mXt ck，亦即爲20ns。假設 tdrep=tdl+td2+td3=5ns則在時脈 頻率2 0 0 Μ Η z不致誤判斷相位比較結果之條件，由上 述式1可算出爲5n s + 20n s — 2X5n s< nX5n s/2。依此必要之分頻數n爲n>6。當時脈 頻率越高時該分頻數越大。 由上述，本發明人發現，於DLL電路使用分頻時脈 信號進行相位比較，欲防止誤判斷時，當時脈頻率高時需 藉大於分頻數之信號進行相位比較，控制可變延遲電路之 延遲時間之時序間隔變長，D L L電路之鎖定週期增大， 會有伴隨晶片內環境變動引起之內部時脈之跟蹤性能變差 之問題點。若不管此問題點，則於使用D L L電路之同步 型L S I ,伴隨DLL電路之鎖定週期增大，由待機狀態 復原必要之時脈週期數增大，會有因時脈頻率提升反而阻 礙系統性能提升之情事產生。 本發明目的在於提供一種不增加可變延遲電路，可保 持小面積，對延遲迴路上之電路（包含虛擬延遲電路）實 現低消費電力的時序控制電路、及具該時序控制電路的半 導體裝置。 . 本發明另一目的在於提供一種在不增加可變延遲電路 ，保持小面積狀態下，實現低消費電力之同時，可短縮鎖 定週期的時序控制電路、及具該時序控制電路的半導體裝 置。 (請先閱讀背面之注意事項再填寫 1^00 · --線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 3 6 9 9 A7 — _B7___ 五、發明說明（ίο) 本發明另一目的在於提供一種不會誤判斷相位，可進 行高精度之時脈相位控制的時序控制電路、及具該時序控 制電路的半導體裝置。 本發明再另一目的在於提供一種不會有誤判斷，可短 縮相位比較時序，短縮鎖定需要之時間的時序控制電路、 及具該時序控制電路的半導體裝置。 本發明上述及其他目的可由以下說明書及圖面之記載 理解。 本發明之代表性槪要簡單說明如下。 (1 )爲達成低消費電力及小面積化之本發明之半導 體裝置，係進行由可變延遲電路之輸出至可變延遲電路之 延遲控制輸入間之延遲迴路之動作速度控制。例如於可變 延遲電路之輸入及輸出分別配置分頻電路，可變延遲電路 之輸出信號分頻而成之信號介由虛擬延遲電路輸入相位比 較電路之一方輸入，可變延遲電路之輸入分頻而成之信號 供志相位比較電路之另一方輸入，依雙方相位比較結果進 行相位控制。 更具體言之爲，半導體積體電路係於半導體晶片具備 :輸入外部時脈信號的時脈輸入電路，及輸入上述時脈輸 入電路所輸出之第1內部時脈信號並輸出第2內部時脈信 號的時序控制電路，及輸入上述時序控制電路所輸出之第 2內部時脈信號的內部電路。上述時序控制電路，係具有 :輸入上述第1內部時脈信號並輸出第2內部時脈信號的 可變延遲電路；使上述半導體晶片之特定電路之動作延遲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填 裝·！ :寫 --線· 經濟部智慧財產局員工消費合作社印製 -13- 3 3 6 9 9 經濟部智慧財產局員工消費合作社印製 A7 ___B7 __五、發明說明（11 ) 時間再現供至上述第2內部時脈信號的虛擬延遲電路；比 較上述時脈輸入電路輸出之第1內部時脈信號與上述虛擬 延遲電路之輸出信號之相位的相位比較電路；依上述相位 比較電路之比較結果來控制上述可變延遲電路之延遲時間 的延遲控制電路；及使上述虛擬延遲電路、相位比較電路 及延遲控制電路在較上述第1內部時脈信號爲低之頻率下 動作可能的速度控制裝置。 依上述半導體積體電路，上述虛擬延遲電路、相位比 較電路及延遲控制電路係以分頻之時脈頻率動作，可減少 消費電力。 (2 )就相位比較判斷誤動作防止及鎖定週期增大觀 點而著眼於相位比較信號之階層信號化的本發明之半導體 積體電路，係採用可產生具階層波形之相位比較用時序信 號的時序信號產生電路。又，相位比較動作後，採用將送 至延遲迴路之相位比較用時序信號消去或重置之裝置。 更具體言之爲，半導體裝置，係於半導體晶片具備： 輸入外部時脈信號的時脈輸入電路，及輸入上述時脈輸入 電路所輸出之第1內部時脈信號並輸出第2內部時脈信號 的時序控制電路，及輸入上述時序控制電路所輸出之第2 內部時脈信號的內部電路。上述時序控制電路，係具有：. 輸入上述第1內部時脈信號並輸出第2內部時脈信號的可 變延遲電路；具與上述可變延遲電路同等之信號傳送延遲 時間以使輸入信號延遲的延遲電路；使上述延遲電路之輸 出信號再現上述半導體晶片上之特定電路之動作延遲時間 請 先 閲 讀 背 之 注· 意 事 項 再' 填

訂 線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 499633 A7 B7 五、發明說明（i2) 的虛擬延遲電路；以相位判斷時序判斷上述虛擬延遲電路 之輸出信號之相位的相位判斷電路；依上述相位判斷電路 之判斷結果來控制上述可變延遲電路之延遲時間的延遲控 制電路；及依上述時脈輸入電路輸出之第1內部時脈信號 之多數週期之每一個，使相位判斷用位準信號供至上述延 遲電路之同時，將相對於回授至相位判斷電路之上述相位 判斷用位準信號的上述相位判斷時序供至上述相位判斷電 路的時序信號產生電路。 又，另設有，於上述相位判斷時序之後，將上述延遲 電路及虛擬延遲電路之輸出分別設成初期位準的重置控制 電路。 上述延遲電路，係由和上述可變延遲電路具相同電路 ，且接受和對上述可變延遲電路之上述延遲控制電路之控 制相同控制的另一可變延遲電路構成亦可。亦即，可並設 可變延遲電路。 爲減少上述延遲電路規模，上述延遲電路可由，移位 控制端子依序連接上述可變延遲電路之延遲信號路徑的移 位暫存器構成。 上述時序信號產生電路，係依供至可變延遲電路之第 1時脈信號之多數週期之每1個，產生相位判斷用位準信 號（第1相位比較用時序信號）及相位判斷時序信號（第 2相位比較用時序信號）作爲相位比較用時序信號。第2 相位比較用時序信號相對於第1相位比較用時序信號落後 m時脈週期。第1相位比較用時序信號被送至構成延遲迴 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填 裝·1 I :寫 參 經濟部智慧財產局員工消費合作社印製 -15- 499633 A7 B7 五、發明說明（13) 路之可變延遲電路，第2相位比較用時 較電路。相位比較動作終了後，例如相 時序信號產生電路送出時序信號要求信 相位比較用時序信號。構成延遲迴路之 擬延遲電路，甚而時序信號產生電路則 路內之相位比較用時序信號，時序信號 的第1及第2相位比較用時序信號。 如上述本發明之時序控制電路，在 和分頻時脈信號具不同階梯波形之時序 較動作終了之同時，消去殘留於延遲迴 時序信號，之後開始次一相位比較，因 相位比較時序之間隔可縮至最小限。因 控制電路，和習知技術比較，相位比較 延遲電路之延遲時間的時序之間隔可縮 短爲可能。 (3 )上述延遲迴路之階梯信號化 時脈信號投入延遲迴路。 序信號送 位比較控 號俾要求 可變延遲 消去殘留 產生電路 相位比較 信號，且 路內之相 此不會又 此，本發 之時序及 短，鎖定 至相位比 制電路對 產生新的 電路及虛 於延遲迴 即產生新 時係使用 在相位比 位比較用 誤判，且 明之時序 控制可變 週期之縮 構成中，可將分頻 請 先 閱 讀 背 & 之 注· 意 事 項 再· 填

訂 線 經濟部智慧財產局員工消費合作社印製 部輸控脈 1 電變 外所序時第遲可 入路時部入延 2 輸電的內輸變第 :入號 2 ·· 可的 備輸信第有 1 成 具脈脈之具第構 片時時出係的路 晶述部輸，號電 體上內所路信同 導入 2 路電脈相 半輸第電制時路 於及出制控 '部電 係，輸控序內遲 ，路並序時 2 延 置電號時述第變 裝入信述上出可 體輸脈上。輸 1 導脈時入路並第 半時部輸電號述 ,的內及部信上 即號 1 ，內脈和 亦信第路的時具 脈之電號部； 時出制信內路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16- 499633 Α7 Β7 五、發明說明（14) 延遲電路；使上述第2可變延遲電路之輸出信號再現上述 半導體晶片上之特定電路之動作延遲時間的虛擬延遲電路 ;以相位判斷時序判斷上述虛擬延遲電路之輸出信號之相 位的相位判斷電路；依上述相位判斷電路之判斷結果對上 述第1可變延遲電路及第2可變延遲電路之延遲時間進行 同一控制的延遲控制電路；將上述時脈輸入電路輸出之第 1內部時脈信號直接或分頻後輸出的分頻電路；及依上述 分頻電路輸出之時Μ信號之多數週期之每一個，使相位判 斷用位準信號供至上述第2可變延遲電路之同時，將相對 於回授至相位判斷電路之上述相位判斷用位準信號的上述 相位判斷時序供至上述相位判斷電路的時序信號產生電路 。上述分頻電路，於鎖定後進行分頻即可快速完成鎖定動 作，鎖定後有助於低消費電力。 經濟部智慧財產局員工消費合作社印製 又，使用分頻信號時，上述時序控制電路可採用移位 暫存器之跟蹤電路作爲延遲電路。此一觀點之時序控制電 路，係具有：輸入上述第1內部時脈信號並輸出第2內部 時脈信號的可變延遲電路；移位控制端子依序連接於上述 可變延遲電路之延遲信號路徑，且具和上述可變延遲電路 同等之信號傳送延遲時間以使輸入信號延遲的移位暫存器 構成之延遲電路；使上述延遲電路之輸出信號再現上述半 導體晶片上之特定電路之動作延遲時間的虛擬延遲電路； 以相位判斷時序判斷上述虛擬延遲電路之輸出信號之相位 的相位判斷電路；依上述相位判斷電路之判斷結果對上述 可變延遲電路之延遲時間進行負回授控制的延遲控制電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -17- 3 6 9 9 經濟部智慧財產局員工消費合作社印製 A7 _______五、發明說明（15) ;將上述時脈輸入電路輸出之第1內部時脈信號直接或分 頻後輸出的分頻電路；及依上述分頻電路輸出之時脈信號 之多數週期之每一個，使相位判斷用位準信號供至上述延 遲電路之同時，將相對於回授至相位判斷電路之上述相位 判斷用位準信號的上述相位判斷時序供至上述相位判斷電 路的時序信號產生電路。上述分頻電路係於鎖定後進行分 頻，依此鎖定動作可快速完成，鎖定後有助於低消費電力 〇 上述相位判斷時序之後，將上述延遲電路及虛擬延遲 電路之輸出分別重置爲初期位準即可。 適用上述延遲迴路之階梯信號化構成之半導體積體電 路中，上述內部電路，係與上述第2內部時脈信號之變化 同步進行外部輸出動作的輸出電路時，上述虛擬延遲電路 ，係使上述時脈輸入電路之動作延遲時間、上述輸出電路 之動作延遲時間、上述時脈輸入電路至時序控制電路之配 線延遲時間、及上述時序控制電路至輸出電路之配線延遲 時間之合計時間再現的延遲電路。 此種半導體裝置，可實現例如時脈同步型記憶體。例 如時脈同步型記憶體，另包含接於上述輸出電路，處理上 述輸出電路輸出之資料的處理電路。該處理電路具有：記 憶格陣列，及由記憶格陣列選擇記憶格的選擇電路。上述 輸出電路，係具將記憶格陣列選擇之記億格之記憶資訊拴 鎖的輸出資料拴鎖電路，及接於上述輸出資料拴鎖電路的 資料輸出緩衝器。上述輸出時序信號係上述輸出資料拴鎖 <請先閱讀背面之注意事項再填寫 裝— :寫 訂： --象- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18- 499633 A7 ___B7 _ 五、發明說明（〗6) 電路之拴鎖控制信號。 (發明之實施形態） (半導體裝置） 圖3係本發明之半導體裝置之一例之全體圖示。輸入 外部時脈端子4 0 1之時脈信號c L K經由時脈緩衝器 402、時序控制電路50 1、長配線403進入資料暫 存器4 0 5。資料信號由資料暫存器4 〇 5進入輸出緩衝 器406，由輸出資料端子407將輸出資料 DATAOUT輸出。外部時脈端子4〇1係接受半導體 裝置（亦稱L S I )受信之時脈信號CLK。 圖4係時脈信號與資料信號之相位關係。時脈緩衝器 4 0 2產生之時脈信號C I B C LK僅較外部時脈端子 40 1之時脈信號CLK延遲t d 1。之後於時序控制電 路 501 產生 mXtck -（tdl + td2+td3) 之延遲。此處t c k係時脈週期時間，m係1以上整數， 由滿足mXtck —（tdl + td2+td3) >0 而 經濟部智慧財產局員工消費合作社印製 決定。T d 1係輸入時脈緩衝器產生之動作延遲時間， t d 2係長配線4 0 3產生之配線延遲時間，t d 3係資 料暫存器4 0 5及輸出緩衝器4 0 6產生之動作延遲時間 。此時，時序控制電路5 0 1產生之時脈信號 DLLCLK較外部時脈端子401之時脈信號CLK僅 延遲mXt ck — (t d2+t d3)。結果，輸出資料 端子D A T A 0 U T之輸出資料信號較外部時脈端子 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- 3 6 9 9 A7 ____B7___ 五、發明說明（17) 40 1之時脈信號CLK僅延遲mX t c k,亦即m時脈 週期。此等同於與外部時脈端子4 0 1之時脈信號C LK 同步。如上述使用時序控制電路5 0 1可使輸出資料信號 DATAOUT同步於LS I受信之外部時脈信號CLK 。又，因製程或電源電壓、溫度之變動，導致於時脈緩衝 器40 2產生之延遲時間t d 1、長配線40 3產生之延 遲時間t d2、及資料暫存器405、輸出緩衝器406 產生之延遲時間t d 3有變動時，時序控制電路5 0 1可 精確作成 mXt ck —（ t dl + t d2 + t d3)之延 遲，使資料輸出之時序同步於時脈信號，故資料輸出時序 之誤差可減至上述精確度以下。 (延遲迴路分頻型時序控制電路） 圖1係作爲時序控制電路5 0 1之一例之將延遲迴路 分頻之DLL電路1 1 4之圖。圖2係圖1之電路之相位 同步動作之時序。 圖1之時序控制電路係DLL電路11 4，由外部時 脈輸入端子101、內部時脈輸入端子102、可變延遲 電路（第1延遲迴路）103、相位比較電路104、延 遲控制電路1 0 5、晶片之輸入時脈緩衝器或長配線、使 輸出資料緩衝器之延遲時間t d r e p再現的虛擬延遲電 路（第2延遲電路）106、將外部時脈信號分割成1/ 8的8分頻電路（第1分頻電路）1 0 7、及將內部時脈 信號分割成1/8的8分頻電路（第2分頻電路）108 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝i (請先閱讀背面之注意事項再填寫^一^ > •線- 經濟部智慧財產局員工消費合作社印製 -20- 499633 A7 B7 五、發明說明（18) (請先閲讀背面之注意事項再填寫 構成。此處外部時脈輸入端子1 0 1係指時序控制電路 50 1 (DLL電路11 4)之外部時脈輸入端子。因此 時序控制電路5 0 1 (DLL電路11 4)之外部時脈信 號EXTCLK (第1時脈）相當於圖3之時脈信號 CIBCLK。又，內部時脈輸入端子102輸出之時脈 信號INTCLK (第2時脈）相當於圖3之 D L L C L K。 經濟部智慧財產局員工消費合作社印製 圖1之電路中，首先外部時脈信號EXTCLK輸入 外部時脈輸入端子1 0 1。之後，外部時脈信號 EXTCLK輸入8分頻電路10 7,分割成第1之8分 割時脈信號110 (第3時脈）。此處8分頻電路107 之輸出信號係被延遲輸入信號之m時脈週期，其中m係1 以上整數，由滿足mXtck— tdrep而決定。但是 t c k係時脈週期時間。又，外部時脈信號通過可變延遲 電路1 0 3由內部時脈輸入端子1 0 2作爲內部時脈信號 輸出之同時，輸入8分頻電路1 0 8進行8分割後輸出（ 第4時脈）。之後，該信號通過上述LSI之輸入時脈緩 衝器402、長配線4 03及使輸出資料暫存器405、 4 0 6之延遲時間t d r e p再現的虛擬延遲電路1 〇 6 成爲第2之8分割時脈信號（第5時脈），輸入相位比較 電路1 0 4。於相位比較電路1 0 4進行第1之8分割時 脈信號1 1 0與第2之8分割時脈信號1 1 1之相位比較 。比較結果作爲相位比較信號1 1 2輸出於延遲控制電路 1 0 5。延遲控制電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - 499633 A7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（Ί9) 1 0 5，當第2之8分割時脈信號1 1 1落後第1之8分 割時脈信號1 1 0時將可變延遲電路1 0 3之延遲時間縮 短1個延遲時刻，反之超前時將可變延遲電路1 0 3之延 遲時間增長1個延遲時刻般輸出延遲控制信號1 1 3,控 制可變延遲電路1 0 3之延遲時間。藉充分時間之進行上 述控制，即可使第2之8分割時脈信號111之時序與第 1之8分割時脈信號1 1 0之時序一致，獲得對外部時脈 信號僅延遲mX t c k — t d r e p之內部時脈信號。 圖5係圖1之DLL電路114之更詳細之一例。圖 5中，外部時脈輸入端子1 0 1係由非反轉端子1 0 1 T 、及反轉端子1 0 1 B之差動構成。於第1外部時脈輸入 端子10 1T供給非反轉時脈信號EXTCLKT，於第 2外部時脈輸入端子1 〇 1 B供給反轉時脈信號 EXTCLKB。又，內部時脈輸入端子102亦爲非反 轉端子1 Ο 2T及反轉端子1 〇 2B之差動構成。由第1 內部時脈輸出端子1 0 2 T輸出非反轉時脈 INTCLKT,由第2內部時脈輸出端子102B輸出 反轉時脈I NTCLKB。可變延遲電路1 〇 3之延遲控 制信號1 1 3係由指示超前1個延遲時刻之信號 C NT L P及指示落後1個延遲時刻的信號C NT L N構 成。又，8分頻電路107之虛擬負荷1406，係爲使 可變延遲電路1 0 3之信號EXTCLKB側之輸入信號 限之負荷相等於另一方信號EXTCLKT側之負荷，8 分頻電路108之虛擬負荷1407,係爲使可變延遲電 (請先閱讀背面之注意事項再填寫 : 訂· --線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 499633 A7 B7 五、發明說明（2〇) 請先閱讀背面之注意事項再填寫: 路1 0 3之一方信號I NTCLKB側之輸出信號線施加 之負荷相等於另一方信號INTCLKT側之輸出信號線 施加之負荷者。又，由重置信號端子1 4 0 5輸入之重置 信號RESET,係使8分頻電路107、8分頻電路 1 〇 8及相位比較電路1 〇 4初期化。 經濟部智慧財產局員工消費合作社印製 圖6係可變延遲電路之一例。圖7係1個延遲段之電 路構成。可變延遲電路1 〇 3係使輸入信號依延遲控制信 號1 1 3延遲一定時間輸出之電路。依圖6，可變延遲電 路1 〇 3具以差動之延遲段8 0 1多段串接之構成，外部 時脈輸入端子1 0 1及內部時脈輸出端子1 〇 2爲差動構 成。延遲段8 0 1，係以電路之接地電壓V S S及電路之 電源電壓VDD爲動作電源，於η通道型差動輸入MOS 電晶體Q 1 η、Q2 η連接ρ通道型負荷電晶體Q3 ρ -Q 6 ρ ,藉Ρ通道型電流源電晶體Q 7 η之ON動作被活 化。延遲控制信號輸入端113輸入之信號CNTLN切 換控制MOS電晶體Q7n,信號CNTLP切換控制負 荷MOS電晶體Q4p、Q5p。輸出信號OUT1設爲 MOS電晶體Q2n之汲極電壓，輸出信號OUT2設爲 M〇S電晶體Qln之汲極電壓，MOS電晶體Q3p、 Q 6 P之閘極具耦合於本身之汲極的二極體連接形態。 ， 以下說明可變延遲電路10 3之動作。首先，差動信 號INP、INN被輸入。該差動信號INP、INN通 過多段之延遲段8 0 1 ,具延遲時間而由時脈信號輸出端 子1 0 2以信號〇UTP、OUTN輸出。各差動延遲段 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 6 9 9 A7 __ B7 __ 五、發明說明（21 ) 8 0 1之延遲時間因負荷MO S電晶體之電阻及輸出部之 寄生電容而成時間常數。當變化延遲控制信號C NT L P 之電壓時各差動延遲段8 0 1之輸出電阻變化，因此藉延 遲控制信號C N T L P之電壓變化即可控制各差動延遲段 8 0 1之輸出電阻及輸出部之寄生電容產生之時間常數， 亦即延遲時間。又，如後述偏壓電路之記載，信號 CNTLN因其電壓使NMO S電流源電晶體Q 7 η之電 流變化，用於抑制製程變動或電源電壓變動引起之差動延 遲段之輸出電壓振幅之變動。 圖8係延遲控制電路之一例。延遲控制電路1 0 5 , 係依相位比較信號9 0 1當內部時脈信號之相位超前外部 時脈信號時增長可變延遲電路1 0 3之延遲時間，而當內 部時脈信號之相位落後外部時脈信號時縮短可變延遲電路 1 0 3之延遲時間般輸出延遲控制信號1 1 3之電路。延 遲控制信號1 1 3 ,係構成爲控制可變延遲電路1 〇 3之 差動延遲段8 0 1之Μ〇S電晶體Q 7 η之信號 CNTLN,及控制負荷MOS電晶體Q4p、Q5p之 延遲控制信號CNTLP之偏壓信號。依圖8之構成，延 遲控制電路1 0 5 ,係由相位比較信號輸入端子9 0 1、 8分頻時脈輸入端子9 0 2、延遲控制信號CNTL P之 輸出端子903、信號CNTLN之輸出端子904、脈 衝產生電路905、充電泵電路906、充電電容907 及偏壓電路908構成。 ~ 圖9係脈衝產生電路9 0 6之一例。相位比較信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填 裝— --線· 經濟部智慧財產局員工消費合作社印製 -24- 3 6 9 9 經濟部智慧財產局員工消費合作社印製 A7 ___B7_五、發明說明（22) 1 1 2由相位比較信號輸入端子9 0 1 ,第1之8分割時 脈信號1 1 0由8分頻時脈輸入端子9 0 2輸入脈衝產生 電路9 0 5。於脈衝產生電路9 0 5當相位比較信號 1 1 2爲表示內部時脈信號之相位操前之“ Η “位準時對 UP信號端子9 1 0，而當相位比較信號1 1 2表示內部 時脈信號之相位落後之“ L “位準時對D 0 W N信號端子 9 0 9，輸出與第1之8分割時脈信號1 1 0同步之脈衝 信號。又，多數段之換流器串接而成之換流器段911、 9 1 2係延遲電路，上述脈衝信號之脈寬設爲等於該延遲 時間。又，作爲延遲電路之換流器端9 1 3 ,係使第1之 8分割時脈信號1 1 〇相對相位比較信號1 1 2落後，防 止UP信號端子9 1 0及DOWN信號端子9 0 9中之危 險脈衝用。 圖1 0係充電泵電路9 0 6之一例。充電泵電路 9 0 6之UP信號端子9 1 0或DOWN信號端子9 0 9 被輸入脈衝信號。當脈衝信號輸入充電泵電路9 0 6之 U P信號端子9 1 0時，在該脈寬決定之有限期間，於充 電電容9 0 7之負極被注入充電電流，即正電荷，該部分 使VB信號端子914之電壓上升。當脈衝信號輸入 DOWN信號端子909時在脈寬決定之有限期間，充電 電流，即正電荷由充電電容907負極放電，該部分使 VB信號端子914之電壓下降。又，圖中915之電路 係電流鏡電流源，以和流經二極體連接之η通道型Μ 0 S 電晶體9 1 9之電流相同量之電流作爲充電電流產生。 (請先閱讀背面之注意事項再填寫 : ，裝 --線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 499633 A7 ---- B7 五、發明說明（23) 圖1 1係偏壓電路9 0 8之一例。於偏壓電路9 0 8 由V B信號端子9 1 4產生控制可變延遲電路1 〇 3中之 差動延遲段8 0 1之MOS電晶體Q7 η之信號 CNTLN及控制MOS電晶體Q4p、Q5P之信號 CNTLP。構成可變延遲電路1〇 3之各差動延遲段 80 1之延遲時間係設爲MOS電晶體Q4p、Q5P之 〇 N電阻與寄生電容決定之時間常數。變化延遲控制信號 端子C N T L P之電壓則各+差動延遲段之輸出電阻將變 化，因此藉延遲控制信號端子之信號CNTLP之電壓變 化即可控制各差動延遲段之輸出電阻與輸出部之寄生電容 決定之時間常數（即延遲時間）。亦即，當信號 CNTL P之電壓下降時P通道型MO S電晶體之互導（ gm)會上升，輸出電阻（Ι/gd)會下降。時間常數 係輸出電阻與輸出部之寄生電容之積，此時，時間常數下 降，延遲時間變短。反之，信號CNTLP之電壓上升時 ，P通道型M OS電晶體之互導下降，輸出電阻上升，此 時時間常數上升，延遲時間變長。 如上述當內部時脈信號之相位落後時，降低V Β信號 端子9 14之電壓，控制可變延遲電路1 0 3之差動延遲 段8 0 1之輸出端子9 0 3之信號CNTLP之電壓，使 可變延遲電路1 0 3之差動延遲段8 0 1之輸出電阻與輸 出部之寄生電容之積之時間常數縮小，以縮短延遲時間。 當內部時脈信號之相位超前時，令可變延遲電路1 0 3之 差動延遲段8 0 1之輸出端子9 0 3之信號CNTL P之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫 :寫 --線- 經濟部智慧財產局員工消費合作社印製 -26- 3 6 9 9 A7 __ B7 _ 五、發明說明（24) 電壓上升，增大可變延遲電路1 0 3之差動延遲段8 0 1 之輸出電阻與輸出部之寄生電容之積之時間常數以增長延 遲時間。偏壓電路9 0 8具和差動延遲段8 0 1相同之差 動延遲段9 2 0，差動延遲段9 2 0之輸入端子之一接電 壓高之電源VDD。因此，於差動延遲段920,節點9 1 7對應差動延遲段8 0 1之輸出節點，該電壓與輸出信 號電壓之下限電壓相同。藉運算放大器9 1 6之動作令差 動延遲段9 2 0之MOS電晶體9 1 8流通使節點9 1 7 之電壓等於VB信號端子9 1 4之電壓的電流。此時之運 算放大器916之輸出電壓以信號CNTLN由輸出端子 904輸出。又，差動延遲段920之信號CNTLP由 輸出端子903，與節點9 17之電壓，亦即VB信號端 子9 1 4之VB信號相同之電壓被輸出。換言之，偏壓電 路908,係使VB信號端子914之信號VB之電壓成 爲可變延遲電路1 0 3之差動延遲段8 0 1之輸出電壓下 限般對可變延遲電路1 0 3之差動延遲段8 0 1之信號 CNTLN之輸出端子9 0 4供給電壓。 如上述，圖8之電路係依相位比較信號9 0 1當內部 時脈信號之相位超前外部時脈信號時增長可變延遲電路 1 0 3之延遲時間，而當內部時脈信號之相位落後外部時 脈信號時縮短可變延遲電路1 0 3之延遲時間般輸出延遲 控制信號1 1 3。 圖1 2係8分頻電路1 (Γ7之一例。8分頻電路 107係由時脈信號之輸入端子1001 、重置信號 (請先閱讀背面之注意事項再填寫1^00 訂： --線. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 499633 ^ A7 __ B7 五、發明說明（25) (請先閱讀背面之注意事項再填寫 RESET之輸入端子1 〇 〇 3、輸出信號之端子1 0 0 2、 串接之3個2分頻電路1〇〇4、1005、1006、 及串接之2個正反器1 007、1 008構成。 經濟部智慧財產局員工消費合作社印製 說明8分頻電路1 〇 7之動作。重置信號 RESET輸入輸入端子1〇〇3進行初期化。依此，第 1正反器1007、第2正反器1008,第1之2分頻 電路1 0 0 4乃至第3之2分頻電路1 0 0 6被初期化， 輸出信號成“L “位準。此處重置信號RESET設爲正 之脈衝信號。之後時脈信號供至時脈信號之輸入端子 1001，該時脈信號進入第1之2分頻電路1004。 該時脈信號之頻率於第1之2分頻電路1 0 0 4被分割成 1/2，成2分頻時脈信號（即頻率爲1/2之時脈信號 )，之後於第2之2分頻電路1005再分割成1/2, 成4分頻時脈信號（即頻率成1/4之時脈信號）。於第 3之2分頻電路1 0 0 6再分割成1/2，成8分頻時脈 信號（即頻率成1 / 8之時脈信號）。之後，該8分頻時 脈信號於2個時脈週期期間通過第1正反器1 0 0 7及第 2正反器1008,由端子1002作爲輸出信號輸出。 圖1 2之電路可由輸入之時脈信號產生延遲2個時脈週期 的8分頻時脈信號並輸出之。 . 圖13係第1之2分頻電路1 004之一例，正反器 (F/F) 1023係D拴鎖器，與端子1017供給之 信號之上升變化同步地使端子1 〇 1 8之輸出反轉。其他 之第2之2分頻電路1005、第3之2分頻電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 499633 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（26) 1 0 0 6亦具圖1 3之構成。 圖1 4係圖1 3之正反器電路1 0 2 3之一例，該正 反器電路1 0 2 3具主段1 Ο Ο 5M及次段1 0 0 5 S ° 圖1 5係8分頻電路1 08之一例。8分頻電路 108係由時脈信號IN8b、之輸入端子1009、重 置信號RE S E T之輸入端子10 1 2、輸出信號之端子 1010、串接之3個2分頻電路1013、1014、 1 0 1 5、及虛擬延遲電路1 0 1 6構成。虛擬延遲電路 1 0 1 6係再現第2正反器1 0 0 8之延遲時間的電路。 第1乃至第3之2分頻電路1013、1014、 1 0 15分別具和圖1 3之第1之2分頻電路1 004相 同之電路構成。 圖1 6係再現第2正反器1 0 0 8之延遲時間的虛擬 延遲電路1 0 1 6之一例。圖示電路，係將正反器 1 0 2 3之時脈信號之輸入端子1 0 3 1至輸出信號端子 1 3 0 4間之路徑抽出者，使第2正反器1 0 0 8之延遲 時間再現。 說明圖1 5之8分頻電路1 0 8之動作。重置信號 RE S E T輸入重置信號輸入端子1 〇 1 2進行初期化。 依此第1乃至第3之2分頻電路1013、1014、 . 1 0 1 5被初期化，輸出信號成“ L “位準。此處重置信 號R E S E T設爲正脈衝，之後時脈信號輸入輸入端子 1009。如此則於第1乃至第3之2分頻電路101 3 、1014、1015，時脈信號和圖12之電路同樣， (請先閱讀背面之注意事項再 蠢 — 填寫 訂： •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- 499633 A7 B7 五、發明說明（27) 其頻率被8分割。之後8分頻時脈信號通過使第2正反器 1 0 0 8之延遲時間再現之虛擬延遲電路1 6，成爲 僅延遲第2正反器1 〇 〇 8之延遲時間的時脈信號，作爲 輸出信號由端子1 0 1 0輸出。圖1 5之電路之延遲時間 ,係令僅延遲第2正反器1 〇 〇 8之延遲時間的時脈信號 ，於與圖12之電路相同之3個2分頻電路進行頻率之8 分割，故成爲和圖1 2之電路，即8分頻電路1 1 0 7之 延遲時間相同。如上述，圖1 5之電路輸出8分頻時脈信 號，其延遲時間和8分頻電路1 0 7相同。 圖1 7係虛擬延遲電路1 〇 6之一例。虛擬延遲電路 1 0 6之機能係使晶片之輸入時脈緩衝器或長配線。輸出 資料緩衝器之延遲時間t d r e p再現。依圖1 7，虛擬 延遲電路1 0 6主要由信號之輸入信號端子1 1 1 〇、輸 出信號之端子1 1 20、第1乃至第7延遲電路1 1 0 1 一 1 107、分別對應之第1乃至第7保護電路1 1 1 1 一 1 1 1 7、第8延遲電路1 1 08及緩衝器1 1 09構 成。 第1乃至第7延遲電路1 1 0 1 - 1 1 0 7係用於補 正晶片製程變動引起之延遲時間變動。本電路之信號路徑 ，係由信號之輸入信號端子1110起通過第8延遲電路 1108,介由緩衝器1109至信號之輸出信號端子 1 1 20,但第8延遲電路1 1 08與緩衝器1 1 09間 之路徑可選擇第1乃至第7延遲電路1 1 〇 1 — 1 1 〇 7 。此處第1乃至第7延遲電路1 1 0 1 - 1 1 0 7由換流 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫*(頁) 裝i :寫 --線. 經濟部智慧財產局員工消費合作社印製 -30- 499633 Α7 Β7 五、發明說明（28) 器之串接段構成，但構成各電路之MO S電路常數互異（ M〇S電晶體尺寸互異），延遲時間不同。但是不論選擇 第1乃至第7延遲電路1101 — 1107之任一，本電 路之延遲時間均可設計成接近晶片之輸入時脈緩衝器或長 配線、輸出資料緩衝器之延遲時間t d r e p,第1乃至 第7延遲電路1101-1107間之延遲時間差設爲極 小。於晶片製造後使本電路之延遲時間最接近晶片之輸入 時脈緩衝器或長配線、輸出資料緩衝器之延遲時間 t dr ep般使用第1乃至第7保護電路1 1 1 1 — 1 1 1 7來選擇第1乃至第7延遲電路1 1 0 1 -1 1 07。以下說明選擇例如第7延遲電路1 1 07之情 況。首先，假設第1乃至第7保護電路1111一 1 1 1 7中之保護線均未被切斷。此時第1乃至第7保護 電路1 1 1 1 一 1 1 1 7之換流器輸入爲“ Η “位準，其 輸出爲“L “位準，第1乃至第7保護電路1 1 1 1 一 1117中之NAND電路（NAND閘極）1122及 第1乃至第7延遲電路1 1 0 1 - 1 1 0 7之最終段之時 脈換流器1 1 2 3成高阻抗狀態（0 F F狀態）°因此’ 緩衝器1 10 9之輸入不穩定。之後，切斷第7保護電路 1 1 17內之保護線1 1 18。如此則因第7保護電路 ， 1 1 1 7內之MOS電晶體1 1 2 1之漏電流使第7保護 電路1 1 1 7內之換流器1 1 1 9之輸入電壓下降，換流 器1 1 1 9之輸出電壓反轉成“ Η “位準。依此第7保護 電路1 1 1 7內之NAND電路1 1 2 2及第7延遲電路 (請先閱讀背面之注意事項再填寫 裝 -—象· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -31 - 499633 A7 __ B7 五、發明說明（29) 1 1 0 7內之最終段時脈換流器1 1 2 3成輸出動作可能 ，第7延遲電路1 1 0 7成有效之信號路徑。如上述圖 1 7之電路之延遲時間於晶片製造後可調整成接近晶片之 輸入時脈緩衝器或長配線、輸出資料緩衝器之延遲時間 t d r e p,故最適合作爲再現晶片之輸入時脈緩衝器或 長配線、輸出資料緩衝器之延遲時間t d r e p的虛擬延 遲電路1 Ο 6。 圖1 8係相位比較電路1 0 4之一例。相位比較電路 1 0 4係比較輸入之2個時序信號，當第2信號之上升時 序超前第1時序信號之上升時序時，輸出“ Η “位準，若 落後則輸出“ L “位準。依圖1 8 ,相位比較電路1 0 4 係由輸入第1時序信號（Τ1)之端子1201、輸入第 2時序信號（Τ2)的端子1202、重置信號 RESET之輸入端子1204、1203、及D拴鎖器 1 2 0 5構成。此處輸入第1時序信號（T 1 )之端子 1 2 0 1連接D拴鎖器1 2 0 5之CLK信號輸入端子。 輸入第2時序信號（T2)之端子1 2 0 2則連接D拴鎖 器1 205之D信號輸入端子。又，重置信號RESET 之輸入端子1 204接D拴鎖器1 2 0· 5之RE SET信 號輸入端子，輸出端子1 2 0 3則接D拴鎖器1 2 0 5之 Q信號輸出端子。 圖18之相位比較電路10 4，於動作之前先輸入重 置信號RE SET使D拴鎖器1 2 0 5初期化。依此D拴 鎖器1 2 0 5之Q輸出被初期化成“ L “位準。之後，第 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） --------11--11 1 (請先閱讀背面之注意事項再填寫 >& 經濟部智慧財產局員工消費合作社印製 499633 Α7 _ Β7 五、發明說明（3〇) 1時序信號（T 1 )及第2時序信號（T2 )被輸入，第 1時序信號（T 1 )係輸入d拴鎖器1 2 0 5之CLK信 號輸入端子。第2時序信號（T2)則輸入D拴鎖器 1 2 0 5之D信號輸入端子。d拴鎖器1 2 0 5係於 CLK輸入信號之上升時序當d輸入信號之位準爲“η “ 位準時將Q輸出信號設爲“ Η “位準，反之當D輸入信號 爲“ L “位準時將Q輸出信號設爲“ l “位準。又，q輸 出信號之位準保持至次一 C L Κ輸入信號之上升時序。當 第2時序信號（Τ2)之上升時序超前第1時序信號（ Τ1)之上升時序時，在D拴鎖器1205之CLK輸入 信號上升時，D輸入信號已爲上升後而成“ η “位準，“ Η “位準作爲Q輸出信號被輸出。若第2時序信號（Τ 2 )之上升時序落後第1時序信號（Τ 1 )之上升時序，則 當D拴鎖器1 2 0 5之CLK輸入信號上升時，D輸入信 號乃處於上升前而成“ L “位準，故“ L “位準作爲Q輸 出信號被輸出。如上述般圖1 8之電路係將輸入之2個時 序信號（ΤΙ、Τ2)比較，當第2時序信號（Τ2)之 上升時序超前第1時序信號（Τ1 )之上升時序時輸出“ Η “位準，落後時輸出“ L “位準，進行相位比較。 依上述構成之時序控制電路114,於可變延遲電路 與虛擬延遲電路間具備8分頻電路1 0 8 ,在不增加可變 延遲電路情況下，令虛擬延遲電路1 0 6以分頻時脈動作 ，故可以小面積實現低電力。~ 以下更詳細驗證上述面積減少之效果。例如使用2個 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫 ^1. --線· 經濟部智慧財產局員工消費合作社印製 -33- 499633 Α7 ___ Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（31) 圖19所示之可變延遲電路之時序控制電路之可變延遲電 路中，假設延遲時刻爲1 OOP s、最大延遲時間爲 20ns、則延遲段數需200。此處假設延遲段1段具 5個換流器分來推測延遲段1段之面積則成1 0 〇 Σ W L =19 · 21111^2。記號表示平方。因此可變延遲電 路之面積以延遲段2 0 0段分計算爲1 0 0 SWL = 384000um= 0 · 38mm^2 °DLL 電路除可變 延遲電路以外之面積假設爲0 · 1 5mmA2，則時序控制 電路之面積，在圖19之時序控制電路構成時爲 2X0 · 38 + 0 · 15 = 0 · 91mm^2。圖 1 之時序 控制電路則爲1X0·38+0·15= 0·53mm^2 ，約縮小6 0 %。又，假設分頻電路之分割比爲η ,則消 費電力爲圖1 9之構成之同等或以下，可推測爲圖2 0之 構成之1 / η。 (相位比較信號階梯信號化時序控制電路） 圖2 1係作爲時序控制電路5 0 1之將相位比較信號 階梯信號化之時序控制電路之一例。 圖2 1之時序控制電路，除輸入由外部時脈輸入端子 1 0 1供給之時脈信號EXTCLK (第1內部時脈信號 )並由端子輸出時脈信號I NTCLK (第2內部時脈信 號）的第1可變延遲電路2 0 1之外，具備具和第1可變 延遲電路2 0 1相同電路構成的第2可變延遲電路2 0 2 。於第2可變延遲電路2 0 2之輸出信號（第1信號）設 請 先 閱 讀 背 面 之 注 意 事 項 再-IΙ·τ 訂 ▲ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34- 499633 A7 B7 五、發明說明（32) (請先閱讀背面之注意事項再填寫@ ) 使特定延遲時間再現之虛擬延遲電路2 0 7 ,設有以相位 判斷時序判斷虛擬延遲電路2 0 7之輸出信號之相位的相 位比較電路（相位判斷電路）2 0 3。延遲控制電路2 0 4係依相位比較電路2 0 3之判斷結果進行第1可變延遲 電路2 0 1及第2可變延遲電路2 0 2之延遲時間之同一 負回授控制。設有時序信號產生電路2 0 5，俾依時脈信 號E XT C L K之多數週期之每一個，將相位判斷用位準 信號（第1相位比較用時序信號）2 1 1供至第2可變延 遲電路202之同時，將用於供給相對於回授至相位比較 電路2 0 3之相位判斷用位準信號的相位判斷時序之第2 相位比較用時序信號2 1 2 (第3時脈）供至上述相位比 較電路2 0 3。相位比較控制電路（重置控制電路） --缘_ 2 1 6，係於上述相位判斷時序之後，將上述延遲電路及 虛擬延遲電路之輸出分別設爲初期位準。重置係由時序信 號要求信號2 1 9 (第4時脈）進行。 經濟部智慧財產局員工消費合作社印製 時脈信號EXTCLK由外部時脈輸入端子1〇1輸 入，該時脈信號被送至第1可變延遲電路2 0 1之同時， 亦送至時序信號產生電路2 0 5。於時序信號產生電路 2 0 5產生第1相位比較用時序信號2 1 1及第2相位比 較用時序信號2 1 2。此處第1相位比較用時序信號 . 2 1 1及第2相位比較用時序信號2 1 2係分別以1個上 升或下降表示時序的階梯波形信號，第2相位比較用時序 信號2 1 2相對於第1相位比較用時序信號2 1 1落後m 時脈週期。第1相位比較用時序信號211被送至第2可 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- 499633 A7 B7 五、發明說明（33) 變延遲電路2 0 2，第2相位比較用時序信號2 1 2被送 至相位比較電路2 0 3。第2可變延遲電路2 0 2中之第 1相位比較用時序信號2 1 1之延遲時間，和第1可變延 遲電路2 0 1之延遲時間同樣係藉由延遲控制電路2 0 4 輸出之延遲控制信號2 1 0控制。第1相位比較用時序信 號2 1 1，係通過第2可變延遲電路2 0 2後，通過虛擬 延遲電路207，輸入相位比較電路203。之後於相位 比較電路2 0 3將第2相位比較用時序信號2 12 ,與第 1相位比較用時序信號2 1 1通過第2可變延遲電路 2 0 2及虛擬延遲電路2 0 7後之相位比較用時序信號 2 1 3 (第2信號）之時序做比較，比較結果作爲相位比 較信號2 1 4輸出於延遲控制電路2 0 4。延遲控制電路 2 0 4，當通過第2可變延遲電路2 0 2及虛擬延遲電路 2 0 7之相位比較用時序信號2 1 3落後第2相位比較用 時序信號2 1 2時縮短第1及第2可變延遲電路2 0 1、 202之延遲時間，反之超前時增長第1及第2可變延遲 電路2 0 1、2 0 2之延遲時間般輸出延遲控制信號 2 1 0,據以控制第1及第2可變延遲電路20 1、 2 0 2之延遲時間。 又，相位比較控制電路2 1 6，係接受第2相位比較 用時序信號2 1 2 ,對時序信號產生電路2 0 5輸出時序 信號要求信號219要求產生新的第1及第2相位比較用 時序信號2 1 1、2 1 2。之後當形成延遲迴路之第2可 變延遲電路2 0 2、虛擬延遲電路2 0 7獲得時序信號要 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫七頁) ^一 · I :寫 --線· 經濟部智慧財產局員工消費合作社印製 -36- 499633 A7 B7 五、發明說明（34) 求信號2 1 9後將輸出重置爲“L “位準，據以消去內部 殘餘之相位比較用時序信號。又，當時序信號產生電路 2 0 5獲得時序信號要求信號2 1 9後，即與外部時脈信 號之上升同步地產生新的第1及第2相位比較用時序信號 2 1 1、2 1 2 ° 重複進行上述m + 1時脈週期之相位比較控制，即可 使通過第2可變延遲電路2 0 2即虛擬延遲電路2 0 7之 相位比較用時序信號213之時序與第2相位比較用時序 信號2 1 2之時序一致，俾於端子1 〇 2獲得對輸入端子 1 0 1之時脈信號EXTCLK僅延遲mXtck-tdrep之內部 時脈信號11^丁（：1^1<：。又，時序信號要求信號2 19爲 具正脈衝波形者。 圖2 2係圖2 1之時序控制電路之相位判斷時序同步 之動作時序。圖2 2之時序信號產生許可信號係與時序信 號要求信號2 1 9同步之時序信號產生電路2 0 5之內部 信號。當於事項t 0產生時序信號要求信號2 1 9時，與 其後之時脈信號EXTCLK之上升同步地，時序信號產 生電路2 0 5將第1相位比較用時序信號2 1 1變化爲“ Η “位準（時刻t 1 )。第1相位比較用時序信號2 1 1 ，通過第2可變延遲電路202、虛擬延‘遲電路2 0 7，. 以相位比較用時序信號2 1 3到達相位比較電路2 0 3。 此時，時序信號產生電路2 0 5，由第1相位比較用時序 信號2 1 1之變化起，經過時脈信號EXTCLK之2週 期後（時刻t 2 )，令第2相位比較用時序信號2 1 2變 (請先閱讀背面之注意事項再填寫 襄___ 寫\ --線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- 499633 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明說明（35) 化爲一定期間脈衝。相位比較電路2 0 3 ,係於第2相位 比較用時序信號2 1 2之“ Η “位準期間拴鎖第2相位比 較用時序信號2 1 2之位準，並作爲相位比較信號2 1 4 輸出。第2相位比較用時序信號2 1 2亦供至相位比較控 制電路2 1 6，俾與第2相位比較用時序信號2 1 2之“ Η “位準同步地，確認時序信號要求信號2 1 9。時序信 號要求信號2 1 9 ,除時序信號產生電路2 0 5之外，亦 供至第2可變延遲電路202、虛擬延遲電路207。第 2可變延遲電路2 0 2、虛擬延遲電路2 0 7之輸出被重 置爲“ L “位準（時刻t 3 )。因此，在次一第1相位比 較用時序信號2 1 1上升（時刻t 4 ),傳送至相位比較 用時序信號2 1 3之前，該相位比較用時序信號2 1 3可 維持“ L “位準。可確實防止上述進行時脈信號之一例相 位比較情況下，將超前相位誤判爲落後，或將落後相位誤 判爲超前之誤判斷現象之產生。 圖2 1之相位比較控制電路2 1 6可使用例如圖1 8 說明之電路。 圖2 3係具重置機能之可變延遲電路2 0 2之一例。 可變延遲電路2 0 2之機能，除依延遲控制信號2 1 0將 輸入信號延遲一定時間外，具有接受時序信號要求信號 . 2 1 9，消去內部殘留之相位比較用時序信號。 可變延遲電路2 0 2，係於可變延遲段7 0 3附加重 置電路1604而成。可變延遲段7〇3，係將2個2輸 入NAND閘極7 1 0、7 1 1,及換流器7 1 2構成之 (請先閱讀背面之注意事項再填 裝卜·__ :寫) 訂： 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 499633 A7 ___ B7 五、發明說明（36) 延遲段多段串接，使多數位元信號2 10 (S1 — S4) 中之一設爲“ Η “，以接受該“ Η “信號之延遲段爲基點 通過時脈信號C LK I Ν。藉通過時脈信號C LK I Ν之 延遲段數之控制使信號延遲，亦即信號之相位可變。 重置電路1604，係將輸出CLKOUT設爲“L “位準以消去內部殘留之相位比較用時序信號的電路。重 置電路1 6 0 4，係於各延遲段之NAND閘7 1 0之輸 出與電源端子V D D間具Ρ通道型開關Μ 0 S電晶體 720，令該MOS電晶體720之閘極以重置信號 R E S Ε Τ之反轉信號控制而構成。當MO S電晶體 7 2 0全爲Ο Ν狀態時，全延遲段之換流器7 1 2之輸入 成爲電源端子VDD之“Η “位準。依此當於重置端子 1 6 0 2輸入具正脈衝波形之時序信號要求信號2 1 9作 爲重置信號時，經由換流器7 2 1使MO S電晶體7 2 0 之閘極設爲“ L “位準，全延遲段之輸出重置爲“ L “位 準。 可變延遲電路2 0 1亦可使用和可變延遲電路2 0 2 相同者，但因不需重置，故重置端子1 6 0 2被降壓至接 地電壓V S S，固定於“ L “位準即可。 圖2 1之延遲控制電路2 0 4,雖未特別圖式，可由 接受相位比較信號2 1 4，形成U Ρ信號、D 0 W Ν信號 之如圖9之脈衝產生電路9 0 5之脈衝產生電路，及接受 該脈衝產生電路輸出之U Ρ信號、D OWN信號，進行升 順、降順計數的升降計數器，及解碼上述升降計數器之輸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填 訂： --線· 經濟部智慧財產局員工消費合作社印製 -39- 499633 A7 _ B7 五、發明說明（37) 出，並形成延遲控制信號210 (S1 — S4)的解碼器 構成。解碼器係解碼升降計數器之計數植，將信號S 1 -S 4中之任一設爲“ Η “位準。 圖2 4係虛擬延遲電路2 0 7之一例。虛擬延遲電路 2 0 7 ,除使晶片之輸入時脈緩衝器或長配線、輸出資料 緩衝器之延遲時間t d r e ρ再現以外，亦可接受時序信 號要求信號2 1 9並消去內部殘留之相位比較用時序信號 。圖2 4之虛擬延遲電路2 0 7之基本電路構成類似圖 1 7之虛擬延遲電路1 0 6，具備多數個延遲電路 1705 - 1708，及共通設置於延遲電路1705 -1708之前段的延遲電路2604,及共通設置於延遲 電路1705-1708之後段的延遲電路1109。圖 2 5係延遲電路1 7 0 4之具體例，圖2 6係延遲電路 1705-1708之具體例。圖25及圖26之延遲電 路與圖1 7之虛擬延遲電路1 0 6中之延遲電路之不同點 爲，在構成該延遲電路之串接換流器中之奇數段之輸入追 加設置連接接地電壓V S S之η通道型重置用MO S電晶 體 1 7 2 0。 亦即，在圖1 1之虛擬延遲電路1 0 6之第8延遲電 路1 1 0 8所對應圖2 4之虛擬延遲電路2 0 7之延遲電 路1704,如圖25所示形成由M OS電晶體1720 構成之重置用開關電路。又，在圖1 7之虛擬延遲電路 1 0 6之保護電路1 1 1 1及延遲電路1 1 0 1對應之圖 24之虛擬延遲電路207之延遲電路1705,如圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫 訂： 線· 經濟部智慧財產局員工消費合作社印製 499633 A7 ------ B7 五、發明說明（38) (請先閱讀背面之注意事項再填寫本頁) 2 6所示般設置由MO S電晶體1 7 2 0構成之開關 1 7 1 3。MOS電晶體1 7 2 0之汲極接延遲電路中之 奇數段之換流器之輸入端子，源極接電路之接地電壓 VSS,藉由接受重置信號輸入端子17〇2輸入之時序 信號要求信號2 1 9之正脈衝信號，於該脈寬期間被設爲 ON狀態，依此延遲電路中之奇數段輸入被設爲“l “位 準，圖24之電路內部殘留之時序信號被消去，亦即初期 化。 圖2 7係時序信號產生電路2 0 5之詳細之一例。時 序信號產生電路2 0 5，係接受時序信號要求信號2 1 9 ，產生第1相位比較用時序信號2 1 1及第2相位比較用 時序信號2 1 2，第1相位比較用時序信號2 1 1及第2 相位比較用時序信號2 1 2係分別以1個上升或下降表示 時序之階梯波形信號，第2相位比較用時序信號2 1 2需 較第1相位比較用時序信號2 1 1落後m時脈週期，m係 1以上整數。 經濟部智慧財產局員工消費合作社印製 圖27中，時序信號產生電路205,係由輸入時序 信號要求信號2 1 9之端子1 5 0 1、輸入時脈信號的端 子1 5 0 2、輸入電路之重置信號的端子1 5 0 3、輸出 第1相位比較用時序信號2 1 1的端子1 5 0 4、輸出第. 2相位比較用時序信號2 1 2的端子1 5 0 5、NOR閘 構成之第1RS型拴鎖電路1 506、於時脈之下降輸出 的D正反器1 507、AND閘1 508、脈衝產生電路 1 509、第2RS型拴鎖電路1 5 1 1、延遲電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 499633 A7 B7 五、發明說明（39) 1512、及m段之D正反器1513、1514構成。 圖2 8係時序信號產生電路2 0 5之動作時序圖。以 下參照圖2 8說明時序信號產生電路2 0 5之動作。 經濟部智慧財產局員工消費合作社印製 首先，動作之前在輸入重置信號之端子1503供給 具正脈衝波形的重置信號。依此時D正反器1 5 0 7初期 化。之後，於端子1 5 0 1供給具正脈衝波形之時序信號 要求信號2 19。如此則第2RS型拴鎖電路1 5 1 1及 m段之D正反器1 5 1 3、1 5 1 4被初期化，各段輸出 成“L “位準。又此時第1RS型拴鎖電路1506被設 定，輸出信號1 5 1 5成“ Η “位準。端子1 5 0 2被供 給時脈信號，於時脈之下降時序D正反器1 5 0 7將第 1 R S型拴鎖電路1 5 0 6之輸出資料輸出。該信號 1 5 1 5係允許時序信號產生之時序信號產生許可信號， 該信號1 5 1 5進入AND閘1 508。之後於時脈之上 升時序由AND閘1 5 0 9 ,當時序產生許可信號 1 5 1 5爲“ Η “位準時輸出“ Η “位準，當時序產生許 可信號1 5 1 5爲“ L “位準時輸出“ L “位準。如此則 當時序產生許可信號1 5 1 5爲“Η “位準時於第2RS 型拴鎖電路1 5 1 1之輸出出現“ Η “位準，可輸出上升 之階梯波形。該階梯波形出限於端子1 5 0 4，成爲第1. 之相位比較用時序信號。此時該第1之相位比較用時序信 號亦輸入脈衝產生電路1 5 0 9 ,產生具由脈衝產生電路 1 5 0 9內之延遲電路1 5 之延遲時間決定之脈寬之 脈衝信號。該脈衝信號輸入第1 R S型拴鎖電路1 5 0 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -42- 3 3 6 9 9 A7 ____B7_ 五、發明說明（40) 之重置端子R，於次一時脈之下降時序將時序產生許可信 號設爲“ L “位準。 又，第2RS型拴鎖電路1 5 1 1輸出之具上述階梯 波形之第1相位比較用時序信號2 1 1通過延遲電路 1512後輸入m段D正反器15 13、1514,延遲 m時脈週期後出現於端子1 5 0 5 ,成爲第2相位比較用 時序信號212。又，延遲電路1512之延遲，係爲防 止D正反器1 5 1 3之輸入部之信號變化時序與時脈信號 之上升時序接近時出現於D正反器1513之輸出之不良 情況而設者，係使D正反器1513之輸入部之信號變化 時序與時脈信號之上升時序分離者。 圖2 9係相位比較控制電路2 1 6之一例，相位比較 控制電路2 1 6係依第2相位比較用時序信號2 1 2產生 時序信號要求信號2 1 9。 於圖2 9 ,相位比較控制電路2 1 6，係由輸入第2 相位比較用時序信號2 1 2之端子1 8 0 1、輸出時序信 號要求信號219之端子1803、AND閘1805、 脈衝產生電路1 8 0 6構成。脈衝產生電路1 8 0 6係由 延遲電路 1807、及 EXOR( exclusive OR )閘 1 8 0 8構成，依輸入信號之變化產生正脈衝信號。又，. 延遲電路1 8 0 7以換流器多段偶數段連接而成，使輸入 信號延遲一定時間輸出。 以下說明相位比較控制電路2 1 6之動作。首先，當 具上升階梯波形之第2相位比較用時序信號212輸入端 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意* 事 項 再. 填 5J ι· 訂 經濟部智慧財產局員工消費合作社印製 -43- 499633 Α7 Β7 五、發明說明（41) 子1801後，該信號進入脈衝產生電路1806，輸出 具正脈衝信號之信號。又，脈衝產生電路1 8 0 6輸出具 下降階梯波形於端子1 8 0 1時，亦輸出具正脈衝波形之 信號。之後，脈衝產生電路1 8 0 6輸出之正脈衝信號輸 入AND閘1805之一方輸入端子。此時，第2相位比 較用時序信號2 1 2供至AND閫1 8 0 5之另一方輸入 端子。依此，於端子1803僅在第2相位比較用時序信 號2 1 2爲上升階梯波形時才輸出具正脈衝波形之信號， 第2相位比較用時序信號2 1 2爲下降階梯波形時出現之 脈衝產生電路1 8 0 6輸出之時脈信號被AND閘 1 8 0 5遮斷未被輸出。亦即，具上升階梯波形之第2相 位比較用時序信號2 1 2輸入時，由端子1 8 0 3輸出具 正脈衝波形之信號。此成爲時序信號要求信號2 1 9。 經濟部智慧財產局員工消費合作社印製 上述說明之圖2 1之時序控制電路係以D L L電路爲 主體，但如習知般藉分頻時脈信號以一定之時序間隔進行 相位比較者亦可。具備相位比較電路之判斷動作，相位比 較用時序信號之到達相位比較電路之內部狀態監視之機構 ,檢測出相位比較動作完了後即開始次一相位比較。依此 ,相位比較之時序及可變延遲電路之延遲時間控制時序之 間隔可縮至最小限。要言之，可即時完成鎖定動作。 . 以下推測圖2 1之時序控制電路之鎖定時間之短縮效 果。D L L電路之迴路內產生之延遲時間設爲m時脈週期 (m爲大於1之整數）情況下，一次相位比較需要之時間 ，在習知例2之構成需η時脈週期（其中η係滿足式1之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44- 499633 A7 B7 五、發明說明（42) (請先閱讀背面之注意事項再填寫本頁) 自然數），相對於此，圖2 1之構成爲m+1時脈週期， 因此鎖定時間爲（m + 1 )/ η倍。例如上述習知問題點 所述般假設2,時脈信號頻率爲200MHz，由上 述式1可得n>6,鎖定時間相對於習知例可縮短1/2 (延遲迴路之速度控制及相位比較信號階梯信號化） 圖3 0係時序控制電路5 0 1之一例，亦即將相位比 較信號階梯信號化，且延遲迴路之速度控制爲可能之時序 控制電路之一例。 經濟部智慧財產局員工消費合作社印製 圖3 0之時序控制電路，係由：外部時脈輸入端子 1 0 1、內部時脈輸出端子1 0 2、可變延遲電路302 、跟蹤電路2 2 1 8、將外部時脈信號之頻率分割爲8之 8分頻電路3 0 3、較8分頻電路3 0 3之延遲時間具更 長延遲時間的虛擬延遲電路3 0 1、時序信號產生電路 304、時序信號產生電路306、使晶片之輸入時脈緩 衝器或長配線、輸出資料緩衝器之延遲時間t d r e p再 現的虛擬延遲電路307、相位比較電路308、延遲控 制電路3 0 9、控制時序信號產生的相位比較控制電路 3 1 2、及判斷鎖定，當鎖定後使分頻電路有效的鎖定時. 分頻切換電路310構成。 可變延遲電路3 0 2，係輸入虛擬延遲電路3 0 1之 輸出信號，於內部時脈輸出端子1 0 2輸出時脈信號。跟 蹤電路2 2 1 8，係移位控制端子依序連接可變延遲電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -45- 499633 A7 — B7 五、發明說明（43) 3 0 2之延遲信號路徑，具和可變延遲電路3 0 2同等之 信號傳送延遲時間以使輸入信號延遲的移位暫存器構成之 延遲電路。虛擬延遲電路3 0 7係使特定延遲時間再現於 時序信號產生電路3 0 6之輸出信號。虛擬延遲電路 3 0 7之輸出信號之相位，係於相位比較電路3 0 8依信 號3 1 3供給之相位判斷時序左較。延遲控制電路3 0 9 ，係依相位比較電路308之判斷結果進行可變延遲電路 302之延遲時間之負回授控制。8分頻電路303,係 令外部時脈輸入端子101供給之時脈信號直接或分割後 輸出。時序信號產生電路304,係依8分頻電路303 輸出之時脈信號之多數週期之每一個，將作爲相位判斷用 位準信號之比較脈衝跟蹤要求信號3 2 0供至延遲電路 2 2 1 8之同時，將相對於回授至相位比較電路3 0 8之 上述相位判斷用位準信號的相位判斷時序藉由信號3 1 3 供至相位比較電路3 0 8。相位比較控制電路3 1 2，係 於上述相位判斷時序之後，將跟蹤電路2 2 1 8及虛擬延 遲電路3 0 7之輸出分別設爲初期狀態之作爲重置控制電 路之機能。 8分頻電路3 0 3 ,當由相位比較電路3 0 8之判斷 結果檢測出鎖定狀態之前係將來至外部時脈輸入端子 . 1 0 1之時脈信號直接輸出，而當判斷結果到達鎖定狀態 時選擇分頻信號輸出。依此，時序信號產生電路3 0 6， 當相位比較電路3 0 8之判斷結果表示檢測鎖定狀態前時 選擇可變延遲電路3 0 2之輸出信號，由判斷結果顯示鎖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意· 事 項 再. 填

頁 訂 經濟部智慧財產局員工消費合作社印制农 -46- 499633 A7 B7 五、發明說明（44) 定狀態時則選擇跟蹤電路2 2 1 8之輸出。 圖3 1係圖3 0之時序控制電路之動作時序圖。參照 圖3 1說明圖3 0之時序控制電路。 圖3 0之時序控制電路之動作分爲初期狀態起至鎖定 前之第1動作，及鎖定後之第2動作。 首先，於鎖定前之第1動作，8分頻電路303使來 自外部時脈輸入端子1 0 1之時脈信號EXTCLK (第 1時脈）直接通過。於鎖定後之第2動作，8分頻電路 3 0 3將外部時脈信號分割成1/8。此切換係依鎖定時 分頻切換電路3 1 0輸出之分頻切換信號3 2 2進行。 首先，動作前輸入重置信號使電路中之正反器或拴鎖 器之輸出設爲“ L “位準，此係正脈衝信號。之後於第1 動作將外部時脈信號輸入外部時脈輸入端子1 0 1。該時 脈信號倍送至虛擬延遲電路3 0 1及8分頻電路3 0 3。 於第1動作，8分頻電路3 0 3直接輸出輸入之時脈信號 之後，由8分頻電路303輸出之信號進入時序信號 產生電路3 0 4。於此時點若時序信號產生電路3 0 4受 信時序信號要求信號3 1 9，則對跟蹤電路2 2 1 8輸出 比較脈衝跟蹤要求信號3 2 0俾要求跟蹤跟蹤電路 . 2 2 1 8之相位比較使用之時序對應之時脈信號，對相位 比較電路3 0 8輸出第1相位比較用時序信號3 13。 此處第1相位比較用時序信號3 1 3係以1個上升波 形表示時序的階梯波形信號，相對於8分頻電路3 0 3之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 先 閱 讀 背 面 之 注 意- 事 項 再· 填 寫J 本垂 頁· 訂 經濟部智慧財產局員工消費合作社印製 -47- 499633 A7 ______ B7 五、發明說明（45) <請先閱讀背面之注意事項再填寫本頁) 輸出信號落後m時脈週期。又，時序信號要求信號3 1 9 係正脈衝信號。外部時脈信號中送至虛擬延遲電路3 0 1 者，係經虛擬延遲電路3 0 1延遲後對可變延遲電路 3 0 2及跟蹤電路2 2 1 8輸出。虛擬延遲電路3 0 1及 可變延遲電路3 0 2構成第1延遲電路。此乃爲使比較脈 衝跟蹤要求信號3 2 0到達跟蹤電路2 2 1 8後令時脈信 號輸入可變延遲電路3 0 2者。之後，該延遲之時脈信號 進入可變延遲電路3 0 2 ,經延遲控制信號3 2 3控制之 延遲時間後，倍輸出作爲內部時脈信號I N T C L K (第 2時脈）由內部時脈輸出端子1 〇 2輸出。 --線· 經濟部智慧財產局員工消費合作社印製 又，此時於時序信號產生電路3 0 6被供給可變延遲 電路3 0 2之輸出及由跟蹤電路2 2 1 8輸出之比較脈衝 到達預告信號3 2 1。比較脈衝到達預告信號3 2 1係正 之階梯波形信號，在相位比較使用之時序對應之時脈信號 到達時序信號產生電路3 0 6之1個時脈週期以內前被輸 入。亦即，受信比較脈衝到達預告信號3 2 1起至最初到 達之時脈信號成爲相位比較使用之時序對應之時脈信號。 又，比較脈衝到達預告信號3 2 1由時序信號要求信號 3 19重置。之後，內部時脈信號進入時序信號產生電路 3 0 6。此時若比較脈衝到達預告信號3 2 1到達時序信 號產生電路3 0 6 ,則輸出第2相位比較用時序信號 3 16° 此處第2相位比較用時序信號3 1 6 (第1信號）係 以1個上升波形表示時序的正階梯波形信號。第2相位比 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- 499633 B7 五、發明說明（46) 較用時序fH號3 1 6，係通過虛擬延遲電路3 0 7 (第2 延遲電路）後進入相位比較電路3 0 8。之後於相位比較 電路3 0 8比較第1相位比較用時序信號3 1 3與第2相 位比較用時序信號3 1 6通過虛擬延遲電路1 3 0 7後之 時序信號（第2信號）3 1 4之時序。比較結果作爲相位 比較信號3 1 5輸出於延遲控制電路3 0 9 ,於延遲控制 電路3 0 9，當時序信號3 1 4落後第1相位比較用時序 信號3 1 3 (第3時脈）時縮短可變延遲電路3 0 2之延 遲時間，反之超前則增長可變延遲電路302之延遲時間 般輸出延遲控制信號3 2 3 ,以控制可變延遲電路3 0 2 之延遲時間。 之後相位比較控制電路312輸出時序信號要求信號 3 1 9 (第4時脈）俾對時序信號產生電路3 0 4要求產 生新的第1相位比較用時序信號3 1 3。當時序信號產生 電路3 0 4獲得時序信號要求信號3 1 9後即產生新的第 1相位比較用時序信號3 1 3。 以上控制進行充分時間後，第2相位比較用時序信號 3 1 6通過虛擬延遲電路1 3 0 7後之時序信號3 1 4之 時序即可與第1相位比較用時序信號3 1 3之時序一致， 可於內部時脈輸出端子1 0 2獲得對由端子1 0 1輸入之 外部時脈信號僅延遲mXtck-tdrep之內部時脈信號。又，相 位比較完了信號3 1 7和延遲信號到達信號3 1 8係具上 升階梯波形之信號，時序信號要求信號3 1 9係具正脈衝 波形之信號。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 之 注 意 事 項 再 填

訂 經濟部智慧財產局員工消費合作社印製 -49- 499633 Α7 _ Β7 五、發明說明（47) ---------Τ丨丨"V ^^丨 (請先閱讀背面之注意事項再填寫本頁) 以下說明鎖定後之第2動作。首先於第2動作前，鎖 定時分頻切換電路310由相位比較信號315之時序列 變化判斷是否鎖定，當判斷鎖定後輸出分頻切換信號 3 2 2。當8分頻電路3 3 0 3受信分頻切換信號3 2 2 時將輸出頻率切換爲8分割（頻率分割成1/8 )之時脈 信號。之後移至第2動作。於第2動作8分頻電路 3 3 0 3變有效，時脈信號通過之虛擬延遲電路3 0 1及 可變延遲電路3 0 2以外部分以8分割時脈動作。 又，圖2 1之時序控制電路亦同樣於鎖定後，可變延 遲電路2 0 1以外部分可以8分割時脈動作。於圖2 1之 時序信號產生電路219之前段，配置可選擇分割比的分 頻電路，於鎖定後進行8分割使延遲迴路之動作速度延遲 即可。 •線· 經濟部智慧財產局員工消費合作社印製 圖3 2係8分頻電路3 0 3之一例。8分頻電路 3 0 3係藉分頻切換信號3 2 2輸出8分割時脈信號，但 可切換爲直接輸出輸入信號。8分頻電路3 0 3係由輸入 信號端子1 9 0 2、分頻切換信號輸入端子1 9 0 3、重 置信號輸入端子1 9 0 4、輸出信號端子1 9 0 5、3個 2分頻電路1 004、及選擇器19 06構成。圖3 3係 選擇器1 9 0 6之一例。圖3 3中使用時脈換流器取代 C Μ 0 S傳送閘極亦可。 8分頻電路303,首先於重置信號輸入端子 1904輸入正脈衝信號，^個2分頻電路1004之輸 出被初期化爲“ L “位準。之後，時脈信號輸入輸入信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -50- 3 3 6 9 9 經濟部智慧財產局員工消費合作社印製 A7 ___B7___五、發明說明（48) 端子1 9 0 2。輸入之時脈信號，其中一方通過3個2分 頻電路1 0 0 4分割成8分割時脈後進入選擇器1 9 0 6 之第1輸入端子IN1，另一方則直接進入選擇器 1906之第2輸入端子INO。選擇器1906,當供 至選擇信號端子SEL之信讀出信號爲“ Η “位準時將輸 入第1輸入端子ΙΝ1之信號輸出，當供至選擇信號端子 SEL之信號爲“L “位準時將輸入第2輸入端子I Ν〇 之信號輸出。亦即，8分頻電路3 0 3 ,當供至選擇信號 端子S E L虫信號爲“ Η “位準時輸出8分割時脈信號， 當供至選擇信號端子S E L之信號爲“ L “位準時直接將 輸入之時脈信號輸出。 圖34係時序信號產生電路304之一例，時序信號 產生電路304，係受信時序信號要求信號3 19,產生 第1相位比較用時序信號3 1 3及比較脈衝跟蹤要求信號 3 2 0。此處第1相位比較用時序信號3 1 3及比較脈衝 跟蹤要求信號3 2 0分別爲以1個上升波形表示時序的階 梯波形信號，受信第1相位比較用時序信號3 1 3及時序 信號要求信號3 1 9後需較8分頻電路3 0 3之輸出信號 之上升落後m時脈週期，其中m係1以上整數。又，比較 脈衝跟蹤要求信號320，係受信時序信號要求信號 . 3 1 9，需同步於次一 8分頻電路3 0 3之輸出信號之上 圖34中，時序信號產生電路304,係由輸入時序 信號要求信號之端子2 0 0 1、輸入由8分頻電路3 0 3 先 閱 背 之 注 意 事 項 再 填

訂 ▲ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -51 - 2 3 6 9 9 A7 ______B7 _ 五、發明說明（ 49) 輸出之時脈的端子2 0 0 2、輸出比較脈衝跟蹤要求信號 3 2 0的端子2 0 0 4、輸出第1相位比較用時序信號的 端子2 0 0 5、輸入外部時脈信號的端子2 0 1 7、 NOR閘構成之第1RS型拴鎖器2006、於時脈之下 降輸出的D正反器2007、AND閘2008、脈衝產 生電路2009、第2RS型拴鎖器201 1、延遲電路 2012、及串接之m段D正反器2013、2014構 成。 以下說明時序信號產生電路3 0 4之動作。首先於動 作前將具正脈衝波形之重置信號供至重置信號輸入端子 2003,以使D正反器2007初期化。之後於端子 2 0 0 1供給具正脈衝波形之時序信號要求信號。如此則 第2RS型拴鎖器20 1 1及m段D正反器20 1 3、 2 0 1 4被初期化，各段輸出成“ L “位準。又此時，第 1RS型拴鎖器2006被設定，輸出信號2015成“ Η “位準。 於端子2 0 0 2被供給由8分頻電路3 0 3輸出之時 脈信號。於時脈之下降時序，D正反器2007輸出第 1 RS型拴鎖器2 0 0 6之輸出資料。該輸出信號 2 0 1 5係允許時序信號產生的時序信號產生許可信號。. 該輸出信號20 1 5被輸入AND閘2008。 之後於8分頻電路303輸出之時脈之上升時序，當 時序產生許可信號2 0 1 5爲\ Η “位準時A N D閘 2 0 0 8輸出“ Η “位準，當輸出信號2 0 1 5爲“ L “ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） n I ϋ 1 earn ft— ϋ ϋ ϋ ϋ n I I · H 1 (請先閱讀背面之注意事項再填寫) · --線- 經濟部智慧財產局員工消費合作社印製 -52- 499633 A7 B7 五、發明說明（5〇) (請先閱讀背面之注意事項再填寫 --線- 位準時AND閘2008輸出“L “位準。依此當時序產 生許可信號2 0 15爲“H “位準時於第2RS型拴鎖器 20 1 1出現“ Η “位準，輸出上升階梯波形。該階梯波 形出現於端子2004,成比較脈衝跟蹤要求信號320 。此時比較脈衝跟蹤要求信號3 2 0亦輸入脈衝產生電路 2009,產生由脈衝產生電路2009內之延遲電路 2 0 1 0之延遲時間決定之脈寬的脈衝信號2 0 1 5。該 脈衝信號2 0 1 5回授輸入第1 RS型拴鎖器2 0 0 6之 重置端子R,於次一時脈之下降時序將時序產生許可信號 設爲“L “位準。又，第2RS型拴鎖器201 1輸出之 具階梯波形之時序信號通過延遲電路2 0 1 2後，進入m 段D正反器20 1 3、20 1 4。於該m段D正反器 20 1 3、2 0 1 4之時脈輸入端子有外部時脈信號，故 具階梯波形之時序信號由8分頻電路3 0 3輸出之時脈之 上升時序起延遲m時脈週期後出現於端子2 0 0 5 ,此成 爲第1相位比較用時序信號3 1 3。 又，延遲電路2012之延遲，係當D正反器 經濟部智慧財產局員工消費合作社印製 2 0 1 3之輸入部之信號變化時序與時脈信號之上升時序 接近時爲防止於D正反器2 0 1 3之輸出之不良情況者， 亦即使D正反器2 0 1 3之輸入部之信號變化時序與時脈 信號之上升時序分離者。 如上述，圖34之電路係受信時序信號要求信號 3 19,並產生比較脈衝跟蹤要求信號3 20，及落後8 分頻電路3 0 3輸出之時脈之上升時序m時脈週期的第1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -53- 499633 A7 _____Β7___ 五、發明說明（51) 相位比較用時序信號3 1 3。 請 先 閱 讀 背 面 之 注 意· 事 項 再- 填 寫j 圖3 5係時序信號產生電路3 0 6之一例。時序信號 產生電路3 0 6 ,係受信可變延遲電路3 0 2輸出之比較 脈衝到達預告信號3 2 1後，產生與可變延遲電路3 0 2 之輸出中之最初之上升同步之具正階梯波形的第2相位比 較用時序信號。 時序信號產生電路3 0 6，係由：輸入比較脈衝到達 預告信號3 2 1的比較脈衝到達預告信號輸入端子· 2101、輸入可變延遲電路302輸出之時脈的時脈輸 入端子2 1 0 2、輸入重置信號的重置信號輸入端子 訂 2 1 0 3、輸出第2相位比較用時序信號的相位比較用時 序信號輸出端子2 1 04、AND閘2 1 06、及RS型 拴鎖器2105構成。 經濟部智慧財產局員工消費合作社印製 說明時序信號產生電路3 0 6之動作。首先動作前於 端子2 1 0 3輸入具正脈衝信號之重置信號，依此使RS 型拴鎖器2 1 0 5之輸出初期化乂\/。重置信號使用時 序信號要求信號3 1 9。之後由跟蹤電路2 2 1 8將比較 脈衝到達預告信號3 2 1輸入比較脈衝到達預告信號輸入 端子2101,之後當端子2102出現可變延遲電路 3 0 2之輸出信號中之最初上升時序時R S型拴鎖器 . 2 1 0 5被設定輸出“ Η “位準，第2相位比較用時序信 號3 1 6由相位比較用時序信號輸出端子2 1 0 4輸出。 此狀態被保持至次一重置信號，亦即時序信號要求信號 3 1 9供給爲止。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 54- 499633 A7 經濟部智慧財產局員工消費合作社印製 B7___五、發明說明（52) 又，未受信比較脈衝到達預告信號3 2 1時，可變延 遲電路302之輸出信號無法通過AND閘2106， R S型拴鎖器2 1 0 5被設定，繼續輸出“ L “位準。 如上述，圖3 5之時序信號產生電路3 0 6，受信比 較脈衝到達預告信號3 2 1後，可與可變延遲電路3 0 2 之輸出中之最初上升時序同步地產生具正脈衝波形之第2 相位比較用時序信號3 1 6。 圖3 6係可變延遲電路3 0 2及跟蹤電路2 2 1 8之 一例。 可變延遲電路3 0 2係依延遲控制信號3 2 3使輸入 信號延遲一定時間書。跟蹤電路2 2 1 8 ,在輸出相位比 較用時序對應之時脈信號時，係事先對時序信號產生電路 3 0 6輸出時脈脈衝到達之預告的比較脈衝到達預告信號 3 2 1。又，比較脈衝到達預告信號321之輸出時序，與 相位比較用時序對應之時脈脈衝之輸出時序間之間隔設爲 1個時脈週期。 圖36中，可變延遲電路302,係由：第1時脈信 號輸入端子2 2 0 2、第2時脈信號輸入端子2 2 0 1、 比較脈衝跟蹤要求信號輸入端子2 2 0 3、比較脈衝跟蹤 電路重置信號輸入端子2 2 0 4、第1延遲控制信號輸入 端子2205、第1時脈信號輸出端子2207、第2時 脈信號輸出端子2 2 0 8、比較脈衝到達預告信號輸出端 子2209、第1—第8之8個延遲電路段2210 — 2217,及虛擬負荷2227構成。比較脈衝跟蹤電路 (請先閱讀背面之注意事項再填寫本頁) 裝· 入wo· --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -55 - 3 6 9 9 A7 __B7 _ 五、發明說明（53) 2218,係於延遲電路段2211、2213、 (請先閱讀背面之注意事項再填寫本頁) 2 2 1 5之一方輸出端子形成負荷，爲平衡起見於延遲電 路段之另一方輸出端子同樣設置虛擬負荷2 2 2 7。 又，可變延遲電路302,除虛擬負荷2227以外 係和圖1之可變延遲電路103相同，於第1一第8之8 個延遲電路段2 2 1 0 - 2 2 1 7係使用差動緩衝電路 8 0 1，故延遲時間之產生及控制均同可變延遲電路 10 3° 比較脈衝跟蹤電路2 2 1 8 ,係當可變延遲電路 3 0 2輸出相位比較時序對應之時脈信號時，事先對時序 信號產生電路3 0 6輸出比較脈衝到達預告信號3 2 1俾 預告時脈脈衝之到達的電路，由4個AND閘2 2 19 - 2222，及4個RS型拴鎖器2223 — 2226構成 〇 經濟部智慧財產局員工消費合作社印製 比較脈衝跟蹤電路2 2 1 8，首先於動作前將具正脈 衝波形之比較電路重置信號輸入比較脈衝跟蹤電路重置信 號輸入端子2 2 0 4 ,此乃爲使比較脈衝跟蹤電路 2218中之4個RS型拴鎖器2223-2226重置 ，可使用時序信號要求信號3 1 9。當時序信號要求信號 319輸入時，端子2203供給之AND閘2219之 第1輸入信號成“ Η “位準•之後於可變延遲電路3 0 2 之第1時脈信號輸入端子2 2 0 2輸入相位比較用時序對 應之時脈脈衝，此被供給作爲A N D閘2 2 1 9之第2輸 入信號•如此則於A N D閘2 2 1 9之輸出信號出現正脈 -56- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 499633 A7 B7 五、發明說明（^4) 衝，RS型拴鎖器2223成設定狀態，書“H “位準信 號•此時AND閘2220之第1輸入信號成“ Η “位準 •之後當輸入可變延遲電路3 0 2之相位比較用時序對應 之時脈脈衝通過第1延遲電路段2 2 1 0、第2延遲電路 段2 2 1 1時，於第2延遲電路段2 2 1 1之第1輸出端 子出現正脈衝，此亦施加於AND閘2220之第2輸入 ，於AND閘2220之輸出信號出現正脈衝，RS拴鎖 器2224被設定，輸出“Η “位準信號•此時，AND 閘2 2 2 1之第1輸入信號成“ Η “位準·之後當輸入可 變延遲電路3 0 2之相位比較用時序對應之時脈脈衝痛過 第3延遲電路段2 2 1 2 —第6延遲電路段2 2 1 5時， 同樣地第2RS拴鎖器2 2 2 4 —第4RS拴鎖器 2 2 2 6成設定狀態，於比較脈衝到達預告信號輸出端子 2 2 0 9出信“ Η “位準信號，正階梯波形信號，亦即比 較脈衝到達預告信號3 2 1被輸出。 之後相位比較用時序對應之時脈脈衝通過第7及第8 延遲電路段後，由可變延遲電路302輸出•亦即，比較 脈衝到達預告信號3 2 1與相位比較用時序對應之時脈脈 衝之輸出時序間之間隔，係延遲電路段2段分之延遲時間 減去AND電路2 2 2 2及RS拴鎖器2 2 2 6之延遲時 間後的時間。在1段延遲電路段係使信號之上升或下降延 遲，故無法作成半時脈週期以上之延遲時間。因此延遲電 路段2段無法作成1個時脈週期以上之延遲時間。因此較 延遲電路段2段分之延遲時間縮短AND閘2 2 2 2及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫 裝 -•線- 經濟部智慧財產局員工消費合作社印製 -57- 499633 Α7 Β7 五、發明說明（55) RS拴鎖器2 2 2 6之延遲時間分，亦即端子2 2 0 9輸 出之比較脈衝到達預告信號2 2 0 9與相位比較用時序對 應之時脈脈衝之輸出時序間之間隔係較1個時脈週期短。 由上述說明可知，圖36之可變延遲電路302,係 依延遲控制信號3 2 3使輸入信號延遲一定時間輸出，比 較脈衝跟蹤電路2 2 1 8，在可變延遲電路3 0 2輸出相 位比較用時序對應之時脈脈衝時，事先對時序信號產生電 路2 3 0 6輸出預告時脈脈衝到達之比較脈衝到達預告信 號3 2 1，比較脈衝到達預告信號3 2 1與相位比較用時 序對應之時脈脈衝之輸出時序間之間隔係較1個時脈週期 短。 圖3 7係鎖定時分頻切換電路3 1 0之一例。鎖定時 分頻切換電路3 1 0，係使用相位比較電路3 0 8輸出之 相位比較信號3 1 5 ,判斷時序控制電路是否鎖定，未鎖 定時輸出“ L “位準，鎖定時輸出“ Η “位準信號。 依圖37,鎖定時分頻切換電路310，係由：相位 比較信號輸入端子2 3 0 1、相位比較用時序輸入端子 2302、重置信號輸入端子23 0 3、鎖定時分頻切換 信號輸出端子2 3 0 4、第1—第4正反器2 3 0 5 — 2308、解碼器2309、及RS拴鎖器23 14構成. 〇 說明鎖定時分頻切換電路3 1 0之動作。首先動作前 於重置信號輸入端子2 3 0 3輸入正脈衝信號，此乃使第 1 一第4正反器2305-2308及RS拴鎖器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) - 線· 經濟部智慧財產局員工消費合作社印製 -58- 499633 A7 _____B7 _ 五、發明說明（56) 請 先 閱 讀 背 之 注 意 事 項 再 填 寫 本 頁 2 3 1 4之輸出初期化爲“ L “位準所必要者，於電源投 入或D L L電路啓動時被設定。之後，於相位比較信號輸 入端子2 3 0 1輸入第1相位比較用時序信號3 1 3對應 之相位比較信號，於相位比較用時序輸入端子2 3 0 2輸 入第1相位比較用時序信號3 1 3。於相位比較電路 3 0 8當內部時脈信號落後外部時脈信號時爲“ Η “位準 ，超前時爲“L “位準。該信號被輸入第1正反器 2 3 0 5，於第1相位比較用時序信號3 1 3之上升時序 依序供至第2 —第4正反器2306 - 2308。 鎖定後，相位比較限號之位準成“ Η “、 “ L “ “ Η “、“ L “ · · · ·般交互出現“ Η “位準及“ L “位準 。如此則第1—第4正反器之輸出2 3 1 0 - 2 3 1 3出 現“ Η “、 “ L· “ “ Η “、 “ L· “之圖型。解碼器 2309，係僅在第1 一第4正反器之輸出2310 -2 3 1 3成“ Η “、 “ L “ “ Η “、 “ L “之圖型時輸出 “ Η “位準，以外之情況則輸出“ L “位準。因此解碼器 2 3 0 9僅在第1 —第4正反器之輸出2 3 1 Ο- 經濟部智慧財產局員工消費合作社印製 ΐ “ L “之圖型時輸 2 3 1 3 成 “ Η “、“ L “ 出“ Η “位準之時脈信號。 之後，該時脈信號輸入RS拴鎖器2 3 1 4之設定短 S，RS挂鎖§§2 3 1 4成設疋狀態，輸出成“ Η “位準 ，在重置前維持該輸出狀態。 如上述，鎖定時分頻切換電路3 1 0，係判斷D L L 電路之鎖定，於鎖定後可將輸出由“ L “位準反轉成“ η 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 59 499633 A7 B7 五、發明說明（57) “位準並保持之。 圖3 8係虛擬延遲電路3 0 1之一例。虛擬延遲電路 3 0 1係產生較8分頻電路3 0 3之延遲時間長之延遲時 間的電路。虛擬延遲電路3 0 1，係由：差動輸入延遲信 號的延遲信號輸入端子240 1、24 0 2、輸入分頻切 換信號的分頻切換信號輸入端子2 4 0 3、差動疏忽延遲 信號的延遲信號輸出端子2404、240 5、及具單端 型輸出入的2個8分頻電路分延遲電路2 4 0 6構成。 8分頻電路分延遲電路2406,如圖39所示，係 由串接之3段之虛擬延遲電路6 0 7，選擇器2 4 10, 及串接之2段換流器2 4 1 1構成。虛擬延遲電路6 0 7 ，如圖1 6所示具和正反器相同之延遲時間。8分頻電路 分延遲電路2 4 0 6 ,係將8分頻電路3 0 1之2分頻電 路6 0 4替換爲和正反器具相同延遲時間的虛擬延遲電路 6 0 7者。不須重置信號故將重置信號輸入端子消除。 經濟部智慧財產局員工消費合作社印製 選擇器2410,可和圖33之選擇器1906爲相 同之電路。又，於選擇器2 4 1 0與延遲信號輸出端子 2409間連接2段之換流器2411。 以下說明虛擬延遲電路3 0 1之動作。分頻切換信號 爲“L “位準時，8分頻電路3 0 3輸入之信號通過選擇 器1906輸出。但圖38、圖39之電路中，輸入信號 係通過選擇器2410及2段換流器2411輸出。因此 此情況下，圖3 8之虛擬延遲電路301，係具較8分頻 電路3 0 3之延遲時間長2段換流器2 4 1 1之延遲時間 -60 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 6 9 9 A7 _;___B7__ 五、發明說明（58 ) 分之延遲時間。又，分頻切換信號爲“Η “位準時，8分 頻電路3 0 3輸入之信號通過3段之2分頻電路6 0 4後 成8分割信號，通過選擇器1906輸出。但圖39之電 路中，輸入之信號係通過3段虛擬延遲電路6 0 7，通過 選擇器2 4 1 0及2段換流器2 4 1 1不分割直接輸出。 虛擬延遲電路6 0 7具和正反器相同之延遲時間，故和2 分頻電路6 0 4具相同延遲時間。亦即，虛擬延遲電路 6 0 7以3段分和8分頻電路具相同延遲時間。因此在此 情況下，圖38之電路具較8分頻電路303之延遲時間 增長2段換流器2 4 1 1之延遲時間分的延遲時間。如上 述，圖38之電路具較8分頻電路303之延遲時間長的 延遲時間。 由上述可知，依圖30之時序控制電路之構成，在 D L L電路鎖定時之相位比較係使用與分割時脈信號不同 之專用時序信號，且具監視相位比較動作完了之機構，當 相位比較動作完了時，直接開始次一相位比較，因此，相 位比較用時序及可變延遲電路之延遲時間控制用之時序之 間隔可縮至最小限，鎖定時間可縮短。又，不必如習知般 設置2個可變延遲電路，只需使用1個可變延遲電路及較 其電路構成簡單之跟蹤電路2 2 1 8即可。又，鎖定後時 使序控制電路之時脈線上之電路以外之電路控制電路或晶 片內部之延遲再現之虛擬延遲電路間歇性動作即可，故可 實現小面積且低電力之時序控制電路。 (請先閱讀背面之注意事項再填寫 裝‘ 訂： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -61 - 499633 A7 B7 五、發明說明（59) (SDRAM) 圖4 0係適用上述時序控制電路之半導體裝置之具體 一例之SDRAM。圖中之SDRAM，雖未特別限制， 係藉習知半導體積體電路至奧計數形成於單晶矽之1個半 導體基板。 S D R Α Μ 1 ,係具備：構成區塊A的記憶陣列 1 0 A，及構成區塊B的記憶陣列1 〇 B。記憶陣列 1 OA、1 〇 B分別具矩陣狀配置之記憶格MC ,依圖示 同一列配置之記憶格M C之選擇端子連接每一列之字元線 WL，同一行配置之記憶格之資料輸出入端子依每一行連 接互補資料線BL、BLb。圖中，字元線及互補資料線 僅圖示代表性之一部分，實際上係以矩陣狀多數配置。記 憶陣列1 0 A之字元線W L，依行解碼器1 1 A之行位址 信號之解碼結果被選擇之1條被字元驅動器2 3 A驅動於 選擇位準。 記憶陣列1 0 A之互補資料線連接感側放大器及列選 擇電路1 2 A。感側放大器及列選擇電路1 2 A中之感側 放大器，係用於放大由記憶格MC之資料讀出而出現於互 補資料線之微小電位差、並放大的放大電路。列開關電路 ，係分別選擇互補資料線使互補共通資料線1 4導通的開 關電路。列開關電路係依列解碼器1 3 Α之列位址信號之 解碼結果選擇動作。於記憶陣列1 q B側亦同樣設置行解 碼器1 1 B、字元驅動器2 3 B、感側放大器及列選擇電 路1 2 B、及列解碼器丨3 B。互補共通資料線1 4係連 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------裝ΦΙ'— (請先閱讀背面之注意事項再填寫 訂： •線- 經濟部智慧財產局員工消費合作社印製 -62 499633 Α7 Β7 五、發明說明（60) (請先閱讀背面之注意事項再填寫本頁) 接資料輸入緩衝器2 0之輸出端子及資料輸出緩衝器2 1 之輸入端子。資料輸入緩衝器2 0之輸入端子及資料輸出 緩衝器2 1之輸出端子則連接1 6位元之資料輸出入端子 I/O 〇-1/〇 15。 位址輸入端子A 〇 - A 9供給之行位址信號及列位址 信號係於列位址緩衝器1 5及行位址緩衝器1 6以位址多 工形式備取入。供給之位址信號保持於各緩衝器。行位址 緩衝器1 6 ,於再生勸作模態時係將再生計數器1 8輸出 之再生位址信號作爲行位址信號取入。列位址緩衝器1 5 之輸出被供給作爲列位址計數器1 7之預設定資料，列位 址計數器1 7係依後述之指令指定之動作模態，將作爲上 述預設定資料之列位址信號，或該列位址信號之依序升順 計數値輸出至列解碼器1 3A、1 3B。 經濟部智慧財產局員工消費合作社印製 控制器2 2 ,雖未特別限制，係被供給時脈信號 CLK、時脈能動信號CKE、晶片選擇信號CSb (附 加有b之信號表示低位準能動信號或位準反轉信號）、列 位址選通信號CASb、行位址選通信號RASb、及寫 入能動信號WEb等外部控制信號，及來自位址輸入端子 A 〇 - A 9之控制資料，並依該信號之位準或變化時序等 產生控制S D R A Μ之動作模態及電路方塊之動作用的內. 部時序信號者，具備控制邏輯。 時脈信號CLK設爲SDRAM之主時脈，其他外部 輸入信號則與該時脈信號C ι/κ之上升邊緣同步才被設爲 有意義。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -63- 499633 Α7 _ Β7 五、發明說明（61 ) 曰曰片選擇信號C S b，係依低位準指示指令輸入週期 開始。晶片選擇信號C S b爲“ η “位準（晶片非選擇狀 態）時其他之輸入均無意義。但是後述記億區塊之選擇狀 態或同步動作等內部動作不因晶片非選擇狀態之變化而影 響。 RASb、CASb、WEb之各信號係和一般 DRAM之對應信號之機能不同，後述指令週期定義時設 爲有意義。 時脈能動信號C K E係指示次一時脈信號之有效性的 信號，時脈能動信號C K E爲“ Η “位準時次一時脈信號 CLK之上升邊緣爲有效，“L “位準時無效。Power-down模態（省電模態）（SDRAM亦有資料保持模態）時時 脈能動信號C K E被設爲低（“ L “）位準。 又，讀出模態（未圖示）時對資料輸出緩衝器2 1進 行輸出能動控制之外部控制信號亦供至控制器2 2 ,該信 號例如爲“ Η “位準時，資料輸出緩衝器2 1成高輸出阻 抗狀態。 經濟部智慧財產局員工消費合作社印製 行位址信號，係由與時脈信號C L Κ之上升邊緣同步 之後述行位址選通•區塊活性指令週期中之A 〇 — A 8之 位準被定義。 . 來自A 9之輸入，於行位址選通•區塊活性指令週期 被視爲區塊選擇信號。亦即，A 9之輸入爲“ L “位準時 記憶區塊A被選擇，“ Η “位準時記憶區塊B被選擇。記 憶區塊之尋控制，雖未特別限制，可藉由僅選擇記憶區塊 -64- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 6 9 9 A7 ________B7_ 五、發明說明（62) 側之行解碼器之活性化、非選擇記憶區塊側之列開關電路 之全非選擇，僅選擇記憶區塊側之資料輸入緩衝器2 0及 資料輸出緩衝器21之連接處理等而進行。 列位址信號，係由與時脈信號CLK之上升邊緣同步 之讀出或寫入指令（後述之列位址讀出指令、列位址寫入 指令）週期中之A0—A7之位準而定義。因此被定義之 列位址設爲同步存取之起動位址。 指令指示之S D R A Μ之動作模態，有例如模態暫存 器設定指令、行位址選通•區塊活性指令、列位址讀出指 令等。 模態暫存器設定指令，係設定模態暫存器2 2 0之指 令。該指令係藉由CSb、RASb、CASb、 W W E b = “ L “位準被指定，設定資料（暫存器設定資 料）由A 〇 - A 9供給。暫存器設定資料可爲例如脈衝串 長度、CA S延遲、寫入模態等。設定可能之脈衝串長度 例如爲1、2、4、8、全頁（256)，設定可能之 CAS延遲爲1、2、3,設定可能之寫入模態由脈衝寫 入及單一寫入。 C A S延遲，係在後述之列位址讀出指令指示之讀出 動作中指示CASb之下降起至資料輸出緩衝器21 1之 輸出動作止需要時脈信號C L K幾個週期分者。讀出資料 確定前需要資料讀出之內部動作時間，該時間係依時脈信 號CLK之使用頻率設定。換言之，使用高頻時脈信號 CLK時CAS延遲設爲相對大之値，使用低頻時脈信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------^---裝·1 (請先閱讀背面之注意事項再填寫本頁) 訂· --緣- 經濟部智慧財產局員工消費合作社印製 -65- 499633 A7 B7 五、發明說明（63) C L K時C A S延遲設爲相對小之値。 行位址選通·區塊活性指令，係使行位址選通指示及 A9之記憶區塊選擇有效之指令，由CSb、RASb = “ L “位準，C A S b、W E b = “ Η “位準而指示，此 時供至A 0 - A 8之位址設爲行位址信號，供至A 9之信 號備取入作爲記億區塊之選擇信號。取入動作，係和時脈 信號C L K之上升邊緣同步進行。例如該指令被指定時， 指定之記憶區塊中隻字元線被選擇，該字元線連接之記憶 格分別導通於對應之互補資料線。 列位址讀出指令，係同步讀出動作開始之必要指令， 同時指示列位址選通之指令，依CSb、CASb = “L “位準，R A S b、W E b = “ H “位準被指示，此時供 經濟部智慧財產局員工消費合作社印製 至A 0 - A 7之位址取乳作爲列位址信號。依此取入之列 位址信號作爲脈衝起動位址供至列位址計數器1 7。依此 指示之脈衝讀出動作中，在之前之行位址選通•區塊活性 指令週期進行記憶區塊及其中之字元線之選擇，該選擇字 元線之記憶格，係與時脈信號C L K同步地依列位址計數 器1 7輸出之位址信號依序被選擇、連續讀出。連續讀出 之資料數爲上述脈衝串長度指定之個數。又，資料輸出緩 衝器2 1之資料讀出開始，係等待C A S延遲設定之時脈 信號C L K之週期數後進行。 此處圖3說明之輸入時脈緩衝器4 0 2、D L L等 序控制電路5 Ο 1係內藏於上述控制器2 2。上述輸出資 料暫存器4 0 5及輸出緩衝器4 0 6係設於資料輸$緩® 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -66- A7 _____B7 五、發明說明（64) 器2 1內。上述長配線4 0 3相當於連接時序控制電路 5 0 1及輸出資料暫存器4 0 5之時脈配線。又，輸出緩 衝器4 0 6 ,係於輸出動作模態設爲輸出動作可能。輸出 資料暫存器4 0 5之資料拴鎖時序設爲和時脈信號C L K 幾乎同相位，存取SDRAM之微處理器（未圖示）等， 可與系統時脈等時脈信號C L K同步進行資料讀出。 以上係依實施形態具體說明本發明，但本發明不限於 此，在不脫離其要旨範圍下可做各種變更。 例如分頻電路之分割數不限8個，亦爲4或16個。 又，本發明不限於SDRAM，亦適用於SSRAM、記 憶體混載型系統L S I等時脈同步型半導體裝置。 (發明之效果） 本發明之效果簡單說明如下。 經濟部智慧財產局員工消費合作社印製 亦即，不必如習知般使用2個可變延遲電路，載可變 延遲電路與虛擬延遲電路中間具分頻器，在不增加可變延 遲電路情況下可令虛擬延遲電路以分割時脈動作，可提供 小面積且低電力之時序控制電路。 又，和習知D L L型時序控制電路比較，相位比較之 時序及控制可變延遲電路之延遲時間的時序間隔變短，可. 縮短鎖定時間及提升內部時脈信號之跟蹤特性。 又，本發明之時序控制電路，因鎖定時間縮短，將其 應用於同步型LS I時，可提供待機狀態回復時間較短之 同步型L S I。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -67-

五、發明説明（65 ) (圖面之簡單說明） 圖1 ··本發明之時序控制電路之一例，將回授迴路分 頻之形式之D L L電路之一例之方塊圖。 圖2 :圖1之電路之相位同步之動作時序之時序圖。 圖3 ··本發明之半導體裝置之一例之全體方塊圖。 圖4 :圖3之半導體裝置中時脈信號與資料信號之相 位關係之時序圖。 圖5 :圖1之D L L電路之另一詳細例之方塊圖。 圖6:可變延遲電路之一例之邏輯電路圖。 圖7 :可變延遲電路中1個延遲段之電路構成之例式 圖。 圖8 :延遲控制電路之一例之方塊圖。 圖9 :延遲控制電路包含之脈衝產生電路9 0 5之一 例之邏輯電路圖。 圖1 0 ··延遲控制電路包含之充電泵電路9 0 6之一 例之邏輯電路圖。 圖1 1 :延遲控制電路包含之偏壓電路9 0 8之一例 之邏輯電路圖。 圖12 : 8分頻電路107之一^例之方塊圖。 圖1 3 : .8分頻電路包含之2分頻電路1 0 0 4之一 例之邏輯電路圖。 圖1 4 :正反器電路1 〇 2 3之一例之邏輯電路圖。 圖15:8分頻電路1〇8之一例之方塊圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-68 - -------- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 A7 ____ B7 _ 五、發明說明（66 ) 圖1 6 :使正反器電路1 0 0 8之延遲時間再現的虛 擬延遲電路1016之一例之邏輯電路圖。 圖1 7 :虛擬延遲電路1 0 6之一例之邏輯電路圖。 圖1 8 :相位比較電路1 0 4之一例之邏輯電路圖。 圖19:使用2個可變延遲電路之比較例之時序控制 電路之方塊圖。 圖2 0 :於延遲迴路不進行速度控制之比較例之時序 控制電路之方塊圖。 圖2 1 :將相位比較信號階梯信號化之時序控制電路 之一例之方塊圖。 圖2 2 :圖2 1之時序控制電路之相位同步之動作時 序之時序圖。 圖2 3 :具重置機能之可變延遲電路2 0 2之一例之 邏輯電路圖。 圖2 4 :虛擬延遲電路2 0 7之一例之邏輯電路圖。 圖25:延遲電路1 70 4之具體例之邏輯電路圖。 圖26 :延遲電路1705 - 1708之具體例之邏 輯電路圖。 圖2 7 :時序信號產生電路2 0 5之詳細一例之邏輯 電路圖。 _ 圖2 8 :時序信號產生電路2 0 5之動作時序之一例 之時序圖。 圖2 9 :相位比較控制電路2 1 6之一例之邏輯電路 圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 填

訂 經濟部智慧財產局員工消費合作社印製 -69- A7 B7____ 五、發明說明（67 ) 圖30:令相位比較信號階梯信號化，且使延遲迴路 之速度控制爲可能之時序控制電路之方塊圖。 圖3 1 :圖3 0之時序控制電路之動作時序之時序圖 〇 圖3 2 : 8分頻電路3 0 3之一例之邏輯電路圖。 圖3 3 :扇區1 9 0 6之一例之電路圖。 圖3 4 :時序信號產生電路3 0 4之一例之邏輯電路 圖。 圖3 5 :時序信號產生電路3 0 6之一例之邏輯電路 圖。 圖3 6 :可變延遲電路3 0 2及比較脈衝跟蹤電路 2218之一例之邏輯電路圖。 圖3 7 :鎖定時分頻切換電路3 1 0之一例之邏輯電 路圖。 圖3 8 :虛擬延遲電路3 0 1之一例之邏輯電路圖。 圖39 :分延遲電路2406之一例之邏輯電路圖。 經濟部智慧財產局員工消費合作社印製 圖4 0 :適用時序控制電路之半導體裝置之具體例之 SDRAM之方塊圖。 (符號說明） . 1 0 A、1 〇 B、記億陣列 11A、11B、行解碼器 12A、12B、列選擇電路 1 3 A、1 3 B、列解碼器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -70- 499633 A7 B7_ 五、發明說明（68) 1 5、列位址緩衝器 1 6、行位址緩衝器 1 7、列位址計數器 1 8、再生計數器 20、資料輸入緩衝器 2 1、資料輸出緩衝器 23A、23B、字元驅動器 101、 外部時脈輸入端子 102、 內部時脈輸出端子 1 0 3、可變延遲電路 經濟部智慧財產局員工消費合作社印製 ----------：---•-裝·1 (請先閱讀背面之注意事項再填寫本頁) 1 0 4、相位比較電路 1 0 5、延遲控制電路 1 0 6、虛擬延遲電路 107、108、8分頻電路 1 1 0、第1之8分割時脈信號 1 1 1、第2之8分割時脈信號 1 1 2、相位比較信號 1 1 3、延遲控制信號 1 1 4、D L L 電路 201、 第1可變延遲電路 202、 第2可變延遲電路 2 0 3、相位比較電路 204、 延遲控制電路 205、 時序信號產生電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -71 - 499633 A7 B7_ 五、發明說明（69 ) (請先閱讀背面之注意事項再填寫本頁) 2 1 0、延遲控制信號 2 1 1、第1相位比較用時序信號 2 1 2、第2相位比較用時序信號 2 1 3、相位比較用時序信號 2 1 4、相位比較信號 2 1 6、相位比較控制電路 2 19、時序信號要求信號 3 0 1、虛擬延遲電路 3 0 2、可變延遲電路 303、 8分頻電路 304、 306、時序信號產生電路 3 0 7、虛擬延遲電路 經濟部智慧財產局員工消費合作社印制衣 3 0 8、相位比較電路 309、延遲控制電路 3 1 0、鎖定時分頻切換電路 3 1 3、第1相位比較用時序信號 3 1 4、時序信號 3 1 5、相位比較信號 3 1 6、第2相位比較用時序信號 3 19、時序信號要求信號 3 2 1、比較脈衝到達預告信號 322、分頻切換信號 4 0 1、外部時脈端子 — 402、時脈緩衝器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -72- 499633 A7 B7__ 五、發明說明（70 ) 4 0 3、長配線 405、 資料暫存器 406、 輸出緩衝器 407、 輸出資料端子 501、時序控制電路 703、可變延遲段 7 1 0、7 1 1、N A N D 閘 7 1 2、換流器 720、M〇S電晶體 8 0 1、差動延遲段 9 0 1、相位比較信號輸入端子 902、 8分頻時脈輸入端子 903、 904、輸出端子 905、 脈衝產生電路 906、 充電泵電路 9 0 7、充電電容 9 0 8、偏壓電路 經濟部智慧財產局員工消費合作社印製 909、 DOWN信號端子909 910、 UP信號端子910 9 14、VB信號端子 9 1 .6、運算放大器 9 1 7、節點 9 2 0、差動延遲段 ~ 1 0 0 1、1 0 0 3、輸入端子 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -73- 499633 A7 B7_ 五、發明說明（71 ) 1 0 0 2、端子 1004、1005、1006、2 分頻電路 1 0 0 7、1 0 0 8、正反器 1 0 0 9、1 0 1 2、輸入端子 1010、1017、1018、端子 1013、1014、1015、2 分頻電路 1 0 2 3、正反器 1101 — 1107、1109 延遲電路 1 1 1 0、輸入信號端子 1 1 2 0、端子 1 1 1 1 - 1 1 1 7、保護電路 1108、第8延遲電路 1 1 0 9、緩衝器 1 1 1 9、換流器 1 1 2 1、Μ 0 S電晶體 1122、NAND電路 1 1 2 3、時脈換流器 經濟部智慧財產局員工消費合作社印製 ----------：---、裝·I (請先閱讀背面之注意事項再填寫本頁) --線· 1 2 0 5、D拴鎖器 1 4 0 6、1 4 0 7、虛擬負荷 1 5 0 1 — 1 5 0 5、端子 1 506、第1RS型拴鎖電路 1507、1513、1514、D 正反器 1 5 0 8、A N D 閘 1509、脈衝產生電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -74- 499633 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明說明（72) 1511、第2RS型拴鎖電路 1 5 1 2、延遲電路 1 6 0 2、重置端子 1604、重置電路 1704、1705 — 1708、延遲電路 1720、M〇S電晶體 1 8 0 1、1 8 0 3、端子 1 8 0 5、A N D 閘 1 8 0 6、脈衝產生電路 1 8 0 7、延遲電路 1 8 0 8 、E X 〇 R 閘 1905、輸出信號端子 1 9 0 6、選擇器 2006、 2105、第1RS型拴鎖器 2007、 D正反器 2008、 2106、AND 閛 2009、 脈衝產生電路 2011、第2RS型拴鎖器 2 0 1 2、延遲電路 2013、2014、D正反器 2015、輸出信號 2210 — 2217、延遲電路段 2 2 1 8、跟蹤電路 ' 2219 — 2222、 AND 閘 ----------^---「裝·I (請先閱讀背面之注意事項再填寫本頁) •線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -75- 499633 A7 _ B7_ 五、發明說明（73 ) 2 2 23 — 2226、RS型拴鎖器 2 2 2 7、虛擬負荷 2305-2308、正反器 2 3 0 9、解碼器 2314、RS拴鎖器 2406、8分頻電路分延遲電路 2 4 1 0、選擇器 2604、延遲電路 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -70-

Claims (1)

1. 頃清委興^vfq名 tJ 多正本有表#:更實質肉容是否泠^#0 經濟部智慧財產局員工消費合作Tie製 499633 六、申請專利範圍 第89 1 08299號專利申請案 中文申請專利範圍修正本 民國90年6月修正 1 · 一種半導體裝置，係於半導體晶片具備：輸入外 部時脈信號的時脈輸入電路，及輸入上述時脈輸入電路所 輸出之第1內部時脈信號並輸出第2內部時脈信號的時序 控制電路，及輸入上述時序控制電路所輸出之第2內部時 脈信號的內部電路；其特徵在於： 上述時序控制電路，係具有：輸入上述第1內部時脈 信號並輸出第2內部時脈信號的可變延遲電路；使上述第 2內部時脈信號僅延遲與上述半導體晶片上特定電路之動 作延遲時間、有關連之時間的虛擬延遲電路；比較上述時脈 輸入電路輸出之第1內部時脈信號與上述虛擬延遲電路之 輸出信號之相位的相位比較電路；依上述相位比較電路之 比較結果來控制上述可變延遲電路之延遲時間的延遲控制 電路；及使上述虛擬延遲電路、相位比較電路及延遲控制 電路在較上述第1內部時脈信號爲低之頻率下動作可能的 速度控制裝置。 2 .如申請專利範圍第1項之半導體裝置，其中 上述速度控制裝置，當上述相位比較電路之相位比較 結果到達特定狀態時，係使上述虛擬延遲電路、相位比較 電路及延遲控制電路在較上述第1內部時脈信號爲低之頻 率下動作可能者。 3 .如申請專利範圍第1項之半導體裝置，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----1^--II--裝-- (請先閎讀背面之注意事項再填寫本頁) 訂 499633 A8 B8 C8 D8 六、申請專利範圍 (請先聞讀背面之注意事項再填寫本頁) 上述速度控制裝置，係具備：對上述第1內部時脈信 號進行分頻，且輸出端被連接於上述相位比較電路之輸入 端的第1分頻電路；對上述可變延遲電路之輸出進行分頻 且輸出接於上述虛擬延遲電路之輸入的第2分頻電路；及 當上述相位比較電路之相位比較結果到達特定狀態時，縮 小上述第1分頻電路及第2分頻電路之分頻比，俾將輸出 信號之頻率設爲小於上述第1內部時脈信號之頻率的分頻 比控制電路。 4 .如申請專利範圍第1至3項中任一項之半導體裝 置，其中 上述內部電路係與上述第2內部時脈信號之變化同步 進行外部輸出動作的輸出電路； 上述虛擬延遲電路，係使上述時脈輸入電路之動作延 遲時間、上述輸出電路之動作延遲時間、上述時脈輸入電 路至上述時序控制電路之配線延遲時間、由上述時序控制 電路至上述輸出電路之配線延遲時間之合計時間再現的延 遲電路。 經濟部智慧財產局員工消費合作社印製 5 · —種半導體裝置，係具備：輸入外部時脈信號的 時脈輸入電路，及輸入上述時脈輸入電路所輸出之第1內 部時脈信號並輸出第2內部時脈信號的時序控制電路，及 輸入上述時序控制電路所輸出之第2內部時脈信號的內部 電路；其特徵在於： 上述時序控制電路，係具有：輸入上述第1內部時脈 信號並輸出第2內部時脈信號的可變延遲電路；具對應上 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） ΓΥΙ 499633 A8 B8 C8 D8 六、申請專利範圍 (請先閎讀背面之注意事項再填寫本頁) 述可變延遲電路之信號傳送延遲時間以使輸入信號延遲的 延遲電路；使上述延遲電路之輸出信號僅延遲與上述特定 電路之動作延遲時間有關連之時間的虛擬延遲電路；以相 位判斷時序判斷上述虛擬延遲電路之輸出信號之相位的相 位判斷電路；依上述相位判斷電路之判斷結果來控制上述 可變延遲電路之延遲時間的延遲控制電路；及依上述時脈 輸入電路輸出之第1內部時脈信號之多數週期之每一個， 使相位判斷用位準信號供至上述延遲電路般控制上述延遲 電路，將相對於傳至相位判斷電路之上述相位判斷用位準 信號之上述相位判斷時序供至上述相位判斷電路的時序信 號產生電路。 6 ·如申請專利範圍第5項之半導體裝置，其中 上述延遲電路，係和上述可變延遲電路具相同電路， 且接受和對上述可變延遲電路之上述延遲控制電路之控制 相同控制的另一可變延遲電路。 7 ·如申請專利範圍第5項之半導體裝置，其中 上述延遲電路，係移位控制端子依序連接在上述可變 經濟部智1財產局員工消費合作社印製 延遲電路之延遲信號路徑的移位暫存器。 f 8 ·如申請專利範圍第5至7項中任一項之半導體裝 置，其中 另具有在上述相位判斷時序後，使上述延遲電路及虛 擬延遲電路之輸出分別設成初期位準的重置控制電路。 9 · 一種半導體裝置，係於半導體晶片具備：輸入外 部時脈信號的時脈輸入電路，及輸入上述時脈輸入電路所 ^氏張尺度適用中國國家標準（€泌）人4規格(210父297公釐）:3 - ^ 499633 A8 B8 C8 D8 々、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 輸出之第1內部時脈信號並輸出第2內部時脈信號的時序 控制電路，及輸入上述時序控制電路所輸出之第2內部時 脈信號的內部電路；其特徵在於： 上述時序控制電路，係具有：輸入上述第1內部時脈 信號並輸出第2內部時脈信號的第1可變延遲電路；具和 上述第1可變延遲電路相同電路構成的第2可變延遲電路 :使上述第2可變延遲電路之輸出信號再現上述半導體晶 片上之特定電路之動作延遲時間的虛擬延遲電路；以相位 判斷時序判斷上述虛擬延遲電路之輸出信號之相位的相位 判斷電路；依上述相位判斷電路之判斷結果對上述第1可 變延遲電路及第2可變延遲電路之延遲時間進行同一負回 授控制的延遲控制電路；將上述時脈輸入電路輸出之第1 內部時脈信號直接或分頻後輸出的分頻電路；及依上述分 頻電路輸出之時脈信號之多數週期之每一個，將相位判斷 用位準信號供至上述第2可變延遲電路之同時，將相對於 回授至相位判斷電路之上述相位判斷用位準信號之上述相 位判斷時序供至上述相位判斷電路的時序信號產生電路。 經濟部智慧財產局員工消費合作社印製 1 〇 ·如申請專利範圍第9項之半導體裝置，其中 上述分頻電路，當上述相位判斷電路之判斷結果到達 特定狀態前係將上述第1內部時脈信號直接輸出，而當判 斷結果到達特定狀態後則將上述第1內部時脈信號分頻輸 出。 1 1 · 一種半導體裝置，係於半導體晶片具備··輸入 外部時脈信號的時脈輸入電路，及輸入上述時脈輸入電路 本紙張尺度適用中國國家標準(CNS ) A刪μ ( 2i〇X：297公釐)rjl "" 499633 8 8 8 8 ABCD 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 所輸出之第1內部時脈信號並輸出第2內部時脈信號的時 序控制電路，及輸入上述時序控制電路所輸出之第2內部 時脈信號的內部電路；其特徵在於： 上述時序控制電路，係具有：輸入上述第1內部時脈 信號並輸出第2內部時脈信號的可變延遲電路；移位控制 端子依序連接於上述可變延遲電路之延遲信號路徑，且具 和上述可變延遲電路同等之信號傳送延遲時間以使輸入信 號延遲的移位暫存器構成之延遲電路；使上述延遲電路之 輸出信號再現上述半導體晶片上之特定電路之動作延遲時 間的虛擬延遲電路；以相位判斷時序判斷上述虛擬延遲電 路之輸出信號之相位的相位判斷電路；依上述相位判斷電 路之判斷結果對上述可變延遲電路之延遲時間進行負回授 控制的延遲控制電路；將上述時脈輸入電路輸出之第1內 部時脈信號直接或分頻後輸出的分頻電路；及依上述分頻 電路輸出之時脈信號之多數週期之每一個，使相位判斷用 位準信號供至上述延遲電路般控制上述延遲電路，且將相 對於負回授至相位判斷電路之上述相位判斷用位準信號之 上述相位判斷時序供至上述相位判斷電路的時序信號產生 經濟部智慧財產局員工消费合作社印製 r 電路。 1 2 .如申請專利範圍第1 1項之半導體裝置，其中 上述分頻電路，當上述相位判斷電路之判斷結果到達 特定狀態前係將上述第1內部時脈信號直接輸出，而當判 斷結果到達特定狀態後則將上述第1內部時脈信號分頻輸 出。 本紙張尺度逋用中國國家揉準（CNS ) A4規格(公釐) ^ 499633 A8 B8 C8 D8 六、申請專利範圍 1 3 ·如申請專利範圍第9至1 2項中任一項之半導 體裝置，其中 另具有在上述相位判斷時序後，使上述延遲電路及虛 擬延遲電路之輸出分別設成初期位準的重置控制電路。 1 4 ·如申請專利範圍第5至1 3項中任一項之半導 體裝置，其中 上述內部電路係與上述第2內部時脈信號之變化同步 進行外部輸出動作的輸出電路； 上述虛擬延遲電路，係使上述時脈輸入電路之動作延 遲時間、上述輸出電路之動作延遲時間、上述時脈輸入電 路至上述時序控制電路之配線延遲時間、由上述時序控制 電路至上述輸出電路之配線延遲時間之合計時間再現的延 遲電路。 1 5 .如申請專利範圍第1 4項之半導體裝置，其中 另具有連接上述輸出電路，處理上述輸出電路輸出之 資料的處理電路； 上述處理電路，係具記憶格陣列，及由上述記億格陣 列選擇記憶格的選擇電路； 上述輸出電路，係拴鎖記憶格陣列選擇之記憶格之記 憶資訊的輸出資料拴鎖電路，及連接上述輸出資料拴鎖電 路的資料輸出緩衝器； 上述第2內部時脈信號，係上述輸出資料拴鎖電路之 拴鎖控制信號。 1 6 . —種時序控制電路，其特徵爲具有·· 本紙張尺度適用中國國家標準(CNS ) A4規格（210X297公ϋ " (請先閱讀背面之注意事項再填寫本頁) 一裝· 經濟部智慧財產局員工消費合作钍印製 499633 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 輸入第1內部時脈信號並輸出第2內部時脈信號的可 變延遲電路；具與上述可變延遲電路同等之信號傳送延遲 時間以使輸入信號延遲的第1延遲電路；使上述延遲電路 之輸出信號延遲特定時間輸出的第2延遲電路；以相位判 斷時序判斷上述第2延遲電路之輸出信號之相位的相位判 斷電路；依上述相位判斷電路之判斷結果來控制上述可變 延遲電路之延遲時間的延遲控制電路；依上述第1內部時 脈信號之多數週期之每一個，使相位判斷用位準信號供至 上述第1延遲電路般控制上述第1延遲電路，將相對於傳 至相位判斷電路之上述相位判斷用位準信號之上述相位判 斷時序供至上述枏位判斷電路的時序信號產生電路；及於 上述相位判斷時序之後，將上述第1延遲電路及第2延遲 電路分別設成初期狀態的重置控制電路。 1 7 .如申請專利範圍第1 6項之時序控制電路，其 中 經濟部智慧財產局員工消費合作社印製 上述延遲電路，係和上述第1可變延遲電路具相同電 路，且接受和對上述可變延遲電路之上述延遲控制電路之 控制相同控制的另一可變延遲電路。 1 8 .如申請專利範圍第1 6項之時序控制電路，其 中 上述第1延遲電路，係移位控制端子依序連接在上述 可變延遲電路之延遲信號路徑的移位暫存器。 1 9 . 一種時序控制電路，其特徵爲具有： 輸入第1 .內部時脈信號並輸出第2內部時脈信號的第 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公釐） 499633 8 8 8 8 ABCD 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1可變延遲電路；具和上述第1可變延遲電路相同電路構 成的第2可變延遲電路；使上述第2可變延遲電路之輸出 信號再現特定延遲時間的虛擬延遲電路；以柑位判斷時序 判斷上述虛擬延遲電路之輸出信號之相位的相位判斷電路 ;依上述相位判斷電路之判斷結果對上述第1可變延遲電 路及第2可變延遲電路之延遲時間進行同一負回授控制的 延遲控制電路；依上述第1內部時脈信號之多數週期之每 一個，使相位判斷用位準信號供至上述第2可變延遲電路 之同時，將相對於回授至相位判斷電路之上述相位判斷用 位準信號之上述相位判斷時序供至上述相位判斷電路的時 序信號產生電路；及於上述相位判斷時序之後，將上述延 遲電路及虛擬延遲電路之輸出分別設成初期位準的重置控 制電路。 20 . —種時序控制電路，其特徵爲具有： 經濟部智惡財產局員工消費合作社印製 輸入第1內部時脈信號並輸出第2內部時脈信號的可 變延遲電路；移位控制端子依序連接上述可變延遲電路之 延遲信號路徑，具和上述可變延遲電路同等之信號傳送延 遲時間以使輸入信號延遲的移位暫存器構成之延遲電路； Γ 使上述延遲電路之輸出信號再現特定延遲時間的虛擬延遲 電路；以相位判斷時序判斷上述虛擬延遲電路之輸出信號 之相位的相位判斷電路；依上述相位判斷電路之判斷結果 對上述可變延遲電路之延遲時間進行負回授控制的延遲控 制電路；依上述第1內部時脈信號之多數週期之每一個， 使相位判斷用位準信號供至上述延遲電路般控制上述延遲 本紙張尺度適用中國國家標準（CNS ) A4規格（2〖0X297公釐） -8 - 499633 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 電路，將相對於回授至相位判斷電路之上述相位判斷用位 準信號之上述相位判斷時序供至上述相位判斷電路的時序 信號產生電路；及於上述相位判斷時序之後，將上述延遲 電路及虛擬延遲電路之輸出分別設成初期位準的重置控制 電路。 21·-種半導體裝置，其特徵爲具有： 接受第1時脈，使上述第1時脈延遲特定之延遲時間 成爲第2時脈並輸出的第1延遲電路； 接受上述第1時脈，輸出上述第1時脈之分頻時脈之 第3時脈的第1分頻電路； 接受上述第2時脈，輸出上述第2時脈之分頻時脈之 第4時脈的第2分頻電路； 接受上述第4時脈，輸出上述第4時脈之延遲時脈之 第5時脈的第2延遲電路；及 經濟部智慧財產局員工消費合作社印製 比較上述第3時脈與第5時脈，依比較結果將控制上 述第1延遲電路之上述延遲時間的控制信號輸出至上述第 1延遲電路的控制電路，之時脈形成電路被形成於1個半 導體基板而成者。 2 2 ·如申請專利範圍第2 1項之半導體裝置，其中 上述半導體裝置具有：具多數記憶格之記憶格陣列， 及接受由上述記憶格陣列讀出之資料的輸出電路； 上述輸出電路，係由上述第2時脈控制。 23·—種半導體裝置，其特徵爲包含具有： 接受具第1週期之第1時脈，使上述第1時脈延遲成 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^9 - "" 499633 A8 B8 C8 D8 々、申請專利範圍 爲第2時脈並輸出的第1延遲電路， 接受第1信號，使上述第1信號延遲成爲第2信號並 輸出的第2延遲電路，及 接受具第2週期之第3時脈及上述第2信號，判斷當 上述第3時脈由第1位準變化爲第2位準時之上述第2信 號之狀態，依判斷結果將控制信號輸出至上述第1延遲電 路的控制電路，之時脈形成電路； 上述第2延遲電路，係響應於具上述第2週期之第4 時脈被設爲初期狀態，被形成於1個半導體基板而成者。 2 4 .如申請專利範圍第2 3項之半導體裝置，其中 上述第2延遲電路，係包含多數換流器電路，上述多 數換流器電路之至少1個換流器電路之輸入端子係響應於 上述第4時脈被設定成特定電位者。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -1〇 -