TW497228B - Semiconductor memory capable of being driven at low voltage and its manufacture method - Google Patents

Semiconductor memory capable of being driven at low voltage and its manufacture method Download PDF

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TW497228B
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gate
region
impurity
insulating film
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TW090123619A
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Koji Takahashi
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Fujitsu Ltd
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Description

5 10 15 20 五、發明説明（ 請案以在2〇01年2月7曰提出申請之曰本專利申 於此作為參考~。。3132。號案為基礎’其之整個内容被併合 本係有關於—種半導趙裝置及其之製造方法，更特 =域t關於一種用於藉由捕捉載子在置放於FET之通 置。 之二層結構之中間層中來儲存資料的半導體裝 P里夕基趙7〇〇的表層中，一 η -型肩 通道區域703被形成。該源極和 >及極區 7〇1和7〇2的表示係以一局部氧化薄膜7〇5覆蓋。 咖ϋ通道區域703的表面上，一層4薄膜（於此後稱為 ^ 706係被形成，其係由以這順序堆疊之下氧化矽 " Α氮化石夕薄膜706Β和上氧化石夕薄膜7〇ec形成 。一問極電極707係形成於該局部氧化薄膜705與〇N〇薄 膜706上。 接著，在第11Α囷中所示之快閃記憶體的運作原理將 會作描述。 在寫入資料時，要被施加至該源極區域7〇1的源極電 壓VS和基體電壓Vsub被設定為〇ν，要被施加至該汲極 區域7〇2的汲極電壓Vd被設定為5V，而要被施加至該閘 極電極7 07的閘極電壓Vg被設定為1〇v。通道熱電子注 入係發生在該通道區域703與汲極區域7〇2之間的邊界附 第4頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董）
、-7— i. (請先閲讀背面之注意事項再填寫本頁} 497228 A7 ~__B7_ 五、發明説明（泛） 近以致於電子被捕捉於該氮化梦薄膜7〇 6B。 藉由把被施加至該源極區域7〇1與没極區域702的電 壓顛倒，電子能夠被捕捉於接近在該通道區域7〇3與源極 - 區域701之間之邊界附近的氮化石夕薄膜706B中。因此， 5 要把兩位元的資料儲存在一個記憶體細胞内是有可能的。 在讀取資料時，汲極電壓vd和基體電壓Vsub被設定 為0V，源極電壓VS被設定為1V而閘極電壓Vg被設定為 3 ·3ν。在電子被捕捉於該氮化矽薄膜7〇6B的狀態中，載 子濃度分佈的相反區域不被形成於該汲極區域7〇2之側上 10 之其之末端的通道區域703。電流不流過該源極與汲極。 在電子不被捕捉於氮化矽薄膜706B的狀態中，汲極電流流 過該源極與汲極。由於一空乏區域（depletion region) 係從源極區域7〇1延伸到接近源極區域701的通道區域 T03，沒極電流係幾乎不受到在源極區域7〇1側上之被捕 15 捉之載子之出現/缺席影饗。 藉著顛倒源極電壓Vs與汲極電壓Vd，要偵測電子是 否被捕捉於接近在源極區域7〇1與通道區域703之間之邊 界的氮化矽薄膜706B是有可能的。 n 在抹除資料時，基想·電壓Vsub被設定為ον，源極電 .20 壓Vs被設定為5V或者懸浮狀態，汲極電壓Vd被設定為 5V，而閘極電壓Vg被設定為-5V。由於能帶間隧穿 (inter-band tunneling)，電洞係被注入接近在汲極 區域7〇2與通道區域7〇3之間之邊界的氮化矽薄膜7〇sb 。被捕捉之電子的電荷係因此被中和。 第51 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -^1· •線丨 497228 A7 ______B7___ 五、發明説明（5 ) 藉著颠倒源極電壓Vs與汲極電壓Vd，電洞能夠被注 入接近在源極區域701與通道區域703之間之邊界的氮化 矽薄膜706B。 藉著CHE注入來被捕捉於氮化矽薄膜706B之電子的 5 密度分佈具有朝該通道區域703之中央之比由能帶間隧穿 所注入之電洞之密度分佈高的高峰。為了中和朝該通道區 域703之中央分佈之電子的電荷，相當大量的電洞需要被 注入。 由於快閃記憶體的讀取/抹除運作被重覆，被捕捉於氮 1〇 化石夕薄膜7〇6B之電子的密度分佈被考量朝通道區域703 的中央延伸。因此，由於寫入/抹除運作被重覆，係需要長 時間來藉由注入電洞來抹除資料。 在資料寫入期間，可以考量的是，除了 CHE注入之外 ’第二碰撞離子化熱電子注入發生。當第二碰撞離子化熱 15 電子注入發生時，電子被捕捉於在該通道區域703之中央 之上之區域中的氮化矽薄膜7〇6B。被捕捉於在該通道區域 703之中央之上之區域中之氮化矽薄膜7〇6b的電子無法 藉著電洞注入來移去。因此，由於寫入/抹除運作被重覆， 臨界值係逐漸上升。根據由本案發明人所作的估算實驗， 20 雖然δ己憶體細胞之寫入臨界值和抹除臨界值緊在製造之後 分別大約為3.8V和2.5V，該等臨界值在寫入/抹除運作 的一萬次重復之後係上升到大約4 · 6V和3 · 25V。 第11Β圖是為顯示在jp-A-9_252〇59號案中所揭露 之快閃記憶體的橫截面囷。 第6頁 本纸張尺度適用中國國家標準（CNS) A4規格（210X 297公釐) " " (請先閲讀背面之注意事項再填寫本頁) 、句| 五 發明說明 () 5 10 15 •2 0 7U和一打^基體710的表面層中，一 η-型源極區域 之間，一通、及極區域712被形成。在該源極與汲極區域 基體710之道區域714被形成。在該汲極區域712與該矽 域713被形成〗的界面，具有低雜質濃度的卜型雜質摻雜區 上，而絕緣薄膜715係形成於該通道區域714的表面 閉極絕緣^極絕緣薄膜上，一閘極電極716被形成。該 極區域712、715和閘極電極716係與源極區域711和〉及 電極71 、分隔一些距離。在該汲極區域712側上之汲極 。 的末端部份係與低雜質濃度區域713的部份重疊 極雷先ΟΝΟ薄膜717覆蓋該閘極電極716的側壁、在該閘 玉716與源極區域711之間的基體表面、及在該閘極 7夺與汲極區域712之間的基體表面。該〇N〇薄膜 17具有由氧化矽薄膜717A、氮化矽薄膜717B與氧化矽 膜717C形成的三層結構。由氧化矽製成的側壁分隔器 718係形成在該〇N〇薄膜71?的表面上。 如果具有低雜質濃度的雜質摻雜區域713不被形成的 話，即使與該臨界電壓相等或者比該臨界電壓大的電壓被 施加到該閘極電極716，一通道不被形成於在該閘極電極 ▽16與汲極區域7；^之間的基體表面層。由於在第liB圖 中所示的記憶體細胞具有η-型低雜質濃度區域713，電流 在源極與汲極之間流動。在該源極區域71；L側上，一空乏 層從該源極區域711延伸到該閘極電極716的側以致於在 本 頁 訂 第7頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） A7 — -------- B7_ 五、發明説明（hY ^ "— 這側上不需要形成如此之低雜質濃度區域。 (請先閲讀背面之注意事項再填寫本頁) 在寫入資料時，-正電磨係施加至該源極區$ 711而 -較高的正電壓係施加至該閉極電極71S以使該汲極區域 712進人懸浮狀態。電子储著雪崩熱電子注人來被捕捉 5於源極區域711側上的氮化矽薄膜717B。〇V的電壓可以 被施加到汲極區域712俾利用CHE注入。 在抹除資料時，一正電壓係施加至源極區域7U而一 負電壓係施加至閘極電極716。電洞係藉著雪崩熱電洞注 入來被捕捉於在源極區域711側上的氮化矽薄膜717B。 10被捕捉之電子的電荷係因此被中和。具有較大絕對值的閘 極電壓可以藉著富勒-諾德哈姆隧穿（FN tunneling)來施 加至被捕捉在氮化矽薄膜717B至通道區域714的没極電 •蠢. 在第11B圖中所示的習知記憶體細胞中，氮化石夕薄膜 15 不被置放於通道區域714的中央之上。因此，要防止被捕 捉於該氮化矽薄膜之電子的密度分佈延伸到在該通道區域 7工4之中央之上的區域是有可能的。然而，由於該低雜質 濃度區域713被置放於該汲極區域712側上，電子無法被 注入至在該汲極區域7Γ2側上的氮化矽薄膜717B。由於 2〇 這原因，僅資料的一個位元能夠被儲存於一個記憶體細胞 内0 第lie圖是為一記憶體細胞的橫載面圖，該記憶體細 胞是為在第11B圖中所示之記憶體細胞的改良版本。在第 11B圖中所示的記憶體細胞中，該側壁分隔器718係由氧 第8頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ^28五、發明説明（6 ) 5 10 15 .20 A7 B7 化矽製成。在第11C囷中所示的記憶體細胞中，由多晶矽 製成的側壁分隔器718被使用。因此，在該閘極電極716 與汲極區域710之間的基體表面層係經由該側壁分隔器 720電容性地耦合至該閘極電極。這電容性耦合致使通道 在閘極電極716與汲極區域712之間形成以致於在第11B 圖中所示的低雜質濃度區域713不被形成。 在第11C圓中所示之記憶體細胞之寫入與抹除資料的 原理係與在第11B圖中所示之記憶體細胞的運作原理相似 。由於低雜質泼度區域不置放在没極區域712與通道區域 714之間，兩位元的資料能夠被儲存於與在第11A圖中所 示之記憶體細胞類似的記憶體細胞。 在第11C圖中所示的記憶體細胞中，施加在源極區域 711與閘極電極716間的電壓係由在閘極電極716與側壁 分隔器720之間的電容器和在側壁分隔器72〇與通道區域 ▽ 14之間的電容器分割。因此，當資料被寫入或者抹除時 ，係必須提升閘極電壓。如果閘極電壓被提升太高的話， 閘極絕緣薄膜715會被非傳導性地破壞。 如果在該閘極電極716與側壁分隔器720之間的靜電 電容器與在該側壁分隔器720與通道區域714之間的靜電 電容器改變它們的電容的話，在該側壁分隔器72〇與通道 區域714之間產生的電埸波動，其會導致寫入錯誤或者抹 除錯誤的結果。 本發明之目的是為提供一種能夠把兩位元之資料儲存於 一個記憶想細胞而且係以低電壓16動的半導艘裝置及其之 第9頁 (請先閲讀背面之注意事項再填寫本頁) -裝丨 訂· •線丨 五、發明説明 5 10 15 20 製造方法。 根據本發明之—特徵，-種半導想裝置被提供，該半導 ㈣^包含一半導趙基體；—閘極*緣薄膜，其係形成 導趙基趙之表面之部份區域上卜閘極電極，其係 搞該閘極絕緣薄膜上；—層4薄膜，其係形成於該閘 的側壁及該閘極電極之兩側上之半導體基體之表面 ,與該等側壁和該表面一致，該層養薄膜具有由至少三 ::成的結構，該三層中之每一者係由絕緣材料製成，而 側壁由2他兩層較容易捕捉載子的材料製成；-器其係由導電材料製成而且係經由該層疊薄膜 =面向該閘極側壁和該半㈣基體的表面；一導電 、接7G件’其係電氣地連接該側壁分隔器和該閘極電極； =雜質摻雜d域，其係形成於該料縣狀在沿著與該 ^導體基體之表面平行之第-方向炎住該閘極電極之區域 的表面層，該等雜質摻雜區域的邊緣係置放於該層疊薄膜 之下而且係不到達該閘極電極的邊界。 _ 一 FET具有該等雜質摻雜區域作為其之源極和汲極。 一閘極電壓係直接地施加至該等側壁分隔器以控制在該等 側壁分隔器之下之通道區域的載子密度。如果載子係藉著 CHE注入及其類似來被捕捉於該層疊薄膜的話，該臨界值 改變。捕捉載子的呈現/缺乏係對應於〇與1的資料。藉由 偵測臨界值上的改變，資料能夠被讀取。藉由把具有與被 捕捉之載子之電荷相反之電荷的載子至該層疊薄膜，儲存 資料能夠被抹除。 第10頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) # 、句. 497228 A7 ___ Β7 _ 五、發明説明（δ：) 根據本發明的另一特徵，一種半導體裝置被提供，該半 . 導體裝置包含：一閘極絕緣薄膜，其係形成於被形成在一 半導體基體之表面層的通道區域上；源極和汲極區域其 - 係形成於在該通道區域之兩側區域的表面層；載子捕捉薄 5膜，其覆蓋第一和第二區域而且係由比該閘極絕緣薄膜更 容易捕捉載子的材料製成，該閘極絕緣薄膜的頂表面具有 在源極區域側上的該第一區域、在汲極區域側上的該第二 區域及在該第一與第二區域之間的一第三區域；一塗層薄 膜，其係由絕緣材料製成而且復蓋該等載子捕捉薄膜的表 10面；及一閘極電極，其係連續地復蓋在該第三區域上之塗 層薄膜與閘極絕緣薄膜之表面中之至少從在源極區域與通 道區域之間之一邊界到在汲極區域與通道區域之間之一邊 界的一表面。 當載子被捕捉於載子捕捉薄膜時，臨界值係改變。藉由 15偵測該臨界值上的改變，被捕捉之載子的呈現/缺乏能夠被 斷定。如果載子一旦被捕捉於接近該通道區域之中央附近 的區域的話，係變成難以移去被捕捉的載子。由於該載子 捕捉薄膜不被置放於該第三區域，被捕捉的載子能夠輕易 ‘ 地被移去。 • 2〇 根據本發明的另一特徵，一種半導體裝置被提供，該半 導趙裝置包含：源極與汲極區域，其係形成於一半導體基 趙的表面層而且被分隔一些距離；一中間區域，其係形成 於該源極與汲極區域之間的表面層、與該源極和汲極區域 分隔一些距離、並且係以與該源極和没極區域相同之導電 第11頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -.......................^..................、ΤΓ.........-........緣 (請先閲讀背面之注意事項再填寫本頁) 5 10 15 20 、發明說明（气 類型的雜質摻雜；閘極絕緣薄膜， =之,，的一纏域一舆中 通道區域，一第一薄膜，其復蓋該源接、 :且係由絕緣材料製成，該第-薄膜係比該= $ ’ 一載子捕捉薄膜，其係形成於該等閉極絕緣薄之 每一者上而且係舰該等閘極絕緣薄琪更容 ： 捉;=:，ί係由絕緣材料製成而且覆蓋該 =子捕捉料中之每-者的表面；及1極電極， 蓋破置放於-個經由該中間區域來從該等通道 j $到該等通道區域中之另-者之區域的塗層薄膜和第―薄 没極電流經由該中間區域流動。由於該中間區域 該源極和汲極區域之導電類型相同的導電類型，縱使子 被捕捉於在該中間區域之上的區域，汲極電流係幾乎 ㈣。據此，即使載子被捕捉於接近在該源極與沒極 之間之中央區域的絕緣薄膜，該臨界值幾乎不改變。 如上所述，-導電元件被置放於包括_栽子捕捉薄膜的 層疊薄膜上，而一閘極電壓係直接施加到該導電元件。因 此，要以相當低的電壓把資料寫入和抹除是有可能的。該 載子捕捉層不被置放於該通道區域之中央之上或者換雜有 雜質的中間區域被置放於該通道區域的中央區域。在該臨 界值上的改變係因此微小，縱使寫入/抹除運作被重覆。 第1圖是為第一實施例之半導體裝置的平面圖。 第2圖是為該第一實施例之半導體裝置的橫截面圓； 第12頁 本紙張尺度適用中國國家標準（CNS)人4規,格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) •訂丨 i. 497228 A7 __ B7 ____ 五、發明説明（) 第3圖是為該第一實施例之半導體裝置的部份拆解立 鱧囷。 第4圖是為該第一實施例之半導體裝置的等效電路。 • 第5A至5H圖是為描燴製造該第一實施例之半導體裝 5 置之方法之基體的橫截面圖。 第6A至6L圖是為描繪製造第二實施例之半導體裝置 之方法之基體的橫截面圖。 第7A至7F圖是為描繪製造第三實施例之半導體裝置 之方法之基體的橫截面圖。 10 第8A至8D圚是為描燴製造第四實施例之半導體裝置 之方法之基艘的橫截面。 第9A囷是為該第四實施例之半導體裝置的橫截面圖， 而第9B圖是為顯示該汲極電流特性的圖表c 第10A至10E圖是為描繪製造第五實施例之半導體裝 15 置之方法之基體的橫截面圈。 第11A至11C圖是為習知快閃記憶體細胞的橫截面圖 〇 第1圖是為本發明第一實施例之半導體裝置的示意平 • 面圖。一 χ-γ矩形座標系統係形成於一矽基體的表面上。 .20 在一 p型矽基體的表面層中，數個型雜質摻雜區域 2被平行地置放。每一雜質摻雜區域2係沿著與γ-轴平行 的方向延伸。數個閘極線10係平行地置放於該矽基體的表 面上。每一閘極線10係與該X-轴平行。於每一個在該閘 極線10與雜質摻雜區域2之間的交又區域，它們係彼此電 第13頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X 297公釐） .....................裝..................訂.................線. (請先閲讀背面之注意事項再填寫本頁) ^/^28 A7 p—--— __!Z___ 五、發明説明（〖丨） 氣地絕緣。 (請先閲讀背面之注意事項再填寫本頁) 於每一個在一對相鄰之雜質摻雜區域2與閘極線10之 間的交又區域中，一埸效電晶體（FET) 20被置放。在兩個 與該γ-軸平行地置放之FET之通道區域之間的表面層中， 5 —通道阻礎器區域50被置放。該通道阻礎器區域50是為 P-型雜質換雜區域，其之雜質漢度係比該梦基體的雜質濃 度高。該通道阻礎器區域50係與置放在該通道阻礎器區域 之兩側上之兩個FET的通道區域電氣地絕緣。 第2圖是為沿著線A2-A2的橫截面圖。在該p-型石夕基 1〇 體1的表面層中，數個η-型雜質摻雜區域2係沿著該γ-轴方向延伸。在該雜質摻雜區域2的表面上，由氧化石夕形 成的一絕緣薄膜3被形成❶ .S. 於兩個相鄰之雜質摻雜區域2之間之基體的表面上， 由氧化矽形成的一閘極絕緣薄膜4被形成。該絕緣薄膜3 15 係比該閘極絕緣薄膜4厚。該閘極絕緣薄膜4係與兩側的 雜質摻雜區域2分隔一些距離。在該閘極絕緣薄膜4上， 由非晶石夕形成的一閘極電極5被形成。一層疊薄膜（〇Ν〇薄 膜）S係形成於該閘極電極5的側壁上和在該閘極電極5與 雜質摻雜區域2之間的基體表面上。該ΟΝΟ薄膜6具有由 20 一氧化矽薄膜6Α、一氮化矽薄膜和一氧化矽薄膜6C：以 這順序堆疊形成的三層結構。該0N0薄膜6係配合該閘極 電極5和該等基體表面來被形成。該雜質摻雜區域2係從 該ΟΝΟ薄膜6的邊界橫向地延伸列該基體的某深度而且不 到達該閘極電極5的邊界。該絕緣薄膜3沿著在該〇Ν〇薄 第14頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X 297公釐） 497228 A7 ___B7_ 五、發明説明（/α ) 膜與雜質摻雜區域2之間的界面延伸到一個比該雜質摻雜 區域2之邊界淺的深度。 由非晶矽形成的一側壁分隔器7係形成於該ΟΝΟ薄膜 6的表面上。該側壁分隔器7係經由該0Ν0薄膜6面向該 5 閘極電極5的側壁和該矽基體1的表面。 沿著該X-轴方向延伸的閘極線10係形成於該矽基體 上。被置放於在一對相鄰之雜質摻雜區域2與閘極線1〇之 間之一交叉區域的一 FET 20具有一個雜質摻雜區域作為 其之源極區域和另一個雜質摻雜區域作為其之汲極區域。 10 該閘極線10係由矽化鎢（WSi)或者鎢（W)製成俾把每一 FET 20與對應的側壁分隔器7電氣連接，另一方面電氣 連接沿著該X-轴方向置放之數個FET 20的閘極電極5。 在該閘極線10與雜質摻雜區域2的每一交又區域中，它們 係藉著該絕緣薄膜3來彼此電氣隔離。 15 第3圖是為在第1和2圓中所示之半導想裝置的部份 拆解立體圖。一埸氧化薄膜25係形成於該矽基體χ的表: 上以形成一有源區域。在相鄰的閘極線1〇之間的區域中， 該等閘極電極5和側壁分隔器7被移去。該〇N〇薄膜6係 留在相鄰之閘極線1〇之間的區域。 、 20 —該閘極線1〇的末端延伸在該埸氧化薄膜25的表面上 。每一閘極線ίο的末端部份係經由一塞子26來連接至〜 覆蓋的導線27，該塞子2S係在一個形成貫通一覆蓋該閘 極線1〇之中間絕緣薄膜的通孔内。每一雜質換雜區域2係 經由-塞子28來連接至-復蓋的導線29，該塞子28係在 第15頁 ......................裝......................訂.................線· (請先閲讀背面之注意事項再填寫本頁) 497228 A7 _______ B7_ 五、發明説明（^ ) 一個形成貫通一中間絕緣薄膜的通孔内。 (請先閲讀背面之注意事項再填寫本頁) 第4圖是為該第一實施例之半導體裝置的等效電路。 字線10(i)、位元線2(j)和FET 20(i, j)係分別對應於 在第1至3圖中所示的閘極線1〇、雜質摻雜區域2和Fet 5 20。數條主線41(h)係與位元線2(j)沿著延伸的方向平 行地被置放〇 在第i列和第j行之FET 20(i, j)的閘極電極係連接 至該字線l〇(i)，其之源極區域係連接至該位元線2 (j)而 汲極區域係連接至位元線2(j+l)。該位元線2(j)係經由 10 FET 42 (a,h)來連接至主線41 (h)，而位元線2 ( j+i)係 經由FET 42(c,h+l)來連接至主線41(h+1)。位元線 2(j+2)係經由FET 42(b,h)來連接至該主線41(h)，而 位元線2(j+3)係經由FET 42(d,h+l)來連接至該主線 41(h+Ι)。 15 FET 42(a,h)、FET 42(b,h)、FET 42(c,h+l)、 和FET 42(d,h+l)的閘極電極係分別連接至閘極選擇線 4〇a,4〇b,4〇c,和4〇d。藉由選擇該等閘極選擇線4〇a和 4〇b中之一者、該等閘極選擇線4〇c和4〇d中之一者及一 條字線l〇(i)，一個FET能夠從數個以矩陣形成置放的 20 FET 20 (i, j )中選擇出來。 例如，如果該等閘極選擇線40a和40c與字線1〇(丄） 被選擇的話，FET 42(a,h)能夠被選擇。在這情況中，施 加至該主線41(h)的電壓係經由FET 4：2(a,h)來施加 FET 20(i,j)的源極區域。施加至該主線41(h+l)的電壓 第16頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 497228 A7 _______Β7____ 五、發明説明（β ) 係經由FET 42(c,h+l)來施加FET 20(i,j)的汲極區域 。假設在FET 20 (i,j)的源極和汲極區域中，連接至具有 較小數目（j)之位元線2(j)的區域係被稱為源極區域而連 • 接至具有較大數目（j+Ι)之位元線2(j+l)的區域係被稱為 5 汲極區域。 接著，請參閱第5A至5H囷所示，製造該第一實施例 之半導體裝置的方法將會作描述。 在第5A圖中所示之p-型矽基體1的表面上，在第3 圖中所示的埸氧化薄膜25係藉著LOCOS來形成。熱氧化 10 的溫度是為900至1100〇C而埸氧化薄膜25的厚度是為 200至500nm。在第5A至5H囷中，埸氧化薄膜25未被 顯示，因為它係形成在這些橫截面圓之外部的區域。 該石夕基體1的表面係在800到ll〇〇〇c的溫度下被氧 化以形成一具有5到10nm之厚度的閘極絕緣薄膜4在該 15 有源區域。由這過程形成的閘極絕緣薄膜4亦被使用作為 除了該記憶體細胞區域以外之週邊電路區域中之一電晶艘 I 的閘極絕緣薄膜。 在該閘極絕緣薄膜4的表面上，具有5〇到1〇〇nm厚 • 度的非晶矽薄膜被形成而且被定以圓型俾留下閘極電極5。 .20 該閘極電極5係以鱗（P)摻雜俾給與n_型導電性。在這狀 態中’該閘極電極5亦被留在第3圖中所示之數個閘極線 10之間的區域並且沿著該Y-轴方向延伸。 該非晶矽薄膜係藉著化學氣相沉積（CVD)來長成而且在 這長成期間，碟（P)係被接雜到2 X 1〇2。到3 X 1021 第17頁 本纸張尺度適用中國國家標準（CNS) A4規格（210X297公爱） .......................裝..................訂..................線· (請先閲讀背面之注意事項再填寫本頁) 497228 A7 ____B7__ 五、發明説明（丨5 ) CUT3的濃度。蝕刻該非晶矽薄膜可以藉著利用HC1與〇2之 混合氣體的反應離子蝕刻（RIE)來被執行。在這蝕刻期間 ，週邊電路區域係以抗蝕圖型覆蓋俾留下非晶矽薄膜。 如在第5B圖中所示，不以該閘極電極5覆蓋的閘極絕 5 緣薄膜4係藉由使用氫氟酸來移去。該矽基體1的表面係 因此被曝露於一對相鄰的閘極電極5之間。 如在第5C圖中所不’在整個基艘表面之上，一氧化碎 薄膜6A、一氮化矽薄膜6B和一氧化矽薄膜6C係依序地沉 積。這三個薄膜建構成一 ΟΝΟ薄膜6。該氧化矽薄膜6A係 10 經由以800到1100〇C之溫度加熱該基體表面的熱氧化來 被形成。該氧化矽薄膜6A的厚度是為5到l〇nm。 該氣化石夕薄膜6B係藉著CVD以600到800。C之長成 溫度來形成。該氧化矽薄膜6C係經由該氮化石夕薄膜之表面 層之以1000到11〇〇。(：之溫度的濕氧化來形成。該氮化 I5石夕薄膜的厚度緊在長成之後是為12到i6nm。藉由氧化該 氮化石夕薄膜來形成之該氧化石夕薄膜6C的厚度是為5到 10nm 〇 該氮化矽薄膜可以藉著CVD長成薄的，而該氧化矽 薄膜6C係藉著CVD來形成於其上。 到在第5D圊中所示之狀態的過程將會作描述^ 一未換 2〇 雜的多晶矽薄膜係藉著CVD來長成到50至100nm的厚度 ，覆蓋該基趙表面。這多晶石夕薄膜係藉由各向異性地姓刻 到把側壁分隔器7留在對應於閘極電極5之側壁之區域中 之ΟΝΟ薄膜6的表面上。蝕刻該多晶矽薄膜能夠藉著使用 HC1與〇2之混合氣體的RIE來被執行。 第18頁 本紙張尺度適用中國國家標準（CNS) Μ規格（210X297公釐） 請 先 閲· 讀 背 之 注 意 事 項 再 填 寫 本 頁 497228 A7 _____B7 五、發明説明（ί6 ) 如在第5Ε圖中所示，該氧化矽薄膜6C被蝕刻且被曝 〜 露的氮化矽薄膜SB被蝕刻直到該氧化矽薄膜被曝露於 該閘極電極5的頂表面和該矽基體1的表面上。#刻該氧 • 化5夕薄膜6C和氮化矽薄膜6B能夠經由使用cf4、CHF3和 5 〇2之混合氣體的RIE來被執行。在這些蝕刻條件下，由於 氣化發薄膜的蝕刻速率係足夠地比該氧化矽薄膜的蝕刻速 率快，最下面的氧化矽薄膜6A能夠被留有良好的再生性。 覆蓋在閘極電極5之兩側上之該等基體表面之每一 〇N〇薄 膜6的寬度係由側壁分隔器7的厚度來決定。 10 如在第5F圖中所示，藉由使用該閘極電極5和側壁分 隔器7作為光罩，砷（AS)離子被植入至該矽基體丄的表面 層。這離子植入係在50到90 keV之加速能量與2 X 1〇15到5 x 1〇15 cm·2之劑量的條件下被執行。雜質摻雜 區域2係因此被形成。在這情況中，砷離子亦被植入側壁 15 分隔器7的頂區域與閘極電極5的表面層。砷離子不被植 入週邊電晶體區域，因為這區域係以在閘極電極5被形成 時之相同時間被形成的多晶矽薄膜覆蓋。 如在第5G圖中所示，該矽基體1的表面係局部地在 800到l000〇c的溫度下被濕氧化。具有4〇到60nm之厚 -20 度和由氧化矽製成的絕緣薄膜3係因此形成於該雜質摻雜 區域2的表面上。一氧化矽薄膜7a亦被形成於該側壁分隔 器7的表面上。留在該閘極電極5之頂表面上的氧化矽薄 膜GA變得較厚。砷離子被植入之區域的氧化速度係比砷離 子未被植入之區域的氧化速度快四到八倍。 第19頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公 .....................^..................、玎..................緣 (請先閲讀背面之注意事項再填寫本頁) 497228 A7 B7 五、發明説明（Π 在濕氧化期間’於雜質換雜區域2中的坤離子橫向地 擴散以致於該雜質摻雜區域2侵入該氮化矽薄膜SB下面。 一烏嘴係形成於該絕緣薄膜3的邊界，該烏嘴係置放在今 氮化矽薄膜6B下面。該烏嘴的前端不到達該雜質摻雜區域 5 2的邊界。 如在第5H圖中所示，形成於該閘極電極5之頂表面上 與側壁分隔器7之表面上的氧化矽薄膜係藉著氫敗酸來被 移去。 到在第2圖中所示之狀態的過程將會作描述。由Wsi 10 或者W形成的導電薄膜係藉著CVD來形成於整個基體表面 上到100至l5〇nm的厚度。在這導電薄膜的表面上，對應 於在第1囷中所示之閘極線的抗蝕圓型被形成。分別未以 抗餘圖型覆蓋的導電薄膜、閘極電極5和側壁分隔器7被 蝕刻。這蝕刻能夠藉著利用HC1與〇2之混合氣體的rie 15 來被執行。這蝕刻過程於同一時間把週邊電晶體的閘極電 極定以圖型。在該蝕刻之後，該抗蝕囷型被移去。 如在第3圖中所示’該閘極絕緣薄膜4和絕緣薄膜3 係因此被曝露於在兩相鄰之閘極線10之間的區域。藉由利 用該閘極線10作為光罩’硼（B)離子係在5〇到8〇 keV 2〇 之加速能量與3 X 1〇12到1 X 1〇13 cm·2之劑量的條件 下被植入在閘極絕緣薄膜4之下之基體的表面層。以硼摻 雜的通道阻礙器區域50係因此形成在兩個於轴方向上 並置之FET 20之通道區域之間。 在第2囷中所示之第一實施例之半導體裝置的運作原 第20頁 本纸張纽適標準(CNS) Α4規格（2WX297公釐） (請先閲讀背面之注意事項再填寫本頁) .、旬· 5 5 10 15 20 、發明説明（ 理係與在第11A圓中所示之習知半導體裝置的運作原理相 似°該第一實施例之半導體裝置的優點將會經由與在第 至lie圖中所示之習知半導體裝置比較來作描述。 在第11A囷中所示的習知半導體裝置中，CHE注入電 子的分佈具有一比由能帶間隧穿所注入之電洞之分佈更高 之朝向通道區域.7〇3之中央的高峰。由於第二次碰撞離子 化熱電子注入的發生，電子在一些情況中被捕捉於接近該 通道區域7〇3之中央之區域的氮化矽薄膜706B。 與這顯然有別，在第2圓中所示的第一實施例中，， 該氮化石夕薄膜6B不被置放於接近通道區域之中央的區域， 但該氮化矽薄膜僅被置放於接近在通道區域與汲極區域 2之間之邊界的區域。因此，CHE注入電子的分佈係大約疊 置於由能帶間隧穿所注入之電洞的分佈之上。因此，要在 資料抹除期間藉由注入電洞輕易地把被捕捉於該氮化石夕薄 膜6B之電子的電荷中和是有可能的。再者，即使第二次碰 撞離子化熱電子被產生，電子不被捕捉於接近該通道區域 之中央的區域。 即使寫入/抹除運作被重覆，寫入/抹除臨界電壓能夠 被免於上升’因為電子不累積於氮化梦薄膜6β。 在第11Β圓中所示的半導體裝置中，該汲極側具有 LDD結構以致於一個位元的一個資料能夠被儲存於一個記 憶體細胞。與這顯然有別，在第2圖中所示的第一實施例 中，藉由獨立地累積電子於在FET 20之右和左側上之區 域中之該ΟΝΟ薄膜6的氮化石夕薄膜6Β，兩個位元的資料能 第21頁 本紙張尺度適用中國國家標準（挪）Α4規格（21〇χ2.97公釐） .....................裝..................訂.................線· (請先閲讀背面之注意事項再填寫本頁) 497228 A7 _____ B7 五、發明説明（β ) 夠被储存β 在第11C圖中所示的半導體裝置中，經由由閘極電極 716與側壁分隔器720構成之電容器和由側壁分隔器72〇 與通道區域714構成之電容器的串聯連接，一閘極電壓被 5 施加到在該ΟΝΟ薄膜717下面的通道區域。一相當高的閘 極電壓係因此需要用於資料寫入/抹除。 與這顯然有別，在第2圖中所示的第一實施例中，該 閘極電極5係經由該閘極線1〇來連接至該等側壁分隔器7 。該閘極電壓係因此直接施加到該等側壁分隔器7以致於 10 寫入/抹除的閘極電壓能夠被降低。 接著，本發明的第二實施例將會配合第6Α至6L圖作 描述。從基體之平面圖觀看之該第二實施例之半導體裝置 的佈局係與在第1囷中所示之第一實施例的佈局類似。第 至圖係對應於沿著在第i圊中所示之線A2-A2的橫 15 截面圖，而第61至6L圖係對應於沿著第X圖中所示之線 A1；B-A13的橫截面圖。製造該第二實施例之半導體裝置的 方法將會作描述。 到在第6A圓中所示之狀態的過程將會作描述。一有源 區域係由一形成在p-型矽基體101之表面層的元件隔離絕 20 緣薄膜所形成，該元件隔離絕緣薄膜具有100到30〇nm的 厚度。這元件隔離絕緣薄膜具有，例如，淺渠溝隔離（STI) 結構。 該基體表面係在800到i：l〇〇〇c的溫度下被熱氣化俾 形成厚度5到l〇nm的氧化矽薄膜於該有源區域。在這氣 第22頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •、'^丨 άφ. A7 ---------B7 __ 五、發明說明（2σ) 化石夕薄膜上，厚度50到lOOnm的非晶石夕薄膜係藉著CVD 形成。在這非晶矽薄膜的長成期間，磷被摻雜到2 X ίο20 到3 X 1〇21 cm-3的濃度。一氮化矽薄膜係藉著CVD來長 • 成於該非晶矽薄膜上到8〇至l2〇nm的厚度。 5 該氧化矽薄膜、非晶矽薄膜和氮化矽薄膜被定以圖型俾 留下數個層疊結構，各層疊結構具有以這順序堆疊之由氧 化石夕製成的閘極絕緣薄膜1〇4、由非晶矽製成的閘極電極 工〇5和由氮化矽製成的閘極頂薄膜106<>每一層疊結構在 第1圖中所示的γ-轴方向上延伸。蝕刻該氮化矽薄膜係藉 10 著使用CF4、CHF3與02之混合氣體的RIE來被執行。蝕刻 該非晶矽薄膜係藉著使用HC1與〇2之混合氣體的rie來 被執行。蝕刻該氧化矽薄膜係藉著在抗蝕圖型被移去之後 使用閘極電極1〇5作為光罩，以氩氟酸濕蝕刻來被執行。 除了該記憶趙細胞區域以外的週邊電晶禮區域係以該非晶 15 矽薄膜和氮化矽薄膜覆蓋。 如在第6B囷中所示，一 ΟΝΟ薄膜11〇係形成在整個 基體表面之上。一最低的氧化矽薄膜110Α係透過在800 到1100°C之溫度下的熱氧化來被形成。由於由氮化矽薄 膜製成之閘極頂薄膜1〇6的表面係幾乎不被氧化，該氧化 .20 矽薄膜110A主要係形成於矽基體1〇1和閘極電極1〇5之 被曝露的表面上。 一中間氮化矽薄膜110B係藉著在600到800oC之長 成溫度下的CVD來被形成。一最上面的氧化梦薄膜ii〇c 係透過在1000到1100°C之溫度下之氮化矽薄膜之表面 第23頁 .......................^..................tr.......................線 (請先閲讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） 497228 A7 B7 五、發明説明（M) 層的濕氧化來被形成。在濕氧化之前之氮化矽薄膜的厚度 是為12到l6nm而該氧化矽薄膜ii〇c的厚度是為5到 10nm ° 如在第6C圖中所示，在該ΟΝΟ薄膜11〇的表面上， 5 一未被摻雜的多晶矽薄膜111係藉著CVD被沉積到50至 lOOnm的厚度 到第6D圖中所示之狀態的過程將會作描述。該多晶矽 薄膜111係被各向異性地蝕刻到把側壁分隔器llla留在 對應於閘極頂薄膜106和閘極電極105之側壁之區域中之 10 〇N〇薄膜110的表面上。該頂氧化矽薄膜11〇c：和中間氮 化矽薄膜110B係藉著使用CH4、CHF3與〇2之混合氣體的 RIE來被移去。具有該三層結構的ΟΝΟ薄膜11〇係留在閘 極頂薄膜106和閘極電極1〇5的側壁上。 如在第6Ε圖中所示，砷（AS)離子係藉著使用閘極電 15 極105、閘極頂薄膜1〇6、側壁分隔器Ilia和〇N〇薄膜 110作為光罩來被植入石夕基體101的表面層。離子植入條 件是為50到90 keV之加速能量與2 X 1〇15到5 X 1015 cm 2之劑量。這離子植入形成n-型雜質摻雜區域 II2。這雜質換雜區域112係對應於在第1囷中所示的雜 2〇 質摻雜區域2。坤（As)離子不被植入在週邊電晶體區域中 之基體的表面層’因為這區域係以非晶碎薄膜和氣化碎薄 膜覆蓋。 到在第6F囷中所示之狀態的過程將會作描述。具有 500到lOOOnm之厚度的絕緣薄膜係藉著利用四乙正；5夕酸 第24頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 497228 A7 '______Β7 _ _ 五、發明説明（0¾ ) 鹽（TEOS(tetraethylorthosilicate))的 CVD 來被形 成於整個基體表面上^這絕緣薄膜係遭受化學機械研磨直 到閘極頂薄膜1〇6的表面被曝露為止。在這情況中，該閘 - 極頂薄膜1〇6作用如化學機械研磨的阻礙器薄膜。 5 如在第6G圓中所示，閘極頂薄膜106和0N0薄膜 110的部份被蝕刻到曝露該閘極電極1〇5的頂表面和凸出 比該閘極電極105之頂表面高之側壁分隔器illa的内壁 。#刻由氮化矽製成的閘極頂薄膜106與氮化矽薄膜 110B係藉著使用熱磷酸的濕處理來被執行。蝕刻在該側壁 10 分隔器llla之内表面上的氧化矽薄膜110C係藉著利用氫 氟酸的濕處理來被執行。 如在第6H囷中所示，由wSi或者W形成的一導電薄 膜係藉著CVD沉積到1〇〇至ι50ηπι的厚度。這導電薄膜 係藉著使用抗蝕圖型II7來被定以圖型俾留下閘極線116 15 。閘極線116係對應於在第1圓中所示的閘極線1〇。，閘極 線116係與閘極電極1〇5的頂表面和側壁分隔器illa之 凸出區域的内壁接觸以致於閘極電極1〇5係電氣地連接到 該等側壁分隔器llla。該中間絕緣薄膜us電氣地把閘 極線116與雜質摻雜區域ι12分隔。在週邊電晶體區域中 -20 ，具有由非晶矽薄膜與由WSi或者W形成之導電薄膜形成 之兩層結構的閘極電極被形成。 第61圖是為顯示閘極線ns未被留下之區域的橫截面 圖（對應於沿著在第1圖中所示之線A13-A13的橫截面圖） 。該抗独圖型117係留在閘極線ι16上。 第251 本紙張尺度適用中國國家標準（Q®) M規格（210X297公釐〉 .....................:裝..............：：tr.................•緣 (請先閲讀背面之注意事項再填寫本頁) 497228 A7 __ —__B7_ 五、發明說明（δ2>) (請先閲讀背面之注意事項再填寫本頁) 如在第6J圚中所示，該中間絕緣薄膜115係從其之頂 表面蝕刻到某深度。留下之中間絕緣薄膜USa的厚度是為 3〇到50nm。這中間絕緣薄膜115a被使用作為用於在矽 化金屬薄膜被形成於週邊電晶體之源極和汲極區域之表面 5 上時防止矽化金屬薄膜形成於雜質摻雜區域112之表面上 的保護薄膜。. 如在第6K囷中所示，閘極電極1〇5和側壁分隔器 111a係藉著hci與〇2之混合氣體的RIE來被蝕刻。在這 過程期間，在第SH圖中所示的抗蝕圖型117保護該閘極 10 線116。在該閘極電極1〇5與側壁分隔器illa被蝕刻之 後，該抗蝕囷型117被移去。 如在第SL圊中所示，硼離子被植入俾形成一 p_型通 道阻礙器區域118於該矽基體101的表面層。這離子植入 係在50到80 keV之加速能量與3 X 1〇12到1 x 1〇i3 15 cnf2之劑量的條件下被執行。硼離子不被植入在第圖中 所示之閘極線116下面之基體的表面層。 -秦. 在該雜質摻雜區域II2中之砷（As)的劑量是為2 χ 1〇15到5 X 1〇15 cm-2，其是為硼之劑量的大約ι〇〇倍。 因此，該雜質摻雜區域II2幾乎不受硼離子植入影響。 20 而且，在第二實施例中，與第一實施例類似，該氮化石夕 薄膜不被置放於接近每一個建構該記憶體細胞之FET之通 道區域之中央的區域，如在第6H圓中所示。因此，與第一 實施例類似的優點能夠被獲得。在第二實施例中，烏嘴不 被置放於該ΟΝΟ薄膜110下面以致於寫入/抹除性能可以 第26頁 本紙張尺度適用中國國家標準（CNS) Μ規格（210X07公釐） 497228 A7 ___ B7 五、發明説明（24 ) 被期待改進。 (請先閲讀背面之注意事項再填寫本頁} 接著，本發明的第二實施例將會配合第7A至7F圖作 描述。從該基體之平面圓觀看之第三實施例之半導體裝置 的佈局係與在第i圖中所示之第一實施例的那個類似。第 5 7A至7E圖係對應於顯示一個FET且沿著在第工圖中所示 之線A2-A2的橫截面囷，而第7F囷係對應於顯示一個通 道阻礙器區域且沿者在第1囷中所示之線A13 _A1；3的橫截 面圖。製造第二實施例之半導體裝置的方法將會作描述。 到在第7A圓中所示之狀態的過程將會作描述。一有源 1〇區域係由一形成於一 P-型矽基體201之表面層的埸氧化薄 膜形成。一 ΟΝΟ薄膜係形成於該有源區域的表面上。形成 該ΟΝΟ薄膜的過程係與在第5C圓中所示之第一實施例之 形成該ΟΝΟ薄膜6的那些類似。 在該ΟΝΟ薄膜的表面上，沿著與該圖紙垂直之方向（對 15 應於在第1圖中所示之γ-轴方向）延伸的數個抗蝕圖型 210被形成。一對抗勉囷型210係置放於在第1圖中所示 之兩個相鄰的雜質摻雜區域2之間。在一對抗蝕圓型21〇 之間的距離係被設定到微影處理的最短定以圖型宽度。藉 由使用抗蝕囷型210作為光罩，該ΟΝΟ薄膜之最上面的氧 20 化石夕薄膜和中間的氮化石夕薄膜被姓刻。在該抗姓圖型21〇 下面，一 ΟΝΟ薄膜2〇2被留下，其是為一氧化矽薄膜 202Α、一氮化矽薄膜202Β和一氧化矽薄膜202C的層疊 結構。在抗蝕圖型210未被置放之矽基體201的表面上， 僅該氧化矽薄膜202Α被留下。 第27頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公I) 497228 A7 ____ B7_ 五、發明説明（奶） (請先閲讀背面之注意事項再填寫本頁) 砷（AS)離子相對於該矽基體2〇1的表面傾斜地植入。 在這情況中，該離子束被傾斜以致於砷（As)離子不被植入 在該兩個抗蝕圖型21〇之間之基體的表面區域，該區域係 由該等抗蝕囷型21〇中之一者遮蔽。在被曝露於離子束之 5 基體的表面區域中，被植入有砷離子的雜質摻雜區域203 被形成^ . 如在第7B囷中所示，該離子束的轴被傾斜到與在第 7A圖中所示之過程中使用之離子束之轴相反的側而且砷 (As)離子係再次被植入。這兩個處理的離子植入條件是為 10 50到90 keV之加速能量與1 x 1〇i5到2 · 5 x 1〇i5 cnT2之劑量。在該對抗蝕囷型21〇之外部的基體表面層中 ，被植入砷（As)的離質摻雜區域203係因此被形成。該等 雜質摻雜區域203中之每一者的邊界係與對應之抗蝕圖型 210的邊界一致，或者延伸至在對應之抗蝕圖型21〇之下 15 的區域到某深度。 如在第7C囷中所示，藉著使用抗蝕圖型21〇作為光罩 ’被曝露的氧化石夕薄膜2〇2A被姓刻。在該兹刻之後，抗姓 圖型210被移去。其後，該記憶體細胞區域係以抗蝕囷型 覆蓋而且在週邊電晶體區域中的ΟΝΟ薄膜2〇2被移去。在 20 該ΟΝΟ薄膜被移去之後，抗蝕圓型被移去。 到在第7D圓中所示之狀態的過程將會作描述。該石夕基 趙201之被曝露的表面係在800到liOQ〇c的溫度下被熱 氧化以形成具有5到10nm之厚度的閘極絕緣薄膜2〇4。 砷（As)離子被植入之區域的氧化速度是為砷（As)離子未被 第28頁 本紙張尺度適用中國國家標準（挪）A4規格（210X297公董) 497228 A7 _____B7^__ 五、發明説明（α6) 植入之區域的氧化速度六到八倍。因此，在雜質摻雜區域 203的表面層中，具有4〇到60nm之厚度之由氧化矽形成 的絕緣薄膜2〇5被形成。延伸在該ΟΝΟ薄膜202下面的烏 • 嘴係形成於該絕緣薄膜2〇5的邊界。烏嘴不形成於閘極絕 5 緣薄膜2〇4的邊界，因為這薄膜係薄。就熱氧化而言，氮 化矽薄膜202Β的表面亦稍微被氧化。 到在第7Ε囷中所示之狀態的過程將會作描述。厚度 1〇〇到l5〇nm的非晶矽薄膜係藉著CVD來被形成於整個基 體表面上，而在這非晶矽薄膜上，厚度1〇〇到 150nm 的 10 WSi薄膜係藉著CVD來被形成。在非晶矽薄膜的長成期間 ’磷被摻雜到2 X 102°到3 X 1021 ctrT3之濃度。 由非晶矽薄膜與WSi薄膜形成的兩層被定以囷型俾留 下閘極線206。閘極線206係對應於在第1圓中所示的閘 極線10。蝕刻該兩層係藉著使用HC1和02之混合氣體的 15 RIE來被執行。閘極線206亦作用如每一 FET的閘極電極 ，一對雜質摻雜區域203變成源極和汲極區域，而氧化矽 薄膜202A變成閘極絕緣薄膜。 在每一 FET中，如果上表面被分割成在源極區域側上 的第一區域、在汲極區域側上的第二區域、與在該第一與 2〇 第二區域之間的第三區域的話，那麼氮化矽薄膜202B係置 放於該第一和第三區域上。這氮化矽薄膜202B係以氧化矽 薄膜202C覆蓋並且捕捉電子。 第7F圊是為顯示在兩相鄰之閘極線206之間之區域的 橫截面圖（對應於沿著在第1圖中所示之線A13-A13的橫 第29頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐〉 .......................裝..................tr.......................線. (請先閲讀背面之注意事項再填寫本頁) 497228 A7 _;___B7 五、發明説明（I ) 截面圖）。藉著使用用於留下閘極線2〇6的抗蝕圖型，硼離 子被植入以形成一通道阻礙器區域2〇7。 而且，在第三實施例中，與第一實施例類似，該氮化矽 薄膜不被置放於接近每一個建構該記憶體細胞之 FET之通 5 道區域之中央的區域，如在第7Ε圖中所示。因此，與第一 實施例類似的優點能夠被獲得。 接著，本發明的第四實施例將會配合第8Α至8D圖作 描述。從基體之平面圖觀看之第四實施例之半導體裝置的 佈局係與在第1圖中所示之第一實施例的類似。第8a至 10 8C圖係對應於顯示一個FET且沿著在第丄圖中所示之線 A2_A2的橫截面圓，而第8D囷係對應於顯示一個通道阻 礙器區域且沿著在第1圓中所示線A13_A13的橫截面圖。 到在第8A圖中所示之狀態的過程將會作描述。藉著與 配合第7A圖所描述之那些類似的過程，一 〇N〇薄膜3〇5 15 和抗蝕圖型330係形成於P-型矽基體301的表面上。然 而，雖然在第7A圖中所示的抗蝕囷型21〇係以在第工圖 中所示的Y-轴方向延伸，在第· 8A圖中所示的抗蝕圖型 33〇係以在第1圓中所示的γ_轴方向延伸並且亦覆蓋對應 於該通道阻礙器區域50的區域。該0Ν0薄膜的上氧化矽 20 薄膜305c和中間氮化矽薄膜3〇5Β係僅留在抗蝕囷型33〇 下面而一下氧化矽薄膜3〇5Α覆蓋該矽基體3〇1的整個表 面0 藉由使用該抗蝕圖型330作為光罩，砷（As)離子被植 入該石夕基想301的表面層。這離子植入係在50到9〇 keV 第30頁 本紙張尺度適用中國國家標準（CNS> A4規格（210X297公釐) 一 " (請先閲讀背面之注意事項再填寫本頁) -訂丨 •秦· 497228 A7 _____B7 _ 五、發明説明（！2幺） (請先閲讀背面之注意事項再填寫本頁} 之加速能量與2 X 1〇15到5 χ 1〇15 cm-2之劑量的條件 下被執行。在一對抗兹囷型330之外部的表面層中，雜質 #雜區域3〇2被形成，而在該對抗蝕圖型33〇之間的表面 • 層中，一中間區域303被形成〃雖然該雜質摻雜區域3〇2 5 係以在第1圖中所示的Y-轴方向延伸，該等中間區域303 係對應於個別的FET散佈性地分佈。在離子植入之後，該 等抗蝕囷型33〇被移去。 到在第8B囷中所示之狀態的過程將會作描述。該記憶 艎細胞區域係以一抗蝕圖型覆蓋而在週邊電晶體區域中的 10〇N〇薄膜305被移去。其後，覆蓋該記憶體細胞區域的抗 蝕圖型被移去。 該基體表面係在800到11〇〇〇C的溫度下被熱氧化以 形成具有5到10nm之厚度的閘極絕緣薄膜於砷（As)未被 植入的週邊電晶體區域。在坤（As)被植入的記憶體細胞區 15 域中，由於較快的氧化速度，具有40到60nm之厚度的絕 緣薄膜3〇6被形成於未以該ΟΝΟ薄膜3〇5復蓋的區域。在 這情況中，被植入的砷（As)離子係擴散以致於該雜質摻雜 區域3〇2和中間區域3 〇3橫向地加宽。雖然烏嘴係形成於 • 絕緣薄膜3〇6的相反邊界，每一烏嘴的末端僅到達一個在 • 2〇 橫向方向上比雜質摻雜區域3 02和中間區域303淺的位置 。這熱氧化稍微地氧化氮化矽薄膜3〇5B的側壁。 如在第8C囷中所示，閘極線310係形成於該基體上。 閘極線310係對應於在第1圖中所示的閘極線1〇，而且係 藉著與形成在第7E圖中所示之閘極線2〇6之過程類似的 第31頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 497228 A7 — _ B7_ 五、發明説明（巧） 過程來被形成。 第8D圖是為顯示在兩相鄰之閘極線310之間之區域的 橫截面囷（對應於沿著在第1圓中所示之線A13-A13的橫 截面圖）。藉由使用用於把閘極線310定以圖型的抗蝕圖型 5 ，硼離子被植入以形成一通道阻礙器區域307。 在該第四實施例中，在第8C圖中的左邊雜質摻雜區域 302被使用作為源極區域，而右邊雜質摻雜區域被使用作 為汲極區域。接著，請參閱第8C圖和第9A與9B圖所示 ，該第四實施例之半導體裝置的運作原理將會作描述。 10 資料係藉由藉著CHE注入來捕捉電子於ΟΝΟ薄膜305 的氮化矽薄膜3〇5Β來被寫入。資料係藉由藉著能帶間隧穿 來注入電洞於該氮化矽薄膜來被抹除。兩個位元的資料能 夠藉由獨立地捕捉電子於在源極區域上的ΟΝΟ薄膜和在沒 極區域上的ΟΝΟ薄膜來被儲存於一個記憶體細胞。 15 第9Α圖是為顯示一個記憶體細胞的橫截面圖。該記憶 體細胞具有：一源極區域3〇2S ; —汲極區域3〇2D ; —中 間區域303 ;在該源極區域302S與中間區域303之間的 一 ΟΝΟ薄膜305S ;在該汲極區域302D與中間區域303 之間的一 ΟΝΟ薄膜305D ;及一閘極線310。 20 第9Β圖顯示在0V之源極電壓與2V之汲極電壓下， 在第9Α圖中所示之記憶體細胞之電流特性的模擬結果。該 橫座標表示以"V"為單位的閘極電壓而該縱座標表示以”Α" 為單位的沒極電流。曲線a顯示電子被捕捉於在没極區域 側上之ΟΝΟ薄膜305D的狀態，曲線b顯示電子被捕捉於 第32頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁} ·、-!· ... 497228 A7 - ____B7____ 五、發明説明（3。） 在源極區域側上之0Ν0薄膜305S的狀態，而曲線C顯示 電子未被捕捉於ΟΝΟ薄膜。 例如’如果在〇與i之間的一差異電流被設定為1 χ _ 1〇-6Α的話’曲線a的狀態和曲線b的狀態能夠以足夠的 5 邊界區分。即，不管電子是否被捕捉於在汲極區域側上的 0N0薄膜305D·，要斷定電子是否被捕捉於在源極區域側上 的0Ν0薄膜305S是有可能的。如果源極和汲極電壓被顛 倒的話，要斷定電子是否被捕捉於在汲極區域側上的〇Ν〇 薄膜是有可能的。 10 在該第四實施例中，如在第8C囷中所示，該η-型中 間區域303被置放於該通道區域的中央區域。被捕捉於在 重疊該中間區域303之區域中之氮化矽薄膜305Β的電子 幾乎不影響FET的臨界值。因此，即使被捕捉於氮化矽薄 膜3〇5Β之電子的分佈在寫入/抹除運作的重覆之後具有其 15 之高峰接近該通道區域的中央，FET之臨界值上的改變能 夠被抑制。 再者’如在第3圓中所示，雖然雜質摻雜區域3〇2係 連接至重疊的導線，該中間區域3〇3係處於懸浮狀態。由 於一通孔及其類似不需供該中間區域303用，這區域可以 2〇 被製成具有微影處理之最短定以囷型寬度的尺寸。因此， 與利用在第11Α囷中所示之兩個FET比較起來，在第8C 圖中所示之兩個FET的尺寸能夠被製成細小。 接著，本發明的第五實施例將會配合第 10Α至10Ε圊 作描述。從基體之平面圓觀看之第五實施例之半導餿裝置 第33頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） .......................¥..................、玎..................線 (請先閲讀背面之注意事項再填寫本頁) 497228 A7 ____B7 五、發明説明Ul ) (請先閱讀背面之注意事項再填寫本頁) 佈局係與在第1圖中所示之第一實施例的類似。第1〇A至 10D圖係對應於顯示一個FET且沿著在第丄圖中所示之線 A2-A2的橫截面圖，而第ι〇Ε囷係對應於顯示一個通道阻 礙器區域且沿著在第1囷中所示之線A13-A13的橫截面圖 5 。製造該第五實施例之半導體裝置的方法及其之結構將會 作描述。 如在第10A圓中所示，卜型矽基體4〇1的表面係在 8〇〇到1100〇C的溫度下被熱氧化以形成厚度5到1〇nm 的氧化薄膜4〇5於該有源區域的表面上。在該氧化薄膜 10 405的表面上，抗餘圖型410被形成。該等抗蝕圖型41〇 具有與在第8A圊中所示之第四實施例的抗蝕圖型33〇相 同的圖型。 藉由使用抗钱圖型410作為光罩，珅（As)離子被植入 該矽基體401的表面層。這離子植入係在50到90 keV 15 之加速能量與2 X 101S到5 X 1〇15 cm-2之劑量的條件 下被執行。在一對抗蝕囷型410的外部，η-型雜質摻雜區 域4〇2係因此被形成，而在該對抗蝕圖型410之間，η-塑 中間區域403被形成。 如在第10Β圖中所示，該等抗蝕圊型410被移去而然 20 後該氧化薄膜4〇5係藉著氩氟酸來被移去。該基體401的 表面係因此被曝露於該有源區域。 到在第10C圖中所示之狀態的過程將會作描述。該石夕 基體的表面係在800到1100oC的溫度下被熱氧化。在;^ (As)離子未被植入的區域中，具有5到l〇nm之厚度的閉 第34頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐〉 5 鲁 10 15 20 '發明說明（於） 極絕緣薄膜406被形成，而在砷（As)離子被植入之中間區 域4〇3和雜質捧雜區域4〇2的表面上，厚度4〇到6〇nm 的^緣薄膜4〇7被形成。在砷（As)離子未被形成和被形成 之區域之間的邊界，烏嘴被形成。在該熱氧化之後，形成 於件（As)離子未被植入之區域的薄氧化矽薄膜可以被移去 而然後熱氧化係再次被執行以形成該閘極絕緣薄膜4〇6。 ^如在第10D圓中所示，一氮化矽薄膜415和一氧化矽 薄祺4ie係形成於整個基體表面上❶這兩薄膜係藉著與形 成在第5C圓中所示之ΟΝΟ薄膜6之氮化矽薄膜和氧化 石夕薄膜6C之過程類似的過程來被形成。 閘極線420係形成於該氧化矽薄膜416上。該閘極線 42〇係藉著與形成在第7Ε囷中所示之閘極線206之過程 類似的過程來被形成。 第10Ε圖是為顯示在兩相鄰之閘極線420之間之區域 的橫載面圖（對應於沿著在第1圓中所示之線Α13 -Α13的 橫截面囷）。藉著使用用於該等閘極線420定以圖型的抗姓 圖型’硼離子被植入以形成一通道阻礙器區域417。 在該第五實施例中，與該第四實施例類似，該中間區域 4〇3係置放在一對作為源極與汲極區域之雜質摻雜區域 4〇2之間。這中間區域403不連接至重疊的導線而且是為 一隔離的囷型。因此，在該第五實施例中，與第四實施例 之那些相同的優點能夠被期待。 在以上的實施例中，資料係藉著捕捉電子於ΟΝΟ薄膜 的氮化矽薄膜來被儲存。取代電子，電洞可以被捕捉來儲 第35買 本纸張尺度適用中國國家標準（CNS) Α4規格（210X 297公釐） .......................裝..................，可……—...........•緣 (請先閲讀背面之注意事項再填寫本頁) 497228 A7 ___ B7___ 五、發明説明（3b) 存資料。取代該ΟΝΟ薄膜，由絕緣材料製成的三層薄膜亦 可以被使用。在這情況中，該層要薄膜的中間層係由比其 他兩層更容易捕捉載子的材料製成。 本發明業已配合較佳的實施例來作描述。本發明並不受 5 限於以上的實施例。很明顯的是，對於熟知此項技術之人 仕而言，各種變化、改良、結合、及其類似係能夠達成。 元件標號對照表 700 $夕基艘 701 源極區域 702 汲極區域 703 通道區域 10 705 局部氧化薄膜 706 層疊薄膜 7 0 6Α 氧化矽薄膜 706Β 氮化矽薄膜 706C 氧化矽薄膜 707 閘極電極 710 $夕基艘 711 源極區域 712 汲極區域 714 通道區域 15 713 η型雜質摻雜區域 715 閘極絕緣薄膜 716 閘極電極 717 ΟΝΟ薄膜 717Α 氧化矽薄膜 717Β 氮化矽薄膜 717C 氧化矽薄膜 718 側壁分隔器 720 側壁分隔器· 2 雜質摻雜區域 20 10 閘極線 20 埸效電晶體 50 通道阻礎器區域 1 梦基體 3 絕緣薄膜 4 閘極絕緣薄膜 5 閘極電極 6 ΟΝΟ薄膜 6Α 氧化矽薄膜 6Β 氮化矽薄膜 第36頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •訂· 秦· 497228 A7 B7 五、發明説明（34 ) 5 10 15 .20 6C 氧化矽薄膜 7 側壁分隔器 25 埸氧化薄膜 26 塞子 27 導線 28 塞子 29 導線 41 主線 42 FET 40a 閘極選擇線 40b 閘極選擇線 40c 閘極選擇線 40d 閘極選擇線 7a 氧化矽薄膜 101 矽基體 104 閘極絕緣薄膜 105 閘極電極 106 閘極頂薄膜 110A 氧化矽薄膜 HOB 氮化矽薄膜 HOC 氧化矽薄膜 111 多晶矽薄膜 111a 側壁分隔器 112 雜質摻雜區域 116 閘極線 117 抗蝕圖型 115 中間絕緣薄膜 115a 中間絕緣薄膜 118 通道阻礙器區域 201 矽基體 210 抗蝕圖型 202 ΟΝΟ薄膜 202A 氧化矽薄膜 202B 氮化矽薄膜 202C 氧化矽薄膜 203 雜質摻雜區域 204 閘極絕緣薄膜· 205 絕緣薄膜 206 閘極線 207 通道阻礙器區域 305 ΟΝΟ薄膜 330 抗蝕圖型 301 矽基體 305C 氧化矽薄膜 305B 氮化矽薄膜 305A 氧化矽薄膜 302 雜質摻雜區域 303 中間區域 第37頁 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） .......................裝..................、ΤΓ..................緣 (請先閲讀背面之注意事項再填寫本頁) 497228 A7 B7 五、發明説明（35) 306 絕緣薄膜 307 通道阻礙器區域 310 閘極線 302S 源極區域 302D 汲極區域 305S ΟΝΟ薄膜 305D ΟΝΟ薄膜 401 矽基體 5 405 氧化薄膜 410 抗蝕圖型 402 雜質摻雜區域 403 中間區域 406 閘極絕緣薄膜 407 絕緣薄膜 415 氣化梦薄膜 416 氧化矽薄膜 420 10 閘極線 417 通道阻礙器區域 第38頁 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

Claims (1)

  1. 5 [10 115 20 、申請專利範固 工· 一種半導體裝置，包含： 一半導體基體； 之部緣薄膜，其係形成於該半導縣趙之表面 一閘極，極’其係形成於該閘極絕緣薄膜上； >§$薄膜，其係形成於該閘極電極的側壁上和在 極之兩側上之半導艘基艘的表面上，與該等側 '面-致’該層#薄膜具有由至少三層形成的結 ’該三層中之每-者係由絕緣材料製成，而一中晶層 係由比其他兩層更容易捕捉載子的材料製成； -側壁分隔器’其係由導電材料製成且經由該層疊 溥㈣面向該_電極的側壁與該半導體基體的表面； 導電連接元件，其電氣地連接該側壁分隔器和該 閘極電極；及 雜質摻雜區域，其係形成於沿著一個與該半導體基 體之表面平行之方向夹住該閘極電極之區域中之半導體 基體的表面層，該等雜質換雜區域的邊係置放在該層昼 薄膜下面到某深度而且不到達該閘極電極的邊界。 2 ·如申請專利範圍第1項所述之半導體裝置，更包含·· 第一絕緣薄膜，其係形成於該等雜質接雜區域的 表面上，該第一絕緣薄膜沿著一個在該層疊薄膜與該等 雜質摻雜區域之間的界面延伸到一個比該等雜質摻雜區 域之邊界淺的深度而且係比最接近該半導體基體之層養 薄膜的一層厚， 第39頁 本纸張尺度適用中S國家標準（CNS) A4規格（210X297公爱）
    、訇丨 :線政 (請先閲讀背面之注意事項再填寫本頁) r-^_Λ_ 六、申請專利範固 其中，該連接元件延伸到該第一絕緣薄膜的表面。 • 3 ·如申請專利範圍第1項所述之半導趙裝置，其中： . 該側壁分隔器凸伸比該閘極電極的頂表面和該層疊 ^ 薄膜的頂部高； 5 該半導體裝置更包含一第二絕緣薄膜，其係形成於 與該側壁分隔·器之外側壁緊密接觸之該等雜質摻雜區域 的表面上；及 該連接元件係與在一個凸伸比該層疊薄膜高之區域 中之側壁分隔器的内壁接觸及係與該閘極電極的頂表面 10 接觸。 4 ·如申請專利範圍第3項所述之半導體裝置，其中，該連 接元件延伸到該第二絕緣薄膜的頂表面。 5· —種半導體裝置，包含： 一半導體基體； 15 數個具有第一導電類型的雜質摻雜區域，其係形成 於該半導體基體的表面層、以一第一方向延伸且彼此平 行地置放； 數個閘極線，其係置放於該半導體基體上、以一個 與該第一方向橫交的第二方向延伸且以某間隔彼此平行 2〇 地置放’該閘極線係與在每一個在該閘極線與該雜質換 雜區域之間之交叉點中的雜質摻雜區域隔雜； 一 FET，其係置放於每一個在一對相鄰之雜質捧雜 區域與該閘極線之間的交叉點；及 具有與該第一導電類型相反之第二導電類型的—通 第40頁 本纸張尺度遑用中國國家揉準（CNS) Μ规格（210X297公釐） (請先閲讀背面之注意事項再蜞寫本頁) 訂丨 •線· 5 10 15 20 、申請專利範固 A8 B8 C8 D8 ，阻礙器區域’該通道阻礙器區域係形成於在兩個 第 面層 以該 方向並置之FET之通道區域之間之半導體基體的表 其中，該等FET中之每一者包含： 在對應之一對離質摻雜區域之間的通道區域； 料嫌一閘極絕緣薄膜，其係形成於該通道區域上且與該 對應之一對雜質摻雜區域分隔某距離； 二閘極電極，其係、形成於該閘極絕緣薄膜上且連接 至對應的閘極線； 一層&薄膜，其係、-致地覆蓋該閑極電極的側壁和 在該對應之-對雜質摻雜區域之每—雜質_區域與該 閘極電極之間之半導趙基艘的表面，該層I薄膜具有由 :少三層形成的結構’一中間層係由比其他兩層更容易 捕捉載子的材料製成； * -側壁分隔器’其係由導電材料製成、經由該層疊 薄膜面向該通道區域和該閘極電極的側壁、及連接至對 應的閘極線。 6·如申請專利範圍第5項所述之半導體裝置，其中·· 該等雜質接雜區域中之每-者的邊係置放於對應的 層疊薄膜下面·，及 該半導體裝置更包含一第一絕緣薄膜，其係置放在 該雜質摻雜區域與在其之間之交又點的閉極線之間，該 第一絕緣薄膜係沿著在該層疊薄膜與該雜質摻雜區域之 間的界面置放到一個比該雜質捧雜區域之邊界淺的深度 (請先閲請背面之注意事項再填寫本頁) 訂- :線灰 第41頁 本紙張尺度適用中國國家橾準（CNS) Μ規格（210X297公复） ^/228 5 10 15 20 AS B8 C8 D8 、申請專利範固 而且係比最接近該半導體基體之層疊薄膜的一層厚。 7 ·如申請專利範圍第5項所述的半導體裝置，更包含： 一第二絕緣薄膜，其係置放在該雜質摻雜區域與在 其之間之交叉點之閘極線之間，該第二絕緣薄膜係與談 侧壁分隔器之外側壁緊密接觸， 、Λ 其中，該側壁分隔器凸伸比該閘極電極的頂表面和 該層疊薄膜的頂部高，而該等閘極線中之每一者係與_ 應之側壁分隔器之凸伸部份的内壁和對應之閘極電極 頂表面接觸。 ^ 8· —種製造半導體裝置的方法，包含如下之步驟： 形成由閘極絕緣薄膜與閘極電極形成的兩層於—半 導體基體之表面的部份區域上； 形成一層疊薄膜於該半導體基體、閘極絕緣薄膜和 閘極電極的表面上，與該等表面一致，該層疊薄膜具有 由至少三層形成的結構，該三層中之每一者係由絕緣材 料製成，而一中間層係由比其他兩層更容易捕捉栽子 材料製成； . 形成一導電側壁分隔器於沿著該閘極電極之側壁之 區域中之層界薄膜的表面上； 姓刻該層疊薄膜至少到在未以該等側壁分隔器覆蓋 之區域中之中間層的底部； 藉著使用該閘極電極和該側壁分隔器作為光罩來& 入第一雜質至該半導體基體的表面層； 藉由局部地氧化未以該閘極電極和該側壁分隔器復 第42頁 本纸張尺度適用中國國家揉準（CNS> Α4規格（210X297公爱） .......................裝..................訂..................線. (請先閲讀背面之注意事項再填窝本頁} 497228 A8 B8 C8 D8六、申請專利範園 蓋之半導體基體的表面來形成一第一絕緣薄膜； 移去形成於該閘極電極之頂表面上和該側壁分隔器 之表面上之絕緣薄膜；及 形成電氣連接該閘極電極之頂表面和該側壁分隔器 5 之表面的連接元件。 9.如申請專利範圍第8項所述之方法，其中： 由閘極絕緣薄膜和閘極電極形成的兩層結構以一第 一方向在該半導體基體的表面上延伸而且係形成於彼此 平行地置放之數個區域中之每一者；及 10 形成該連接元件的步驟包含： 以導電薄膜覆蓋該半導體基體之整個表面的步驟； 把該導電薄膜定以圖型來留下數個以一與該第一方 向橫交之第二方向延伸且彼此平行地置放之閘極線的步 驟； 15 在該等閘極線被留下之後藉著使用該等閘極線作為 光罩來蝕刻該閘極電極的步驟；及 把具有與第一雜質相反之導電類型之第二雜質植入 在閘極電極被蝕刻之區域下面之半導體基鱧之表面層的 步驟。 20 10.—種製造半導體裝置的方法，包含如下之步驟： 形成由一閘極絕緣薄膜、一閘極電極和一閘極頂 薄膜形成之三層於一半導體基體之表面之部份區域上 赘 形成由一低層、一中間層和一上層形成的層疊薄 第43頁 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國Η家揉準（CNS) Μ規格（210X297公董） 5 10 15 '20 申請專利範圍 ^ 低層復蓋至少該半導艘基艘、閘極絕緣薄膜與 P_極之被曝露的表面，該中間層覆蓋該低層和閘 _薄膜的表面，該上層覆蓋該中間層，該低、中間 和上層中之每一者係由絕緣材料製成，而該中間層係 *比該低和上層更容易捕捉載子的材料製成； 形成一覆蓋該層疊薄膜之表面的第一導電薄膜； 各向異性地蝕刻該層疊薄膜和第一薄膜俾留下一 側壁分隔器，其是由該第一薄膜的一部份，及在該閘 極頂薄膜與閘極電極之側壁上之層疊薄膜的一部份製 成，並且至少移去在閘極電極未被置放之區域中之半 導體基競之表面上之層4薄膜之上和中間層及該第-薄膜， H由使用該閘極電極、閘極頂薄膜和側壁分隔器 作為光罩來把第-雜質植入該半導想基體的表面層； 形成-由絕緣材料形成的第二薄膜在該半導體基 體的整個表面上； •把該第二薄膜研磨直到該閘極頂薄膜被曝露為止 I 把留在該閘極頂薄膜之侧壁上的閉極頂薄膜和層 疊薄膜移去；及 形成-電氣地連接該閘極電極之頂表面與該側壁 分隔器之被曝露之表面的連接元件。 11·如申請專利範圍第10項所述之方法，其中· 由該閘極絕緣薄膜、閘極電極和閉極頂薄族形成 第44頁 本纸張尺度適用中國國家標準（CNS) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 497228 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 的三層結構係以一第一方向在該半導體基體的表面上 延伸而且係形成於數個彼此平行地置放之區域中之每 一者上；及 形成該連接元件的步驟包含： 5 以一第三導電薄膜覆蓋該半導體基體之整個表面 的步驟； 把該第三薄膜定以囷型俾留下數個以一與該第二 方向橫交之第二方向延伸且係彼此平行地置放之閘極 線的步驟； 10 在閘極線被留下之後藉由使用閘極線作為光罩把 該閘極電極、至少該第二薄膜之上層和側壁分隔器蝕 刻的步驟；及 把具有與第一雜質相反之導電類型之第二雜質植 入在閘極電極被蝕刻之區域下面之半導體基體之表面 15 .層的步驟。 12. —種半導體裝置，包含： 一閘極絕緣薄膜，其係形成於形成在一半導體基 體之表面層中的通道區域上； 源極與汲極區域，其係形成於該通道區域之兩側 20 區域中的表面層； 載子捕捉薄膜，其覆蓋第一和第二區域而且係由 比該閘極絕緣薄膜更容易捕捉載子的材料製成，該閘 極絕緣薄膜具有在該源極區域側上的該第一區域、在 該汲極區域側上的該第二區域及在該第一與第二區域 第45頁 本紙張尺度適用中國國家標準（CNS) Μ規格（210X297公釐） 497228 A8 B8 C8 D8 、申請專利範固 5 10 15 ，20 之間的一第三區域； 一塗層薄膜，其係由絕緣材料製成且覆蓋載子捕 捉薄膜的表面；及 一閘極電極，其連續地覆蓋在該第三區域上之閘 極絕緣薄膜與塗層薄膜之表面中之至少從在該源極區 域與通道區域之間之邊界到在該汲極區域與通道區域 之間之邊界的表面。 13· 一種半導體裝置，包含·· 一半導體基體； 數個具有第一導電類型的雜質摻雜區域，其係形 成於該半導體基體的表面層、以一第一方向延伸且彼 此平行地置放； 數個閘極線，其係置放於該半導體基體上、以一 與該第一方向橫交的第二方向延伸且彼此在某間隔下 平行地置放，該閘極線係與每一個在該閘極線與該雜 質摻雜區域之間之交又點的雜質摻雜區域隔離； 一 FET,其係置放於每一個在一對相鄰之雜質摻 雜區域與該閘極線之間的交又點；及 具有與該第一導電類型相反之第二導電類型的一 通道阻礙器區域，該通道阻礙器區域係形成於在兩個 以該第一方向並置之FET之通道區域之間之半導體基 體的表面層， 其中，該等FET中之每一者包含： 在對應之一對雜質摻雜區域之間的通道區域； ...............裝..................訂.................線· (請先閲讀背面之注意事項再填窝本頁) 第46頁 本紙張尺度逋用中國國家櫺準（CHS) Μ规格（210X297公釐） 497228
    (請先閲讀背面之注意事項再填寫本頁) 一閘極絕緣薄膜，其係形成於該通道區域上； 載子捕捉薄膜，其覆蓋第一和第二區域且係由比 該閘極絕緣薄膜更容易捕捉載子的材料製成，該閘極 絕緣薄膜的頂表面具有在該對應之一對雜質摻雜區域 5 之一側上的該第一區域、在另一側上的該第二區域、 及在該第一與第二區域之間的一第三區域；及 一塗層薄膜，其係由絕緣材料製成且覆蓋該等載 子捕捉薄膜的表面， 其中’該閘極線覆蓋該塗層薄膜和一對應之 PET 10 之閘極絕緣薄膜的第三區域並且亦作用如FET的閘極 電極。 I4· 一種製造半導體裝置的方法，包含如下之步驟： 依序地在一半導體基趙之表面上形成一閘極絕緣 薄膜、一由比該閘極絕緣薄膜更容易捕捉載子之材料 15 製成的載子捕捉薄膜、及一上絕緣薄膜； :% 形成抗餘圚型於該半導艘基體的表面上，該抗姓 圖型覆蓋形成於一對長形之第一通道區域中之上絕緣 薄膜的表面，該對長形的第一通道區域係彼此平行地 置放且分隔某距離； 20 藉由使用該等抗蝕圖型作為光罩來蝕刻該上絕緣 薄膜和載子捕捉薄膜； 在該對抗蝕圖型之間之一區域係由該等抗蝕圖型 中之一者遮蔽以致於雜質離子不被植入該被遮蔽之區 域，及在該對抗蚀囷型之外部之區域中之每一者中， 第47頁 本纸張尺度適用中國國家標準M規格（210X297公釐） !厶 ZJS
    、申請專利範® 5 10 15 ，2 0 離子植入之區域的邊界變成與該等抗蝕囷型之邊界一 致或者從該等抗蝕囷型之邊界延伸到一内部區域的: 件下，把雜質離子植入該半導體基體的表面層；” 移去該等抗蝕圓型； 形成一由絕緣材料形成的第一薄膜於在藉著該雜 質離子植入步驟被植入有離子之區域中之半導體基 的表面層；及 形成一閘極電極在覆蓋於該對第一通道區域之上 之載子捕捉薄膜的上絕緣薄膜上和在該對第一通道區 域之措的閘極絕緣薄膜上。 °° 15· 一種半導體裝置，包含： 源極和汲極區域，其係形成於一半導體基體的表 面層且係分隔某距離； 一中間區域，其係形成於在該源極與汲極區域之 間的表面層、從該源極和汲極區域分隔某距離、且係 以具有與該源極和汲極區域相同之導電類型的雜質摻 雜； ^ 閘極絕緣薄膜，其復蓋在該源極與中間區域之間 的一通道區域和在該汲極與中間區域之間的一通道區 域； 〇〇 一第一薄膜，其復蓋該源極、汲極和中間區域且 係由絕緣材料製成，該第一薄膜係比該閘極絕緣薄膜 f請先閲帑背面之注意事項再墦寫本頁) •裝. 訂丨 一載子捕捉薄膜，其係形成於該等閘極絕緣薄 m 第48頁 本纸張纽適用中國國家橾準（CNS) M規格（21〇χ297公爱） 497228 A8 B8 C8 D8 、申請專利範園 5 10 15 20 中之每一者上而且係由比該等閘極絕緣薄膜更容易捕 捉載子的材料製成； 一塗層薄膜，其係由絕緣材料製成且覆蓋該等載 子捕捉薄膜中之每一者的表面；及 一閘極電極’其覆蓋被置放於經由該中間區域來 從該等通道區域中之一者到該等通道區域中之另一者 之區域的第一薄膜和塗層薄膜。 I6·如申請專利範圍第15項所述之半導體裝置，其中，在 該等閘極絕緣薄膜中之一者上的載子捕捉薄膜和在該 等閘極絕緣薄膜中之另一者上的載子捕捉薄膜係經由 在該中間區域上之第一薄膜上的一部份來製成連續。 17· —種半導想裝置，包含： 一半導體基體； 數個具有第一導電類型的雜質摻雜區域，其係形 成於該半導艘基體的表面層、以一第一方向延伸且係 彼此平行地置放； 數個閘極線，其係置放於該半導體基體上'以一 個與該第一方向橫交的第二方向延伸且係彼此以某距 離平行地置放，該閘極線係與於每一個在該閘極線與 該雜質摻雜區域之間之交又點的雜質摻雜區域隔雜； 及 FET (請先閲讀背面之注意事項再填寫本頁) .、句丨 :線_· 其係置放於在一對相鄰之雜質摻雜區域 與該閘極線之間的交叉點， 其中，該等FET中之每一者包含： 第49頁 本紙張尺度適用中國國家標準（CNS) Μ規格（210X297公釐） ^/228 ^/228 謹s/ 、申請專利範圍 一中間區域，其係形成於在對應之一對雜質摻雜 • 區域之㈣基想表面層與該等雜冑摻雜區域分 : 隔某距離，該中間區域具有舆該等雜質摻雜區域相同 的導電類型； 閘極絕緣薄膜，其復蓋在該等雜質摻雜區域中之 每一者與該中間區域之間的通道區域； 一第一薄膜，其復蓋該對雜質摻雜區域和該中間 區域而且係由絕緣材料製成，該第一薄膜係比該等閘 極絕緣薄膜厚； 載子捕捉薄膜，其係形成於該等閘極絕緣薄膜 中之每一者上而且係由比該等閘極絕緣薄膜更容易捕 捉載子的材料製成；及 一塗層薄膜，其係由絕緣材料製成而且覆蓋該等 載子捕捉薄膜中之每一者的表面， 15 其中： 對應於個別之FET的閘極線係置放於該塗層薄膜 和第一薄膜上並且亦作用如FET的閘極電極；及 該半導體裝置更包含一具有與該第一導電類型相 反之第二導電類型的通道阻礙器區域，該通道阻礙器 20 區域係形成於在兩個以第一方向並置之FET之通道區 域之間的基體表面層。 I8 ·如申請專利範圍第17項所述之半導體裝置，其中，在 每一 FET中，於該等閘極絕緣薄膜中之一者上的載子 捕捉薄膜和於該等閘極絕緣薄膜中之另一者上的載子 第50頁 本纸張尺度適用中國國家揉準（CNS) Μ規格（210X297公釐) " ^ (請先閲讀背面之注意事項再填寫本頁) 訂丨 :線· 497228 A8 B8 C8 ____ D8 六、申請專利範園 捕捉薄膜係經由在該中間區域上之第一薄膜上的一部 份來被製成連續。 I9· 一種製造半導艘裝置的方法，包含如下之步驟： 在一半導體基體的表面上依序地形成一閘極絕緣 5 薄膜、一由比該閘極絕緣薄膜更容易捕捉載子之材料 製成的載子捕捉薄膜、及一上絕緣薄膜； 形成抗蝕圓型於該上絕緣薄膜上，該等抗蝕囷型 覆蓋一對長形的區域，該對長形的區域係彼此平行地 置放且彼此分隔某距離； 10 藉著使用該等抗蝕圖型作為光罩來蝕刻該上絕緣 薄膜和載子捕捉薄膜； 藉著使用該等抗蝕圓型作為光罩來把雜質離子植 入該半導體基想的表面層； 移去該等也蚀圖型； 15 形成一由絕緣材料製成的第一薄膜於在藉著該雜 質離子植入步驟來以離子植入之區域中之半導體基體 的表面層·，及 形成一閘極電極於該等上絕緣薄膜和在該等上絕 緣薄膜之間的第一薄膜上。 20 20·如申請專利笫19項所述之方法，其中，該半導體基體 是為一矽基體，而且在該第一薄膜形成步驟中，該第 一薄膜係藉由使用載子捕捉薄膜作為光罩來局部地氧 化該半導禮基艘的表面層來被形成。 2工· 一種製造半導體裝置的方法，包含如下之步驟： ___ 第51頁 本紙張认適用中雜準（ο®) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •馨· 丨 線%· 497228 A8 B8 C8 D8 申請專利範園 5 10 15 以抗蝕圖型覆蓋一對在由矽製成之半導體基體之 表面上的長形區域，該對長形區域係彼此平行地置放 且係彼此分隔某距離； 藉由使用該等抗蝕囷型作為光罩來把雜質離子植 入該半導體基體的表面層； 把該半導體基體的表面層氧化俾形成由氧化矽薄 膜形成的第一薄膜於雜質離子被植入之區域的表面上 及俾形成比該第一薄膜薄的閘極絕緣薄膜於雜質離子 未被植入之區域的表面上； 依序地把由比閘極絕緣薄膜更容易捕捉載子之材 料製成的載子捕捉薄膜和上絕緣薄膜形成於該第一薄 膜和閘極絕緣薄膜上；及 形成一閘極電極於在至少該閘極絕緣薄膜和在該 等閘極絕緣薄膜之間之第一薄膜上之區域中之上絕緣 .薄膜的表面上。 第52頁 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） (請先閲讀背面之注意事項再填窝本頁) :線丨
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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3650022B2 (ja) 2000-11-13 2005-05-18 三洋電機株式会社 半導体装置の製造方法
KR100385955B1 (ko) * 2001-02-13 2003-06-02 삼성전자주식회사 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법
US6927472B2 (en) * 2001-11-14 2005-08-09 International Business Machines Corporation Fuse structure and method to form the same
CN101388396B (zh) * 2001-11-21 2012-07-04 夏普株式会社 半导体存储器件及其制造和操作方法及便携式电子装置
JP4647175B2 (ja) 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
KR100452037B1 (ko) * 2002-07-18 2004-10-08 주식회사 하이닉스반도체 반도체 소자의 제조방법 및 그 소자
DE10238784A1 (de) * 2002-08-23 2004-03-11 Infineon Technologies Ag Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren
KR100480619B1 (ko) * 2002-09-17 2005-03-31 삼성전자주식회사 프로그램 및 소거 특성이 개선된 ｓｏｎｏｓ ｅｅｐｒｏｍ및 그 제조방법
JP2004178782A (ja) 2002-10-04 2004-06-24 Sharp Corp 半導体記憶装置およびその制御方法および携帯電子機器
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6777288B1 (en) 2002-11-06 2004-08-17 National Semiconductor Corporation Vertical MOS transistor
KR100521371B1 (ko) 2003-01-22 2005-10-12 삼성전자주식회사 소노스형 비휘발성 메모리 및 그 제조 방법
KR100471188B1 (ko) * 2003-01-24 2005-03-10 삼성전자주식회사 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JP2004342767A (ja) * 2003-05-14 2004-12-02 Sharp Corp 半導体記憶装置及び半導体装置、並びに携帯電子機器
JP2004342881A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置および半導体装置およびｉｃカードおよび携帯電子機器および半導体記憶装置の製造方法
JP4105031B2 (ja) 2003-05-16 2008-06-18 シャープ株式会社 補聴器
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
JP4620334B2 (ja) * 2003-05-20 2011-01-26 シャープ株式会社 半導体記憶装置、半導体装置及びそれらを備える携帯電子機器、並びにｉｃカード
JP2004349308A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
JP2004348817A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器
DE10344541A1 (de) 2003-09-25 2005-04-28 Sebert Schwingungstechnik Gmbh Dämpfungsanordnung mit einer als Dämpfungsglied dienenden Seilschlaufenanordnung
JP4334315B2 (ja) 2003-10-10 2009-09-30 株式会社ルネサステクノロジ 半導体記憶装置の製造方法
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7184315B2 (en) * 2003-11-04 2007-02-27 Micron Technology, Inc. NROM flash memory with self-aligned structural charge separation
KR100513309B1 (ko) * 2003-12-05 2005-09-07 삼성전자주식회사 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들
JP4429036B2 (ja) * 2004-02-27 2010-03-10 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4546117B2 (ja) * 2004-03-10 2010-09-15 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4640918B2 (ja) * 2004-03-11 2011-03-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
KR101068136B1 (ko) * 2004-04-02 2011-09-27 매그나칩 반도체 유한회사 반도체 장치의 게이트 전극 형성 방법
US20050275008A1 (en) * 2004-06-14 2005-12-15 Erh-Kun Lai [non-volatile memory and fabrication thereof]
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100602119B1 (ko) 2004-08-16 2006-07-19 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060084268A1 (en) * 2004-10-15 2006-04-20 Martin Verhoeven Method for production of charge-trapping memory cells
US7238974B2 (en) 2004-10-29 2007-07-03 Infineon Technologies Ag Semiconductor device and method of producing a semiconductor device
WO2006045278A1 (de) * 2004-10-29 2006-05-04 Infineon Technologies Ag Halbleiterschaltungsanordnung und verfahren zum herstellen einer halbleiterschaltungsanordnung
KR100652384B1 (ko) 2004-11-08 2006-12-06 삼성전자주식회사 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
CN100346470C (zh) * 2004-12-15 2007-10-31 旺宏电子股份有限公司 非易失性存储单元及其制造方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
JP2006302985A (ja) * 2005-04-18 2006-11-02 Renesas Technology Corp 不揮発性半導体装置の製造方法
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
WO2007043157A1 (en) 2005-10-03 2007-04-19 Nscore Inc. Nonvolatile memory device storing data based on change in transistor characteristics
KR100678318B1 (ko) * 2005-12-16 2007-02-02 동부일렉트로닉스 주식회사 풀리실리사이드 게이트 형성 방법
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
JP4799229B2 (ja) * 2006-03-14 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置の製造方法
US7847335B2 (en) * 2006-04-11 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory device having a generally L-shaped cross-section sidewall SONOS
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
DE102006019836B4 (de) * 2006-04-28 2016-09-01 Globalfoundries Inc. Verfahren zum Reduzieren von Siliziddefekten durch Entfernen von Kontaminationsstoffen vor der Drain/Source-Aktivierung
US8283263B2 (en) * 2006-07-05 2012-10-09 Globalfoundries Singapore Pte. Ltd. Integrated circuit system including nitride layer technology
WO2008008672A2 (en) * 2006-07-10 2008-01-17 Great Wall Semiconductor Corporation Bi-directional mosfet power switch with single metal layer
US7795644B2 (en) * 2007-01-04 2010-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with stress memory effect and fabrication methods thereof
US7483290B2 (en) 2007-02-02 2009-01-27 Nscore Inc. Nonvolatile memory utilizing hot-carrier effect with data reversal function
US7518917B2 (en) 2007-07-11 2009-04-14 Nscore Inc. Nonvolatile memory utilizing MIS memory transistors capable of multiple store operations
US7542341B2 (en) 2007-08-20 2009-06-02 Nscore, Inc. MIS-transistor-based nonvolatile memory device with verify function
US7463519B1 (en) 2007-08-22 2008-12-09 Nscore Inc. MIS-transistor-based nonvolatile memory device for authentication
US7460400B1 (en) 2007-08-22 2008-12-02 Nscore Inc. Nonvolatile memory utilizing MIS memory transistors with bit mask function
US7511999B1 (en) 2007-11-06 2009-03-31 Nscore Inc. MIS-transistor-based nonvolatile memory with reliable data retention capability
US7630247B2 (en) 2008-02-25 2009-12-08 Nscore Inc. MIS-transistor-based nonvolatile memory
US7639546B2 (en) 2008-02-26 2009-12-29 Nscore Inc. Nonvolatile memory utilizing MIS memory transistors with function to correct data reversal
KR20090120119A (ko) 2008-05-19 2009-11-24 삼성전자주식회사 미세 소노스 트랜지스터 및 그 제조 방법
US7733714B2 (en) 2008-06-16 2010-06-08 Nscore Inc. MIS-transistor-based nonvolatile memory for multilevel data storage
US7821806B2 (en) 2008-06-18 2010-10-26 Nscore Inc. Nonvolatile semiconductor memory circuit utilizing a MIS transistor as a memory cell
JP5405066B2 (ja) * 2008-07-28 2014-02-05 スパンション エルエルシー 半導体装置の製造方法
US7791927B1 (en) 2009-02-18 2010-09-07 Nscore Inc. Mis-transistor-based nonvolatile memory circuit with stable and enhanced performance
US8213247B2 (en) 2009-11-16 2012-07-03 Nscore Inc. Memory device with test mechanism
US8259505B2 (en) 2010-05-28 2012-09-04 Nscore Inc. Nonvolatile memory device with reduced current consumption
US8451657B2 (en) 2011-02-14 2013-05-28 Nscore, Inc. Nonvolatile semiconductor memory device using MIS transistor
TWI469269B (zh) * 2011-11-18 2015-01-11 Winbond Electronics Corp 嵌入式快閃記憶體之字元線的製造方法
US9159404B2 (en) 2014-02-26 2015-10-13 Nscore, Inc. Nonvolatile memory device
JP2016009745A (ja) * 2014-06-24 2016-01-18 富士通株式会社 電子部品、電子部品の製造方法及び電子装置
JP6400547B2 (ja) * 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
US9484072B1 (en) 2015-10-06 2016-11-01 Nscore, Inc. MIS transistors configured to be placed in programmed state and erased state
US9966141B2 (en) 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
CN110854184B (zh) * 2018-08-03 2023-04-07 联华电子股份有限公司 半导体元件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472313B2 (ja) * 1992-05-25 2003-12-02 ローム株式会社 不揮発性記憶装置
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5467308A (en) * 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
JP3630491B2 (ja) 1996-03-18 2005-03-16 株式会社東芝 半導体装置
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
JP3973819B2 (ja) 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
TW488064B (en) 1999-03-08 2002-05-21 Toshiba Corp Nonvolatile semiconductor device and manufacturing method, nonvolatile semiconductor memory device and manufacturing method, and semiconductor memory device mixed with nonvolatile and volatile semiconductor memory devices and manufacturing method
JP3430084B2 (ja) * 1999-10-22 2003-07-28 富士通株式会社 不揮発性半導体記憶装置の製造方法
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法

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