TW202218125A - 具有劃分閘極的立體nand記憶體元件 - Google Patents

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Abstract

本發明提供了一種半導體元件。所述半導體元件包括沿著垂直於所述半導體元件的基底的垂直方向交替堆疊的字元線層和絕緣層。所述半導體元件包括通道結構，所述通道結構沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層。所述通道結構的垂直於所述垂直軸的橫截面包括彼此間隔開的通道層區段。

Description

具有劃分閘極的立體NAND記憶體元件
本申請描述了總體上涉及半導體記憶體元件的實施例。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
快閃記憶體元件最近已經得到快速發展。快閃記憶體元件能夠在不施加電壓的情況下長時間保存儲存的資料。此外，快閃記憶體元件的讀取速率相對較高，並且容易進行擦除儲存的資料以及將資料重寫到快閃記憶體元件中。因此，快閃記憶體元件已被廣泛用於微型電腦、自動控制系統等中。為了增大快閃記憶體元件的位元密度並減小快閃記憶體元件的位成本，已經開發了立體（3D）NAND（與非）快閃記憶體元件。
近年來，隨著3D-NAND的單元層超過100層，對蝕刻輪廓控制、尺寸均勻性和生產率之間的權衡進行管理是越來越有挑戰性的。例如，隨著3D-NAND記憶體元件的位元密度增大，不同堆疊層（例如，上部堆疊層和下部堆疊層）中的通道孔的對準問題，或基於雙重圖案化的高密集度通道孔的連接問題正在惡化。
在本發明中，提供了針對具有劃分閘極的3D-NAND記憶體元件及其製造方法的實施例。
在本發明中，提供了一種半導體元件。半導體元件可以包括沿著垂直於半導體元件的基底的垂直方向交替堆疊的字元線層和絕緣層。半導體元件可以包括沿著垂直方向延伸透過字元線層和絕緣層的通道結構。通道結構的垂直於垂直方向的橫截面可以包括彼此間隔開的通道層區段。
半導體元件可以進一步包括在垂直方向上延伸的閘極介電結構和在垂直方向上延伸的閘極功能結構。閘極介電結構的垂直於垂直方向的橫截面可以具有閉環構造，並且閘極功能結構的垂直於垂直方向的橫截面可以具有開環構造。
在本發明的其中一些實施例中，閘極介電結構可以包括阻擋層、電荷捕獲層和穿隧層。閘極功能結構可以包括通道層區段。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層直接接觸。電荷捕獲層可以形成在阻擋層的內表面之上，並且穿隧層可以形成在電荷捕獲層的內表面之上，其中通道層區段可以佈置在穿隧層的內表面之上並透過介電層彼此間隔開。
在本發明的其中一些實施例中，閘極介電結構可以包括阻擋層和電荷捕獲層。閘極功能結構可以包括穿隧層區段和通道層區段。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層接觸。電荷捕獲層可以形成在阻擋層的內表面之上。穿隧層區段可以形成在電荷捕獲層的內表面之上並透過介電層彼此間隔開。通道層區段可以佈置在穿隧層區段的內表面之上並透過介電層彼此間隔開。
在示例性實施例中，閘極介電結構可以包括阻擋層，並且閘極功能結構可以包括電荷捕獲層區段、穿隧層區段和通道層區段。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層接觸。電荷捕獲層區段可以形成在阻擋層的內表面之上並透過介電層彼此間隔開。穿隧層區段可以形成在電荷捕獲層的內表面之上並透過介電層彼此間隔開。通道層區段可以佈置在穿隧層區段的內表面之上並透過介電層彼此間隔開。
在半導體元件的通道結構中，通道層區段中的第一通道層區段可以沿著穿隧層區段中的第一穿隧層區段設置，並且穿隧層區段中的第一穿隧層區段可以沿著電荷捕獲層區段中的第一電荷捕獲層區段設置。
在本發明的其中一些實施例中，通道結構的橫截面可以具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓之一。另外，通道結構的橫截面的第一長軸與通道結構的橫截面的第一短軸之比值可以在1/2至3/5的範圍內。
在本發明的其中一些實施例中，第一對通道層區段可以沿著通道結構的橫截面的第一長軸分離地佈置。第二對通道層區段可以沿著橫截面的第二長軸分離佈置。
根據本發明的另一方面，提供了一種用於形成半導體的方法。在該方法中，字元線層和絕緣層可以沿著垂直於基底的垂直方向交替堆疊。隨後可以形成通道結構，其中通道結構可以沿著垂直方向延伸穿過字元線層和絕緣層。通道結構的垂直於垂直方向的橫截面可以包括短軸和長軸。可以執行蝕刻製程以蝕刻通道結構的通道層以在通道結構中形成通道層區段，其中通道層區段可以彼此間隔開。
在本發明的其中一些實施例中，為了形成通道結構，可以首先形成通道孔。通道孔可以沿著垂直方向延伸穿過字元線層和絕緣層。通道孔可以具有側壁和底部。通道孔的垂直於垂直軸的橫截面可以包括短軸和長軸。可以沿著通道孔的側壁形成阻擋層，其中阻擋層可以圍繞垂直軸同心地設置並且與字元線層和絕緣層直接接觸。電荷捕獲層可以形成在阻擋層的內表面之上。穿隧層可以形成在電荷捕獲層的內表面之上。此外，通道層可以形成在穿隧層的內表面之上。隔離層可以形成在通道層的內表面之上，其中間隙可以位於通道結構中並被隔離層包圍。
在替代實施例中，通道結構的橫截面可以具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓之一。在本發明的其中一些實施例中，通道結構的長軸與短軸之比值可以在1/2至3/5的範圍內。
在本發明的其中一些實施例中，可以執行蝕刻製程以蝕刻隔離層和通道層，使得間隙被擴大並且通道層被蝕刻成沿著通道結構的橫截面的長軸分離地佈置的通道層區段。介電層隨後可以沉積在間隙中，使得通道層區段透過介電層彼此間隔開。
在本發明的其中一些實施例中，可以執行蝕刻製程以蝕刻隔離層、通道層、穿隧層和電荷捕獲層。隨後可以在透過蝕刻製程擴大的間隙中沉積介電層。因此，可以將通道層蝕刻成透過介電層彼此間隔開並且沿著通道結構的橫截面的長軸佈置的通道層區段。可以將穿隧層蝕刻成透過介電層彼此間隔開並且沿著通道結構的橫截面的長軸佈置的穿隧層區段。可以將電荷捕獲層蝕刻成透過介電層彼此間隔開並且沿著通道結構的橫截面的長軸佈置的電荷捕獲層區段。
當透過蝕刻製程蝕刻隔離層、通道層、穿隧層和電荷捕獲層時，可以沿著穿隧層區段中的第一穿隧層區段形成通道層區段中的第一通道層區段，並且可以沿著電荷捕獲層區段中的第一電荷捕獲層區段形成穿隧層區段中的第一穿隧層區段。
根據本發明的另一方面，提供了一種半導體元件。半導體元件可以包括陣列區域和階梯區域。陣列區域和階梯區域可以彼此相鄰設置並且形成在交替的字元線層和絕緣層的堆疊層中，該堆疊層形成在半導體元件的基底之上。半導體元件還可以包括通道結構。通道結構可以設置在陣列區域中並且沿著垂直於基底的垂直方向延伸穿過堆疊層。半導體元件可以包括形成在階梯區域中的字元線接觸，其中，字元線接觸從階梯區域的字元線層沿著垂直方向延伸。通道結構的垂直於垂直方向的橫截面可以包括通道層區段，其中通道層區段可以彼此間隔開。
在本發明的其中一些實施例中，通道結構可以包括閘極介電結構和閘極功能結構。閘極介電結構可以包括阻擋層、電荷捕獲層和穿隧層。閘極功能結構可以包括通道層區段。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層接觸。電荷捕獲層可以形成在阻擋層的內表面之上。穿隧層可以形成在電荷捕獲層的內表面之上。通道層區段可以佈置在穿隧層的內表面之上並且透過介電層彼此間隔開。
在其他實施例中，通道結構可以包括閘極介電和閘極功能結構。閘極介電結構可以包括阻擋層和電荷捕獲層。閘極功能結構可以包括穿隧層區段和通道層區段。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層接觸。電荷捕獲層可以形成在阻擋層的內表面之上。穿隧層區段可以形成在電荷捕獲層的內表面之上，並且透過介電層彼此間隔開。通道層區段可以佈置在穿隧層區段的內表面之上，並且透過介電層彼此間隔開。
在本發明的其中一些實施例中，通道結構可以包括包括阻擋層的閘極介電結構和包括電荷捕獲層區段、穿隧層區段和通道層區段的閘極功能結構。阻擋層可以在垂直方向上延伸並且與字元線層和絕緣層接觸。電荷捕獲層區段可以形成在阻擋層的內表面之上並且透過介電層彼此間隔開。穿隧層區段可以形成在電荷捕獲層的內表面之上，並且透過介電層彼此間隔開。通道層區段可以佈置在穿隧層區段的內表面之上並且透過介電層彼此間隔開。
在本發明的其中一些實施例中，提供一種半導體元件，包括沿著垂直於所述半導體元件的一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層，以及沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
在本發明的其中一些實施例中，還包括在所述垂直方向上延伸的一閘極介電結構，以及在所述垂直方向上延伸的一閘極功能結構，其中所述閘極介電結構的垂直於所述垂直方向的橫截面具有一閉環構造，並且所述閘極功能結構的垂直於所述垂直方向的橫截面具有一開環構造。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層、一電荷捕獲層和一穿隧層，並且所述閘極功能結構包括所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層和一電荷捕獲層，並且所述閘極功能結構包括多個穿隧層區段和多個所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層，並且所述閘極功能結構包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段設置，並且所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段設置。
在本發明的其中一些實施例中，所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓之一。
在本發明的其中一些實施例中，所述通道結構的所述橫截面的第一長軸與所述通道結構的所述橫截面的第一短軸之比值在1/2至3/5的範圍內。
在本發明的其中一些實施例中，一第一對所述通道層區段沿著所述通道結構的所述橫截面的所述第一長軸分離地佈置。
在本發明的其中一些實施例中，一第二對所述通道層區段沿著所述橫截面的第二長軸分離地佈置。
在本發明的其中一些實施例中，提供一種用於形成半導體的方法，包括形成沿著垂直於一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層，形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，所述通道結構的垂直於所述垂直方向的橫截面包括一短軸和一長軸，以及執行一蝕刻製程，以蝕刻所述通道結構的一通道層，以在所述通道結構中形成多個通道層區段，所述通道層區段彼此間隔開。
在本發明的其中一些實施例中，形成所述通道結構還包括形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道孔，所述通道孔具有一側壁、一底部和垂直於所述垂直方向並且包括所述短軸和所述長軸的橫截面，沿著所述通道孔的所述側壁形成一阻擋層，所述阻擋層圍繞所述垂直軸同心地設置，並且與所述字元線層和所述絕緣層直接接觸，在所述阻擋層的一內表面之上形成一電荷捕獲層，在所述電荷捕獲層的一內表面之上形成一穿隧層，在所述穿隧層的一內表面之上形成所述通道層，以及在所述通道層的一內表面之上形成一隔離層，其中，一間隙位於所述通道結構中，並且被所述隔離層包圍。
在本發明的其中一些實施例中，所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓、或四葉形輪廓之一，並且所述通道結構的所述長軸與所述短軸之比值在1/2至3/5的範圍內。
在本發明的其中一些實施例中，執行所述蝕刻製程還包括執行所述蝕刻製程，以蝕刻所述隔離層和所述通道層，使得所述間隙擴大，並且所述通道層被蝕刻成所述通道層區段，所述通道層區段沿著所述通道結構的所述橫截面的所述長軸分離地佈置，以及在所述間隙中沉積一介電層，使得所述通道層區段透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，執行所述蝕刻製程還包括執行所述蝕刻製程，以蝕刻所述隔離層、所述通道層、所述穿隧層和所述電荷捕獲層，以及在經過所述蝕刻而被製程擴大的所述間隙中沉積一介電層，其中所述通道層被蝕刻成多個所述通道層區段，所述多個通道層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置，所述穿隧層被蝕刻成多個穿隧層區段，所述多個穿隧層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置，並且所述電荷捕獲層被蝕刻成多個電荷捕獲層區段，所述電荷捕獲層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置。
在本發明的其中一些實施例中，所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段形成，並且所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段形成。
在本發明的其中一些實施例中，提供一種半導體元件，包括一陣列區域和一階梯區域彼此相鄰設置，並且形成在交替的多個字元線層和多個絕緣層的一堆疊層中，所述堆疊層形成在所述半導體元件的一基底之上，一通道結構，其設置在所述陣列區域中，並且沿著垂直於所述基底的一垂直方向延伸穿過所述堆疊層，以及形成在所述階梯區域中的一字元線接觸，所述字元線接觸從所述階梯區域的所述字元線層沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層、一電荷捕獲層、一穿隧層的一閘極介電結構、以及包括多個所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層和一電荷捕獲層的一閘極介電結構、以及包括多個穿隧層區段和所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層的一閘極介電結構、以及包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
以下公開內容提供了用於實施所提供主題的不同特徵的許多不同實施例或示例。以下描述部件和佈置的具體示例以簡化本發明。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中在第二特徵之上或上形成第一特徵可以包括其中第一特徵和第二特徵可以直接接觸的實施例，並且還可以包括其中在第一特徵與第二特徵之間可以形成附加特徵以使得第一和第二特徵可以不直接接觸的實施例。另外，本發明可以在各示例中重複附圖標記的數位和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或構造之間的關係。
此外，為了便於描述，本文中可以使用例如“在...下面”、“在...下方”、“下部”、“在...上方”、“上部”之類的空間相對術語，以描述一個元件或特徵相對於另一個或多個元件或特徵的如圖所示的關係。除了在圖中描述的取向之外，所述空間相對術語還旨在涵蓋元件在使用或操作步驟中的不同取向。裝置可以以其他方式定向（旋轉90度或以其他取向），並且本文中使用的空間相對描述語可以同樣地被相應地解釋。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向（除了圖中所示的方位之外）。所述裝置可以面向其它方向（旋轉90度或在其它方向），並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（例如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層（其中形成接觸、互連線和/或垂直互連接入（VIA））和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上（標稱上）/名義上（標稱上）地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，例如NAND串）的立體（3D）半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
3D-NAND元件可以包括形成在字元線層和絕緣層的堆疊層中的階梯區域和陣列區域。字元線層和絕緣層可以交替地設置在基底之上。字元線層可以包括依序地設置在基底之上的底部選擇閘極（BSG）層、閘極層（或字元線層）和頂部選擇閘極（TSG）層。陣列區域可以包括多個通道結構。各個通道結構可以耦合到字元線層以形成相應的垂直NAND儲存單元串。垂直NAND儲存單元串可以包括一個或多個底部選擇電晶體（BST）、多個儲存單元（MC）以及一個或多個頂部選擇電晶體（TST），它們沿著基底的高度方向（或Z方向）順序且串聯地設置在基底之上。BST可以由通道結構和BSG層形成，MC可以由通道結構和字元線層形成，並且TST可以由通道結構和TSG層形成。
在這種3D-NAND元件中，階梯區域可以包括形成在BSG層、字元線層和TSG層中的階梯。字元線接觸可以進一步形成在階梯上以連接到BSG層、字元線層和TSG層。
在相關示例中，可以穿過具有同心佈置（例如圍繞中心軸圓形佈置）的多個材料層的通道孔形成通道結構。通道孔可以是同心圓，並且多個層可以包括依序地填充在同心圓中的阻擋層（例如，SiO層）、電荷捕獲層（例如，SiN層）、穿隧層（例如，SiO層）和通道層（例如，多晶矽層）。另外，同心圓可以填充有絕緣層（例如，SiO層），以便形成從通道結構的頂部到底部的連續電荷捕獲儲存結構。形成這種通道結構的優點在於，可以透過以最小的成本增加同心圓的密度和堆疊層的數量來最大化儲存密度。然而，隨著3D-NAND記憶體元件的位元密度增加，不同堆疊層（例如，上部堆疊層和下部堆疊層）中的通道孔的對準問題或基於雙重圖案化的通道孔的連接問題是越來越不好。
在本發明中，可以基於劃分閘極（或劃分單元）來提高3D-NAND的位元密度。可以透過將通道層劃分成通道結構中的通道層區段來形成劃分單元。因此，可以將單個儲存單元串劃分成多個儲存單元串。為了劃分通道層，可以基於具有異向性輪廓的通道孔來形成通道結構，該異向性的輪廓例如是具有長軸和短軸的橢圓形輪廓（或半橢圓形輪廓）。因此，可以應用蝕刻製程（例如，濕式蝕刻或乾式蝕刻）來蝕刻通道層。通道層沿著長軸的橫截面可以保留，並且通道層沿著短軸的橫截面可以被去除。在本發明的其中一些實施例中，蝕刻製程可以進一步將穿隧層和電荷捕獲層切割成穿隧層區段和電荷捕獲層區段，以減少儲存單元串之間的干擾並提高可靠性。
圖1是示例性3D-NAND記憶體元件100（也稱為記憶體元件100）的截面圖。如圖1所示，3D-NAND記憶體元件100可以具有基底10。多個字元線層和多個絕緣層交替地堆疊在基底10之上。在圖1的示例性實施例中，包括16個字元線層(12a、12b、12c…12n、12o、12p)和17個絕緣層(14a、14b…、14p、14q)。應注意，圖1僅是示例，並且基於元件結構可以包括任何數量的字元線層和絕緣層。
在本發明的其中一些實施例中，最下面的字元線層12a可以用作連接到BST的閘極的底部選擇閘極（BSG）層。在本發明的其中一些實施例中，在BSG層12a之上的一個或多個字元線層（例如字元線層12b-12c）可以是連接到虛設儲存單元（虛設MC）的閘極的虛設字元線層（或虛設BSG層）。BST和虛設MC一起可以控制陣列公共源（ACS）區域16和儲存單元之間的資料傳輸。
在本發明的其中一些實施例中，最上面的字元線層12p可以用作連接到TST的閘極的頂部選擇閘極（TSG）層。在本發明的其中一些實施例中，TSG層12p下方的一個或多個字元線層（例如字元線層12n-12o）可以是連接到虛設儲存單元（虛設MC）的閘極的虛設字元線層（或虛設TSG層）。TST和虛設MC一起控制位元線（未示出）和儲存單元之間的資料傳輸。
絕緣層位於基底10上並且與字元線層交替佈置。字元線層透過絕緣層彼此間隔開。另外，字元線層1透過絕緣層的最下面的絕緣層14a與基底10分離。
在本發明的其中一些實施例中，首先使用犧牲字元線層（例如，SiN）形成圖1中所示的字元線層。犧牲字元線層可以被去除並被高K層、膠合層和一個或多個金屬層替換。高K層可以由氧化鋁（Al 2O 3）和/或氧化鉿（HfO 2）和/或氧化鉭（Ta 2O 5）和/或高K（介電常數）的另一種材料製成。金屬層可以由例如鎢（W）、鈷（Co）製成。根據產品規格、元件操作步驟、製造能力等的要求，字元線可以具有在10nm至100nm的範圍內的厚度。在圖1的實施例中，絕緣層可以由厚度為5nm至50nm的SiO 2製成。
在本發明的其中一些實施例中，3D-NAND記憶體元件100可以具有陣列區域100A和兩個階梯區域100B-100C。階梯區域100B-100C可以位於陣列區域100A的兩側。字元線層和絕緣層可以延伸到具有階梯形輪廓或台階形輪廓的階梯區域100B-100C中。3D-NAND記憶體元件100可以在陣列區域100A中包括多個通道結構18。通道結構18沿著基底的Z方向（也稱為垂直方向或高度方向）形成在基底10之上。如圖1所示，包括五個通道結構18。然而，圖1僅是示例，並且任何數量的通道結構18可以被包括在3D-NAND記憶體元件100中。通道結構18可以延伸穿過字元線層12a-12p和絕緣層14a-14q，並且進一步延伸到基底10中，以形成垂直儲存單元串的陣列。
要指出的是，圖中包括了x、y和z軸，以進一步例示3D記憶體元件中元件之間的空間關係。基底包括在x-y平面中橫向延伸的兩個橫向表面：晶圓前側的前表面和與晶圓前側相對的後側的後表面。x和y方向是晶圓平面中的兩個正交方向：x方向是字元線方向，y方向是位元線方向。z軸垂直於x軸和y軸兩者。如本文所用，在基底在z方向上被定位在半導體元件的最低平面中時，在z方向（垂直於x-y平面的垂直方向）上相對於半導體元件的基底（例如，基底10）判斷半導體元件（例如，3D記憶體元件100）的一個部件（例如，層或元件）在另一個部件（例如，層或元件）“上”、“上方”還是“下方”。在整個本發明中應用相同的標記法來描述空間關係。
各個垂直儲存單元串可以包括對應的通道結構，其耦合到字元線層12以形成一個或多個底部選擇電晶體（BST）、多個儲存單元（MC）和一個或多個頂部選擇電晶體（TST）。BST、MC和TST順序且串聯地設置在基底之上。另外，各個通道結構18還可以包括圍繞垂直軸B-B’同心地佈置的通道層、穿隧層、電荷捕獲層和阻擋層。
3D-NAND記憶體元件100可以具有多個縫隙結構（或閘極線縫隙結構）。例如，在圖1中包括兩個縫隙結構20a-20b。在本發明的其中一些實施例中，後閘極製造技術用於形成3D-NAND記憶體元件100，因此形成縫隙結構以説明去除犧牲字元線層以及形成真正的閘極。在本發明的其中一些實施例中，縫隙結構可以由導電材料製成並且位於陣列公共源極（ACS）區域16上以用作接觸，其中陣列公共源極區域形成在基底10中以用作公共源極。在本發明的其中一些實施例中，縫隙結構可以由介電材料製成以用作分離結構。在圖1的示例性實施例中，縫隙結構20a-20b位於陣列區域100A的兩個相對邊界處，並連接到陣列公共源極區域16。
在本發明的其中一些實施例中，縫隙結構20a-20b可以延伸穿過字元線層12和絕緣層14，並且還沿著基底10的第一方向（也稱為長度方向或X方向）延伸。在本發明的其中一些實施例中，縫隙結構20a-20b可以具有介電間隔體26、導電層30和接觸28。介電間隔體26沿著縫隙結構的側壁形成並與字元線層和絕緣層直接接觸。沿著介電間隔體26並在陣列公共源極區域16之上形成導電層30。沿著介電間隔體26並在導電層30之上形成接觸28。在圖1的實施例中，介電間隔體26由SiO 2製成，導電層30由多晶矽製成，並且接觸28由鎢製成。
3D-NAND記憶體元件100可以具有多個字元線接觸結構22。字元線接觸結構22形成在介電層24中並且位於字元線層12上，以連接到字元線層12。為了簡單和清楚起見，在各個階梯區域100B和100C中僅示出了三個字元線接觸結構22。字元線接觸結構22可以進一步耦合到閘極電壓。閘極電壓可以透過字元線層施加到BST、MC和TST的閘極，以相應地操作步驟BST、MC和TST。
圖2A是示出垂直於垂直軸B-B’的第一示例性通道結構18a的橫截面的俯視圖。如圖2A所示，通道結構18a可以包括橢圓形橫截面。橢圓形橫截面可以包括垂直於垂直軸B-B’的短軸C-C’和長軸D-D’。通道結構18a可以具有在Z方向（或垂直方向）上形成的阻擋層212，其中阻擋層212與字元線層12和絕緣層14直接接觸。通道結構18a可以包括形成在阻擋層212的內表面之上的電荷捕獲層210，和形成在電荷捕獲層210的內表面之上的穿隧層208。通道結構18a可以進一步包括通道層，通道層具有開環構造並且包括在穿隧層208的內表面之上的通道層區段206a和206b。在本發明的其中一些實施例中，阻擋層212、電荷捕獲層210、穿隧層208、以及通道層區段206a和206b可以在Z方向上圍繞垂直軸B-B’同心地佈置。另外，通道層區段206a和206b可以沿著長軸D-D’分離地佈置。
仍然參考圖2A，介電層204可以設置在通道層區段206a和206b之間，使得通道層區段206a和206b彼此間隔開。介電層204可以進一步沿著通道層區段206a和206b的內表面以及穿隧層208的內表面佈置。通道結構18a可以包括沿著通道層區段206a和206b的內表面形成的頂部通道接觸214a和214b。例如，頂部通道接觸214a可以沿著通道層區段206a的內表面形成，並且頂部通道接觸214b可以沿著通道層區段206b的內表面形成。
在本發明的其中一些實施例中，通道結構18a的橢圓形橫截面的短軸C-C’和長軸D-D’可以具有1/2至3/5的範圍。
圖2A中的通道結構18a示出了雙相劃分單元構造，其中可以基於具有採用開環構造的通道層的通道結構18a來形成兩個分離的儲存單元串。例如，可以基於通道層區段206a、頂部通道接觸214a、阻擋層212、電荷捕獲層210和穿隧層208形成第一儲存單元串。可以基於通道層區段206b、頂部通道接觸214b、阻擋層212、電荷捕獲層210和穿隧層208形成第二儲存單元串。在相關元件中，通道層可以具有閉環構造。因此，與相關元件相比，元件100的位元密度可以加倍。
圖2B是示出了第二示例性通道結構18b的垂直於垂直軸B-B’的橫截面的俯視圖。與圖2A中的通道結構18a相比，穿隧層208和電荷捕獲層210也可以被通道結構18b中的介電層204分離。如圖2B所示，穿隧層208可以具有開環構造，並且包括沿通道結構18b的橫截面的長軸D-D’佈置的穿隧層區段208a和208b。電荷捕獲層210可以具有開環構造，並且包括沿著長軸D-D’佈置的電荷捕獲層區段210a和210b。在本發明的其中一些實施例中，阻擋層212、電荷捕獲層區段210a和210b、穿隧層區段208a和208b以及通道層區段206a和206b可以在Z方向上圍繞垂直軸B-B'同心地佈置。
仍參考圖2B，可以基於通道層區段206a、頂部通道接觸214a、阻擋層212、電荷捕獲層區段210a和穿隧層區段208a形成第一儲存單元串，其中通道層區段206a沿著穿隧層區段208a的內表面設置，並且穿隧層區段208a沿著電荷捕獲層區段210a的內表面設置。可以基於通道層區段206b、頂部通道接觸214b、阻擋層212、電荷捕獲層區段210b和穿隧層區段208b形成第二儲存單元，其中通道層區段206b沿著穿隧層區段208b的內表面設置，並且穿隧層區段208b沿著電荷捕獲層區段210b的內表面佈置。透過將開環構造引入穿隧層和電荷捕獲層，可以防止第一儲存單元串和第二儲存單元串中的資料干擾，並且可以提高元件100中的元件可靠性。
圖2C是示出第三示例性通道結構18c的垂直於垂直軸B-B’的橫截面的俯視圖。如圖2C所示，通道結構18c可以具有四葉形橫截面，其包括短軸E-E’和F-F’以及長軸G-G’和H-H’。短軸E-E’和F-F’以及長軸G-G’和H-H’可以垂直於垂直軸B-B’。在本發明的其中一些實施例中，短軸與長軸之比值可以具有1/2至3/5的範圍。通道結構18c可以具有在Z方向（或垂直方向）上形成的阻擋層212，其中阻擋層212與字元線層12和絕緣層14直接接觸。通道結構18c可以包括形成在阻擋層212的內表面之上的電荷捕獲層210和形成在電荷捕獲層210的內表面之上的穿隧層208。通道結構18a可以進一步包括具有開環構造的通道層206。例如，通道層206可以由在穿隧層208的內表面之上的四個通道層區段206a-206d形成。
在本發明的其中一些實施例中，阻擋層212、電荷捕獲層210、穿隧層208和通道層區段206a-206d可以在Z方向上圍繞垂直軸B-B’同心地佈置。另外，通道層區段206a-206d可以彼此間隔開並且沿著長軸G-G’和H-H’佈置。在圖2C的示例性實施例中，通道層區段206a和206c可以沿著長軸H-H’佈置，並且通道層區段206b和206d可以沿著長軸G-G’佈置。通道結構18c還可以包括介電層204，其沿著穿隧層208和通道層區段206a-206d的內表面設置。介電層204可以進一步佈置在206a-206d之間，使得通道層區段206a-206d透過介電層204彼此間隔開。為了簡單和清楚起見，在圖2C中未提供通道結構18c的可以沿著通道層區段206a-206d的內表面形成的頂部通道接觸。
圖2C中的通道結構18c示出了四相劃分單元構造，其中可以基於通道結構18c和字元線層12形成四個分離的儲存單元串。例如，可以基於通道層區段206a、阻擋層212、電荷捕獲層210和穿隧層208形成第一儲存單元串。可以基於通道層區段206b、阻擋層212、電荷捕獲層210和穿隧層208形成第二儲存單元。可以基於通道層206c、阻擋層212、電荷捕獲層210和穿隧層208形成第三儲存單元，並且可以基於通道層206d、阻擋層212、電荷捕獲層210和穿隧層208形成第四儲存單元。因此，與相關元件相比，元件100的位元密度可以變為四倍。
圖2D是示出第四示例性通道結構18d的垂直於垂直軸B-B’的橫截面的俯視圖。與圖2C中的通道結構18c相比，穿隧層208和電荷捕獲層210也可以被通道結構18d中的介電層204分離。如圖2D所示，穿隧層208可以具有開環構造並且包括沿著長軸G-G’和H-H’佈置的穿隧層區段208a-208d。電荷捕獲層210可以具有開環構造，並且包括沿著長軸G-G’和H-H’佈置的電荷捕獲層區段210a-210d。在本發明的其中一些實施例中，阻擋層212、電荷捕獲層區段210a-210d、穿隧層區段208a-208d和通道層區段206a-206d可以在Z方向上圍繞垂直軸B-B’同心地佈置。可以沿著通道層區段206a-206d和阻擋層212的內表面形成介電層204。因此，介電層204可以沿著短軸E-E’和F-F’延伸以分離通道層區段206a-206d、穿隧層區段208a-208d和電荷捕獲層區段210a-210d。
在通道結構18d中，可以基於通道層區段206a、阻擋層212、電荷捕獲層區段210a和穿隧層區段208a形成第一儲存單元串。可以基於通道層區段206b、阻擋層212、電荷捕獲層區段210b和穿隧層區段208b形成第二儲存單元。可以基於通道層206c、阻擋層212、電荷捕獲層210c和穿隧層208c形成第三儲存單元。可以基於通道層206d、阻擋層212、電荷捕獲層210d和穿隧層208d形成第四儲存單元。透過將開環構造引入穿隧層和電荷捕獲層，可以防止四個儲存單元串中的資料干擾，並且可以提高元件100中的元件可靠性。
圖3是示例性通道結構18的截面圖。從與包含圖2中的線A-A’的垂直平面相同的平面獲得圖3中的通道結構的截面圖。如圖3所示，通道結構18可以具有帶有側壁和底部區域的圓柱形狀。當然，其他形狀是可能的。通道結構18沿著垂直於基底10的Z方向形成，並且經由位於通道結構的底部區域的底部通道接觸202與基底10電耦合。通道結構18還包括通道層206、穿隧層208、電荷捕獲層210和阻擋層212。阻擋層212沿著通道結構18的側壁並在底部通道接觸202之上形成。阻擋層212與字元線層12和絕緣層14直接接觸。電荷捕獲層210沿著阻擋層212並在底部通道接觸202之上形成，並且穿隧層208沿著電荷捕獲層210並在底部通道接觸202之上形成。通道層206具有沿著穿隧層208形成的側面部分，並且具有延伸穿過穿隧層208、電荷捕獲層210、以及阻擋層212的底部部分的T形底部部分，其中穿隧層208、電荷捕獲層210和阻擋層212的底部部分位於底部通道接觸202之上。通道層206的T形底部部分進一步位於底部通道接觸202之上，並與底部通道接觸202直接接觸。此外，穿隧層208、電荷捕獲層210和阻擋層212可以形成通道結構18中的“L腳”構造。L腳構造可以包括沿著通道結構18的側壁形成的側面部分、和底部通道接觸202之上的底部部分。
通道結構18還可以具有沿著通道層206形成以填充通道結構18的通道絕緣層（也稱為介電層或隔離層）204。介電層204可以具有延伸穿過通道層206、穿隧層208、電荷捕獲層210和阻擋層212的底部部分的T形底部部分並落在通道層206上。在本發明的其中一些實施例中，介電層204可以包括位於介電層204的中間位置的空隙。通道結構18可以進一步包括沿著介電層204形成並與通道層206直接接觸的頂部通道接觸214。頂部通道接觸214位於TSG層12p上方，以防止頂部通道接觸214和TSG層12p之間的任何電干擾。在通道結構18中，在BSG層12a和底部通道接觸件202之間進一步形成閘極介電層216。閘極介電層216可以位於絕緣層14b和14a之間，並且具有環形形狀以圍繞底部通道接觸202。
在圖3的實施例中，阻擋層212由SiO 2製成。在另一實施例中，阻擋層212可以包括多層，例如SiO 2和Al 2O 3。在圖3的實施例中，電荷捕獲層210由SiN製成。在另一實施例中，電荷捕獲層210可以包括多層構造，例如SiN/SiON/SiN多層構造。在本發明的其中一些實施例中，穿隧層208可以包括多層構造，例如SiO/SiON/SiO多層構造。在圖3的實施例中，通道層206透過爐低壓化學氣相沉積（CVD）製程由多晶矽製成。介電層204可以由SiO 2製成，並且頂部通道接觸214和底部通道接觸202可以由多晶矽製成。
圖4A、圖4B、圖4C、圖4D、圖4E和圖4F是示出根據本發明的示例性實施例的製造通道結構的第一各個中間步驟的橫截面的俯視圖。如圖4A所示，可以在字元線層12和絕緣層14中形成預通道結構400。預通道結構400可以具有橢圓形橫截面。橢圓形橫截面可以垂直於垂直軸B-B’，並且包括短軸C-C’和長軸D-D’。預通道結構400可以具有圍繞垂直軸B-B’同心地佈置的阻擋層212、電荷捕獲層210、穿隧層208和通道層206。隔離層204可以進一步沿著通道層206的內表面，並且間隙218可以形成在預通道結構400中並且被隔離層204包圍。
為了形成預通道結構400，可以透過包括微影製程和蝕刻製程的圖案化製程來形成通道孔（未示出）。通道孔可以沿著垂直方向延伸穿過字元線層12和絕緣層14。通道孔可以具有側壁、底部和垂直於垂直軸B-B’的橢圓形橫截面，並且包括短軸C-C’和長軸D-D’。隨後可以沿著通道孔的側壁形成阻擋層212，其中阻擋層212可以圍繞垂直軸B-B'同心地垂直並且與字元線層12和絕緣層14直接接觸。電荷捕獲層210可以形成在阻擋層212的內表面之上。穿隧層208可以形成在電荷捕獲層210的內表面之上。通道層206可以形成在穿隧層208的內表面之上。
此外，隔離層204可以形成在通道層206的內表面之上。在本發明的其中一些實施例中，透過精確地控制隔離層204的厚度，間隙218可以形成在預通道結構400中並且被隔離層204包圍。如圖4A所示，間隙218的邊緣218’與通道層206的內表面206’之間沿著短軸C-C’的距離小於間隙218的邊緣218’與通道層206的內表面206’之間沿著長軸D-D’的距離。
在圖4B中，可以應用例如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程，來蝕刻預通道結構400。蝕刻製程可以透過控制例如時間、溫度或蝕刻劑類型的蝕刻條件來去除隔離層204的一部分。在本發明的其中一些實施例中，蝕刻製程可以是毯式蝕刻製程。因此，在蝕刻製程期間不需要蝕刻遮罩。圖4B示出了蝕刻製程的中間狀態，其中間隙218可以被擴大並且隔離層204沿著短軸C-C’的部分可以被完全去除。因此，通道層206沿著短軸C-C’的部分可以不被間隙218覆蓋，並且通道層206沿著長軸D-D’的部分仍然可以被隔離層204覆蓋。
在圖4C中，蝕刻製程可以繼續以蝕刻隔離層204以及通道層206的未被覆蓋的部分。透過精確地控制蝕刻時間，可以去除通道層206沿著短軸C-C’的部分，並且通道層206沿著長軸D-D’的部分，仍可以保留並成為通道層區段206a和206b。當蝕刻製程完成時，通道層206被蝕刻成具有沿著長軸D-D’佈置的通道層區段206a-206b的開環構造。另外，間隙218可以沿著短軸C-C’延伸，進而不覆蓋穿隧層208的內表面。
在圖4D中，可以將介電膜沉積到間隙中以填充間隙218。在本發明的其中一些實施例中，介電膜可以由與隔離層204相同的材料製成，例如SiO或SiN。因此，填充在間隙218中的介電膜和剩餘的隔離層204成為介電層204。當將介電膜填充在間隙218中時，可以形成通道結構18a。通道結構18a可以具有與圖2A中的通道結構18a類似的構造。例如，通道層區段206a和206b沿著長軸D-D’佈置，並且透過介電層204彼此間隔開。
在另一實施例中，在將通道層206蝕刻成如圖4C所示的開環構造之後，穿隧層208沿著短軸C-C’的部分可以不被覆蓋，並且穿隧層208沿著長軸D-D’的部分仍然可以被隔離層204保護。蝕刻製程可以進一步繼續以蝕刻掉穿隧層208的沿著短軸C-C’未被覆蓋的部分以及電荷捕獲層210的沿著短軸C-C’的未被覆蓋的部分。由於隔離層204的保護，電荷捕獲層210沿著長軸D-D’的部分仍然可以保留。透過精確地控制蝕刻條件，蝕刻製程可以在阻擋層212的內表面處停止。
可以在圖4E中示出用於蝕刻穿隧層208和電荷捕獲層210的蝕刻製程的示例性實施例。如圖4E所示，間隙218可以透過蝕刻製程沿著短軸C-C’和長軸D-D’延伸。穿隧層208仍保留的部分成為穿隧層區段208a和208b。穿隧層區段208a和208b可以彼此間隔開、並且沿著長軸D-D’佈置。電荷捕獲層210仍保留的部分成為電荷捕獲層區段210a和210b。電荷捕獲層區段210a和210b可以彼此間隔開、並且沿著長軸D-D’佈置。
在圖4F中，可以將介電膜沉積到間隙218中以填充間隙。介電膜可以由與隔離層204相同的材料製成。介電膜和剩餘的隔離層因此成為介電層204。因此，可以形成通道結構18b。通道結構18b可以具有與圖2B所示的通道結構18b類似的構造。
圖5A、圖5B、圖5C和圖5D是示出根據本發明的示例性實施例的製造通道結構的第二各個中間步驟的橫截面的俯視圖。如圖5A所示，可以在字元線層12和絕緣層14中形成預通道結構500。預通道結構500可以具有垂直於垂直軸B-B’的四葉形橫截面。四葉形輪廓可以具有短軸E-E’和F-F’以及長軸G-G’和H-H’。預通道結構500可以具有圍繞垂直軸B-B’同心地佈置的阻擋層212、電荷捕獲層210、穿隧層208和通道層206。絕緣層204可以進一步沿著通道層206的內表面形成，並且間隙218可以形成在預通道結構500中，並且被隔離層204包圍。由於預通道結構500的異向性的橫截面，隔離層204沿著短軸（例如，E-E’和F-F’）的厚度可以小於隔離層204沿著長軸（例如，G-G’和H-H’）的厚度。
在圖5B中，可以應用蝕刻製程來蝕刻隔離層204。蝕刻製程可以是毯式蝕刻製程，其各向同性地蝕刻隔離層204。因此，隔離層204沿著短軸的部分可以被完全去除，並且隔離層204沿著長軸的部分仍然可以保留。因此，通道層206沿著短軸（例如，E-E’和F-F’）的部分可以透過蝕刻製程而不被覆蓋，並且通道層206沿著長軸（例如，G-G’和H-H’）的部分仍然可以由隔離層204保護。
在圖5C中，可以透過蝕刻製程去除通道層206沿著短軸的部分，並且仍可以保留通道層206沿著長軸的部分。介電膜隨後可以填充在間隙218中。在本發明的其中一些實施例中，介電膜可以由與隔離層204相同的材料製成。因此，仍然保留的介電膜和隔離層204成為介電層204。當介電膜填充在間隙218中時，可以形成通道結構18c，其具有與圖2C中所示的通道結構18c相似的構造。如圖5C所示，通道層206沿著短軸的部分被去除，而通道層206沿著長軸的部分仍然保留。通道層206沿著長軸的其餘部分成為通道層區段206a-206d，通道層區段206a-206d沿著長軸設置並透過介電層204彼此間隔開。
在另一實施例中，如圖5D所示，蝕刻製程還可以蝕刻穿隧層208和電荷捕獲層210。由於預通道結構500的異向性橫截面，穿隧層208和電荷捕獲層210沿著短軸的部分可以被去除，並且穿隧層208和電荷捕獲層210沿著長軸的部分仍可以保留。穿隧層208和電荷捕獲層210的其餘部分，成為沿著長軸設置的穿隧層區段208a-208d和電荷捕獲層區段210a-210d。此外，可以沉積介電膜以填充在間隙218中。然後，當用介電膜填充間隙時，可以形成通道結構18d。如圖5D所示，通道結構18d可以具有與圖2D所示的通道結構18d類似的構造。例如，通道層區段206a-206d、穿隧層區段208a-208d和電荷捕獲層區段210a-210d沿著長軸佈置，並且透過介電層204彼此間隔開。
圖6是根據本發明的一些實施例的用於製造所公開的3D-NAND元件的過程600的流程圖。流程600開始於步驟S602，其中形成字元線層和絕緣層。字元線層和絕緣層可以沿著垂直於半導體元件的基底的垂直方向交替堆疊。在本發明的其中一些實施例中，製程600可以具有先閘極製造技術，其中可以在形成通道結構之前形成字元線層。因此，在步驟S602，字元線層可以形成並且可以包括多晶矽和/或WSix。在本發明的其中一些實施例中，過程600可以具有後閘極製造技術，其中在形成通道結構之後形成字元線層。因此，在步驟S602，可以形成犧牲層而不是字元線層。犧牲層可以是介電層，例如SiN層。在本發明的其中一些實施例中，步驟S602可以如參考圖1所示地執行。
在步驟S604，可以形成通道結構。通道結構可以在垂直方向上沿著垂直軸延伸穿過字元線層和絕緣層。通道結構的垂直於垂直軸的橫截面可以包括短軸和長軸。在本發明的其中一些實施例中，通道結構的橫截面可以具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓。另外，當過程600具有後閘極製造技術時，可以將步驟S602處形成的犧牲層替換為導電層以形成字元線層。導電層可以包括例如鎢的導電材料、以及例如AlO、HfO和TaO的高K材料。在本發明的其中一些實施例中，步驟S604可以如參考圖4A或圖5A所示地執行。
然後，過程600進行到步驟S606。在步驟S606，可以執行蝕刻製程以蝕刻通道結構的通道層以在通道結構中形成通道層區段，其中，通道層區段沿著橫截面的長軸分離地佈置在垂直軸的相對側上。在本發明的其中一些實施例中，蝕刻製程可以進一步蝕刻通道結構的穿隧層以形成穿隧層區段，並且蝕刻通道結構的電荷捕獲層以形成電荷捕獲層區段。在本發明的其中一些實施例中，可以進一步沉積介電層以填充位於通道結構中的間隙。在本發明的其中一些實施例中，步驟S606可以如參考圖4B-圖4F或圖5B-圖5D所示地執行。
應當注意，可以在過程600之前、期間和之後提供附加步驟，並且對於過程600的附加實施例，可以以不同的順序替換、消除或執行所描述的一些步驟。例如，在形成通道結構之後，可以形成階梯區域中的字元線接觸以及陣列區域中的閘極線劃分結構。此外，可以在3D-NAND元件的第一和第二接觸結構之上形成各種附加的互連結構（例如，具有導線和/或過孔的金屬化層）。這樣的互連結構將3D-NAND元件與其他接觸結構和/或主動元件電性連接以形成功能電路。也可以形成附加的元件特徵，例如鈍化層、輸入/輸出結構等。
與相關3D-NAND元件相比，本文所述的各種實施例提供了若干優點。例如，在相關3D-NAND元件中，隨著3D-NAND記憶體元件的位元密度增加，不同堆疊層（例如，上部堆疊層和下部堆疊層）中的通道孔的對準問題或透過雙重圖案化形成的高密度通道孔的連接問題變得越來越糟。在本發明中，可以基於劃分閘極（或劃分單元）來提高3D-NAND的位元密度。可以透過在通道結構中將通道層劃分成通道層區段來形成劃分單元。因此，單個儲存單元串可以被劃分成多個儲存單元串。因此，可以避免在相關3D-NAND元件中遇到的問題。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，他們可以容易地將本發明用作設計或修改其他過程和結構的基礎，以實行與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本發明的精神和範圍，並且本領域技術人員可以在本文中做出各種改變、替換和變更，而不脫離本發明的精神和範圍。
此處列出上述說明書所提到的各元件符號的說明，以方便讀者閱讀與對照：
10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 基底
12a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
12b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
12c . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
12n . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
12o . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
12p . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線層
14a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣層
14b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣層
14p . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣層
14q . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣層
16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 陣列公共源極區域
18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
18a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
18b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
18c . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
18d . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
20a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 縫隙結構
20b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 縫隙結構
22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 字元線接觸結構
24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電層
26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電間隔體
28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 接觸
30 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 導電層
100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體元件
100A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 陣列區域
100B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 階梯區域
100C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 階梯區域
202 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 底部通道接觸
204 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電層
206 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層
206’ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 內表面
206a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層區段
206b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層區段
206c . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層區段
206d . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層區段
208 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層
208a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層區段
208b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層區段
208c . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層區段
208d . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層區段
210 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷捕獲層
210a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷捕獲層區段
210b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷捕獲層區段
210c . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷捕獲層區段
210d . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷捕獲層區段
212 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 阻擋層
214 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部通道接觸
214a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部通道接觸
214b . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部通道接觸
216 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 閘極介電層
218 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 間隙
218’ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 邊緣
400 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 預通道結構
500 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 預通道結構
600 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 流程
S602 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 步驟
S604 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 步驟
S606 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 步驟
S699 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 步驟
綜上所述，本發明的其中一些特徵以及可達成的優點描述如下：
在相關示例中，可以穿過具有同心佈置（例如圍繞中心軸圓形佈置）的多個材料層的通道孔形成通道結構。通道孔可以是同心圓，並且多個層可以包括依序地填充在同心圓中的阻擋層（例如，SiO層）、電荷捕獲層（例如，SiN層）、穿隧層（例如，SiO層）和通道層（例如，多晶矽層）。另外，同心圓可以填充有絕緣層（例如，SiO層），以便形成從通道結構的頂部到底部的連續電荷捕獲儲存結構。形成這種通道結構的優點在於，可以透過以最小的成本增加同心圓的密度和堆疊層的數量來最大化儲存密度。然而，隨著3D-NAND記憶體元件的位元密度增加，不同堆疊層（例如，上部堆疊層和下部堆疊層）中的通道孔的對準問題或基於雙重圖案化的通道孔的連接問題是越來越不好。
在本發明中，可以基於劃分閘極（或劃分單元）來提高3D-NAND的位元密度。可以透過將通道層劃分成通道結構中的通道層區段來形成劃分單元。因此，可以將單個儲存單元串劃分成多個儲存單元串。為了劃分通道層，可以基於具有異向性輪廓的通道孔來形成通道結構，該異向性的輪廓例如是具有長軸和短軸的橢圓形輪廓（或半橢圓形輪廓）。因此，可以應用蝕刻製程（例如，濕式蝕刻或乾式蝕刻）來蝕刻通道層。通道層沿著長軸的橫截面可以保留，並且通道層沿著短軸的橫截面可以被去除。在本發明的其中一些實施例中，蝕刻製程可以進一步將穿隧層和電荷捕獲層切割成穿隧層區段和電荷捕獲層區段，以減少儲存單元串之間的干擾並提高可靠性。
圖2A中的通道結構18a示出了雙相劃分單元構造，其中可以基於具有採用開環構造的通道層的通道結構18a來形成兩個分離的儲存單元串。例如，可以基於通道層區段206a、頂部通道接觸214a、阻擋層212、電荷捕獲層210和穿隧層208形成第一儲存單元串。可以基於通道層區段206b、頂部通道接觸214b、阻擋層212、電荷捕獲層210和穿隧層208形成第二儲存單元串。在相關元件中，通道層可以具有閉環構造。因此，與相關元件相比，元件100的位元密度可以加倍。
參考圖2B，可以基於通道層區段206a、頂部通道接觸214a、阻擋層212、電荷捕獲層區段210a和穿隧層區段208a形成第一儲存單元串，其中通道層區段206a沿著穿隧層區段208a的內表面設置，並且穿隧層區段208a沿著電荷捕獲層區段210a的內表面設置。可以基於通道層區段206b、頂部通道接觸214b、阻擋層212、電荷捕獲層區段210b和穿隧層區段208b形成第二儲存單元，其中通道層區段206b沿著穿隧層區段208b的內表面設置，並且穿隧層區段208b沿著電荷捕獲層區段210b的內表面佈置。透過將開環構造引入穿隧層和電荷捕獲層，可以防止第一儲存單元串和第二儲存單元串中的資料干擾，並且可以提高元件100中的元件可靠性。
圖2C中的通道結構18c示出了四相劃分單元構造，其中可以基於通道結構18c和字元線層12形成四個分離的儲存單元串。例如，可以基於通道層區段206a、阻擋層212、電荷捕獲層210和穿隧層208形成第一儲存單元串。可以基於通道層區段206b、阻擋層212、電荷捕獲層210和穿隧層208形成第二儲存單元。可以基於通道層206c、阻擋層212、電荷捕獲層210和穿隧層208形成第三儲存單元，並且可以基於通道層206d、阻擋層212、電荷捕獲層210和穿隧層208形成第四儲存單元。因此，與相關元件相比，元件100的位元密度可以變為四倍。
在通道結構18d中，可以基於通道層區段206a、阻擋層212、電荷捕獲層區段210a和穿隧層區段208a形成第一儲存單元串。可以基於通道層區段206b、阻擋層212、電荷捕獲層區段210b和穿隧層區段208b形成第二儲存單元。可以基於通道層206c、阻擋層212、電荷捕獲層210c和穿隧層208c形成第三儲存單元。可以基於通道層206d、阻擋層212、電荷捕獲層210d和穿隧層208d形成第四儲存單元。透過將開環構造引入穿隧層和電荷捕獲層，可以防止四個儲存單元串中的資料干擾，並且可以提高元件100中的元件可靠性。
與相關3D-NAND元件相比，本文所述的各種實施例提供了若干優點。例如，在相關3D-NAND元件中，隨著3D-NAND記憶體元件的位元密度增加，不同堆疊層（例如，上部堆疊層和下部堆疊層）中的通道孔的對準問題或透過雙重圖案化形成的高密度通道孔的連接問題變得越來越糟。在本發明中，可以基於劃分閘極（或劃分單元）來提高3D-NAND的位元密度。可以透過在通道結構中將通道層劃分成通道層區段來形成劃分單元。因此，單個儲存單元串可以被劃分成多個儲存單元串。因此，可以避免在相關3D-NAND元件中遇到的問題。
在本發明的其中一些實施例中，提供一種半導體元件，包括沿著垂直於所述半導體元件的一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層，以及沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
在本發明的其中一些實施例中，還包括在所述垂直方向上延伸的一閘極介電結構，以及在所述垂直方向上延伸的一閘極功能結構，其中所述閘極介電結構的垂直於所述垂直方向的橫截面具有一閉環構造，並且所述閘極功能結構的垂直於所述垂直方向的橫截面具有一開環構造。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層、一電荷捕獲層和一穿隧層，並且所述閘極功能結構包括所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層和一電荷捕獲層，並且所述閘極功能結構包括多個穿隧層區段和多個所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，所述閘極介電結構包括一阻擋層，並且所述閘極功能結構包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段設置，並且所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段設置。
在本發明的其中一些實施例中，所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓之一。
在本發明的其中一些實施例中，所述通道結構的所述橫截面的第一長軸與所述通道結構的所述橫截面的第一短軸之比值在1/2至3/5的範圍內。
在本發明的其中一些實施例中，一第一對所述通道層區段沿著所述通道結構的所述橫截面的所述第一長軸分離地佈置。
在本發明的其中一些實施例中，一第二對所述通道層區段沿著所述橫截面的第二長軸分離地佈置。
在本發明的其中一些實施例中，提供一種用於形成半導體的方法，包括形成沿著垂直於一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層，形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，所述通道結構的垂直於所述垂直方向的橫截面包括一短軸和一長軸，以及執行一蝕刻製程，以蝕刻所述通道結構的一通道層，以在所述通道結構中形成多個通道層區段，所述通道層區段彼此間隔開。
在本發明的其中一些實施例中，形成所述通道結構還包括形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道孔，所述通道孔具有一側壁、一底部和垂直於所述垂直方向並且包括所述短軸和所述長軸的橫截面，沿著所述通道孔的所述側壁形成一阻擋層，所述阻擋層圍繞所述垂直軸同心地設置，並且與所述字元線層和所述絕緣層直接接觸，在所述阻擋層的一內表面之上形成一電荷捕獲層，在所述電荷捕獲層的一內表面之上形成一穿隧層，在所述穿隧層的一內表面之上形成所述通道層，以及在所述通道層的一內表面之上形成一隔離層，其中，一間隙位於所述通道結構中，並且被所述隔離層包圍。
在本發明的其中一些實施例中，所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓、或四葉形輪廓之一，並且所述通道結構的所述長軸與所述短軸之比值在1/2至3/5的範圍內。
在本發明的其中一些實施例中，執行所述蝕刻製程還包括執行所述蝕刻製程，以蝕刻所述隔離層和所述通道層，使得所述間隙擴大，並且所述通道層被蝕刻成所述通道層區段，所述通道層區段沿著所述通道結構的所述橫截面的所述長軸分離地佈置，以及在所述間隙中沉積一介電層，使得所述通道層區段透過所述介電層彼此間隔開。
在本發明的其中一些實施例中，執行所述蝕刻製程還包括執行所述蝕刻製程，以蝕刻所述隔離層、所述通道層、所述穿隧層和所述電荷捕獲層，以及在經過所述蝕刻而被製程擴大的所述間隙中沉積一介電層，其中所述通道層被蝕刻成多個所述通道層區段，所述多個通道層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置，所述穿隧層被蝕刻成多個穿隧層區段，所述多個穿隧層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置，並且所述電荷捕獲層被蝕刻成多個電荷捕獲層區段，所述電荷捕獲層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置。
在本發明的其中一些實施例中，所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段形成，並且所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段形成。
在本發明的其中一些實施例中，提供一種半導體元件，包括一陣列區域和一階梯區域彼此相鄰設置，並且形成在交替的多個字元線層和多個絕緣層的一堆疊層中，所述堆疊層形成在所述半導體元件的一基底之上，一通道結構，其設置在所述陣列區域中，並且沿著垂直於所述基底的一垂直方向延伸穿過所述堆疊層，以及形成在所述階梯區域中的一字元線接觸，所述字元線接觸從所述階梯區域的所述字元線層沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層、一電荷捕獲層、一穿隧層的一閘極介電結構、以及包括多個所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層和一電荷捕獲層的一閘極介電結構、以及包括多個穿隧層區段和所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述電荷捕獲層形成在所述阻擋層的一內表面之上，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過一介電層彼此間隔開。
在本發明的其中一些實施例中，所述通道結構還包括一阻擋層的一閘極介電結構、以及包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段的一閘極功能結構，其中所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸，所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開，所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
前述概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當理解，他們可以容易地將本發明用作設計或修改其他過程和結構的基礎，以實行與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本發明的精神和範圍，並且本領域技術人員可以在本文中做出各種改變、替換和變更，而不脫離本發明的精神和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底 12a:字元線層 12b:字元線層 12c:字元線層 12n:字元線層 12o:字元線層 12p:字元線層 14a:絕緣層 14b:絕緣層 14p:絕緣層 14q:絕緣層 16:陣列公共源極區域 18:通道結構 18a:通道結構 18b:通道結構 18c:通道結構 18d:通道結構 20a:縫隙結構 20b:縫隙結構 22:字元線接觸結構 24:介電層 26:介電間隔體 28:接觸 30:導電層 100:記憶體元件 100A:陣列區域 100B:階梯區域 100C:階梯區域 202:底部通道接觸 204:介電層 206:通道層 206’:內表面 206a:通道層區段 206b:通道層區段 206c:通道層區段 206d:通道層區段 208:穿隧層 208a:穿隧層區段 208b:穿隧層區段 208c:穿隧層區段 208d:穿隧層區段 210:電荷捕獲層 210a:電荷捕獲層區段 210b:電荷捕獲層區段 210c:電荷捕獲層區段 210d:電荷捕獲層區段 212:阻擋層 214:頂部通道接觸 214a:頂部通道接觸 214b:頂部通道接觸 216:閘極介電層 218:間隙 218’:邊緣 400:預通道結構 500:預通道結構 600:流程 S602:步驟 S604:步驟 S606:步驟 S699:步驟
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。 當結合附圖閱讀時，根據以下具體實施方式可以最好地理解本發明的各方面。注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，可以增加或減小各種特徵的尺寸。 圖1是根據本發明的示例性實施例的示例性3D-NAND元件的截面圖。 圖2A是根據本發明的示例性實施例的第一示例性通道結構的俯視圖。 圖2B是根據本發明的示例性實施例的第二示例性通道結構的俯視圖。 圖2C是根據本發明的示例性實施例的第三示例性通道結構的俯視圖。 圖2D是根據本發明的示例性實施例的第四示例性通道結構的俯視圖。 圖3是根據本發明的示例性實施例的示例性通道結構的截面圖。 圖4A、圖4B、圖4C、圖4D、圖4E和圖4F是根據本發明的示例性實施例的製造通道結構的第一各個中間步驟的俯視圖。 圖5A、圖5B、圖5C和圖5D是根據本發明的示例性實施例的製造通道結構的第二各個中間步驟的俯視圖。 圖6是根據本發明的示例性實施例的用於製造3D-NAND元件的過程的流程圖。 當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。 將參考附圖描述本發明內容的實施方式。
14q:絕緣層
18a:通道結構
204:介電層
206a:通道層區段
206b:通道層區段
208:穿隧層
210:電荷捕獲層
212:阻擋層
214a:頂部通道接觸
214b:頂部通道接觸

Claims (20)

  1. 一種半導體元件，包括： 沿著垂直於所述半導體元件的一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層；以及 沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
  2. 根據請求項1所述的半導體元件，還包括： 在所述垂直方向上延伸的一閘極介電結構；以及 在所述垂直方向上延伸的一閘極功能結構，其中： 所述閘極介電結構的垂直於所述垂直方向的橫截面具有一閉環構造，並且 所述閘極功能結構的垂直於所述垂直方向的橫截面具有一開環構造。
  3. 根據請求項2所述的半導體元件，其中，所述閘極介電結構包括一阻擋層、一電荷捕獲層和一穿隧層，並且所述閘極功能結構包括所述通道層區段，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述電荷捕獲層形成在所述阻擋層的一內表面之上， 所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且 所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
  4. 根據請求項2所述的半導體元件，其中，所述閘極介電結構包括一阻擋層和一電荷捕獲層，並且所述閘極功能結構包括多個穿隧層區段和多個所述通道層區段，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述電荷捕獲層形成在所述阻擋層的一內表面之上， 所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且 所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
  5. 根據請求項2所述的半導體元件，其中，所述閘極介電結構包括一阻擋層，並且所述閘極功能結構包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開， 所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且 所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
  6. 根據請求項5所述的半導體元件，其中： 所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段設置，並且 所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段設置。
  7. 根據請求項1所述的半導體元件，其中，所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓或四葉形輪廓之一。
  8. 根據請求項7所述的半導體元件，其中，所述通道結構的所述橫截面的第一長軸與所述通道結構的所述橫截面的第一短軸之比值在1/2至3/5的範圍內。
  9. 根據請求項8所述的半導體元件，其中，一第一對所述通道層區段沿著所述通道結構的所述橫截面的所述第一長軸分離地佈置。
  10. 根據請求項8所述的半導體元件，其中，一第二對所述通道層區段沿著所述橫截面的第二長軸分離地佈置。
  11. 一種用於形成半導體的方法，包括： 形成沿著垂直於一基底的一垂直方向交替堆疊的多個字元線層和多個絕緣層； 形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道結構，所述通道結構的垂直於所述垂直方向的橫截面包括一短軸和一長軸；以及 執行一蝕刻製程，以蝕刻所述通道結構的一通道層，以在所述通道結構中形成多個通道層區段，所述通道層區段彼此間隔開。
  12. 根據請求項11所述的方法，其中，形成所述通道結構還包括： 形成沿著所述垂直方向延伸穿過所述字元線層和所述絕緣層的一通道孔，所述通道孔具有一側壁、一底部和垂直於所述垂直方向並且包括所述短軸和所述長軸的橫截面； 沿著所述通道孔的所述側壁形成一阻擋層，所述阻擋層圍繞所述垂直軸同心地設置，並且與所述字元線層和所述絕緣層直接接觸； 在所述阻擋層的一內表面之上形成一電荷捕獲層； 在所述電荷捕獲層的一內表面之上形成一穿隧層； 在所述穿隧層的一內表面之上形成所述通道層；以及 在所述通道層的一內表面之上形成一隔離層，其中，一間隙位於所述通道結構中，並且被所述隔離層包圍。
  13. 根據請求項12所述的方法，其中： 所述通道結構的所述橫截面具有橢圓形輪廓、星形輪廓、三葉形輪廓、或四葉形輪廓之一，並且 所述通道結構的所述長軸與所述短軸之比值在1/2至3/5的範圍內。
  14. 根據請求項13所述的方法，其中，執行所述蝕刻製程還包括： 執行所述蝕刻製程，以蝕刻所述隔離層和所述通道層，使得所述間隙擴大，並且所述通道層被蝕刻成所述通道層區段，所述通道層區段沿著所述通道結構的所述橫截面的所述長軸分離地佈置；以及 在所述間隙中沉積一介電層，使得所述通道層區段透過所述介電層彼此間隔開。
  15. 根據請求項13所述的方法，其中，執行所述蝕刻製程還包括： 執行所述蝕刻製程，以蝕刻所述隔離層、所述通道層、所述穿隧層和所述電荷捕獲層；以及 在經過所述蝕刻而被製程擴大的所述間隙中沉積一介電層，其中： 所述通道層被蝕刻成多個所述通道層區段，所述多個通道層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置， 所述穿隧層被蝕刻成多個穿隧層區段，所述多個穿隧層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置；並且 所述電荷捕獲層被蝕刻成多個電荷捕獲層區段，所述電荷捕獲層區段透過所述介電層彼此間隔開，並且沿著所述通道結構的所述橫截面的所述長軸佈置。
  16. 根據請求項15所述的方法，其中： 所述通道層區段中的一第一通道層區段沿著所述穿隧層區段中的一第一穿隧層區段形成，並且 所述穿隧層區段中的所述第一穿隧層區段沿著所述電荷捕獲層區段中的一第一電荷捕獲層區段形成。
  17. 一種半導體元件，包括： 一陣列區域和一階梯區域彼此相鄰設置，並且形成在交替的多個字元線層和多個絕緣層的一堆疊層中，所述堆疊層形成在所述半導體元件的一基底之上； 一通道結構，其設置在所述陣列區域中，並且沿著垂直於所述基底的一垂直方向延伸穿過所述堆疊層；以及 形成在所述階梯區域中的一字元線接觸，所述字元線接觸從所述階梯區域的所述字元線層沿著所述垂直方向延伸，其中，所述通道結構的垂直於所述垂直方向的橫截面包括彼此間隔開的多個通道層區段。
  18. 根據請求項17所述的半導體元件，其中，所述通道結構還包括： 一阻擋層、一電荷捕獲層、一穿隧層的一閘極介電結構、以及包括多個所述通道層區段的一閘極功能結構，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述電荷捕獲層形成在所述阻擋層的一內表面之上， 所述穿隧層形成在所述電荷捕獲層的一內表面之上，並且 所述多個通道層區段佈置在所述穿隧層的一內表面之上，並且透過一介電層彼此間隔開。
  19. 根據請求項18所述的半導體元件，其中，所述通道結構還包括： 一阻擋層和一電荷捕獲層的一閘極介電結構、以及包括多個穿隧層區段和所述通道層區段的一閘極功能結構，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述電荷捕獲層形成在所述阻擋層的一內表面之上， 所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過一介電層彼此間隔開，並且 所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過一介電層彼此間隔開。
  20. 根據請求項18所述的半導體元件，其中，所述通道結構還包括： 一阻擋層的一閘極介電結構、以及包括多個電荷捕獲層區段、多個穿隧層區段和多個所述通道層區段的一閘極功能結構，其中： 所述阻擋層在所述垂直方向上延伸，並且與所述字元線層和所述絕緣層接觸， 所述多個電荷捕獲層區段形成在所述阻擋層的一內表面之上，並且透過一介電層彼此間隔開， 所述多個穿隧層區段形成在所述電荷捕獲層的一內表面之上，並且透過所述介電層彼此間隔開，並且 所述多個通道層區段佈置在所述穿隧層區段的一內表面之上，並且透過所述介電層彼此間隔開。
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