TW201813027A - 絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組 - Google Patents

絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組 Download PDF

Info

Publication number
TW201813027A
TW201813027A TW106121338A TW106121338A TW201813027A TW 201813027 A TW201813027 A TW 201813027A TW 106121338 A TW106121338 A TW 106121338A TW 106121338 A TW106121338 A TW 106121338A TW 201813027 A TW201813027 A TW 201813027A
Authority
TW
Taiwan
Prior art keywords
layer
aluminum
titanium
circuit
ceramic substrate
Prior art date
Application number
TW106121338A
Other languages
English (en)
Other versions
TWI725205B (zh
Inventor
寺伸幸
大橋東洋
Original Assignee
三菱綜合材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱綜合材料股份有限公司 filed Critical 三菱綜合材料股份有限公司
Publication of TW201813027A publication Critical patent/TW201813027A/zh
Application granted granted Critical
Publication of TWI725205B publication Critical patent/TWI725205B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0055—After-treatment, e.g. cleaning or desmearing of holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/81—Structural details of the junction
    • H10N10/817—Structural details of the junction the junction being non-separable, e.g. being cemented, sintered or soldered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10219—Thermoelectric component

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本發明之絕緣電路基板之製造方法係具備：將鋁材接合於前述陶瓷基板而形成鋁層之陶瓷/鋁接合工程，和於前述鋁層或前述鋁材的表面，將鈦材配設成前述電路圖案狀之鈦材配設工程，和在層積前述鈦材於前述鋁層或前述鋁材的表面之狀態，進行熱處理，形成前述鈦層之鈦層形成工程，和將形成有前述鈦層之前述鋁層，蝕刻成前述電路圖案狀之蝕刻處理工程。

Description

絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組
本發明係有關具備：陶瓷基板，和具有配設於此陶瓷基板之一方的面之電路圖案的電路層之絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組。
本申請係依據於2016年6月23日，加以申請於日本國之日本特願2016-124667號、及於2017年6月21日，加以申請於日本國之日本特願2017-121741號而主張優先權，將其內容援用於此。
LED、功率模組等之半導體裝置、或熱電變換模組係作為加以接合半導體元件或熱電元件於導電材料所成之電路層上的構造。
在為了控制風力發電、電動汽車、混合動力汽車等所使用之大電力控制用的功率半導體元件中，係從發熱量為 多之情況，作為搭載如此之基板，係自以往加以廣泛使用具備：例如AlN(氮化鋁)、Al2O3(氧化鋁)等所成之陶瓷基板，和於此陶瓷基板之一方的面，接合導電性優越之金屬板而形成之電路層的絕緣電路基板。然而，作為絕緣電路基板，係亦加以提供形成金屬層於陶瓷基板之另一方的面之構成。
例如，專利文獻1所示之功率模組係作為具備：於陶瓷基板之一方的面及另一方的面，加以形成Al所成之電路層及金屬層之絕緣電路基板，和藉由焊錫材而加以接合於此電路層上之半導體元件的構造。
並且，對於絕緣電路基板之另一方的面側係加以接合有散熱板，而作為將自半導體元件傳達至絕緣電路基板側的熱，藉由散熱板而散發至外部之構成。
但如專利文獻1所記載之功率模組，對於由Al而構成電路層及金屬層的情況，係於表面加以形成有Al的氧化皮膜之故，而無法經由焊錫材而直接接合半導體元件或散熱板者。
因此，以往，如專利文獻2所揭示地，在經由無電解電鍍等而形成鍍Ni膜於電路層及金屬層的表面之後，焊錫接合半導體元件或散熱板。
另外，對於專利文獻3係加以提案有：作為焊錫材的代替，使用含有氧化銀粒子與有機物所成之還原劑的氧化銀電糊，接合電路層與半導體元件，及金屬層及散熱板的技術。
但如專利文獻2所記載地，在形成鍍Ni膜於電路層表面及金屬層表面的絕緣電路基板中，係在至接合半導體元件及散熱板為止之過程中，有著鍍Ni膜之表面則經由氧化等而產生劣化，藉由焊錫材而接合之半導體元件及散熱板的接合信賴性下降之虞。另外，在鍍Ni工程中，於無須的範圍加以形成有鍍Ni而呈未發生電蝕等之事故地，而有進行遮蔽處理者。如此，在進行遮蔽處理之後進行電鍍處理之情況，對於電路層表面及金屬層表面形成鍍Ni膜之情況成為需要極大的勞力，而有大幅度地增加功率模組之製造成本的問題。
另外，如專利文獻3所記載地，對於使用氧化銀電糊而接合電路層與半導體元件及金屬層與散熱板之情況，Al與氧化銀電糊之燒成體之接合性為差之故，而有必須預先於電路層表面及金屬層表面形成Ag基底層。
因此，對於專利文獻4係加以提案有：將電路層作成鋁層，和銅，鎳或銀所成之金屬構件層之層積構造的絕緣電路基板。此絕緣電路基板係作為藉由鈦層而加以接合鋁層與金屬構件層之構造。
另外，在熱電變換模組中，對於以鋁等加以構成電路層之情況，係有鋁擴散於熱電元件，而熱電元件之特性產生劣化之虞。因此，為了防止鋁擴散於熱電元件，而考慮於電路層之表面，作為擴散防止層而形成鈦層者。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利第3171234號公報
[專利文獻2]日本特開2004-172378號公報
[專利文獻3]日本特開2008-208442號公報
[專利文獻4]日本專利第5725060號公報
但在專利文獻4所記載之絕緣電路基板，或於電路層之表面形成鈦層之絕緣電路基板中，為了於電路層形成電路圖案而有進行蝕刻處理者。
在此，作為在蝕刻處理銅或鋁時所使用之蝕刻劑，係例如加以使用氯化鐵。但在上述之蝕刻劑中，係無法蝕刻鈦層之故，而有無法蝕刻處理具有鈦層之電路層而形成電路圖案之問題。
此發明係有鑑於前述之情事所作為之構成，其目的為提供：對於具有配設於陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層的電路層而言，可精確度佳，且效率佳而形成電路圖案之絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組。
為了解決前述之課題，本發明之絕緣電路基板之製造方法係具備陶瓷基板，和具有配設於此陶瓷基板之一方的面之電路圖案之電路層的絕緣電路基板之製造方法，其特徵為前述電路層係具有：配設於前述陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層，具備：將鋁材接合於前述陶瓷基板而形成鋁層之陶瓷/鋁接合工程，和於前述鋁層或前述鋁材的表面，將成為鈦層之鈦材配設成前述電路圖案狀之鈦材配設工程，和在層積前述鈦材於前述鋁層或前述鋁材的表面之狀態，進行熱處理，形成前述鈦層之鈦層形成工程，和將形成有前述鈦層之前述鋁層，蝕刻成前述電路圖案狀之蝕刻處理工程者。
如根據此構成之絕緣電路基板之製造方法，因具備鈦材配設工程及鈦層形成工程之故，可於鋁層之表面，將鈦層形成為電路圖案狀者。
另外，因具備：對於形成前述鈦層為電路圖案狀之前述鋁層而言，進行蝕刻處理之蝕刻處理工程之故，鈦層則作為光阻材而作用，可將鋁層蝕刻為電路圖案狀者。
如此，經由將鈦層作為光阻材而使用之時，而可省略光阻材之塗佈工程、硬化工程或剝離工程，而可效率佳進行蝕刻處理工程。
經由以上，對於具有配設於陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層的電路層而言，可精確度佳，且效率佳而形成電路圖案 者。
在此，在本發明之絕緣電路基板之製造方法中，前述電路層係具有層積於與前述鈦層之前述鋁層相反側的面的銅，鎳或銀所成之金屬構件層，在前述蝕刻處理工程後，具備：於形成為電路圖案狀之前述鈦層的表面，形成前述金屬構件層之金屬構件層形成工程亦可。
然而，在本發明中，金屬構件層係由銅或銅合金、鎳或鎳合金、或銀或銀合金加以構成。
此情況，因具有於形成為電路圖案狀之前述鈦層上，形成前述金屬構件層之金屬構件層形成工程之故，可於鈦層之上方，形成銅、鎳或銀所成之金屬構件層者。
經由以上，對於具有配設於陶瓷基板之一方的面之鋁層，和藉由鈦層而層積於與此鋁層之前述陶瓷基板相反側的面之銅、鎳或銀所成之金屬構件層的電路層而言，可精確度佳，且效率佳而形成電路圖案者。
另外，在本發明之絕緣電路基板之製造方法中，於前述金屬構件層形成工程之前，具備洗淨前述鈦層的表面之鈦層洗淨工程者為佳。
此情況，經由洗淨前述鈦層之表面之時，可確實地形成金屬構件層於前述鈦層上。
更且，在本發明之絕緣電路基板之製造方法中，在前述陶瓷/鋁接合工程之後，實施前述鈦材配設工程及前述鈦層形成工程亦可。
此情況，在接合陶瓷基板與鋁板而形成鋁層之後，可於此鋁層上，將鈦層形成為電路圖案者。
另外，在本發明之絕緣電路基板之製造方法中，在前述鈦層形成工程之後，實施前述陶瓷/鋁接合工程亦可。
此情況，可在於鋁板上，將鈦層形成為電路圖案狀之後，接合鋁板與陶瓷基板者。
更且，在本發明之絕緣電路基板之製造方法中，亦可同時實施前述鈦層形成工程，和前述陶瓷/鋁接合工程。
此情況，由同時實施前述鈦層形成工程，和前述陶瓷/鋁接合工程者，可效率佳地製造具有電路圖案之絕緣電路基板者。
另外，在本發明之絕緣電路基板之製造方法中，於前述鈦材配設工程之前，具備洗淨前述鋁層或前述鋁材的表面之鋁洗淨工程者為佳。
此情況，經由洗淨前述鋁層或前述鋁材的表面之時，可確實地接合前述鋁層或前述鋁材與鈦材而形成鈦層者。
另外，在本發明之絕緣電路基板之製造方法中，在前述鈦材配設工程之前，具備：於前述鋁層或前述鋁材之中形成有前述鈦層側的面，形成以0.03mass%以上1.0mass%以下之範圍內而含有Si之Si濃化層的Si濃化層形成工程者為佳。
此情況，經由於前述鋁層或前述鋁材之中形成有前述 鈦層側的面，形成上述之Si濃化層之時，在鈦層與鋁層之界面中，可使Si固溶於Al3Ti，而可抑制硬Al3Ti形成為必要以上，而可抑制在鈦層與鋁層之接合界面之斷裂的產生者。
本發明之絕緣電路基板係具有陶瓷基板，和配設於此陶瓷基板之一方的面之電路圖案之電路層之絕緣電路基板，其特徵為前述電路層係具有：配設於前述陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層者。
在此構成之絕緣電路基板中，因形成鈦層於與鋁層之前述陶瓷基板相反側的面之故，可使此鈦層，作為擴散防止層而發揮機能。因而，可抑制鋁層的鋁擴散至搭載於電路層之元件者。
本發明之熱電變換模組係其特徵為搭載熱電元件於上述之絕緣電路基板之前述電路層上者。
在此構成之熱電變換模組中，因搭載熱電元件於形成於與鋁層之前述陶瓷基板相反側的面之形成鈦層的電路層上之故，可防止鋁層的鋁擴散於熱電元件，而可抑制熱電元件的特性之劣化者。
如根據本發明，成為可提供：對於具有配設於陶瓷基板之一方的面之鋁層，和形成於加與此鋁層之前述陶瓷基板相反側的面之鈦層的電路層而言，可精確度 佳，且效率佳而形成電路圖案之絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組。
10、110、210‧‧‧絕緣電路基板
11‧‧‧陶瓷基板
20、120、220‧‧‧電路層
30、130‧‧‧金屬層
21、121、221‧‧‧鋁層
22、122‧‧‧銅層(金屬構件層)
51、151、251‧‧‧鋁板(鋁材)
25、125、225‧‧‧鈦層
55、155、255‧‧‧鈦材
201‧‧‧熱電變換模組
203‧‧‧熱電元件
圖1係具備有關本發明之第一實施形態之絕緣電路基板的功率模組之概略說明圖。
圖2係有關本發明之第一實施形態之絕緣電路基板的說明圖。
圖3係在有關本發明之第一實施形態之絕緣電路基板的鋁層和鈦層之接合界面的擴大說明圖。
圖4係說明有關本發明之第一實施形態之絕緣電路基板的製造方法之流程圖。
圖5係有關本發明之第一實施形態之絕緣電路基板的製造方法之概略說明圖。
圖6係具備有關本發明之第二實施形態之絕緣電路基板的功率模組之概略說明圖。
圖7係有關本發明之第二實施形態之絕緣電路基板的說明圖。
圖8係說明有關本發明之第二實施形態之絕緣電路基板的製造方法之流程圖。
圖9係有關本發明之第二實施形態之絕緣電路基板的製造方法之概略說明圖。
圖10係具備有關本發明之第三實施形態之絕緣電路基 板的熱電變換模組之概略說明圖。
圖11係有關本發明之第三實施形態之絕緣電路基板的說明圖。
圖12係說明有關本發明之第三實施形態之絕緣電路基板的製造方法之流程圖。
圖13係有關本發明之第三實施形態之絕緣電路基板的製造方法之概略說明圖。
以下，對於本發明之實施形態，參照附加的圖面加以說明。然而，在以下的說明中，「硬焊料(brazing filler material)」係未必限定於含有鉛之材料。
(第一實施形態)
於圖1顯示使用本發明之第一實施形態的絕緣電路基板10之功率模組1。
此功率模組1係具備：絕緣電路基板10，和藉由第1焊錫層2而加以接合於此絕緣電路基板10之一方的面(在圖1中為上面)之半導體元件3，和藉由第2焊錫層42而加以接合於此絕緣電路基板10之下側的散熱板41。
半導體元件3係由Si等之半導體材料而加以構成。接合絕緣電路基板10與半導體元件3之第1焊錫層2係例如作為Sn-Ag系、Sn-Cu系、Sn-In系、或Sn-Ag-Cu系之焊錫材(所謂無鉛焊錫材)。
散熱板41係為了散發絕緣電路基板10側的熱之構成。散熱板41係由銅或銅合金而加以構成，在本實施形態中係由無氧銅而加以構成。接合絕緣電路基板10與散熱板41之第2焊錫層42係例如作為Sn-Ag系、Sn-Cu系、Sn-In系、或Sn-Ag-Cu系之焊錫材(所謂無鉛焊錫材)。
並且，有關本實施形態之絕緣電路基板10係如圖1及圖2所示，具備：陶瓷基板11，和配設於此陶瓷基板11之一方的面(在圖1及圖2中為上面)之電路層20，和配設於陶瓷基板11之另一方的面(在圖1及圖2中為下面)之金屬層30。
陶瓷基板11係由絕緣性高之AlN(氮化鋁)、Si3N4(氮化矽)、Al2O3(氧化鋁)等而加以構成。在本實施形態中，係由對於強度優越之Si3N4(氮化矽)而加以構成。另外，陶瓷基板11之厚度係加以設定為0.2mm~1.5mm之範圍內，而在本實施形態中，加以設定為0.32mm。
電路層20係如圖1及圖2所示，具有配設於陶瓷基板11之一方的面之鋁層21，和藉由鈦層25而加以層積於此鋁層21之一方的面之銅層22(金屬構件層)。
在此，電路層20之鋁層21的厚度係加以設定為0.1mm以上1.0mm以下之範圍內，而在本實施形態中，加以設定為0.4mm。
在此，電路層20之銅層22的厚度係加以設定為0.1mm以上6.0mm以下之範圍內，而在本實施形態中，加以設定為1.0mm。
並且，對於此電路層20係如圖2所示，加以形成電路圖案。
金屬層30係如圖1及圖2所示，具有配設於陶瓷基板11之另一方的面之鋁層31，和藉由鈦層35而加以層積於此鋁層31之一方的面之銅層32(金屬構件層)。
在此，金屬層30之鋁層31的厚度係加以設定為0.1mm以上3.0mm以下之範圍內，而在本實施形態中，加以設定為0.4mm。
另外，金屬層30之銅層32的厚度係加以設定為0.1mm以上6.0mm以下之範圍內，而在本實施形態中，加以設定為1.0mm。
在此，鋁層21，31係如圖5所示，於陶瓷基板11之一方的面及另一方的面，經由加以接合鋁板51，61而加以形成。
另外，成為鋁層21，31之鋁板51，61係由純度為99mass%以上的鋁(2N鋁)而加以構成。然而，Si的含有量係作為0.03mass%以上1.0mass%以下之範圍內。
銅層22，32係於鋁層21，31之一方的面及另一方的面，經由藉由鈦層25，35而加以接合銅或銅合金所成之銅板(金屬構件)而加以形成。在本實施形態中，構成銅層22，32的銅板(金屬構件)係作為無氧銅的壓延板。
並且，對於鋁層21，31與鈦層25，35之接合界面係如圖3所示，加以形成Al-Ti-Si層26、36。
此Al-Ti-Si層26、36係於經由鋁層21，31之Al原子， 和鈦層25，35之Ti原子相互擴散而加以形成之Al3Ti，經由鋁層21，31之Si產生固溶而加以形成。
Al-Ti-Si層26、36之厚度係加以設定為0.5μm以上10μm以下，而在本實施形態中係作為3μm。
此Al-Ti-Si層26、36係如圖3所示，具備：形成於鈦層25，35側之第1Al-Ti-Si層26A、36A，和形成於鋁層21，31側之第2Al-Ti-Si層26B、36B。即，對於鋁層21，31與銅層22、32之接合部，係加以形成鈦層25，35，和第1Al-Ti-Si層26A、36A，和第2Al-Ti-Si層26B、36B。
此等第1Al-Ti-Si層26A、36A與第2Al-Ti-Si層26B、36B係如上述，於Al3Ti，Si產生固溶之Al-Ti-Si相所成，而第2Al-Ti-Si層26B、36B之Si濃度則成為較第1Al-Ti-Si層26A、36A之Si濃度為低。然而，在本實施形態中，含於第1Al-Ti-Si層26A、36A及第2Al-Ti-Si層26B、36B的Si係如後述，擴散於鋁層21，31的Si則擴散於Al-Ti-Si層26、36中，作為濃化之構成。
第1Al-Ti-Si層26A、36A之Si濃度係作為10at%以上30at%以下，而在本實施形態中係作為20at%。第2Al-Ti-Si層26B、36B之Si濃度係作為1at%以上10at%以下，而在本實施形態中係作為3at%。
接著，對於本實施形態之絕緣電路基板10之製造方法，參照圖4及圖5加以說明。
(鈦材配設工程S01)
如圖4及圖5所示，於鋁板51，61之表面，配設鈦材55，65。此時，對於成為電路層20之鋁板51的表面，係將鈦材55配設為電路圖案狀。在此，對於在將鈦材55配設為電路圖案狀時，係適用蒸鍍或離子電鍍等之成膜法。此情況，由使用金屬光罩而將鈦膜進行成膜者，可將鈦材55配設為電路圖案狀。另外，亦可將鈦箔配設為電路圖案狀。
然而，對於在成為金屬層30之鋁板61的表面配設鈦材65之情況，係配設鈦箔者為佳。
在此，鈦材55，65之厚度係作為7μm以上20μm以下之範圍內者為佳。
(鈦層形成工程及陶瓷/鋁接合工程S02)
接著，如圖4及圖5所示，於陶瓷基板11之一方的面，配設鋁板51及鈦材55，而於陶瓷基板11之另一方的面，配設鋁板61與鈦材65。此時，對於鋁板51與陶瓷基板11，鋁板61與陶瓷基板11之間，係使Al-Si焊材介入存在。
並且，在將此等加壓於層積方向(負荷3~20kgf/cm2(0.29~1.96MPa))之狀態，配置於真空加熱爐內而進行加熱。在此，真空加熱爐內之壓力係於10-6Pa以上10-3Pa以下之範圍內，加熱溫度係設定為600℃以上640℃以下、保持時間係設定為30分以上180分以下之範圍內者為佳。
經由此，接合鋁板51與陶瓷基板11及陶瓷基板11與鋁板61(陶瓷/鋁接合工程)。
並且，接合鋁板51與鈦材55，鋁板61與鈦材65，形成 鈦層25，35(鈦層形成工程)。此時，對於鋁板51與鈦材55，鋁板61與鈦材65之接合界面係形成Al3Ti。然而，鋁板51，61則因在0.03mass%以上1.0mass%以下之範圍而含有Si之故，於Al3Ti，Si則固溶，加以形成上述之Al-Ti-Si層26、36。
然而，對於成為電路層20之鋁板51係將鈦層25加以形成為電路圖案。
(蝕刻處理工程S03)
接著，如圖4及圖5所示，對於加以形成鈦層25為電路圖案狀之鋁層21而言，進行蝕刻處理。此時，作為蝕刻液係使用氯化鐵。例如，蝕刻劑(蝕刻液)之氯化鐵的濃度係作為35wt%~60wt%，可以蝕刻溫度40℃~60℃，由2分鐘~20分鐘的條件進行蝕刻。
在此，鈦層25係從經由氯化鐵而幾乎未被蝕刻之情況，鈦層25則作為光阻材而作用。即，形成鈦層25之部分係未被蝕刻，而僅未形成鈦層25之部分被蝕刻。經由此，對於鋁層21亦加以形成為電路圖案狀。
(鈦層洗淨工程S04)
接著，如圖4所示，洗淨鈦層25，35之中加以配設有銅層22，32的面。在此，對於鈦層25，35之洗淨係使用氨與過氧化氫之混合液。例如，可使用氨10wt%、過氧化氫3wt%、EDTA(乙二胺四乙酸)12wt%之水溶液。作為洗淨 的條件，以溫度40℃~50℃、10分鐘~30分鐘進行洗淨即可。
(銅層形成工程S05)
接著，於鈦層25，35之表面，接合銅板(金屬構件)，形成銅層22、32。此時，對於在接合鈦層25，35與銅板(金屬構件)時，係適用固相擴散接合法亦可，而亦可使用焊材而接合。
例如，適用固相擴散接合法之情況，在層積鈦層25，35與銅板(金屬構件)，加壓於層積方向(負荷3~20kgf/cm2)之狀態，真空加熱爐內之壓力係於10-6Pa以上10-3Pa以下之範圍內，加熱溫度係600℃以上650℃以下、而更理想為620℃以上643℃以下、保持時間係30分以上180分以下、而更理想為60分以上120分以下之範圍內進行接合即可。
使用焊材而接合之情況，將Cu-P-Sn焊材、Cu-P-Sn-Ni系焊材、Cu-P-Sn-Fe系焊材、Cu-P-Sn-Mn系焊材、Cu-P-Sn-Cr系焊材等之焊材箔，配置於鈦層25，35與銅板(金屬構件)之間，以加壓於層積方向(負荷3~20kgf/cm2)之狀態，真空加熱爐內之壓力係於10-6Pa以上10-3Pa以下之範圍內，加熱溫度係600℃以上650℃以下、而更理想為620℃以上643℃以下、保持時間係15分以上120分以下、而更理想為30分以上90分以下之範圍內進行接合即可。
此時，在電路層20側中，於形成為電路圖案狀之鈦層25上，配設銅板(金屬構件)而接合。
經由上述的工程，於層積鋁層21與鈦層25與銅層22所成之電路層20，加以形成電路圖案，加以製造本實施形態之絕緣電路基板10。
如根據作為如以上構成之有關本實施形態之絕緣電路基板10的製造方法，因具備：於鋁板51之表面，將成為鈦層25之鈦材55配設為電路圖案之鈦材配設工程S01之故，經由之後之鈦層形成工程及陶瓷/鋁接合工程S02，可於鋁層21之表面，將鈦層25形成為電路圖案狀者。
接著，因具備：對於形成鈦層25之鋁層21而言，進行蝕刻處理之蝕刻處理工程S03之故，鈦層25則作為光阻材而作用，可將鋁層21蝕刻為電路圖案狀者。即，經由將鈦層25作為光阻材而使用之時，而可省略光阻材之塗佈工程，硬化工程及剝離工程，而可效率佳進行蝕刻處理工程S03。
並且，因具有：於形成為電路圖案狀之鈦層25上，接合銅板(金屬構件)而形成銅層22之銅層形成工程S05之故，可於於鈦層25上，形成銅層22為電路圖案狀者。
經由以上，對於層積鋁層21與鈦層25與銅層22所成之電路層20而言，可精確度佳，且效率佳地形成電路圖案。
另外，在本實施形態中，因具有：同時實施 鈦層形成工程，和陶瓷/鋁接合工程之鈦層形成工程及陶瓷/鋁接合工程S02之故，可效率佳地製造具有電路圖案之絕緣電路基板10者。
另外，在本實施形態之絕緣電路基板10的製造方法中，在銅層形成工程S05之前，因具備：洗淨鈦層25表面之鈦層洗淨工程S04之故，可確實地接合鈦層25與銅板(金屬構件)，而可確實地形成銅層22。
更且，在本實施形態之絕緣電路基板10的製造方法中，鋁板51，61則因在0.03mass%以上1.0mass%以下之範圍而含有Si之故，在鈦層25，35與鋁層21，31之接合界面中，於Al3Ti，Si則固溶，加以形成上述之Al-Ti-Si層26、36。此Al-Ti-Si層26、36係比較性硬度為低之故，在加以負荷加熱循環時，可抑制於電路層20及金屬層30產生有斷裂之情況者。
更且，形成於鈦層25，35側之第1Al-Ti-Si層26A，36A的Si濃度則因較形成於鋁層21，31側之第2Al-Ti-Si層26B、36B的Si濃度為高之故，抑制經由Si濃度為高之第1Al-Ti-Si層26A，36A而Ti原子擴散於鋁層21，31側之情況，而可薄化Al-Ti-Si層26、36之厚度。並且，由如此薄化Al-Ti-Si層26、36之厚度者，成為可抑制在加以負荷熱循環時，對於鋁層21，31與銅層22，32之接合部產生斷裂之情況。
另外，因含於形成在鋁層21，31側之第2Al-Ti-Si層26B、36B的Si濃度則作為1at%以上10at%以下之 故，抑制Al原子則過剩地擴散於鈦層25，35側，而可薄化第2Al-Ti-Si層26B、36B之厚度。第2Al-Ti-Si層26B、36B之Si濃度係作為1at%以上10at%以下者更佳，而未加以限定於此。
更且，因含於形成在鈦層25，35側之第1Al-Ti-Si層26A、36A的Si濃度則作為10at%以上30at%以下之故，抑制Ti原子則過剩地擴散於鋁層21，31側，而可薄化第1Al-Ti-Si層26A、36A之厚度。第1Al-Ti-Si層26A、36A之Si濃度係作為10at%以上30at%以下者更佳，而未加以限定於此。
更且，在本實施形態中，於電路層20及金屬層30之表面，因形成比較性變形阻抗大的銅層22，32之故，加以抑制在負荷熱循環時，電路層20及金屬層30之表面的變形，而可抑制對於接合半導體元件3與電路層20之第1焊錫層2及接合散熱板41與金屬層30之第2焊錫層42產生斷裂等之情況，可提升接合信賴性。
另外，因於電路層20及金屬層30之表面形成有熱傳導率良好的銅層22，32之故，可有效率地將來自半導體元件3的熱擴散於面方向而傳達至散熱板41側。
(第二實施形態)
接著，對於本發明之第二實施形態加以說明。然而，對於與第一實施形態同一之構成，係附上同一符號而記載，而省略詳細之說明。
於圖6，顯示具備有關本發明之第二實施形態之絕緣電路基板110的功率模組101。
此功率模組101係具備：絕緣電路基板110，和藉由焊錫層2而加以接合於此絕緣電路基板110之一方的面(在圖6中為上面)之半導體元件3，和加以接合於此絕緣電路基板110之下側的散熱板141。
散熱板141係為了散發絕緣電路基板110側的熱之構成。散熱板141係由鋁或鋁合金而加以構成，而在本實施形態中係由A6063合金而加以構成。絕緣電路基板110與散熱板141係使用焊材而加以接合。
絕緣電路基板110係如圖6及圖7所示，具備：陶瓷基板11，和配設於此陶瓷基板11之一方的面之電路層120，和配設於陶瓷基板11之另一方的面之金屬層130。
電路層120係如圖6及圖7所示，具有配設於陶瓷基板11之一方的面之鋁層121，和藉由鈦層125而加以層積於此鋁層121之一方的面之銅層122(金屬構件層)。
在此，電路層120之鋁層121的厚度係加以設定為0.1mm以上1.0mm以下之範圍內，而在本實施形態中，加以設定為0.6mm。
在此，電路層120之銅層122的厚度係加以設定為0.1mm以上6.0mm以下之範圍內，而在本實施形態中，加以設定為1.5mm。
並且，對於此電路層120係如圖7所示，加以形成電路圖案。
在此，鋁層121係如圖9所示，於陶瓷基板11之另一方的面，經由加以接合鋁板151之時而加以形成。
在此，成為鋁層121之鋁板151係由純度為99mass%以上的鋁(2N鋁)而加以構成。然而，Si的含有量係作為0.03mass%以上1.0mass%以下之範圍內。
銅層122係如圖9所示，於鋁層121之一方的面，經由藉由鈦層125而加以接合銅或銅合金所成之銅板(金屬構件)而加以形成。在本實施形態中，構成銅層122的銅板(金屬構件)係作為無氧銅的壓延板。
並且，對於鋁層121與鈦層125之接合界面，係與第一實施形態同樣地，加以形成Si固溶於Al3Ti之Al-Ti-Si層。此Al-Ti-Si層係經由鋁層121之Al原子，和鈦層125之Ti原子相互擴散而形成Al3Ti之同時，鋁層121之Si則由固溶於此Al3Ti者而加以形成。
金屬層130係如圖9所示，於陶瓷基板11之另一方的面，經由加以接合鋁板161之時而加以形成。在本實施形態中，金屬層130係由接合純度99.99mass%以上的鋁(4N鋁)之延壓板者而加以形成。然而，所接合之鋁板161之厚度係加以設定為0.1mm以上1.0mm以下之範圍內，而在本實施形態中，加以設定為0.6mm。
接著，對於本實施形態之絕緣電路基板110之製造方法，參照圖8及圖9加以說明。
(陶瓷/鋁接合工程S101)
首先，如圖8及圖9所示，於陶瓷基板11之一方的面，藉由Al-Si系之焊材箔(未圖示)而層積鋁板151。另外，於陶瓷基板11之另一方的面，藉由焊材箔(未圖示)而層積鋁板161。
接著，將所層積之鋁板151，陶瓷基板11及鋁板161，在加壓於層積方向(負荷3~20kgf/cm2)之狀態而配置於真空加熱爐內進行加熱。
經由此，接合鋁板151與陶瓷基板11及陶瓷基板11與鋁板161，形成鋁層121及金屬層130。
(鋁洗淨工程S102)
接著，如圖8所示，洗淨鋁層121之中加以配設有鈦材155側的面。然而，鋁層121之洗淨係例如，可使用硫酸5wt%~10wt%水溶液或硝酸5wt%~10wt%水溶液，以溫度20℃~30℃、時間30秒~60秒進行者。
(鈦材配設工程S103)
接著，如圖8及圖9所示，於鋁層121之表面，將鈦材155配設為電路圖案狀。在此，對於在將鈦材155配設為電路圖案狀時，係適用蒸鍍或離子電鍍等之成膜法。此情況，由使用金屬光罩而將鈦膜進行成膜者，可將鈦材155配設為電路圖案狀。另外，亦可將鈦箔配設為電路圖案狀。
在此，鈦材155之厚度係作為7μm以上20μm以下之範 圍內者為佳。
(鈦層形成工程S104)
接著，如圖8及圖9所示，在於鋁層121之表面，配設鈦材155之狀態，以將此加壓於層積方向(負荷3~20kgf/cm2)之狀態而配置於真空加熱爐內進行加熱。在此，真空加熱爐內之壓力係於10-6Pa以上10-3Pa以下之範圍內，加熱溫度係設定為600℃以上640℃以下、保持時間係設定為30分以上180分以下之範圍內者為佳。
經由此，加以接合鋁層121與鈦材155，將鈦層125加以形成為電路圖案狀。此時，對於鋁層121與鈦層125之接合界面係加以形成上述之Al-Ti-Si層。
(蝕刻處理工程S105)
接著，如圖8及圖9所示，對於加以形成鈦層125為電路圖案狀之鋁層121而言，進行蝕刻處理。此時，作為蝕刻劑係使用氯化鐵。此時，經由使鈦層125作為光阻膜而發揮作用之時，將鋁層121蝕刻為電路圖案狀。
(鈦層洗淨工程S106)
接著，如圖8所示，洗淨鈦層125之中加以配設有銅層122的面。在此，鈦層125之洗淨係可與第一實施形態同樣地進行者。
(銅層形成工程S107)
接著，於形成為電路圖案狀之鈦層125之表面，接合銅板(金屬構件)，形成銅層122。此時，對於在接合鈦層125與銅板(金屬構件)時，係與第一實施形態同樣地，適用固相擴散接合法亦可，而亦可使用焊材而接合。
經由上述的工程，於層積鋁層121與鈦層125與銅層122所成之電路層120，加以形成電路圖案，加以製造本實施形態之絕緣電路基板110。
如根據作為如以上構成之有關本實施形態的絕緣電路基板110之製造方法，因與第一實施形態同樣地具備：鈦材配設工程S103與鈦層形成工程S104與蝕刻處理工程S105與銅層形成工程S107之故，對於層積鋁層121與鈦層125與銅層122所成之電路層120而言，可精確度佳，且效率佳地形成電路圖案者。另外，因在蝕刻處理工程S105中，將鈦層125作為光阻材而使用之故，可省略光阻材之塗佈工程或剝離工程，而可效率佳地進行蝕刻處理工程S105者。
(第三實施形態)
接著，對於本發明之第三實施形態加以說明。然而，對於與第一實施形態及第二實施形態同一之構成，係附上同一符號而記載，而省略詳細之說明。
於圖10，顯示具備有關本發明之第三實施形態之絕緣電路基板210的熱變換模組201。
此熱電變換模組201係具備：熱電元件203，和於此熱電元件203之一端側及另一端側，各加以配設之絕緣電路基板210。
熱電元件203係對於絕緣電路基板210之電路層220而言，藉由接合層202而加以接合。在此，接合層202係作為含有銀粒子之銀電糊的燒成體。
絕緣電路基板210係如圖10及圖11所示，具備：陶瓷基板11，和配設於此陶瓷基板11之一方的面之電路層220。
電路層220係如圖10及圖11所示，具有配設於陶瓷基板11之一方的面之鋁層221，和形成於此鋁層221之一方的面之鈦層225。
在此，電路層220之鋁層221的厚度係加以設定為0.1mm以上1.0mm以下之範圍內，而在本實施形態中，加以設定為0.6mm。
並且，對於此電路層220係如圖11所示，加以形成電路圖案。
在此，鋁層221係如圖13所示，於陶瓷基板11之另一方的面，經由加以接合鋁板251之時而加以形成。
成為鋁層221之鋁板251係由純度為99.99mass%以上的鋁(4N鋁)而加以構成。然而，對於鋁層221之鈦層225側的界面，係加以形成有Si的含有量作為0.03mass%以上1.0mass%以下之範圍內之Si濃化層。
並且，對於鋁層221與鈦層225之接合界面， 係與第一實施形態及第二實施形態同樣地，以加形成Si固溶於Al3Ti之Al-Ti-Si層。此Al-Ti-Si層係經由鋁層221之Al原子，和鈦層225之Ti原子相互擴散而形成Al3Ti之同時，Si濃化層之Si則由固溶於此Al3Ti者而加以形成。
接著，對於本實施形態之絕緣電路基板210之製造方法，參照圖12及圖13加以說明。
(Si濃化層形成工程S201)
首先，於由純度為99.99mass%以上的鋁(4N鋁)所構成之鋁板251之一方的面，形成在0.03mass%以上1.0mass%以下之範圍內而含有Si之Si濃化層。
具體而言，經由配設含有Si於鋁板251之一方的面之Si材252(例如，Al-Si焊材等)而進行加熱處理之時，由使Si材之Si擴散於鋁板251側者，形成上述之Si濃化層。
在此，Si濃度係以EPMA(電子微探儀)之定量分析而5點測定形成有鈦層之表面，作為其平均值。然而，Si濃度係作為將Al與Si之合計量作成100時之濃度。
(鈦材配設工程S202)
接著，如圖12及圖13所示，於鋁板151之一方的面(形成有Si濃化層的面)，將鈦材255配設為電路圖案狀。在此，對於在將鈦材255配設為電路圖案狀時，係是用蒸鍍或離子電鍍等之成膜法。此情況，由使用金屬光罩而將鈦膜進行成膜者，可將鈦材255配設為電路圖案狀。另外， 亦可將鈦箔配設為電路圖案狀。
在此，鈦材255之厚度係作為7μm以上20μm以下之範圍內者為佳。
(鈦層形成工程S203)
接著，如圖12及圖13所示，在於鋁板251之表面，配設鈦材255，以加壓於層積方向(負荷3~20kgf/cm2)之狀態而配置於真空加熱爐內進行加熱。在此，真空加熱爐內之壓力係於10-6Pa以上10-3Pa以下之範圍內，加熱溫度係設定為600℃以上640℃以下、保持時間係設定為30分以上180分以下之範圍內者為佳。
經由此，加以接合鋁板251與鈦材255，將鈦層225加以形成為電路圖案狀。此時，對於鋁板251與鈦層225之接合界面係加以形成上述之Al-Ti-Si層。
(陶瓷/鋁接合工程S204)
接著，如圖12及圖13所示，於陶瓷基板11之一方的面，藉由Al-Si系之焊材箔(未圖示)而層積形成有鈦層225之鋁板251。
接著，將所層積之鋁板251，陶瓷基板11，以加壓於層積方向(負荷3~20kgf/cm2)之狀態而配置於真空加熱爐內進行加熱。
經由此，接合鋁板251與陶瓷基板11，而形成鋁層221。
(蝕刻處理工程S205)
接著，如圖12及圖13所示，對於加以形成鈦層225為電路圖案狀之鋁層221而言，進行蝕刻處理。此時，作為蝕刻劑係使用氯化鐵。此時，經由使鈦層225作為光阻膜而發揮作用之時，將鋁層221蝕刻為電路圖案狀。
經由上述的工程，於層積鋁層221與鈦層225所成之電路層220，加以形成電路圖案，加以製造本實施形態之絕緣電路基板210。
並且，經由於熱電元件203之一端側及另一端側，藉由銀電糊，各將絕緣電路基板210，呈電路層220朝向熱電元件203側地進行層積，進行加熱之時，各接合絕緣電路基板210於熱電元件203之一端側及另一端側。經由此，加以製造圖10所示之熱電變換模組201。
如根據作為如以上構成之有關本實施形態的絕緣電路基板210之製造方法，因具備：鈦材配設工程S202與鈦層形成工程S203與蝕刻處理工程S205之故，對於層積鋁層221與鈦層225所成之電路層220而言，可精確度佳，且效率佳地形成電路圖案。另外，因在蝕刻處理工程S205中，將鈦層225作為光阻材而使用之故，可省略光阻材之塗佈工程或剝離工程，而可效率佳地進行蝕刻處理工程S205者。
另外，在本實施形態中，因於加以形成有純度99.99mass%以上的鋁(4N鋁)所成之鋁板251的鈦層225側的面，具有以0.03mass%以上1.0mass%以下之範圍內而含 有Si之Si濃化層的濃化層形成工程S201之故，即使以純度99.99mass%以上的鋁(4N鋁)而構成電路層220之鋁層221，於鋁層221與鈦層225之間，與第一實施形及第二實施形態同樣地，成為亦可使Al-Ti-Si層形成者。
另外，如根據作為如以上構成之有關本實施形態的絕緣電路基板210及熱電變換模組201，因於與鋁層221之陶瓷基板11相反側的面加以形成鈦層225之故，可使此鈦層225作為擴散防止層而發揮機能。因而，成為於搭載於電路層211之熱電元件203，可以抑制鋁層221之鋁產生擴散之情況。經由此，可抑制熱電元件203之特性的劣化者。
以上，對於本發明之實施形態已做過說明，但本發明係未加以限定於此等，而在不脫離其發明之技術思想範圍，可作適宜變更。
例如，在上述實施形態中，對於接合鋁層，和作為金屬構件層而由銅所成的銅層之情況加以說明過，但取代銅層，接合鎳或鎳合金所成之鎳層，或者銀或銀合金所成的銀層亦可。
對於取代銅層而形成鎳層的情況，係焊料附著性成為良好，而可提升半導體元件或散熱板之接合信賴性。更且，對於經由固相擴散接合而形成鎳層的情況，因無須在以無電解電鍍等而形成鍍Ni膜時所進行之遮蔽處理之故，可降低製造成本。此情況，鎳層的厚度係作為1μm以上30μm以下者為佳。對於鎳層之厚度不足1μm之情況， 係有著半導體元件或散熱板之接合信賴性之提升效果變無之虞，而對於超過30μm之情況，係鎳層則成為熱阻抗體而有成為無法有效率地傳達熱之虞。另外，經由固相擴散接合而形成鎳層之情況，固相擴散接合係可由與形成銅層之情況同樣的條件而形成者。
對於取代銅層而形成銀層之情況，係例如，在使用包含氧化銀粒子與有機物所成之還原劑的氧化銀電糊而接合半導體元件或散熱板時，加以連接還原氧化銀的銀與銀層，即成為同種的金屬彼此之接合之故，而可使接合信賴性提升者。更且，因形成有熱傳導率良好之銀層之故，可將熱擴散於面方向而有效率地傳達者。此情況，銀層的厚度係作為1μm以上20μm以下者為佳。對於銀層之厚度不足1μm之情況，係有著半導體元件或散熱板之接合信賴性之提升效果變無之虞，而對於超過20μm之情況，係成為無法看到接合信賴性提升，而招致成本的增加。另外，經由固相擴散接合而形成銀層之情況，固相擴散接合係可由與形成銅層之情況同樣的條件而形成者。
另外，在第一實施形態及第二實施形態中，作為成為鋁層的鋁板，舉例說明過純度為99mass%以上之2N鋁，Si含有量為0.03mass%以上1.0mass%以下之範圍內的構成，但並不限定於此，而亦可使用其他的鋁材。
在此，對於使用如純度99.99mass%以上之4N鋁等，未含有Si之鋁材的情況，係如在第三實施形態所示地，於事前，將鋁材之中形成有鈦層之表面的Si濃度，調整為 0.03mass%~1.0mass%亦可。在此，Si濃度係以EPMA之定量分析而5點測定形成有鈦層之表面，作為其平均值。然而，Si濃度係作為將Al與Si之合計量作成100時之濃度。
[產業上之利用可能性]
如根據有關本發明之絕緣電路基板的製造方法，對於電路層而言，可精確度佳，且效率佳地形成電路圖案。另外，本發明之絕緣電路基板係適合於LED、功率模組等之半導體裝置、或熱電變換模組。

Claims (10)

  1. 一種絕緣電路基板之製造方法係具備：陶瓷基板，和具有配設於此陶瓷基板之一方的面之電路圖案之電路層的絕緣電路基板之製造方法，其特徵為前述電路層係具有：配設於前述陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層；具備：將鋁材接合於前述陶瓷基板而形成鋁層之陶瓷/鋁接合工程，和於前述鋁層或前述鋁材的表面，將成為鈦層之鈦材配設成前述電路圖案狀之鈦材配設工程，和在層積前述鈦材於前述鋁層或前述鋁材的表面之狀態，進行熱處理，形成前述鈦層之鈦層形成工程，和將形成有前述鈦層之前述鋁層，蝕刻成前述電路圖案狀之蝕刻處理工程。
  2. 一種絕緣電路基板之製造方法，其特徵為前述電路層係具有層積於與前述鈦層之前述鋁層相反側的面的銅、鎳或銀所成之金屬構件層；在前述蝕刻處理工程後，具備：於形成為電路圖案狀之前述鈦層的表面，形成前述金屬構件層之金屬構件層形成工程。
  3. 如申請專利範圍第2項記載之絕緣電路基板之製造方法，其中，在前述金屬構件層形成工程之前，具備：洗淨前述鈦層之表面的鈦層洗淨工程者。
  4. 如申請專利範圍第1項至第3項任一項記載之絕緣電路基板之製造方法，其中，在前述陶瓷/鋁接合工程之後，實施前述鈦材配設工程及前述鈦層形成工程者。
  5. 如申請專利範圍第1項至第3項任一項記載之絕緣電路基板之製造方法，其中，在前述鈦層形成工程之後，實施前述陶瓷/鋁接合工程者。
  6. 如申請專利範圍第1項至第3項任一項記載之絕緣電路基板之製造方法，其中，同時實施前述鈦層形成工程，和前述陶瓷/鋁接合工程者。
  7. 如申請專利範圍第1項至第6項任一項記載之絕緣電路基板之製造方法，其中，於前述鈦材配設工程之前，具備：洗淨前述鋁層或前述鋁材的表面之鋁洗淨工程者。
  8. 如申請專利範圍第1項至第7項任一項記載之絕緣電路基板之製造方法，其中，在前述鈦材配設工程之前，具備：於前述鋁層或前述鋁材之中形成有前述鈦層側的面，形成以0.03mass%以上1.0mass%以下之範圍內而含有Si之 Si濃化層的Si濃化層形成工程者。
  9. 一種絕緣電路基板係具備：陶瓷基板，和具有配設於此陶瓷基板之一方的面之電路圖案之電路層的絕緣電路基板，其特徵為前述電路層係具有：配設於前述陶瓷基板之一方的面之鋁層，和形成於與此鋁層之前述陶瓷基板相反側的面之鈦層者。
  10. 一種熱電變換模組，其特徵為於如申請專利範圍第9項記載之絕緣電路基板的前述電路層上，加以搭載有熱電元件者。
TW106121338A 2016-06-23 2017-06-23 絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組 TWI725205B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016-124667 2016-06-23
JP2016124667 2016-06-23
JP2017121741A JP6904094B2 (ja) 2016-06-23 2017-06-21 絶縁回路基板の製造方法
JP2017-121741 2017-06-21

Publications (2)

Publication Number Publication Date
TW201813027A true TW201813027A (zh) 2018-04-01
TWI725205B TWI725205B (zh) 2021-04-21

Family

ID=60948112

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106121338A TWI725205B (zh) 2016-06-23 2017-06-23 絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組

Country Status (4)

Country Link
US (1) US10798824B2 (zh)
EP (2) EP3734654B1 (zh)
JP (1) JP6904094B2 (zh)
TW (1) TWI725205B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403559B2 (en) * 2016-05-26 2019-09-03 Mitsubishi Electric Corporation Power semiconductor device
JP7162960B2 (ja) 2018-08-06 2022-10-31 東洋鋼鈑株式会社 圧延接合体及びその製造方法、並びに電子機器用の放熱補強部材
JP7248091B2 (ja) * 2021-02-03 2023-03-29 三菱マテリアル株式会社 熱電変換モジュール、および、熱電変換モジュールの製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5272265A (en) 1975-12-12 1977-06-16 Komatsu Mfg Co Ltd Method of detecting close contact of bolt
US4296309A (en) * 1977-05-19 1981-10-20 Canon Kabushiki Kaisha Thermal head
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
JPS59144162A (ja) * 1983-02-08 1984-08-18 Nec Corp 薄膜回路の製造方法
EP0480038B1 (en) * 1990-04-16 1997-07-09 Denki Kagaku Kogyo Kabushiki Kaisha Ceramic circuit board
US5116463A (en) * 1991-06-19 1992-05-26 Microelectroncs And Computer Technology Corporation Detecting completion of electroless via fill
JPH07142858A (ja) 1993-11-15 1995-06-02 Toshiba Corp セラミックス配線基板の製造方法
JP3171234B2 (ja) 1997-03-26 2001-05-28 三菱マテリアル株式会社 ヒートシンク付セラミック回路基板
TW369672B (en) * 1997-07-28 1999-09-11 Hitachi Ltd Wiring board and its manufacturing process, and electrolysis-free electroplating method
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP3445511B2 (ja) * 1998-12-10 2003-09-08 株式会社東芝 絶縁基板、その製造方法およびそれを用いた半導体装置
US6757971B2 (en) * 2001-08-30 2004-07-06 Micron Technology, Inc. Filling plugs through chemical mechanical polish
JP2003078086A (ja) 2001-09-04 2003-03-14 Kubota Corp 半導体素子モジュール基板の積層構造
JP4030285B2 (ja) * 2001-10-10 2008-01-09 株式会社トクヤマ 基板及びその製造方法
JP2003309294A (ja) * 2002-02-12 2003-10-31 Komatsu Ltd 熱電モジュール
US7299528B2 (en) * 2002-11-05 2007-11-27 Lee David M Method for forming a multi-frequency surface acoustic wave device
JP3922166B2 (ja) 2002-11-20 2007-05-30 三菱マテリアル株式会社 パワーモジュール用基板の製造方法並びにパワーモジュール用基板及びパワーモジュール
JP4394477B2 (ja) * 2003-03-27 2010-01-06 Ｄｏｗａホールディングス株式会社 金属−セラミックス接合基板の製造方法
JP2005347424A (ja) * 2004-06-01 2005-12-15 Fuji Photo Film Co Ltd 多層配線板及びその製造方法
US7977253B2 (en) * 2004-08-31 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5122762B2 (ja) * 2006-03-07 2013-01-16 株式会社東芝 電力用半導体素子、その製造方法及びその駆動方法
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
JP4737116B2 (ja) 2007-02-28 2011-07-27 株式会社日立製作所 接合方法
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5449786B2 (ja) * 2009-01-15 2014-03-19 昭和電工株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
TW201034129A (en) 2009-03-11 2010-09-16 High Conduction Scient Co Ltd Frame-type copper- clad ceramic substrate and the manufacturing method thereof
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011036999A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR101975741B1 (ko) * 2009-11-13 2019-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 타깃 재료의 포장 방법 및 타깃의 장착 방법
WO2012090647A1 (ja) * 2010-12-28 2012-07-05 株式会社トクヤマ メタライズド基板、金属ペースト組成物、および、メタライズド基板の製造方法
JP5869781B2 (ja) 2011-05-27 2016-02-24 昭和電工株式会社 絶縁基板用積層材の製造方法
US9082776B2 (en) * 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
TWI604574B (zh) * 2013-03-14 2017-11-01 三菱綜合材料股份有限公司 接合體、電源模組用基板及附散熱片之電源模組用基板
JP5725060B2 (ja) * 2013-03-14 2015-05-27 三菱マテリアル株式会社 接合体、パワーモジュール用基板、及びヒートシンク付パワーモジュール用基板
JP6100605B2 (ja) * 2013-05-17 2017-03-22 昭和電工株式会社 多層クラッド材の製造方法
EP2916627B1 (en) * 2013-08-29 2019-04-03 Hitachi Metals, Ltd. Method for manufacturing ceramic circuit board
JP6146242B2 (ja) * 2013-09-27 2017-06-14 三菱マテリアル株式会社 パワーモジュール用基板の製造方法
JP6201903B2 (ja) * 2014-06-09 2017-09-27 トヨタ自動車株式会社 熱電変換システム
WO2016002803A1 (ja) * 2014-07-04 2016-01-07 三菱マテリアル株式会社 パワーモジュール用基板ユニット及びパワーモジュール
JP6867102B2 (ja) * 2014-10-22 2021-04-28 Ｊｘ金属株式会社 銅放熱材、キャリア付銅箔、コネクタ、端子、積層体、シールド材、プリント配線板、金属加工部材、電子機器、及び、プリント配線板の製造方法
JP2016124667A (ja) 2014-12-29 2016-07-11 ニスカ株式会社 給紙装置
US10096715B2 (en) * 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
JP2017121741A (ja) 2016-01-07 2017-07-13 キヤノンファインテック株式会社 記録装置および記録方法
US9793409B2 (en) * 2016-01-14 2017-10-17 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel
EP3509837A4 (en) * 2016-09-07 2020-04-22 The Government Of The United States Of America As The Secretary of The Navy ELECTROMECHANICAL SILICON CARBIDE STRUCTURE, ASSOCIATED DEVICES AND METHOD

Also Published As

Publication number Publication date
US10798824B2 (en) 2020-10-06
EP3477695A4 (en) 2020-03-04
EP3477695B1 (en) 2023-05-03
TWI725205B (zh) 2021-04-21
EP3734654A1 (en) 2020-11-04
US20190132956A1 (en) 2019-05-02
JP2018006743A (ja) 2018-01-11
JP6904094B2 (ja) 2021-07-14
EP3477695A1 (en) 2019-05-01
EP3734654B1 (en) 2022-12-28

Similar Documents

Publication Publication Date Title
TWI621226B (zh) 電源模組用基板、附散熱片之電源模組用基板及電源模組
JP6797797B2 (ja) セラミックス金属回路基板およびそれを用いた半導体装置
CN107534033B (zh) 接合体、自带散热器的功率模块用基板、散热器及接合体的制造方法、自带散热器的功率模块用基板的制造方法、散热器的制造方法
JP2014177031A (ja) 接合体、パワーモジュール用基板、及びヒートシンク付パワーモジュール用基板
JP2008235852A (ja) セラミックス基板及びこれを用いた半導体モジュール
WO2015114987A1 (ja) パワーモジュール用基板とその製造方法とそのパワーモジュール用基板を用いたパワーモジュール
TWI725205B (zh) 絕緣電路基板之製造方法、絕緣電路基板、熱電變換模組
JP5725061B2 (ja) パワーモジュール用基板、及びヒートシンク付パワーモジュール用基板
JP6750422B2 (ja) 絶縁回路基板の製造方法、及び、絶縁回路基板、パワーモジュール、ｌｅｄモジュール、熱電モジュール
JP5825380B2 (ja) 銅／セラミックス接合体、及び、パワーモジュール用基板
JP6031784B2 (ja) パワーモジュール用基板及びその製造方法
JP2007273661A (ja) 半導体装置
JP2004158659A (ja) モジュール構造体とそれを用いたモジュール
JP2006351988A (ja) セラミック基板、セラミック回路基板及びそれを用いた電力制御部品。
JP2004055576A (ja) 回路基板及びそれを用いたパワーモジュール
JP6477386B2 (ja) めっき付パワーモジュール用基板の製造方法
JP2017168635A (ja) パワーモジュール用基板及びパワーモジュールの製造方法
CN109219878B (zh) 绝缘电路基板的制造方法、绝缘电路基板及热电转换模块
JP6273971B2 (ja) 放熱板付パワーモジュール用基板の製造方法
JP5359953B2 (ja) パワーモジュール用基板、パワーモジュール及びパワーモジュール用基板の製造方法
JP6390481B2 (ja) めっき付きパワーモジュール用基板の製造方法
JP5303936B2 (ja) パワーモジュール用基板及びパワーモジュール並びにパワーモジュール用基板の製造方法
JP2001135902A (ja) セラミックス回路基板
JP2012009787A (ja) パワーモジュール用基板及びその製造方法
JP2007250807A (ja) 電子部品搭載回路基板の製造方法およびそれを用いたモジュールの製造方法