TW201804733A - 半導體裝置 - Google Patents

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之
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Abstract

本發明的一個實施方式的目的之一是提供一種能夠控制每個邏輯元件的電力供應或電力供應停止的可程式邏輯裝置(PLD)。(PLD)至少包括：可程式的邏輯元件；從外部的電源被輸入電位的端子；控制端子與邏輯元件之間的導通的開關；以及輸出設定開關的導通狀態的控制訊號的記憶體。記憶體儲存設定開關的導通狀態的多個組態資料。多個組態資料中的任一個作為控制訊號從記憶體輸出到開關。

Description

半導體裝置
本發明係關於一種物品、方法或者製造方法。另外，本發明係關於一種製程、機器、製造或者物質組成。例如，在本說明書中說明半導體裝置、其驅動方法以及其製造方法等。關於半導體裝置的本發明關於一種例如具有儲存資料的記憶功能的電路、包括具有該記憶功能的電路的處理器以及具備該處理器的電子裝置等。或者，關於半導體裝置的本發明作為半導體裝置係關於一種例如顯示裝置及發光裝置等。
請注意，在本說明書中，半導體裝置是指具有包括半導體元件(例如，電晶體或二極體等)的電路的裝置。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，積體電路、具備積體電路的晶片、顯示裝置、發光裝置以及電子裝置等都是半導體裝置。
可程式邏輯裝置(PLD：Programmable Logic Device)是大型積體電路(LSI)之一，該PLD是在發訊之後利用者可以根據編程改變內部電路的結構的積體電路。
PLD的基本上的組件是連接進行邏輯運算的多個邏輯元件(Logic Element)與邏輯元件的佈線。藉由改變各邏輯元件的功能以及各邏輯元件之間的連接結構，改變PLD的功能。
設定每個邏輯元件之間的功能的資料(組態資料)儲存在PLD內部的記憶體裝置中，而將設定資料寫入到記憶體裝置中操作稱為組態。已知在包含有PLD的系統進行操作時切換PLD的電路結構的動態重組態(dynamic reconfiguration)技術。
作為動態重組態的方法之一，已知被稱為多情境(multi-context)方法的方法。多情境方法是指使用藉由在PLD中儲存對應於多個電路結構的組態資料的組並切換所使用的組態資料的組來切換PLD的電路結構的方法。將表示電路結構資訊的組態資料的組稱為情境(context)。
隨PLD的微型化而使漏電流增大，導致耗電量增加的問題。為了解決上述問題，例如，在專利文獻1中，使用電源閘控開關停止對未使用或非活動的電路方塊供應電源。例如，在專利文獻2中，根據電路結構的改變，使用包含氧化物半導體的編程單元停止對無助於電路結構的方塊供應電源。
另外，例如，在專利文獻3中，使用包含具有氧化物半導體的電晶體的記憶體作為儲存組態資料的記憶體，操作消除更新操作。
[專利文獻1]美國專利第7098689號
[專利文獻2]日本專利申請公開第2011-172214號公報
[專利文獻3]日本專利申請公開第2012-186797號公報
本發明的一個實施方式的目的之一是提供一種耗電量低的半導體裝置。本發明的一個實施方式的目的之一是在具備邏輯元件如PLD的半導體裝置中實現控制每個邏輯元件的電力是否供應。
本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種受電壓下降的影響小的半導體裝置。本發明的一個實施方式的目的之一是提供一種漏電流(關態電流(off-state current))少的半導體裝置。或者，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
請注意，其他目的可從說明書、圖式、申請專利範圍等的記載顯明，且本發明的各實施方式中的其他目的可以從說明書、圖式、申請專利範圍等的記載推衍而 得。此外，本發明的一個實施方式並不需要實現上述所有目的。
根據本發明的一個實施方式的半導體裝置至少包括：邏輯元件；電位從外部的電源輸入的端子；控制端子與邏輯元件之間的導通的開關；以及輸出設定開關的導通狀態的控制訊號的記憶體。記憶體儲存設定開關的導通狀態的多個組態資料。半導體裝置具有將多個組態資料中的任一個作為控制訊號從記憶體輸出到開關的功能。
根據本發明的一個實施方式，可以提供一種能夠控制每個邏輯元件的電力是否供應的半導體裝置。
10‧‧‧ML元件
11‧‧‧邏輯元件
12‧‧‧記憶體
13‧‧‧佈線
14‧‧‧鎖存電路
15、30‧‧‧開關電路
20、21‧‧‧記憶元件
30‧‧‧開關電路
50‧‧‧輸入輸出電路
51‧‧‧輸出電路
52‧‧‧記憶體
53、54‧‧‧互斥或閘電路
55‧‧‧反相器
56‧‧‧緩衝器
57‧‧‧鎖存電路
61-63‧‧‧佈線
100、101‧‧‧PLD
110‧‧‧邏輯元件
111‧‧‧查找表(LUT)
112‧‧‧正反器(FF)
113‧‧‧電路
114‧‧‧多工器(MUX)
115‧‧‧輸入端子
116、117‧‧‧輸出端子
121‧‧‧記憶元件
122、123‧‧‧佈線群
130‧‧‧開關電路
133‧‧‧鎖存電路
134‧‧‧重設電路
140‧‧‧佈線
150‧‧‧電源閘控電路
151‧‧‧開關電路
152‧‧‧記憶元件
160‧‧‧端子
170‧‧‧電源
180‧‧‧電源閘控電路
181‧‧‧開關調節器
182‧‧‧記憶體
201‧‧‧電晶體
210‧‧‧記憶單元
211-218‧‧‧佈線
221-225‧‧‧電晶體
226、227‧‧‧電容元件
230‧‧‧鎖存電路
231‧‧‧反相器
232‧‧‧電晶體
240‧‧‧重設電路
241‧‧‧電晶體
251-258‧‧‧佈線
260‧‧‧記憶單元
261-265‧‧‧電晶體
266、267‧‧‧電容元件
270‧‧‧鎖存電路
271‧‧‧反相器
272‧‧‧電晶體
280‧‧‧重設電路
281‧‧‧電晶體
310‧‧‧記憶單元
311-316‧‧‧佈線
321-323‧‧‧電晶體
324‧‧‧電容元件
331‧‧‧反相器
332、333‧‧‧電晶體
400‧‧‧PLD
401-403‧‧‧方塊
404、405‧‧‧端子群
411、412‧‧‧時脈振盪電路
421‧‧‧控制器
422、423‧‧‧驅動電路
431‧‧‧IO陣列
432‧‧‧儲存邏輯陣列
433‧‧‧開關陣列
600‧‧‧單晶矽晶片
601、602‧‧‧電晶體
603‧‧‧電容元件
604‧‧‧阱
605‧‧‧STI
606‧‧‧雜質區域
607‧‧‧絕緣層
608‧‧‧導電層
609-618‧‧‧絕緣層
621-626‧‧‧接觸插塞
631-636‧‧‧佈線層
640‧‧‧層
651-654‧‧‧導電層
661、662‧‧‧絕緣層
700‧‧‧印表機
701‧‧‧I/O介面
701‧‧‧輸入輸出介面
702‧‧‧印表機控制器
703‧‧‧印表機引擎
710‧‧‧CPU
720‧‧‧影像處理電路
731‧‧‧ROM
732‧‧‧DRAM
800‧‧‧MC-FPGA
801‧‧‧組態控制器
802‧‧‧位元線驅動電路
803‧‧‧字線驅動電路
804、805‧‧‧IOA
811-813‧‧‧SWA
814、815‧‧‧PLEA
820‧‧‧MPG
821‧‧‧PGC
822‧‧‧情境選擇電路
830‧‧‧PLE
831‧‧‧LE
832‧‧‧PSW
833‧‧‧MCMA
841‧‧‧EX-OR電路
842‧‧‧LUT
843‧‧‧MUX
844‧‧‧FF
845‧‧‧MUX
850‧‧‧MCM
851‧‧‧MemC
852‧‧‧情境選擇電路
5001、5002‧‧‧外殼
5003、5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧喇叭
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5021、5022‧‧‧外殼
5023、5024‧‧‧顯示部
5025‧‧‧連接部
5026‧‧‧操作鍵
5041‧‧‧外殼
5042‧‧‧顯示部
5043‧‧‧鍵盤
5044‧‧‧指向裝置
5061‧‧‧外殼
5062‧‧‧冷藏室門
5063‧‧‧冷凍室門
5081、5082‧‧‧外殼
5083‧‧‧顯示部
5084‧‧‧操作鍵
5085‧‧‧透鏡
5086‧‧‧連接部
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
在圖式中：圖1是顯示可程式邏輯裝置的結構的一個例子的方塊圖；圖2是顯示電源閘控電路的結構的一個例子的電路圖；圖3是顯示電源閘控電路的運操作的一個例子的時序圖；圖4是顯示記憶體的結構的一個例子的方塊圖；圖5是顯示記憶體的記憶單元的結構的一個例子的電路圖；圖6是顯示相互連接邏輯元件的開關電路的結構的一 個例子的電路圖；圖7A至圖7C是顯示邏輯元件的結構的一個例子的方塊圖；圖8是顯示可程式邏輯裝置的結構的一個例子的方塊圖；圖9是顯示可程式邏輯裝置的結構的一個例子的方塊圖；圖10是顯示對應於圖9的可程式邏輯裝置的佈局的一個例子的圖；圖11是顯示圖9的記憶邏輯陣列及開關陣列的結構的一個例子的方塊圖，且是顯示邏輯元件(LE)之間的連接結構的一個例子的方塊圖；圖12是顯示圖9的記憶邏輯陣列的基本元件(ML元件)的結構的一個例子的方塊圖；圖13是顯示構成圖9的IO陣列的輸入輸出電路的結構的一個例子的電路圖；圖14是顯示可程式邏輯裝置的結構的一個例子的剖面圖；圖15A至圖15F是顯示半導體裝置的結構的一個例子的外觀圖；圖16是顯示印表機的結構的一個例子的方塊圖；圖17是所製造的多情境的FPGA(MC-FPGA)的晶片的光學顯微鏡照片；圖18是MC-FPGA的電路圖； 圖19A是佈線間開關(MPG)的電路圖，圖19B是其光學顯微鏡照片；圖20A是可程式邏輯元件(PLE)的電路圖，圖20B是可程式邏輯元件(PLE)的光學顯微鏡照片；圖21是LE的電路圖；圖22A是多組態記憶體(MCM)的電路圖，圖22B是多組態記憶體(MCM)的光學顯微鏡照片；圖23A和圖23B是說明情境的切換操作的圖，圖23C是進行情境的切換操作時的訊號波形；圖24A是顯示MC-FPGA的耗電量(測量值)以及在MC-FPGA的耗電量中PLE的耗電量所占的比率(計算)的圖表，圖24B是顯示根據圖24A的資料而算出的PLE的耗電量的圖表；圖25A和圖25B是顯示計算由於電源閘控而非活動的PLE的耗電量的時間變化的圖表。
以下參照圖式對本發明的實施方式及實施例進行詳細說明。請注意，本發明不侷限於以下說明，所屬技術領域中具有通常知識者可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以變換為各種各樣的形式。因此，本發明不應該解釋為僅限定在下面所示的實施方式及實施例所記載的內容中。
請注意，在圖式中，使用相同的元件符號來表示相同的部分或具有相同功能的部分，省略其重複說明。
實施方式1
在本實施方式中，參照圖1至圖7C說明作為半導體裝置的一個例子的可程式邏輯裝置(以下稱為“PLD”)。
請注意，作為使用者可進行編程的裝置例如小規模的積體電路的PAL(Programmable Array Logic：可程式陣列邏輯)、GAL(Generic Array Logic：通用陣列邏輯)、規模較大的積體電路的CPLD(Complex Programmable Logic Device：複雜可程式邏輯裝置)及FPGA(Field Programmable Gate Array：場可程式邏輯閘陣列)等，在本說明書中包括上述裝置的可程式的積體電路稱為PLD。
<1-1.PLD>
本實施方式的PLD包括具備由於電源閘控而切換邏輯元件的操作狀態(活動、非活動)的功能的電路(電源閘控電路)。
電源閘控電路包括從外部被輸入電源電位的端子以及控制邏輯元件與端子之間的導通狀態的能夠進行編程的開關。該開關的導通狀態根據從儲存組態資料的記 憶體輸出的訊號而控制。另外，該記憶體能夠儲存多個情境及儲存多個組態資料，以設定開關的導通狀態。
在記憶體中的多個組態資料中的任一個作為控制訊號輸出到開關電路，來決定對邏輯元件是否供應電源電位。亦即，由於能夠進行電源與邏輯元件之間的連接的動態重組態，所以根據本實施方式可以提供即使在組裝有PLD的系統操作時也能夠以細粒度控制電力供應的半導體裝置。
圖1是顯示本實施方式的PLD的結構的一個例子的方塊圖。圖1的PLD100包括多個邏輯元件110、多個記憶體120、多個開關電路130以及多個電源閘控電路150。
邏輯元件(LE)110是具有邏輯運算功能的電路，且是藉由使用儲存在記憶體120中的組態資料而能夠進行邏輯元件110的重組態。邏輯元件110是用來使PLD100進行基本邏輯操作的基本單元，有時稱為處理元件(PE：Processing Element)。
記憶體120具有儲存邏輯元件110的組態資料的功能。請注意，如記憶體120那樣的儲存組態資料的記憶體有時稱為組態記憶體。作為組態資料，邏輯元件110內部的查找表的資料和設定邏輯元件110的內部電路的連接結構的資料等儲存在記憶體120中。記憶體120能夠儲存多個情境。根據從記憶體120讀出的組態資料而改變邏輯元件110所執行的處理。
請注意，在圖1中，雖然設置有對應於每個邏輯元件110的記憶體120，但是也可以採用能夠將組態資料從一個記憶體120輸出到多個邏輯元件110的結構。
開關電路(SW)130是控制邏輯元件110之間的導通狀態的可程式的開關，該開關電路130設置在連接邏輯元件110之間的佈線140中。此外，開關電路130具有儲存設定開關的導通狀態的組態資料的記憶功能。開關電路130的記憶體具有能夠儲存多個情境的結構，在記憶體中儲存設定開關的導通狀態的多個組態資料。藉由切換從記憶體輸出的組態資料，可以切換邏輯元件110之間的連接結構。
請注意，在圖1中，為了避免混淆，使PLD100的結構簡化，並採用能夠相互連接的的兩個邏輯元件(上部和下部邏輯元件)110的結構，但是不侷限於上述連接結構。藉由改變開關電路130及佈線140的設計，可以相互連接邏輯元件110中的任何兩個。此外，雖然兩個邏輯元件110經由一個佈線140相互連接，但是也可以使用由多個佈線140構成的佈線群相互連接兩個邏輯元件110。
從外部的電源170供應電源電位VDD予PLD100。端子160是被輸入電源電位VDD的端子。此外，各邏輯元件110根據電源閘控電路150而控制電源電位VDD是否供應。
在此，由電源閘控電路150控制電源電位 VDD是否供應，但是本實施方式不侷限於此。例如，本發明的實施方式的一個方式也能夠控制是否供應低於VDD的電源電位VSS。或者，例如本發明的實施方式的一個方式也能夠控制電源電位(接地電位)GND是否供應。
電源閘控電路150具有可程式的開關的功能。根據開關的導通狀態可以使邏輯元件110活動或非活動。此外，電源閘控電路150包括儲存決定是否對邏輯元件110供應VDD的組態資料的記憶體。電源閘控電路150的記憶體也與記憶體120同樣地能夠儲存多個情境及設定開關的導通狀態的多個組態資料。藉由切換從該記憶體輸出的情境，可以切換邏輯元件110與端子160之間的導通/非導通。
如此，由於只要切換從電源閘控電路150的記憶體輸出的資料，即只要切換情境，而可以實現每個邏輯元件110的電力是否供應的選擇，所以可以實現以細粒度控制電源。此外，即使在包含PLD100的系統(半導體裝置)進行處理時也可以控制對邏輯元件110供應電力，由此可以只有對在PLD100的處理時需要的邏輯元件110供應電力，從而可以降低PLD100整體的耗電量。此外，當決定電源閘控電路150的組態資料時，可以採用操作的邏輯元件110與停止的邏輯元件110的實際的配置均勻的條件。藉由如上所述那樣決定組態資料，可抑制PLD100的局部性電壓下降，由此PLD100的操作的可靠性得到提 高。
<1.2.電源閘控電路>
以下，參照圖2說明電源閘控電路150的更具體的電路結構。記憶元件152較佳為具備在停止電力供應之後也保存資料的非揮發性資料保持部。在圖2中，作為電源閘控電路150的結構的一個例子顯示包含非揮發性資料保持部的電源閘控電路。
電源閘控電路150包括開關電路151及記憶元件(ME)152。開關電路151具有切換邏輯元件110與端子160之間的導通/非導通的功能。記憶元件152是具有儲存決定是否對邏輯元件110供應電力的組態資料的功能的記憶體電路。在記憶元件152中，作為組態資料至少儲存有設定開關電路151的開啟/關閉的資料。根據從記憶元件152輸出的組態資料而決定開關電路151的開啟/關閉。
此外，記憶元件152作為在停止電力供應之後也保存資料的非揮發性記憶體而構成。藉由作為記憶元件152使用非揮發性記憶體，不需要從PLD100的外部載入資料，由此可以縮短PLD100的啟動操作時間並減少此時需要的耗電量。另外，也可以在記憶元件152作為非揮發性記憶體保存資料的期間中至少供應一個電源電壓。亦即，記憶元件152能夠以實際上與非揮發性記憶體相同的水準保存資料，即可。
<1.2.1.開關電路>
開關電路151包括電晶體201。對電晶體201的閘極從記憶元件152輸入訊號PG而控制開啟/關閉狀態。根據電晶體201的開啟/關閉狀態決定是否對邏輯元件110供應電力。雖然在圖2中電晶體201為p通道型電晶體，但是也可以為n通道型電晶體。
<1.2.2.記憶元件>
記憶元件152是能夠儲存多個情境的記憶體。因此，記憶元件152包括與情境的數量相同的數量的記憶單元210。在此，情境的數量為2。如圖2所示，兩個記憶單元210配置為陣列狀(2行1列)，在列方向上設置有佈線211及佈線212，在行方向上設置有兩個佈線213及兩個佈線214。再者，記憶元件152包括資料輸出用佈線215及連接於佈線215的鎖存電路230及重設電路240。
請注意，在圖2中，號碼[0]等是用來識別具有相同功能的訊號、電路等的號碼，在其他圖式中也同樣地使用。另外，有時將電源供應電位VDD記載為電位VDD或VDD。其他電位、訊號、元件或佈線等也是同樣的。
佈線211及佈線212是被輸入對應於組態資料的訊號B及訊號BB(資料訊號)的資料線(位元線)。對佈線212輸入訊號B的反轉訊號BB。佈線213 是被供應選擇寫入組態資料的記憶單元210的訊號W(選擇訊號)的選擇訊號線(字線)。佈線214是被輸入選擇讀出組態資料的記憶單元210的訊號R(選擇訊號)的選擇訊號線。此外，佈線215是作為訊號PG輸出組態資料的佈線。訊號PG是控制開關電路151的導通狀態的訊號。
請注意，藉由對反相器電路輸入訊號B而生成反轉訊號BB，也可以不設置佈線211和佈線212中的之一。
儲存在記憶元件152中的組態資料的值根據佈線211、佈線212的電位(訊號B、訊號BB)而決定。當訊號B為高位準(資料值“1”)時對記憶單元210寫入資料值“0”，當訊號B為低位準(資料值“0”)時對記憶單元210寫入資料值“1”。
經由記憶元件152的輸出操作，多個組態資料中的任一個被選擇而作為訊號PG經由佈線215輸出到開關電路151。當訊號PG的資料值為“0”時，電晶體201處於導通狀態，邏輯元件110被供應電力而處於活動狀態。當訊號PG的資料值為“1”時，電晶體201處於關閉狀態，邏輯元件110被停止電力供應而處於非活動狀態。
<1.2.2.a.記憶單元>
在圖2的例子中，記憶單元210是儲存1位元資料的記憶體。記憶單元210包括用來儲存資料值“1”(高位準 資料)的第一單元(電晶體221、電晶體222及電容元件226)以及儲存資料值“0”(低位準資料)的第二單元(電晶體223、電晶體224及電容元件227)。節點N1及節點N2是各單元的電位保持部，並用作記憶單元210的非揮發性資料保持部。電晶體225用作使記憶單元210連接於佈線215的開關。
首先，說明第一單元的連接結構。電晶體221的閘極連接於佈線213，電晶體221的源極連接於佈線212，電晶體221的汲極連接於電晶體222的閘極(節點N1)。電容元件226中的一個端子連接於電晶體222的閘極(節點N1)。電晶體222的閘極連接於節點N1，電晶體222的源極連接於佈線217，電晶體222的汲極連接於電晶體225的源極。
第二單元具有與第一單元相似的結構，電晶體223的閘極連接於佈線213，電晶體223的源極連接於佈線211，電晶體223的汲極連接於電晶體224的閘極(節點N2)。電容元件227中的一個端子連接於電晶體224的閘極(節點N2)。電晶體224的閘極連接於節點N2，電晶體224的源極連接於佈線218，電晶體224的汲極連接於電晶體225的源極。
電晶體225的閘極連接於佈線214，電晶體225的源極連接於電晶體222及電晶體224的汲極，電晶體225的汲極連接於佈線215。電晶體225具有作為使第一單元及第二單元連接於佈線215的開關功能。
請注意，電晶體是包括三個端子：閘極、源極及汲極的元件。閘極之外的兩個端子根據電晶體的導電型(n，p)及輸入到端子的電位而有時切換源極和汲極的功能。因此，在記憶單元210中源極和汲極的關係可為相反。其他電路也是同樣的。
電晶體221用作控制佈線212與節點N1之間的導通狀態的開關，電晶體223用作控制佈線211與節點N2之間的導通狀態的開關。電晶體221及電晶體223的開啟/關閉根據輸入到佈線213的訊號W而控制。
電容元件226及電容元件227分別具有在電晶體221及電晶體223處於關閉狀態時使節點N1、N2處於電浮動狀態而保持這些電位的功能。
電晶體222及電晶體225在佈線217與佈線215之間串聯連接並具有連接佈線217和佈線215的開關的功能。電晶體224及電晶體225在佈線218與佈線215之間串聯連接並具有連接佈線218和佈線215的開關的功能。
電晶體222、電晶體224及電晶體225的開啟/關閉分別由節點N1的電位、節點N2的電位及佈線214的電位(訊號R)控制。
佈線217具有供應高電位的電位供應線的功能，佈線218具有供應低電位的電位供應線的功能。在此，經由佈線217供應與PLD100的電源電位相同的VDD，經由佈線218供應接地電位(GND)。經佈線217 供應的電位是能夠對佈線215施加高位準電位(使開關電路151關閉的電位)的電位即可，而不侷限於VDD。此外，佈線218的電位是能夠對佈線215施加低位準電位(使開關電路151開啟的電位)的電位即可，而不侷限於GND。
此外，為了保持浮動狀態的節點N1及節點N2的電位，作為電晶體221及電晶體223較佳為使用關閉狀態下的漏電流(關態電流)少的電晶體。在此，“關態電流低”是指在室溫下每通道寬度1μm的被常態化的關態電流為10zA以下。因為關態電流越少越較佳，所以該被常態化的關態電流值較佳為1zA以下，更佳為10yA以下，進一步較佳為1yA以下。請注意，在此情況下，源極與汲極之間的電壓例如約為0.1V、5V或10V左右。作為關態電流這樣少的電晶體的例子，例如通道包含氧化物半導體的電晶體。
在本實施方式中，在儲存組態資料的記憶單元中，經由開關連接輸入資料的佈線與電位保持部，並且根據該開關的開啟、關閉操作而進行資料的寫入及保持。因此，在資料保持期間中，作為用來抑制電位保持部的電位的變動的非常適合的開關，較佳為使用關態電流少的電晶體。
當電晶體221及電晶體223使用關態電流少的電晶體，可以使記憶元件152成為在遮斷電源之後保持資料的非揮發性記憶體。由此，在停止PLD100的操作之 後也在電源閘控電路150中保持關於邏輯元件110與電源170的連接結構的組態資料。因此，在啟動PLD100時不需要對電源閘控電路150載入組態資料的處理，從而可以實現，例如，啟動時的耗電量的減少及啟動時間的縮短等。
藉由降低電晶體221及電晶體223的關態電流並適當地設定電容元件226及電容元件227的電容值，可以使記憶單元210成為在遮斷電源之後也保持資料的記憶體(非揮發性記憶體)。例如，在電晶體221及電晶體223的關態電流值為5×10-23A，節點N1及節點N2的電位可以變化到0.1V，並且電容元件226及電容元件227的電容值為約158fF左右的情況下，可以保持資料10年左右。
說明對記憶單元210寫入資料值“1”的方法。將佈線211設定為低位準，將佈線212設定為高位準，然後將佈線213設定為高位準而使電晶體221及電晶體223開啟。節點N1設為高位準，節點N2設為低位準。然後，將佈線213設定為低位準而使節點N1及節點N2處於電浮動狀態。亦即，將節點N1的電位設定為電晶體222處於開啟狀態的電位，將節點N2的電位設定為電晶體224處於關閉狀態的電位。
當對記憶單元210寫入資料值“0”時，首先將佈線211設定為高位準，將佈線212設定為低位準。然後，藉由將佈線213設定為高位準，使節點N1設為低位 準，節點N2設為高位準。之後，將佈線213設定為低位準而使節點N1及節點N2處於電浮動狀態。
資料的輸出根據電晶體225的切換操作而進行。藉由根據輸入到佈線214的訊號R使電晶體225開啟，儲存在記憶單元210中的組態資料作為訊號PG，該訊號PG經由佈線215輸出到開關電路151。例如，由於當節點N1為高位準時節點N2為低位準，所以對佈線215被施加高位準電位。
<1.2.2.b.鎖存電路>
鎖存電路230具有在高位準資料(資料值“1”)從記憶單元210輸出到佈線215時，防止對應於電晶體222的臨界電壓的佈線215的電壓下降的功能。因此，鎖存電路230有時被稱為弱保持電路(weak keeper circuit)。鎖存電路230包括反相器231及p通道型電晶體232。
<1.2.2.c.重設電路>
重設電路240是將訊號PG(佈線215的電位)重設到初始值(資料值“0”)的電路，該重設電路240包括電晶體241及被輸入訊號RST的佈線216。訊號RST是重設用訊號。藉由根據訊號RST使電晶體241開啟，可以將佈線215的電位設定為低電位(在此，GND)。在圖2的結構中，藉由將訊號PG重設到初始值，使電晶體201開啟，由此對邏輯元件110供應電力。
在圖2中，記憶元件152是能夠儲存情境的數量為2的資料的記憶體，唯，可以根據所需要的情境的數量而增加記憶單元210的數量。藉由將情境的數量設定為3以上而可以按任意的順序切換情境，由此能夠根據PLD100的功能更靈活地選擇是否對邏輯元件110供應電力。
<1.2.3.電源閘控電路的操作>
以下，參照圖3說明電源閘控電路150進行的PLD100的動態重組態。
圖3是顯示電源閘控電路150的操作方法的一個例子的時序圖。在圖3中顯示輸入到圖2所示的各佈線(211-216)的訊號的波形。在圖3的說明中，將電源閘控電路150的第一行第一列的記憶單元210稱為“Cell[0]”，將第二行第一列的記憶單元210稱為“Cell[1]”。在Cell[0]中儲存對應於第一情境的組態資料，在Cell[1]中儲存對應於第二情境的組態資料。
圖3是時序圖，該時序圖顯示重設操作、將分別對應於兩個情境的兩個組態資料寫入電源閘控電路150的寫入操作、對應於第一情境的組態資料的輸出操作以及對應於第二情境的組態資料的輸出操作的時序。
在期間T1-T2中進行重設操作。將高位準的訊號RST輸出到佈線216而使電晶體241開啟。由於藉由進行上述操作，訊號PG設為低位準而使電晶體201處 於開啟狀態，因而電力供應到邏輯元件110。
在期間T3-T5中進行Cell[0]的寫入操作。在此，將停止對邏輯元件110供應電力的組態資料寫入到Cell[0]。在時間T3中，對佈線211輸入低位準的訊號B，對佈線212輸入訊號B的反轉訊號BB。在時間T4中，將訊號W[0]設定為高位準，使電晶體221和電晶體223開啟。在時間T5中，將訊號W[0]設定為低位準，使電晶體221和電晶體223關閉。如上所述，對Cell[0]寫入組態資料“0”，該組態資料“0”被保持。
在期間T6-T8中，進行Cell[1]的組態資料寫入操作。在此，將對邏輯元件110供應電力的組態資料寫入到Cell[1]。在時間T6中，對佈線211輸入高位準的訊號B，對佈線212輸入反轉訊號BB。在時間T7中，將訊號W[0]設定為高位準。在時間T8中，將訊號W[0]設定為低位準。如上所述，對Cell[1]寫入組態資料“1”，該組態資料“1”被保持於Cell[1]中。
在期間T9-T10中，進行從Cell[0]的輸出組態資料的操作。當將高位準的訊號R[0]輸入到佈線214時，高位準的訊號PG從Cell[0]輸出到佈線215。因訊號PG而電晶體201處於關閉狀態，而停止對邏輯元件110供應電力。
在期間T10-T11中，進行從Cell[1]的輸出組態資料的操作。當將高位準的訊號R[1]輸入到佈線214時，低位準的訊號PG從Cell[1]輸出到佈線215。因訊號 PG而電晶體201處於開啟狀態，而再次開始對邏輯元件110供應電力。
將訊號R[0]設定為高位準的操作相當於組態資料切換為第一情境的操作，將訊號R[1]設定為高位準的操作相當於組態資料切換為第二情境的操作。亦即，藉由在PLD100操作時切換兩個情境，能夠進行邏輯元件110供應電力的動態重組態。因此，可以使PLD100成為耗電量低且高速的處理器。
此外，當生成組態資料時，藉由設定使操作的邏輯元件110和停止的邏輯元件110的物理上的配置均勻的限制條件，可以抑制PLD100的局部性電壓下降，由此可以提高PLD100的操作的可靠性。
請注意，在圖2的結構中，雖然因訊號RST而進行初始化，使電晶體201開啟，對所有邏輯元件110供應電力，但是也可以當進行初始化時，使開關電路151關閉，對所有邏輯元件110不供應電力。因初始化而對所有邏輯元件110供應電力的結構適合於在開始PLD100的操作時進行操作的邏輯元件110多的情況。與此相反，在開始操作時進行操作的邏輯元件110少的情況下，因初始化而對所有邏輯元件110不供應電力的結構在低功耗化的方面是有效的。
在當PLD100的操作時不需要停止的邏輯元件110中，可採用從端子160一直供應電力的結構，而不設置電源閘控電路150。在採用上述結構的PLD100中，進 行邏輯元件110與端子160之間的連接結構的部分動態重組態。此外，也可以採用對多個邏輯元件110設置單一個電源閘控電路150的結構。
<1.3.記憶體>
以下，參照圖4及圖5說明記憶體120。
圖4是顯示記憶體120的結構的一個例子的方塊圖。
記憶體120具有能夠儲存對應於多個情境的組態資料的功能。因此，記憶體120包括多個記憶元件(ME)121，各記憶元件(ME)121能夠儲存對應於多個情境的組態資料。
多個記憶元件121配置為陣列狀，根據這樣的記憶元件121的配列而設置有包括以水平、垂直方向配置的多個佈線的佈線群122及佈線群123。佈線群122是垂直方向的佈線組，佈線群123是水平方向的佈線組。佈線群122及佈線群123包括用來對記憶元件121輸入的佈線及用來對記憶元件121輸出的佈線。各記憶元件121的輸出端子連接於邏輯元件110的不同的輸入端子。
作為記憶元件121採用能夠儲存兩個以上的情境的資料的儲存結構即可，例如可以採用與電源閘控電路150的記憶元件152相似的結構。圖5顯示記憶元件121的結構的一個例子。此外，圖5顯示第一行第一列的記憶元件121。記憶元件121可以採用與電源閘控電路 150的記憶元件152(圖2)相似的結構。
如圖5所示，記憶元件121包括記憶單元260(Cell[0]及Cell[1])、佈線251至258以及連接於佈線255的鎖存電路270及重設電路280。
鎖存電路270包括反相器271及電晶體272。如同鎖存電路230(圖2)，鎖存電路270具有在記憶單元260將高位準的電位施加到佈線255時防止佈線255的電壓下降的功能。
如同重設電路240(圖2)，重設電路280是將佈線255的電位重設到初始值(資料值“0”)的電路，該重設電路280包括電晶體281及被輸入重設用訊號RSTm的佈線256。當記憶元件121的資料的寫入操作(進行組態)時，訊號RSTm可以將佈線255的電位固定為GND。
訊號Bm，BBm是對應於組態資料的資料訊號，訊號BBm是訊號Bm的反轉訊號。訊號Wm是寫入用選擇訊號，訊號Rm是讀出用選擇訊號。
記憶單元260包括節點N21、節點N22、電晶體261至265、電容元件266及電容元件267。記憶單元260與電源閘控電路150的記憶單元210不同之處在於：在記憶單元260中，電晶體261連接於佈線251，電晶體263連接於佈線252。因此，在記憶單元260中，在訊號Bm為高位準(資料值“1”)時寫入資料值“1”，在訊號Bm為低位準(資料值“0”)時寫入資料值“0”。由於記 憶元件121的操作與記憶元件152相似，所以援用關於記憶元件152的說明。
在圖5的例子中，雖然將記憶元件121的情境的數量設定為2，但是也可以設定為3以上。根據需要的情境的數量而使記憶單元260的數量增加即可。
<1.4.1.開關電路的結構例>
以下，參照圖6說明開關電路130的結構。圖6是顯示開關電路130的結構的一個例子的電路圖。開關電路130用作連接邏輯元件110(LE[0])的輸出端子與邏輯元件110(LE[1])的輸入端子的可程式的開關。
如同記憶元件152(圖2)，開關電路130儲存二情境，且該開關電路130包括配置為陣列狀(2行1列)的兩個記憶單元310(Cellsw[0]及Cellsw[1])。此外，開關電路130還包括：在列方向上的佈線311及佈線312；在行方向上的兩個佈線313及佈線314；具有輸出資料的功能的佈線315；以及連接於佈線315的鎖存電路133及重設電路134。
鎖存電路133用作防止佈線315的電位下降的弱的鎖存器，並且包括反相器331及p通道型電晶體332，如同電源閘控電路150的鎖存電路230(圖2)。
如同電源閘控電路150的重設電路240(圖2)，重設電路134是將佈線315的電位重設到初始值(資料值“0”)的電路，該重設電路134包括電晶體333 及被輸入訊號RSTsw的佈線316。訊號RSTsw為重設用訊號。藉由因訊號RSTsw而使電晶體333開啟，可以將佈線315的電位設定為低電位(在此，GND)。因此，當對開關電路130寫入資料(組態)時，訊號RSTsw可使佈線315的電位固定為GND。
記憶單元310連接於佈線311至315。佈線311是被輸入對應於組態資料的訊號Bsw的資料線(位元線)。佈線312連接於邏輯元件110(佈線140)。佈線313是被輸入選擇寫入組態資料的記憶單元310的訊號Wsw(選擇訊號)的選擇訊號線。佈線314是被輸入選擇讀出組態資料的記憶單元310的訊號Rsw(選擇訊號)的選擇訊號線。佈線315是被輸出從記憶單元310讀出的組態資料的佈線，且佈線315連接於邏輯元件110(佈線140)。
儲存在記憶單元310中的組態資料的值根據佈線311的電位(訊號Bsw)而決定。當訊號Bsw為高位準(資料值“1”)時對記憶單元310寫入資料值“1”，當訊號Bsw為低位準(資料值“0”)時寫入資料值“0”。
根據記憶單元310的組態資料的輸出操作而可以切換兩個邏輯元件110之間的連接結構。在使資料值“1”的記憶單元310中的電晶體323開啟的情況下，佈線312與佈線315連接，且兩個邏輯元件110相互連接。另一方面，如果資料值為“0”，則佈線312不連接佈線315。
記憶單元310是能夠儲存1位元的資料的電路，包括3個電晶體321至323、電容元件324及節點N31。節點N31用作電位保持部。電晶體321的閘極連接於佈線313，電晶體321的源極連接於佈線312，電晶體321的汲極連接於電晶體322的閘極(節點N31)。電容元件324中的一個端子連接於電晶體322的閘極(節點N31)。電晶體322的閘極連接於節點N31，電晶體322的源極連接於佈線312，電晶體322的汲極連接於電晶體323的源極。電晶體323的閘極連接於佈線314，電晶體323的汲極連接於佈線315。
電晶體321用作控制佈線311與節點N31之間的連接的開關，根據輸入到佈線313的訊號Wsw控制電晶體321的開啟/關閉。電容元件324具有在電晶體321處於關閉狀態時使節點N31處於電浮動狀態而保持其電位的功能。
電晶體322及電晶體323在佈線312與佈線315之間串聯連接並具有連接佈線312和佈線315的開關的功能。電晶體322及電晶體323的開啟/關閉分別由節點N31的電位及佈線314的電位(訊號Rsw)控制。
如上所述，在記憶單元中，作為連接輸入資料的佈線與電位保持部的開關，較佳為使用關態電流少的電晶體。在記憶單元310中，電晶體321作為這樣的開關。因此，如同電晶體221及電晶體223(參照圖2)，電晶體321較佳是關態電流少的電晶體，其關態電流較佳 為1×10-14A以下。作為關態電流這樣少的電晶體，例如，包含氧化物半導體於通道中的的電晶體。
藉由降低電晶體321的關態電流並適當地設定電容元件324的電容值，可以使記憶單元310成為在關閉電源之後也保持資料的非揮發性記憶體。例如，在電晶體321的關態電流值為5×10-23A，節點N31的電位可以變化到0.1V，並且電容元件324的電容值為約158fF左右的情況下，可以保持資料10年左右。
藉由作為開關電路130的記憶體使用非揮發性記憶體，在啟動PLD100時不需要對開關電路130載入組態資料的處理，從而啟動時的耗電量的可減少及啟動時間可縮短。
在開關電路130中，在寫入組態資料之外的時候使電晶體321關閉而使節點N31處於電浮動狀態。由此，藉由利用節點N31(電晶體322的閘極)的電位的升壓效果，可以使開關電路130操作。
當節點N31處於浮動狀態時，電晶體322的源極-閘極間電容Cgs隨著佈線312的電位從低位準轉移到高位準而使節點N31的電位上升。上述節點N31的電位的上升根據寫入到記憶單元310的組態資料的資料值。
因為當該資料值為“0”時電晶體322處於弱反轉模式，所以有助於節點N31的電位上升的電容Cgs包括獨立於電晶體322的閘極(節點N31)的電位的電容Cos。明確而言，電容Cos包括形成在閘極電極與源極電 極相互重疊的區域中的重疊電容(overlap capacitance)及形成在閘極電極與源極電極之間的寄生電容等。因為當該資料值為“1”時電晶體322處於強反轉模式，所以有助於節點N31的電位上升的電容Cgs除了上述電容Cos之外還包括形成在閘極電極與汲極電極之間的電容Cod及形成在通道形成區與閘極電極之間的電容Cox的一部分。
因此，在組態資料為“1”時，與在組態資料為“0”時相比，有助於節點N31的電位上升的電容Cgs較大。因此，在對記憶單元310寫入資料值“1”時，與在對記憶單元310寫入資料值“0”時相比，使節點N31的電位上升的效果更高。由此，在被寫入的組態資料為“1”時電晶體321的開關速度得到提高，在被寫入的組態資料為“0”時不需要的電晶體322的導通不會發生，而電晶體322維持關閉。
<1.4.2.開關電路的操作>
說明對記憶單元310寫入資料值“1”的方法。在將高位準的訊號Bsw(資料值“1”)輸入到佈線311之後，對佈線313輸入高位準的訊號Wsw，在特定的期間中使電晶體321開啟。然後對節點N31寫入高位準的電位。然後，藉由使電晶體321關閉，在節點N31中保持電晶體321的電位。
另一方面，當對記憶單元310寫入資料值“0”時，在將低位準的訊號Bsw(資料值“0”)輸入到佈 線311之後，對佈線313輸入高位準的訊號Wsw，在特定的期間中使電晶體321開啟。然後對節點N31寫入低位準的電位。然後，藉由使電晶體321關閉，在節點N31中保持電晶體321的電位。
當將訊號Wsw[0]設定為高位準，將對應於第一情境的組態資料寫入到Cellsw[0]。當將訊號Wsw[1]設定為高位準，將對應於第二情境的組態資料寫入到Cellsw[1]。
在儲存在記憶單元310中的組態資料中，資料值“1”表示“連接LE[0]與LE[1]”，資料值“0”表示“不連接LE[0]與LE[1]”。LE[0]與LE[1]之間的連接狀態的切換由訊號Rsw控制。訊號Rsw也是用來切換情境的控制訊號。
輸入到佈線314的訊號Rsw使電晶體323開啟。當節點N31的電位是高位準電位，電晶體322處於開啟狀態，由此佈線312與佈線315連接。另一方面，當節點N31的電位是低位準電位，電晶體322處於關閉狀態，由此佈線312與佈線315不連接。
將訊號Rsw[0]設定為高位準相應於切換組態資料至第一情境，而將訊號Rsw[1]設定為高位準的相應於切換組態資料至第二情境。藉由在PLD100的操作時切換情境，能夠進行邏輯元件110之間的連接結構的動態重組態。
<1.5.邏輯元件>
邏輯元件110包括組合電路、正反器(暫存器)及邏輯元件等。作為組合電路的一例可為查找表。參照圖7A至圖7C的方塊圖說明邏輯元件110的結構的例子。
圖7A的邏輯元件110包括查找表111(以下稱為LUT111)及正反器112(FF)。LUT111根據從記憶體120輸出的組態資料而改變電路結構。LUT111根據輸入到輸入端子115的資料值而決定一個輸出值。正反器112保持從LUT111輸出的訊號，與時脈訊號CLK同步，而將保持的資料從輸出端子116，117輸出。
圖7B的邏輯元件110相當於對圖7A的電路追加電路113的電路。來自正反器112的訊號作為第一輸入輸入到電路113，初始化用訊號RST的反轉訊號作為第二輸入輸入到電路113。
圖7C的邏輯元件110相當於對圖7A的電路追加多工器114(MUX)的電路。組態資料從記憶體120輸入到多工器114，並且LUT111及正反器112的輸出訊號輸入到多工器114。根據儲存在記憶體120中的組態資料而將這些兩個輸出訊號中的任一個從多工器114輸出到輸出端子116及輸出端子117。
在圖7A至圖7C中，組態資料可從記憶體120輸出到正反器112以改變正反器112的功能。明確而言，根據組態資料而可以使正反器112改變為具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一 個功能的電路。
請注意，雖然在本實施方式中顯示應用於PLD的例子，但是本發明不侷限於此單一的實施方式。根據情況可以應用於PLD以外的電路或裝置。例如，也可以應用於顯示裝置或發光裝置用驅動電路及像素。例如，顯示元件、包含顯示元件的裝置的顯示裝置、發光元件以及包含發光元件的裝置的發光裝置可設置為各種類型，並且可包括各種元件。例如，，對比度、亮度、反射率、穿透率等因電磁作用而變化的顯示媒體，如EL(電致發光)元件(例如，包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(例如，白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、光閘光閥(GLV)、電漿顯示面板(PDP)、數位微鏡設備(DMD)、壓電陶瓷顯示器、碳奈米管等可作為顯示元件、顯示裝置、發光元件或發光裝置的例子。作為具有EL元件的顯示裝置的一個例子，包含EL顯示器。作為具有電子發射元件的顯示裝置的一個例子，包含場致發射顯示器(FED)或SED型平面型顯示器(SED：Surface-conduction Electron-emitter Display；表面傳導電子發射顯示器)等。作為具有液晶元件的顯示裝置的一個例子，包含液晶顯示器(透光型液晶顯示器、半透光型液晶顯示器、反射型液晶顯示器、直視型液晶顯示器、投射型液晶顯示器)等。作為具有電子墨水或電泳元件的顯示 裝置的一個例子，包含電子紙等。
雖然在本實施方式中敘述具備由於電源閘控而切換邏輯元件的操作狀態(活動、非活動)的功能的電路(電源閘控電路)的例子，但是本發明不侷限於此單一的實施方式。根據情況也可以不提供電源閘控電路。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式2
在本實施方式中說明電源閘控電路的其他結構的例子。
本實施方式的電源閘控電路如同實施方式1，具有切換邏輯元件的操作狀態(活動、非活動)的功能，並且還具有能夠改變供應到邏輯元件的電位的值的功能。電源閘控電路包括開關調節器及儲存組態資料的記憶體。
開關調節器被輸入電源電位VDD，並具有由於開關的切換操作將VDD變換為在邏輯元件的操作時需要的電位Vw並輸出的功能。記憶體儲存設定來自開關調節器的輸出電位Vw的值的多個組態資料。記憶體能夠儲存對應於多個情境的組態資料。更明確而言，組態資料是設定開關調節器的開關的導通狀態的資料。
電源閘控電路具有選擇儲存在記憶體中的多個組態資料中的任一個資料而輸出到開關的功能。其結果，開關調節器的開關的開啟/關閉的工作比變化，而開 關調節器的輸出電位Vw的值變化。
圖8是顯示PLD的結構的例子的方塊圖。PLD101是能夠進行動態重組態的處理器。PLD101包括多個邏輯元件110、多個記憶體120、多個開關電路130、連接兩個邏輯元件110的多個佈線140及多個電源閘控電路180。
電源閘控電路180包括開關調節器181及記憶體182。開關調節器181具有將從端子160輸入的電源電位VDD變換為電位Vw且輸出的功能。開關調節器181包括開關，而藉由改變開關的開啟/關閉的工作比來改變電位Vw的值。
記憶體182能夠儲存設定開關調節器181的開關的導通狀態的多個組態資料(各分別對應於一個情境)。記憶體182能夠儲存對應於多個情境的組態資料。因此，記憶體182包含各具有儲存一個組態資料的功能的多個記憶單元，例如可以使用與記憶元件152(參照圖2)或記憶元件121(參照圖5)相同的電路而構成。
因為記憶體182係非揮發性記憶體如記憶元件152及記憶元件121，不需要將資料從PLD101的外部載入到記憶體182，由此可以縮短PLD101的啟動操作時間並減少此時需要的耗電量。
藉由切換從記憶體182輸出的組態資料(情境)，可以切換開關調節器181的開關的開啟/關閉。亦即，由於該開關的開啟/關閉的操作比變化，所以開關調 節器181可以決定是否對邏輯元件110供應電位並且可以改變輸出到邏輯元件110的輸出電位Vw的值。因此，根據本實施方式，可以提供一種即使組裝有PLD101的系統正在進行操作也能夠以細粒度控制電力供應的PLD。
實施方式3
在本實施方式中，作為半導體裝置的一個例子說明PLD。
本實施方式的PLD也具有由於電源閘控而切換邏輯元件的操作狀態(活動、非活動)的功能。在本實施方式中說明用來電源閘控的開關及記憶元件設置在包含多個邏輯元件的電路方塊內的PLD。以下，參照圖9至圖13說明本實施方式。
<2.1.PLD的結構的例子>
圖9是顯示PLD的結構的一個例子的方塊圖，圖10是該結構的例子的佈局圖。請注意，在圖10中，組件一些組件用符號表示。
PLD400包括具有多個內部電路的三個方塊(401至403)、端子群404及端子群405。
端子群404包括電源電位(例如，GND或VDD)的輸入端子、來自外部電路的訊號(例如，DATA0或context)的輸入端子以及生成在PLD400的內部電路中的訊號(例如，nSTATUS或ConfDone)的輸出端子。端 子群405包括多個使用者用輸入輸出端子。請注意，在圖9中記載輸入到PLD400的訊號及電位、以及來自PLD400的輸出訊號的一部分。
方塊403是具有邏輯運算功能的電路方塊，包括IO陣列(IOA)431、記憶邏輯陣列(MLA)432及開關陣列(SWA)433。
IO陣列(IOA)431具有控制端子群405與內部電路之間的訊號的收發的介面功能。IO陣列431包括對應於端子群405的輸入輸出端子(padio)設置的多個輸入輸出電路。各輸入輸出電路具有在輸入輸出端子(padio)中控制訊號的傳送的功能，以防止輸入訊號和輸出訊號的碰撞。另外，輸入輸出電路是可程式的電路，並包括儲存組態資料的記憶體。藉由改變輸入輸出電路的功能，改變輸入輸出端子(padio)的功能。
符號432所示的電路方塊包含儲存能夠進行重組態的邏輯元件及組態資料的記憶元件，配置為陣列狀的電路方塊，在此稱為記憶邏輯陣列(MLA)432。輸入到記憶儲存邏輯陣列432的輸入訊號(user_res，noffr，noffw)是邏輯元件的暫存器(正反器)的控制訊號。儲存邏輯陣列432的輸出端子(recombout)連接於IO陣列431的輸入端子。
符號433所示的電路方塊包含控制記憶邏輯陣列432的兩個邏輯元件之間的導通的功能的電路方塊，在此稱為開關陣列(SWA)433。開關陣列433還具有控 制邏輯元件與IO陣列431的輸入輸出電路之間的導通的功能。
開關陣列433包括配置為陣列狀的多個開關電路。這些開關電路具有使邏輯元件連接於其他邏輯元件或者IO陣列431的輸入輸出電路的功能。此外，開關電路是可程式的開關，包括儲存組態資料的記憶體。
方塊402是組態的控制部，包括控制器421、驅動電路422及驅動電路423。換言之，方塊402是具有控制設置在方塊403中的組態資料用記憶體的功能的電路方塊。
控制器421是方塊402整體的控制部，且具有根據輸入訊號(例如，cph1及eph2)生成訊號的功能。作為輸入到控制器421的訊號，有用來重設PLD400的訊號(sys_res)、開始組態的控制訊號(nCONFIG)以及控制情境的切換的訊號(context)等。作為控制器421所生成的訊號的例子，包含驅動電路422的控制訊號(bdCtrl)、驅動電路423的控制訊號(wdCtrl)、切換情境的控制訊號(Rm)、將記憶體的輸出重設到初始值的訊號(RSTm)，告知組態的開始的訊號(nSTATUS)及告知組態結束的訊號(ConfDone)等。訊號(nSTATUS及ConfDone)經由端子群404輸出到PLD400的外部。
驅動電路422及驅動電路423各作為記憶體的訊號線驅動電路。驅動電路422作為輸出組態資料的訊 號線(位元線)的驅動電路。驅動電路422具有根據輸入訊號(DATA0、bdCtrl等)生成訊號(Bm、BBm)的功能。DATA0是對應於組態資料的訊號。
驅動電路423作為寫入用控制訊號線(字線)的驅動電路。驅動電路423具有根據輸入訊號(wdCtrl等)生成訊號(Wm)的功能。
方塊402所生成的控制訊號(Bm、BBm、Wm、Rm及RSTm)輸入到方塊403的記憶體。
方塊401是時脈訊號的生成部。時脈振盪電路411根據訊號(例如，DCLK及nSTATUS)生成用於控制器421的兩相時脈訊號(cph1及cph2)的功能。訊號DCLK是組態用時脈訊號。時脈振盪電路412具有根據包含PLD400的系統的時脈訊號sys_clk等而生成兩相時脈訊號(ph1及ph2)的功能。
<2.2.邏輯元件之間的連接結構>
圖11是顯示儲存邏輯陣列432及開關陣列433的結構的例子的一個例子的方塊圖，其對應於圖10的佈局圖。
記憶邏輯陣列(MLA)432包含將多個基本元件10配置為陣列狀的結構。在圖11的例子中，一列的10個基本元件10包含於一個記憶邏輯陣列432中。基本元件10包含一個邏輯元件(LE)11及儲存該邏輯元件用組態資料的記憶體。以下，將基本元件10稱為ML元件 (MLE)10。
開關陣列433是包括配置為陣列狀的多個開關電路30的電路方塊。在圖11中，用SWa表示的電路是控制兩個邏輯元件(LE)11之間的導通的開關電路30，用SWb表示的電路是控制邏輯元件(LE)11的輸入端子與IO陣列431的輸入輸出電路之間的導通的開關電路30，用SWc表示的電路是控制邏輯元件(LE)11的輸出端子與IO陣列431的輸入輸出電路之間的導通的開關電路30。
各開關電路30是可程式的開關，其可以與開關電路130(參照圖6)相似。儲存開關電路30的組態資料的記憶元件由電路(431至433)控制。
在圖11的例子中，在一個記憶邏輯陣列432中，五級邏輯元件(LE)11內的查找表(LUT)構成進位鏈(carry chain)，十級邏輯元件(LE)11內的暫存器(正反器)構成暫存器鏈(register chain)。
<2.3.ML元件(MLE)的結構的例子>
參照圖12說明ML元件(MLE)10的結構的一個例子。圖12是顯示ML元件10的結構的一個例子的方塊圖。ML元件10包括一個邏輯元件(LE)11、儲存邏輯元件11的組態資料的記憶體12及鎖存電路14(keep)。
邏輯元件11是包括四個輸入端子及一個輸出端子的邏輯電路。輸入訊號是dataA至dataD，該dataA 至dataD是根據使用者的指令經由端子群405輸入的訊號。鎖存電路14連接於輸入dataA至dataD的佈線13。如同圖2的重設電路240，鎖存電路14包含反相器及p通道型電晶體構成的電路，其具有抑制佈線13的電壓下降的功能。
記憶體12可以相似於記憶體120(參照圖5)，其包括配置為陣列狀的多個記憶元件(ME)20。在圖12的例子中，32個記憶元件20配置為4行8列的陣列狀。此外，邏輯元件11設置在記憶元件20的陣列(記憶體12)中，在第5列與第6列之間。
記憶元件20具有能夠儲存多個組態資料的儲存結構。藉由採用上述儲存結構，能夠進行邏輯元件11的動態重組態。作為記憶元件20，可以使用與記憶體120的記憶元件121(參照圖5)相似的電路。
另外，ML元件10具備控制邏輯元件11的電力供應的電源閘控功能。在此，在ML元件10中設置可程式的開關電路15。由於因開關電路15而可以切換邏輯元件11與VDD的輸入端子之間的導通狀態，所以可以按每個邏輯元件11決定是否供應電力。
開關電路15可以與開關電路151同樣地構成，例如可以使用p通道型電晶體。作為儲存設定開關電路15的導通狀態(開態/關態)的組態資料的記憶體，使用記憶體12的一個記憶元件20。由此，因為不需要另行設置儲存電源閘控用組態資料的記憶體，所以可以實現 PLD400的積體度的提高及低成本化。
請注意，在圖12中，雖然作為邏輯元件11的組件之一將電源閘控用開關電路15設置在該電路方塊內，但是也可以使開關電路15不同於邏輯元件11的組件，而將開關電路15設置在邏輯元件11的外部。
<2.4.IO陣列的輸入輸出電路>
參照圖13說明IO陣列431的輸入輸出電路(IO)50的具體結構。圖13是顯示輸入輸出電路50的結構的一個例子的電路圖。
輸入輸出電路50是可程式的電路，其包括輸出電路51、記憶體52、互斥或閘電路(exclusive OR circuit)53、互斥或閘電路54、反相器55、緩衝器56及鎖存電路57。此外，鎖存電路57(keep)分別連接於佈線61及佈線62。鎖存電路57電源閘控電路150的鎖存電路230相似，且包括反相器及p通道型電晶體。鎖存電路57可以抑制佈線61及佈線62的電壓下降。
輸出電路51包括輸入端子A、輸出端子Y以及輸入控制訊號的端子EN及端子OD。對端子EN輸入控制是否使端子Y成為高阻抗狀態的控制訊號(致能訊號)。對端子OD輸入控制是否使輸出電路51用作開放汲極(open drain)輸出電路的控制訊號。輸出電路51的電路結構根據這些控制訊號切換為開放汲極輸出電路或三態輸出電路。
當對端子OD輸入資料值“1”時，輸出電路51回應端子A及端子EN的輸入訊號而將端子Y的電位設定為高位準、低位準或高阻抗狀態。另一方面，當對端子OD輸入資料值“0”時，輸出電路51用作開放汲極輸出電路，而將端子Y的電位設定為低位準或高阻抗狀態。當端子A的電位為低位準電位且端子EN的電位為高位準電位時，端子Y成為低位準，除此之外的期間處於高阻抗狀態。
輸出電路51根據從記憶體52輸出的組態資料而進行重組態。記憶體52與記憶體12相似，其包括多個記憶元件(ME)21。在此，包括配置為陣列狀(4行1列)的四個記憶元件21。如同記憶體12的記憶元件20，記憶元件21也可以與記憶元件121(圖5)相似。
從訊號(datain)及ME[0]輸出的組態資料輸入到互斥或閘電路53。從訊號(oe)及ME[1]輸出的組態資料輸入到互斥或閘電路54。互斥或閘電路53及互斥或閘電路54在從ME[0]及ME[1]輸出的組態資料為“1”時反轉訊號(datain、oe)。從ME[3]輸出的組態資料由反相器55反轉而輸入到輸出電路51。請注意，第三行的ME[2]是未使用的記憶元件。
如上所述，根據本實施方式，可以提供一種具有因電源閘控而按每個邏輯元件切換操作狀態(活動、非活動)的功能的PLD。
本實施方式可以與其他實施方式適當地組合 而實施。
實施方式4
如上所述，作為使半導體裝置的記憶體成為非揮發性記憶體的方法，可以使用由使用包含氧化物半導體的電晶體形成的電位保持部與資料輸入用佈線之間的開關的方法。於是，在本實施方式中說明包含由包含氧化物半導體的電晶體的半導體裝置及其製造方法。
<3.1.PLD的結構的例子>
圖14是顯示PLD的結構的一個例子的剖面圖。圖14的剖面圖不是切斷PLD的特定部分的剖面圖，而是用來說明PLD的疊層結構的剖面圖。圖14只顯示使用單晶矽晶圓600(以下稱為“晶圓600”)形成的電晶體601、包含氧化物半導體的電晶體602以及電容元件603。在PLD的所有部分中(不包含記憶體的電位保持部及用於資料輸入的電晶體連接佈線)包含使用單晶矽晶圓形成的電晶體。作為此電晶體的典型例子為電晶體601。
在此，電晶體601、電晶體602及電容元件603是形成在記憶單元中的元件，例如，電晶體601、電晶體602及電容元件603分別對應於圖5的記憶單元260的電晶體262、電晶體261及電容元件266。
在晶圓600上形成有阱604及STI605(Shallow Trench Isolation：淺溝槽隔離)。阱604是藉 由添加賦予導電性的雜質如硼、磷或砷等來形成的區域。STI605是用來隔離元件的區域。藉由使用STI605，可以抑制因LOCOS元件隔離法而發生的元件隔離部的“鳥嘴”，由此可以縮小元件隔離部等。另一方面，對於不要求結構的微型化或小型化的半導體裝置不需要必須形成STI605，而可以使用LOCOS等的元件隔離法。
電晶體601包括設置在阱604中的通道形成區、雜質區606、絕緣層607及導電層608。絕緣層607構成電晶體601的閘極絕緣層。導電層608是構成電晶體601的閘極電極的具有兩層結構的導電膜。導電層608的下層是加工精度高的導電層，上層是低電阻化用導電層。例如，可以由添加有賦予導電性的雜質如磷等的結晶矽形成下層並由矽化鎳形成上層。此外，在導電層608的側壁上隔著絕緣膜形成用作側壁的絕緣層609。藉由使用該絕緣膜及絕緣層609，可以以自對準的方式形成LDD區或擴展區。
電晶體601也可以是鰭型結構的電晶體。在鰭型結構中，半導體基板的一部分被加工為板狀的突起形狀，並且閘極電極層以與突起形狀的長邊方向交叉的方式設置。閘極電極層隔著閘極電極層與突起形狀之間的閘極絕緣膜覆蓋突起結構的上表面及側面。藉由將電晶體601形成為鰭型結構的電晶體，可以縮小通道寬度以實現電晶體的較高積體化。
電晶體601除了矽之外還可以使用鍺、矽 鍺、單晶碳化矽等而形成。另外，除了塊體結構的半導體晶圓之外還可以使用SOI結構的半導體晶圓。
電晶體601也可以使用形成在絕緣基板(例如，玻璃或石英基板)上的結晶半導體膜(例如，矽膜)而形成。
電晶體601由絕緣層610覆蓋。絕緣層610可以用作保護膜，來防止雜質從外部進入通道形成區。另外，藉由PE-CVD法使用氮化矽等形成絕緣層610，當單晶矽作為通道形成區時可以藉由加熱處理進行氫化。藉由作為絕緣層610使用具有拉應力或壓應力的絕緣膜，可以使構成通道形成區的半導體材料彎曲。當採用n通道型電晶體時對構成通道形成區的矽材料施加拉應力，當採用p通道型電晶體時對構成通道形成區的矽材料施加壓應力，由此可以提高各電晶體的場效移動率。
形成多個絕緣層611至618覆蓋絕緣層610。藉由CMP對各絕緣層的表面進行平坦化處理。
作為絕緣層611至618，可以使用氧化矽、氧氮化矽、氮氧化矽、BPSG(Borophosphosilicate Glass：硼磷矽玻璃)、PSG(Phosphosilicate Glass：磷矽玻璃)、添加有碳的氧化矽(SiOC)、添加有氟的氧化矽(SiOF)、以Si(OC2H5)4為原料的氧化矽的TEOS(Tetraethyl orthosilicate：四乙氧基矽烷)、HSQ(Hydrogen Silsesquioxane：氫倍半矽氧烷)、MSQ(Methyl Silsesquioxane：甲基矽倍半矽氧烷)、OSG (Organosilicate Glass：有機矽酸鹽玻璃)、有機聚合物類材料等形成。尤其是當半導體裝置的微型化時，由於佈線之間的寄生電容變為明顯而訊號延遲增大。所以較佳為使用低相對介電常數的材料形成絕緣層611至617。特別是，較佳的是使用相對介電常數低於氧化矽的相對介電常數(k=4.0至4.5)的k為3.0以下的材料，形成絕緣層611至617。
在圖14中，在絕緣層611至614、616及617的頂面分別設置有單層或疊層結構的絕緣層。這些絕緣層用作，例如，用來防止銅等佈線材料擴散的阻擋層或者對形成在絕緣層611至614上的導電膜進行拋光時的保護層等。
設置於最上層的絕緣層618用作用來防止水分或污染物從外部侵入半導體裝置的保護膜。絕緣層618可以使用氮化矽、氧氮化矽、氮氧化矽等材料形成的單層結構或疊層結構。
在絕緣層610及絕緣層611中形成有接觸插塞621至623，在絕緣層613中形成有接觸插塞624，在絕緣層615中形成有接觸插塞625。此外，在絕緣層612中形成有佈線層631至633，在絕緣層614中形成有佈線層634及635，在絕緣層617中形成有佈線層636。
接觸插塞621至626是藉由在絕緣層610至617中形成高深寬比的開口(通孔)並將導電材料如摻雜鎢、磷等的導電多晶矽等埋入而形成的。
佈線層631至636較佳為使用例如銅、鋁等低電阻的導電性材料。另外，也可以將利用PE-CVD法形成的石墨烯作為導電性材料來形成佈線層。石墨烯是指具有sp2鍵的1原子層厚的碳分子片或者2層至100層的碳分子片的疊層。作為該石墨烯的製造方法，例如：在金屬催化劑上形成石墨烯的熱CVD法；以及藉由照射紫外光在局部生成電漿，不使用催化劑而由甲烷形成石墨烯的PE-CVD法。
藉由採用上述低電阻的導電性材料，可以降低經由佈線層傳播的訊號的RC延遲。當銅用於佈線層時，為了防止銅擴散進入通道形成區，形成障壁膜。作為障壁膜，例如可以採用由氮化鉭、氮化鉭或鉭的疊層、氮化鈦、氮化鈦與鈦的疊層等形成的膜，但是只要確保防止佈線材料擴散的功能以及與佈線材料或基底膜等的密著性，就不侷限於由上述材料構成的膜。障壁膜可以與佈線層獨立地形成，也可以將形成障壁膜的材料包含於佈線材料中，藉由加熱處理使其析出於設置在絕緣膜中的開口的內壁來形成。
在絕緣層615上形成有包含氧化物半導體膜的電晶體602及電容元件603。電晶體602及電容元件603經由接觸插塞624、接觸插塞625、佈線層633及佈線層634連接於電晶體601。
電晶體602包括層640、導電層651至653以及絕緣層662。層640可以是單層結構或層疊有多個膜的 多層結構的膜，並至少包括一層包含於電晶體602的通道形成區的氧化物半導體膜。
電晶體602還包括用作背閘極電極的佈線層635。佈線層635用作用來控制電晶體602的臨界電壓的電位供應線。佈線層635根據需要被設置。
導電層653構成電晶體602的閘極電極。導電層653經由接觸插塞626連接於佈線層636。佈線層636構成被輸入記憶元件的寫入用控制訊號(Wm)的佈線。
電容元件603包括導電層652、654及絕緣層661。導電層652、654構成電容元件603的端子，絕緣層661構成電介質。
此外，導電層652構成用作電位保持部的節點。
<3.2.電晶體及電容元件的形成方法>
以下，說明電晶體602及電容元件603的形成方法的一個例子。
在絕緣層615上形成氧化物半導體膜，對該氧化物半導體膜進行蝕刻來形成層640。氧化物半導體膜可由濺鍍法、CVD法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulse Laser Deposition：脈衝雷射沉積)法等形成。
作為用於層640的氧化物，可以使用下述任一：氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物等。
請注意，In-Ga-Zn氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對於In、Ga、Zn的比率沒有限制。可以包含In、Ga、Zn以外的金屬元素於In-Ga-Zn氧化物中。其他氧化物也是同樣的。
作為氧化物半導體膜，也可以使用由以InMO3(ZnO)m表示的氧化物形成的膜。請注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，可以使用以In2SnO5(ZnO)n表示的材料。
氧化物半導體膜較佳為包含銦(In)和鋅(Zn)中的至少一個的氧化物膜。為了減少包含該氧化物半導體膜的電晶體602的電特性變化，也可以使該氧化物 包含用作穩定劑(stabilizer)的元素。
作為穩定劑，可以使用鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
請注意，較佳為使用濺鍍法形成氧化物半導體膜。作為濺鍍法，可以使用RF濺鍍法、DC濺鍍法、AC濺鍍法等。尤其較佳為使用DC濺鍍法，因為其可以降低成膜時產生的塵屑並可以使厚度分佈均勻。
下面，對氧化物半導體膜的結構進行說明。請注意，在結晶結構的說明中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
氧化物半導體膜可以為單晶氧化物半導體膜或非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
請注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS 膜中的兩種以上的疊層膜。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。非晶氧化物半導體膜的典型例子是膜整體為完全的非晶而在微小區域中也不具有結晶部的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶體)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷能階密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠儲存於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠儲存於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷能階密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶 部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(此後，形成CAAC-OS膜的面也稱為形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(
Figure TW201804733AD00001
軸)旋轉樣本的條件下進行分析(
Figure TW201804733AD00002
掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110) 面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行
Figure TW201804733AD00003
掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相應於與結晶的ab面平行的面。
請注意，結晶部在形成CAAC-OS膜或經由如加熱處理等的晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的晶化度高於形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
請注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c 軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在包含CAAC-OS膜的電晶體中，因可見光或紫外光的照射的電特性的變動小。因此，這種電晶體的可靠性高。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺鍍靶材利用濺鍍法沉積。當離子碰撞到該濺鍍靶材時，有時包括在濺鍍靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面濺鍍粒子(平板狀濺鍍粒子或顆粒狀濺鍍粒子)剝離。此時，藉由使該平板狀濺鍍粒子或顆粒狀的濺鍍粒子保持結晶狀態到達基板，因而可以沉積CAAC-OS膜。
另外，為了沉積CAAC-OS膜，較佳為採用如下條件。
藉由抑制成膜時的雜質的混入量，可以抑制雜質所導致的結晶狀態的損壞。例如，可減少存在於成膜室內的雜質(氫、水、二氧化碳及氮等)。另外，可減少成膜氣體中的雜質。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
藉由增高沉積時的基板加熱溫度，在濺鍍粒子到達基板之後發生濺鍍粒子的遷移。明確而言，將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下來進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀或顆粒狀的濺鍍粒子到達基板時，在基 板上發生遷移，使濺鍍粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol%以上，較佳為設定為100vol%。
以下，作為濺鍍靶材的一個例子敘述In-Ga-Zn-O化合物靶材。
藉由將InOX粉末、GaOY粉末及ZnOZ粉末以預定的莫耳數比混合，並進行加壓處理，並在1000℃以上且1500℃以下的溫度下進行加熱處理，來得到多晶的In-Ga-Zn-O化合物靶材。請注意，X、Y及Z各為任意正數。在此，可以根據用於形成的濺鍍靶材適當地改變粉末的種類及混合時的莫耳數比。
請注意，雖然在此層640是具有單層結構的氧化物半導體膜形成，但是也可以具有多層結構。例如，在採用三層結構的情況下，較佳為夾著上述氧化物半導體膜形成作為第一層及第三層的氧化物膜。此外，在採用兩層結構的情況下，較佳為形成氧化物膜作為氧化物半導體膜的下層或上層。
在多層結構的層640中，較佳為主要在氧化物半導體膜中形成通道。由此，較佳的是氧化物膜的導帶底的能量比氧化物半導體膜更接近於真空能階。例如，氧化物膜的導帶底的能量比氧化物半導體膜更接近於真空能階0.05eV以上且2eV以下。
氧化物膜可以使用以與氧化物半導體膜相同的元素為主要成分的氧化物。例如，在氧化物半導體膜及氧化物膜使用In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)膜的情況下，氧化物膜的In對M的原子數比較佳小於氧化物半導體膜，氧化物膜的M對In的原子數比較佳大於氧化物半導體膜。藉由形成具有上述組成的氧化物膜，可以防止銦從氧化物半導體膜擴散。
較佳為在形成層640之後進行第一加熱處理。可在250℃以上且650℃以下，較佳為300℃以上且500℃以下的加熱溫度下，在惰性氣體氛圍下、包含10ppm以上的氧化氣體的氛圍下或者減壓氛圍下進行第一加熱處理。或是，可以在如下方法進行第一加熱處理：為了填補脫離了的氧，在惰性氣體氛圍下進行加熱處理之後，在包含10ppm以上的氧化氣體氛圍下進行另一個加熱處理。藉由第一加熱處理，可以提高層640的氧化物半導體膜的結晶性，並且可以去除層640中的氫或水等雜質。
藉由減少用作電子給體(施體)的水分或氫等雜質且減少氧缺陷來實現高度純化的氧化物半導體(purified OS)是i型半導體(本質半導體)或實質的i型半導體。因此，包含於高度純化的氧化物半導體膜中的通道形成區的電晶體的關態電流顯著小且可靠性高。因此，在電晶體602的製程中，較佳為進行用來使層640的 氧化物半導體膜高度純化的處理如第一熱處理。請注意，第一加熱處理也可以在形成層640的蝕刻之前進行。
接著，在層640上形成一層或兩層以上的導電膜，對該導電膜進行蝕刻來形成導電層651及652。作為導電膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以這些為主要成分的導電膜。例如，利用濺鍍法等形成100nm厚的氮化鈦膜。
接著，較佳為進行第二加熱處理。第二加熱處理可以在與第一加熱處理相似地進行。藉由進行第二加熱處理，可以從層640去除氫或水等雜質。
覆蓋導電層651及652形成絕緣層661。絕緣層661是單層或兩層以上的絕緣膜。作為用於絕緣層661的絕緣膜，可以舉出包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿以及氧化鉭等的絕緣膜。
絕緣層661例如也可以作為第一層形成氮化矽膜，作為第二層形成氧化矽膜。此時，還可以作為第一層形成氧氮化矽膜。另外，第二層也可以形成為氮氧化矽膜。氧氮化物是指氧含量大於氮含量的材料，氮氧化物是指氮含量大於氧含量的材料。氧化矽膜較佳為缺陷密度小的氧化矽膜。明確而言，使用如下氧化矽膜：利用電子自旋共振法(ESR：Electron Spin Resonance)測量的訊號中來源於g值為2.001的訊號的自旋的自旋密度為3×1017spins/cm3以下，較佳為5×1016spins/cm3以下。此 外，氧化矽膜較佳為包含過剩氧。另外，氮化矽膜較佳為氫及氨的釋放量少的膜。氫及氨的釋放量藉由TDS分析進行測量即可。
較佳為在形成絕緣層661之後進行對絕緣層661注入氧的製程。氧可由離子植入法、離子摻雜法或電漿浸沒離子佈植法等注入。請注意，氧的注入製程只要在形成絕緣層661之後，對次數沒有特別的限制。氧的注入步驟，可以在形成導電層653之後進行，或在形成絕緣層662之後進行。
上述氧的注入步驟也是用來使氧化物半導體膜高度純化的處理之一，且是用來使絕緣層661和絕緣層662中的至少一個成為包含過剩氧的絕緣膜的處理。藉由如此形成氧過剩的絕緣膜，可以減少層640的氧化物半導體膜的氧缺陷。
接著，形成一層或兩層以上的導電膜，對導電膜進行蝕刻，來形成導電層653及導電層654。該導電膜，可以包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭以及鎢的導電膜。
接著，使用一層或兩層以上的絕緣膜來形成絕緣層662。例如，作為構成絕緣層662的絕緣膜，較佳使用氮化矽膜或氮氧化矽膜。可以利用濺鍍法、CVD法、MBE法、ALD法或PLD法形成絕緣層662。尤其是，由於利用濺鍍法形成的氮化矽膜中的水及氫的含量少，所以適合於絕緣層662。
較佳為在形成絕緣層662之後進行第三加熱處理。在與第一加熱處理相同的條件下可以進行第三加熱處理。第三加熱處理可以使絕緣層661及絕緣層662處於容易地釋放氧的狀態，而可以減少層640的氧缺陷。另外，在形成絕緣層662之後進行氧的注入步驟的情況下，在進行第三加熱處理之前進行氧的注入步驟。
藉由上述製程可以形成電晶體602及電容元件603。
雖然本實施方式中的導電層608、接觸插塞621至626、佈線層631至636及導電層651至654可以利用濺鍍法形成，但是也可以利用如熱CVD法等其他方法形成。作為熱CVD法的例子，可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
例如，在使用利用ALD的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。請注意，也可以使用SiH4氣體代替B2H6氣體。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式5
上述實施方式的可程式的半導體裝置可以用於如下各 領域的處理器：數位訊號處理、軟體無線系統(software-defined radio systems)、航空電子裝置(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音識別、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器以及射頻天文學中的射頻望遠鏡等。
作為上述電子裝置的例子如，顯示設備、個人電腦、具備儲存介質的影像再現裝置(能夠讀出如DVD(Digital Versatile Disc：數位通用磁片)等儲存介質的影像資料並具有能夠顯示其影像的顯示器的裝置)。其它例子如行動電話、包括可攜式在內的遊戲機、可攜式資訊終端、電子書閱讀器、例如攝影機和數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴顯示裝置)、導航系統、音頻再現裝置(例如，汽車音頻系統和數位音頻播放器等)、影印機、傳真機、印表機、多功能印表機等。圖15A至圖15F顯示這些電子裝置的具體例子。
圖15A是顯示可攜式遊戲機的結構的例子的外觀圖。可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、喇叭5006、操作鍵5007及觸控筆5008等。
圖15B是可攜式資訊終端，其包括外殼5021、外殼5022、顯示部5023、顯示部5024、連接部5025及操作鍵5026等。顯示部5023設置在外殼5021 中，顯示部5024設置在外殼5022中。並且，外殼5021與外殼5022藉由連接部5025連接，外殼5021與外殼5022所形成的角度可以藉由連接部5025改變。顯示部5023中的影像的切換也可以根據在連接部5025中外殼5021與外殼5022所形成的角度進行。另外，也可以將附加有位置輸入裝置的功能的顯示裝置用於顯示部5023和顯示部5024中的至少一個。請注意，可以藉由在顯示裝置設置觸控面板來附加位置輸入裝置的功能。或者，也可以藉由在顯示裝置的像素部設置也稱為光感測器的光電轉換元件來附加位置輸入裝置的功能。
圖15C是顯示筆記型電腦的結構的例子的外觀圖。筆記型電腦包括外殼5041、顯示部5042、鍵盤5043及指向裝置5044等。
圖15D是顯示電冷藏冷凍箱的結構的例子的外觀圖。電冷藏冷凍箱包括外殼5061、冷藏室門5062及冷凍室門5063等。
圖15E是顯示攝影機的結構的例子的外觀圖。攝影機包括外殼5081、外殼5082、顯示部5083、操作鍵5084、透鏡5085及連接部5086等。操作鍵5084及透鏡5085設置在外殼5081中，顯示部5083設置在外殼5082中。並且，外殼5081與外殼5082藉由連接部5086相互連接，外殼5081與外殼5082所形成的角度可以藉由連接部5086改變。根據外殼5082與外殼5081所形成的角度而可以改變顯示在顯示部5083中的影像的方向並切 換影像的顯示/非顯示。
圖15F是顯示汽車的結構的例子的外觀圖。汽車包括車體5101、車輪5102、儀表板5103及燈5104等。
可以將實施方式1至4的PLD作為影像處理器(影像處理電路)組裝在處理影像資料的電子裝置如印表機、傳真機、多功能印表機、影像掃描器或數位相機等中。以下，以印表機為例子對上述電子裝置進行說明。圖16是說明印表機的結構的一個例子的方塊圖。
印表機700包括輸入輸出介面701(I/O介面701)、印表機控制器702及印表機引擎703等。
經由輸入輸出介面701(I/O介面701)中，外部的電子裝置與印表機700能夠進行雙向通信。印表機700與外部設備之間的通信可以是有線或無線。
印表機引擎703是實際上進行印刷的機械單元。例如，如果印表機700為雷射印表機，則其包括遞紙機構、感光鼓及碳粉匣等。
從主機(例如，個人電腦(PC))發送的印刷資料由輸入輸出介面701接收而發送到印表機控制器702。印表機控制器702將接收的印刷資料變換為影像資料而發送到印表機引擎703。印表機引擎703將接收的影像資料印刷到紙上。
印表機控制器702包括CPU710、影像處理電路(IMG)720、ROM731及DRAM732等。在ROM731及 DRAM732中儲存CPU710、影像處理電路720在執行處理時需要的資料及程式等。
在印表機控制器702中，根據影像格式對印刷資料進行分析，而轉換為影像資料。當將對應於每一個影像格式的專用LSI(ASIC)用於影像處理時，印表機700的價格昂貴。當只有將CPU710的軟體處理用於影像處理時，發生例如處理時間變長而增加耗電量等問題。
於是，在本實施方式中，在印表機控制器702中設置影像處理電路720，將實施方式1至4所說明的PLD應用於該影像處理電路720，而為可程式的影像處理電路。在影像處理電路720的記憶元件中儲存有對應於影像格式的決定電路結構的多個組態資料。影像處理電路720從記憶元件適當地讀出組態資料，並以最適合於各影像格式的電路結構進行影像處理。
藉由作為影像處理電路720採用多情境的PLD，根據印刷資料的影像格式可於短期間將其電路結構改變為最適合的電路結構。如此，實施方式1至4的PLD適合於執行多個影像處理的影像處理電路。
在影像處理電路720中進行的影像處理的例子，包含將印刷資料變換為位元位址資料的處理、顏色變換處理、壓縮/延伸處理及2值化處理等。
由於影像處理電路720的組態資料用記憶元件為非揮發性記憶體，所以在關閉對影像處理電路720供應電源時不需要組態資料的保存處理，而且在再次開始電 源供應之後不需要再次寫入組態資料的處理。由此，影像處理電路720的功率消耗小且能夠高速操作。
此外，也可以在印表機700的待機期間中只有對檢測出印刷資料的接收的I/O介面701供應電源，關閉對印表機控制器702供應電源。雖然印表機700的待機期間不一定，但是在本實施方式的影像處理電路720中不需要在啟動時重寫組態資料，所以能夠高速地開始影像處理。
本實施方式可以與其他實施方式適當地組合而實施。
實施例1
根據本發明的一個實施方式的半導體裝置能夠以細粒度進行電源閘控。製造了多情境型FPGA(MC-FPGA)而確認到能夠以細粒度進行電源閘控，所以在本實施例中說明該MC-FPGA。
《設計和製造》
圖17顯示所製造的MC-FPGA的光學顯微鏡照片，圖18顯示MC-FPGA的方塊圖。
(MC-FPGA)
MC-FPGA800的晶片尺寸為4465μm×2950μm。如實施方式5所說明，MC-FPGA800作為電晶體包括OS電晶 體及單晶Si電晶體。在此，作為OS電晶體的半導體層使用CAAC-OS。作為氧化物半導體使用In-Ga-Zn氧化物(IGZO)，而製造OS電晶體。以下，將用於MC-FPGA800的OS電晶體稱為CAAC-IGZO FET。在MC-FPGA800中，CAAC-IGZO FET的技術世代為1.0μm，Si電晶體的技術世代為0.5μm。
如圖18所示，MC-FPGA800具有與實施方式3的PLD400(圖9和圖10等)相似的電路結構。MC-FPGA800包括：組態控制器801；位元線驅動電路802；字線驅動電路803；各包含多個輸入輸出(IO)電路的IO陣列(IOA)804及IO陣列(IOA)805；以及邏輯陣列方塊810。MC-FPGA800的情境的數量為2，且情境訊號(context[0]、context[1])切換情境。
位元線驅動電路802及字線驅動電路803分別具有生成包括在邏輯陣列方塊810中的組態記憶體的控制訊號的功能。組態控制器801具有控制驅動電路(802及803)的功能。
在邏輯陣列方塊810中設置有開關陣列(SWA)811至813以及可程式邏輯元件陣列(PLEA)814及815。
MC-FPGA800包括20個可程式邏輯元件(PLE)830。在PLEA814中設置有10個PLE[00]至PLE[09]，在PLEA815中設置有10個PLE[10]至PLE[19]。
在SWA811至813中，包含配置為陣列狀的多路徑閘極電路(MPG：Multi-Path Gate Circuit)820。MPG820用作連接佈線的開關電路。請注意，在圖式中的MPG820的方塊內記載的“PLE[0*]至IO[00]”意味著“在相應的PGC821處於導通狀態時，PLE[00]至PLE[09]的輸出端子連接於IOA804的識別號碼[00]的IO電路(IO[00])”。IO電路具有與IO50(圖13)相似的電路結構，且IO電路包括CM單元。
MC-FPGA800包括用來儲存組態資料的7.52kbit的組態記憶體，其中MPG820包含6.08kbit的組態記憶體，PLE830包含1.28kbit的組態記憶體，且IO電路包含0.16kbit的組態記憶體。
<MPG>
圖19A顯示MPG820的電路圖，圖19B顯示其光學顯微鏡照片。
MPG820具有與SW130(圖6)相似的電路結構。MPG820包括兩個路徑閘極電路(PGC：Path Gate Circuit)821及情境選擇電路822。佈線BL連接於位元線驅動電路802，對CM單元寫入的資料訊號輸入到佈線BL。佈線WL連接於字線驅動電路803，選擇寫入資料的配置記憶單元的選擇訊號輸入到佈線WL。
PGC821是開關電路，使用1位元CM單元構成。PGC821包括電晶體M20、電晶體M21及電容元件 C20。電晶體M21用作路徑電晶體，該電晶體M21根據保持在電容元件C20中的電壓而決定電晶體M21的導通狀態。對CONL[0]及CONL[1]分別輸入情境訊號(context[0]及context[1])而使情境選擇電路822的兩個電晶體M22中的任一個開啟。MPG820的輸入與輸出之間的導通根據基於組態資料的PGC821內的電晶體M21的導通狀態以及基於context[1：0]的情境選擇電路822內的電晶體M22的導通狀態而決定。PGC821可以認為藉由將電位保持在電容元件C20中來保持資料的非揮發性記憶體，而在保持資料時幾乎不耗電。
電晶體M20是CAAC-IGZO FET，通道長度L/通道寬度W為1μm/4μm。電晶體M21及電晶體M22為Si電晶體，各電晶體的L/W為0.5μm/15μm。電容元件C20的電容為184fF。MPG820的佈局尺寸為90μm×12μm。與使用SRAM單元的PGC821的情況相比，MPG820的佈局面積減少20%。
佈線間開關(MPG820)是FPGA的數量最多的組件。因此，在大電路規模的FPGA作為佈線間開關應用MPG820時，可以明顯地減少面積及資料保持電力。
<PLE>
圖20A顯示PLE830的方塊圖，圖20B顯示PLE830的光學顯微鏡照片。PLE830具有與MLE10(圖12)相似的電路結構。PLE830包括邏輯電路(LE)831、電源開關 電路(PSW)832及MCM陣列(MCMA)833。
圖21顯示LE831的電路圖。LE831對應於圖12的邏輯元件(LE)11。LE831是具有四個輸入(datain[3：0])及兩個輸出(dataout[1：0])的電路，其包括多個EX-OR電路841、查找表(LUT)842、多工器(MUX)843、正反器電路(FF)844及MUX845。對LE831輸入31個MCM850的輸出(mcm[30：0])、時脈訊號(clock)及重設訊號(reset)。
MCMA833包括排列為陣列狀的32個多組態記憶體(MCM)850。各MCM850連接於對應於其排列的佈線BL及佈線WL。
PSW832控制對LE831供應電源電位VDD，該PSW832的開啟/關閉根據包括在PLE830中的一個MCM850的輸出電位而控制。所製造的MC-FPGA800對MCM850以外的邏輯電路(LE)831進行電源閘控。藉由控制設置在各PLE830中的PSW832的導通，能夠以細粒度對各PLE830進行電源閘控。PSW832是Si電晶體，PSW832的L/W為0.5μm/4480μm。藉由將PSW832設置在PLE830中，面積消耗為7.5%小。
因為在切換情境時需要的耗電量與有沒有電源閘控無關。因此，電源閘控時的實質上的功率消耗只是在PSW832的閘極電位的充放電時需要的能量。如此，可以容易地使MC-FPGA具有細粒度PG的功能。
亦即，使用PSW832而可以容易地實現能夠 進行細粒度的電源閘控的多情境的FPGA。
<MCM>
圖22A顯示MCM850的電路圖，圖22B顯示其光學顯微鏡照片。MCM850是多情境的組態記憶體，且對應於ME121(圖5)。
MCM850具有與ME121相似的電路結構，MCM850包括兩個記憶單元(MemC)851及情境選擇電路852。MemC851使用兩個1位元CM單元構成，該MemC851包括電晶體M51至M54以及電容元件C51及C52。佈線BBL是被輸入對佈線BL輸入的資料訊號的反轉訊號的佈線。在MemC851中，根據節點N51、節點N52的電位決定電晶體M52或M54的導通狀態。由組態對節點N51、節點N52寫入具有反轉電位準的電位，所以MemC851的輸出值被決定“0”或“1”。對CONL[0]、CONL[1]分別輸入context[0]、context[1]，而使情境選擇電路的兩個電晶體M55中的任一個開啟。
電晶體M51及M53是CAAC-IGZO FET。各電晶體的通道長度L/通道寬度W為1μm/4μm。電晶體M52、M54及M55為Si電晶體。各電晶體的L/W為0.5μm/15μm。各電容元件C51及C52的電容為184fF。MCM850的佈局尺寸為60μm×16μm。如同PGC821，MCM850也是藉由在電容元件C51及C52中保持電位來保持資料的電路，因此在保持資料時幾乎不耗電。
<待機功率>
MC-FPGA800包括用來儲存組態資料的7.52k位元的CM單元。MPG820包含6.08kbit的CM單元，PLE830包含1.28kbit的CM單元，IO電路包含0.16kbit的CM單元。在MPG820、MCM850及IO電路中，CM單元在寫入資料時不需要如閃快記憶體那樣需要高電壓的寫入電路，並且與MRAM不同，CM單元不需要被供應大電流，由此可以使用與SRAM相同的驅動電路。
根據SPICE模擬而推算出MC-FPGA800的CM單元和驅動電路(包括驅動電路802、803)的待機功率，在驅動電壓為2.5V時待機功率為92nW。另一方面，作為比較例，包含SRAM單元的MC-FPGA800的1位元CM單元的MC-FPGA，其待機功率為534nW。亦即，根據本實施例，MC-FPGA的待機功率可以減少82.8%。在包含SRAM單元的MC-FPGA中，當CM單元的數量增加時，CM單元的耗電量與驅動電路相比變為較高。由此，在使MC-FPGA大規模化時，較佳為使用本實施例的MC-FPGA。
<情境切換處理>
以下，參照圖23A至圖23C顯示MC-FPGA800的情境切換的檢測結果。圖23A和圖23B顯示切換情境的MC-FPGA800的重組態。
藉由切換情境，將MC-FPGA800的結構從使用三個PLE構成的半分配器電路改變為使用四個PLE構成的四分之一分配器電路。圖23C顯示分配器電路的輸出訊號(OUT[2：0])、時脈訊號clock以及從外部被輸入的情境切換訊號(context)的波形。電源電壓為2.5V，且操作頻率為10MHz。請注意，out[0]相當於Least Significant Bit(LSB)。
在0ns時，MC-FPGA800的結構為半分配器。在355ns時，情境(context)(外部輸入的訊號)變化。在400ns時，內部訊號context[1：0]與clock的上升同步地變化而開始情境切換操作。在500ns時，out[0]不計數，由此可以認為此時MC-FPGA800的結構為四分之一分配器。在500ns之後，MC-FPGA800以四分之一分配器操作。亦即，圖23C顯示在context[1：0]變化之後的clock的1週期中MC-FPGA800被進行重組態。
以下說明細粒度的電源閘控(PG)的耗電量減少效果。
<耗電量的減少>
測量具有以下結構的MC-FPGA800整體的耗電量。於進行電源閘控時的結構，由20個PLE830之中的5個PLE830構成五級移位暫存器且對15個非活動的PLE(NA PLEs)830進行電源閘控。於未進行電源閘控時的結構，由20個PLE830之中的5個PLE830構成五級移位 暫存器且未對15個非活動的PLE(NA PLEs)830進行電源閘控。請注意，NA PLEs的輸入訊號由於組態資料而固定為接地電位。以電源電壓為2.5V，操作頻率為10MHz，且在五級移位暫存器內使脈衝訊號迴圈的操作條件下測量MC-FPGA800整體的耗電量。此外，根據SPICE模擬而推算出相同條件下的在MC-FPGA800整體的耗電量中非活動的PLE830單體的耗電量所占的比率。圖24A顯示其結果。在不進行電源閘控的結構中，MC-FPGA800的耗電量為4.3863mW，PLE830對MC-FPGA800整體的耗電量的比率為0.35841%。在進行電源閘控的結構中，MC-FPGA800的耗電量為4.1248mW，PLE830對MC-FPGA800整體的耗電量的比率為0.00153%。
藉由使MC-FPGA800整體的耗電量(測量值)乘以非活動的PLE830對MC-FPGA800整體的耗電量的比率(計算)，算出非活動的PLE830的耗電量。該耗電量相應於電源關閉狀態(待機狀態)的PLE830的耗電量。圖24B顯示其結果。
不進行電源閘控時的PLE830的耗電量為15.721μW，進行電源閘控時的PLE830的耗電量為63nW。亦即，圖24B顯示藉由以細粒度進行電源閘控，待機狀態的PLE830的耗電量可以減少15.658μW(99.6%)。請注意，當在電源關閉狀態的PLE830中進行電源閘控時功耗63nW的電力是起因於PSW832及MCM850的漏電流的產生。
<功率消耗，平衡時間>
為了獲得因電源閘控而產生的功率消耗，在上述電路結構以及上述操作條件下根據SPICE模擬而推算出在電源閘控時需要的功率。圖25A和圖25B顯示其結果。該功率消耗主要起因於在控制coutext[1：0]及PSW832時需要的耗電量。
圖25A及圖25B顯示情境訊號(context[1：0])的波形、切換情境時的耗電量以及NA PLEs的耗電量(有PG、沒有PG)的時間變化。圖25A顯示藉由切換情境來使PLE830從電源開啟狀態切換為電源關閉狀態時的耗電量的時間變化。當context[0]從低位準切換為高位準，PSW832從導通狀態改變為非導通狀態。圖25B顯示藉由切換情境來使PLE830從電源關閉狀態切換為電源開啟狀態時的耗電量的時間變化。當使context[0]從高位準改變到低位準，PSW832從非導通狀態切換為導通狀態。
在此，根據PSW832的導通狀態判定電源的開啟/關閉的切換結束。電源開啟是指在PSW832的閘極電壓為0.25V時關態電流為10mA以上的狀態。電源關閉是指在PSW832的閘極電壓為2.25V時通態電流為110nA以下的狀態。
請注意，以下將從圖25A及圖25B的計算結果獲得的功率消耗分別稱為電源關閉時的功率消耗及電源開啟時的功率消耗。
圖25A及圖25B的各資料點代表200ns的平均功率值。0ns時，context[1：0]開始變化。從context[1：0]的變化開始到電源開啟的所需的時間為90ns，從context[1：0]的變化開始到電源關閉的所需的時間為700ns。電源關閉所需的時間大於電源開啟所需的時間，但電源關閉所需的時間可由MCM850的結構而縮短，並且可藉由與因電源閘控而產生的MC-FPGA800整體的耗電量之間的權衡來實現最優化。由於組態資料保證在其他活動的PLE中不使用來自進行電源閘控的NA PLEs的輸出訊號，所以即使電源關閉所需的時間有限，也對MC-FPGA800的操作沒有影響。
電源開啟/關閉的功率消耗的總和為2.25nJ/2.26nJ，其中context[1：0]的控制所需的耗電量為0.98nJ/0.99nJ，NA PLEs的控制所需的耗電量為1.27nJ/1.27nJ。NA PLEs的待機功率為232μW。根據上述結果而算出的損益平衡時間(BET)為19.4μs。BET是指執行電源閘控時的context[1：0]及NA PLEs的控制所需的電源開啟/電源關閉的功率消耗的總和功率量相等於不執行電源閘控時的NA PLEs的耗電量(待機功率量)的時間。
當將執行電源閘控的非活動的PLE的數量設定為1、5及10時，BET可以估計為138.2μs、36.4μs及23.7μs。因為context[1：0]的控制所需的功率一定而與PLE的數量無關，所以進行電源閘控的非活動的PLE的數量 越多，在功率消耗中context[1：0]的控制所需的耗電量所占的比率越小，從而可以縮短BET。
如上所述，根據本實施例，多情境的FPGA可進行細粒度電源閘控且可以減少耗電量及面積。
本實施例可以與上述實施方式適當地組合。
100‧‧‧PLD
120‧‧‧記憶體
110‧‧‧邏輯元件
150‧‧‧電源閘控電路
130‧‧‧開關電路
140‧‧‧佈線
160‧‧‧端子
170‧‧‧電源

Claims (14)

  1. 一種半導體裝置，包括：電源供應線；邏輯元件；開關；以及第一組態記憶體，包含：第一電晶體；第二電晶體；以及電容器，其中，該開關的第一端子電連接於該電源供應線，其中，該開關的第二端子電連接於該邏輯元件，其中，該第一電晶體的第一端子電連接於該第二電晶體的閘極與該電容器的第一端子，以及其中，該第二電晶體的第一端子電連接於該開關的該閘極。
  2. 一種半導體裝置，包括：電源供應線；邏輯元件；開關；以及第一組態記憶體，包含：第一記憶單元及第二記憶單元，各包含：第一電晶體；以及第二電晶體，該第二電晶體的閘極電連接於該第一電晶體的第一端子， 其中，該開關的第一端子電連接於該電源供應線，其中，該開關的第二端子電連接於該邏輯元件，其中，該開關的閘極電連接於該第一記憶單元的該第二電晶體的第一端子以及該第二記憶單元的該第二電晶體的第一端子。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中，該開關設置為控制將電力從該電源供應線供應到該邏輯元件。
  4. 根據申請專利範圍第3項之半導體裝置，其中，該第一組態記憶體設置為儲存第一組態資料並輸出對應於該第一組態資料的第一訊號，使得將電力經由該開關從該電源供應線供應到該邏輯元件或者將電力經由該開關從該電源供應線不供應到該邏輯元件。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該第一組態記憶體包括第一記憶單元及第二記憶單元，其中，該第一記憶單元及該第二記憶單元的每一個包括該第一電晶體、該第二電晶體及第三電晶體，其中，該第二電晶體的該第一端子電連接於該第三電晶體的第一端子，以及其中，該第三電晶體的第二端子電連接於該開關的該閘極。
  6. 根據申請專利範圍第5項之半導體裝置，其中，該開關設置為控制將電力從該電源供應線供應 到該邏輯元件，其中，該第一記憶單元設置為儲存第一組態資料並輸出對應於該第一組態資料的第一訊號，使得將電力經由該開關從該電源供應線供應到該邏輯元件，以及其中，該第二記憶單元設置為儲存第二組態資料並輸出對應於該第二組態資料的第二訊號，使得將電力經由該開關從該電源供應線不供應到該邏輯元件。
  7. 根據申請專利範圍第1或2項之半導體裝置，還包括第二組態記憶體，其中，該第二組態記憶體設置為儲存第二組態資料，以及其中，該邏輯元件的功能根據該第二組態資料而切換。
  8. 一種半導體裝置，包括：電源供應線；第一及第二邏輯元件；第一及第二開關；以及第一及第二組態記憶體，各包含：第一及第二電晶體；以及電容器，該電容器的第一端子電連接於該第一電晶體的第一端子及該第二電晶體的閘極，其中，該第一開關的第一端子電連接於該電源供應線，其中，該第一開關的第二端子電連接於該第一邏輯元 件，其中，該第二開關的第一端子電連接於該電源供應線，其中，該第二開關的第二端子電連接於該第二邏輯元件，其中，該第一組態記憶體的該第二電晶體的第一端子電連接於該第一開關的閘極，以及其中，該第二組態記憶體的該第二電晶體的第一端子電連接於該第二開關的閘極。
  9. 根據申請專利範圍第1、2或8項之半導體裝置，其中，該第一電晶體包括包含氧化物半導體的通道形成區。
  10. 根據申請專利範圍第8項之半導體裝置，其中，該第一開關設置為控制將電力從該電源供應線供應到該第一邏輯元件，以及其中，該第二開關設置為控制將電力從該電源供應線供應到該第二邏輯元件。
  11. 根據申請專利範圍第10項之半導體裝置，其中，該第一組態記憶體設置為儲存第一組態資料並輸出對應於該第一組態資料的第一訊號，使得將電力經由該第一開關從該電源供應線供應到該第一邏輯元件，以及其中，該第二組態記憶體設置為儲存第二組態資料並輸出對應於該第二組態資料的第二訊號，使得將電力經由該第二開關從該電源供應線不供應到該第二邏輯元件。
  12. 根據申請專利範圍第8項之半導體裝置，其中，該第一組態記憶體包括第一記憶單元及第二記憶單元，其中，該第二組態記憶體包括第三記憶單元及第四記憶單元，其中，該第一記憶單元、該第二記憶單元、該第三記憶單元及該第四記憶單元的每一個包括該第一電晶體、該第二電晶體及第三電晶體，其中，該第二電晶體的該第一端子電連接於該第三電晶體的第一端子，其中，該第一記憶單元及該第二記憶單元的每一個的該第三電晶體的第二端子電連接於該第一開關的該閘極，以及其中，該第三記憶單元及該第四記憶單元的每一個的該第三電晶體的第二端子電連接於該第二開關的該閘極。
  13. 根據申請專利範圍第12項之半導體裝置，其中，該第一開關設置為控制將電力從該電源供應線供應到該第一邏輯元件，其中，該第二開關設置為控制將電力從該電源供應線供應到該第二邏輯元件，其中，該第一記憶單元設置為儲存第一組態資料並輸出對應於該第一組態資料的第一訊號，使得將電力經由該第一開關從該電源供應線供應到該第一邏輯元件，其中，該第二記憶單元設置為儲存第二組態資料並輸 出對應於該第二組態資料的第二訊號，使得將電力經由該第一開關從該電源供應線不供應到該第一邏輯元件，其中，該第三記憶單元設置為儲存第三組態資料並輸出對應於該第三組態資料的第三訊號，使得將電力經由該第二開關從該電源供應線供應到該第二邏輯元件，以及其中，該第四記憶單元設置為儲存第四組態資料並輸出對應於該第四組態資料的第四訊號，使得將電力經由該第二開關從該電源供應線不供應到該第二邏輯元件。
  14. 根據申請專利範圍第8項之半導體裝置，還包括第三組態記憶體及第四組態記憶體，其中，該第三組態記憶體設置為儲存第三組態資料，其中，該第一邏輯元件的功能根據該第三組態資料而切換，其中，該第四組態記憶體設置為儲存第四組態資料，以及其中，該第二邏輯元件的功能根據該第四組態資料而切換。
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