KR102230085B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 로직 엘리먼트마다 전력 공급 및 전력 공급 정지를 제어할 수 있는 프로그래머블 로직 디바이스(PLD)를 제공한다.
PLD는 프로그래머블 로직 엘리먼트, 외부의 전원으로부터 전위가 입력되는 단자, 단자와 로직 엘리먼트간의 도통을 제어하는 스위치, 및 스위치의 도통 상태를 설정하는 제어 신호를 출력하는 메모리를 적어도 갖는다. 메모리는 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터를 저장한다. 복수의 컨피규레이션 데이터 중 어느 하나가 제어 신호로서 메모리로부터 스위치에 출력된다.
PLD는 프로그래머블 로직 엘리먼트, 외부의 전원으로부터 전위가 입력되는 단자, 단자와 로직 엘리먼트간의 도통을 제어하는 스위치, 및 스위치의 도통 상태를 설정하는 제어 신호를 출력하는 메모리를 적어도 갖는다. 메모리는 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터를 저장한다. 복수의 컨피규레이션 데이터 중 어느 하나가 제어 신호로서 메모리로부터 스위치에 출력된다.
Description
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 명세서에서는 예를 들어, 반도체 장치와 그 구동 방법 및 제작 방법 등에 대하여 설명한다. 본 발명은 반도체 장치로서 예를 들어, 데이터를 저장하는 메모리 기능을 구비한 회로, 상기 메모리 기능을 구비한 회로를 포함한 프로세서, 및 상기 프로세서를 구비한 전자 기기 등에 관한 것이다. 또는, 본 발명은 예를 들어, 표시 장치 및 발광 장치 등의 반도체 장치에 관한 것이다.
또한 본 명세서에서 반도체 장치란, 반도체 소자(트랜지스터, 다이오드 등)를 포함한 회로를 갖는 장치를 말한다. 또한 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩, 표시 장치, 발광 장치, 및 전자 기기 등은 모두 반도체 장치이다.
프로그래머블 로직 디바이스(PLD: Programmable Logic Device)는 대규모 집적 회로(LSI)의 일종으로 출하 후에 사용자가 프로그래밍에 의하여 내부 회로의 구조를 변경할 수 있는 집적 회로이다.
PLD의 기본적인 구성 요소는 논리 연산을 수행하는 복수의 로직 엘리먼트(Logic Element), 및 로직 엘리먼트간을 접속하는 배선이다. 각 로직 엘리먼트의 기능, 및 로직 엘리먼트간의 접속 구조를 변경하면 PLD의 기능이 변경된다.
로직 엘리먼트의 기능 및 로직 엘리먼트간의 접속 구조를 설정하는 데이터(컨피규레이션 데이터)는 PLD 내부의 메모리 디바이스에 저장되어 있고, 메모리 디바이스에 설정 데이터를 기록하는 것을 컨피규레이션이라고 한다. PLD를 포함하는 시스템의 가동 중에 PLD의 회로 구성을 전환하는 동적 재구성(dynamic reconfiguration) 기술이 알려져 있다.
동적 재구성의 방법 중 하나로서 멀티 컨텍스트 방식(multi-context method)이라고 불리는 방법이 알려져 있다. 멀티 컨텍스트 방식이란, 복수의 회로 구성에 대응하는 컨피규레이션 데이터의 세트를 PLD에 저장하고, 사용하는 컨피규레이션 데이터의 세트를 전환함으로써 PLD의 회로 구성을 전환시키는 방식이다. 회로 구성 정보를 나타내는 컨피규레이션 데이터의 세트를 컨텍스트라고 부른다.
또한 PLD의 미세화에 수반하여 누설 전류 증대로 인한 소비 전력의 증가가 문제가 된다. 이 문제의 해결 수단으로서 예를 들어, 특허문헌 1에서는 파워 게이팅 스위치를 사용하여 미사용 또는 비액티브 회로 블록에 대한 전원 공급을 정지한다. 예를 들어, 특허문헌 2에서는 회로 구성의 변경에 따라, 산화물 반도체를 사용한 프로그램 소자에 의하여 회로 구성에 기여하지 않는 블록에 대한 전원 공급을 정지한다.
또한, 예를 들어 특허문헌 3에서는 컨피규레이션 데이터를 저장하는 메모리를 산화물 반도체를 사용한 트랜지스터를 갖는 메모리로 구성하여, 리프레시 동작을 필요로 하지 않는 구성으로 하고 있다.
본 발명의 일 형태는 저소비 전력의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 PLD와 같은 로직 엘리먼트를 구비한 반도체 장치에서 로직 엘리먼트마다 전력의 공급, 비(非)공급을 제어하는 것을 가능하게 하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 전압 강하의 영향이 적은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 누설 전류(오프 전류)가 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 것 이외의 과제는 명세서, 도면, 및 특허청구범위 등의 기재로부터 저절로 명백해지는 것으로 명세서, 도면, 및 특허청구범위 등의 기재로부터 본 발명의 각 형태에 관한 이들 외의 과제가 추출될 수 있다. 또한, 본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없다.
본 발명의 일 형태에 따른 반도체 장치는 로직 엘리먼트, 외부의 전원으로부터 전위가 입력되는 단자, 단자와 로직 엘리먼트간의 도통을 제어하는 스위치, 및 스위치의 도통 상태를 설정하는 제어 신호를 출력하는 메모리를 적어도 갖는다. 메모리는 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터를 저장한다. 반도체 장치는 복수의 컨피규레이션 데이터 중 어느 하나를 제어 신호로서 메모리로부터 스위치에 출력하는 기능을 갖는다.
본 발명의 일 형태에 따르면 로직 엘리먼트마다 전력의 공급, 비공급을 제어할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 프로그래머블 로직 디바이스의 구성의 일례를 도시한 블록도.
도 2는 파워 게이팅 회로의 구성의 일례를 도시한 회로도.
도 3은 파워 게이팅 회로의 동작의 일례를 나타낸 타이밍 차트.
도 4는 메모리의 구성의 일례를 도시한 블록도.
도 5는 메모리의 메모리 셀의 구성의 일례를 도시한 회로도.
도 6은 로직 엘리먼트간을 접속하는 스위치 회로의 구성의 일례를 도시한 회로도.
도 7의 (A) 내지 (C)는 로직 엘리먼트의 구성의 일례를 도시한 블록도.
도 8은 프로그래머블 로직 디바이스의 구성의 일례를 도시한 블록도.
도 9는 프로그래머블 로직 디바이스의 구성의 일례를 도시한 블록도.
도 10은 도 9의 프로그래머블 로직 디바이스의 레이아웃의 일례를 도시한 도면.
도 11은 도 9의 메모리 로직 어레이 및 스위치 어레이의 구성의 일례를 도시한 블록도이며 로직 엘리먼트(LE)간의 접속 구조의 일례를 도시한 블록도.
도 12는 도 9의 메모리 로직 어레이의 기본 엘리먼트(ML 엘리먼트)의 구성의 일례를 도시한 블록도.
도 13은 도 9의 IO 어레이가 갖는 입출력 회로의 구성의 일례를 도시한 회로도.
도 14는 프로그래머블 로직 디바이스의 구성의 일례를 도시한 단면도.
도 15의 (A) 내지 (F)는 반도체 장치의 구성의 일례를 도시한 외관도.
도 16은 프린터의 구성의 일례를 도시한 블록도.
도 17은 시험적으로 제작한 멀티 컨텍스트 방식의 FPGA(MC-FPGA) 칩의 광학 현미경 사진.
도 18은 MC-FPGA의 회로도.
도 19의 (A)는 배선간 스위치(MPG)의 회로도이고, (B)는 그 광학 현미경 사진.
도 20의 (A)는 프로그래머블 로직 엘리먼트(PLE)의 회로도이고, (B)는 그 광학 현미경 사진.
도 21은 LE의 회로도.
도 22의 (A)는 멀티 컨피규레이션 메모리(MCM)의 회로도이고, (B)는 그 광학 현미경 사진.
도 23의 (A) 및 (B)는 컨텍스트의 전환 동작을 설명하는 도면이고, (C)는 컨텍스트 전환 동작 시의 신호 파형.
도 24의 (A)는 MC-FPGA의 소비 전력(실측치)과 MC-FPGA의 소비 전력에서 PLE의 소비 전력이 차지하는 비율(시뮬레이션)을 나타낸 그래프이고, (B)는 (A)의 데이터로부터 개산(槪算)된 PLE의 단독 소비 전력을 나타낸 그래프.
도 25의 (A) 및 (B)는 시뮬레이션으로 얻어진, 파워 게이팅에 의하여 비액티브 상태에 있는 PLE의 시간에 따른 소비 전력 변화를 나타낸 그래프.
도 2는 파워 게이팅 회로의 구성의 일례를 도시한 회로도.
도 3은 파워 게이팅 회로의 동작의 일례를 나타낸 타이밍 차트.
도 4는 메모리의 구성의 일례를 도시한 블록도.
도 5는 메모리의 메모리 셀의 구성의 일례를 도시한 회로도.
도 6은 로직 엘리먼트간을 접속하는 스위치 회로의 구성의 일례를 도시한 회로도.
도 7의 (A) 내지 (C)는 로직 엘리먼트의 구성의 일례를 도시한 블록도.
도 8은 프로그래머블 로직 디바이스의 구성의 일례를 도시한 블록도.
도 9는 프로그래머블 로직 디바이스의 구성의 일례를 도시한 블록도.
도 10은 도 9의 프로그래머블 로직 디바이스의 레이아웃의 일례를 도시한 도면.
도 11은 도 9의 메모리 로직 어레이 및 스위치 어레이의 구성의 일례를 도시한 블록도이며 로직 엘리먼트(LE)간의 접속 구조의 일례를 도시한 블록도.
도 12는 도 9의 메모리 로직 어레이의 기본 엘리먼트(ML 엘리먼트)의 구성의 일례를 도시한 블록도.
도 13은 도 9의 IO 어레이가 갖는 입출력 회로의 구성의 일례를 도시한 회로도.
도 14는 프로그래머블 로직 디바이스의 구성의 일례를 도시한 단면도.
도 15의 (A) 내지 (F)는 반도체 장치의 구성의 일례를 도시한 외관도.
도 16은 프린터의 구성의 일례를 도시한 블록도.
도 17은 시험적으로 제작한 멀티 컨텍스트 방식의 FPGA(MC-FPGA) 칩의 광학 현미경 사진.
도 18은 MC-FPGA의 회로도.
도 19의 (A)는 배선간 스위치(MPG)의 회로도이고, (B)는 그 광학 현미경 사진.
도 20의 (A)는 프로그래머블 로직 엘리먼트(PLE)의 회로도이고, (B)는 그 광학 현미경 사진.
도 21은 LE의 회로도.
도 22의 (A)는 멀티 컨피규레이션 메모리(MCM)의 회로도이고, (B)는 그 광학 현미경 사진.
도 23의 (A) 및 (B)는 컨텍스트의 전환 동작을 설명하는 도면이고, (C)는 컨텍스트 전환 동작 시의 신호 파형.
도 24의 (A)는 MC-FPGA의 소비 전력(실측치)과 MC-FPGA의 소비 전력에서 PLE의 소비 전력이 차지하는 비율(시뮬레이션)을 나타낸 그래프이고, (B)는 (A)의 데이터로부터 개산(槪算)된 PLE의 단독 소비 전력을 나타낸 그래프.
도 25의 (A) 및 (B)는 시뮬레이션으로 얻어진, 파워 게이팅에 의하여 비액티브 상태에 있는 PLE의 시간에 따른 소비 전력 변화를 나타낸 그래프.
이하에서는 도면을 사용하여 본 발명의 실시형태 및 실시예에 대하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태 및 실시예의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고 그 반복 설명은 생략한다.
(실시형태 1)
도 1 내지 도 7을 사용하여 본 실시형태에서는 반도체 장치의 일례로서 프로그래머블 로직 디바이스(이하, PLD라고 부름)에 대하여 설명한다.
또한, 사용자가 프로그램 가능한 디바이스로서 소규모 집적 회로인 PAL(Programmable Array Logic) 및 GAL(Generic Array Logic) 등, 및 대규모 집적 회로인 CPLD(Complex Programmable Logic Device), 및 FPGA(Field Programmable Gate Array) 등을 들 수 있으나 본 명세서에서 PLD라고 기재된 경우에는 이들을 포함하여 프로그램 가능한 집적 회로를 말하는 것으로 한다.
<1-1. PLD>
본 실시형태에 따른 PLD는 파워 게이팅에 의하여 로직 엘리먼트의 동작 상태(액티브, 비액티브)를 전환하는 기능을 구비한 회로(파워 게이팅 회로)를 갖는다.
파워 게이팅 회로는 외부로부터 전원 전위가 입력되는 단자를 갖고, 이 단자와 로직 엘리먼트간의 도통 상태를 제어하는 프로그래머블 스위치를 갖는다. 이 스위치의 도통 상태는 컨피규레이션 데이터를 저장하는 메모리로부터 출력되는 신호에 의하여 제어된다. 또한, 이 메모리는 복수의 컨텍스트를 저장할 수 있는 메모리 구조를 갖고, 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터가 저장되어 있다.
메모리에 저장되어 있는 복수의 컨피규레이션 데이터 중 어느 하나가 제어 신호로서 스위치 회로에 출력되고, 로직 엘리먼트에 전원 전위를 공급할지 또는 공급을 정지할지 여부가 결정된다. 즉, 전원과 로직 엘리먼트간의 접속 구조를 동적으로 재구성할 수 있기 때문에 본 실시형태에 따르면 PLD를 포함하는 시스템이 처리를 실행하는 중에도 세립도(fine-grained) 전력 공급 제어가 가능한 반도체 장치를 제공할 수 있다.
도 1은 본 실시형태에 따른 PLD의 구성의 일례를 도시한 블록도이다. 도 1에 도시된 PLD(100)는 복수의 로직 엘리먼트(110), 복수의 메모리(120), 복수의 스위치 회로(130), 및 복수의 파워 게이팅 회로(150)를 갖는다.
로직 엘리먼트(LE)(110)는 논리 연산 기능을 갖는 회로이며 메모리(120)에 저장되어 있는 컨피규레이션 데이터를 사용하여 재구성이 가능한 처리 회로이다. 로직 엘리먼트(110)는 PLD(100)가 처리를 실행하기 위한 기본적인 논리 연산 처리를 수행하는 기본 유닛이며 프로세싱 엘리먼트(PE: Processing Element)라고 불리기도 한다.
메모리(120)는 로직 엘리먼트(110)의 컨피규레이션 데이터를 저장하는 기능을 갖는 회로이다. 또한, 메모리(120)와 같이 컨피규레이션 데이터를 저장하는 메모리는 컨피규레이션 메모리라고 불리는 경우가 있다. 메모리(120)에는 컨피규레이션 데이터로서, 로직 엘리먼트(110) 내부의 룩업 테이블의 데이터, 및 로직 엘리먼트(110)의 내부 회로의 접속 구조를 설정하는 데이터 등이 저장된다. 또한, 메모리(120)는 복수의 컨텍스트를 저장할 수 있는 메모리 구조를 갖는다. 메모리(120)로부터 판독되는 컨피규레이션 데이터에 따라 로직 엘리먼트(110)가 실행하는 처리가 변경된다.
또한, 도 1에서는 로직 엘리먼트(110)마다 메모리(120)가 제공되어 있지만 하나의 메모리(120)는 복수의 로직 엘리먼트(110)에 컨피규레이션 데이터를 출력할 수 있는 구성으로 할 수도 있다.
스위치 회로(SW)(130)는 로직 엘리먼트(110)간의 도통 상태를 제어하는 프로그래머블 스위치이며 로직 엘리먼트(110)간을 접속하는 배선(140)에 제공되어 있다. 또한, 스위치 회로(130)는 스위치의 도통 상태를 설정하는 컨피규레이션 데이터를 저장하는 메모리 기능을 갖는다. 스위치 회로(130)의 메모리는 복수의 컨텍스트를 저장할 수 있는 구조를 갖고, 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터가 저장되어 있다. 메모리로부터 출력되는 컨피규레이션 데이터를 전환시킴으로써 로직 엘리먼트(110)간의 접속 구조가 전환된다.
또한, 도 1에서는 도면의 복잡화를 피하기 위하여 PLD(100)의 구조를 간소화하여 상하 2개의 로직 엘리먼트(110)간을 접속할 수 있는 구조로 하였지만 이와 같은 접속 구조에 한정되지 않는다. 로직 엘리먼트(110)간의 접속은, 스위치 회로(130) 및 배선(140)의 설계 변경에 의하여 임의의 2개의 로직 엘리먼트(110)의 접속이 가능하도록 할 수 있다. 또한, 2개의 로직 엘리먼트(110)간은 하나의 배선(140)으로 접속되어 있지만 복수의 배선(140)으로 이루어진 배선 군에 의하여 2개의 로직 엘리먼트(110)간을 접속할 수도 있다.
PLD(100)에는 외부의 전원(170)으로부터 전원 전위 VDD가 공급된다. 단자(160)는 전원 전위 VDD가 입력되는 단자이다. 또한, 각 로직 엘리먼트(110)는 파워 게이팅 회로(150)에 의하여 전원 전위 VDD의 공급, 비공급이 제어된다.
여기서는 파워 게이팅 회로(150)에 의하여 전원 전위 VDD의 공급, 비공급을 제어하지만 이에 한정되지 않는다. 예를 들어, 본 발명의 실시형태의 일 형태는 VDD보다 낮은 전원 전위 VSS의 공급, 비공급을 제어할 수도 있다. 또는, 예를 들어, 본 발명의 실시형태의 일 형태는 전원 전위(접지 전위) GND의 공급, 비공급을 제어할 수도 있다.
파워 게이팅 회로(150)는 프로그래머블 스위치로서 기능한다. 스위치의 도통 상태에 따라 로직 엘리먼트(110)를 액티브 또는 비액티브로 할 수 있다. 또한, 파워 게이팅 회로(150)는 로직 엘리먼트(110)로의 VDD 공급 여부를 설정하는 컨피규레이션 데이터가 저장되는 메모리를 갖는다. 파워 게이팅 회로(150)의 메모리도 메모리(120)와 마찬가지로 복수의 컨텍스트를 저장할 수 있는 메모리 구조를 갖고, 이 메모리에는 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터가 저장되어 있다. 이 메모리로부터 출력되는 컨텍스트를 전환함으로써 로직 엘리먼트(110)와 단자(160)간의 도통, 비도통을 전환시킬 수 있다.
이와 같이, 파워 게이팅 회로(150)의 메모리로부터의 출력 데이터의 전환, 즉 컨텍스트의 전환만으로 로직 엘리먼트(110)마다 전력의 공급, 비공급을 선택할 수 있기 때문에 세립도 전원 제어가 실현된다. 또한, PLD(100)를 포함하는 시스템(반도체 장치)이 처리를 실행하는 중에도 로직 엘리먼트(110)로의 전력 공급의 제어가 가능함으로써, PLD(100)의 처리에 필요한 로직 엘리먼트(110)에만 전력을 공급할 수 있기 때문에 PLD(100) 전체의 소비 전력을 삭감시킬 수 있다. 또한, 파워 게이팅 회로(150)의 컨피규레이션 데이터를 결정할 때, 동작시키는 로직 엘리먼트(110)와 정지시키는 로직 엘리먼트(110)의 물리적 배치가 균일하게 되는 조건을 채용할 수 있다. 이와 같이 컨피규레이션 데이터를 결정함으로써 PLD(100)의 국소적인 전압 강하가 저감되어 PLD(100)의 동작의 신뢰성이 향상된다.
<1.2. 파워 게이팅 회로>
이하에서는 도 2를 사용하여 파워 게이팅 회로(150)의 회로 구성에 대하여 보다 구체적으로 설명한다. 메모리 엘리먼트(152)는 전력 공급을 정지한 후에도 데이터가 유지되는 기간이 존재하는 비휘발성 데이터 유지부를 구비하는 것이 바람직하다. 도 2는 파워 게이팅 회로(150)의 구성의 일례로서 비휘발성 데이터 유지부를 구비한 파워 게이팅 회로를 도시한 것이다.
파워 게이팅 회로(150)는 스위치 회로(151) 및 메모리 엘리먼트(ME)(152)를 갖는다. 스위치 회로(151)는 로직 엘리먼트(110)와 단자(160)간의 도통, 비도통을 전환하는 기능을 갖는다. 메모리 엘리먼트(152)는 로직 엘리먼트(110)로의 전력 공급 여부를 설정하는 컨피규레이션 데이터를 저장하는 기능을 갖는 메모리 회로이다. 메모리 엘리먼트(152)에는 컨피규레이션 데이터로서 적어도 스위치 회로(151)의 온, 오프를 설정하는 데이터가 저장된다. 메모리 엘리먼트(152)로부터 출력된 컨피규레이션 데이터에 따라 스위치 회로(151)의 온, 오프가 결정된다.
또한, 메모리 엘리먼트(152)는 전력 공급 정지 후에도 데이터가 유지되는 기간이 존재하는 비휘발성 메모리이다. 메모리 엘리먼트(152)를 비휘발성 메모리로 함으로써 PLD(100) 외부로부터 데이터를 로드할 필요가 없어지기 때문에 PLD(100)의 기동 동작을 단축, 또 그에 필요한 소비 전력을 삭감시킬 수 있다. 또한, 메모리 엘리먼트(152)가 비휘발성 메모리로서 정보를 유지하는 기간에 적어도 하나의 전원 전압이 공급되어도 좋다. 즉, 메모리 엘리먼트(152)가 실질적으로 비휘발성 메모리와 같은 수준으로 정보를 유지할 수 있으면 좋다.
<1.2.1. 스위치 회로>
스위치 회로(151)는 트랜지스터(201)를 갖는다. 트랜지스터(201)의 게이트에는 메모리 엘리먼트(152)로부터 신호 PG가 입력되어 그 온, 오프가 제어된다. 트랜지스터(201)의 온, 오프에 따라 로직 엘리먼트(110)로의 전력 공급, 전력 공급 정지가 전환된다. 도 2에서는 트랜지스터(201)를 p채널형 트랜지스터로 하였지만 n채널형 트랜지스터로 할 수도 있다.
<1.2.2. 메모리 엘리먼트>
메모리 엘리먼트(152)는 복수의 컨텍스트를 저장할 수 있는 메모리이다. 그러므로, 메모리 엘리먼트(152)는 컨텍스트 수와 같은 수의 메모리 셀(210)을 갖는다. 여기서는 컨텍스트 수를 2로 하여 설명한다. 도 2에 도시된 바와 같이 2개의 메모리 셀(210)은 어레이 형태(2행 1열)로 배치되어, 열 방향으로 배선(211, 212)이 제공되고 행 방향으로 2개의 배선(213) 및 2개의 배선(214)이 제공되어 있다. 또한, 메모리 엘리먼트(152)는 데이터 출력용 배선(215), 및 배선(215)에 접속된 래치 회로(230) 및 리셋 회로(240)를 갖는다.
또한, 도 2에서 번호 [0] 등은 같은 기능을 갖는 신호, 회로 등을 식별하기 위한 번호이며 다른 도면에서도 마찬가지로 사용한다. 또한, 전원 전위 VDD를 전위 VDD, 또는 VDD라고 기재하는 경우가 있다. 이것은 다른 전위, 신호, 소자, 배선 등에 대해서도 마찬가지이다.
배선(211) 및 배선(212)은 컨피규레이션 데이터에 대응하는 신호 B, BB(데이터 신호)가 입력되는 데이터선(비트선)이다. 배선(212)에는 신호 B의 반전 신호 BB가 입력된다. 배선(213)은 컨피규레이션 데이터가 기록되는 메모리 셀(210)을 선택하는 신호 W(선택 신호)가 입력되는 선택 신호선(워드선)이다. 배선(214)은 컨피규레이션 데이터를 판독하는 메모리 셀(210)을 선택하는 신호 R(선택 신호)이 입력되는 선택 신호선이다. 또한, 컨피규레이션 데이터는 신호 PG로서 배선(215)에 출력된다. 신호 PG는 스위치 회로(151)의 도통 상태를 제어하는 신호이다.
또한, 신호 B를 인버터 회로에 입력함으로써 반전 신호 BB를 생성하는 경우에는 배선(211) 및 배선(212) 중 어느 한쪽을 삭제할 수 있다.
메모리 엘리먼트(152)에 저장되는 컨피규레이션 데이터의 값은 배선(211) 및 배선(212)의 전위(신호 B, BB)에 따라 결정된다. 신호 B가 하이 레벨(데이터값 "1")일 때 메모리 셀(210)에는 데이터값 "0"이 기록되고, 신호 B가 로 레벨(데이터값 "0")일 때 데이터값 "1"이 기록된다.
메모리 엘리먼트(152)의 출력 동작에 의하여 복수의 컨피규레이션 데이터 중 하나가 선택되어 신호 PG로서 배선(215)을 통하여 스위치 회로(151)에 출력된다. 신호 PG가 데이터값 "0"일 때 트랜지스터(201)가 온 상태가 되고 로직 엘리먼트(110)는 전력이 공급되어 액티브 상태가 된다. 신호 PG가 데이터값 "1"일 때 트랜지스터(201)가 오프 상태가 되고 로직 엘리먼트(110)는 전력 공급이 정지되어 비액티브 상태가 된다.
<1.2.2.a. 메모리 셀>
도 2에 도시된 예에서 메모리 셀(210)은 1비트의 데이터를 저장하는 메모리이다. 메모리 셀(210)은 데이터값 "1"(하이 레벨 데이터)을 저장하기 위한 제 1 유닛(트랜지스터(221), 트랜지스터(222), 및 용량 소자(226)), 및 데이터값 "0"(로 레벨 데이터)을 저장하기 위한 제 2 유닛(트랜지스터(223), 트랜지스터(224), 및 용량 소자(227))를 갖는다. 또한, 노드 N1, N2는 각 유닛의 전위 유지부이며 메모리 셀(210)의 비휘발성 데이터 유지부로서 기능한다. 트랜지스터(225)는 메모리 셀(210)을 배선(215)에 접속하는 스위치로서 기능한다.
우선, 제 1 유닛의 접속 구조에 대하여 설명한다. 트랜지스터(221)는 게이트가 배선(213)에 접속되고, 소스가 배선(212)에 접속되고, 드레인이 트랜지스터(222)의 게이트(노드 N1)에 접속되어 있다. 용량 소자(226)의 한쪽 단자는 트랜지스터(222)의 게이트(노드 N1)에 접속되어 있다. 트랜지스터(222)는 게이트가 노드 N1에 접속되고, 소스가 배선(217)에 접속되고, 드레인이 트랜지스터(225)의 소스에 접속되어 있다.
제 2 유닛은 제 1 유닛과 같은 구조를 가지며, 트랜지스터(223)는 게이트가 배선(213)에 접속되고, 소스가 배선(211)에 접속되고, 드레인이 트랜지스터(224)의 게이트(노드 N2)에 접속되어 있다. 용량 소자(227)의 한쪽 단자는 트랜지스터(224)의 게이트(노드 N2)에 접속되어 있다. 트랜지스터(224)는 게이트가 노드 N2에 접속되고, 소스가 배선(218)에 접속되고, 드레인이 트랜지스터(225)의 소스에 접속되어 있다.
트랜지스터(225)는 게이트가 배선(214)에 접속되고, 소스가 트랜지스터(222), 트랜지스터(224)의 드레인에 접속되고, 드레인이 배선(215)에 접속되어 있다. 트랜지스터(225)는 제 1 유닛 및 제 2 유닛을 배선(215)에 접속하는 스위치로서 기능한다.
또한, 트랜지스터란, 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 갖는 소자를 말한다. 게이트를 제외한 소스 및 드레인 2개의 단자는 트랜지스터의 도전형(n형 또는 p형)이나 단자에 입력되는 전위에 따라 기능이 서로 바뀔 수 있다. 따라서, 메모리 셀(210)에서도 소스와 드레인의 관계는 반대가 될 수 있다. 이것은 다른 회로에서도 마찬가지이다.
트랜지스터(221)는 배선(212)과 노드 N1간의 도통 상태를 제어하는 스위치로서 기능하고, 트랜지스터(223)는 배선(211)과 노드 N2간의 도통 상태를 제어하는 스위치로서 기능한다. 트랜지스터(221), 트랜지스터(223)의 온, 오프는 배선(213)에 입력되는 신호 W에 의하여 제어된다.
용량 소자(226) 및 용량 소자(227)는 각각, 트랜지스터(221) 및 트랜지스터(223)가 오프 상태일 때 노드 N1 및 N2를 전기적으로 부유 상태로 하여 이들의 전위를 유지하는 기능을 갖는다.
트랜지스터(222) 및 트랜지스터(225)는 배선(217)과 배선(215) 사이에 직렬로 접속되어 있고, 배선(217)과 배선(215) 사이를 접속하는 스위치로서 기능한다. 트랜지스터(224) 및 트랜지스터(225)는 배선(218)과 배선(215) 사이에 직렬로 접속되어 있고, 배선(218)과 배선(215) 사이를 접속하는 스위치로서 기능한다.
트랜지스터(222), 트랜지스터(224), 및 트랜지스터(225)의 온, 오프는 각각 노드 N1의 전위, 노드 N2의 전위, 및 배선(214)의 전위(신호 R)에 의하여 제어된다.
배선(217)은 고전위를 공급하는 전위 공급선으로서 기능하고, 배선(218)은 저전위를 공급하는 전위 공급선으로서 기능한다. 여기서는 배선(217)을 통하여 PLD(100)의 전원 전위와 같은 VDD가 공급되고 배선(218)을 통하여 접지 전위(GND)가 공급된다. 배선(217)을 통하여 공급되는 전위는 배선(215)에 하이 레벨 전위(스위치 회로(151)를 오프 상태로 하는 전위)를 인가할 수 있는 전위이면 좋고 VDD에 한정되지 않는다. 또한, 배선(218)의 전위는 배선(215)에 로 레벨 전위(스위치 회로(151)를 온 상태로 하는 전위)를 인가할 수 있는 전위이면 좋고 GND에 한정되지 않는다.
또한, 부유 상태의 노드 N1 및 노드 N2의 전위를 유지하기 위해서는 트랜지스터(221) 및 트랜지스터(223)로서 오프 상태에서의 누설 전류(오프 전류)가 낮은 트랜지스터를 사용하는 것이 바람직하다. 여기서, 오프 전류가 낮다는 것은 실온에서 채널 폭 1μm당 규격화된 오프 전류가 10zA 이하인 것을 말한다. 오프 전류는 낮을수록 바람직하고, 이 규격화된 오프 전류값을 1zA 이하, 바람직하게는 10yA 이하, 더 바람직하게는 1yA 이하로 한다. 또한, 이 때 소스와 드레인 사이의 전압은 예를 들어, 0.1V, 5V, 또는 10V 정도이다. 이와 같이 오프 전류가 낮은 트랜지스터로서 채널에 산화물 반도체를 포함한 트랜지스터를 들 수 있다.
본 실시형태에서 컨피규레이션 데이터를 저장하는 메모리 셀에서 데이터가 입력되는 배선은 스위치를 통하여 전위 유지부에 접속되고, 이 스위치의 온, 오프 동작에 의하여 데이터의 기록과 유지가 수행된다. 그러므로, 데이터 유지 기간에 전위 유지부의 전위 변동을 억제하는 바람직한 스위치로서 오프 전류가 낮은 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(221) 및 트랜지스터(223)로서 오프 전류가 낮은 트랜지스터를 사용함으로써 메모리 엘리먼트(152)를 전원 차단 후에 데이터 유지 기간이 존재하는 비휘발성 메모리로 할 수 있다. 따라서, PLD(100)의 동작을 정지한 후에도 로직 엘리먼트(110)와 전원(170)의 접속 구조에 관한 컨피규레이션 데이터가 파워 게이팅 회로(150)에 유지된다. 그러므로, PLD(100) 기동 시에 파워 게이팅 회로(150)에 컨피규레이션 데이터를 로드하는 처리가 불필요하게 되기 때문에 기동 시 소비 전력의 삭감, 기동 시간의 단축 등을 실현할 수 있다.
트랜지스터(221) 및 트랜지스터(223)의 오프 전류를 낮게 하고 용량 소자(226) 및 용량 소자(227)의 용량값을 적절히 설정함으로써 메모리 셀(210)을 전원 차단 후에도 데이터 유지 기간이 존재하는 메모리(비휘발성 메모리)로 할 수 있다. 예를 들어, 트랜지스터(221) 및 트랜지스터(223)의 오프 전류값이 5×10-23A이고, 노드 N1 및 노드 N2의 전위 변화를 0.1V까지 허용할 수 있는 경우, 용량 소자(226) 및 용량 소자(227)의 용량값이 158fF 정도이면 데이터 유지 기간을 10년 정도로 할 수 있다.
메모리 셀(210)에 데이터값 "1"을 기록하는 방법에 대하여 설명한다. 배선(211)을 로 레벨로 하고 배선(212)을 하이 레벨로 한 후, 배선(213)을 하이 레벨로 하여 트랜지스터(221) 및 트랜지스터(223)를 온 상태로 한다. 노드 N1은 하이 레벨이 되고 노드 N2는 로 레벨이 된다. 그 후, 배선(213)을 로 레벨로 하여 노드 N1 및 노드 N2를 전기적으로 부유 상태로 한다. 즉, 노드 N1의 전위를 트랜지스터(222)가 온 상태가 되는 전위로 하고, 노드 N2의 전위를 트랜지스터(224)가 오프 상태가 되는 전위로 한다.
메모리 셀(210)에 데이터값 "0"을 기록하는 경우, 우선 배선(211)을 하이 레벨로 하고 배선(212)을 로 레벨로 한다. 그 후, 배선(213)을 하이 레벨로 함으로써 노드 N1을 로 레벨로 하고 노드 N2를 하이 레벨로 한다. 그리고, 배선(213)을 로 레벨로 하여 노드 N1 및 노드 N2를 전기적으로 부유 상태로 한다.
데이터의 출력은 트랜지스터(225)의 스위칭 동작에 의하여 수행한다. 배선(214)에 입력된 신호 R에 의하여 트랜지스터(225)를 온 상태로 함으로써, 메모리 셀(210)에 저장된 컨피규레이션 데이터가 신호 PG로서 배선(215)을 통하여 스위치 회로(151)에 출력된다. 예를 들어, 노드 N1이 하이 레벨일 때 노드 N2는 로 레벨이기 때문에 배선(215)에는 하이 레벨 전위가 인가된다.
<1.2.2.b. 래치 회로>
래치 회로(230)는 메모리 셀(210)로부터 하이 레벨 데이터(데이터값 "1")가 배선(215)에 출력될 때, 트랜지스터(222)의 문턱 전압에 상당하는 배선(215)의 전압 강하를 방지하는 기능을 갖는다. 이 때문에 래치 회로(230)는 위크 키퍼 회로(weak keeper circuit)라고 불리기도 한다. 래치 회로(230)는 인버터(231) 및 p채널형 트랜지스터(232)를 갖는다.
<1.2.2.c. 리셋 회로>
리셋 회로(240)는 신호 PG(배선(215)의 전위)를 초기값(데이터값 "0")으로 리셋하는 회로이며 트랜지스터(241), 및 신호 RST가 입력되는 배선(216)을 갖는다. 신호 RST는 리셋용 신호이다. 신호 RST에 의하여 트랜지스터(241)를 온 상태로 함으로써 배선(215)의 전위를 저전위(여기서는 GND)로 할 수 있다. 도 2의 구성에서는 신호 PG를 초기값으로 리셋함으로써 트랜지스터(201)가 온 상태가 되어 로직 엘리먼트(110)에 전력이 공급된다.
또한, 도 2에 도시된 메모리 엘리먼트(152)는 컨텍스트 수 2의 데이터를 저장할 수 있는 메모리이지만, 필요한 컨텍스트 수에 맞춰 메모리 셀(210)의 수를 늘릴 수 있다. 컨텍스트 수를 3 이상으로 하면 임의의 순서로 컨텍스트를 전환할 수 있게 되기 때문에, PLD(100)의 기능에 따라 로직 엘리먼트(110)로의 전력 공급, 비공급의 선택을 더 유연하게 수행할 수 있다.
<1.2.3. 파워 게이팅 회로의 동작>
이하에서는 도 3을 사용하여, 파워 게이팅 회로(150)에 의한 PLD(100)의 동적 재구성에 대하여 설명한다.
도 3은 파워 게이팅 회로(150)의 동작 방법의 일례를 나타낸 타이밍 차트이다. 도 3은 도 2에 도시된 각 배선(211-216)에 입력되는 신호의 파형을 나타내고 있다. 도 3을 사용하여 설명함에 있어서 파워 게이팅 회로(150)의 1행 1열째 메모리 셀(210)을 'Cell[0]'이라고 부르고, 2행 1열째 메모리 셀(210)을 'Cell[1]'이라고 부르기로 한다. Cell[0]에는 제 1 컨텍스트에 대응하는 컨피규레이션 데이터가 저장되고, Cell[1]에는 제 2 컨텍스트에 대응하는 컨피규레이션 데이터가 저장된다.
도 3은 리셋 동작, 파워 게이팅 회로(150)로의 2개의 컨텍스트에 각각 대응하는 2개의 컨피규레이션 데이터의 기록 동작, 제 1 컨텍스트에 대응하는 컨피규레이션 데이터의 출력 동작, 및 제 2 컨텍스트에 대응하는 컨피규레이션 데이터의 출력 동작의 타이밍 차트이다.
기간 T1-T2에서 리셋 동작이 수행된다. 하이 레벨 신호 RST를 배선(216)에 출력하여 트랜지스터(241)를 온 상태로 한다. 이 동작에 의하여 신호 PG가 로 레벨이 되어 트랜지스터(201)가 온 상태가 되기 때문에 로직 엘리먼트(110)에 전력이 공급된다.
기간 T3-T5에서는 Cell[0]의 기록 동작이 수행된다. 여기서는 Cell[0]에 로직 엘리먼트(110)로의 전력 공급을 정지하기 위한 컨피규레이션 데이터를 기록한다. 시간 T3에 배선(211)에 로 레벨 신호 B를 입력하고 배선(212)에 신호 B의 반전 신호 BB를 입력한다. 시간 T4에 신호 W[0]을 하이 레벨로 하여 트랜지스터(221) 및 트랜지스터(223)를 온 상태로 하고, 시간 T5에 신호 W[0]을 로 레벨로 하여 트랜지스터(221) 및 트랜지스터(223)를 오프 상태로 한다. 이로써 Cell[0]에는 컨피규레이션 데이터 "0"이 기록되고 유지된다.
기간 T6-T8에서는 Cell[1]의 기록 동작이 수행된다. 여기서는 Cell[1]에 로직 엘리먼트(110)로 전력을 공급하기 위한 컨피규레이션 데이터를 기록한다. 시간 T6에 배선(211)에 하이 레벨 신호 B를 입력하고 배선(212)에 반전 신호 BB를 입력한다. 시간 T7에 신호 W[0]을 하이 레벨로 하고, 시간 T8에 신호 W[0]을 로 레벨로 한다. 이로써 Cell[1]에는 컨피규레이션 데이터 "1"이 기록되고 유지된다.
기간 T9-T10에서는 Cell[0]의 출력 동작이 수행된다. 하이 레벨 신호 R[0]을 배선(214)에 입력하면 Cell[0]로부터 배선(215)에 하이 레벨 신호 PG가 출력된다. 신호 PG에 의하여 트랜지스터(201)는 오프 상태가 되어 로직 엘리먼트(110)로의 전력 공급이 정지된다.
기간 T10-T11에서는 Cell[1]의 출력 동작이 수행된다. 하이 레벨 신호 R[1]을 배선(214)에 입력하면 Cell[1]로부터 배선(215)에 로 레벨 신호 PG가 출력된다. 신호 PG에 의하여 트랜지스터(201)는 온 상태가 되어 로직 엘리먼트(110)로의 전력 공급이 다시 시작된다.
신호 R[0]을 하이 레벨로 하는 것은 제 1 컨텍스트로의 전환 동작에 상당하고, 신호 R[1]을 하이 레벨로 하는 것은 제 2 컨텍스트로의 전환 동작에 상당한다. 즉, PLD(100)의 동작 중에 2개의 컨텍스트를 전환함으로써 로직 엘리먼트(110)로 전력을 공급하는 동적 재구성을 수행할 수 있다. 따라서, PLD(100)를 소비 전력이 낮고 고속의 프로세서로 할 수 있다.
또한, 컨피규레이션 데이터를 생성할 때, 동작시키는 로직 엘리먼트(110)와 정지시키는 로직 엘리먼트(110)가 물리적으로 균일하게 배치되도록 제약 조건을 채용함으로써 PLD(100)에서의 국소적 전압 강하가 저감되기 때문에 PLD(100)의 동작 신뢰성을 높일 수 있다.
또한, 도 2에서는 신호 RST에 의한 초기화에 의하여 트랜지스터(201)를 온 상태로 하고 모든 로직 엘리먼트(110)에 전력을 공급하는 구성으로 하였지만, 초기화 시에 스위치 회로(151)를 오프 상태로 하고 어느 로직 엘리먼트(110)에도 전력을 공급하지 않는 구성으로 할 수 있다. 초기화에 의하여 모든 로직 엘리먼트(110)에 전력을 공급하는 구성은 PLD(100)의 동작 시작의 시점에서 많은 로직 엘리먼트(110)를 동작시키는 경우에 적합하다. 반대로, 동작 시작의 시점에서 동작시키는 로직 엘리먼트(110)가 적은 경우에는 초기화에 의하여 모든 로직 엘리먼트(110)에 전력을 공급하지 않는 구성이 저소비 전력화에 유효하다.
또한, PLD(100)의 동작 중에 정지시킬 필요가 없는 로직 엘리먼트(110)에는 파워 게이팅 회로(150)를 제공하지 않고 단자(160)로부터 항상 전력이 공급되도록 할 수도 있다. 이와 같은 구성을 채용한 PLD(100)에서는 로직 엘리먼트(110)와 단자(160)간의 접속 구조에 관한 부분적인 동적 재구성이 수행된다. 또한, 복수의 로직 엘리먼트(110)에 하나의 파워 게이팅 회로(150)를 제공하는 구성으로 하여도 좋다.
<1.3. 메모리>
이하에서는 도 4 및 도 5를 사용하여 메모리(120)에 대하여 설명한다.
도 4는 메모리(120)의 구성의 일례를 도시한 블록도이다.
메모리(120)는 복수의 컨텍스트에 대응하는 컨피규레이션 데이터를 저장할 수 있는 기능을 갖는다. 그러므로, 메모리(120)는 복수의 메모리 엘리먼트(ME)(121)를 갖고, 각 메모리 엘리먼트(ME)(121)는 복수의 컨텍스트에 대응하는 컨피규레이션 데이터를 저장할 수 있는 메모리 구조를 갖는다.
복수의 메모리 엘리먼트(121)는 어레이 형태로 배치되고, 메모리 엘리먼트(121)의 배열에 대응되도록 수평, 수직 방향으로 배치된 복수의 배선을 포함하는 배선 군(122) 및 배선 군(123)이 제공되어 있다. 배선 군(122)은 수직 방향의 배선의 집합이고, 배선 군(123)은 수평 방향의 배선의 집합이다. 배선 군(122, 123)은 메모리 엘리먼트(121)로의 입력용, 출력용 배선을 포함한다. 각 메모리 엘리먼트(121)의 출력은 로직 엘리먼트(110)의 다른 입력 단자에 접속되어 있다.
메모리 엘리먼트(121)는 2 이상의 컨텍스트에 대응하는 데이터를 저장할 수 있는 메모리 구조로 하면 좋고 예를 들어, 파워 게이팅 회로(150)의 메모리 엘리먼트(152)와 같은 구성으로 할 수 있다. 도 5는 메모리 엘리먼트(121)의 구성의 일례를 도시한 것이다. 또한, 도 5에는 1행 1열째 메모리 엘리먼트(121)를 도시하였다. 메모리 엘리먼트(121)는 파워 게이팅 회로(150)의 메모리 엘리먼트(152)(도 2 참조)와 마찬가지로 구성될 수 있다.
도 5에 도시된 바와 같이, 메모리 엘리먼트(121)는 메모리 셀(260)(Cell[0], Cell[1]), 배선(251-258), 및 배선(255)에 접속된 래치 회로(270) 및 리셋 회로(280)를 갖는다.
래치 회로(270)는 인버터(271) 및 트랜지스터(272)를 갖는다. 래치 회로(230)(도 2 참조)와 마찬가지로, 래치 회로(270)는 메모리 셀(260)에 의하여 배선(255)에 하이 레벨 전위가 인가되고 있는 동안 배선(255)의 전압 강하를 방지하는 기능을 갖는다.
리셋 회로(240)(도 2 참조)와 마찬가지로 리셋 회로(280)는 배선(255)의 전위를 초기값(데이터값 "0")으로 리셋하는 회로이며 트랜지스터(281), 및 리셋용 신호 RSTm이 입력되는 배선(256)을 갖는다. 메모리 엘리먼트(121)로의 데이터 기록 동작 중(컨피규레이션 중)에 신호 RSTm에 의하여 배선(255)의 전위를 GND로 고정할 수 있다.
신호 Bm, BBm은 컨피규레이션 데이터에 대응하는 데이터 신호이고, 신호 BBm은 신호 Bm의 반전 신호이다. 신호 Wm은 기록용 선택 신호이고, 신호 Rm은 판독용 선택 신호이다.
메모리 셀(260)은 노드 N21, 노드 N22, 트랜지스터(261-265), 및 용량 소자(266, 267)를 갖는다. 메모리 셀(260)은 트랜지스터(261)가 배선(251)에 접속되고 트랜지스터(263)가 배선(252)에 접속되어 있는 점에서 파워 게이팅 회로(150)의 메모리 셀(210)과 다르다. 그러므로, 신호 Bm이 하이 레벨(데이터값 "1")일 때 메모리 셀(260)에는 데이터값 "1"이 기록되고, 신호 Bm이 로 레벨(데이터값 "0")일 때 데이터값 "0"이 기록된다. 메모리 엘리먼트(121)의 동작은 메모리 엘리먼트(152)와 마찬가지이기 때문에 메모리 엘리먼트(152)에 대한 기재를 원용한다.
또한, 도 5의 예에서는 메모리 엘리먼트(121)의 컨텍스트 수를 2로 하였지만 3 이상으로 할 수도 있다. 필요한 컨텍스트 수에 맞춰 메모리 셀(260) 수를 늘리면 좋다.
<1.4.1. 스위치 회로의 구성예>
이하에서는 도 6을 사용하여 스위치 회로(130)의 구성에 대하여 설명한다. 도 6은 스위치 회로(130)의 구성의 일례를 도시한 회로도이다. 스위치 회로(130)는, 로직 엘리먼트(110)(LE[0])의 출력과 로직 엘리먼트(110)(LE[1])의 입력을 접속하는 프로그래머블 스위치로서 기능한다.
스위치 회로(130)는 메모리 엘리먼트(152)(도 2 참조)와 마찬가지로 컨텍스트 수 2의 메모리 구조를 갖고, 어레이 형태(2행 1열)로 배치된 2개의 메모리 셀(310)(Cellsw[0], Cellsw[1])을 갖는다. 또한, 스위치 회로(130)는 열 방향의 배선(311), 배선(312), 행 방향의 2개의 배선(313), 배선(314), 데이터를 출력하는 기능을 갖는 배선(315), 및 배선(315)에 접속된 래치 회로(133) 및 리셋 회로(134)를 갖는다.
래치 회로(133)는 배선(315)의 전위 강하를 방지하는 약한 래치로서 기능하며 파워 게이팅 회로(150)의 래치 회로(230)(도 2 참조)와 마찬가지로 인버터(331) 및 p채널형 트랜지스터(332)를 갖는다.
파워 게이팅 회로(150)의 리셋 회로(240)(도 2 참조)와 마찬가지로 리셋 회로(134)는 배선(315)의 전위를 초기값(데이터값 "0")으로 리셋하는 회로이며 트랜지스터(333), 및 신호 RSTsw가 입력되는 배선(316)을 갖는다. 신호 RSTsw는 리셋용 신호이다. 신호 RSTsw에 의하여 트랜지스터(333)를 온 상태로 함으로써 배선(315)의 전위를 저전위(여기서는 GND)로 할 수 있다. 그러므로, 스위치 회로(130)로의 데이터 기록 동작 중(컨피규레이션 중)에 신호 RSTsw에 의하여 배선(315)의 전위를 GND로 고정할 수 있다.
메모리 셀(310)은 배선(311-315)에 접속되어 있다. 배선(311)은 컨피규레이션 데이터에 대응하는 신호 Bsw가 입력되는 데이터선(비트선)이다. 배선(312)은 로직 엘리먼트(110)(배선(140))에 접속되는 배선이다. 배선(313)은 컨피규레이션 데이터가 기록되는 메모리 셀(310)을 선택하는 신호 Wsw(선택 신호)가 입력되는 선택 신호선이다. 배선(314)은 컨피규레이션 데이터를 판독하는 메모리 셀(310)을 선택하는 신호 Rsw(선택 신호)가 입력되는 선택 신호선이다. 배선(315)은 메모리 셀(310)로부터 판독된 컨피규레이션 데이터가 출력되는 배선이며 로직 엘리먼트(110)(배선(140))에 접속되는 배선이다.
메모리 셀(310)에 저장되는 컨피규레이션 데이터의 값은 배선(311)의 전위(신호 Bsw)에 따라 결정된다. 신호 Bsw가 하이 레벨(데이터값 "1")일 때 메모리 셀(310)에는 데이터값 "1"이 기록되고, 신호 Bsw가 로 레벨(데이터값 "0")일 때 데이터값 "0"이 기록된다.
메모리 셀(310)로부터 컨피규레이션 데이터를 출력하는 동작에 의하여 2개의 로직 엘리먼트(110)간의 접속 구조를 전환할 수 있다. 데이터값 "1"의 메모리 셀(310)의 트랜지스터(323)를 도통시키면 배선(312)과 배선(315)이 접속되어 2개의 로직 엘리먼트(110)간이 접속된다. 다만, 데이터값이 "0"인 경우 배선(312)과 배선(315)은 접속되지 않는다.
메모리 셀(310)은 1비트의 데이터를 저장할 수 있는 회로이며 3개의 트랜지스터(321-323), 용량 소자(324), 및 노드 N31을 갖는다. 노드 N31은 전위 유지부로서 기능한다. 트랜지스터(321)는 게이트가 배선(313)에 접속되고, 소스가 배선(312)에 접속되고, 드레인이 트랜지스터(322)의 게이트(노드 N31)에 접속되어 있다. 용량 소자(324)의 한쪽 단자는 트랜지스터(322)의 게이트(노드 N31)에 접속되어 있다. 트랜지스터(322)는 게이트가 노드 N31에 접속되고, 소스가 배선(312)에 접속되고, 드레인이 트랜지스터(323)의 소스에 접속되어 있다. 트랜지스터(323)는 게이트가 배선(314)에 접속되고, 드레인이 배선(315)에 접속되어 있다.
트랜지스터(321)는 배선(311)과 노드 N31 사이의 접속을 제어하는 스위치로서 기능하고, 그 온, 오프는 배선(313)에 입력되는 신호 Wsw에 의하여 제어된다. 용량 소자(324)는 트랜지스터(321)가 오프 상태일 때 노드 N31을 전기적으로 부유 상태로 하고 노드 N31의 전위를 유지하는 기능을 갖는다.
트랜지스터(322) 및 트랜지스터(323)는 배선(312)과 배선(315) 사이에 직렬로 제공되어 있고 배선(312)과 배선(315) 사이를 접속하는 스위치로서 기능한다. 트랜지스터(322, 323)의 온, 오프는 각각 노드 N31의 전위, 배선(314)의 전위(신호 Rsw)에 의하여 제어된다.
또한, 상술한 바와 같이 메모리 셀에서 데이터가 입력되는 배선과 전위 유지부 사이를 접속하는 스위치로서는 오프 전류가 낮은 트랜지스터를 사용하는 것이 바람직하다. 메모리 셀(310)에서는 트랜지스터(321)가 이와 같은 스위치로서 기능한다. 그러므로, 트랜지스터(221, 223)(도 2 참조)와 마찬가지로 트랜지스터(321)는 오프 전류가 낮은 트랜지스터인 것이 바람직하고 그 오프 전류는 1×10-14A 이하인 것이 바람직하다. 이와 같이 오프 전류가 낮은 트랜지스터로서 채널에 산화물 반도체를 포함한 트랜지스터를 들 수 있다.
트랜지스터(321)의 오프 전류를 낮게 하고 용량 소자(324)의 용량값을 적절히 설정함으로써 메모리 셀(310)을 전원 차단 후에 데이터 유지 기간이 존재하는 비휘발성 메모리로 할 수 있다. 예를 들어, 트랜지스터(321)의 오프 전류값이 5×10-23A이고, 노드 N31의 전위 변화를 0.1V까지 허용할 수 있는 경우, 용량 소자(324)의 용량값이 158fF 정도이면 데이터 유지 기간을 10년 정도로 할 수 있다.
스위치 회로(130)의 메모리를 비휘발성 메모리로 함으로써 PLD(100) 기동 시에 스위치 회로(130)에 컨피규레이션 데이터를 로드하는 처리가 불필요하게 되기 때문에 기동 시 소비 전력의 삭감, 기동 시간의 단축을 실현할 수 있다.
또한, 스위치 회로(130)에서 컨피규레이션 데이터의 기록 시 이외에는 트랜지스터(321)를 오프 상태로 하여 노드 N31을 전기적으로 부유 상태로 한다. 이에 의하여 노드 N31(트랜지스터(322)의 게이트)의 전위에 대한 부스팅 효과를 이용하여 스위치 회로(130)를 동작시킬 수 있다.
노드 N31이 부유 상태이면 배선(312)의 전위가 로 레벨로부터 하이 레벨로 천이함에 따라 트랜지스터(322)의 소스-게이트간 용량 Cgs에 기인하여 노드 N31의 전위가 상승된다. 이 노드 N31의 전위 상승폭은 메모리 셀(310)에 기록된 컨피규레이션 데이터의 데이터값에 따라 달라진다.
이 데이터값이 "0"일 때 트랜지스터(322)는 약반전 모드이기 때문에 노드 N31의 전위 상승에 기여하는 용량 Cgs에는 트랜지스터(322)의 게이트(노드 N31)의 전위에 의존하지 않는 용량 Cos가 포함된다. 구체적으로는 용량 Cos에는 게이트 전극과 소스 전극이 중첩되는 영역에 형성되는 오버랩 용량과 게이트 전극과 소스 전극 사이에 형성되는 기생 용량 등이 포함된다. 이 데이터값이 "1"일 때 트랜지스터(322)는 강반전 모드이기 때문에 노드 N31의 전위 상승에 기여하는 용량 Cgs에는 상술한 용량 Cos에 더하여 게이트 전극과 드레인 전극 사이에 형성되는 용량 Cod와 채널 형성 영역과 게이트 전극 사이에 형성되는 용량 Cox의 일부가 포함된다.
따라서, 노드 N31의 전위 상승에 기여하는 용량 Cgs는, 기록되는 컨피규레이션 데이터가 "0"인 경우보다 "1"인 경우에 더 크다. 그래서, 메모리 셀(310)에 데이터값 "0"이 기록되는 경우보다 "1"인 경우에 노드 N31의 전위를 상승시키는 효과가 더 높다. 기록되는 컨피규레이션 데이터가 "1"인 경우 트랜지스터(321)의 스위칭 속도는 향상되고, "0"인 경우 불필요한 트랜지스터(322)의 도통은 발생되지 않고 오프 상태가 유지된다.
<1.4.2. 스위치 회로의 동작>
메모리 셀(310)에 데이터값 "1"을 기록하는 방법에 대하여 설명한다. 하이 레벨 신호 Bsw(데이터값 "1")를 배선(311)에 입력한 후, 배선(313)에 하이 레벨 신호 Wsw를 입력하여 트랜지스터(321)를 일정 기간 동안 온 상태로 함으로써 노드 N31에 하이 레벨 전위가 기록된다. 이 후, 트랜지스터(321)를 오프 상태로 함으로써 노드 N31에서 트랜지스터(321)의 전위가 유지된다.
한편, 메모리 셀(310)에 데이터값 "0"을 기록하는 경우, 로 레벨 신호 Bsw(데이터값 "0")를 배선(311)에 입력한 후, 배선(313)에 하이 레벨 신호 Wsw를 입력하여 트랜지스터(321)를 일정 기간 동안 온 상태로 함으로써 노드 N31에 로 레벨 전위가 기록된다. 이 후, 트랜지스터(321)를 오프 상태로 함으로써 노드 N31에서 트랜지스터(321)의 전위가 유지된다.
신호 Wsw[0]를 하이 레벨로 함으로써 Cellsw[0]에 제 1 컨텍스트에 대응하는 컨피규레이션 데이터가 기록되고, 신호 Wsw[1]를 하이 레벨로 함으로써 Cellsw[1]에 제 2 컨텍스트에 대응하는 컨피규레이션 데이터가 기록된다.
메모리 셀(310)에 저장되는 컨피규레이션 데이터에서, 데이터값 "1"은 LE[0]과 LE[1]을 접속함을 의미하고, 데이터값 "0"은 LE[0]과 LE[1]을 접속하지 않음을 의미한다. LE[0]과 LE[1]의 접속 상태 전환은 신호 Rsw에 의하여 제어된다. 신호 Rsw는 컨텍스트 전환을 위한 제어 신호이기도 하다.
배선(314)에 입력된 신호 Rsw에 의하여 트랜지스터(323)를 온 상태로 한다. 노드 N31의 전위가 하이 레벨이면 트랜지스터(322)는 온 상태이기 때문에 배선(312)과 배선(315)이 접속된다. 한편, 노드 N31의 전위가 로 레벨이면 트랜지스터(322)가 오프 상태이기 때문에 배선(312)과 배선(315)은 접속되지 않는다.
신호 Rsw[0]을 하이 레벨로 하는 것은 제 1 컨텍스트로의 전환에 상당하고, 신호 Rsw[1]을 하이 레벨로 하는 것은 제 2 컨텍스트로의 전환에 상당한다. PLD(100)의 동작 중에 컨텍스트를 전환함으로써 로직 엘리먼트(110)간의 접속 구조를 동적으로 재구성할 수 있다.
<1.5. 로직 엘리먼트>
로직 엘리먼트(110)는 조합 회로, 플립플롭(레지스터), 논리 소자 등을 갖는다. 조합 회로의 예로서는 룩업 테이블 등을 들 수 있다. 도 7의 (A) 내지 (C)에 도시된 블록도를 사용하여 로직 엘리먼트(110)의 구성예를 설명한다.
도 7의 (A)에 도시된 로직 엘리먼트(110)는 룩업 테이블(111)(이하, LUT(111)라고도 함) 및 플립플롭(FF)(112)을 갖는다. LUT(111)는 메모리(120)로부터 출력되는 컨피규레이션 데이터에 의하여 회로 구성이 변경된다. LUT(111)는 입력 단자(115)에 입력된 데이터값에 대하여 한 출력값이 정해진다. 플립플롭(112)은 LUT(111)로부터 출력되는 신호를 유지하고, 클럭 신호 CLK에 동기하여 출력 단자(116, 117)로부터 유지된 데이터를 출력한다.
또한, 도 7의 (B)에 도시된 로직 엘리먼트(110)는 도 7의 (A)의 회로에 회로(113)가 추가된 회로에 상당한다. 회로(113)에는 플립플롭(112)으로부터의 신호가 제 1 입력으로서 입력되고, 초기화용 신호 RST의 반전 신호가 제 2 입력으로서 입력된다.
또한, 도 7의 (C)에 도시된 로직 엘리먼트(110)는 도 7의 (A)의 회로에 멀티플렉서(MUX)(114)가 추가된 회로에 상당한다. 멀티플렉서(114)에는 메모리(120)로부터 컨피규레이션 데이터가 입력되고, LUT(111) 및 플립플롭(112)의 출력 신호가 입력된다. 멀티플렉서(114)는 메모리(120)에 저장되어 있는 컨피규레이션 데이터에 따라 이 2개의 출력 신호 중 어느 한쪽을 출력 단자(116, 117)에 출력한다.
또한, 도 7의 (A) 내지 (C)에서 메모리(120)로부터 플립플롭(112)에 컨피규레이션 데이터를 출력할 수 있는 구성으로 함으로써, 플립플롭(112)의 기능 변경이 가능하도록 하여도 좋다. 구체적으로는, 컨피규레이션 데이터에 의하여 플립플롭(112)을 D형 플립플롭, T형 플립플롭, JK형 플립플롭, 또는 RS형 플립플롭 중 어느 기능을 갖는 회로로 변경할 수 있다.
또한, 본 실시형태에서는 PLD로의 적용예를 기재하였지만 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라서 PLD 이외의 회로나 장치에 적용할 수도 있다. 예를 들어, 표시 장치나 발광 장치용 구동 회로 또는 화소에 적용할 수도 있다. 예를 들어, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 가질 수 있고 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 일례로서는, EL(electroluminescence) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV: Grating Light Valve), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로 미러 디바이스(DMD: Digital Micromirror Device), 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖는 것을 들 수 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등을 들 수 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등을 들 수 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이)등을 들 수 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다.
또한, 본 실시형태에서는 파워 게이팅에 의하여 로직 엘리먼트의 동작 상태(액티브, 비액티브)를 전환하는 기능을 구비한 회로(파워 게이팅 회로)를 갖는 경우의 예에 대하여 기재하였지만 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라서는 파워 게이팅 회로를 갖지 않아도 된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 파워 게이팅 회로의 다른 구성예를 설명한다.
본 실시형태에 따른 파워 게이팅 회로도 또한 실시형태 1과 마찬가지로, 로직 엘리먼트의 동작 상태(액티브, 비액티브)를 전환하는 기능을 갖고, 로직 엘리먼트에 공급하는 전위의 값을 변경할 수 있는 기능을 더 갖는다. 파워 게이팅 회로는 스위칭 레귤레이터, 및 컨피규레이션 데이터를 저장하는 메모리를 갖는다.
스위칭 레귤레이터에는 전원 전위 VDD가 입력되고, 스위칭 레귤레이터는 스위치의 스위칭 동작에 의하여 VDD를 로직 엘리먼트의 동작에 필요한 전위 Vw로 변환하여 출력하는 기능을 갖는다. 메모리에는, 스위칭 레귤레이터로부터의 출력 전위 Vw의 값을 설정하는 복수의 컨피규레이션 데이터가 저장된다. 메모리는 복수의 컨텍스트에 대응하는 컨피규레이션 데이터를 저장할 수 있는 메모리 구조를 갖는다. 컨피규레이션 데이터는 보다 구체적으로는 스위칭 레귤레이터가 갖는 스위치의 도통 상태를 설정하는 데이터이다.
파워 게이팅 회로는 메모리에 저장되어 있는 복수의 컨피규레이션 데이터 중에서 어느 하나의 데이터를 선택하여 스위치에 출력하는 기능을 갖는다. 이 결과 스위칭 레귤레이터의 스위치의 온, 오프 듀티비가 변경되어, 스위칭 레귤레이터의 출력 전위 Vw의 값이 변경된다.
도 8은 PLD의 구성예를 도시한 블록도이다. PLD(101)는 동적 재구성이 가능한 프로세서이다. PLD(101)는 복수의 로직 엘리먼트(110), 복수의 메모리(120), 복수의 스위치 회로(130), 2개의 로직 엘리먼트(110)간을 접속하는 복수의 배선(140), 및 복수의 파워 게이팅 회로(180)를 갖는다.
파워 게이팅 회로(180)는 스위칭 레귤레이터(181) 및 메모리(182)를 갖는다. 스위칭 레귤레이터(181)는 단자(160)로부터 입력되는 전원 전위 VDD를 전위 Vw로 변환하여 출력하는 기능을 갖는다. 스위칭 레귤레이터(181)는 스위치를 갖고, 스위치의 온, 오프 듀티비가 변경됨으로써 전위 Vw의 값이 변경된다.
메모리(182)는 스위칭 레귤레이터(181)가 갖는 스위치의 도통 상태를 설정하는 복수의 컨피규레이션 데이터(각각 하나의 컨텍스트에 대응함)를 저장할 수 있다. 메모리(182)는 복수의 컨텍스트에 대응하는 컨피규레이션 데이터를 저장할 수 있는 메모리 구조를 갖는다. 그러므로, 메모리(182)는 하나의 컨피규레이션 데이터를 저장하는 기능을 각각 갖는 복수의 메모리 셀을 갖고, 예를 들어 메모리 엘리먼트(152)(도 2 참조), 또는 메모리 엘리먼트(121)(도 5 참조)와 같은 회로로 할 수 있다.
메모리(182)를 메모리 엘리먼트(152) 및 메모리 엘리먼트(121)와 같이 비휘발성 메모리로 함으로써 PLD(101) 외부로부터 메모리(182)에 데이터를 로드할 필요가 없어지기 때문에 PLD(101)의 기동 동작을 단축, 또 그에 필요한 소비 전력을 삭감시킬 수 있다.
메모리(182)로부터 출력하는 컨피규레이션 데이터(컨텍스트)를 전환함으로써 스위칭 레귤레이터(181)가 갖는 스위치의 온, 오프를 전환시킬 수 있다. 즉, 이 스위치의 온, 오프 듀티비가 변경되기 때문에 스위칭 레귤레이터(181)에 의하여 로직 엘리먼트(110)로의 전위 공급과 전위 공급 정지를 전환시킬 뿐만 아니라 로직 엘리먼트(110)로의 출력 전위 Vw의 값을 변경할 수 있다. 따라서, 본 실시형태에 의하여 PLD(101)를 포함하는 시스템의 가동 중에도 세립도 전력 공급 제어가 가능한 PLD를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 일례로서 PLD에 대하여 설명한다.
본 실시형태에 따른 PLD도 또한, 파워 게이팅에 의하여 로직 엘리먼트의 동작 상태(액티브, 비액티브)를 전환하는 기능을 갖는다. 또한, 본 실시형태에서는 파워 게이팅을 위한 스위치 및 메모리 엘리먼트를, 복수의 로직 엘리먼트가 제공된 회로 블록 내에 제공한 PLD에 대하여 설명한다. 이하에서는 도 9 내지 도 13을 사용하여 본 실시형태에 대하여 설명한다.
<2.1. PLD의 구성예>
도 9는 PLD의 구성의 일례를 도시한 블록도이고, 도 10은 이 구성예의 레이아웃 도면이다. 또한, 도 10에서 일부의 구성 요소에 부호를 붙였다.
PLD(400)는 복수의 내부 회로를 포함한 3개의 블록(401-403), 단자 군(404), 및 단자 군(405)을 갖는다.
단자 군(404)은 전원 전위(GND, VDD 등)의 입력 단자, 외부 회로로부터의 신호(예를 들어, DATA0, context 등)의 입력 단자, 및 PLD(400)의 내부 회로에서 생성된 신호(예를 들어, nSTATUS, ConfDone 등)의 출력 단자를 갖는다. 단자 군(405)은 사용자용 복수의 입출력 단자를 갖는다. 또한, 도 9에는 PLD(400)에 입력되는 신호와 전위, 및 PLD(400)로부터의 출력 신호의 일부를 도시하였다.
블록(403)은 논리 연산 기능을 갖는 회로 블록이며 IO 어레이(IOA)(431), 메모리 로직 어레이(MLA)(432), 및 스위치 어레이(SWA)(433)를 갖는다.
IO 어레이(IOA)(431)는 단자 군(405)과 내부 회로간에서의 신호 송수신을 제어하는 인터페이스 기능을 갖는다. IO 어레이(431)는 단자 군(405)의 입출력 단자(padio)에 대응하여 제공된 복수의 입출력 회로를 갖는다. 각 입출력 회로는 입출력 단자(padio)에서 입력 신호와 출력 신호가 충돌되지 않도록 신호 전송을 제어하는 기능을 갖는다. 또한, 입출력 회로는 프로그래머블 회로이며 컨피규레이션 데이터를 저장하는 메모리를 갖는다. 입출력 회로의 기능을 변경함으로써 입출력 단자(padio)의 기능이 변경된다.
부호 432로 나타낸 회로 블록은 재구성 가능한 로직 엘리먼트, 및 컨피규레이션 데이터를 저장하는 메모리 엘리먼트가 어레이 형태로 배치된 회로 블록이며 여기서는 메모리 로직 어레이(MLA)(432)라고 부르기로 한다. 메모리 로직 어레이(432)로의 입력 신호(user_res, noffr, noffw)는 로직 엘리먼트의 레지스터(플립플롭)의 제어 신호이다. 메모리 로직 어레이(432)의 출력(recombout)은 IO 어레이(431)의 입력에 접속된다.
부호 433로 나타낸 회로 블록은 메모리 로직 어레이(432)의 2개의 로직 엘리먼트간의 도통을 제어하는 기능을 갖는 회로 블록이며 여기서는 스위치 어레이(SWA)(433)라고 부르기로 한다. 스위치 어레이(433)는 로직 엘리먼트와 IO 어레이(431)의 입출력 회로간의 도통을 제어하는 기능도 갖는다.
스위치 어레이(433)는 어레이 형태로 배치된 복수의 스위치 회로를 갖는다. 상기 복수의 스위치 회로는 로직 엘리먼트를 다른 로직 엘리먼트 또는 IO 어레이(431)의 입출력 회로에 접속하는 기능을 갖는다. 또한, 스위치 회로는 프로그래머블 스위치이며 컨피규레이션 데이터를 저장하는 메모리를 갖는다.
블록(402)은 컨피규레이션의 제어부이며 컨트롤러(421), 구동 회로(422), 및 구동 회로(423)를 갖는다. 바꿔 말하면 블록(402)은 블록(403)에 제공된 컨피규레이션 데이터용 메모리를 제어하는 기능을 갖는 회로 블록이다.
컨트롤러(421)는 블록(402) 전체의 제어부이며 입력 신호(cph1, cph2 등)에 따라 신호를 생성하는 기능을 갖는다. 컨트롤러(421)에 입력되는 신호에는 PLD(400)를 리셋하기 위한 신호(sys_res), 컨피규레이션을 시작하기 위한 제어 신호(nCONFIG), 컨텍스트 전환을 제어하는 신호(context) 등이 있다. 또한, 컨트롤러(421)에서 생성되는 신호에는 구동 회로(422)의 제어 신호(bdCtrl), 구동 회로(423)의 제어 신호(wdCtrl), 컨텍스트 전환의 제어 신호(Rm), 메모리의 출력을 초기값으로 리셋하는 신호(RSTm), 컨피규레이션 시작을 알리는 신호(nSTATUS)와, 그 종료를 알리는 신호(ConfDone) 등이 있다. 신호(nSTATUS, ConfDone)는 단자 군(404)을 통하여 PLD(400) 외부에 출력된다.
구동 회로(422) 및 구동 회로(423)는 메모리의 신호선 구동 회로로서 기능하는 회로이다. 구동 회로(422)는 컨피규레이션 데이터를 출력하는 신호선(비트선)의 구동 회로로서 기능한다. 구동 회로(422)는 입력 신호(DATA0, bdCtrl 등)에 따라 신호(Bm, BBm)를 생성하는 기능을 갖는다. DATA0은 컨피규레이션 데이터에 대응하는 신호이다.
구동 회로(423)는 기록용 제어 신호선(워드선)의 구동 회로로서 기능한다. 구동 회로(423)는 입력 신호(wdCtrl 등)에 따라 신호(Wm)를 생성하는 기능을 갖는다.
블록(402)에서 생성된 제어 신호(Bm, BBm, Wm, Rm, 및 RSTm)는 블록(403)의 메모리에 입력된다.
블록(401)은 클럭 신호의 생성부이다. 클럭 발진 회로(411)는 신호(DCLK, nSTATUS 등)에 따라 컨트롤러(421)용 2위상 클럭 신호(cph1, cph2)를 생성하는 기능을 갖는다. 신호 DCLK는 컨피규레이션용 클럭 신호이다. 클럭 발진 회로(412)는 PLD(400)를 포함하는 시스템의 클럭 신호 sys_clk 등에 따라 2위상 클럭 신호(ph1, ph2)를 생성하는 기능을 갖는다.
<2.2. 로직 엘리먼트간의 접속 구조>
도 11은 메모리 로직 어레이(432) 및 스위치 어레이(433)의 구성예의 일례를 도시한 블록도이며 도 10의 레이아웃 도면에 대응한다.
메모리 로직 어레이(MLA)(432)는 복수의 기본 엘리먼트(10)가 어레이 형태로 배치된 구조를 갖는다. 도 11의 예에서, 하나의 메모리 로직 어레이(432)에는 10개의 기본 엘리먼트(10)가 1열로 배치되어 있다. 기본 엘리먼트(10)는 하나의 로직 엘리먼트(LE)(11), 및 이 로직 엘리먼트용 컨피규레이션 데이터를 저장하는 메모리를 구비한다. 이하, 기본 엘리먼트(10)를 ML 엘리먼트(MLE)(10)라고 부르기로 한다.
스위치 어레이(433)는 어레이 형태로 배치된 복수의 스위치 회로(30)를 갖는 회로 블록이다. 도 11에서 부호 SWa를 붙인 회로는 2개의 로직 엘리먼트(LE)(11)간의 도통을 제어하는 스위치 회로(30)이고, 부호 SWb를 붙인 회로는 로직 엘리먼트(LE)(11)의 입력 단자와 IO 어레이(431)의 입출력 회로간의 도통을 제어하는 스위치 회로(30)이고, 부호 SWc를 붙인 회로는 로직 엘리먼트(LE)(11)의 출력 단자와 IO 어레이(431)의 입출력 회로간의 도통을 제어하는 스위치 회로(30)이다.
또한, 각 스위치 회로(30)는 프로그래머블 스위치이며 스위치 회로(130)(도 6 참조)와 마찬가지로 구성할 수 있다. 또한, 스위치 회로(30)의 컨피규레이션 데이터를 저장하는 메모리 엘리먼트는 회로(431-433)에 의하여 제어된다.
또한, 도 11의 예에서는 하나의 메모리 로직 어레이(432)에서 5단의 로직 엘리먼트(LE)(11) 내의 룩업 테이블(LUT)에 의하여 캐리 체인(carry chain)이 구성되고 10단의 로직 엘리먼트(LE)(11) 내의 레지스터(플립플롭)에 의하여 레지스터 체인이 구성되어 있다.
<2.3. ML 엘리먼트(MLE)>
도 12를 사용하여 ML 엘리먼트(MLE)(10)의 구성의 일례를 설명한다. 도 12는 ML 엘리먼트(10)의 구성의 일례를 도시한 블록도이다. ML 엘리먼트(10)는 하나의 로직 엘리먼트(LE)(11), 로직 엘리먼트(11)의 컨피규레이션 데이터를 저장하는 메모리(12), 및 래치 회로(14)(keep)를 갖는다.
로직 엘리먼트(11)는 4입력 1출력의 논리 회로이다. dataA-dataD는 입력 신호이며 단자 군(405)을 통하여 사용자에 의한 지정에 기초하여 입력되는 신호이다. 래치 회로(14)는 dataA-dataD가 입력되는 배선(13)에 접속되어 있다. 래치 회로(14)는 도 2의 리셋 회로(240)와 마찬가지로 인버터 및 p채널형 트랜지스터로 구성된 회로이며 배선(13)의 전압 강하를 억제하는 기능을 갖는다.
메모리(12)는 메모리(120)(도 5 참조)와 마찬가지로 구성될 수 있으며 어레이 형태로 배치된 복수의 메모리 엘리먼트(ME)(20)를 갖는다. 도 12의 예에서는 32개의 메모리 엘리먼트(20)가 4행 8열의 어레이 형태로 배치되어 있다. 또한, 로직 엘리먼트(11)는 메모리 엘리먼트(20)의 어레이(메모리(12)) 내의 5열째와 6열째 사이에 배치되어 있다.
메모리 엘리먼트(20)는 복수의 컨피규레이션 데이터를 저장할 수 있는 메모리 구조로 한다. 이와 같은 메모리 구조를 채용함으로써 로직 엘리먼트(11)를 동적으로 재구성할 수 있다. 메모리 엘리먼트(20)로서는 메모리(120)의 메모리 엘리먼트(121)(도 5 참조)와 같은 회로를 사용할 수 있다.
또한, ML 엘리먼트(10)는 로직 엘리먼트(11)로의 전력 공급을 제어하는 파워 게이팅 기능을 갖는다. 여기서는 ML 엘리먼트(10)에 프로그래머블 스위치 회로(15)를 제공한다. 스위치 회로(15)에 의하여 로직 엘리먼트(11)와 VDD의 입력 단자간의 도통 상태를 전환할 수 있기 때문에 로직 엘리먼트(11)마다 전력의 공급과 비공급을 전환할 수 있다.
스위치 회로(15)는 스위치 회로(151)와 마찬가지로 구성될 수 있고 예를 들어, p채널형 트랜지스터를 사용할 수 있다. 또한, 스위치 회로(15)의 도통 상태(온, 오프)를 설정하는 컨피규레이션 데이터를 저장하는 메모리로서 메모리(12)의 한 메모리 엘리먼트(20)가 사용된다. 이로써, 파워 게이팅용 컨피규레이션 데이터를 저장하는 메모리를 별도로 제공할 필요가 없으므로 PLD(400)의 집적도 향상과 비용 삭감을 도모할 수 있다.
또한, 도 12에서는 파워 게이팅용 스위치 회로(15)가 로직 엘리먼트(11)의 구성 요소의 하나로서 이 회로 블록 내에 제공되어 있지만 스위치 회로(15)를 로직 엘리먼트(11)의 구성 요소와는 별도로 로직 엘리먼트(11) 외부에 제공할 수도 있다.
<2.4. IO 어레이의 입출력 회로>
도 13을 사용하여 IO 어레이(431)의 입출력 회로(IO)(50)의 구체적인 구성에 대하여 설명한다. 도 13은 입출력 회로(50)의 구성의 일례를 도시한 회로도이다.
입출력 회로(50)는 프로그래머블 회로이며 출력 회로(51), 메모리(52), 배타적 OR 회로(53), 배타적 OR 회로(54), 인버터(55), 버퍼(56), 및 래치 회로(57)를 갖는다. 또한, 배선(61) 및 배선(62) 각각에 래치 회로(57)(keep)가 접속되어 있다. 래치 회로(57)는 파워 게이팅 회로(150)의 래치 회로(230)와 마찬가지로 구성되며 인버터와 p채널형 트랜지스터를 갖는다. 래치 회로(57)를 제공함으로써 배선(61) 및 배선(62)의 전압 강하를 억제할 수 있다.
출력 회로(51)는 입력 단자 A, 출력 단자 Y, 및 제어 신호가 입력되는 단자 EN 및 단자 OD를 갖는다. 단자 EN에는 단자 Y를 하이 임피던스 상태로 할지 여부를 제어하는 제어 신호(인에이블 신호)가 입력된다. 단자 OD에는 출력 회로(51)를 오픈 드레인 출력 회로로서 기능시킬지 여부를 제어하는 제어 신호가 입력된다. 이 제어 신호들에 의하여 출력 회로(51)의 회로 구성은 오픈 드레인 출력 회로 또는 쓰리 스테이트 출력 회로로 전환된다.
단자 OD에 데이터값 "1"이 입력되고 있는 동안 출력 회로(51)는 단자 A 및 단자 EN의 입력 신호에 따라 단자 Y의 전위를 하이 레벨, 로 레벨, 및 하이 임피던스 상태 중 어느 것으로 설정한다. 한편, 단자 OD에 데이터값 "0"이 입력되고 있는 동안 출력 회로(51)는 오픈 드레인 출력 회로로서 기능하여 단자 Y의 전위를 로 레벨 또는 하이 임피던스 상태로 한다. 단자 A의 전위가 로 레벨이고 단자 EN의 전위가 하이 레벨일 때 단자 Y의 전위는 로 레벨이 되고 그 외의 기간에는 하이 임피던스 상태가 된다.
출력 회로(51)는 메모리(52)로부터 출력된 컨피규레이션 데이터에 의하여 재구성된다. 메모리(52)는 메모리(12)와 마찬가지로 구성되어 복수의 메모리 엘리먼트(ME)(21)를 갖는다. 여기서는 어레이 형태(4행 1열)로 배치된 4개의 메모리 엘리먼트(21)를 갖는다. 메모리 엘리먼트(21)도 또한 메모리(12)의 메모리 엘리먼트(20)와 마찬가지로 메모리 엘리먼트(121)(도 5 참조)와 같은 회로로 구성될 수 있다.
신호(datain) 및 ME[0]로부터 출력된 컨피규레이션 데이터는 배타적 OR 회로(53)에 입력된다. 신호(oe) 및 ME[1]로부터 출력된 컨피규레이션 데이터는 배타적 OR 회로(54)에 입력된다. 배타적 OR 회로(53) 및 배타적 OR 회로(54)는 각각 ME[0], ME[1]로부터 출력된 컨피규레이션 데이터가 "1"인 경우에 신호(datain, oe)를 반전시킨다. ME[3]로부터 출력되는 컨피규레이션 데이터는 인버터(55)에 의하여 반전되어 출력 회로(51)에 입력된다. 또한, 3행째 ME[2]는 미사용 메모리 엘리먼트이다.
상술한 바와 같이 본 실시형태에 따라, 파워 게이팅에 의하여 로직 엘리먼트마다 동작 상태(액티브, 비액티브)를 전환하는 기능을 갖는 PLD를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
상술한 바와 같이 반도체 장치의 메모리를 비휘발성 메모리로 하는 수단 중 하나로서, 전위 유지부와 데이터 입력용 배선간의 스위치를 산화물 반도체를 사용하여 제작된 트랜지스터로 구성하는 수단을 들 수 있다. 그래서 본 실시형태에서는 산화물 반도체를 사용하여 형성된 트랜지스터를 구비한 반도체 장치와 그 제작 방법 등에 대하여 설명한다.
<3.1. PLD의 구성예>
도 14는 PLD의 구성의 일례를 도시한 단면도이다. 도 14의 단면도는 PLD의 특정 개소를 절단한 단면도가 아니라 PLD의 적층 구조를 설명하기 위한 도면이다. 도 14는 단결정 실리콘 웨이퍼(600)(이하, 웨이퍼(600)라고 기재함)를 사용하여 형성된 트랜지스터(601), 산화물 반도체를 사용하여 형성된 트랜지스터(602), 및 용량 소자(603)만을 도시한 것이다. PLD에서 메모리의 전위 유지부와 데이터 입력용 배선간을 접속하는 트랜지스터를 제외한 부분은 단결정 실리콘 웨이퍼를 사용하여 형성된 트랜지스터를 포함한다. 트랜지스터(601)는 그 대표적인 예로서 도시되어 있다.
여기서 트랜지스터(601), 트랜지스터(602), 및 용량 소자(603)는 메모리 셀에 형성된 소자이고 예를 들어, 트랜지스터(601), 트랜지스터(602), 및 용량 소자(603)는 각각 도 5에 도시된 메모리 셀(260)의 트랜지스터(262), 트랜지스터(261), 및 용량 소자(266)에 대응한다.
웨이퍼(600)에는 웰(604)(well: 우물), STI(605)(Shallow Trench Isolation)가 형성되어 있다. 웰(604)은 붕소, 인, 비소 등 도전성을 부여하는 불순물을 첨가하여 형성된 영역이다. STI(605)는 소자 분리를 위한 영역이다. STI(605)를 사용함으로써 LOCOS에 의한 소자 분리법으로 발생된 소자 분리부의 버즈 비크(bird's beak)를 억제할 수 있고 소자 분리부의 축소 등이 가능하게 된다. 한편, 구조의 미세화나 소형화가 요구되지 않는 반도체 장치의 경우에는 STI(605)를 반드시 형성할 필요는 없고 LOCOS 등의 소자 분리 수단을 사용할 수도 있다.
트랜지스터(601)는 웰(604) 내에 제공된 채널 형성 영역, 불순물 영역(606), 절연층(607), 및 도전층(608)을 갖는다. 트랜지스터(601)의 게이트 절연층은 절연층(607)으로 구성된다. 또한, 트랜지스터(601)의 게이트 전극은 도전층(608)으로 구성되고, 도전층(608)은 2층 구조의 도전막이다. 도전층(608)의 하층은 가공 정밀도가 높은 도전층이고 상층은 저저항화용 도전층이다. 예를 들어, 도전성을 부여하는 인 등 불순물을 첨가한 결정성 실리콘으로 하층을 형성하고, 니켈실리사이드로 상층을 형성할 수 있다. 또한, 도전층(608)의 측벽에는 절연막을 개재(介在)하여 사이드 월로서 기능하는 절연층(609)이 형성된다. 이 절연막이나 절연층(609)을 사용하여 LDD 영역이나 익스텐션 영역(extention region)을 자기 정합적으로 형성할 수 있다.
트랜지스터(601)는 핀형(fin-type) 구조의 트랜지스터로 하여도 좋다. 핀형 구조란, 반도체 기판의 일부를 판 형태 돌기 형상으로 가공하고, 돌기 형상의 길이가 긴 쪽의 방향(longitudinal direction)과 교차되도록 게이트 전극층을 제공한 구조이다. 게이트 전극층은 게이트 절연막을 개재하여 돌기 구조의 상면 및 측면을 덮는다. 트랜지스터(601)를 핀형 구조의 트랜지스터로 함으로써 채널 폭을 축소하여 트랜지스터의 집적화를 도모할 수 있다.
트랜지스터(601)는 실리콘 외에 게르마늄, 실리콘 게르마늄, 단결정 탄소화 실리콘 등으로 이루어진 반도체 웨이퍼를 사용하여 형성할 수도 있다. 또한, 벌크 구조의 반도체 웨이퍼 외에 SOI 구조의 반도체 웨이퍼를 사용할 수 있다.
또한, 트랜지스터(601)를 절연성 기판(유리, 석영 등으로 이루어진 기판) 위에 형성된 결정성 반도체막(실리콘막 등)으로 형성할 수도 있다.
트랜지스터(601)는 절연층(610)으로 덮여 있다. 절연층(610)은 보호막으로서 기능할 수 있고 외부로부터 채널 형성 영역으로 불순물이 혼입되는 것을 방지할 수 있다. 또한, 질화 실리콘 등의 재료를 사용하여 PE-CVD법으로 절연층(610)을 형성하고 채널 형성 영역에 단결정 실리콘을 사용한 경우에는 가열 처리에 의하여 수소화가 가능하다. 또한, 절연층(610)으로서 인장 응력 또는 압축 응력을 갖는 절연막을 사용하는 경우 채널 형성 영역을 구성하는 반도체 재료의 변형을 야기시킬 수 있게 된다. n채널형 트랜지스터의 경우에는 채널 형성 영역에 사용되는 실리콘 재료에 인장 응력을 부가하고 p채널형 트랜지스터의 경우에는 채널 형성 영역에 사용되는 실리콘 재료에 압축 응력을 부가함으로써 각 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
절연층(610)을 덮도록 복수의 절연층(611-618)이 형성되어 있다. 각 절연층의 표면은 CMP에 의하여 평탄화되어 있다.
절연층(611-618)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), 탄소를 첨가한 산화 실리콘(SiOC), 불소를 첨가한 산화 실리콘(SiOF), Si(OC2H5)4를 원료로 한 산화 실리콘인 TEOS(tetraethyl orthosilicate), HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), OSG(organosilicate glass), 유기 폴리머계 재료 등에 의하여 형성할 수 있다. 특히 반도체 장치를 미세화할 때 배선간의 기생 용량이 현저하게 되어 신호 지연이 증대되기 때문에, 비유전율이 낮은 재료로 절연층(611-617)을 형성하는 것이 바람직하고 산화 실리콘의 비유전율(k=4.0 내지 4.5)보다 낮은 k가 3.0 이하인 재료를 사용하는 것이 바람직하다.
또한, 도 14에서 절연층(611-614, 616, 617)의 상면에 각각 단층 구조 또는 적층 구조의 절연층이 제공되어 있다. 이 절연층들은 구리 등의 배선 재료가 확산되는 것을 방지하기 위한 배리어층, 또는 절연층(611-614) 위에 형성된 도전막을 연마할 때의 보호층 등으로서 기능한다.
또한, 가장 위의 절연층(618)은 외부로부터 수분이나 오염물이 반도체 장치에 혼입되는 것을 방지하는 보호막으로서 기능한다. 절연층(618)은 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등의 재료를 사용하여 형성할 수 있고, 단층 구조이어도 좋고 적층 구조이어도 좋다.
절연층(610, 611) 내에는 콘택트 플러그(621-623)가 형성되고, 절연층(613) 내에는 콘택트 플러그(624)가 형성되고, 절연층(615) 내에는 콘택트 플러그(625)가 형성되어 있다. 또한, 절연층(612) 내에는 배선층(631-633)이 형성되고, 절연층(614) 내에는 배선층(634, 635)이 형성되고, 절연층(617) 내에는 배선층(636)이 형성되어 있다.
콘택트 플러그(621-626)는 절연층(610-617)에 종횡비(aspect ratio)가 높은 개구(via hole)를 형성하고 텅스텐, 인 등을 도핑한 도전성 폴리실리콘 등의 도전 재료를 이 개구에 매몰시킴으로써 형성된다.
배선층(631-636)에는 예를 들어, 구리, 알루미늄 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 또한 PE-CVD법으로 형성된 그래핀을 도전성 재료로서 사용하여 배선층을 형성할 수도 있다. 그래핀이란, sp2 결합을 갖는 1원자층의 탄소 분자의 시트, 또는 2층 내지 100층의 탄소 분자 시트로 이루어진 적층을 말한다. 이와 같은 그래핀을 제작하는 방법으로서 금속 촉매 위에 그래핀을 형성하는 열 CVD법이나, 촉매를 사용하지 않고 자외광을 조사하여 국소적으로 플라즈마를 발생시킴으로써 메탄으로부터 그래핀을 형성하는 PE-CVD법 등이 있다.
이와 같은 저저항 도전성 재료를 사용함으로써 배선층을 통하여 전파되는 신호의 RC 지연을 저감시킬 수 있다. 배선층에 구리를 사용하는 경우에는 구리가 채널 형성 영역으로 확산되는 것을 방지하기 위하여 배리어막을 형성한다. 배리어막으로서는, 예를 들어 질화 탄탈막, 질화 탄탈막과 탄탈막로 이루어진 적층막, 질화 티타늄막, 질화 티타늄막과 티타늄막으로 이루어진 적층막 등을 사용할 수 있으나 배선 재료의 확산 방지 기능, 및 배선 재료나 하지막 등과의 밀착성이 확보된다면 이 재료로 이루어진 막에 한정되지 않는다. 배리어막은 배선층과 별도로 형성하여도 좋고, 배리어막의 재료를 배선 재료에 포함시키고 가열 처리에 의하여 절연막에 제공된 개구의 내벽에 석출시킴으로써 형성하여도 좋다.
절연층(615) 위에 산화물 반도체막을 사용한 트랜지스터(602) 및 용량 소자(603)가 형성된다. 트랜지스터(602), 용량 소자(603)는 콘택트 플러그(624), 콘택트 플러그(625), 배선층(633), 및 배선층(634)에 의하여 트랜지스터(601)에 접속되어 있다.
트랜지스터(602)는 층(640), 도전층(651-653), 및 절연층(662)을 갖는다. 층(640)은 단층 구조이어도 좋고 복수의 막이 적층된 다층 구조이어도 좋으며 트랜지스터(602)의 채널 형성 영역을 구성하는 산화물 반도체막을 적어도 1층 포함한다.
또한, 트랜지스터(602)는 백 게이트 전극으로서 기능하는 배선층(635)을 갖는다. 배선층(635)은 트랜지스터(602)의 문턱 전압을 제어하기 위한 전위 공급선으로서 기능한다. 배선층(635)은 필요에 따라 제공된다.
트랜지스터(602)의 게이트 전극은 도전층(653)으로 구성된다. 도전층(653)은 콘택트 플러그(626)에 의하여 배선층(636)에 접속되어 있다. 메모리 엘리먼트의 기록용 제어 신호(Wm)가 입력되는 배선은 배선층(636)으로 구성된다.
용량 소자(603)는 도전층(652, 654) 및 절연층(661)을 갖는다. 용량 소자(603)의 단자는 도전층(652, 654)으로 구성되고 유전체는 절연층(661)으로 구성된다.
또한, 전위 유지부로서 기능하는 노드는 도전층(652)으로 구성된다.
<3.2. 트랜지스터 및 용량 소자의 제작 방법>
이하에서는 트랜지스터(602) 및 용량 소자(603)의 제작 방법의 일례를 설명한다.
절연층(615) 위에 산화물 반도체막을 형성하고 이 산화물 반도체막을 에칭함으로써 층(640)을 형성한다. 산화물 반도체막의 형성 방법으로서는 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 및 PLD(Pulse Laser Deposition)법 등이 있다.
층(640)을 구성하는 산화물로서는 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물 등을 들 수 있다.
또한 In-Ga-Zn 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물을 말하며 In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다. 이는 다른 산화물의 경우도 마찬가지이다.
또한, 산화물 반도체막으로서 InMO3(ZnO)m으로 표기되는 산화물로 이루어진 막을 형성할 수도 있다. M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n으로 표기되는 재료를 사용할 수 있다.
산화물 반도체막은 적어도 인듐(In) 및 아연(Zn) 중 하나를 포함한 산화물막인 것이 바람직하다. 또한, 상기 산화물 반도체막을 사용한 트랜지스터(602)의 전기 특성의 편차를 줄이기 위하여 이 산화물에 스테빌라이저로서 기능하는 원소를 포함시켜도 좋다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 스테빌라이저로서는 이들 외에 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
또한, 스퍼터링법으로 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 막 형성 시에 발생하는 먼지를 저감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 DC 스퍼터링법을 사용하는 것이 바람직하다.
이하에서는 산화물 반도체막의 구조에 대하여 설명한다. 또한, 결정 구조를 설명함에 있어서 '평행'이란, 두 개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 '평행'의 범주에 포함된다. 또한, '수직'이란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 '수직'의 범주에 포함된다.
산화물 반도체막은 단결정 산화물 반도체막 또는 비단결정 산화물 반도체막으로 하면 좋다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중에서 2종류 이상을 갖는 적층막이어도 좋다.
비정질 산화물 반도체막은 막 내의 원자 배열이 무질서하고 결정 성분을 갖지 않는 산화물 반도체막이다. 막 전체가 완전한 비정질이고 미소 영역에서도 결정부를 갖지 않는 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들어, 크기가 1nm 이상 10nm 미만인 미결정(나노 결정이라고도 함)을 포함한다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 질서성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮은 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막 중 하나이며, 대부분의 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮은 특징을 갖는다. 이하에서는, CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰한 경우 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 그러므로, CAAC-OS막에서는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료 면에 실질적으로 평행한 방향으로부터 TEM으로 관찰(단면 TEM 관찰)하면 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막 상면의 요철이 반영된 형상을 갖고 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료 면에 실질적으로 수직인 방향으로부터 TEM으로 관찰(평면 TEM 관찰)하면 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들간에서 금속 원자의 배열에 규칙성은 없다.
단면 TEM 관찰과 평면 TEM 관찰로부터 CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.
CAAC-OS막을 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석하면 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석한 경우에 회절각(2θ) 31° 근방에서 피크가 나타날 수 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에 CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ=56° 근방에서 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정시키고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면 (110)면과 등가인 결정 면에 귀속되는 피크가 6개 관찰된다. 이에 반하여, CAAC-OS막의 경우, 2θ를 56° 근방에 고정시키고 φ 스캔하여도 명확한 피크가 나타나지 않는다.
상술한 것으로부터 CAAC-OS막에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에는 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 상면 근방으로부터 결정을 성장시킴으로써 CAAC-OS막의 결정부가 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는 불순물이 첨가된 영역의 결정화도가 변화되어 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석한 경우 2θ=31° 근방에서 나타나는 피크 외에 2θ=36° 근방에서도 피크가 나타날 수 있다. 2θ=36° 근방에서 나타나는 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되어 있음을 가리킨다. CAAC-OS막은 2θ=31° 근방에서 피크가 나타나고 2θ=36° 근방에서 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성할 수 있다. 상기 스퍼터링용 타깃에 이온이 충돌되면 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판상 또는 펠릿상의 스퍼터 입자로서 박리될 수 있다. 이 경우 상기 평판상 또는 펠릿상의 스퍼터 입자가 결정 상태를 유지한 채 기판에 도달됨으로써 CAAC-OS막이 형성될 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하와 같은 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)을 저감시키면 좋다. 또한, 성막 가스 내의 불순물을 저감시키면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높게 함으로써 기판 도달 후에 스퍼터 입자의 마이그레이션(migration)이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 형성한다. 성막 시의 기판 가열 온도를 높게 함으로써, 평판상 또는 펠릿상의 스퍼터 입자가 기판에 도달할 때 기판 위에서 마이그레이션이 일어나 스퍼터 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감시키는 것이 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
스퍼터링용 타깃의 일례로서 In-Ga-Zn-O 화합물 타깃에 대하여 이하에 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써 다결정인 In-Ga-Zn-O 화합물 타깃을 제작한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 분말의 종류와 그 혼합하는 mol수비는 제작하고자 하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 여기서는 층(640)으로서 단층 구조의 산화물 반도체막을 형성하였지만 다층 구조의 막을 형성할 수도 있다. 예를 들어, 3층 구조로 하는 경우에는 상기 산화물 반도체막을 끼우도록 1층째 산화물막과 3층째 산화물막을 형성하면 좋다. 또한, 2층 구조로 하는 경우에는 산화물 반도체막의 하층 또는 상층에 산화물막을 형성하면 좋다.
다층 구조의 층(640)에서 주로 산화물 반도체막에 채널이 형성되는 것이 바람직하다. 그러므로, 산화물막의 전도대 하단의 에너지는 산화물 반도체막의 그것보다 진공 준위에 가까운 것이 바람직하다. 예를 들어, 산화물막으로서 전도대 하단의 에너지가 산화물 반도체막의 그것보다 0.05eV 이상 2eV 이하만큼 진공 준위에 가까운 막을 사용할 수 있다.
또한, 산화물막에는 산화물 반도체막과 같은 원소를 주성분으로 하는 산화물을 사용할 수 있다. 예를 들어, 산화물 반도체막 및 산화물막으로서 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)막을 사용하는 경우 산화물막은 산화물 반도체막보다 M에 대한 In의 원자수비가 작고 In에 대한 M의 원자수비가 큰 막이 바람직하다. 이와 같은 조성의 산화물막을 형성함으로써 산화물 반도체막으로부터 인듐이 확산되는 것을 방지할 수 있다.
층(640)을 형성한 후, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 가열 온도를 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 하고, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함한 분위기, 또는 감압 분위기에서 수행하면 좋다. 또한, 제 1 가열 처리로서, 불활성 가스 분위기에서 가열 처리를 수행한 후에 탈리된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함한 분위기에서 가열 처리를 수행하여도 좋다. 제 1 가열 처리에 의하여 층(640)의 산화물 반도체막의 결정성을 높이고 층(640)에서 수소나 물 등 불순물을 제거할 수 있다.
전자 공여체(도너)가 되는 수분 또는 수소 등 불순물이 저감되고 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified OS)는 i형(진성 반도체)이거나 또는 i형에 한없이 가깝다. 그래서, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 매우 작고 신뢰성이 높다. 따라서, 트랜지스터(602)의 제작 과정에서 제 1 가열 처리와 같은 층(640)의 산화물 반도체막을 고순도화시키기 위한 처리를 수행하는 것이 바람직하다. 또한, 제 1 가열 처리는 층(640)을 형성하기 위한 에칭 전에 수행하여도 좋다.
다음에, 층(640) 위에 1층 또는 2층 이상의 도전막을 형성하고 에칭에 의하여 도전층(651, 652)을 형성한다. 도전막으로서는 Al, Cr, Cu, Ta, Ti, Mo, W 또는 이들 중 어느 것을 주성분으로 하는 도전막을 사용할 수 있다. 예를 들어, 스퍼터링법 등으로 100nm의 질화 티타늄막을 형성한다.
다음에, 제 2 가열 처리를 수행하는 것이 바람직하다. 제 2 가열 처리는 제 1 가열 처리와 마찬가지로 수행할 수 있다. 제 2 가열 처리에 의하여 층(640)에서 수소나 물 등 불순물을 제거할 수 있다.
도전층(651, 652)을 덮도록 절연층(661)을 형성한다. 절연층(661)은 단층 구조 또는 2층 이상으로 이루어진 적층 구조의 절연막이다. 절연층(661)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈 등을 포함한 절연막을 사용할 수 있다.
절연층(661)으로서 예를 들어, 1층째를 질화 실리콘막, 2층째를 산화 실리콘막으로 형성하여도 좋다. 이 때 1층째를 산화 질화 실리콘막으로 형성하여도 좋다. 또한, 2층째를 질화 산화 실리콘막으로 하여도 좋다. 산화 질화물이란, 질소보다 산소의 함유량이 높은 재료를 말하고 질화 산화물이란, 산소보다 질소의 함유량이 높은 재료를 말한다. 산화 실리콘막으로서 결함 밀도가 작은 막을 사용하는 것이 바람직하다. 구체적으로는 전자 스핀 공명에 의한 측정에서 g값이 2.001인 신호에서 유래하는 스핀의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막을 사용한다. 또한, 산화 실리콘막은 과잉 산소를 갖는 것이 바람직하다. 또한, 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 막인 것이 바람직하다. 수소, 암모니아의 방출량은 TDS 분석에 의하여 측정하면 좋다.
절연층(661)을 형성한 후에 절연층(661)에 산소를 주입하는 공정을 수행하는 것이 바람직하다. 산소의 주입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 또한, 산소의 주입 공정은 절연층(661)을 형성한 후이면 횟수는 특히 한정되지 않으며 도전층(653)의 형성 후에 수행하여도 좋고 절연층(662)의 형성 후에 수행하여도 좋다.
이 산소 주입 공정도 산화물 반도체막의 고순도화를 위한 처리 중 하나이며 절연층(661) 및 절연층(662) 중 적어도 한쪽을 과잉 산소를 포함한 절연막으로 하기 위한 처리이다. 이와 같이 산소 과잉의 절연막을 형성함으로써 층(640)의 산화물 반도체막의 산소 결손을 저감시킬 수 있다.
다음에, 1층 또는 2층 이상의 도전막을 형성하고 이 도전막을 에칭함으로써 도전층(653), 도전층(654)을 형성한다. 이 도전막으로서는 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈, 또는 텅스텐을 포함한 도전막을 사용하면 좋다.
다음에, 1층 또는 2층 이상의 절연막으로 이루어진 절연층(662)을 형성한다. 예를 들어, 절연층(662)을 구성하는 절연막으로서는 질화 실리콘막, 질화 산화 실리콘막을 사용하면 좋다. 또한, 절연층(662)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성할 수 있다. 특히 스퍼터링법으로 형성된 질화 실리콘막은 막 내의 물, 수소의 함유량이 적기 때문에 절연층(662)으로서 사용하기에 바람직하다.
절연층(662)을 형성한 후에 제 3 가열 처리를 수행하는 것이 바람직하다. 제 3 가열 처리는 제 1 가열 처리와 마찬가지로 수행할 수 있다. 제 3 가열 처리에 의하여 절연층(661), 절연층(662)을 산소가 방출되기 쉬운 상태로 할 수 있고 층(640)의 산소 결손을 저감시킬 수 있다. 또한, 절연층(662)을 형성한 후에 산소의 주입 공정을 수행하는 경우에는 제 3 가열 처리 전에 수행한다.
상술한 공정에 의하여 트랜지스터(602) 및 용량 소자(603)를 제작할 수 있다.
본 실시형태에 따른 도전층(608), 콘택트 플러그(621-626), 배선층(631-636), 도전층(651-654)은 스퍼터링법으로 형성할 수 있지만 다른 방법, 예를 들어 열CVD법으로 형성하여도 좋다. 열CVD법으로서 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
상술한 실시형태에 따른 프로그래머블 반도체 장치는 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC의 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야에 사용되는 프로세서에 적용될 수 있다.
이와 같은 전자 기기의 예로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체의 화상 데이터를 판독하고 그 화상을 표시하는 디스플레이를 갖는 장치)를 들 수 있다. 그 외에 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 15에 도시하였다.
도 15의 (A)는 휴대형 게임기의 구성예를 도시한 외관도이다. 휴대형 게임기는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(5008)(stylus) 등을 갖는다.
도 15의 (B)에 도시된 휴대 정보 단말은 하우징(5021), 하우징(5022), 표시부(5023), 표시부(5024), 접속부(5025), 및 조작 키(5026) 등을 갖는다. 표시부(5023)는 하우징(5021)에 제공되고, 표시부(5024)는 하우징(5022)에 제공되어 있다. 그리고, 하우징(5021)과 하우징(5022)은 접속부(5025)에 의하여 접속되어 있고 하우징(5021)과 하우징(5022) 사이의 각도는 접속부(5025)로 조절이 가능하다. 표시부(5023)의 영상을 접속부(5025)에서의 하우징(5021)과 하우징(5022) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 표시부(5023) 및 표시부(5024) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 15의 (C)는 노트북형 퍼스널 컴퓨터의 구성예를 도시한 외관도이다. 퍼스널 컴퓨터는 하우징(5041), 표시부(5042), 키보드(5043), 및 포인팅 디바이스(5044) 등을 갖는다.
도 15의 (D)는 전기 냉동 냉장고의 구성예를 도시한 외관도이다. 전기 냉동 냉장고는 하우징(5061), 냉장실용 도어(5062), 및 냉동실용 도어(5063) 등을 갖는다.
도 15의 (E)는 비디오 카메라의 구성예를 도시한 외관도이다. 비디오 카메라는 하우징(5081), 하우징(5082), 표시부(5083), 조작 키(5084), 렌즈(5085), 및 접속부(5086) 등을 갖는다. 조작 키(5084) 및 렌즈(5085)는 하우징(5081)에 제공되고, 표시부(5083)는 하우징(5082)에 제공되어 있다. 그리고, 하우징(5081)과 하우징(5082)은 접속부(5086)에 의하여 접속되어 있고 접속부(5086)로 하우징(5081)과 하우징(5082) 사이의 각도를 조절할 수 있는 구조이다. 하우징(5081)에 대한 하우징(5082)의 각도에 따라 표시부(5083)에 표시되는 화상의 방향 변경이나 화상의 표시, 비표시의 전환을 할 수 있다.
도 15의 (F)는 자동차의 구성예를 도시한 외관도이다. 자동차는 차체(5101), 차륜(5102), 계기판(5103), 및 라이트(5104) 등을 갖는다.
프린터, 펙시밀리, 프린터 복합기, 이미지 스캐너, 디지털 카메라 등 화상 데이터를 취급하는 전자 기기의 화상 처리부(화상 처리 회로)에 실시형태 1 내지 4에 기재된 PLD를 제공할 수 있다. 이하에서는 이와 같은 전자 기기에 대하여 프린터를 예로 들어 설명한다. 도 16은 프린터의 구성의 일례를 설명하는 블록도이다.
프린터(700)는 입출력 인터페이스(701)(I/O 인터페이스(701)), 프린터 컨트롤러(702), 및 프린터 엔진(703) 등을 갖는다.
외부의 전자 기기와 프린터(700)는 입출력 인터페이스(701)(I/O 인터페이스(701))를 통하여 쌍방향 통신이 가능하다. 프린터(700)와 외부 기기의 통신은 유선 통신이어도 좋고 무선 통신이어도 좋다.
프린터 엔진(703)은 실제로 인쇄를 수행하는 기계 유닛이다. 예를 들어, 프린터(700)가 레이저 프린터인 경우 프린터 엔진(703)은 용지 반송 기구, 감광 드럼, 토너 카트리지 등을 포함한다.
호스트 컴퓨터(예를 들어, 퍼스널 컴퓨터(PC))로부터 송신된 인쇄 데이터는 입출력 인터페이스(701)에서 수신되고 프린터 컨트롤러(702)로 송신된다. 프린터 컨트롤러(702)는 수신된 인쇄 데이터를 화상 데이터로 변환하고 프린터 엔진(703)으로 송신한다. 프린터 엔진(703)에서는 수신된 화상 데이터를 종이에 인쇄한다.
프린터 컨트롤러(702)는 CPU(710), 화상 처리 회로(IMG)(720), ROM(731), DRAM(732) 등을 갖는다. ROM(731), DRAM(732)에는 CPU(710), 화상 처리 회로(720)의 처리에 필요한 데이터나 프로그램 등이 저장된다.
프린터 컨트롤러(702)에서는 화상 포맷에 기초하여 인쇄 데이터를 해석하고 화상 데이터로 변환한다. 화상 처리에 각 화상 포맷에 대응한 전용 LSI(ASIC)를 사용하는 경우 프린터(700)의 가격은 오른다. 또한, CPU(710)의 소프트웨어 처리만에 의한 화상 처리는 처리 시간이 길어지고 소비 전력이 증가되는 등 문제가 생긴다.
그래서 본 실시형태에서는 프린터 컨트롤러(702)에 화상 처리 회로(720)를 제공하고, 이 화상 처리 회로(720)에 실시형태 1 내지 4에 기재된 PLD를 적용함으로써 프로그래머블 화상 처리 회로로 한다. 화상 처리 회로(720)의 메모리 엘리먼트에는 화상 포맷에 대응한 회로 구성을 결정하는 복수의 컨피규레이션 데이터가 저장된다. 화상 처리 회로(720)는 메모리 엘리먼트로부터 적절히 컨피규레이션 데이터를 판독하고 각 화상 포맷에 최적의 회로 구성으로 화상 처리를 수행한다.
화상 처리 회로(720)를 멀티 컨텍스트 방식의 PLD로 함으로써, 인쇄 데이터의 화상 포맷에 기초하여 최적의 회로 구성으로 변경할 때 짧은 시간에 회로 구성을 변경할 수 있다. 이와 같이 실시형태 1 내지 4의 PLD는 복수의 화상 처리를 실행하는 화상 처리 회로에 적합하다.
화상 처리 회로(720)에서 수행하는 화상 처리로서는 인쇄 데이터를 비트맵 데이터로 변환하는 처리, 색 변환 처리, 압축·신장 처리, 2치화 처리 등이 있다.
화상 처리 회로(720)의 컨피규레이션 데이터용 메모리 엘리먼트는 비휘발성 메모리이기 때문에, 화상 처리 회로(720)로의 전원 공급 차단 시에 컨피규레이션 데이터의 보존 처리가 불필요하고 전원 공급을 다시 시작한 후에 상기 컨피규레이션 데이터를 다시 기록하는 처리가 불필요하다. 그러므로, 화상 처리 회로(720)는 전력 오버헤드가 작고 고속으로 기동시킬 수 있다.
또한, 프린터(700)의 대기 기간에는 인쇄 데이터의 수신을 검출하는 I/O 인터페이스(701)에만 전원을 공급하고 프린터 컨트롤러(702)로의 전원 공급을 차단하여도 좋다. 프린터(700)의 대기 기간은 부정기이지만 본 실시형태에 따른 화상 처리 회로(720)에서는 기동 시의 컨피규레이션 데이터 재기록이 불필요하기 때문에 화상 처리를 고속으로 시작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 발명의 일 형태에 따른 반도체 장치는 세립도 파워 게이팅이 가능하다. 멀티 컨텍스트 방식의 FPGA(MC-FPGA)를 제작하고 세립도 파워 게이팅이 가능한 것을 확인하였으므로 본 실시예에서는 이에 대하여 설명한다.
<<설계와 제조>>
도 17은 제작한 MC-FPGA의 광학 현미경 사진이고 도 18은 그 블록도를 도시한 것이다.
(MC-FPGA)
MC-FPGA(800)의 칩 사이즈는 4465μm×2950μm이다. MC-FPGA(800)는 실시형태 5에서 설명한 바와 같이 트랜지스터로서 OS 트랜지스터와 단결정 Si 트랜지스터의 양쪽 모두를 포함한다. 여기서는 OS 트랜지스터의 반도체층에 CAAC-OS를 사용하였다. 또한, 산화물 반도체로서 In-Ga-Zn 산화물(IGZO)을 사용하여 OS 트랜지스터를 제작하였다. 이하에서는 MC-FPGA(800)에 사용한 OS 트랜지스터를 CAAC-IGZO FET라고 부르기로 한다. MC-FPGA(800)에서 CAAC-IGZO FET의 테크놀로지 노드는 1.0μm이고 Si 트랜지스터의 테크놀로지 노드는 0.5μm이다.
도 18에 도시된 바와 같이 MC-FPGA(800)는 실시형태 3의 PLD(400)(도 9 및 도 10 등 참조)와 같은 회로 구성을 갖는다. MC-FPGA(800)는 컨피규레이션 컨트롤러(801), 비트 구동 회로(802), 워드 구동 회로(803), 복수의 입출력(IO) 회로를 포함한 IO 어레이(IOA)(804, 805), 및 로직 어레이 블록(810)을 갖는다. MC-FPGA(800)의 컨텍스트 수는 2이고 컨텍스트 신호(context[0], [1])에 의하여 컨텍스트가 전환된다.
비트 구동 회로(802) 및 워드 구동 회로(803)는 각각 로직 어레이 블록(810)에 포함된 컨피규레이션 메모리의 제어 신호를 생성하는 기능을 갖는다. 컨피규레이션 컨트롤러(801)는 구동 회로(802, 803)를 제어하는 기능을 갖는다.
로직 어레이 블록(810)에는 스위치 어레이(SWA)(811-813) 및 프로그래머블 로직 엘리먼트 어레이(PLEA)(814, 815)가 제공되어 있다.
MC-FPGA(800)는 20개의 프로그래머블 로직 엘리먼트(PLE)(830)를 갖는다. PLEA(814)에는 10개의 PLE[00]-PLE[09]가 제공되고 PLEA(815)에는 10개의 PLE[10]-PLE[19]가 제공되어 있다.
SWA(811-813)에는 멀티 패스 게이트 회로(MPG)(820)가 어레이 형태로 배치되어 있다. MPG(820)는 배선간을 접속하는 스위치 회로로서 기능한다. 또한, 도면에서 MPG(820)의 블록 내에 기재된 "PLE[0*] to IO[00]"이란, 해당하는 PGC(821)가 도통 상태가 되면 PLE[00]-PLE[09]의 출력이 IOA(804)의 식별 번호[00]에 대응하는 IO 회로(IO[00])에 접속되는 것을 뜻한다. 또한, IO 회로는 IO(50)(도 13 참조)와 같은 회로 구성을 갖고 CM 셀을 갖는다.
MC-FPGA(800)는 컨피규레이션 데이터를 저장하기 위하여 합계 7.52kbit의 컨피규레이션 메모리를 가지며 그 내역은 MPG(820)가 6.08kbit, PLE(830)가 1.28kbit, IO 회로가 0.16kbit이다.
<MPG>
도 19의 (A)는 MPG(820)의 회로도이고 도 19의 (B)는 MPG(820)의 광학 현미경 사진이다.
MPG(820)는 SW(130)(도 6 참조)와 같은 회로 구성을 갖는다. MPG(820)는 2개의 패스 게이트 회로(PGC)(821), 및 컨텍스트 선택 회로(822)를 갖는다. 배선 BL은 비트 구동 회로(802)에 접속되어 있고 CM 셀에 기록되는 데이터 신호가 입력된다. 배선 WL은 워드 구동 회로(803)에 접속되어 있고 데이터가 기록되는 컨피규레이션 메모리 셀을 선택하는 선택 신호가 입력된다.
PGC(821)는 스위치 회로이며 1비트의 CM 셀로 구성되어 있다. PGC(821)는 트랜지스터 M20, 트랜지스터 M21, 용량 소자 C20를 갖는다. 트랜지스터 M21은 패스 트랜지스터로서 기능하고, 용량 소자 C20에서 유지되는 전압에 의하여 트랜지스터 M21의 도통 상태가 결정된다. CONL[0], CONL[1]에 컨텍스트 신호(context[0], context[1])가 각각 입력됨으로써 컨텍스트 선택 회로(822)의 2개의 트랜지스터 M22 중 어느 한쪽이 도통 상태가 된다. MPG(820)의 입력과 출력 사이의 도통은 컨피규레이션 데이터로 제어되는 PGC(821) 내의 트랜지스터 M21의 도통 상태, 및 context[1:0]로 제어되는 컨텍스트 선택 회로(822) 내의 트랜지스터 M22의 도통 상태에 따라 결정된다. PGC(821)는 용량 소자 C20에서 전위를 유지함으로써 데이터를 유지하는 비휘발성 메모리로 간주할 수 있으며 데이터 유지에 전력을 거의 소비하지 않는 회로이다.
트랜지스터 M20은 CAAC-IGZO FET이며 채널 길이 L/채널 폭 W=1μm/4μm이다. 트랜지스터 M21, M22는 Si 트랜지스터이고 L/W=0.5μm/15μm이다. 또한, 용량 소자 C20의 용량은 184fF이다. MPG(820)의 레이아웃 사이즈는 90μm×12μm이다. 또한, MPG(820)의 레이아웃 면적이 PGC(821)를 SRAM으로 구성하는 경우에 비하여 20% 삭감되어 있다.
배선간 스위치(MPG(820))는 FPGA에서 가장 수가 많은 구성 요소이다. 그러므로, FPGA의 회로 규모를 확장하는 경우에 배선간 스위치로서 MPG(820)를 적용하면 면적 및 데이터 유지 전력의 삭감에 크게 기여한다.
<PLE>
도 20의 (A)는 PLE(830)의 블록도이고 도 20의 (B)는 PLE(830)의 광학 현미경 사진이다. PLE(830)는 MLE(10)(도 12 참조)와 같은 회로 구성을 갖는다. PLE(830)는 논리 회로(LE)(831), 파워 스위치 회로(PSW)(832), MCM 어레이(MCMA)(833)를 갖는다.
도 21은 LE(831)의 회로도이다. LE(831)는 도 12의 로직 엘리먼트(LE)(11)에 대응하는 회로이다. LE(831)는 4입력(datain[3:0]), 2출력(dataout[1:0])의 회로이고 복수의 EX-OR 회로(841), 룩업 테이블(LUT)(842), 멀티플렉서(MUX)(843), 플립플롭 회로(FF)(844), MUX(845)를 갖는다. LE(831)에는 31개의 MCM(850)의 출력(mcm[30:0]), 클럭 신호(clock), 및 리셋 신호(reset)가 입력된다.
MCMA(833)에는 32개의 멀티 컨피규레이션 메모리(MCM)(850)가 어레이 형태로 배열되어 있다. 각 MCM(850)은 그 배열에 대응하는 배선 BL, WL에 접속되어 있다.
PSW(832)는 LE(831)로의 전원 전위 VDD의 공급을 제어하는 스위치 회로이며 PLE(830)에 포함되는 하나의 MCM(850)의 출력 전위에 의하여 온, 오프가 제어된다. 시험적으로 제작한 MC-FPGA(800)는 MCM(850)을 제외한 논리 회로(LE)(831)를 파워 게이팅의 대상으로 하고 있다. 각 PLE(830)에 제공된 PSW(832)의 도통을 제어함으로써 PLE(830)마다 세립도 파워 게이팅이 가능하다. PSW(832)는 Si 트랜지스터이며 L/W=0.5μm/4480μm이다. PSW(832)를 PLE(830)에 제공함으로써 면적 오버헤드가 7.5%로 억제되었다.
또한, 컨텍스트 전환에 따른 소비 전력은 파워 게이팅 유무와 상관이 없기 때문에 파워 게이팅에 따른 실질적인 전력 오버헤드는 PSW(832)의 게이트 전위의 충방전에 필요한 에너지뿐이다. 이와 같이 세립도 파워 게이팅 기능을 멀티 컨텍스트 방식의 FPGA에 용이하게 부가할 수 있다.
즉, PSW(832)에 의하여 세립도 파워 게이팅이 가능한 멀티 컨텍스트 방식의 FPGA를 용이하게 실현할 수 있다.
<MCM>
도 22의 (A)는 MCM(850)의 회로도이고 도 22의 (B)는 MCM(850)의 광학 현미경 사진이다. MCM(850)는 멀티 컨텍스트 방식의 컨피규레이션 메모리이며 ME(121)(도 5 참조)에 대응하는 회로이다.
MCM(850)은 ME(121)와 같은 회로 구성을 갖고 2개의 메모리 셀(MemC)(851), 및 컨텍스트 선택 회로(852)를 갖는다. MemC(851)는 2개의 1비트 CM 셀로 구성되어 있고 트랜지스터 M51-M54, 및 용량 소자 C51, C52를 갖는다. 배선 BBL은 배선 BL에 입력되는 데이터 신호의 반전 신호가 입력되는 배선이다. MemC(851)에서 노드 N51, 노드 N52의 전위에 따라 트랜지스터 M52 또는 M54의 도통 상태가 결정된다. 컨피규레이션에 의하여 노드 N51, N52에는 서로 전위 레벨이 반전 관계에 있는 전위가 기록되기 때문에 MemC(851)의 출력값은 "0" 및 "1"의 어느 한쪽으로 결정된다. CONL[0], CONL[1]에 context[0], context[1]이 각각 입력됨으로써 컨텍스트 선택 회로의 2개의 트랜지스터 M55 중 어느 한쪽이 도통 상태가 된다.
트랜지스터 M51, M53은 CAAC-IGZO FET이며 채널 길이 L/채널 폭 W=1μm/4μm이다. 트랜지스터 M52, M54, M55는 Si 트랜지스터이고 L/W=0.5μm/15μm이다. 또한, 용량 소자 C51, C52의 용량은 184fF이다. MCM(850)의 레이아웃 사이즈는 60μm×16μm이다. MCM(850)도 또한 PGC(821)와 마찬가지로 용량 소자 C51, C52에서 전위를 유지함으로써 데이터를 유지하기 때문에 데이터 유지에 전력을 거의 소비하지 않는 회로이다.
<대기 전력>
MC-FPGA(800)는 컨피규레이션 데이터를 저장하기 위하여 합계 7.52kbit의 CM 셀을 가지며 그 내역은 MPG(820)가 6.08kbit, PLE(830)가 1.28kbit, IO 회로가 0.16kbit이다. MPG(820), MCM(850), 및 IO 회로에서 CM 셀에는 플래시 메모리와 같이 데이터 기록 시에 고전압을 필요로 하는 기록 회로가 필요하지 않고, MRAM과 달리 큰 전류를 공급할 필요가 없기 때문에 SRAM과 같은 구동 회로를 사용할 수 있다.
SPICE 시뮬레이션에 의하여 개산한 결과, MC-FPGA(800)의 CM 셀과 구동 회로(802, 803을 포함함)의 대기 전력은 구동 전압이 2.5V일 때 92nW이었다. 한편, 비교예로서 MC-FPGA(800)의 1비트 CM 셀을 SRAM 셀로 구성한 MC-FPGA에서는 대기 전력이 534nW이었다. 즉, 본 실시예에 의하여 MC-FPGA의 대기 전력을 82.8% 삭감시킬 수 있음을 확인하였다. SRAM 셀을 적용한 MC-FPGA에서는 CM 셀 수가 증대되면 CM 셀의 소비 전력은 구동 회로에 비하여 상대적으로 증대된다. 그래서, MC-FPGA를 대규모화하는 경우 본 실시예의 MC-FPGA는 더 유리하다.
<컨텍스트 전환 처리>
이하에서는 도 23을 참조하여 MC-FPGA(800)의 컨텍스트 전환의 검증 결과를 나타낸다. 도 23의 (A) 및 (B)는 컨텍스트 전환에 의한 MC-FPGA(800)의 재구성을 설명하는 도면이다.
컨텍스트 전환에 의하여 MC-FPGA(800)의 구성을 3개의 PLE로 이루어진 2분주 회로로부터 4개의 PLE로 이루어진 4분주 회로로 변경한다. 도 23의 (C)는 분주 회로의 출력 신호(OUT[2:0]), 클럭 신호 clock, 및 외부에서 입력되는 컨텍스트 전환 신호(context)의 파형을 나타낸 것이다. 전원 전압은 2.5V, 동작 주파수는 10MHz이다. 또한, out[0]이 Least Significant Bit(LSB)에 상당한다.
시각 0ns에는 2분주 회로가 구성되어 있다. 시각 355ns에 외부 입력 신호인 context를 변화시킨다. 시각 400ns에 clock의 상승에 동기하여 내부 신호 context[1:0]가 변화되어 컨텍스트 전환 동작이 시작된다. 시각 500ns에 out[0]가 카운트업되지 않은 것으로부터 이 시점에 4분주 회로가 구성되어 있지 않은 것을 알 수 있다. 시각 500ns 이후 MC-FPGA(800)는 4분주 회로로서 동작한다. 즉, 도 23의 (C)는 context[1:0]가 변화되고 나서 clock 1주기에 MC-FPGA(800)의 재구성이 수행되는 것을 나타내고 있다.
이하에서는 세립도 파워 게이팅(PG)에 의한 전력 삭감 효과에 대하여 설명한다.
<소비 전력의 삭감>
20개의 PLE(830) 중 5개의 PLE(830)로 5단의 시프트 레지스터를 구성하고 15개의 PLE(830)를 비액티브 상태로 하는 회로 구성에서, 15개의 비액티브 PLE(NA PLEs)(830)에 파워 게이팅을 수행한 경우와 수행하지 않은 경우에서 MC-FPGA(800) 전체의 소비 전력을 각각 측정하였다. 또한, NA PLEs의 입력 신호는 컨피규레이션 데이터에 의하여 접지 전위로 고정되도록 하였다. 전원 전압 2.5V, 동작 주파수 10MHz로 5단의 시프트 레지스터 내에서 펄스 신호가 순환하는 동작 조건으로 MC-FPGA(800) 전체의 소비 전력을 측정하였다. 또한, 같은 조건 하에서, MC-FPGA(800) 전체의 소비 전력에 대한 비액티브 PLE(830)의 단독 소비 전력의 비율을 SPICE 시뮬레이션에 의하여 개산하였다. 이 결과를 도 24의 (A)에 나타낸다. 파워 게이팅을 수행하지 않은 구성에서 MC-FPGA(800)의 소비 전력은 4.3863mW이고 이에 대한 PLE(830)의 소비 전력의 비율은 0.35841%이었다. 파워 게이팅을 수행한 구성에서 MC-FPGA(800)의 소비 전력은 4.1248mW이고 이에 대한 PLE(830)의 소비 전력의 비율은 0.00153%이었다.
MC-FPGA(800) 전체의 소비 전력(실측치)과 비액티브 PLE(830)의 소비 전력의 비율(시뮬레이션)을 곱함으로써 비액티브 PLE(830)의 단독 소비 전력을 개산하였다. 이 소비 전력은 전원 오프 상태(대기 상태)의 PLE(830)의 소비 전력에 상당한다. 이 결과를 도 24의 (B)에 나타낸다.
PLE(830)의 소비 전력은 파워 게이팅을 수행하지 않은 경우에 15.721μW이었고 파워 게이팅을 수행한 경우에는 63nW이었다. 즉, 도 24의 (B)를 보면 알 수 있듯이 세립도 파워 게이팅을 수행함으로써 대기 상태의 PLE(830)의 소비 전력을 15.658μW(99.6%) 삭감시킬 수 있다. 또한, 전원 오프 상태의 PLE(830)에서 파워 게이팅을 수행하는 경우의 63nW의 전력 소비는 PSW(832), MCM(850)에 기인한 누설 전류의 발생에 따른 것이다.
<전력 오버헤드, 손익 분기 시간>
또한, 파워 게이팅에 수반한 전력 오버헤드를 조사하기 위하여 상술한 회로 구성과 동작 조건으로 SPICE 시뮬레이션에 의하여 파워 게이팅에 필요한 전력을 개산하였다. 이 결과를 도 25의 (A) 및 (B)에 나타낸다. 이 전력 오버헤드는 context[1:0], PSW(832)의 제어에 필요한 소비 전력이 그 주된 요인이다.
도 25의 (A) 및 (B)는 컨텍스트 신호(context[1:0])의 파형과, 컨텍스트 전환에 따른 소비 전력, 및 NA PLEs의 소비 전력(파워 게이팅을 수행한 경우와 파워 게이팅을 수행하지 않은 경우)의 시간에 따른 변화를 나타낸 것이다. 도 25의 (A)는 컨텍스트 전환에 의하여 PLE(830)를 전원 온 상태로부터 전원 오프 상태로 전환시키는 경우의 소비 전력의 시간에 따른 변화를 나타낸 것이다. context[0]가 로 레벨로부터 하이 레벨로 천이됨으로써 PSW(832)는 도통 상태로부터 비도통 상태로 변경된다. 도 25의 (B)는 컨텍스트 전환에 의하여 PLE(830)를 전원 오프 상태로부터 전원 온 상태로 전환시키는 경우의 소비 전력의 시간에 따른 변화를 나타낸 것이다. context[0]가 하이 레벨로부터 로 레벨로 천이됨으로써 PSW(832)는 비도통 상태로부터 도통 상태로 변경된다.
여기서 전원 온, 오프의 전환이 완료되었는지 여부는 PSW(832)의 도통 상태에 따라 판정한다. 전원 온이란, PSW(832)의 게이트 전압이 0.25V일 때의 오프 전류가 10mA 이상인 상태를 뜻하는 것으로 한다. 전원 오프란, PSW(832)의 게이트 전압이 2.25V일 때의 온 전류가 110nA 이하인 상태를 뜻하는 것으로 한다.
또한, 이하에서는 도 25의 (A) 및 (B)의 시뮬레이션 결과로부터 얻어진 전력 오버헤드를 각각 전원 오프의 전력 오버헤드, 전원 온의 전력 오버헤드라고 부르기로 한다.
도 25의 (A) 및 (B)의 데이터값은 데이터 점을 중심으로 한 200ns의 범위에서의 평균 전력값이다. 또한, 시각 0ns는 context[1:0]가 변화하기 시작하는 시각이다. context[1:0]의 변화 시작 시점부터 전원 온 상태가 되는 데 걸리는 시간은 90ns이고, 전원 오프 상태가 되는 데 걸리는 시간은 700ns이다. 전원 오프 상태가 되는 데 걸리는 시간은 전원 온 상태가 되는 데 걸리는 시간보다 길지만, 이는 MCM(850)의 구성에 의하여 단축할 수 있으며 파워 게이팅에 따른 MC-FPGA(800) 전체의 소비 전력과의 트레이드오프(trade off)로 최적화가 가능하다. 또한, 파워 게이팅의 대상인 NA PLEs로부터의 출력 신호를 다른 액티브 PLE에서 사용하지 않는 것은 컨피규레이션 데이터로 보증되기 때문에 전원 오프 상태가 되는 데 걸리는 시간에 제한이 있더라도 MC-FPGA(800)의 동작에 악영향을 미치지 않는다.
전원 온, 오프의 전력 오버헤드는 각각 2.25nJ, 2.26nJ이었으며 그 내역은 context[1:0]의 제어에 필요한 소비 전력량이 0.98nJ, 0.99nJ이었고 NA PLEs의 제어에 필요한 소비 전력량이 1.27nJ, 1.27nJ이었다. NA PLEs의 대기 전력은 232μW이었다. 이들 결과로부터 손익 분기 시간(BET)은 19.4μs로 개산된다. BET는 파워 게이팅 실행 시에 context[1:0] 및 NA PLEs의 제어에 필요한 전원 온, 전원 오프의 전력 오버헤드의 합계 전력량과, 파워 게이팅의 비실행 시의 NA PLEs의 소비 전력량(대기 전력량)이 같게 되는 시간이다.
또한, 파워 게이팅을 실행하는 비액티브 PLE의 수를 1, 5, 10으로 하면 BET는 138.2μs, 36.4μs, 23.7μs로 어림잡을 수 있다. context[1:0]의 제어에 필요한 전력은 PLE의 수에 상관없이 일정하기 때문에 파워 게이팅을 수행하는 비액티브 PLE의 수가 많을수록 전력 오버헤드에서 context[1:0]의 제어에 필요한 소비 전력이 차지하는 비율을 줄일 수 있기 때문에 BET를 단축할 수 있다.
상술한 바와 같이, 본 실시예로 세립도 파워 게이팅이 가능한 멀티 컨텍스트 방식의 FPGA는 소비 전력 삭감과 면적 삭감의 양쪽 모두가 가능한 것이 나타났다.
본 실시예는 상술한 실시형태와 적절히 조합할 수 있다.
10: ML 엘리먼트
11: 로직 엘리먼트
12: 메모리
13: 배선
14: 래치 회로
15, 30: 스위치 회로
20, 21: 메모리 엘리먼트
30: 스위치 회로
50: 입출력 회로
51: 출력 회로
52: 메모리
53, 54: 배타적 OR 회로
55: 인버터
56: 버퍼
57: 래치 회로
61-63: 배선
100, 101: PLD
110: 로직 엘리먼트
111: 룩업 테이블(LUT)
112: 플립플롭(FF)
113: 회로
114: 멀티플렉서(MUX)
115: 입력 단자
116, 117: 출력 단자
121: 메모리 엘리먼트
122, 123: 배선 군
130: 스위치 회로
133: 래치 회로
134: 리셋 회로
140: 배선
150: 파워 게이팅 회로
151: 스위치 회로
152: 메모리 엘리먼트
160: 단자
170: 전원
180: 파워 게이팅 회로
181: 스위칭 레귤레이터
182: 메모리
201: 트랜지스터
210: 메모리 셀
211-218: 배선
221-225: 트랜지스터
226, 227: 용량 소자
230: 래치 회로
231: 인버터
232: 트랜지스터
240: 리셋 회로
241: 트랜지스터
251-258: 배선
260: 메모리 셀
261-265: 트랜지스터
266, 267: 용량 소자
270: 래치 회로
271: 인버터
272: 트랜지스터
280: 리셋 회로
281: 트랜지스터
310: 메모리 셀
311-316: 배선
321-323: 트랜지스터
324: 용량 소자
331: 인버터
332, 333: 트랜지스터
400: PLD
401-403: 블록
404, 405: 단자 군
411, 412: 클럭 발진 회로
421: 컨트롤러
422, 423: 구동 회로
431: IO 어레이
432: 메모리 로직 어레이
433: 스위치 어레이
600: 단결정 실리콘 웨이퍼
601, 602: 트랜지스터
603: 용량 소자
604: 웰
605: STI
606: 불순물 영역
607: 절연층
608: 도전층
609-618: 절연층
621-626: 콘택트 플러그
631-636: 배선층
640: 층
651-654: 도전층
661, 662: 절연층
700: 프린터
701: I/O 인터페이스
701: 입출력 인터페이스
702: 프린터 컨트롤러
703: 프린터 엔진
710: CPU
720: 화상 처리 회로
731: ROM
732: DRAM
800: MC-FPGA
801: 컨피규레이션 컨트롤러
802: 비트 구동 회로
803: 워드 구동 회로
804, 805: IOA
811-813: SWA
814, 815: PLEA
820: MPG
821: PGC
822: 컨텍스트 선택 회로
830: PLE
831: LE
832: PSW
833: MCMA
841: EX-OR 회로
842: LUT
843: MUX
844: FF
845: MUX
850: MCM
851: MemC
852: 컨텍스트 선택 회로
5001, 5002: 하우징
5003, 5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5021, 5022: 하우징
5023, 5024: 표시부
5025: 접속부
5026: 조작 키
5041: 하우징
5042: 표시부
5043: 키보드
5044: 포인팅 디바이스
5061: 하우징
5062: 냉장실용 도어
5063: 냉동실용 도어
5081, 5082: 하우징
5083: 표시부
5084: 조작 키
5085: 렌즈
5086: 접속부
5101: 차체
5102: 차륜
5103: 계기판
5104: 라이트
11: 로직 엘리먼트
12: 메모리
13: 배선
14: 래치 회로
15, 30: 스위치 회로
20, 21: 메모리 엘리먼트
30: 스위치 회로
50: 입출력 회로
51: 출력 회로
52: 메모리
53, 54: 배타적 OR 회로
55: 인버터
56: 버퍼
57: 래치 회로
61-63: 배선
100, 101: PLD
110: 로직 엘리먼트
111: 룩업 테이블(LUT)
112: 플립플롭(FF)
113: 회로
114: 멀티플렉서(MUX)
115: 입력 단자
116, 117: 출력 단자
121: 메모리 엘리먼트
122, 123: 배선 군
130: 스위치 회로
133: 래치 회로
134: 리셋 회로
140: 배선
150: 파워 게이팅 회로
151: 스위치 회로
152: 메모리 엘리먼트
160: 단자
170: 전원
180: 파워 게이팅 회로
181: 스위칭 레귤레이터
182: 메모리
201: 트랜지스터
210: 메모리 셀
211-218: 배선
221-225: 트랜지스터
226, 227: 용량 소자
230: 래치 회로
231: 인버터
232: 트랜지스터
240: 리셋 회로
241: 트랜지스터
251-258: 배선
260: 메모리 셀
261-265: 트랜지스터
266, 267: 용량 소자
270: 래치 회로
271: 인버터
272: 트랜지스터
280: 리셋 회로
281: 트랜지스터
310: 메모리 셀
311-316: 배선
321-323: 트랜지스터
324: 용량 소자
331: 인버터
332, 333: 트랜지스터
400: PLD
401-403: 블록
404, 405: 단자 군
411, 412: 클럭 발진 회로
421: 컨트롤러
422, 423: 구동 회로
431: IO 어레이
432: 메모리 로직 어레이
433: 스위치 어레이
600: 단결정 실리콘 웨이퍼
601, 602: 트랜지스터
603: 용량 소자
604: 웰
605: STI
606: 불순물 영역
607: 절연층
608: 도전층
609-618: 절연층
621-626: 콘택트 플러그
631-636: 배선층
640: 층
651-654: 도전층
661, 662: 절연층
700: 프린터
701: I/O 인터페이스
701: 입출력 인터페이스
702: 프린터 컨트롤러
703: 프린터 엔진
710: CPU
720: 화상 처리 회로
731: ROM
732: DRAM
800: MC-FPGA
801: 컨피규레이션 컨트롤러
802: 비트 구동 회로
803: 워드 구동 회로
804, 805: IOA
811-813: SWA
814, 815: PLEA
820: MPG
821: PGC
822: 컨텍스트 선택 회로
830: PLE
831: LE
832: PSW
833: MCMA
841: EX-OR 회로
842: LUT
843: MUX
844: FF
845: MUX
850: MCM
851: MemC
852: 컨텍스트 선택 회로
5001, 5002: 하우징
5003, 5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5021, 5022: 하우징
5023, 5024: 표시부
5025: 접속부
5026: 조작 키
5041: 하우징
5042: 표시부
5043: 키보드
5044: 포인팅 디바이스
5061: 하우징
5062: 냉장실용 도어
5063: 냉동실용 도어
5081, 5082: 하우징
5083: 표시부
5084: 조작 키
5085: 렌즈
5086: 접속부
5101: 차체
5102: 차륜
5103: 계기판
5104: 라이트
Claims (14)
- 반도체 장치에 있어서,
전원선;
로직 엘리먼트;
스위치; 및
제1 컨피규레이션 메모리로서,
제1 트랜지스터;
제2 트랜지스터; 및
용량 소자
를 포함하는, 상기 제1 컨피규레이션 메모리
를 포함하고,
상기 스위치의 제1 단자는 상기 전원선에 전기적으로 접속되고,
상기 스위치의 제2 단자는 상기 로직 엘리먼트에 전기적으로 접속되고,
상기 제1 트랜지스터의 제1 단자는 상기 제2 트랜지스터의 게이트 및 상기 용량 소자의 제1 단자에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 스위치의 상기 게이트에 전기적으로 접속된, 반도체 장치. - 반도체 장치에 있어서,
전원선;
로직 엘리먼트;
스위치; 및
제1 메모리 셀과 제2 메모리 셀을 포함하는 제1 컨피규레이션 메모리로서, 각각의 상기 제1 메모리 셀과 상기 제2 메모리 셀은 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 제1 단자에 전기적으로 접속된, 상기 제1 컨피규레이션 메모리;
를 포함하고,
상기 스위치의 제1 단자는 상기 전원선에 전기적으로 접속되고,
상기 스위치의 제2 단자는 상기 로직 엘리먼트에 전기적으로 접속되고,
상기 스위치의 게이트는 상기 제1 메모리 셀의 상기 제2 트랜지스터의 제1 단자 및 상기 제2 메모리 셀의 상기 제2 트랜지스터의 제1 단자에 전기적으로 접속된, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 스위치는 상기 전원선으로부터 상기 로직 엘리먼트로의 전력 공급을 제어하는, 반도체 장치. - 제3항에 있어서,
상기 제1 컨피규레이션 메모리가 제1 컨피규레이션 데이터를 저장하고, 상기 제1 컨피규레이션 데이터에 대응하는 제1 신호를 출력함으로써, 상기 전원선으로부터 상기 스위치를 통하여 상기 로직 엘리먼트에 전력이 공급되거나 공급되지 않는, 반도체 장치. - 제1항에 있어서,
상기 제1 컨피규레이션 메모리는 제1 메모리 셀 및 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각은 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 제3 트랜지스터를 포함하고,
상기 제2 트랜지스터의 상기 제1 단자는 상기 제3 트랜지스터의 제1 단자에 전기적으로 접속되고,
상기 제3 트랜지스터의 제2 단자는 상기 스위치의 상기 게이트에 전기적으로 접속된, 반도체 장치. - 제5항에 있어서,
상기 스위치는 상기 전원선으로부터 상기 로직 엘리먼트로의 전력 공급을 제어하고,
상기 제1 메모리 셀이 제1 컨피규레이션 데이터를 저장하고, 상기 제1 컨피규레이션 데이터에 대응하는 제1 신호를 출력함으로써, 상기 전원선으로부터 상기 스위치를 통하여 상기 로직 엘리먼트에 전력이 공급되고,
상기 제2 메모리 셀이 제2 컨피규레이션 데이터를 저장하고, 상기 제2 컨피규레이션 데이터에 대응하는 제2 신호를 출력함으로써, 상기 전원선으로부터 상기 스위치를 통하여 상기 로직 엘리먼트에 전력이 공급되지 않는, 반도체 장치. - 제1항 또는 제2항에 있어서,
제2 컨피규레이션 메모리를 더 포함하고,
상기 제2 컨피규레이션 메모리는 제2 컨피규레이션 데이터를 저장하고,
상기 로직 엘리먼트의 기능은 상기 제2 컨피규레이션 데이터에 따라 변경되는, 반도체 장치. - 반도체 장치에 있어서,
전원선;
제1 및 제2 로직 엘리먼트;
제1 및 제2 스위치; 및
제1 및 제2 컨피규레이션 메모리로서,
제1 및 제2 트랜지스터; 및
용량 소자로서, 상기 용량 소자의 제1 단자는 상기 제1 트랜지스터의 제1 단자 및 상기 제2 트랜지스터의 게이트에 전기적으로 접속된, 상기 용량 소자
를 각각 포함하는, 상기 제1 및 제2 컨피규레이션 메모리
를 포함하고,
상기 제1 스위치의 제1 단자는 상기 전원선에 전기적으로 접속되고,
상기 제1 스위치의 제2 단자는 상기 제1 로직 엘리먼트에 전기적으로 접속되고,
상기 제2 스위치의 제1 단자는 상기 전원선에 전기적으로 접속되고,
상기 제2 스위치의 제2 단자는 상기 제2 로직 엘리먼트에 전기적으로 접속되고,
상기 제1 컨피규레이션 메모리의 상기 제2 트랜지스터의 제1 단자는 상기 제1 스위치의 게이트에 전기적으로 접속되고,
상기 제2 컨피규레이션 메모리의 상기 제2 트랜지스터의 제1 단자는 상기 제2 스위치의 게이트에 전기적으로 접속된, 반도체 장치. - 제1항, 제2항 및 제8항 중 어느 한 항에 있어서,
상기 제1 트랜지스터는 산화물 반도체를 포함한 채널 형성 영역을 포함하는, 반도체 장치. - 제8항에 있어서,
상기 제1 스위치는 상기 전원선으로부터 상기 제1 로직 엘리먼트로의 전력 공급을 제어하고,
상기 제2 스위치는 상기 전원선으로부터 상기 제2 로직 엘리먼트로의 전력 공급을 제어하는, 반도체 장치. - 제10항에 있어서,
상기 제1 컨피규레이션 메모리가 제1 컨피규레이션 데이터를 저장하고, 상기 제1 컨피규레이션 데이터에 대응하는 제1 신호를 출력함으로써, 상기 전원선으로부터 상기 제1 스위치를 통하여 상기 제1 로직 엘리먼트에 전력이 공급되고,
상기 제2 컨피규레이션 메모리가 제2 컨피규레이션 데이터를 저장하고, 상기 제2 컨피규레이션 데이터에 대응하는 제2 신호를 출력함으로써, 상기 전원선으로부터 상기 제2 스위치를 통하여 상기 제2 로직 엘리먼트에 전력이 공급되지 않는, 반도체 장치. - 제8항에 있어서,
상기 제1 컨피규레이션 메모리는 제1 메모리 셀 및 제2 메모리 셀을 포함하고,
상기 제2 컨피규레이션 메모리는 제3 메모리 셀 및 제4 메모리 셀을 포함하고,
상기 제1 메모리 셀, 상기 제2 메모리 셀, 상기 제3 메모리 셀, 및 상기 제4 메모리 셀 각각은 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 제3 트랜지스터를 포함하고,
상기 제2 트랜지스터의 상기 제1 단자는 상기 제3 트랜지스터의 제1 단자에 전기적으로 접속되고,
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 상기 제3 트랜지스터의 제2 단자는 상기 제1 스위치의 상기 게이트에 전기적으로 접속되고,
상기 제3 메모리 셀 및 상기 제4 메모리 셀 각각의 상기 제3 트랜지스터의 제2 단자는 상기 제2 스위치의 상기 게이트에 전기적으로 접속된, 반도체 장치. - 제12항에 있어서,
상기 제1 스위치는 상기 전원선으로부터 상기 제1 로직 엘리먼트로의 전력 공급을 제어하고,
상기 제2 스위치는 상기 전원선으로부터 상기 제2 로직 엘리먼트로의 전력 공급을 제어하고,
상기 제1 메모리 셀이 제1 컨피규레이션 데이터를 저장하고, 상기 제1 컨피규레이션 데이터에 대응하는 제1 신호를 출력함으로써, 상기 전원선으로부터 상기 제1 스위치를 통하여 상기 제1 로직 엘리먼트에 전력이 공급되고,
상기 제2 메모리 셀이 제2 컨피규레이션 데이터를 저장하고, 상기 제2 컨피규레이션 데이터에 대응하는 제2 신호를 출력함으로써, 상기 전원선으로부터 상기 제1 스위치를 통하여 상기 제1 로직 엘리먼트에 전력이 공급되지 않고,
상기 제3 메모리 셀이 제3 컨피규레이션 데이터를 저장하고, 상기 제3 컨피규레이션 데이터에 대응하는 제3 신호를 출력함으로써, 상기 전원선으로부터 상기 제2 스위치를 통하여 상기 제2 로직 엘리먼트에 전력이 공급되고,
상기 제4 메모리 셀이 제4 컨피규레이션 데이터를 저장하고, 상기 제4 컨피규레이션 데이터에 대응하는 제4 신호를 출력함으로써, 상기 전원선으로부터 상기 제2 스위치를 통하여 상기 제2 로직 엘리먼트에 전력이 공급되지 않는, 반도체 장치. - 제8항에 있어서,
제3 컨피규레이션 메모리 및 제4 컨피규레이션 메모리를 더 포함하고,
상기 제3 컨피규레이션 메모리는 제3 컨피규레이션 데이터를 저장하고,
상기 제1 로직 엘리먼트의 기능은 상기 제3 컨피규레이션 데이터에 따라 변경되고,
상기 제4 컨피규레이션 메모리는 제4 컨피규레이션 데이터를 저장하고,
상기 제2 로직 엘리먼트의 기능은 상기 제4 컨피규레이션 데이터에 따라 변경되는, 반도체 장치.
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|---|---|---|---|
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| JP6272713B2 (ja) | 2013-03-25 | 2018-01-31 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス及び半導体装置 |
| JP6426437B2 (ja) * | 2013-11-22 | 2018-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9479175B2 (en) * | 2014-02-07 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP6625328B2 (ja) | 2014-03-06 | 2019-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| US9419622B2 (en) * | 2014-03-07 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| JP6489757B2 (ja) * | 2014-04-08 | 2019-03-27 | キヤノン株式会社 | 画像処理装置、その制御方法及びプログラム |
| TWI643457B (zh) | 2014-04-25 | 2018-12-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US9606572B2 (en) * | 2014-10-01 | 2017-03-28 | Xilinx, Inc. | Circuits for and methods of processing data in an integrated circuit device |
| KR102341741B1 (ko) | 2014-10-10 | 2021-12-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기 |
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| TWI662792B (zh) * | 2015-01-29 | 2019-06-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置、電子組件及電子裝置 |
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| US9489988B2 (en) * | 2015-02-20 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9954531B2 (en) * | 2015-03-03 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| WO2016166631A1 (en) | 2015-04-13 | 2016-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Decoder, receiver, and electronic device |
| US9768174B2 (en) | 2015-07-21 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2017041877A (ja) * | 2015-08-21 | 2017-02-23 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、および電子機器 |
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| KR20170065271A (ko) * | 2015-12-03 | 2017-06-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| EP3394895A1 (en) * | 2015-12-23 | 2018-10-31 | Intel Corporation | Fabrication of wrap-around and conducting metal oxide contacts for igzo non-planar devices |
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| US10664748B2 (en) * | 2016-03-18 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| JP6917168B2 (ja) | 2016-04-01 | 2021-08-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2018015833A1 (en) | 2016-07-19 | 2018-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10120470B2 (en) | 2016-07-22 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device |
| KR102446134B1 (ko) | 2016-07-29 | 2022-09-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 시스템, 및 전자 기기 |
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| US10263119B2 (en) | 2016-09-23 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Programmable device with high reliability for a semiconductor device, display system, and electronic device |
| WO2018069787A1 (en) | 2016-10-14 | 2018-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, broadcasting system, and electronic device |
| CN113660439A (zh) * | 2016-12-27 | 2021-11-16 | 株式会社半导体能源研究所 | 摄像装置及电子设备 |
| US10797706B2 (en) | 2016-12-27 | 2020-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10541010B2 (en) * | 2018-03-19 | 2020-01-21 | Micron Technology, Inc. | Memory device with configurable input/output interface |
| JP7163065B2 (ja) * | 2018-05-18 | 2022-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060202714A1 (en) | 2004-12-07 | 2006-09-14 | Hoang Tim T | Apparatus and methods for adjusting performance characteristics and power consumption of programmable logic devices |
| JP2007174701A (ja) | 1996-12-09 | 2007-07-05 | Pact Xpp Technologies Ag | 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ |
| JP2011238334A (ja) | 2010-04-16 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012043254A (ja) | 2010-08-20 | 2012-03-01 | Toyota Motor Corp | マイクロプロセッサ、電子制御ユニット、電源制御方法 |
Family Cites Families (143)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| US4609986A (en) | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| US4642487A (en) | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| US5343406A (en) | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| KR100394896B1 (ko) | 1995-08-03 | 2003-11-28 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 투명스위칭소자를포함하는반도체장치 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP3106998B2 (ja) | 1997-04-11 | 2000-11-06 | 日本電気株式会社 | メモリ付加型プログラマブルロジックｌｓｉ |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| KR100516693B1 (ko) * | 2003-04-02 | 2005-09-22 | 주식회사 하이닉스반도체 | 불휘발성 프로그래머블 로직 회로 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP4014801B2 (ja) | 2000-12-28 | 2007-11-28 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| JP4356542B2 (ja) * | 2003-08-27 | 2009-11-04 | 日本電気株式会社 | 半導体装置 |
| US7098689B1 (en) * | 2003-09-19 | 2006-08-29 | Xilinx, Inc. | Disabling unused/inactive resources in programmable logic devices for static power reduction |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| EP1737044B1 (en) | 2004-03-12 | 2014-12-10 | Japan Science and Technology Agency | Amorphous oxide and thin film transistor |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| EP1812969B1 (en) | 2004-11-10 | 2015-05-06 | Canon Kabushiki Kaisha | Field effect transistor comprising an amorphous oxide |
| US7868326B2 (en) | 2004-11-10 | 2011-01-11 | Canon Kabushiki Kaisha | Field effect transistor |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| CN101057333B (zh) | 2004-11-10 | 2011-11-16 | 佳能株式会社 | 发光器件 |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101117948B1 (ko) | 2005-11-15 | 2012-02-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 제조 방법 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| US7797664B2 (en) | 2006-06-23 | 2010-09-14 | National Institute Of Advanced Industrial Science And Technology | System for configuring an integrated circuit and method thereof |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| US8274078B2 (en) | 2007-04-25 | 2012-09-25 | Canon Kabushiki Kaisha | Metal oxynitride semiconductor containing zinc |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| WO2009063584A1 (ja) * | 2007-11-13 | 2009-05-22 | Panasonic Corporation | プログラマブルデバイス、デバイス制御方法及び情報処理システム |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR101490148B1 (ko) | 2008-09-19 | 2015-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7973556B1 (en) * | 2009-03-05 | 2011-07-05 | Xilinx, Inc. | System and method for using reconfiguration ports for power management in integrated circuits |
| US8072237B1 (en) | 2009-06-04 | 2011-12-06 | Altera Corporation | Computer-aided design tools and memory element power supply circuitry for selectively overdriving circuit blocks |
| JP5391973B2 (ja) * | 2009-09-30 | 2014-01-15 | 富士通株式会社 | 半導体装置及び半導体装置の電源制御方法 |
| KR101945301B1 (ko) * | 2009-10-16 | 2019-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 장치 및 전자 장치 |
| KR20190006091A (ko) | 2009-10-29 | 2019-01-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2011120158A (ja) * | 2009-12-07 | 2011-06-16 | Renesas Electronics Corp | 半導体装置及び電源スイッチ回路 |
| WO2011078373A1 (en) | 2009-12-25 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| KR101745749B1 (ko) | 2010-01-20 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20120071246A (ko) * | 2010-12-22 | 2012-07-02 | 한국전자통신연구원 | Ｆｐｇａ의 스위치 장치 |
| TWI525614B (zh) * | 2011-01-05 | 2016-03-11 | 半導體能源研究所股份有限公司 | 儲存元件、儲存裝置、及信號處理電路 |
| TWI525619B (zh) | 2011-01-27 | 2016-03-11 | 半導體能源研究所股份有限公司 | 記憶體電路 |
| KR101899880B1 (ko) | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 ｌｓｉ |
| JP2012175295A (ja) * | 2011-02-18 | 2012-09-10 | Panasonic Corp | 可変インピーダンス装置及び無線システム |
| JP2012209543A (ja) * | 2011-03-11 | 2012-10-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101946360B1 (ko) * | 2011-05-16 | 2019-02-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 |
| US9673823B2 (en) | 2011-05-18 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| US8779799B2 (en) | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
| US8581625B2 (en) | 2011-05-19 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
| JP5892852B2 (ja) * | 2011-05-20 | 2016-03-23 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP5820336B2 (ja) | 2011-05-20 | 2015-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8669781B2 (en) * | 2011-05-31 | 2014-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6125850B2 (ja) | 2012-02-09 | 2017-05-10 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| US9654107B2 (en) | 2012-04-27 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Programmable LSI |
| CN104247268B (zh) | 2012-05-02 | 2016-10-12 | 株式会社半导体能源研究所 | 可编程逻辑器件 |
| WO2013176199A1 (en) | 2012-05-25 | 2013-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| JP6377317B2 (ja) | 2012-05-30 | 2018-08-22 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP2014032723A (ja) * | 2012-08-03 | 2014-02-20 | Toshiba Corp | プログラマブル一致判定機能を備えた回路、それを備えたｌｕｔ回路、それを備えたｍｕｘ回路、それを備えたｆｐｇａ装置、およびデータ書込方法 |
| JP6368155B2 (ja) * | 2013-06-18 | 2018-08-01 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174701A (ja) | 1996-12-09 | 2007-07-05 | Pact Xpp Technologies Ag | 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ |
| US20060202714A1 (en) | 2004-12-07 | 2006-09-14 | Hoang Tim T | Apparatus and methods for adjusting performance characteristics and power consumption of programmable logic devices |
| JP2011238334A (ja) | 2010-04-16 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012043254A (ja) | 2010-08-20 | 2012-03-01 | Toyota Motor Corp | マイクロプロセッサ、電子制御ユニット、電源制御方法 |
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