TW201735362A - 自對準閘極邊緣和局部互連結構及其製造方法 - Google Patents

自對準閘極邊緣和局部互連結構及其製造方法 Download PDF

Info

Publication number
TW201735362A
TW201735362A TW106120024A TW106120024A TW201735362A TW 201735362 A TW201735362 A TW 201735362A TW 106120024 A TW106120024 A TW 106120024A TW 106120024 A TW106120024 A TW 106120024A TW 201735362 A TW201735362 A TW 201735362A
Authority
TW
Taiwan
Prior art keywords
gate
edge
gate structure
contact
fin
Prior art date
Application number
TW106120024A
Other languages
English (en)
Other versions
TWI628795B (zh
Inventor
米爾頓 韋伯
馬克 鮑爾
塔何 甘尼
廖思雅
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=53403397&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TW201735362(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201735362A publication Critical patent/TW201735362A/zh
Application granted granted Critical
Publication of TWI628795B publication Critical patent/TWI628795B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明說明自對準閘極邊緣和局部互連結構及製造自對準閘極邊緣及局部互連結構的方法。於實例中，半導體結構包括配置在基板上方且具有一長度於第一方向上之半導體鰭部。閘極結構係配置在該半導體鰭部之上，該閘極結構於正交於該第一方向之第二方向上具有在第二端對面之第一端。一對閘極邊緣隔離結構係以該半導體鰭部為中心。該對閘極邊緣隔離結構的第一者係直接配置鄰接於該閘極結構的該第一端，及該對閘極邊緣隔離結構的第二者係直接配置鄰接於該閘極結構的該第二端。

Description

自對準閘極邊緣和局部互連結構及其製造方法
本發明的實施例係於半導體裝置和處理的領域且特別的是，自對準閘極邊緣和局部互連結構及製造自對準閘極邊緣和局部互連結構的方法。
在過去幾十年來，積體電路中之特徵的比例縮放已是日益增長的半導體產業背後的驅動力。按比例到越來越小的特徵能夠致使功能單元的增加密度在半導體晶片的有限空間上。例如，縮小電晶體尺寸考慮到增加數量的記憶體或邏輯裝置在晶片上，導致具有增加容量之產品的製作。然而，越來越高容量的推進不是沒有問題。使每一個裝置的性能最佳化之必要性變得越來越顯著。
於積體電路裝置的製造中，因為裝置尺寸繼續按比例縮小諸如三閘極電晶體之多閘極電晶體已變得更普遍。於習知過程中，三閘極電晶體通常被製作在塊狀矽基板或絕緣體上矽基板上。於某些例子中，塊狀矽基板係 較佳的，由於它們較低的成本且因為它們能夠致使較不複雜的閘極製作過程。
然而，比例縮放多閘極電晶體並非一直沒有結果。因為微電子電路系統的這些基本組件的尺寸減小以及因為製作於指定區之基本組件的絕對數量增加，使用來圖案化這些組件之光刻製程上的約束已變得勢所難免。特別的是，可能有以半導體堆疊圖案化之特徵的最小尺寸(臨界尺寸)和此些特徵間的間距之間的權衡。
本發明說明自對準閘極邊緣和局部互連結構及製造自對準閘極邊緣及局部互連結構的方法。於實例中，半導體結構包括配置在基板上方且具有一長度於第一方向上之半導體鰭部。閘極結構係配置在該半導體鰭部之上，該閘極結構於正交於該第一方向之第二方向上具有在第二端對面之第一端。一對閘極邊緣隔離結構係以該半導體鰭部為中心。該對閘極邊緣隔離結構的第一者係直接配置鄰接於該閘極結構的該第一端，及該對閘極邊緣隔離結構的第二者係直接配置鄰接於該閘極結構的該第二端。
100‧‧‧配置
102‧‧‧裝置
104‧‧‧裝置
106‧‧‧半導體鰭部
108‧‧‧半導體鰭部
110‧‧‧閘極電極
112‧‧‧閘極電極
114‧‧‧溝槽接觸(TCN)
116‧‧‧溝槽接觸(TCN)
118‧‧‧端對端間距
200‧‧‧塊狀半導體基板
202‧‧‧半導體鰭部
202A‧‧‧半導體鰭部
202B‧‧‧第二半導體鰭部
210‧‧‧閘極介電層
212‧‧‧虛擬閘極層
214‧‧‧隔離區
216‧‧‧虛擬閘極端
218‧‧‧箭頭區
220‧‧‧N型閘極電極
222‧‧‧P型閘極電極
224‧‧‧P/N接面
226‧‧‧箭頭區
240‧‧‧局部互連結構
242‧‧‧硬掩膜
300‧‧‧塊狀半導體基板
302‧‧‧鰭部
302A‧‧‧第一半導體鰭部
302B‧‧‧第二半導體鰭部
304‧‧‧硬掩膜層
306‧‧‧墊氧化物層
310‧‧‧閘極介電層
312‧‧‧虛擬間隔層
314‧‧‧虛擬間隔層
320‧‧‧N型閘極電極
322‧‧‧P型閘極電極
340‧‧‧局部互連結構
342‧‧‧硬掩膜
400‧‧‧塊狀半導體基板
402‧‧‧鰭部
404‧‧‧虛擬間隔層
406‧‧‧隔離結構
408‧‧‧閘極電極堆疊
410‧‧‧閘極介電層
412‧‧‧金屬閘極電極
414‧‧‧溝槽接觸
416‧‧‧介電間隔層
500A‧‧‧半導體裝置
500B‧‧‧半導體裝置
502‧‧‧半導體鰭部
504‧‧‧短自對準隔離結構
506‧‧‧閘極
508‧‧‧溝槽接觸
510‧‧‧上隔離結構
512‧‧‧溝槽接觸局部互連結構
514‧‧‧閘極局部互連結構
552‧‧‧半導體鰭部
554‧‧‧高自對準隔離結構
556‧‧‧閘極
558‧‧‧溝槽接觸
562‧‧‧局部互連結構
564‧‧‧閘極局部互連結構
600‧‧‧基板
602‧‧‧半導體鰭部
604‧‧‧鈍化層
606‧‧‧虛擬閘極層
608‧‧‧硬掩膜層
610‧‧‧淺溝槽隔離(STI)層
612‧‧‧線性介電層
614‧‧‧STI結構
616‧‧‧虛擬閘極介電層
616‧‧‧鰭部FET“帽”
618‧‧‧間隔層
618A‧‧‧分開的間隔層
618B‧‧‧連續的間隔層
620A‧‧‧部分
620B‧‧‧部分
622‧‧‧介電材料層
624‧‧‧自對準端蓋隔離壁
626‧‧‧硬掩膜層
628‧‧‧最終端蓋隔離罩
700A‧‧‧基本結構
700B‧‧‧基本結構
700C‧‧‧基本結構
700D‧‧‧基本結構
702A‧‧‧鰭部
702B‧‧‧鰭部
702C‧‧‧鰭部
702D‧‧‧鰭部
704A‧‧‧虛擬閘極層
704B‧‧‧虛擬閘極層
704C‧‧‧虛擬閘極層
704D‧‧‧虛擬閘極層
705C‧‧‧第二虛擬層
706A‧‧‧硬掩膜
706B‧‧‧硬掩膜
706C‧‧‧硬掩膜
706D‧‧‧高硬掩膜
708B‧‧‧自對準閘極邊緣隔離結構
708C‧‧‧自對準閘極邊緣隔離結構
708D‧‧‧自對準閘極邊緣隔離結構
800‧‧‧半導體結構或裝置
802‧‧‧基板
804‧‧‧突出鰭部部分
804A‧‧‧源極及汲極區
804B‧‧‧源極及汲極區
805‧‧‧次鰭部區
806‧‧‧隔離區
808‧‧‧閘極結構
814‧‧‧閘極接觸
820‧‧‧自對準閘極邊緣隔離結構
850‧‧‧閘極電極
852‧‧‧閘極介電層
854‧‧‧局部互連結構
860‧‧‧覆蓋金屬互連結構
870‧‧‧層間介電堆疊或層
880‧‧‧介面
900‧‧‧計算裝置
902‧‧‧主機板
904‧‧‧處理器
906‧‧‧通信晶片
圖1解說包括能提供端對端間距之以鰭部為基礎的半導體裝置之佈局的平面圖。
圖2A-2D解說習用鰭式場效電晶體(finFET)或三閘極過程製造方案中之重要的過程操作的剖面圖。
圖3A-3D解說依據本發明的實施例用於鰭式場效電晶體(finFET)或三閘極裝置的自對準閘極邊緣過程製造方案中之重要的過程操作的剖面圖。
圖4A-4G解說依據本發明的另一實施例之用於鰭式場效電晶體(finFET)或三閘極裝置的另一自對準閘極邊緣過程製造方案中之過程操作的剖面圖及對應頂視圖。
圖5A解說依據本發明的一個實施例之含有具有間距分割圖案化局部互連結構(LI)的自對準閘極/溝槽接觸端蓋(SAGE)之半導體裝置的一部分的剖面圖。
圖5B解說依據本發明的另一實施例之含有具有自對準局部互連結構(SAGELI)的自對準閘極/溝槽接觸端蓋(SAGE)之半導體裝置的一部分的剖面圖。
圖6A-6H解說依據本發明的實施例之自對準閘極端蓋的製作中之不同操作的傾斜三維剖面圖。
圖7A-7D解說依據本發明的實施例之用於提供局部互連結構製作的基礎之不同結構選擇的傾斜三維剖面圖。
圖8A解說依據本發明的實施例之具有自對準閘極邊緣隔離的非平面半導體裝置的剖面圖。
圖8B解說依據本發明的實施例沿著圖8A的半導體裝置的a-a’軸線所取得之平面圖。
圖9解說依據本發明的一個實作之計算裝置。
進行說明自對準閘極邊緣和局部互連結構及製造自對準閘極邊緣和局部互連結構的方法。於以下說明中，許多特定細節被提出，諸如特定的集成和材料法則，以便提供本發明實施例的徹底了解。對於熟悉此項技術者而言將顯而易知的是，本發明的實施例可被實施而無需這些特定細節。於其它例子中，諸如積體電路設計佈局之熟知特徵不再詳述以致不會不必要地混淆。而且，將了解到，圖式中所示之不同實施例係解說性表示且不必要按比例繪製。
本發明的一或多個實施例係有關半導體結構或裝置，具有該半導體結構或裝置的閘極電極的一或多個閘極邊緣結構(例如，作為閘極隔離區)。一或多個實施例係有關用於此種閘極電極結構之局部互連結構的製作。此外，亦說明以自對準方式製作閘極邊緣隔離結構的方法及/或製作局部互連結構的方法。於一或多個實施例中，自對準閘極邊緣及/或局部互連結構係依據互補式金氧半導體(CMOS)裝置而被製作用於邏輯電晶體。
為了提供內文，閘極端蓋的比例縮放及溝槽接觸(TCN)端蓋區為有助於改善電晶體佈局區域和密度之重要的貢獻者。閘極和TCN端蓋區指的是半導體裝置的擴散區/鰭部的閘極和TCN重疊。作為實例，圖1解說包括能提供端對端間距之以鰭部為基礎的半導體裝置之佈局100的平面圖。參照圖1，第一及第二半導體裝置102 及104係分別基於半導體鰭部106及108。每一個裝置102及104分別具有閘極電極110或112。此外，每一個裝置102及104各自具有溝槽接觸(TCN)114及116分別在鰭部106及108的源極及汲極區。閘極電極110及112與TCN 114及116各自具有端蓋，其係分別位離對應鰭部106及108。
再次參照圖1，典型上，閘極和TCN端蓋必須包括光罩對位(registration)誤差的容許度以確保用於最差情況的光罩對位不正(mis-registration)之穩健的電晶體操作，而留有端對端間距118。因此，對於改善電晶體佈局密度不可少的另一重要設計規則為兩個相向的相鄰端蓋之間的間距。然而，“2*端蓋(Endcap)+端對端間距(End-to-End Spacing)”的參數變得越來越難以使用光刻圖案化來比例縮放以符合新技術的比例縮放要求。特別是，由於TCN與閘極電極間之較長的重疊長度，需要考慮到光罩對位誤差之附加端蓋長度亦增加閘極電容值，因此增加產品動能消耗且降低性能。先前解決方案已集中在改善對位預算(budget)及圖案化或解析度改善以致使端蓋尺寸及端對端間距的縮小。
據本發明的實施例，說明提供給半導體鰭部的自對準閘極端蓋及TCN重疊而無需考慮到光罩對位之方法。於一此種實施例中，可棄式間隔層係製作在決定閘極端蓋及接觸重疊尺寸之半導體鰭部邊緣上。間隔層界定的端蓋過程能夠使閘極和TCN端蓋區自對準到半導體鰭 部且因此不需額外的端蓋長度以對光罩對位不正負責。而且，文中所述的方法不需光刻圖案化在先前所需階段，因此閘極和TCN端蓋/重疊尺寸保持固定，導致裝置對裝置可變性於電參數中之改善(亦即，減小)。
為了提供並列的比較，圖2A-2D解說習用鰭式FET或三閘極過程製造方案中之重要的過程操作的剖面圖，而圖3A-3D解說依據本發明的實施例之用於鰭式FET或三閘極裝置的自對準閘極邊緣過程製造方案中之重要的過程操作的剖面圖。
參照圖2A及3A，諸如塊狀單晶矽基板之塊狀半導體基板200或300係提供分別具有鰭部202或302蝕刻於其中。於實施例中，鰭部係直接形成於塊狀基板200或300中且，確切的說，係與塊狀基板200或300連續形成。將領會到，在塊狀基板200或300內，淺溝槽隔離結構可被形成於鰭部之間。參照圖3A，諸如氮化矽硬掩膜層之硬掩膜層304及諸如二氧化矽層之墊氧化物層306保持在接著圖案化的鰭部302頂上以形成鰭部302。相比之下，參照圖2A，此種硬掩膜層及墊氧化物層已被移除。
參照圖2B，虛擬或永久閘極介電層210係形成在半導體鰭部202的外露表面上，及虛擬閘極層212係形成在最終的結構之上。相比之下，參照圖3B，虛擬或永久閘極介電層310係形成在半導體鰭部302的外露表面上，及虛擬間隔層312係形成而相鄰於最終的結構。
參照圖2C，閘極端蓋切割圖案化被執行及隔離區214係形成在最終圖案化的虛擬閘極端216。於習用過程方案中，較大的閘極端蓋必需被製作以考慮到閘極光罩對位不正，如箭頭區218所示。相比之下，參照圖3C，自對準隔離區314係透過提供隔離層而被形成在圖3B的結構之上，例如，透過沉積及平面化。於一個此種實施例中，自對準閘極端蓋過程不需額外的空間用於光罩對位，如圖2C及3C中所比較者。
參照圖2D，圖2C的虛擬閘極層212係以永久閘極電極來取代。於虛擬閘極介電層的使用的例子中，此種虛擬閘極介電層於這過程中亦可由永久閘極介電層來予以取代。於所示的特定實例中，執行雙金屬閘極取代過程以提供N型閘極電極220在第一半導體鰭部202A之上及提供P型閘極電極222在第二半導體鰭部202B之上。N型閘極電極220及P型閘極電極222係形成在閘極邊緣隔離結構214之間，但形成它們符合之P/N接面224。P/N接面224的精確位置可視對位不正而改變，如箭頭區226所示。
相比之下，參照圖3D，硬掩膜層304及墊氧化物層306被移除，及圖3C的虛擬間隔層314係以永久閘極電極來取代。於虛擬閘極介電層的使用的例子中，此種虛擬閘極介電層於此過程中亦可由永久閘極介電層來予以取代。於所示的特定實例中，執行雙金屬閘極取代過程以提供N型閘極電極320在第一半導體鰭部302A之上及 提供P型閘極電極322在第二半導體鰭部302B之上。N型閘極電極320及P型閘極電極322係形成在閘極邊緣隔離結構314之間且亦由閘極邊緣隔離結構314所分開。
再次參照圖2D，局部互連結構240可被製作成接觸N型閘極電極220及P型閘極電極222以提供P/N接面224附近的導電路徑。同樣地，參照圖3D，局部互連結構340可被製作成接觸N型閘極電極320及P型閘極電極322以提供導電路徑在其間的介入隔離結構314之上。參照圖2D及3D，硬掩膜242或342可被分別地形成在局部互連結構240或340上。
於另一態樣中，硬掩膜及墊氧化物層可能不會保持在圖案化發現頂上遍及虛擬間隔層及自對準閘極邊緣隔離結構製作過程。明確的說，相對於虛擬間隔層的高度之半導體鰭部的高度可能需要以另一方式差異化。作為實例，圖4A-4G解說依據本發明的另一實施例之用於鰭式FET或三閘極裝置的另一自對準閘極邊緣過程製造方案中之過程操作的剖面圖及對應頂視圖。
參照圖4A，諸如塊狀單晶矽基板之塊狀半導體基板400係提供具有蝕刻於此之鰭部402。於實施例中，鰭部402係直接形成於塊狀基板400中且，確切的說，係與塊狀基板400連續形成。將領會到，在基板400內，淺溝槽隔離結構可形成於鰭部之間。於一個實施例中，來自圖案化鰭部402之人工製品，諸如硬掩膜層及墊氧化物層已被移除，如圖4A所示。
參照圖4B，虛擬間隔層404係沿著鰭部402的側壁形成。於實施例中，虛擬間隔層404係透過最後使鰭部402的頂表面外露之沉積及蝕刻過程所形成。將領會到，鰭部402可在虛擬間隔層404的形成之前例如，透過虛擬閘極介電層的沉積或生長來予以鈍化。於一個實施例中，鰭部402係鈍化有二氧化矽層之矽鰭部，及虛擬間隔層係由氮化矽或相同材料所製成。於另一實施例中，然而，鰭部402不被鈍化於此階段時。
參照圖4C，隔離結構406係形成在圖4B的結構的開放區中。於實施例中，隔離結構406係透過介電膜在圖4B的結構上的沉積及接著平面化(例如，透過化學機械拋光)所形成。於特別實施例中，隔離結構係由諸如但不限於氧化矽、氮化矽、碳化矽或其組合之材料組成。
參照圖4D，鰭部402相對於隔離結構406的高度及相對於虛擬間隔層404的高度係凹陷的。於實施例中，凹陷係透過選擇性蝕刻過程來予以執行。於一個此種實施例中，先形成在鰭部402上之鈍化層係在鰭部402的凹陷之前或期間被移除。
參照圖4E，虛擬間隔層404係移除自圖4D的結構。於實施例中，該移除係透過使用選擇性蝕刻過程來予以執行。於一個此種實施例中，隔離結構406係由氧化矽組成，鰭部402係由矽組成，及選擇性移除的虛擬間隔層係由氮化矽組成。
參照圖4F，閘極電極堆疊408係形成於移除虛擬間隔層404之位置且沿著凹陷的鰭部402的頂表面。於實施例中，閘極電極堆疊408包括諸如高k閘極介電層之一致閘極介電層410及金屬閘極電極412。圖4F的剖面圖係沿著圖4F的頂視圖的a-a’軸線所取得。將了解到，然而，頂視圖係有些更深入該結構取得以便顯示整個鰭部402。實際上，金屬閘極電極412於頂視圖中將覆蓋鰭部402。
參照圖4G，溝槽接觸414係形成相鄰至閘極電極堆疊408且沿著凹陷的鰭部402的頂表面。於實施例中，溝槽接觸414係用於接觸鰭部402內的源極及汲極區，且係透過介電間隔層416而與閘極電極堆疊408分開。圖4G的剖面圖係沿著圖4G的頂視圖的b-b’軸線所取得。將了解到，然而，頂視圖係有些更深入該結構取得以便顯示整個鰭部402。實際上，溝槽接觸414於頂視圖中將覆蓋鰭部402。
於另一態樣中，再次參照圖3D，於實施例中，以上方法的一或多者需要附加局部互連結構層(LI)在閘極及溝槽接觸(TCN)以連接相鄰閘極和TCN電極。於一個此種實施例中，此種局部互連結構必須重疊閘極和TCN，不會產生到閘極(CTG)短路之接觸。相比之下，局部互連結構的製作可能需要在具有良好CTG短邊際之閘極間距的1/2之線路的圖案化，而保持穩健的LI到TCN接觸。因此，LI及閘極或TCN之間的對準係另一 困難的圖案化問題。相比之下，依據本發明的實施例，為了提出以上關心，提供局部互連結構線路的製作方案，該等線路自對準到閘極和TCN而不需考慮到對位不正。該方法涉及沿著較高堆疊之間隔層的製作，其包括虛擬閘極及硬掩膜且其延伸在自對準閘極端蓋上方。於一個此種實施例中，間隔層供作為分開閘極及接觸之連續的自對準壁。二個附加的具有對照蝕刻特性之介電材料可被使用作為硬掩膜以考慮到選擇性開放閘極LI(LIG)及TCN-LI(LIT)。
作為實例，圖5A解說依據本發明的一個實施例之含有具有間距分割圖案化局部互連結構(LI)的自對準閘極/溝槽接觸端蓋(SAGE)之半導體裝置的一部分的剖面圖。相比之下，圖5B解說依據本發明的另一實施例之含有具有自對準局部互連結構(SAGELI)的自對準閘極/溝槽接觸端蓋(SAGE)之半導體裝置的一部分的剖面圖。
參照圖5A，半導體裝置500A包括半導體鰭部502。複數個短自對準隔離結構504分開交替的閘極506及溝槽接觸508區。上隔離結構510分開交替的溝槽接觸局部互連結構512及閘極局部互連結構514。溝槽接觸局部互連結構512及閘極局部互連結構514係透過間距分割圖案化予以形成以調整對位不正，如圖5A所示。將了解到，介電蓋可形成在溝槽接觸局部互連結構512及閘極局部互連結構514上，亦如圖5A所示。
參照圖5B，半導體裝置500B包括半導體鰭部552。複數個高自對準隔離結構554分開交替的閘極556及溝槽接觸558區。相同的隔離結構554亦分開交替的溝槽接觸局部互連結構562及閘極局部互連結構564。溝槽接觸局部互連結構512及閘極局部互連結構514係形成而無需使用如圖5A的例子所需之附加光刻操作。將了解到，如圖5B所描繪的，介電蓋可形成在溝槽接觸局部互連結構562及閘極局部互連結構564上。亦將了解到，於實施例中，溝槽接觸局部互連結構512及閘極局部互連結構514製作不同時間，用來形成每一者之過程在以溝槽接觸局部互連結構512及閘極局部互連結構514的實際永久材料取代之前取得使用塞/硬掩膜層作為佔位符的優點。再者，雖然圖5B中所有位置係顯示如具有閘極局部互連結構或溝槽接觸局部互連結構，不是所有局部需要選定用於局部互連結構。於未選定的位置，介電插塞或硬掩膜可保留(亦即，選定用於在某些位置的移除)。
作為示範性方法，圖6A-6H解說依據本發明的實施例之自對準閘極端蓋的製作中之不同操作的傾斜三維剖面圖。圖7A-7D解說依據本發明的實施例之用以提供局部互連結構製作的基礎之不同結構選擇的傾斜三維剖面圖。
參照圖6A，複數個半導體鰭部602係透過圖案化諸如單晶矽基板之基板600來予以形成，及該圖案化可能包含間距二等分或間距四等分圖案化。更者，鈍化層 604、虛擬閘極層606(諸如，多晶矽層)及硬掩膜層608係在鰭部602圖案化期間被圖案化。
參照圖6B，淺溝槽隔離(STI)層610係形成在圖6A的結構上。於實施例中，淺溝槽隔離(STI)層610包括二氧化矽且係透過化學氣相沉積(CVD)及接著化學機械平面化(CMP)來予以形成。於一個實施例中，STI結構包括襯介電層612，如圖6B所示。
參照圖6C，圖6B的STI層610係凹陷以形成STI結構614(可能包括線性介電層)及虛擬閘極介電層616係形成在最終結構上。於一個此種實施例中，虛擬閘極介電層616係透過沉積來予以形成且被進一步沉積在STI結構614上，如所示。更者，硬掩膜層608可被移除，亦如所示。
參照圖6D，間隔層618係沿著圖6C的結構的突出部的側壁而被形成。於實施例中，間隔層618係透過沉積及接著各向異性蝕刻過程而被形成。於此種實施例中，間隔層係由沉積端晶矽所組成。取決於某些鰭部602之間的間距，一些間隔層618係與所有其它間隔層分開，而某些間隔層係與另一間隔層連續。作為實例，部分620A具有分開的間隔層618A，而部620B包括一對連續的間隔層618B。因此，共同地參照圖6A-6D，鰭式FET“帽(hat)”及虛擬閘極多晶係以標準間距分割鰭部圖案化過程予以圖案化，及間隔層係產生在圖案化鰭部多晶柱的二側面上。
參照圖6E，圖6D的間隔層618之間的間隙係以介電材料層622所充填以產生電晶體隔離。於實施例中，介電材料係由氮化矽材料所組成。
參照圖6F，介電材料層622係平面化(例如，透過CMP)以使虛擬閘極層606及對應間隔層618外露。於實施例中，虛擬閘極層606及對應間隔層618二者係由多晶矽組成。該過程形成自對準端蓋隔離壁624。
參照圖6G，第二虛擬層及硬掩膜堆疊或高硬掩膜僅被沉積且使用間距分割閘極圖案化而圖案化(圖6G中的項目626所示之二情況)在圖6H的結構上。於實施例中，至於使用虛擬層及硬掩膜之情況，虛擬層係由多晶矽組成。
參照圖6H，對於硬掩膜層626、隔離壁624及鰭式FET“帽”616(例如，保留自虛擬閘極介電層)有選擇性之各向異性蝕刻被執行以提供圖案化線路及最終端蓋隔離罩628之間的直線輪廓。雖然未顯示出，接在閘極間隔層形成、N型或P型源極汲極形成及閘極電極取代(例如，具有高k金屬閘極)以後，導電材料可被形成於端蓋隔離罩628中以提供溝槽接觸。且，於隔離壁具有足夠高度之例子中，可製作自對準局部互連結構線路，以下說明其與圖7C及7D相關聯之實例。
為了提供初始比較，圖7A解說無自對準閘極邊緣隔離之基本結構700A的傾斜三維剖面圖。參照圖7A，複數個鰭部702A具有虛擬閘極層704A及圖案化在 其上之對應硬掩膜706A。於局部互連結構的後續製作中，將必須使用間距分割圖案化方案。
圖7B解說具有自對準閘極邊緣隔離之基本結構700B的傾斜三維剖面圖。參照圖7B，複數個鰭部702B具有虛擬閘極層704B及圖案化於其上之對應硬掩膜706B。自對準閘極邊緣隔離結構708B係形成在鰭部702B的不同分組之間。然而，硬掩膜706B相較於自對準閘極邊緣隔離結構708B係相對短的。相比之下，於局部互連結構的後續製作中，將必須使用間距分割圖案化方案。
圖7C解說具有自對準閘極邊緣隔離之基本結構700C的傾斜三維剖面圖。參照圖7C，複數鰭部702C具有虛擬閘極層704C、對應第二虛擬層705C及圖案化在其上之對應硬掩膜706C。自對準閘極邊緣隔離結構708C係形成在鰭部702C的不同分組之間。硬掩膜706C與第二虛擬層705C一起的高度相較於自對準閘極邊緣隔離結構708C係相對高的。相比之下，於局部互連結構的後續製作中，自對準局部互連結構方案可使用。
圖7D解說具有自對準閘極邊緣隔離之基本結構700D的傾斜三維剖面圖。參照圖7D，複數鰭部702D具有虛擬閘極層704D及圖案化於其上之對應高硬掩膜706D。自對準閘極邊緣隔離結構708D係形成在鰭部702D的不同分組之間。高硬掩膜706D的高度相較於自對準閘極邊緣隔離結構708D的高度係相對高的。相比之下，於局部互連結構的後續製作中，可使用自對準局部互 連結構方案。
更一般而言，文中所述的一或多個實施例提供用於區域比例化、降低電容及/或消除諸如閘極切割光罩的不同臨界前端光罩之方法。於一個此種實施例中，最小電晶體的寬度可透過實施文中所述的一或多個方法而減小達上至30%。更小的電晶體尺寸減小閘極和TCN之間的電容及其它寄生電容。不需額外的產生端蓋、接觸及局部互連結構線路因此消除標準過程中的此種特徵所需之許多光罩的光罩步驟。
更明確而言，上述之一或多個實施例的主要特徵可包括以下一或多者：(1)閘極端蓋係自鰭部邊緣至隔離邊緣之距離。這距離係由間隔層寬度所界定且係相同尺寸用於電晶體。無需光刻圖案化來界定端蓋，因此端蓋中沒有考慮到光罩對位之需要。(2)鰭部的TCN重疊係由間隔層寬度所決定且亦不受光罩對位所影響。(3)局部互連結構線路係透過使用閘極圖案化線路在電晶體隔離壁上方對閘極和TCN自對準以形成可依次選擇性開啟一個之三個不同硬掩膜。實施例可應用於7nm節點產生，例如，以改善電晶體佈局密度及閘極電容(動態能源及性能改善)且減少總光罩數。
將領會到，起因於以上示範性處理方案之結構可以相同或類似形式使用於後續處理操作以完成裝置製作，諸如PMOS及NMOS裝置製作。作為所完成裝置的實例，圖8A及8B分別解說依據本發明的實施例之具有 自對準閘極邊緣隔離的非平面半導體裝置的剖面圖及平面圖(沿著剖面圖的a-a’軸線所取得)，及如建構在與圖3D關聯所述之結構上。
參照圖8A，半導體結構或裝置800包括形成自基板802且在隔離區806內之非平面主動區(例如，包括突出鰭部部分804及次鰭部區805)。閘極結構808係配置在非平面主動區的突出鰭部部分804上及在隔離區806的一部分上。如所示，閘極結構808包括閘極電極850及閘極介電層852。於一個實施例中，雖然未顯示出，閘極結構808亦可包括介電蓋層。閘極結構808係由自對準閘極邊緣隔離結構820所分開。局部互連結構854耦合而鄰接閘極結構808。自此透視圖亦看到閘極接觸814和覆蓋閘極接觸通孔816以及覆蓋金屬互連結構860，其所有皆被配置於層間介電堆疊或層870。亦自圖8A的透視圖所視，於一個實施例中，閘極接觸814係配置在非平面主動區之上。亦如圖8A所示，介面880存在於突出鰭部部分804及次鰭部區805的摻雜輪廓之間，雖然其它實施例未包括此種介面於這些區之間的摻雜輪廓中。
參照圖8B，閘極結構808係顯示如配置在突出鰭部部分804之上，如由自對準閘極邊緣隔離結構820所隔離。突出鰭部部分804的源極及汲極區804A與804B係顯示於此透視圖中，雖然了解到這些區將與溝槽接觸結構重疊。於一個實施例中，源極及汲極區804A與804B 為突出鰭部部分804的原始材料的摻雜部。於另一實施例中，突出鰭部部分804的材料被移除且以另一半導體材料來取代，例如，透過磊晶沉積。在任一情況中，源極及汲極區804A與804B可延伸在介電層806的高度下方，亦即，進入次鰭部區805。
於實施例中，半導體結構或裝置800為非平面裝置，諸如但不受限於鰭式FET或三閘極裝置。於此種實施例中，對應的半導體通道區係由三維體組成或被形成於三維體中。於一個此種實施例中，閘極結構808圍繞至少三維體的頂面及一對側壁。
基板802可由可承受製程且其中電荷可轉移之半導體材料所組成。於實施例中，基板802係由結晶矽、矽/鍺或摻有諸如但不受限磷、砷、硼或其組合的載流子之鍺層所組成之塊狀基板以形成主動區804。於一個實施例中，塊狀基板802中之矽原子的濃度係大於97%。於另一實施例中，塊狀基板802係由成長在不同結晶基板頂上之磊晶層所組成，例如，成長在硼摻有塊狀矽單晶基本頂上之矽磊晶層。塊狀基板802可替代地由III-V族材料所組成。於實施例中，塊狀基板802係由諸如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、銻化銦鎵、銻化鋁鎵、磷化銦鎵或其組合之III-V材料所組成。於一個實施例中，塊狀基板802係由III-V材料所組成及載流子摻雜劑雜質原子係諸如但不限於碳、矽、鍺、氧、硫、硒或碲的數者。
隔離區806可由適合於最終電隔離之材料所組成，或促成永久閘極結構的數部分自下層塊狀基板的隔離或隔離形成在下層塊狀基板內之主動區，諸如隔離鰭部主動區。例如，於一個實施例中，隔離區806係由諸如但不限於二氧化矽、氧氮化矽、氮化矽或碳摻雜氮化矽所組成。
自對準閘極邊緣隔離結構820可由適合於最終電隔離之材料所組成，或促成永久閘極結構的數部分相互的隔離。例如，於一個實施例中，隔離區806係由諸如但不限於二氧化矽、氧氮化矽、氮化矽或碳摻雜氮化矽之介電材料所組成。
閘極結構808可以包括閘極介電層852及閘極電極層850之閘極電極堆疊所組成。於實施例中，閘極電極堆疊的閘極電極係由金屬閘極及閘極介電層係由高K材料所組成。例如，於一個實施例中，閘極介電層係由諸如但不限於氧化鉿、氧氮化鉿、矽酸化鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合之材料所組成。此外，閘極介電層的一部分可包括形成自基板802的頂幾層之原生氧化層。於實施例中，閘極介電層係由頂高k部及半導體材料的氧化物構成之下部所組成。於一個實施例中，閘極介電層係由氧化鉿的頂部及二氧化矽或氧氮化矽的底部所組成。
於一個實施例中，閘極電極係由諸如但不限 於氮化金屬、碳化金屬、矽化金屬、鋁化金屬、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物之金屬層所組成。於特定實施例中，閘極電極係由形成在金屬功函數設定層上方之非功函數設定填充材料所組成。
與閘極電極堆疊關聯之間隔層可由適合於最終電絕緣之材料所組成，或促成永久閘極結構與諸如自對準接觸之相鄰導電接觸的隔離。例如，於一個實施例中，間隔層係由諸如但不限於二氧化矽、氧氮化矽、氮化矽或碳摻雜氮化矽的介電材料所組成。
局部互連結構854、閘極接觸814及覆蓋閘極接觸通孔816可由導電材料所組成。於實施例中，該等接觸或通孔的一或多者係由金屬種類所組成。金屬種類可以是諸如鎢、鎳或鈷之純金屬，或可以是諸如金屬-金屬合金之合金或金屬-半導體合金(例如，諸如矽化物材料)。將了解到，硬掩膜層可於閘極接觸814未在其上之位置配置在局部互連結構854上。此外，局部互連結構854可透過光刻圖案化予以製作或於其它實施例中，可製作為自對準局部互連結構，如以更高版本的自對準閘極邊緣隔離結構820所對準。
於實施例中(雖未顯示)，提供結構800包含接觸圖案的形成，其係實質上完全對準到現有閘極圖案然而消除具有極緊的對位預算之光刻步驟的使用。於一個此種實施例中，這方法能夠致使本質上高選擇性濕式蝕刻的使用(例如，對習用實施的乾式或電漿蝕刻)以產生接 觸開口。於實施例中，接觸圖案係透過利用與接觸插塞光刻操作結合之現有閘極圖案予以形成。於一個實施例中，該方法能夠致使消除不同的重要光刻操作之需要以產生接觸圖案，如使用於習用方法中。於實施例中，溝槽接觸格未分開圖案化，但寧願形成在多晶(閘極)線路之間。例如，於一個此種實施例中，溝槽接觸格係接著閘極光柵圖案化而形成但在閘極光柵切割之前。
此外者，閘極結構808可透過取代閘極過程來予以製作。於此種方案中，諸如多晶矽之虛擬閘極材料或氮化矽柱材料可被移除且以永久閘極電極材料所取代。於一個此種實施例中，永久閘極介電層亦被形成於此過程中，如對於自較早處理完成所反對的。於實施例中，虛擬閘極係透過乾式蝕刻或濕式蝕刻過程予以移除。於一個實施例中，虛擬閘極係由多晶矽或非晶矽所組成且以包括SF6的使用之乾式蝕刻過程來予以移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成且係以包括水性NH4OH或四甲基氫氧化銨的使用之濕式蝕刻過程來予以移除。於一個實施例中，虛擬閘極係由氮化矽所組成且係以包括水性磷酸之濕式蝕刻來予以移除。
於實施例中，本文所述之一或多個方法實質上考慮與虛擬及取代接觸過程結合之虛擬及取代接觸過程以達成結構800。於一個此種實施例中，取代接觸過程係在取代閘極過程之後實施以允許永久閘極堆疊的至少一部分的高溫退火。例如，於特定的此種實施例中，例如，在 形成閘極介電層之後永久閘極結構的至少一部分的退火係實施在大於約攝氏600度之溫度。該退火係實施在永久接觸的形成之前。
再次參照圖8A，於實施例中，半導體裝置具有接觸形成在主動區之上之閘極電極的數部分之接觸結構。通常，在(例如，除了)形成閘極接觸結構(諸如，通孔)在閘極的主動區之上且於如溝槽接觸通孔之相同層中，本發明的一或多個實施例包括先使用閘極對準溝槽接觸過程。此種過程可被實施以形成用於半導體結構製作之溝槽接觸結構，例如，用於積體電路製作。於實施例中，溝槽接觸圖案係形成如對準於現有閘極圖案。相比之下，習用方法典型地包含具有對於與選擇性接觸蝕刻結合之現有閘極圖案之光刻接觸圖案的緊密對位之附加光刻過程。例如，習用過程可包括具有接觸特徵的分開圖案化之多晶(閘極)格的圖案化。
圖9解說依據本發明的一個實作之計算裝置900。計算裝置900收置主機板902。主機板902可包括數個組件，包括但不限於處理器904及至少一通信晶片906。處理器904係物理且電氣地耦合至主機板902。於一些實作中，該至少一通信晶片906亦物理且電氣地耦合至主機板902。於進一步實施例中，為處理器904的一部分。
取決於它的應用，計算裝置900可包括可或不可物理且電氣地耦合至主機板902之其它組件。這些其 它組件包括但不限於易失性記憶體(例如，DRAM)、非易失性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速器、陀螺儀、揚聲器、相機及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位影音光碟(DVD)、等等)。
通信晶片906能夠致使無線通信用於資料至和自計算裝置900的轉移。術語“無線”及它的衍生物可用來說明電路、裝置、系統、方法、技術、通信通道等，其可經由非固態媒體利用調變的電磁輻射傳送資料。該術語未隱含的是，相關裝置不含任何電線，雖然於一些實施例中它們可能不會。通信晶片906可實施一些無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及稱為3G、4G、5G和更高之任何無線協定。計算裝置900可包括複數個通信晶片906。例如，第一通信晶片906可專用於諸如Wi-Fi及藍芽之較短範圍的無線通信及第二通信晶片906可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它之較長範圍的無線通信。
計算裝置900的處理器904包括封裝在處理器904內之積體電路晶粒。於本發明的某些實作中，處理器的積體電路晶粒包括一或多個裝置，諸如依據本發明的實作所建構之MOS-FET電晶體。術語“處理器”可意指處理來自暫存器及/或記憶體之電子資料之任何裝置或裝置的一部分以將該電子資料轉換成可儲存於暫存器及/或記憶體中之其它電子資料。
通信晶片906亦包括封裝在通信晶片906內之積體電路晶粒。依據本發明的另一取代，通信晶片的積體電路晶粒包括一或多個裝置，諸如依據本發明的實作所建構之MOS-FET電晶體。
於進一步實作中，收置在計算裝置900內之另一組件可含有包括諸如依據本發明的實作所建構之MOS-FET電晶體之一或多個裝置之積體電路晶粒。
於各種實作中，計算裝置900可以是膝上型、輕省筆電、筆電、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位視訊記錄器。於進一步實作中，計算裝置900可以是處理資料之任何其它裝置。
因此，本發明的實施例包括自對準閘極邊緣和局部互連結構及自對準閘極邊緣和局部互連結構的方法。
於實施例中，半導體結構包括半導體鰭部，配置在基板上方且具有於第一方向上之長度。閘極結構係配置在該半導體鰭部之上，該閘極結構於正交於該第一方向之第二方向中具有在第二端對面之第一端。一對閘極邊緣隔離結構係以該半導體鰭部為中心。該對閘極邊緣隔離結構的第一者係直接配置鄰接於該閘極結構的該第一端，及該對閘極邊緣隔離結構的第二者係直接配置鄰接於該閘極結構的該第二端。
於一個實施例中，半導體結構另包括源極及汲極區，係配置於該半導體鰭部中，在該閘極結構的任一側上。第一溝槽接觸係配置在該源極區之上及第二溝槽接觸係配置在該汲極區之上。該第一及第二溝槽接觸的每一者於該第二方向上具有在第二端對面之第一端。該對閘極邊緣隔離結構的該第一者係直接配置鄰接於該第一溝槽接觸的該第一端和鄰接於該第二溝槽接觸的該第一端。該對閘極邊緣隔離結構的該第二者係直接配置鄰接於該第一溝槽接觸的該第二端和鄰接於該第二溝槽接觸的該第二端。
於一個實施例中，該半導體結構另包括第二半導體鰭部，係配置在該基板上方且具有於該第一方向上之長度，該第二半導體鰭部與該第一半導體鰭部分隔開。第二閘極結構係配置在該第二半導體鰭部之上，該第二閘極結構係於該第二方向上具有在第二端對面之第一端。該對閘極邊緣隔離結構的該第二者係直接配置鄰接於該第二閘極結構的該第一端。第三閘極邊緣隔離結構係直接配置 鄰接於該第二閘極結構的該第二端。該第三閘極邊緣隔離結構和該對閘極邊緣隔離結構的第二者係以該半導體鰭部為中心。
於一個實施例中，半導體結構另包括局部互連結構，係配置在該第一及第二閘極結構上方且電耦合該第一及第二閘極結構。
於一個實施例中，該局部互連結構係與該對閘極邊緣隔離結構和該第三閘極邊緣隔離結構自對準。
於一個實施例中，該閘極結構為N型閘極結構，及該第二閘極結構為P型閘極結構。
於一個實施例中，該閘極結構包含高k閘極介電層及金屬閘極電極。
於一個實施例中，該對閘極邊緣隔離結構包含選自以氧化矽、氮化矽、碳化矽及其組合所組成的群組中之材料。
於實施例中，半導體結構包括半導體鰭部，配置在基板上方且具有一長度。交替源極/汲極和通道區係配置於該半導體鰭部的該長度中，每一源極/汲極區具有配置在該半導體鰭部之上之關聯的溝槽接觸，且每一個通道區具有配置在該半導體鰭部之上之關聯的閘極結構。該半導體結構亦包括複數個閘極邊緣隔離結構。相鄰溝槽接觸及閘極結構係由該複數個閘極邊緣隔離結構的其中一個閘極邊緣隔離結構所分開。閘極局部互連結構，係配置在該等閘極結構的其中一者上方且於該複數個閘極邊緣隔 離結構的一對閘極邊緣隔離結構之間。
於一個實施例中，該半導體結構另包括介電蓋，係配置在該閘極局部互連結構上，該介電蓋配置在該複數個閘極邊緣隔離結構的該對閘極邊緣隔離結構之間。
於一個實施例中，該半導體結構另包括溝槽局部互連結構，係配置在該等溝槽接觸的其中一者上方且於該複數個閘極邊緣隔離結構的第二對閘極邊緣隔離結構之間。
於一個實施例中，該半導體結構另包括介電蓋，係配置在該溝槽接觸局部互連結構上，該介電蓋配置在該複數個閘極邊緣隔離結構的該第二對閘極邊緣隔離結構之間。
於一個實施例中，每一個閘極結構包含高k閘極介電層及金屬閘極電極。
於一個實施例中，該複數個閘極邊緣隔離結構的每一者包含選自以氧化矽、氮化矽、碳化矽及其組合所組成的群組中之材料。
於實施例中，半導體結構包括半導體鰭部，配置在基板上方且具有一長度。交替源極/汲極和通道區係配置於該半導體鰭部的該長度中，每一個源極/汲極區具有配置在該半導體鰭部之上之關聯的溝槽接觸，且每一個通道區具有配置在該半導體鰭部之上之關聯的閘極結構。該半導體結構亦包括複數個閘極邊緣隔離結構。相鄰的溝槽接觸及閘極結構係由該複數個閘極邊緣隔離結構的 一閘極邊緣隔離結構所分開。溝槽接觸局部互連結構係配置在該等溝槽接觸的其中一者上方且於該複數閘極邊緣隔離結構的一對閘極邊緣隔離結構之間。
於一個實施例中，該半導體結構另包括介電蓋，係配置在該溝槽接觸局部互連結構上，該介電蓋係配置在該複數個閘極邊緣隔離結構的該對閘極邊緣隔離結構之間。
於一個實施例中，每一個閘極結構包含高k閘極介電層及金屬閘極電極。
於一個實施例中，該複數個閘極邊緣隔離結構的每一者包含選自以氧化矽、氮化矽、碳化矽及其組合所組成的群組中之材料。
於實施例中，半導體結構的製造方法包含形成第一及第二平行半導體鰭部在基板上方。該方法亦包含形成虛擬間隔層鄰接該第一及第二半導體鰭部的每一者的側壁。該第一半導體鰭部的該等虛擬間隔層係與該第二半導體鰭部的該等虛擬間隔層呈非連續的。該方法亦包含形成隔離結構於該第一及第二半導體鰭部的該等虛擬間隔層之間。該方法亦包含移除該等虛擬間隔層。該方法亦包含形成第一取代閘極結構在該第一半導體鰭部之上及第二取代閘極結構在該第二半導體鰭部之上，其中，該第一及第二閘極結構係直接鄰接於該隔離結構，且由該隔離結構所相互分開。
於一個實施例中，該方法亦包含形成第一對 溝槽接觸在該第一半導體鰭部之上及第二對溝槽接觸在該第二半導體鰭部之上。該第一和第二對溝槽接觸係直接鄰接於該隔離結構，且由該隔離結構所相互分開。
於一個實施例中，該方法亦包含在形成隔離結構之後及在移除該等虛擬間隔層之前，使該第一及第二半導體鰭部凹入。
於一個實施例中，形成該等虛擬間隔層包含形成且蝕刻多晶矽層。
於一個實施例中，形成該隔離結構包含沉積且平面化選自以氧化矽、氮化矽、碳化矽及其組合所組成的群組中之材料。
於一個實施例中，形成該第一及第二取代閘極結構的其中一或二者包含高k閘極介電層及金屬閘極電極。
於一個實施例中，該方法亦包含形成局部互連結構在該第一及第二取代閘極結構上方且電耦合該第一及第二取代閘極結構。
800‧‧‧半導體結構或裝置
802‧‧‧基板
804‧‧‧突出鰭部部分
805‧‧‧次鰭部區
806‧‧‧隔離區
808‧‧‧閘極結構
814‧‧‧閘極接觸
816‧‧‧閘極接觸通孔
820‧‧‧自對準閘極邊緣隔離結構
850‧‧‧閘極電極
852‧‧‧閘極介電層
854‧‧‧局部互連結構
860‧‧‧覆蓋金屬互連結構
870‧‧‧層間介電堆疊或層
880‧‧‧介面

Claims (20)

  1. 一種積體電路結構，包含：沿著第一方向具有最長尺寸的第一鰭部；沿著該第一方向具有最長尺寸的第二鰭部；在該第一鰭部之上的第一閘極結構，該第一閘極結構沿著第二方向具有最長尺寸，該第二方向與該第一方向正交；在該第二鰭部之上的第二閘極結構，該第二閘極結構沿著該第二方向具有最長尺寸，該第二閘極結構沿著該第二方向與該第一閘極結構係不連續的，並且該第二閘極結構沿著該第二方向具有與該第一閘極結構之邊緣相面對的邊緣；沿著該第二方向在該第一閘極結構的該邊緣與該第二閘極結構的該邊緣之間並且與該第一閘極結構的該邊緣和該第二閘極結構的該邊緣相接觸的閘極邊緣隔離結構，該閘極邊緣隔離結構沿著該第一方向具有比該第一閘極結構和該第二閘極結構沿著該第一方向之長度更長的長度；以及橫向地鄰接於該閘極邊緣隔離結構並且與該閘極邊緣隔離結構相接觸的介電材料，而且該介電材料具有與該閘極邊緣隔離結構之組成不同的組成。
  2. 如申請專利範圍第1項的積體電路結構，其中，該第一閘極結構包含第一閘極介電層及第一閘極電極，且其中，該第二閘極結構包含第二閘極介電層及第二閘極電 極。
  3. 如申請專利範圍第2項的積體電路結構，其中，該閘極邊緣隔離結構係與該第一閘極結構的閘極介電層相接觸並且與該第二閘極結構的閘極介電層相接觸。
  4. 如申請專利範圍第3項的積體電路結構，其中，該閘極邊緣隔離結構係與該第一閘極結構的金屬閘極介電層相接觸並且與該第二閘極結構的金屬閘極介電層相接觸。
  5. 如申請專利範圍第2項的積體電路結構，其中，該第一閘極結構的該閘極介電層包含高k介電材料，且其中，該第二閘極結構的該閘極介電層包含高k介電材料。
  6. 如申請專利範圍第1項的積體電路結構，其中，該閘極邊緣隔離結構具有比該第一閘極結構之高度更高和比該第二閘極結構之高度更高的高度。
  7. 如申請專利範圍第6項的積體電路結構，另包含：設置在該第一閘極結構的一部分之上、在該閘極邊緣隔離結構的一部分之上、和在該第二閘極結構的一部分之上的局部互連。
  8. 如申請專利範圍第7項的積體電路結構，其中，該局部互連使該第一閘極結構電耦合至該第二閘極結構。
  9. 如申請專利範圍第8項的半導體結構，另包含：閘極接點，係在該局部互連在該第一閘極結構之上的一部分上，但不在該局部互連在該第二閘極結構之上的一 部分上。
  10. 如申請專利範圍第1項的積體電路結構，其中，該閘極邊緣隔離結構包含矽和氮。
  11. 一種積體電路結構的製造方法，該方法包含：形成沿著第一方向具有最長尺寸的第一鰭部；形成沿著該第一方向具有最長尺寸的第二鰭部；形成在該第一鰭部之上的第一閘極結構，該第一閘極結構沿著第二方向具有最長尺寸，該第二方向與該第一方向正交；形成在該第二鰭部之上的第二閘極結構，該第二閘極結構沿著該第二方向具有最長尺寸，該第二閘極結構沿著該第二方向與該第一閘極結構係不連續的，並且該第二閘極結構沿著該第二方向具有與該第一閘極結構之邊緣相面對的邊緣；形成沿著該第二方向在該第一閘極結構的該邊緣與該第二閘極結構的該邊緣之間並且與該第一閘極結構的該邊緣和該第二閘極結構的該邊緣相接觸的閘極邊緣隔離結構，該閘極邊緣隔離結構沿著該第一方向具有比該第一閘極結構和該第二閘極結構沿著該第一方向之長度更長的長度；以及形成橫向地鄰接於該閘極邊緣隔離結構並且與該閘極邊緣隔離結構相接觸的介電材料，而且該介電材料具有與該閘極邊緣隔離結構之組成不同的組成。
  12. 如申請專利範圍第11項的方法，其中，該第一 閘極結構包含第一閘極介電層及第一閘極電極，且其中，該第二閘極結構包含第二閘極介電層及第二閘極電極。
  13. 如申請專利範圍第12項的方法，其中，該閘極邊緣隔離結構係與該第一閘極結構的閘極介電層相接觸並且與該第二閘極結構的閘極介電層相接觸。
  14. 如申請專利範圍第13項的方法，其中，該閘極邊緣隔離結構係與該第一閘極結構的金屬閘極介電層相接觸並且與該第二閘極結構的金屬閘極介電層相接觸。
  15. 如申請專利範圍第12項的方法，其中，該第一閘極結構的該閘極介電層包含高k介電材料，且其中，該第二閘極結構的該閘極介電層包含高k介電材料。
  16. 如申請專利範圍第11項的方法，其中，該閘極邊緣隔離結構具有比該第一閘極結構之高度更高和比該第二閘極結構之高度更高的高度。
  17. 如申請專利範圍第16項的方法，另包含：形成設置在該第一閘極結構的一部分之上、在該閘極邊緣隔離結構的一部分之上、和在該第二閘極結構的一部分之上的局部互連。
  18. 如申請專利範圍第17項的方法，其中，該局部互連使該第一閘極結構電耦合至該第二閘極結構。
  19. 如申請專利範圍第18項的方法，另包含：形成閘極接點，係在該局部互連在該第一閘極結構之上的一部分上，但不在該局部互連在該第二閘極結構之上的一部分上。
  20. 如申請專利範圍第11項的方法，其中，該閘極邊緣隔離結構包含矽和氮。
TW106120024A 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法 TWI628795B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2013/076673 WO2015094305A1 (en) 2013-12-19 2013-12-19 Self-aligned gate edge and local interconnect and method to fabricate same
??PCT/US13/76673 2013-12-19

Publications (2)

Publication Number Publication Date
TW201735362A true TW201735362A (zh) 2017-10-01
TWI628795B TWI628795B (zh) 2018-07-01

Family

ID=53403397

Family Applications (6)

Application Number Title Priority Date Filing Date
TW103137443A TWI565057B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW109128110A TWI755033B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW108111023A TWI705567B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW107113364A TWI662705B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW105134078A TWI599042B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW106120024A TWI628795B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法

Family Applications Before (5)

Application Number Title Priority Date Filing Date
TW103137443A TWI565057B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW109128110A TWI755033B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW108111023A TWI705567B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW107113364A TWI662705B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法
TW105134078A TWI599042B (zh) 2013-12-19 2014-10-29 自對準閘極邊緣和局部互連結構及其製造方法

Country Status (8)

Country Link
US (5) US9831306B2 (zh)
EP (1) EP3084815A4 (zh)
JP (1) JP6325669B2 (zh)
KR (2) KR102241166B1 (zh)
CN (1) CN106415800B (zh)
MY (1) MY182653A (zh)
TW (6) TWI565057B (zh)
WO (1) WO2015094305A1 (zh)

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI529808B (zh) 2010-06-10 2016-04-11 Ａｓｍ國際股份有限公司 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
CN106415800B (zh) 2013-12-19 2020-04-14 英特尔公司 自对准栅极边缘和局部互连件及其制造方法
US9895715B2 (en) 2014-02-04 2018-02-20 Asm Ip Holding B.V. Selective deposition of metals, metal oxides, and dielectrics
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
KR102190477B1 (ko) * 2014-04-25 2020-12-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102185458B1 (ko) 2015-02-03 2020-12-03 에이에스엠 아이피 홀딩 비.브이. 선택적 퇴적
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
KR102320820B1 (ko) 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9853112B2 (en) * 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
CN107924944B (zh) * 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US9570580B1 (en) * 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
KR102532169B1 (ko) * 2015-12-22 2023-05-16 인텔 코포레이션 핀 기반 iii-v족/si 또는 ge cmos sage 통합
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
EP3437120B1 (en) * 2016-03-28 2020-11-18 INTEL Corporation Aligned pitch-quartered patterning for lithography edge placement error advanced rectification
CN109314045B (zh) 2016-04-18 2023-08-04 Asm Ip 控股有限公司 于基底上形成定向自组装层的方法
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
EP3244447A1 (en) 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US9805974B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Selective deposition of metallic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
CN107492572B (zh) 2016-06-13 2022-05-17 联华电子股份有限公司 半导体晶体管元件及其制作方法
US10164032B2 (en) * 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
EP3472867A4 (en) * 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
CN109417094B (zh) * 2016-07-01 2022-10-21 英特尔公司 自-对准栅极边缘三栅极和finFET器件
US10083961B2 (en) 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
DE112016007104T5 (de) * 2016-09-30 2019-04-18 Intel Corporation Dual-finne-endkappe für selbstjustierte (sage) architekturen
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
JP6923277B2 (ja) * 2016-12-23 2021-08-25 インテル・コーポレーション 高度なリソグラフィおよび自己組織化デバイス
DE102017118920B4 (de) 2016-12-30 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und dessen Herstellungsverfahren
US10026737B1 (en) 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
KR20180096850A (ko) 2017-02-20 2018-08-30 삼성전자주식회사 반도체 소자
KR102367493B1 (ko) * 2017-03-06 2022-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102314134B1 (ko) 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
US9935104B1 (en) * 2017-05-08 2018-04-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
US11170993B2 (en) 2017-05-16 2021-11-09 Asm Ip Holding B.V. Selective PEALD of oxide on dielectric
US9947582B1 (en) 2017-06-02 2018-04-17 Asm Ip Holding B.V. Processes for preventing oxidation of metal thin films
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10483378B2 (en) 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
DE102017126106B4 (de) * 2017-08-31 2019-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
DE102018121263A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy-finnenstrukturen und verfahren zu deren herstellung
EP3480842A1 (en) 2017-11-02 2019-05-08 IMEC vzw Method for forming source/drain contacts
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
WO2019132910A1 (en) 2017-12-28 2019-07-04 Intel Corporation Pmos and nmos contacts in common trench
US11217582B2 (en) 2018-03-30 2022-01-04 Intel Corporation Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US11205708B2 (en) * 2018-04-02 2021-12-21 Intel Corporation Dual self-aligned gate endcap (SAGE) architectures
TWI643277B (zh) * 2018-04-03 2018-12-01 華邦電子股份有限公司 自對準接觸結構及其形成方法
US11227799B2 (en) 2018-04-05 2022-01-18 Intel Corporation Wrap-around contact structures for semiconductor fins
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
CN110491835B (zh) * 2018-05-14 2021-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US10366930B1 (en) 2018-06-11 2019-07-30 Globalfoundries Inc. Self-aligned gate cut isolation
US11456357B2 (en) * 2018-06-29 2022-09-27 Intel Corporation Self-aligned gate edge architecture with alternate channel material
US10566248B1 (en) 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR102560695B1 (ko) * 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
EP3621118A1 (en) 2018-09-07 2020-03-11 IMEC vzw A method for producing a gate cut structure on an array of semiconductor fins
KR102601000B1 (ko) 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법
US11367796B2 (en) * 2018-09-18 2022-06-21 Intel Corporation Gate-all-around integrated circuit structures having asymmetric source and drain contact structures
US10977418B2 (en) * 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
US11562999B2 (en) * 2018-09-29 2023-01-24 Intel Corporation Cost effective precision resistor using blocked DEPOP method in self-aligned gate endcap (SAGE) architecture
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
KR102593758B1 (ko) * 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치
US10797049B2 (en) * 2018-10-25 2020-10-06 Globalfoundries Inc. FinFET structure with dielectric bar containing gate to reduce effective capacitance, and method of forming same
US20200176379A1 (en) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filament vias for interconnect structure
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US20200219990A1 (en) * 2019-01-03 2020-07-09 Intel Corporation Self-aligned gate endcap (sage) architectures with gate-all-around devices above insulator substrates
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11424245B2 (en) 2019-03-06 2022-08-23 Intel Corporation Self-aligned gate endcap (SAGE) architecture having gate contacts
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11011528B2 (en) 2019-05-08 2021-05-18 International Business Machines Corporation Asymmetric gate edge spacing for SRAM structures
US10832916B1 (en) 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement
US10950610B2 (en) 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
US11380793B2 (en) * 2019-07-31 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device having hybrid work function layer stack
US11869889B2 (en) * 2019-09-23 2024-01-09 Intel Corporation Self-aligned gate endcap (SAGE) architectures without fin end gap
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11107752B2 (en) 2020-01-03 2021-08-31 International Business Machines Corporation Half buried nFET/pFET epitaxy source/drain strap
US11195746B2 (en) * 2020-01-13 2021-12-07 International Business Machines Corporation Nanosheet transistor with self-aligned dielectric pillar
US11189617B2 (en) 2020-01-28 2021-11-30 Qualcomm Incorporated Gate-all-around devices with reduced parasitic capacitance
US11404570B2 (en) 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
TW202139270A (zh) 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11152464B1 (en) 2020-03-27 2021-10-19 International Business Machines Corporation Self-aligned isolation for nanosheet transistor
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
US11244864B2 (en) 2020-04-21 2022-02-08 International Business Machines Corporation Reducing parasitic capacitance within semiconductor devices
US20210335674A1 (en) * 2020-04-28 2021-10-28 Taiwan Semicondutor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US11637042B2 (en) 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
US11616062B2 (en) 2020-04-30 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
DE102021107624A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für mehr-gate-vorrichtung
US11637102B2 (en) 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
US20210384202A1 (en) * 2020-06-04 2021-12-09 Nanya Technology Corporation Semiconductor structure and method of forming the same
KR20210155868A (ko) * 2020-06-16 2021-12-24 삼성전자주식회사 반도체 소자
US11329163B2 (en) * 2020-07-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11302816B2 (en) * 2020-08-11 2022-04-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
KR20220073269A (ko) 2020-11-26 2022-06-03 삼성전자주식회사 집적회로 소자
KR20220077737A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 집적회로 소자
US20220190135A1 (en) * 2020-12-10 2022-06-16 Roza Kotlyar Lateral gate material arrangements for quantum dot devices
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11856744B2 (en) * 2021-08-27 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230197713A1 (en) * 2021-12-17 2023-06-22 Intel Corporation Gate-all-around integrated circuit structures having raised wall structures for epitaxial source or drain region confinement

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19853268C2 (de) 1998-11-18 2002-04-11 Infineon Technologies Ag Feldeffektgesteuerter Transistor und Verfahren zu dessen Herstellung
JP2004356472A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置及びその製造方法
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR100506460B1 (ko) * 2003-10-31 2005-08-05 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
KR100574971B1 (ko) 2004-02-17 2006-05-02 삼성전자주식회사 멀티-게이트 구조의 반도체 소자 및 그 제조 방법
KR100645053B1 (ko) * 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070054464A1 (en) 2005-09-08 2007-03-08 Chartered Semiconductor Manufacturing Ltd. Different STI depth for Ron improvement for LDMOS integration with submicron devices
US7223650B2 (en) 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
KR100809261B1 (ko) 2006-09-29 2008-03-03 한국전자통신연구원 ＱｏＳ를 지원하는 고속 전력선 네트워크와 이더넷 간의브리지 시스템
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7781274B2 (en) * 2008-03-27 2010-08-24 Kabushiki Kaisha Toshiba Multi-gate field effect transistor and method for manufacturing the same
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
JP2011009296A (ja) 2009-06-23 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
US8192641B2 (en) * 2009-07-23 2012-06-05 GlobalFoundries, Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces
US20110291188A1 (en) 2010-05-25 2011-12-01 International Business Machines Corporation Strained finfet
DE102011004506B4 (de) * 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US8637908B2 (en) 2011-07-22 2014-01-28 International Business Machines Corporation Borderless contacts in semiconductor devices
JP5646416B2 (ja) 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
JP2013115272A (ja) 2011-11-29 2013-06-10 Toshiba Corp 半導体装置とその製造方法
CN103137445B (zh) * 2011-12-05 2015-12-02 中芯国际集成电路制造(上海)有限公司 形成Finfet掺杂鳍状物的方法
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
WO2013101007A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (finfet) process
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US20130214364A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Replacement gate electrode with a tantalum alloy metal layer
KR101876793B1 (ko) 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US8847293B2 (en) * 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8946782B2 (en) * 2012-04-19 2015-02-03 International Business Machines Corporation Method for keyhole repair in replacement metal gate integration through the use of a printable dielectric
US9324790B2 (en) * 2013-11-19 2016-04-26 International Business Machines Corporation Self-aligned dual-height isolation for bulk FinFET
CN106415800B (zh) * 2013-12-19 2020-04-14 英特尔公司 自对准栅极边缘和局部互连件及其制造方法
US9704744B2 (en) * 2013-12-19 2017-07-11 Intel Corporation Method of forming a wrap-around contact on a semiconductor device
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain

Also Published As

Publication number Publication date
TWI755033B (zh) 2022-02-11
US20230178594A1 (en) 2023-06-08
WO2015094305A1 (en) 2015-06-25
CN106415800A (zh) 2017-02-15
TWI628795B (zh) 2018-07-01
US20190326391A1 (en) 2019-10-24
MY182653A (en) 2021-01-27
JP6325669B2 (ja) 2018-05-16
TW201533902A (zh) 2015-09-01
TW201830703A (zh) 2018-08-16
JP2016541114A (ja) 2016-12-28
KR102131379B1 (ko) 2020-07-08
TW201719896A (zh) 2017-06-01
KR20160098195A (ko) 2016-08-18
TWI599042B (zh) 2017-09-11
US10319812B2 (en) 2019-06-11
TW201941436A (zh) 2019-10-16
US11563081B2 (en) 2023-01-24
TWI662705B (zh) 2019-06-11
US10790354B2 (en) 2020-09-29
KR20200085355A (ko) 2020-07-14
US20160233298A1 (en) 2016-08-11
EP3084815A4 (en) 2018-01-03
KR102241166B1 (ko) 2021-04-16
TW202046503A (zh) 2020-12-16
CN106415800B (zh) 2020-04-14
EP3084815A1 (en) 2016-10-26
US20180047808A1 (en) 2018-02-15
US20200388675A1 (en) 2020-12-10
TWI565057B (zh) 2017-01-01
US9831306B2 (en) 2017-11-28
TWI705567B (zh) 2020-09-21

Similar Documents

Publication Publication Date Title
TWI599042B (zh) 自對準閘極邊緣和局部互連結構及其製造方法
US11581315B2 (en) Self-aligned gate edge trigate and finFET devices
TWI559551B (zh) 用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法
TWI600090B (zh) 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置及其製造方法
KR20230042627A (ko) 유전체 게이트 벽 및 유전체 게이트 플러그를 갖는 집적 회로 구조
KR20230028144A (ko) 자기 정렬된 게이트 컷 구조
TW202226532A (zh) 具有相鄰島狀結構之環繞式閘極積體電路結構的製作技術
JP6602910B2 (ja) 半導体構造、集積回路構造、及びそれらの製造方法
JP6973813B2 (ja) 集積回路構造、及びコンピューティングデバイス
US20240096896A1 (en) Non-planar integrated circuit structures having mitigated source or drain etch from replacement gate process
US20230299165A1 (en) Fabrication of gate-all-around integrated circuit structures having pre-spacer-deposition wide cut gates with non-merged spacers
KR20230091776A (ko) 유전체 앵커 및 한정된 에피택셜 소스 또는 드레인 구조를 갖는 집적 회로 구조
KR20230043688A (ko) 금속 함유 소스 또는 드레인 구조를 갖는 집적 회로 구조