TW201519715A - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
TW201519715A
TW201519715A TW103122225A TW103122225A TW201519715A TW 201519715 A TW201519715 A TW 201519715A TW 103122225 A TW103122225 A TW 103122225A TW 103122225 A TW103122225 A TW 103122225A TW 201519715 A TW201519715 A TW 201519715A
Authority
TW
Taiwan
Prior art keywords
layer
thin film
film resistor
conductor
semiconductor element
Prior art date
Application number
TW103122225A
Other languages
English (en)
Inventor
Makoto Shiroshita
Original Assignee
Kyocera Slc Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2013135843A external-priority patent/JP2015012111A/ja
Priority claimed from JP2013135844A external-priority patent/JP2015012112A/ja
Priority claimed from JP2013158706A external-priority patent/JP2015032594A/ja
Application filed by Kyocera Slc Technologies Corp filed Critical Kyocera Slc Technologies Corp
Publication of TW201519715A publication Critical patent/TW201519715A/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0317—Thin film conductor layer; Thin film passive component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Electromagnetism (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本發明之配線基板10a係具備：絕緣基板1，在核心層1a之至少一面疊層有具有導通孔8之至少1層絕緣層1b；通孔導體2b，形成於前述導通孔8內，且由低電阻材料所構成；及連接墊，由形成於前述絕緣層1b的表面，且由高電阻材料所構成的薄膜電阻體層3a所形成；前述薄膜電阻體層3a係以覆蓋前述通孔導體2b及其周圍之前述絕緣層1b之方式覆著。

Description

配線基板
本發明係關於一種用以搭載半導體積體電路元件等之半導體元件等的配線基板。
在用來搭載半導體積體電路元件等之半導體元件等的配線基板中，係使用了增層(build up)配線基板。增層配線基板係例如在核心(core)層上疊層複數層的絕緣層與銅鍍覆層而成。
在此種配線基板的上面，係以格子狀排列有用以與半導體元件之電極連接的半導體元件連接墊(pad)。在配線基板的下面，係以格子狀排列有用以與外部之電路基板連接的外部連接墊。該等半導體元件連接墊與外部連接墊之間，係藉由配線導體而電性連接。在半導體元件連接墊上，係熔接有用以接合半導體元件之電極與半導體元件連接墊的銲料凸塊(bump)。
在此種配線基板中，係以將半導體元件抵接於其各電極所分別對應的銲料凸塊之方式載置於配線基板的上面，並且將該等加熱使銲料凸塊熔融來接合銲料凸塊與半導體元件的電極，藉此使半導體元件搭載於配線基 板上。
然而，在此種配線基板中，供信號傳播之信號用配線導體的特性阻抗(impedance)，為了使信號衰減為極小，在單端(single end)信號中係設定為50Ω左右，而在差分(difference)信號中則設定為100Ω左右。另一方面，半導體元件的輸入阻抗係數百MΩ以上，而輸出阻抗則為數Ω至數十Ω，故與配線導體的特性阻抗有極大的不同。因此，透過信號用配線導體對半導體元件進行高速的信號輸入輸出時，會在傳遞信號用配線導體的信號上，產生輸出入端中之反射波重疊的雜訊(noise)。結果，會有因為該雜訊而無法使半導體元件正常動作的問題。
因此，為了解決上述問題，如第7圖及第8圖所示，已提出一種具備半導體元件連接墊13的配線基板，該半導體元件連接墊13係在絕緣層11b的表面依序疊層由體積電阻率為100μΩ˙cm以下之低電阻材料所構成的主導體層13a、體積電阻率為10Ω˙cm以上之高電阻材料所構成的電阻體層13b、及具有高銲料潤濕性的覆著層13c並將主導體層13a與電阻體層13b與覆著層13c予以電性串聯連接而成。第8圖係在第7圖的絕緣層11b上，形成有阻焊劑(solder resist)層19者(例如日本特開2013-45938號公報)。
藉由與主導體層13a電性串聯連接的電阻體層13b而形成阻尼(damping)電阻，而藉由該阻尼電阻，即可使起因於配線導體之特性阻抗與半導體元件之特性阻 抗的不同所產生的雜訊衰減而使半導體元件正常動作。該半導體元件連接墊13係藉由一體連接於主導體層13a之下面之由體積電阻率為100μΩ˙cm以下的低電阻材料所構成的通孔(via)導體12b而連接於下層的配線導體。
然而，由於主導體層13a與覆著層13c之間所形成之電阻體層13b的厚度薄至100至1000nm，因此在連接墊的側面部中會有在主導體層13a與覆著層13c之間，產生熔融的銲料凸塊跨越電阻體層13b而產生短路的情形。如此，當產生短路時，阻抗電阻的功能無法有效地作用，而無法使起因於配線導體之特性阻抗與半導體元件之特性阻抗的不同所產生的雜訊衰減而會有使半導體元件無法正常動作之虞。
本發明之目的為提供一種配線基板，係使藉由形成電性連接於通孔導體之連接墊的薄膜電阻體層，或在連接墊中藉由電性串聯連接於主導體層的薄膜電阻體層所形成的阻尼電阻有效地作用，藉此使起因於配線導體之特性阻抗與半導體元件之特性阻抗的不同所產生的雜訊衰減，而可使半導體元件正常動作。
在本發明的第1形態中，係提供一種配線基板，係具備：絕緣基板，在表面具有穿設有導通孔(via hole)的絕緣層；通孔導體，形成於前述導通孔內，且由體積電 阻率為100μΩ˙cm以下的低電阻材料所構成；及連接墊，由薄膜電阻體層所構成，該薄膜電阻體層為形成於前述絕緣層的表面，且由體積電阻率為10Ω˙cm以上的高電阻材料所構成；前述薄膜電阻體層係以覆蓋前述通孔導體及其周圍之前述絕緣層之方式覆著。
在本發明之第2形態中，係提供一種配線基板，係具備：絕緣基板，在表面具有絕緣層；及連接墊，形成於前述絕緣層的表面；前述連接墊係包括體積電阻率為100μΩ˙cm以下的低電阻材料所構成的主導體層、體積電阻率為10Ω˙cm以上的高電阻材料所構成，且具有低銲料潤濕性的薄膜電阻體層、及具有高銲料潤濕性的覆著層，而主導體層、薄膜電阻體層及覆著層係以電性串聯連接之方式依序疊層於絕緣層的表面；前述薄膜電阻體層係覆蓋前述主導體層的主面，並且薄膜電阻體層之主面外周部從前述覆著層露出。
在本發明之第3形態中，係提供一種配線基板，係具備：絕緣基板，在表面具有絕緣層；及連接墊，形成於前述絕緣層的表面；前述連接墊係包括體積電阻率為100μΩ˙cm以下的低電阻材料所構成的主導體層、體積電阻率為10Ω˙cm以上的高電阻材料所構成，且具有低銲料潤濕性的薄膜電阻體層、及具有高銲料潤濕性的覆著層，而主導體層、薄膜電阻體層及覆著層係以電性串聯連接之方式依序疊層於絕緣層的表面；前述薄膜電阻體層係覆蓋前述主導體層的主面及側面，並且前述薄膜電阻體 層的側面從前述覆著層露出。
依據本發明之第1形態，係由高電阻材料而成的薄膜電阻體層所構成的連接墊以覆蓋通孔導體及其周圍之絕緣層之方式覆著於絕緣層的表面。因此，即使薄膜電阻體層的厚度薄至100至1000nm之情形下，亦可防止連接墊上之熔融的銲料凸塊跨越薄膜電阻體層而到達通孔導體而產生短路。
結果，可提供一種可使藉由連接於通孔導體的薄膜電阻體層所形成的阻尼電阻有效地作用而使起因於配線導體之特性阻抗與半導體元件之特性阻抗的不同所產生的雜訊衰減而使半導體元件正常動作的配線基板。
依據本發明之第2形態，薄膜電阻體層係以覆蓋主導體層的主面，並且薄膜電阻體層的主面外周部從覆著層露出之方式形成。因此，即使主導體層與覆著層之間所形成的薄膜電阻體層的厚度薄至100至1000nm之情形下，也由於具有低銲料潤濕性之薄膜電阻體層之覆蓋主導體層之主面外周部的部分從覆著層露出，因此可抑制熔接於覆著層上的銲料凸塊流出擴散至覆著層以外。因此，可防止在主導體層與覆著層之間產生短路。
依據本發明之第3形態，薄膜電阻體層係以覆蓋主導體層的主面及側面，並且薄膜電阻體層的側面從覆著層露出之方式形成。因此，即使主導體層與覆著層之間所形成的薄膜電阻體層的厚度薄至100至1000nm之情形下，也可防止在主導體層與覆著層之間產生短路。
結果，依據本發明之第2形態及第3形態，可提供一種可使藉由電性串聯連接於主導體層的薄膜電阻體層所形成的阻尼電阻有效地作用而使起因於配線導體之特性阻抗與半導體元件之特性阻抗的不同所產生的雜訊衰減而使半導體元件正常動作的配線基板。
1‧‧‧絕緣基板
1a‧‧‧核心層
1b‧‧‧絕緣層
2‧‧‧配線導體
2a‧‧‧貫通孔導體
2b‧‧‧通孔導體
3、13‧‧‧半導體元件連接墊
3a‧‧‧薄膜電阻體層
3a1‧‧‧主面外周部
3a2、3b2‧‧‧側面
3b、13a‧‧‧主導體層
3b1‧‧‧主面
3c、13c‧‧‧覆著層
4‧‧‧外部連接墊
5‧‧‧銲料凸塊
6‧‧‧貫通孔
7‧‧‧埋孔樹脂
8‧‧‧導通孔
9、19‧‧‧阻焊劑層
9a、9b‧‧‧開口部
10a、10b、10c‧‧‧配線基板
11b‧‧‧絕緣層
12b‧‧‧通孔導體
13b‧‧‧電阻體層
A‧‧‧搭載部
S‧‧‧半導體元件
T‧‧‧電極
第1圖係顯示本發明之第1形態之配線基板之一實施形態的概略剖面圖。
第2圖係顯示第1圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。
第3圖係顯示本發明之第2形態之配線基板之一實施形態的概略剖面圖。
第4圖係顯示第3圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。
第5圖係顯示本發明之第3形態之配線基板之一實施形態的概略剖面圖。
第6圖係顯示第5圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。
第7圖係顯示習知的配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。
第8圖係顯示習知的另一配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。
接著根據第1圖及第2圖來說明本發明之第1形態之配線基板的一實施形態。第1圖係配線基板10a的概略剖面圖，第2圖係顯示第1圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。第1圖所示之配線基板10a主要具備絕緣基板1、配線導體2、半導體元件連接墊3、外部連接墊4、及銲料凸塊5。
絕緣基板1係在含浸熱硬化性樹脂於玻璃纖維而成的核心層1a的上下面，各疊層有2層由熱硬化性樹脂所構成的絕緣層1b而形成。在絕緣基板1的上面中央部，係形成有供搭載半導體元件S的搭載部A。在該搭載部A中，係分別形成有供半導體元件S之電極T電性連接的半導體元件連接墊3。在絕緣基板1的下面，係形成有電性連接於外部電路基板的外部連接墊4。從絕緣基板1的上面至下面，係分別配設有用以將對應之半導體元件連接墊3與外部連接墊4彼此電性連接的帶狀或平坦狀的配線導體2。帶狀的配線導體2係被用於信號用，而平坦狀的配線導體2則被用於接地用或電源用。再者，在半導體元件連接墊3中係熔接有銲料凸塊5。
在該配線基板10a中，係以將半導體元件S分別抵接於其各電極T所分別對應之銲料凸塊5之方式載置於配線基板10a的上面。載置後，例如，以加熱裝置加熱至約260℃左右使銲料凸塊5熔融，且將銲料凸塊5與半導體元件S的電極T接合，藉此使半導體元件S搭載於配線基板10a上。
核心層1a係配線基板10a中之絕緣性的核心構件，例如使環氧(epoxy)樹脂或雙馬來醯亞胺-三氮雜苯(bismaleimide triazine)樹脂等的熱硬化性樹脂含浸於玻璃纖維而成。該核心層1a係例如厚度為0.3至1.5mm左右，且從其上面至下面具有直徑為0.1至1mm左右之複數個貫通孔(through hole)6。此外，在該上下面及各貫通孔6的內面，係覆有配線導體2的一部分。覆著於各貫通孔6之內面之配線導體2的一部分係作為貫通孔導體2a而產生作用，而上下面的配線導體2則透過貫通孔導體2a而電性連接。
此種核心層1a係在使含浸未硬化的熱硬化性樹脂於玻璃纖維的絕緣板材(sheet)熱硬化之後，為了形成貫通孔6，對其從上面至下面實施鑽孔(drill)加工或噴砂(blast)加工來製作。核心層1a上下面的配線導體2，係在核心層1a用之絕緣板材的上下整面貼附厚度為3至50μm左右的銅箔，並且在片材硬化後將該銅箔進行蝕刻加工，藉此而形成預定的圖案。貫通孔導體2a係在核心層1a設置貫通孔6之後，例如藉由析出銅鍍覆膜而形成。具體而言，係藉由無電解鍍覆法或電解鍍覆法，使該貫通孔6的內面析出厚度為3至50μm左右的銅鍍覆膜即可。
再者，核心層1a係在貫通孔6的內部充填有由環氧樹脂等之熱硬化性樹脂所構成的埋孔樹脂7。藉由以埋孔樹脂7來封住貫通孔6，即可在貫通孔6的正上方及正下方形成配線導體2及各絕緣層1b。
疊層於核心層1a之上下面的各絕緣層1b，係由環氧樹脂或雙馬來醯亞胺-三氮雜苯樹脂等的熱硬化性樹脂所構成。各絕緣層1b係例如厚度為10至60μm左右，且從各層的上面至下面具有直徑為20至100μm左右的複數個導通孔8。在各絕緣層1b的表面及各導通孔8的內面，係覆著有配線導體2的一部分。覆著於各導通孔8之內面的配線導體2的一部分係作為通孔導體2b而產生作用，而各絕緣層1b的配線導體2則經由通孔導體2b而電性連接。
此種絕緣層1b係在使厚度為10至60μm左右之未硬化的熱硬化性樹脂所構成的絕緣薄膜貼附於核心層1a的上下面並使之熱硬化之後，藉由雷射加工將導通孔8穿孔，且進一步在其上方以相同方式藉由依序重疊下一個絕緣層1b而形成。覆著於各絕緣層1b之表面及導通孔8內的配線導體2，係例如以銅鍍覆膜而形成。具體而言，只要每逢形成各絕緣層1b，即藉由公知的半加成(semi-additive)法等使各絕緣層1b之表面及導通孔8內析出5至25μm左右厚度的銅鍍覆膜即可。
形成於絕緣基板1之上面之搭載部A的半導體元件連接墊3，係直徑為50至150μm左右的圓形，且於搭載部A內的區域，排列形成有多數個間距為100至250μm左右之格子狀的排列。此種半導體元件連接墊3係作為將半導體元件S之電極T電性連接於配線導體2之端子部而產生作用，且形成在最上層之絕緣層1b所形成的通 孔導體2b上。
此外，形成於絕緣基板1之下面的外部連接墊4，係直徑為200至700μm左右的圓形，且於絕緣基板1下面的大致整個區域，排列形成有多數個間距為500至1000μm左右之格子狀的排列。外部連接墊4係作為將配線導體2電性連接於外部電路基板之端子部而產生作用，且藉由形成於最下層之絕緣層1b上之配線導體2的一部分而形成。
熔接於半導體元件連接墊3的銲料凸塊5，係例如由錫-銀合金、錫-銀-銅合金等的無鉛銲料所構成，且作為用以將半導體元件連接墊3與半導體元件S之電極T電性連接的連接構件而產生作用。藉由在使半導體元件S之電極T接觸銲料凸塊5的狀態下將銲料凸塊5加熱熔融，而使半導體元件連接墊3與半導體元件S的電極T經由銲料凸塊5而電性連接。
在本發明之第1形態的配線基板10a中，如第2圖所示，形成半導體元件連接墊3之由高電阻材料所構成的薄膜電阻體層3a係以覆蓋通孔導體2b及其周圍的絕緣層1b之方式覆著。
通孔導體2b係與配線導體2相同材料，且由體積電阻率為100μΩ˙cm以下的低電阻材料所構成。通孔導體2b當其體積電阻率超過100μΩ˙cm時，配線導體2的電阻即變高，而在信號用配線導體2中，信號的衰減會變大。此外，在接地或電源用的配線導體2中，會導 致供給至半導體元件S之電源電位的降低。因此，通孔導體2b的體積電阻率，係以100μΩ˙cm以下為佳。
以此種低電阻材料而言，係例如有銅或銀、金、鎳、鋁等。在該等材料之中，從加工性或經濟性等的觀點而言，係以銅為佳。若欲形成通孔導體2b，通孔導體2b例如由銅所構成時，可採用與配線導體2之形成相同的半加成法。
薄膜電阻體層3a係由體積電阻率為100Ω˙cm以上的高電阻材料所構成，且為100至1000nm左右的厚度。該薄膜電阻體層3a係作為阻尼電阻而產生作用者，且可使起因於配線導體2之特性阻抗與半導體元件S之特性阻抗的不同所產生的雜訊衰減，藉此可使半導體元件S正常動作者。當薄膜電阻體層3a的體積電阻率未達10Ω˙cm時，就難以將作為阻尼電阻的電阻值賦予至薄膜電阻體層3a。因此，薄膜電阻體層3a的體積電阻率係以10Ω˙cm以上為佳。
以此種高電阻材料而言，係例如有鍺或矽等的半導體，或砷化鎵、磷化鎵、硫化鎘、矽鍺、磷化銦、鐵氧體(ferrite)等的化合物半導體等。在該等之中，從加工性或導磁率的觀點而言係以鍺為佳。當薄膜電阻體層3a的厚度未達100nm或超過1000nm時，就難以將必要的電阻值作為阻尼電阻賦予至薄膜電阻體層3a。因此，薄膜電阻體層3a的厚度係以100至1000nm的範圍為佳。若欲形成薄膜電阻體層3a，薄膜電阻體層3a例如由鍺所構成時， 係藉由公知的濺鍍法或蒸鍍法將鍺的薄膜覆著於通孔導體2b所露出的主面及其周圍的絕緣層表面即可，較佳為覆著為100至1000nm的厚度。
藉由此種構成，在本發明之第1形態的配線基板10a中，即成為形成半導體元件連接墊3之由高電阻材料所構成的薄膜電阻體層3a，以將通孔導體2b及其周圍的絕緣層1b覆蓋於絕緣層1b之表面之方式覆著的狀態。因此，即使薄膜電阻體層3a的厚度薄至100至1000nm之情形下，亦可防止薄膜電阻體層3a(半導體元件連接墊3)上之熔融的銲料凸塊5跨越薄膜電阻體層3a而到達通孔導體2b而產生短路。
結果，藉由使藉由連接於通孔導體2b之薄膜電阻體層3a所形成之阻尼電阻有效地作用，即使透過配線導體2中之信號用配線導體對半導體元件S進行高速的信號進出之情形下，亦可使起因於配線導體2之特性阻抗與半導體元件S之特性阻抗的不同所產生的雜訊衰減。因此，可提供一種可使半導體元件S正常動作的配線基板10a。
接著根據第3圖及第4圖來說明本發明之第2形態中之配線基板的一實施形態。第3圖係配線基板10b之概略剖面圖，第4圖係顯示第3圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。在第3圖及第4圖所示的配線基板10b中，針對與上述第1圖及第2圖所示之配線基板10a相同的部分，係賦予相同的符 號，而說明則從略。
在第3圖所示之配線基板10b中，半導體元件連接墊3係藉由形成於最上層之絕緣層1b上之配線導體2的一部分形成。具體而言，如第4圖所示，半導體元件連接墊3係以電性串聯連接主導體層3b與薄膜電阻體層3a與覆著層3c之方式依序疊層。薄膜電阻體層3a係形成為覆蓋主導體層3b的主面3b1，並且薄膜電阻體層3a之主面外周部3a1從覆著層3c露出。外周部3a1的寬度係以10μm以上為佳。未達10μm時，抑制熔接於覆著層3c上之銲料凸塊流出至覆著層3c以外的效果會變小。
主導體層3b係與配線導體2相同的材料，且由體積電阻率為100μΩ˙cm以下的低電阻材料所構成。主導體層3b係5至25μm左右的厚度。當主導體層3b的體積電阻率超過100μΩ˙cm時，配線導體2的電阻就會變高，而在信號用配線導體2中，信號的衰減會變大。此外，在接地或電源用的配線導體2中，會導致供給至半導體元件S之電源電位的降低。因此，主導體層3b的體積電阻率係以100μΩ˙cm以下為佳。
以此種低電阻材料而言，係例如有銅、銀、金、鎳、鋁等。在該等之中，從加工性或經濟性的觀點而言，係以銅為佳。若欲形成主導體層3b，主導體層3b例如為由銅構成之情形下，係可採用與配線導體2之形成相同的半加成法。
覆著層3c係由具有高銲料潤濕性的低電阻 材料所構成，且為1至10μm左右的厚度。該覆著層3c係用以使與銲料凸塊5的連接為良好者。在覆著層3c的厚度未達1μm情形下，則難以使與銲料凸塊5的連接充分良好。另一方面，當超過10μm時，則具備該覆著層3c之半導體元件連接墊3的高度過度高於其他半導體元件連接墊3的高度，而難以透過銲料凸塊5將半導體元件S的電極T良好地連接於所有的半導體元件連接墊3。因此，覆著層3c的厚度係以1至10μm的範圍為佳。
以形成覆著層3c的低電阻材料而言，係例如有銅、鎳、金、鈀、銅等。在該等材料之中，從加工性或經濟性等的觀點而言，係以銅為佳。以形成覆著層3c的方法而言，係可採用例如以下的方法。覆著層3c例如為由銅構成之情形下，將主導體層3b之側面、薄膜電阻體層3a之主面外周部3a1及側面進行遮罩(masking)。接著，藉由公知的濺鍍法，在從遮罩露出之薄膜電阻體層3a的主面，形成厚度為0.05至0.5μm左右之銅的薄膜之後，且使電解銅鍍覆層析出於該薄膜之上。
關於薄膜電阻體層3a的詳細內容已如上述，故說明從略，但形成於本發明之第2形態中之配線基板的薄膜電阻體層3a係具有低銲料潤濕性。另外，在配線基板10b中，薄膜電阻體層3a例如為由鍺構成之情形下，只要藉由公知的濺鍍法或蒸鍍法將鍺的薄膜覆著於主導體層3b所露出之主面即可，較佳為覆著為100至1000nm的厚度。
藉由此種構成，在本發明之第2形態的配線基板10b中，半導體元件連接墊3即成為在絕緣層1b的表面，電性串聯連接有由低電阻材料所構成的主導體層3b、由高電阻材料所構成且具有低銲料潤濕性的薄膜電阻體層3a、及具有高銲料潤濕性的覆著層3c的狀態。再者，薄膜電阻體層3a係形成為覆蓋主導體層3b的主面3b1，並且薄膜電阻體層3a的主面外周部3a1從覆著層3c露出。因此，即使主導體層3b與覆著層3c之間所形成之薄膜電阻體層3a的厚度薄至100至1000nm之情形下，由於由具有低銲料潤濕性之薄膜電阻體層3a所形成的主面外周部3a1從覆著層3c露出，因此可抑制例如覆著層3c上之熔融的銲料凸塊5流出擴散至覆著層3c以外。因此，可防止在主導體層3b與覆著層3c之間產生短路。
結果，即使是使藉由電性串聯連接於主導體層3b之薄膜電阻體層3a所形成之阻尼電阻有效地作用，藉此而透過配線導體2中之信號用配線導體而對半導體元件S進行高速的信號進出之情形下，也可使起因於配線導體2之特性阻抗與半導體元件S之特性阻抗的不同所產生的雜訊衰減。因此，可提供可使半導體元件S正常動作的配線基板10b。
接著根據第5圖及第6圖說明本發明之第3形態之配線基板的一實施形態。第5圖係配線基板10c的概略剖面圖，第6圖係顯示第5圖所示之配線基板中之一組銲料凸塊與半導體元件連接墊的放大剖面圖。在第5圖 及第6圖的配線基板10c中，對於與上述第1圖至第4圖所示之配線基板10a及10b相同的部分，係賦予相同符號，且說明從略。
配線基板10c除了薄膜電阻體層3a覆蓋主導體層3b的側面、覆著層3c覆蓋薄膜電阻體層3a的主面整體的點、以及在兩表層的絕緣層1b形成有阻焊劑層9的點以外，基本上與第3圖及第4圖所示的配線基板10b類似。阻焊劑層9係由丙烯變性環氧樹脂等之具有感光性的熱硬化性樹脂所構成。其厚度為10至30μm左右，且具有使半導體元件連接墊3露出的開口部9a、或使外部連接墊4露出的開口部9b。藉此，即可保護最表層的配線導體2，並且透過開口部9a、9b而連接半導體元件連接墊3或外部連接墊4與半導體元件S或外部電路基板。
此種阻焊劑層9係將具有感光性之樹脂塗料(paste)或樹脂薄膜塗布或貼附於最上層及最下層之絕緣層1b的表面，並且藉由光微影(photo lithography)技術曝光及顯影為具有開口部9a、9b的圖案之後，藉由紫外線硬化及熱硬化而形成。
在第5圖所示之配線基板10c中，半導體元件連接墊3係藉由形成於最上層之絕緣層1b上之配線導體2的一部分而形成。亦即，半導體元件連接墊3係藉由露出於上述開口部9a內而形成。開口部9a係具有直徑為50至150μm左右的圓形。如第6圖所示，半導體元件連接墊3係以電性串聯連接有主導體層3b與薄膜電阻體層3a 與覆著層3c之方式依序疊層。薄膜電阻體層3a係形成為覆蓋主導體層3b的主面3b1及側面3b2，並且薄膜電阻體層3a的側面3a2從覆著層3c露出。
配線基板10c係在薄膜電阻體層3a覆蓋主導體層3b的側面、覆著層3c覆蓋薄膜電阻體層3a的主面整體的點，與配線基板10b不同。在配線基板10c中，薄膜電阻體層3a係藉由公知的濺鍍法或蒸鍍法，在主導體層3b的主面與側面的整面，例如以100至1000nm的厚度覆著鍺的薄膜而形成。以形成覆著層3c的方法而言，係可採用例如以下的方法。覆著層3c例如為由銅構成之情形下，將薄膜電阻體層3a的側面3a2進行遮罩。接著藉由公知的濺鍍法，在從遮罩露出的薄膜電阻體層3a的主面形成厚度為0.05至0.5μm左右之銅的薄膜之後，使電解銅鍍覆層析出於該薄膜之上。
關於薄膜電阻體層3a、主導體層3b及覆著層3c的其他說明已如上所述故說明從略，但形成於本發明之第3形態中之配線基板的薄膜電阻體層3a，係具有低銲料潤濕性。
在第5圖所示之配線基板10c中，外部連接墊4係藉由形成於最下層之絕緣層1b上之配線導體2的一部分而形成。亦即，外部連接墊4係藉由露出於上述開口部9b內而形成。開口部9b係具有直徑為200至700μm左右的圓形。
藉由此種構成，在本發明之第3形態之配線 基板10c中，半導體元件連接墊3即成為在絕緣層1b的表面，電性串聯連接有由低電阻材料所構成的主導體層3b、由高電阻材料所構成且具有低銲料潤濕性的薄膜電阻體層3a、及具有高銲料潤濕性的覆著層3c的狀態。再者，薄膜電阻體層3a係形成為覆蓋主導體層3b的主面3b1及側面3b2，並且薄膜電阻體層3a的側面3a2從覆著層3c露出。因此，即使主導體層3b與覆著層3c之間所形成的薄膜電阻體層3a的厚度薄至100至1000nm之情形下，也由於薄膜電阻體層3a覆蓋主導體層3b的主面3b1及側面3b2，因此可防止在主導體層3b與覆著層3c之間產生短路。
結果，即使是使藉由電性串聯連接於主導體層3b之薄膜電阻體層3a所形成之阻尼電阻有效地作用，藉此而透過配線導體2中之信號用配線導體而對半導體元件S進行高速的信號進出之情形下，也可使起因於配線導體2之特性阻抗與半導體元件S之特性阻抗的不同所產生的雜訊衰減。因此，可提供可使半導體元件S正常動作的配線基板10c。
再者，由於具有低銲料潤濕性之薄膜電阻體層3a之覆蓋主導體層3b的側面3a2的部分從覆著層3c露出，因此可抑制銲料凸塊5流出擴散至覆著層3c以外，故可防止相鄰接之半導體元件連接墊3彼此間的短路。
另外，本發明並不限定於上述的實施形態，只要是在不脫離本發明之主旨的範圍內，均可作各種變更。例如，在上述第1形態之配線基板10a及第2形態的 配線基板10b中，雖已顯示了在連接有半導體元件S之電極T的半導體元件連接墊3設置了阻尼電阻的情形，但亦可在連接於外部的電路基板的外部連接墊4，設置與上述之半導體元件連接墊3相同之層構成的阻尼電阻。或者，亦可在連接於形成於上層側之絕緣層1b之配線導體2之下層側的絕緣層1b或形成於核心層1a上的連接墊，設置與上述之半導體元件連接墊3相同層構成的阻尼電阻。
在上述實施形態中，雖未於表層的絕緣層1b上形成阻焊劑層，但亦可在兩表層之至少一方的絕緣層1b上形成有阻焊劑層。再者，在上述第1形態的配線基板10a中，雖已顯示了連接墊3為由薄膜電阻體層3a所構成之情形，但亦可在薄膜電阻體層3a上設置具有高銲料潤濕性的覆著層。覆著層係由與銲料的潤濕性優異的銅或鎳、金、鈀等的低電阻材料所構成，且以1至10μm左右的厚度為佳。
在上述第3形態的配線基板10c中，雖已顯示了在供半導體元件S之電極T連接的半導體元件連接墊3設置阻尼電阻的情形，但亦可在連接於外部的電路基板的外部連接墊4設置與上述之半導體元件連接墊3相同層構成的阻尼電阻。再者，在上述第3形態的配線基板10c中，雖於表層的絕緣層1b上形成有阻焊劑層，但亦可不形成阻焊劑層。
1b‧‧‧絕緣層
2b‧‧‧通孔導體
3‧‧‧半導體元件連接墊
3a‧‧‧薄膜電阻體層
5‧‧‧銲料凸塊

Claims (9)

  1. 一種配線基板，係包括：絕緣基板，在表面具有穿設有導通孔(via hole)的絕緣層；通孔導體，形成於前述導通孔內，且由體積電阻率為100μΩ˙cm以下的低電阻材料所構成；及連接墊，由薄膜電阻體層所構成，該薄膜電阻體層係形成於前述絕緣層的表面，且由體積電阻率為10Ω˙cm以上的高電阻材料所構成；前述薄膜電阻體層係以覆蓋前述通孔導體及其周圍之前述絕緣層之方式覆著。
  2. 如申請專利範圍第1項所述之配線基板，其中，前述通孔導體係由銅所形成。
  3. 如申請專利範圍第1項所述之配線基板，其中，前述薄膜電阻體層係由鍺所形成。
  4. 一種配線基板，係包括：絕緣基板，在表面具有絕緣層；及連接墊，形成於前述絕緣層的表面；前述連接墊係包括：體積電阻率為100μΩ˙cm以下的低電阻材料所構成的主導體層；體積電阻率為10Ω˙cm以上的高電阻材料所構成，且具有低銲料潤濕性的薄膜電阻體層；及具有高銲料潤濕性的覆著層；而主導體層、薄膜電阻體層及覆著層係以電性串聯連接之方式依序疊層於絕緣層的表面； 前述薄膜電阻體層係覆蓋前述主導體層的主面，並且薄膜電阻體層之主面外周部從前述覆著層露出。
  5. 如申請專利範圍第4項所述之配線基板，其中，前述主導體層係由銅所形成。
  6. 如申請專利範圍第4項所述之配線基板，其中，前述薄膜電阻體層係由鍺所形成。
  7. 一種配線基板，係包括：絕緣基板，在表面具有絕緣層；及連接墊，形成於前述絕緣層的表面；前述連接墊係包括：體積電阻率為100μΩ˙cm以下的低電阻材料所構成的主導體層；體積電阻率為10Ω˙cm以上的高電阻材料所構成，且具有低銲料潤濕性的薄膜電阻體層；及具有高銲料潤濕性的覆著層；而主導體層、薄膜電阻體層及覆著層係以電性串聯連接之方式依序疊層於絕緣層的表面；前述薄膜電阻體層係覆蓋前述主導體層的主面及側面，並且前述薄膜電阻體層的側面從前述覆著層露出。
  8. 如申請專利範圍第7項所述之配線基板，其中，前述主導體層係由銅所形成。
  9. 如申請專利範圍第7項所述之配線基板，其中，前述薄膜電阻體層係由鍺所形成。
TW103122225A 2013-06-28 2014-06-27 配線基板 TW201519715A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013135843A JP2015012111A (ja) 2013-06-28 2013-06-28 配線基板
JP2013135844A JP2015012112A (ja) 2013-06-28 2013-06-28 配線基板
JP2013158706A JP2015032594A (ja) 2013-07-31 2013-07-31 配線基板

Publications (1)

Publication Number Publication Date
TW201519715A true TW201519715A (zh) 2015-05-16

Family

ID=52114498

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103122225A TW201519715A (zh) 2013-06-28 2014-06-27 配線基板

Country Status (4)

Country Link
US (1) US9295154B2 (zh)
KR (1) KR20150002492A (zh)
CN (1) CN104254198A (zh)
TW (1) TW201519715A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9521752B2 (en) * 2014-09-19 2016-12-13 Harris Corporation Method of making an electronic device having a thin film resistor formed on an LCP solder mask and related devices
JP6462360B2 (ja) * 2014-12-27 2019-01-30 京セラ株式会社 配線基板
CN104576587A (zh) * 2015-01-22 2015-04-29 中国电子科技集团公司第四十三研究所 一种封装用凸点结构
US10483182B2 (en) 2016-05-24 2019-11-19 Noda Screen Co., Ltd. Intermediate connector, semiconductor device including intermediate connector, and method of manufacturing intermediate connector
US10276465B2 (en) 2016-09-29 2019-04-30 Mediatek Inc. Semiconductor package assembly
JP7097964B2 (ja) 2018-06-26 2022-07-08 京セラ株式会社 配線基板
CN112687653A (zh) * 2020-12-01 2021-04-20 贵州振华风光半导体有限公司 一种用于集成电路封装的高速模数转换器有机基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912507A (en) * 1998-02-04 1999-06-15 Motorola, Inc. Solderable pad with integral series termination resistor
JP2001168484A (ja) * 1999-12-06 2001-06-22 Nippon Telegr & Teleph Corp <Ntt> 配線構体及びその形成法
JP2003023250A (ja) * 2001-07-06 2003-01-24 Denso Corp 多層基板のおよびその製造方法
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP5286893B2 (ja) * 2007-04-27 2013-09-11 日立化成株式会社 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP5504149B2 (ja) * 2009-12-28 2014-05-28 日本特殊陶業株式会社 多層配線基板
JP5860246B2 (ja) * 2011-08-25 2016-02-16 京セラサーキットソリューションズ株式会社 配線基板
JP5795225B2 (ja) * 2011-09-27 2015-10-14 新光電気工業株式会社 配線基板の製造方法

Also Published As

Publication number Publication date
US9295154B2 (en) 2016-03-22
US20150000965A1 (en) 2015-01-01
CN104254198A (zh) 2014-12-31
KR20150002492A (ko) 2015-01-07

Similar Documents

Publication Publication Date Title
TW201519715A (zh) 配線基板
TWI573229B (zh) 配線基板
JP2010267948A (ja) コアレス・パッケージ基板およびその製造方法
TWI543676B (zh) 印刷電路板及其製造方法
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
JP5311653B2 (ja) 配線基板
JP2016063130A (ja) プリント配線板および半導体パッケージ
TWI618199B (zh) 佈線基板
JP5860246B2 (ja) 配線基板
JP4267660B2 (ja) 多層配線基板及び素子搭載装置
JP6742682B2 (ja) 多層配線基板
JP5473074B2 (ja) 配線基板
JP2012033529A (ja) 配線基板
JP2015012112A (ja) 配線基板
JP2022002260A (ja) 表面実装型受動部品
JP2016127134A (ja) 配線基板
JP5370883B2 (ja) 配線基板
JP2021027167A (ja) 配線基板
JP6215784B2 (ja) 配線基板
JP5586328B2 (ja) 配線基板
JP2005159133A (ja) 配線基板およびこれを用いた半導体装置
JP2015032594A (ja) 配線基板
JP2015012111A (ja) 配線基板
JP4508620B2 (ja) 配線基板
JP2021002538A (ja) 配線基板及び配線基板の製造方法