TW201306241A - 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置 - Google Patents

Abstract

一種固態成像裝置包含：一光電轉換區段，其經組態以產生光電荷；及一傳送閘，其將該等光電荷傳送至一半導體區。一種用於驅動一單元像素之方法包含：將光電荷累積於一光電轉換區段中之一步驟；及將該等光電荷累積於一半導體區中之一步驟。一種形成一固態成像裝置之方法包含：透過一遮罩中之一開口將離子植入至一井層中；透過另一遮罩中之一開口將額外離子植入至該井層中；及透過又一遮罩中之一開口將其他離子植入至該井層中。一種電子裝置包含該固態成像裝置。

Description

固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置

本發明技術係關於一種固態成像裝置、一種驅動一固態成像裝置之方法、一種製造一固態成像裝置之方法及一種電子裝置，且特定而言係關於執行全域曝光之一種固態成像裝置、一種驅動一固態成像裝置之方法、一種製造一固態成像裝置之方法及一種電子裝置。

在一固態成像裝置(舉例而言，一CMOS影像感測器，其係一種X-Y位址型固態成像裝置)中，執行逐像素地或逐列地相繼掃描並讀出由一光電轉換區段產生且累積於其中之光電荷的操作。在順序掃描之情況中，換言之，若採用滾動快門作為一電子快門，則不可能使用於將光電荷累積於所有像素中之曝光開始時間及結束時間一致。因此，順序掃描的一問題係在對一移動被攝體成像時在一所成像影像中發生各種變形。

對於不能容忍此類型之影像變形的需要對以高速度移動之一被攝體成像及一所成像影像之同時性的感測應用，採用在一像素陣列區段中之所有像素上同時執行曝光開始及結束之一全域快門作為一電子快門。為實現全域快門，除了係一光電轉換區段之一光電二極體之外，舉例而言，亦提供一嵌入式MOS電容器作為用以累積光電荷之一區(亦即，一光電荷累積區段)(舉例而言，參考專利文件1)。

然而，為使一嵌入式MOS電容器接收在全域快門操作時 在一光電二極體中藉由光電轉換所產生且累積於其中之所有光電荷，嵌入式MOS電容器需要等於或多於光電二極體之飽和電荷量之一飽和電荷量。相反，考量其處於相同單元像素大小，光電二極體之面積顯著減小，此乃因嵌入式MOS電容器存在於單元像素中。因此，存在光電二極體之飽和電荷量減小之一問題。

作為此一對策，提出一種用於將在一光電二極體中藉由光電轉換產生之光電荷累積於該光電二極體及一嵌入式MOS電容器兩者中之技術(舉例而言，參考專利文件2)。根據相關技術，飽和電荷量係光電二極體及嵌入式MOS電容器之飽和電荷量之總和。

引文清單 專利文件

專利文件1：第3874135號日本專利。

專利文件2：第2009-268083號日本專利申請案特許公開案。

然而，與不具有全域快門功能之一CMOS影像感測器相比，甚至專利文件2中所揭示之相關技術之飽和電荷量亦係顯著較低的。此乃因不僅需要在單元像素中添加一光電荷累積區段(在相關技術之情況中係一嵌入式MOS電容器)而且進一步需要添加一電晶體以實現全域曝光。此導致一影像之動態範圍之一減小。

此外，除了實現以上全域曝光之相關技術之外，亦容易假設不使用一嵌入式MOS電容器而是使用每單位面積具有一較高電容值之一電容器作為一電荷累積區段。然而，通常，大量洩漏電流自每單位面積具有一高電容值之一電容器產生，且存在一問題，亦即，在黑暗中之性質(例如暗電流或白點)之劣化變得明顯。

此外，若在其中經由一溢出路徑整合一光電二極體及一記憶體區段之上述像素結構中存在包含在一固態成像裝置中之像素之溢出路徑之電位障壁之變化，則一所成像影像之品質降低。因此，需要抑制包含在一固態成像裝置中之像素之溢出路徑之電位障壁之變化之影響且改良一所成像影像之品質。

因此，本發明技術使得可藉由使用全域曝光獲得具有一廣泛動態範圍及低雜訊之一影像。

根據本發明技術之一第一態樣或第二態樣，可藉由使用全域曝光獲得具有一廣泛動態範圍及低雜訊之一影像。

根據本發明技術之第三態樣、第五態樣及第六態樣，可獲得一高品質影像。此外，根據本發明技術之一第四態樣，可製造獲取一高品質影像之一固態成像裝置。

實行本發明之模式 <1.本發明技術應用於其之固態成像裝置> [1-1.基本系統組態]

圖1係繪示本發明技術應用於其之一固態成像裝置(舉例而言，係一種X-Y位址型固態成像裝置之一CMOS影像感測器)之組態之概況之一系統方塊圖。此處，該CMOS影像感測器指示藉由應用或部分使用一CMOS製程而產生之一影像感測器。

根據應用實例之一CMOS影像感測器10包含形成在一未圖解說明之半導體基板(晶片)上之一像素陣列單元11及整合在與像素陣列單元11相同之半導體基板上之一周邊電路單元。舉例而言，周邊電路單元由一垂直驅動單元12、一行處理單元13、一水平驅動單元14及一系統控制單元15組態。

CMOS影像感測器10進一步包含一信號處理單元18及一資料儲存單元19。信號處理單元18及資料儲存單元19可安裝在與CMOS影像感測器10相同之基板上或可安置在不同於CMOS影像感測器10之一基板上。此外，信號處理單元18及資料儲存單元19之程序可由提供於不同於CMOS影像感測器10之基板之一基板上之一外部信號處理單元來執行，舉例而言，一DSP(數位信號處理器)電路或軟體。

像素陣列單元11經組態以使得單元像素(後文中亦可簡單地闡述為「像素」)(每一單元像素具有用於根據所接收之光之量產生並累積光電荷之一光電轉換區段)沿一列方向及一行方向以二維方式安置，亦即，呈一矩陣形式。此處，列方向指示一像素列中之像素之一配置方向(亦即，一水平方向)，且行方向指示一像素行中之像素之一配置 方向(亦即，一垂直方向)。稍後將闡述一單元像素之特定電路組態及一像素結構之細節。

在像素陣列單元11中，針對一矩陣之像素陣列之每一像素列沿列方向接線一像素驅動線16，且針對每一像素行沿行方向接線一垂直信號線17。像素驅動線16傳輸一驅動信號以用於在自一像素讀出一信號時進行驅動。在圖1中，將像素驅動線16展示位一條導線；然而，導線之數目並不限於1。像素驅動線16之一個端連接至對應於垂直驅動單元12之每一列之一輸出端子。

垂直驅動單元12係由一移位暫存器、一位址解碼器及類似物組態且同時驅動像素陣列單元11中之所有像素或一次驅動每一列中之像素或類似物。換言之，垂直驅動單元12組態一驅動單元，該驅動單元與控制垂直驅動單元12之系統控制單元15一起驅動像素陣列單元11中之像素。儘管省略對垂直驅動單元12之一特定組態之圖解說明，但垂直驅動單元12通常包含一讀取掃描系統及一掃掠掃描系統之兩個掃描系統。

讀取掃描系統逐列地依次選擇性地掃描像素陣列單元11中之單元像素，以自單元像素讀取信號。自一單元像素讀取之信號係一類比信號。掃掠掃描系統在讀取掃描之前僅達一快門速度之一時間在欲由讀取掃描系統在其上執行讀取掃描之欲讀取之一列上執行掃掠掃描。

藉由掃掠掃描系統之掃掠掃描，將不必要電荷自欲讀取之列中之單元像素之光電轉換區段掃掠掉；因此，重設該 等光電轉換區段。藉由掃掠掃描系統掃掠掉(重設)不必要電荷以執行稱為一電子快門操作之操作。此處，電子快門操作指示摒棄電子轉換區段之光電荷且重新開始曝光(開始累積光電荷)之操作。

藉由該讀取掃描系統之讀取操作所讀取之一信號對應於一緊在前的讀取操作或電子快門操作之後所接收之光之量。一單元像素中之光電荷之一曝光週期係由自一緊在前的讀取操作之一讀取時間或一電子快門操作之一掃掠時間至一當前讀取操作之一讀取時間之週期定義。

自由垂直驅動單元12選擇性地掃描之一像素列中之單元像素輸出之信號係透過垂直信號線17中之每一者一次一個像素行地輸入至行處理單元13。行處理單元13對透過針對像素陣列單元11之每一像素行之垂直信號線17自選定列中之像素輸出之信號執行規定信號處理，且在信號處理之後暫時地保持像素信號。

特定而言，行處理單元13執行至少雜訊移除處理(舉例而言，CDS(相關雙重取樣(Correlated Double Sampling)；相關雙重取樣(correlated double sampling))處理)作為信號處理。藉由行處理單元13之CDS處理，移除重設雜訊及一像素特有之固定型樣雜訊(例如，像素中之一放大器電晶體之臨限值之變化)。除雜訊移除處理之外，舉例而言，行處理單元13亦可具有一AD(類比轉數位)轉換功能，以將一類比像素信號轉換成一數位信號且輸出該數位信號。

水平驅動單元14係由一移位暫存器、一位址解碼器及類 似物組態且依次選擇對應於行處理單元13之像素行之單元電路。藉由水平驅動單元14之選擇性掃描，依次輸出由行處理單元13針對每一單元電路對其執行信號處理之像素信號。

系統控制單元15係由產生各種時序信號及類似物之一時序產生器組態且基於該時序產生器所產生之各種時序執行對垂直驅動單元12、行處理單元13、水平驅動單元14及類似物之驅動控制。

信號處理單元18具有至少一計算處理功能，且對自行處理單元13輸出之一像素信號執行各種信號處理，例如計算處理。在信號處理單元18進行信號處理時，資料儲存單元19暫時儲存該處理所必須之資料。

具有以上組態之CMOS影像感測器10採用在像素陣列單元11中之所有像素上同時執行曝光開始及結束之全域曝光。換言之，CMOS影像感測器10能夠針對所有像素同時曝光。此全域曝光係藉由由包含垂直驅動單元12及系統控制單元15之驅動單元進行驅動而執行。實現全域曝光之全域快門功能係適於需要對以高速度移動之一被攝體成像及一所成像影像之同時性之感測應用的一快門操作。

[1-2.其他系統組態]

本發明技術應用於其之CMOS影像感測器10並不限於具有以上系統組態之一者。可引述以下系統組態作為其他系統組態。

舉例而言，如圖2中所展示，可引述具有以下一系統組 態之一CMOS影像感測器10A：資料儲存單元19係安置在行處理單元13之後之級中以透過資料儲存單元19將自行處理單元13輸出之像素信號供應至信號處理單元18。

此外，如圖3中所展示，可引述具有以下一系統組態之一CMOS影像感測器10B：行處理單元13具有對像素陣列單元11之每一行或每一複數個行執行AD轉換之一AD轉換功能且資料儲存單元19及信號處理單元18係並列於行處理單元13而提供。

<2.對實施例之闡述>

為實現全域曝光，根據一實施例之一固態成像裝置(舉例而言，一CMOS影像感測器)在一單元像素中包含第一電荷累積區段及第二電荷累積區段兩者以與實現全域曝光之相關技術相比在不使在黑暗中或在一微光條件下之一所成像影像之品質劣化之情形下保證較大飽和電荷量。另外，使用一嵌入式MOS電容器作為第一電荷累積區段，且使用每單位面積具有比該第一電荷累積區段高之一電容值之一電容器作為第二電荷累積區段。

較佳地，應針對第一電荷累積區段及第二電荷累積區段按以下方式設定飽和電荷量之一量值關係。換言之，較佳地，第一電荷累積區段應具有小於光電轉換區段之飽和電荷量之一飽和電荷量。

當將該第一電荷累積區段之飽和電荷量設定為小於光電轉換區段之飽和電荷量時，差量由該第二電荷累積區段補償。因此，需要使第二電荷累積區段具有在與第一電荷累 積區段之飽和電荷量相加時總共等於或多於光電轉換區段之飽和電荷量之一飽和電荷量。

如上文所述，在一單元像素中提供第一電荷累積區段及第二電荷累積區段兩者，且使用一嵌入式MOS電容器作為第一電荷累積區段，而使用每單位面積具有比第一電荷累積區段高之一電容值之一電容器作為第二電荷累積區段；因此，可獲得以下操作及效應。

換言之，與在與第一電荷累積區段及第二電荷累積區段之總面積相同之一面積上形成一嵌入式MOS電容器之一情況相比，可顯著地增加可累積光電荷之一電容值，換言之，保證較大飽和電荷量。另外，一嵌入式MOS電容器用於一微光條件下之一信號且抵抗被界面狀態、一缺陷或類似物影響。與實現全域曝光之相關技術相比，黑暗中之性質未劣化。因此，在一微光條件下所成像之一影像之品質未劣化。

因此，可實現展現出等於具有相同單元像素大小而不具有一全域快門功能之一CMOS影像感測器之特性之特性的具有一全域快門功能之一CMOS影像感測器。此外，可實現與具有相同單元像素大小及全域快門功能之一已知CMOS影像感測器相比，促進動態範圍之顯著延伸之一CMOS影像感測器。

[2-1.分割電荷累積區段可增加電荷累積區段之總電容值之原因]

以此方式，使用一嵌入式MOS電容器作為第一電荷累積 區段，且使用每單位面積具有比第一電荷累積區段高之一電容值之一電容器作為第二電荷累積區段；因此，可增加電荷累積區段之總電容值。此處，舉一數值實例，將對電荷累積區段之總電容值可增加之原因進行闡述。

舉例而言，考量形成具有1 μm²之一面積之一電容器之一情況。假定第一電荷累積區段之每單位面積之電容值係1 fF/μm²，第二電荷累積區段之每單位面積之電容值係10 fF/μm²且具有1 μm²之面積之整個電容器係由該第一電荷累積區段形成，則具有1 μm²之面積之該電容器之電容值係1 fF。

此時，若1 μm²之面積之一半由第二電荷累積區段替換時，則具有1 μm²之面積之該電容器之電容值係5.5 fF(=1/2 μm²×1 fF+1/2 μm²×10 fF)。換言之，若該面積之一半由第二電荷累積區段替換，則具有1 μm²之面積之電容器之電容值係未被替換之情況之5.5倍高。

此外，1 μm²之面積之四分之三由第二電荷累積區段替換，則具有1 μm²之面積之電容器之電容值係7.75 fF，此係未被替換之情況之7.75倍高。此外，當1 μm²之面積之一半由第二電荷累積區段替換時，假定第二電荷累積區段之每單位面積之電容值係20 fF/μm²，則具有1 μm²之面積之電容器之電容值係10.5 fF，此係未被替換之情況之10.5倍高。

另一方面，通常，大量洩漏電流自每單位面積具有一高電容值之一電容器產生，且第二電荷累積區段具有一問 題，亦即，黑暗中之性質(例如，暗電流或白點)之劣化變得明顯。因此，當同時自光電轉換區段傳送所有像素之光電荷時，一微光條件下之光電荷累積於第一電荷累積區段中。此處，「在一微光條件下之光電荷」指示等於或小於第一電荷累積區段之飽和電荷量之光電荷。第一電荷累積區段係由一嵌入式電容器形成且因此抵抗被界面狀態、一缺陷或類似物影響，且在黑暗中之性質比第二電荷累積區段佳。

此外，一亮光條件下之光電荷累積於第一電荷累積區段及第二累積電容器兩者中。此處，「在一亮光條件下之光電荷」指示超過該第一電荷累積區段之飽和電荷量之光電荷。在其中處置大量電荷之一亮光條件下，可保證一高S/N且因此，在黑暗中之性質(例如，暗電流或白點)不可能具有一影響。因此，即使在一亮光條件下之光電荷累積於大量洩漏電流自其產生之第二電荷累積區段中，對影像品質之影響亦極小。

如自以上闡述明瞭，可藉由使用一嵌入式MOS電容器作為第一電荷累積區段且使用每單位面積具有比第一電荷累積區段高之一電容值之一電容器作為第二電荷累積區段來保證較大飽和電荷量。相反，若相等飽和電荷量係可接受的，則可藉由所節省之空間量促進單元像素大小之一減小。

另外，與實現全域曝光之相關技術相比，藉由在同時讀出所有像素時，使一微光條件下之光電荷累積於在黑暗中 具有良好性質(例如，暗電流或白點)之第一電荷累積區段中而使一亮光條件下之光電荷累積於在黑暗中不具有良好性質之第二電荷累積區段中而不使在黑暗中或在一微光條件下所成像之一影像之品質劣化。

每單位面積具有比第一電荷累積區段高之一電容值之電容器(換言之，每單位面積具有比一嵌入式MOS電容器高之一電容值之電容器)之實例包含一表面型MOS電容器。

[2-2.對每單位面積具有高電容值之電容器之闡述]

此處，將對組態第一電荷累積區段之一嵌入式MOS電容器與(舉例而言)組態第二電荷累積區段之一表面側MOS電容器之間的一差異進行闡述。

圖4A及圖4B繪示一嵌入式MOS電容器A及一表面側MOS電容器B。此外，在圖4A及圖4B中，(a)及(b)分別繪示每一MOS電容器之剖面結構及一等效電路。

如圖4A及圖4B中所展示，在任何MOS電容器中，一閘極電極23經由一閘極氧化物膜22安置在一半導體基板21上。在嵌入式MOS電容器A之情況中，累積信號電荷之一電荷累積區24形成在半導體基板21之深度中，且在表面型MOS電容器B之情況中，一電荷累積區25形成在半導體基板21之基板表面中。

在圖4A及圖4B之(b)中，分別地，Cox表示閘極氧化物膜22之電容值，Cch表示基板表面與電荷累積區之間的電容值，且Csi表示電荷累積區與基板之間的電容值。

(在嵌入式電容器之情況中)

假定電荷累積區24之每單位面積之電容值係Cb，則電容值Cb係由以下表達式(1)表達：Cb=Cox．Cch/(Cox+Cch)+Csi=Cox．{1/(1+Cox/Cch)}+Csi………(1)

此處，假定電荷累積區與基板之間的電容值Csi足夠低，則表達式(1)可近似為以下表達式(2)：CbCox．{1/(1+Cox/Cch)………(2)

(在表面型電容器之情況中)

假定電荷累積區之每單位面積之電容值係Cs，則電容值Cs係由以下表達式(3)表達：Cs=Cox+Csi………(3)

此處，假定電荷累積區與基板之間的電容值Csi係充分低，則電容值Cs可近似為閘極氧化物膜22之電容值Cox，如以下表達式(4)所表達：CsCox………(4)

換言之，電荷累積區24之每單位面積之電容值Cb與電荷累積區25之每單位面積之電容值Cs之間的量值關係係Cb<Cs，且藉由將電荷累積區埋藏在基板中而非基板表面中，電容值降低。相反，藉由將電荷累積區自該基板之內部移向該基板之表面，電容值增加。

(對用於自材料角度增加每單位面積之電容值之方法之闡述)

閘極氧化物膜22每單位面積之電容值Cox由以下表達式(5)表達： Cox=εox/tox………(5)其中εox係閘極氧化物膜22之介電係數，且tox係閘極氧化物膜22之膜厚度。

儘管自耐受電壓及洩漏量之觀點看，閘極氧化物膜22之膜厚度tox亦係重要的，但即使膜厚度相等，亦可藉由使用具有一高介電係數之一材料來增加每單位面積之電容值Cox。舉例而言，具有一高介電係數之材料包含以下材料：Si₃N₄：相對介電係數7

Ta₂O₅：相對介電係數26

HfO₂：相對介電係數25

ZrO₂：相對介電係數25

由於真空介電係數與相對介電係數之乘積變為每一材料之介電係數，因此若考量相對介電係數對SiO₂(相對介電常數3.9)之比率，可估計每單位面積之電容值之一增加。舉例而言，若假定一表面型MOS電容器且使用具有相同膜厚度之Si₃N₄替代SiO₂，則每單位面積之電容值增加至1.8倍，且若使用Ta₂O₅，則每單位面積之電容值增加至6.7倍。

(對用於自結構角度增加每單位面積之電容值之方法之闡述)

此外，自結構角度，可藉由組合複數個電容器結構來增加每單位面積之電容值。組合結構之實例包含圖5A及圖5B中所展示之結構，換言之，其中組合一平面MOS電容器 與一接面電容器之一結構A及其中組合一平面MOS電容器與一堆疊式電容器之一結構B。

首先，將對組合結構A進行闡述。舉例而言，一P型井52形成在一N型半導體基板51上。用以充當一中間電極之一N+型半導體區41形成在P型井52之一表面層部分上以在其之間形成一接面MOS電容器，其中P型井52用以充當一下部電極。此外，一上部電極42經由一絕緣膜53安置在基板表面上以並列於接面MOS電容器形成一平面MOS電容器。簡而言之，一第二電荷累積區段40經形成並聯連接在一平面MOS電容器與一接面電容器之間。

接下來，將對組合結構B進行闡述。一第一電荷累積區段30係與在組合結構A之情況中相同之平面MOS電容器。第二電荷累積區段40包含一平面MOS電容器，其形成在藉由元件隔離絕緣膜55及56分隔之一區中，及一堆疊式電容器，其並聯連接地形成在一其他上部層中。

具體而言，用以充當一下部電極之一P+型(或N+型)半導體區43形成在P型井52之表面層部分中，且一中間電極45經由一電容器絕緣膜44形成在半導體區43中。此結構係一平面MOS電容器之結構。此外，一上部電極47經由一電容器絕緣膜46形成在中間電極45上。此結構係一堆疊式電容器之結構。中間電極45藉由一導線57電連接至N+型半導體區41。

根據組合結構B，換言之，根據一平面MOS電容器與一堆疊式電容器之組合結構，可形成每單位面積具有一較高 電容值之一電容器。

(第二電荷累積區段之其他結構實例)

圖6A、圖6B、圖7A及圖7B繪示第二電荷累積區段40之其他結構實例。在圖6A、圖6B、圖7A及圖7B中，指派相同元件符號以標示等效於圖5A及圖5B中之部分之部分。

圖6A係繪示一平面MOS電容器之結構之一剖視圖。組態第二電荷累積區段40之平面MOS電容器具有其中用以充當一下部電極之P+型(或N+型)半導體區43形成在P型井52之表面層部分中且上部電極45經由電容器絕緣膜44形成在半導體區43上之一結構。

圖6B係繪示一堆疊式電容器1之結構之一剖視圖。組態第二電荷累積區段40之堆疊式電容器1具有其中下部電極45形成在元件隔離絕緣膜55上且上部電極47經由電容器絕緣膜46形成在下部電極45上之一結構。

圖7A係繪示一堆疊式電容器2之結構之一剖視圖。組態第二電荷累積區段40之堆疊式電容器2具有其中具有一U形剖面之下部電極45電連接至N+型半導體區41且上部電極47經由電容器絕緣膜46插入下部電極45內部之一結構。

在堆疊式電容器2之結構之情況中，將一電源供應器電壓施加至上部電極47，或將上部電極47接地。根據包含具有一U形剖面之下部電極45及嵌入在中間電極45內部之上部電極47之堆疊式電容器2，有利地，具有比一正常堆疊式電容器(舉例而言，堆疊式電容器1)大之一相對區域以有利於一電容。

圖7B係繪示一溝渠電容器之結構之一剖視圖。組態第二電荷累積區段40之溝渠電容器經形成以使得以穿透P型井52到達一基板51之一方式形成一溝渠48且該電容器形成於溝渠48中。

特定而言，溝渠電容器具有一結構，其中用以充當一下部電極之N+型(或P+型)半導體區43形成在溝渠48之一內部中，半導體區43之一內壁用電容器絕緣膜44覆蓋且經由電容器絕緣膜44嵌入上部電極45。

此外，第二電荷累積區段40係由其中電容器絕緣膜之一部分或整體係由具有比一個矽氧化物膜之介電係數高之一介電係數之一材料組態的一平面MOS電容器、一接面電容器、一堆疊式電容器或一溝渠電容器或其一組合組態。具有比矽氧化物膜(SiO₂)高之一介電係數之材料包含Si₃N₄、Ta₂O₅、HfO₂、ZrO₂。

如上文所述，已基於圖6A、圖6B、圖7A及圖7B對第二電荷累積區段40之結構之實例進行了闡述。然而，第二電荷累積區段40之結構並不限於此等結構實例，且可採用到目前為止已開發之各種方法以藉助一DRAM之一記憶體電容器增加電容。

<3.實例1>

在後文將對在一像素中包含第一電荷累積區段30及第二電荷累積區段40之一單元像素之一特定實例進行闡述。

在整個說明書中，第一電荷累積區段66對應於上述第一電荷累積區段30且第二電荷累積區段67對應於上述第二電 荷累積區段40。

(單元像素60A之電路組態)

圖8係繪示本發明技術應用於其之一單元像素60A之一電路組態之一電路圖。如圖8中所展示，舉例而言，單元像素60A包含具有一p-n接面之一光電二極體61作為接收光以產生並累積光電荷之一光電轉換區段。光電二極體61根據所接收之光之量產生並累積光電荷。

舉例而言，單元像素60A進一步包含一第一傳送閘區段62、一第二傳送閘區段63、一第三傳送閘區段64、一重設閘區段65、一第一電荷累積區段66、一第二電荷累積區段67、一放大器電晶體68、一選擇電晶體69及一電荷排放閘區段70。

在具有以上組態之單元像素60A中，第一電荷累積區段66及第二電荷累積區段67對應於上述第一電荷累積區段30及第二電荷累積區段40。換言之，自一電路之角度，將第一電荷累積區段66作為一嵌入式MOS電容器提供於第一傳送閘區段62與第二傳送閘區段63之間。將一驅動信號SG(在後文中亦稱為傳送信號SG)施加至第一電荷累積區段66之一閘極電極。第二電荷累積區段67係由每單位面積具有比第一電荷累積區段66高之一電容值之一電容器組態。稍後將闡述第一電荷累積區段66及第二電荷累積區段67之佈局及剖面結構之細節。

作為圖1中之像素驅動線16，舉例而言，複數個驅動線接線至每一像素列中之單元像素60A。各種驅動信號TG、 SG、FG、CG、RST、SEL及PG係透過像素驅動線16之複數個驅動線自圖1中之垂直驅動單元12供應。在以上組態中，電晶體係NMOS電晶體且因此，此等驅動信號TG、SG、FG、CG、RST、SEL及PG係在一高位準(舉例而言，一電源供應器電壓V_DD)下變為有效且在一低位準(舉例而言，一負電位)下變為無效的脈衝信號。

將驅動信號TG作為一傳送信號施加至第一傳送閘區段62之一閘極電極。自一電路之角度，第一傳送閘區段62連接至光電二極體61與第一電荷累積區段66之間。當驅動信號TG(在後文中亦稱為傳送信號TG)變為有效時，則第一傳送閘區段62回應於其而建立電連續性且因此，將累積於光電二極體61中之光電荷傳送至第一電荷累積區段66。由第一傳送閘區段62傳送之光電荷暫時地累積於第一電荷累積區段66中。

將驅動信號FG作為一傳送信號施加至第二傳送閘區段63之一閘極電極。自一電路之角度，第二傳送閘區段63連接至第一電荷累積區段66與一浮動擴散區段(後文中闡述為「FD區段」)71之間，放大器電晶體68之一閘極電極連接至該浮動擴散區段。FD區段71將光電荷轉換成一電信號，舉例而言，一電壓信號且輸出該信號。當驅動信號FG(後文中亦稱為傳送信號FG)變為有效時，則第二傳送閘區段63回應於其而建立電連續性且因此，將累積於第一電荷累積區段66中之光電荷傳送至FD區段71。

將驅動信號CG作為一傳送信號施加至第三傳送閘區段 64之一閘極電極。自一電路之角度，第三傳送閘區段64連接至第一電荷累積區段66與第二電荷累積區段67之間。當驅動信號CG(後文中亦稱為傳送信號CG)變為有效時，則第三傳送閘區段64回應於其而建立電連續性且因此耦合第一電荷累積區段66及第二電荷累積區段67之電位。

將驅動信號RST作為一重設信號施加至重設閘區段65之一閘極電極。自一電路之角度，分別地，重設閘區段65之一個源極/汲極區連接至一重設電壓V_DR，且其另一源極/汲極區連接至FD區段71。當驅動信號RST(後文中亦稱為重設信號RST)變為有效時，則重設閘區段65回應於其而建立電連續性且因此，將FD區段71之電位重設至重設電壓V_DR之位準。

自一電路之角度，放大器電晶體68之閘極電極連接至FD區段71，且其一汲極電極連接至電源供應器電壓V_DD，且放大器電晶體68充當讀取藉由光電二極體61之光電轉換獲得之光電荷之一讀取電路之一輸入區段，稱為一源極隨耦器電路。換言之，放大器電晶體68之一源極電極經由選擇電晶體69連接至垂直信號線17且放大器電晶體68用連接至垂直信號線17之一端之一恆定電流源80組態源極隨耦器電路。

將驅動信號SEL作為一選擇信號施加至選擇電晶體69之一閘極電極。自一電路之角度，選擇電晶體69連接至放大器電晶體68之源極電極與垂直信號線17之間。當驅動信號SEL(後文中亦稱為選擇信號SEL)變為有效時，則選擇電 晶體69回應於其而建立電連續性且因此使單元像素60A成為一選定狀態且將自放大器電晶體68輸出之一像素信號連接至垂直信號線17。

將驅動信號PG作為一電荷排放控制信號施加至電荷排放閘區段70之一閘極電極。自一電路之角度，電荷排放閘區段70連接至光電二極體61與一電荷排放區段(舉例而言，電源供應器電壓V_DD)之間。當驅動信號PG(後文中亦稱為電荷排放控制信號PG)變為有效時，則電荷排放閘區段70回應於其而建立電連續性且因此，自光電二極體61選擇性地排放累積於光電二極體61中之光電荷之一預設定規定量或全部至電荷排放區段。

電荷排放閘區段70係出於以下目標而提供。換言之，目的係避免光電二極體61之光電荷飽和及超過飽和電荷量之光電荷溢出至第一電荷累積區段66及第二電荷累積區段67以及周圍像素，此係藉由在期間未累積光電荷之一週期中使電荷排放閘區段70處於導通而導致。

(單元像素60A之像素結構)

圖9係繪示單元像素60A之一像素結構之一示意圖，且在圖9中指派相同元件符號以標示等效於圖8中之部分之部分。圖9繪示一像素佈局之一平面型樣及分別沿箭頭A-A'及箭頭B-B'截取之該平面型樣之剖面圖。

在圖9中，如自沿箭頭B-B'截取之剖視圖明瞭，光電二極體(PD)61具有帶有一p-n接面之一個二極體之結構，其中一N型半導體區611形成在半導體基板51上之P型井52 中。光電二極體61包含形成在其一表面層部分中之一P型半導體區612，且因此，係一嵌入式光電二極體(稱為一HAD(電洞累積二極體)感測器結構)，其中一空乏端係遠離界面。

第一傳送閘區段62包含經由一閘極絕緣膜(未展示)安置在基板表面上之一閘極電極621及形成於基板表面層部分中之一P-型半導體區622。P-型半導體區622使閘極電極621下面之電位稍微深於其中不形成半導體區622之情況。因此，如自沿箭頭B-B'截取之剖視圖明瞭，P-型半導體區622形成一溢出路徑，該溢出路徑將自光電二極體61溢出的等於或多於規定量之光電荷或特定而言超過光電二極體61之飽和電荷量之光電荷傳送至第一電荷累積區段66。

第一電荷累積區段66包含經由一閘極絕緣膜(未展示)安置在基板表面上之一閘極電極661且作為一嵌入式MOS電容器形成在閘極電極661下面。換言之，第一電荷累積區段66係由一嵌入式MOS電容器組態，其包含形成於P型井52中閘極電極661下面之一N型半導體區662及形成於N型半導體區662之一表面層部分中之一P-型半導體區663。

第二傳送閘區段63包含經由一閘極絕緣膜(未展示)安置在基板表面上之一閘極電極631。第二傳送閘區段63使第一電荷累積區段66之N型半導體區662作為一個源極/汲極區，且使用以充當FD區段71之一N+型半導體區711作為另一源極/汲極區。

因此，單元像素60A具有一像素結構，其中第一電荷累積區段66作為一嵌入式MOS電容器形成在毗鄰於第一傳送閘區段62及第二傳送閘區段63形成之閘極電極661下面。

第三傳送閘區段64包含經由一閘極絕緣膜(未展示)安置在基板表面上之一閘極電極641。第三傳送閘區段64使第一電荷累積區段66之N型半導體區662作為一個源極/汲極區，且使形成於半導體表面層部分中之一N+型半導體區642作為另一源極/汲極區。

第三傳送閘區段64之N+型半導體區642電連接至第二電荷累積區段67之一端。第二電荷累積區段67之另一端連接至一負側電源供應器(舉例而言，接地)。

第二傳送閘區段63、第一電荷累積區段66之閘極電極661及第三傳送閘區段64操作以耦合或分割FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位。

此外，第三傳送閘區段64具有一結構，其中一N-型半導體區643形成在一通道部分之一表面層部分中。N-型半導體區643使閘極電極641下面之電位稍微深於其中未形成半導體區643之情況。因此，如自沿箭頭A-A'截取之剖視圖明瞭，N-型半導體區643形成一溢出路徑，該溢出路徑將超過第一電荷累積區段66之飽和電荷量之光電荷傳送至第二電荷累積區段67。

此處，重要地，形成在第一傳送閘區段62及第三傳送閘區段64下面之溢出路徑應經形成以使得累積於第一電荷累積區段66中之光電荷不洩漏至光電二極體61而係傳送至第 二電荷累積區段67。

以此方式，單元像素60A具有在第三傳送閘區段64之閘極電極641下面之溢出路徑；因此，可將在一亮光條件下自光電二極體61溢出之電荷亦累積於第二電荷累積區段67中。特定而言，即使第三傳送閘區段64未導通，自第一電荷累積區段66溢出的等於或多於規定量之光電荷可傳送至第二電荷累積區段67且累積於第二電荷累積區段67中。因此，可將第一電荷累積區段之飽和電荷量設定為小於光電二極體61之飽和電荷量。

(單元像素60A之電路操作)

接下來，將參考圖10之一時序圖及圖11至圖18之電位圖對單元像素60A之一電路操作進行闡述。

圖10繪示單元像素60A之選擇信號SEL、重設信號RST、傳送信號TG、電荷排放控制信號PG、傳送信號CG、傳送信號SG及傳送信號FG之一時序圖。此外，圖11至圖18分別繪示在圖10之時序圖之時間ta至th處第N列中之單元像素60A之電位之狀態。

首先，在時間t1處，當電荷排放控制信號PG保持有效時，選擇信號SEL、重設信號RST、傳送信號CG、傳送信號SG及傳送信號FG在所有像素中同時變為有效。因此，選擇電晶體69、重設閘區段65、第三傳送閘區段64、第一電荷累積區段66之閘極電極661、第二傳送閘區段63及電荷排放閘區段70建立電連續性。

圖11繪示在時間t1與時間t2之間的時間ta處之單元像素 60A之電位之狀態。以此方式，將FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位耦合且重設經耦合區。

隨後，重設信號RST、選擇信號SEL、傳送信號FG、傳送信號SG及傳送信號CG以此次序在所有像素中同時變為無效。在時間t2處，電荷排放控制信號PG在彼時在所有像素中同時變為無效。因此，所有像素共同之曝光週期開始。

圖12繪示在時間t2與時間t3之間的時間tb處之單元像素60A之電位之狀態。以此方式，當光電荷累積於光電二極體61中時，若在一亮光條件下，自光電二極體61溢出之光電荷經由第一傳送閘區段62之溢出路徑累積於第一電荷累積區段66中。此外，若第一電荷累積區段66飽和，則自第一電荷累積區段66溢出之光電荷經由第三傳送閘區段64之溢出路徑累積於第二電荷累積區段67中。若在一微光條件下，則光電荷僅累積於光電二極體61中。

接下來，在時間t3處，傳送信號TG及傳送信號SG變為有效且第一傳送閘區段62及第一電荷累積區段66之閘極電極661建立電連續性。

圖13繪示在時間t3與時間t4之間的時間tc處之單元像素60A之電位之狀態。以此方式，將累積於光電二極體61中之光電荷傳送至第一電荷累積區段66且累積於第一電荷累積區段66中。

接下來，在時間t4處，在所有像素中，傳送信號TG變為 無效且同時電荷排放控制信號PG變為有效。然後，第一傳送閘區段62切斷電連續性且同時，電荷排放閘區段70建立電連續性。因此，所有像素共同之曝光週期結束。

隨後，傳送信號SG亦變為無效，且第一電荷累積區段66之閘極電極661切斷電連續性且因此，使第一電荷累積區段66之電位恢復至其原始位準。此時，若第一電荷累積區段66之經累積電荷量超過飽和電荷量，則經由第三傳送閘區段64之溢出路徑將自第一電荷累積區段66溢出之光電荷傳送至第二電荷累積區段67。

在所有像素共同之曝光週期結束之後，便逐列地依次讀取經累積光電荷。

特定而言，在時間t5處，第N列中之選擇信號SEL變為有效，且第N列中之選擇電晶體69建立電連續性且因此，使第N列中之單元像素60A成為一選定狀態。同時，重設信號RST變為有效，且重設閘區段65建立電連續性且因此重設FD區段71。在時間t6處，重設信號RST則變為無效。

圖14繪示在時間t6與時間t7之間的時間td處之單元像素60A之電位之狀態。透過放大器電晶體68及選擇電晶體69將此狀態中之FD區段71之電位作為一第一重設位準N1輸出至垂直信號線17。

接下來，在時間t7處，傳送信號FG變為有效且因此，第二傳送閘區段63建立電連續性。

圖15繪示在時間t7與時間t8之間的時間te處之單元像素60A之電位之狀態。以此方式，將累積於第一電荷累積區 段66中之光電荷傳送至FD區段71。

接下來，在時間t8處，傳送信號FG變為無效，且第二傳送閘區段63切斷電連續性。

圖16繪示在時間t8與時間t9之間的時間tf處之單元像素60A之電位之狀態。透過放大器電晶體68及選擇電晶體69將此狀態中之FD區段71之電位作為根據第一電荷累積區段66之經累積電荷量之一第一信號位準S1輸出至垂直信號線17。

接下來，在時間t9處，傳送信號CG、SG及FG同時變為有效，且第三傳送閘區段64、第一電荷累積區段66之閘極電極661及第二傳送閘區段63一起建立電連續性。

圖17繪示在時間t9與時間t10之間的時間tg處之單元像素60A之電位之狀態。以此方式，將FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位耦合且光電荷累積在整個經耦合區域上。透過放大器電晶體68及選擇電晶體69將光電荷作為一第二信號位準S2輸出至垂直信號線17。

接下來，在時間t10處，重設信號RST變為有效，且重設閘區段65建立電連續性。因此，重設其中FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位之區域。

接下來，在時間t11處，重設信號變為無效且重設閘區段65切斷電連續性。

圖18繪示在時間t11與時間t12之間的時間th處之單元像素60A之電位之狀態。透過放大器電晶體68及選擇電晶體69將此狀態中其中電位耦合之區域之電位作為一第二重設 位準N2輸出至垂直信號線17。

接下來，在時間t12處，第N列中之選擇信號SEL變為無效，且第N列中之選擇電晶體69切斷電連續性且因此，使第N列中之單元像素60A成為一非選定狀態。

隨後，使傳送信號FG、傳送信號SG及傳送信號CG以此次序成為無效狀態，且第二傳送閘區段63、第一電荷累積區段66之閘極電極661及第三傳送閘區段64切斷電連續性。

使傳送信號FG、傳送信號SG及傳送信號CG以此次序成為無效狀態之原因係將在其中第一電荷累積區段66之閘極電極661係導通之狀態中累積於基板表面中之通道電荷累積在第二電荷累積區段67中。不同於FD區段71，不單獨重設第二電荷累積區段67；因此，不存在例如藉由重設通道電荷而在一像素信號中發生一偏移之擔憂。

藉助上述一系列電路操作之情形，第一重設位準N1、第一信號位準S1、第二信號位準S2及第二重設位準N2依次自單元像素60A輸出至垂直信號線17。在後續級中之信號處理單元中對以此方式依次輸出之第一重設位準N1、第一信號位準S1、第二信號位準S2及第二重設位準N2執行規定信號處理。稍後將闡述信號處理之細節。

如上文所述，根據單元像素60A，可藉由使用一嵌入式MOS電容器作為第一電荷累積區段66且使用每單位面積具有比第一電荷累積區段66高之一電容值之一電容器作為第二電荷累積區段67來保證一較大飽和電荷量。相反，若相 等飽和電荷量係可接受的，則可藉由所節省之空間量促進單元像素大小之減小。

另外，在同時讀出所有像素時，在一微光條件下之光電荷累積於在黑暗中之性質方面係良好之第一電荷累積區段66中，而在一亮光條件下之光電荷累積於在黑暗中之性質方面係不良好之第二電荷累積區段67中。因此，與實現全域曝光之相關技術相比，不使在黑暗中或在一微光條件下所成像之一影像之品質劣化。

(修改1)

圖19係繪示根據單元像素60A之修改1之一單元像素60A1之一電路組態之一電路圖，且在該圖式中指派相同元件符號以標示等效於圖8中之部分之部分。

根據修改1之單元像素60A1不同於單元像素60A之方面在於省略電荷排放閘區段70。

舉例而言，若在針對其未累積光電荷之一週期期間，以另一方法防止光電二極體61之飽和或不存在光電二極體61充滿光電荷之可能性，則可以此方式省略電荷排放閘區段70。

(修改2)

圖20係繪示根據單元像素60A之修改2之一單元像素60A2之一電路組態之一電路圖，且在該圖式中指派相同元件符號以標示等效於圖8中之部分之部分。

根據修改2之單元像素60A2不同於單元像素60A之方面在於省略選擇電晶體69。另外，單元像素60A2藉由使欲施 加至重設閘區段65之汲極電極之一汲極電壓DRN可變而實現藉助選擇電晶體69選擇一像素之功能。

特定而言，將高電壓作為汲極電壓DRN施加至重設閘區段65之汲極電極；因此，放大器電晶體68變為有效以執行輸出一信號之操作。換言之，放大器電晶體68作為一選擇電晶體與汲極電壓DRN之切換操作協作操作。存在能夠藉由省略選擇電晶體69來降低組態單元像素60之電路元件之數目達每像素一個元件之一優點。

圖21類似於圖10係依據單元像素60A2之電路操作繪示信號之狀態之一時序圖。

該電路操作與單元像素60A之電路操作之情況係基本上相同的，且僅重設信號RST之時序係不同的。

(像素共用)

在單元像素60A、60A1及60A2中，組態一像素之電路元件可在複數個像素之間共用。

圖22係繪示根據像素共用之特定實例1之一電路組態之一電路圖。此處，引述為一實例的係在毗鄰於彼此之四個像素60A-1至60A-4之間共用像素構成元件之一部分之一情況。然而，共用像素之數目並不限於四個像素。此外，根據毗鄰四個像素60A-1至60A-4之關係，舉例而言，可在包含沿列方向之兩個像素及沿行方向之兩個像素之四個像素之間或在沿行方向之四個像素之間發生共用。

在特定實例1中，引述為一實例的係單元像素60A之像素組態之一情況之像素共用。在四個像素之間共用FD區段71 之後的包含重設閘區段65之電路元件(換言之，重設閘區段65、放大器電晶體68及選擇電晶體69之三個電路元件)。

圖23係繪示根據像素共用之特定實例2之一電路組態之一電路圖。此處同樣，引述為一實例的係在毗鄰於彼此之四個像素60A-1至60A-4之間供應像素構成元件之一部分之一情況。然而，共用像素之數目並不限於四個像素。此外，根據毗鄰四個像素60A-1至60A-4之關係，舉例而言，可在包含沿列方向之兩個像素及沿行方向之兩個像素之四個像素之間或在沿行方向之四個像素之間發生共用。

在特定實例2中，引述為一實例的係根據修改2之單元像素60A2之像素組態之一情況之像素共用。在四個像素之間共用在FD區段71之後的包含重設閘區段65之電路元件(換言之，重設閘區段65及放大器電晶體68之兩個電路元件)。

以此方式，使用在複數個像素之間共用電路元件之技術使得除獲得類似於單元像素60A之操作及效應之操作及效應之外亦可促進一單元像素大小之空間節省。另外，由於空間節省，可保證一較大飽和電荷量。相反，若相等飽和電荷量係可接受的，則可藉由所節省之空間量促進單元像素大小之一減小。

此處，將對第一至第三傳送閘區段62至64及第一電荷累積區段66之閘極電極661之電位進行闡述。圖24係沿一基板深度方向之一電位圖，其經提供用於闡述對釘紮在基板 表面處及耦合FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位之要求。

將第一至第三傳送閘區段62至64之處於非導通狀態之閘極電極及第一電荷累積區段66之閘極電極661之電位設定為一電位以使基板表面成為一經釘紮狀態(舉例而言，一負電位)而不管緊在閘極氧化物膜下方之導電層如何。以此方式使基板表面成為一經釘紮狀態，且可獲得在黑暗中之性質之一經改良效應，例如暗電流或白點。

以高於重設電壓V_DR(換言之，施加至重設閘區段65之汲極之一電位)之一電位之一方式設定在第二傳送閘區段63及第三傳送閘區段64以及第一電荷累積區段66之閘極電極661之導通狀態中基板表面之電位。此使得可耦合FD區段71、第一電荷累積區段66及第二電荷累積區段67之電位。

<4.對雜訊移除處理及計算處理之闡述>

將第一重設位準N1、第一信號位準S1、第二信號位準S2及第二重設位準N2以此次序自單元像素60A及上文所闡述之根據其修改之單元像素輸出至垂直信號線17。在圖1至圖3中所展示之後續級中之信號處理單元(舉例而言，行處理單元13及信號處理單元18)中，對第一重設位準N1、第一信號位準S1、第二信號位準S2及第二重設位準N2執行規定雜訊移除處理及信號處理。在後文中將對行處理單元13中之雜訊移除處理及信號處理單元18中之計算處理進行闡述，該等單元在後續級中。

首先，舉例而言，將對嵌入在行處理單元13中作為雜訊 移除構件之一CDS電路中之一程序進行闡述。可使用具有一已知電路組態之一CDS電路，且其一電路組態不重要。

圖25繪示一時序圖，該時序圖經提供用於闡述程序實例1及程序實例2之情況之行處理單元13中之雜訊移除處理。

(程序實例1)

首先，取基於在讀出一信號時傳送至FD區段71之光電荷之電壓信號S1與基於光電荷傳送至FD區段71之前之重設位準之電壓信號N1之間的一差。此外，取基於累積於FD區段71、第一電荷累積區段66及第二電荷累積區段67中之光電荷之電壓信號S2與基於在FD區段71、第一電荷累積區段66及第二電荷累積區段67重設之後之重設位準之電壓信號N2之間的一差。假定第一差為SN1，且第二差為SN2，則SN1=S1-N1且SN2=S2-N2。

以此方式，在程序實例1中，對先輸出之信號S1及N1執行移除重設雜訊及一像素特有之固定型樣雜訊(例如，一像素中之一放大器電晶體之臨限值之變化)之CDS處理。對後輸出之信號S2及N2執行移除一像素特有之固定型樣雜訊(例如，像素中之一放大器電晶體之臨限值之變化)但不移除重設雜訊之CDS處理。然而，正是計算處理不需要使用一圖框記憶體；因此存在促進一電路組態之簡化及成本減小之一優點。

(程序實例2)

在程序實例2中，需要儲存構件(舉例而言，一圖框記憶體)來使用先前圖框之資訊。因此，舉例而言，藉由使用 資料儲存單元19作為信號處理單元18中之儲存構件或使用一外部DSP電路中之一圖框記憶體來執行程序實例2之計算處理。

特定而言，首先取基於在讀出一信號時傳送至FD區段71之光電荷之電壓信號S1與基於光電荷傳送至FD區段71之前之重設位準之電壓信號N1之間的一差。接下來，取基於累積於FD區段71、第一電荷累積區段66及第二電荷累積區段67中之光電荷之電壓信號S2與先前圖框之一電壓信號N2A之間的一差。電壓信號N2A係基於在針對先前圖框累積於FD區段71、第一電荷累積區段66及第二電荷累積區段67中之光電荷重設之後之重設位準之一信號。假定第一差為SN1，且第二差為SN2，則SN1=S1-N1且SN2=S2-N2A。

以此方式，在程序實例2中，亦對後輸出之信號S2及N2執行移除重設雜訊及一像素特有之固定型樣雜訊(例如，像素中之一放大器電晶體之臨限值之變化)之CDS處理。在程序實例2之情況中，儘管需要例如一圖框記憶體之儲存構件，但存在與程序實例1相比可顯著抑制重設雜訊之一優點。

(程序實例3)

接下來，將對信號處理單元18中之計算處理進行闡述。首先，若第一差落在一規定範圍內，則計算第一差對第二差之比率作為用於每一像素、每一複數個像素、每一色彩、一共用像素單元中之每一特定像素或統一地所有像素之一增益以形成一增益表。然後計算第二差與增益表之乘 積作為第二差之一經計算值。

此處，假定第一差為SN1、第二差為SN2，一增益為G，且第二差SN2之經計算值為SN2'，則可基於以下表達式(6)及(7)獲得增益G及第二差SN2之經計算值SN2'：G=SN1/SN2=(Cfd+Csg+Ccap)/Cfd………(6)

SN2'=G×SN2………(7)其中Cfd係FD區段71之電容值，Cgs係第一電荷累積區段66之電容值且Ccap係第二電荷累積區段67之電容值，且增益G等效於電容比率。

圖26繪示第一差SN1、第二差SN2及第二差SN2之經計算值SN2'與一入射光量之關係。

接下來，如圖27A中所展示，使用一預設定規定臨限值Vt。將規定臨限值Vt預設定在其中光回應特性中之第一差SN1係在飽和之前且光回應特性係線性的一區域中。

若第一差SN1未超過規定臨限值Vt，則輸出第一差SN1作為欲處理之一目標像素之一像素信號SN。換言之，若SN1<Vt，則SN=SN1(SN1用SN替換)。若第一差SN1超過規定臨限值Vt，則輸出第二差SN2之經計算值SN2'作為欲處理之一目標像素之像素信號SN。換言之，若VtSN1，SN=SN2'(SN2'用SN替換)。

(程序實例4)

在以下計算處理中，如圖27B中所展示，以在第一差SN1落在之一規定範圍內之預設定比率組合第一差SN1與 第二差SN2之經計算值SN2'之值，且輸出該等值作為像素信號SN。

舉例而言，如下文所展示，第一差SN1與第二差SN2之經計算值SN2'之組合比率分級地在圍繞設定為一參考之規定臨限值Vt之一範圍中改變。如上文所述，規定臨限值Vt係在其中光回應特性中之第一差SN1係在飽和之前且光回應特性係線性之區域中之一預設定值。

若SN1<SN1×0.90，則SN=SN1。

若Vt×0.90SN1<Vt×0.94，則SN=0.9×SN1+0.1×SN2'。

若Vt×94SN1<Vt×0.98，則SN=0.7×SN1+0.3×SN2'。

若Vt×0.98SN1<Vt×1.02，則SN=0.5×SN1+0.5×SN2'。

若Vt×1.02SN1<Vt×1.06，則SN=0.3×SN1+0.7×SN2'。

若Vt×1.06SN1<Vt×1.10，則SN=0.1×SN1+0.9×SN2'。

若Vt×1.10SN1，則SN=SN2'。

執行此計算處理以使得可自在一微光條件下之一信號更平滑地切換至在一亮光條件下之一信號。

<5.參考>

上文所闡述實施例之主要特徵在於在一單元像素中提供電荷累積區段66及67兩者，且第二電荷累積區段67係由每 單位面積具有比第一電荷累積區段66高之一電容值之一電容器形成。然而，即使電荷累積區段66及67兩者之每單位面積之電容值相等，則可獲得達成動態範圍之延伸之一效應。將參考圖28對此進行闡述。

在光電二極體61之曝光週期中，在與光電二極體61之曝光週期成一規定比率設定之一週期期間使第二傳送閘區段63導通，且因此，欲排放自光電二極體61溢出之等於或多於規定量之光電荷。

此處，假定光電二極體61之曝光週期係Tpd，且期間自光電二極體61溢出之光電荷累積於第二電荷累積區段67中之週期係Tcap。根據圖28中所展示之時序圖操作單元像素，且約束第二電荷累積區段67之曝光週期Tcap。該操作使得可壓縮關於高光側之資訊，且至少延伸動態範圍，如同第二電荷累積區段67之電容值實質上等於第一電荷累積區段66之電容值那般。

在讀取一微光條件下之一雜訊分量及一信號分量之後，FD區段71一旦重設且讀取自光電二極體61溢出且累積於第二累積區段67中之光電荷作為一亮光側上之一信號。不同於其他實例，由於FD區段71一旦重設，一亮光側上之一信號便不包含累積於第一電荷累積區段66中之光電荷。

假定，在讀出一信號時，基於傳送至FD區段71之光電荷之一電荷信號係S1、基於光電荷傳送至FD區段71之前之重設位準之一電壓信號係N1，且第一差係SN1。此外，假定基於當緊在讀出之前重設FD區段71時之累積於FD區 段71、第一電荷累積區段66及第二電荷累積區段67中之光電荷之一電壓信號係S3。此外，假定在重設位準或對應於FD區段71、第一電荷累積區段66及第二電荷累積區段67之重設之一位準下之一電壓信號係N2，第三差係SN3，一增益係G，且第三差SN3之經計算值係SN3'。因此，可如下計算：SN1=S1-N1

SN3=S3-N2

G=SN1/SN2=(Cfd+Csg+Ccap)/Cfd

SN3'=G×SN3×Tpd/Tcap

假定預設定在其中光回應特性中之第一差SN1在飽和之前且光回應特性係線性之一區域中之一規定臨限值係Vt，且欲處理之一目標像素之像素信號係SN，則如下輸出像素信號SN：若SN1<Vt，則SN=SN1(SN1用SN替換)。

若VtSN1，則SN=SN3'(SN3'用SN替換)。

<6.修改> [6-1.僅累積光電荷於光電二極體61中之實例]

在以上實例及修改中，在一亮光條件下自光電二極體61溢出之光電荷經由第一傳送閘區段62之溢出路徑累積於第一電荷累積區段66中，且進一步經由第三傳送閘區段64之溢出路徑累積於第二電荷累積區段67中。換言之，實施例之特徵在於在一亮光條件下自光電二極體61溢出之光電荷 累積於光電二極體61中而且亦累積於除光電二極體61之外之第一電荷累積區段66及第二電荷累積區段67中。

然而，如自圖29A之操作解釋視圖明瞭，在上述像素結構中不可在光電荷讀取週期期間實行曝光。因此，提出其中光電荷僅累積於光電二極體61中之一像素結構作為一修改。

此外在此情況中，本發明技術之本質未改變，亦即：選擇性地使用第一電荷累積區段66及第二電荷累積區段67累積在自光電二極體61讀取之後之光電荷。換言之，在自光電二極體61讀取光電荷之後，自第一電荷累積區段66溢出之光電荷累積於第二電荷累積區段67中。為此，介於第一電荷累積區段66與第二電荷累積區段67之間的一溢出路徑自然係必要的。

以此方式，如圖29B之操作解釋視圖中所展示，採用其中光電荷僅累積於光電二極體61中之像素結構使得可在光電荷讀取週期期間實行曝光；因此，可實現在對移動影像成像時不中斷曝光週期之無縫操作。然而，由於光電荷僅累積於光電二極體61中，因此，動態範圍受光電二極體61之飽和電荷量約束。因此，不可預期動態範圍之顯著延伸。

然而，本發明技術之本質係選擇性地使用第一電荷累積區段66及第二電荷累積區段67累積光電荷，且因此，可減小累積光電荷之電荷累積區段之總面積。因此，可藉由減小總面積而擴大光電二極體61之面積；因此，可間接地延 伸動態範圍。

[6-2.在短時間曝光下與長時間曝光下之間切換電路操作之實例]

如上文所述，一方面，第二電荷累積區段67在一電容器之面積效率方面係高的，而另一方面，大量洩漏電流從中產生。另外，光電荷亦在曝光週期期間累積於第二電荷累積區段67中；因此，曝光週期越長，影像品質因洩漏電流之劣化越大。

因此，舉例而言，可在其中曝光時間係短之情況與其中曝光時間係長之情況之間切換一單元像素之電路操作。特定而言，在短時間曝光下執行上述電路操作。另一方面，在長時間曝光下，舉例而言，可在曝光週期期間規則地讀取經累積光電荷以不將光電荷累積於第二電荷累積區段67中而將光電荷僅累積於光電二極體61及第一電荷累積區段66中。

(實現在長時間曝光下之電路操作之組態實例)

圖30繪示用於實現在長時間曝光下之電路操作之行處理單元13、信號處理單元18及資料儲存單元19之周邊裝置之一組態實例。

一開光101提供於行處理單元13與信號處理單元18及資料儲存單元19之間。開關101之狀態之切換使得可切換目的地以將自行處理單元13輸出之一像素信號供應至信號處理單元18及資料儲存單元19中之任一者。

此外，信號處理單元18包含記憶體111a及111b、一相加 單元112及一其他信號處理單元113。

記憶體111a儲存自資料儲存單元19供應之一像素信號且記憶體111b儲存經由開關101自行處理單元13供應之一像素信號。相加單元112將儲存在記憶體111a中之像素信號與儲存在記憶體111b中之像素信號相加，且將經相加像素信號供應至資料儲存單元19。

記憶體111a及111b各自具有可保持等效於至少一個像素之一像素信號之一電容，且舉例而言，將其電容設定為可保持等效於一個線之像素信號之一電容。

其他信號處理單元113對儲存在資料儲存單元19中之像素信號執行其他各種信號處理。

(單元像素60A在長時間曝光下之電路操作之實例)

接下來，將參考圖31及圖32之時序圖以及圖33至圖36之電位圖對單元像素60A在長時間曝光下之電路操作之一實例進行闡述。

圖31繪示單元像素60A在長時間曝光下之選擇信號SEL、重設信號RST、傳送信號TG、電荷排放控制信號PG、傳送信號CG、傳送信號SG及傳送信號FG之時序圖。此外，圖32繪示由圖31之交替長虛線及短虛線之框圍繞之週期之一詳細時序圖。此外，圖33至圖36分別繪示在圖32中之時間Ta至Td₁處第N列中之單元像素60A之電位之狀態。

在圖31及圖32中由交替長虛線及短虛線之框圍繞之週期期間之電路操作(換言之，自時間t2至時間t3之週期)在短 時間曝光下與在長時間曝光下之間係不同的。在後文將對此週期期間之電路操作進行闡述。

圖33繪示在時間t2與時間T1₁之間的時間Ta處之單元像素60A之電位之狀態。以此方式，光電荷累積於光電二極體61中。此外，若在一亮光條件下，則自光電二極體61溢出之光電荷經由第一傳送閘區段62之溢出路徑累積於第一電荷累積區段66中。若在一微光條件下，則光電荷僅累積於光電二極體61中。

在時間T1₁處，第N列中之選擇信號SEL變為有效，且第N列中之選擇電晶體69建立電連續性；因此，使第N列中之單元像素60A成為一選定狀態。同時，重設信號RST變為有效，且重設閘區段65建立電連續性且因此，重設FD區段71。在時間T2₁處，重設信號RST則變為無效。

在時間T2₁與時間T3₁之間的一時間處，透過放大器電晶體68及選擇電晶體69將FD區段71之電位作為一重設位準NL1輸出至垂直信號線17。

接下來，在時間T3₁處，傳送信號TG、傳送信號SG及傳送信號FG變為有效，且第一傳送閘區段62、第一電荷累積區段66之閘極電極661及第二傳送閘區段63建立電連續性。

圖34係繪示在時間T3₁與時間T4₁之間的時間Tb₁處之單元像素60A之電位之狀態之一視圖。以此方式，將FD區段71及第一電荷累積區段66之電位耦合且將在自時間t2至時間T3₁之一週期期間累積於光電二極體61中之光電荷傳送 至經耦合區。此外，在時間T3₁與時間T4₁之間在光電二極體61中產生之光電荷亦傳送至經耦合區。

對於自時間t2至時間T3₁之一時間，以不超過光電二極體61及第一電荷累積區段66之飽和電荷量之總數之一方式設定經累積電荷量。因此，在此週期期間，光電荷可經由第一傳送閘區段62之溢出路徑自光電二極體61溢出以累積於第一電荷累積區段66中；然而，光電荷不進一步經由第三傳送閘區段64之溢出路徑自第一電荷累積區段66溢出以累積於第二電荷累積區段67中。

接下來，在時間T4₁處，傳送信號TG及傳送信號SG變為無效，且第一傳送閘區段62及第一電荷累積區段66之閘極電極661切斷電連續性。第一傳送閘區段62然後切斷電連續性；因此，光電荷重新開始累積於光電二極體61中。

圖35係繪示在時間T4₁與時間T5₁之間的時間Tc₁處之單元像素60A之電位之狀態之一視圖。以此方式，自光電二極體61傳送至其中FD區段71及第一電荷累積區段66之電位耦合之區域之所有光電荷被傳送至FD區段71。

接下來，在時間T5₁處，傳送信號FG變為無效，且第二傳送閘區段63切斷電連續性。

圖36係繪示在時間T5₁與時間T6₁之間的時間Td₁處之單元像素60A之電位之狀態之一視圖。透過放大器電晶體68及選擇電晶體69將此狀態中FD區段71之電位作為根據在自時間t2至時間T4₁之一週期內光電二極體61及第一電荷累積區段66之經累積電荷量之一信號位準SL1輸出至垂直信 號線17。

行處理單元13取信號位準SL1與信號位準NL1之間的一差。然後行處理單元13將差值SNL1(=SL1-NL1)經由開關101供應至資料儲存單元19以保持於其中。

接下來，在時間T6₁處，選擇信號SEL變為無效，且第N列中之選擇電晶體69切斷電連續性；因此，使第N列中之單元像素60A成為一非選定狀態。

逐列地執行此等程序，且因此，將由每一像素之差值SNL1組成之影像資料保持在資料儲存單元19中。

接下來，在時間T1₂至T6₂處，執行類似於在時間T1₁至T6₁處之操作之操作，且一重設位準NL2及一信號位準SL2以此次序透過放大器電晶體68及選擇電晶體69輸出至垂直信號線17。

對於期間光電荷累積於光電二極體61中的自時間T4₁至時間T3₂之一時間，以不超過光電二極體61及第一電荷累積區段66之飽和電荷量之總數之一方式設定經累積電荷量，此類似於自時間t2至時間T3₁之時間。

行處理單元13取信號位準SL2與信號位準NL2之間的一差。然後行處理單元13經由開關101將差值SNL2(=SL2-NL2)供應至記憶體111b以保持於其中。

另一方面，藉由資料儲存單元19將一對應單元像素60A之差值SNL1供應至記憶體111a以保持於其中。相加單元112將保持在記憶體111a中之差值SNL1與保持在記憶體111b中之差值SNL2相加，且致使資料儲存單元19保持一 積分值SNLa。

逐列地執行此等程序，且因此，將由每一像素之積分值SNLa組成之影像資料保持在資料儲存單元19中。

接下來，在時間T1₃至T6₃處，執行類似於時間T1₁至T6₁處之操作之操作，且一重設位準NL3及一信號位準SL3以此次序透過放大器電晶體68及選擇電晶體69輸出至垂直信號線17。

對於期間光電荷累積於光電二極體61中之自T4₂至時間T3₃之一時間，以不超過光電二極體61及第一電荷累積區段66之飽和電荷量之總數之一方式設定經累積電荷量，此類似於自時間t2至時間T3₁之時間。

行處理單元13取信號位準SL3與信號位準NL3之間的一差。然後，行處理單元13經由開關101將一差值SNL3(=SL3-NL3)供應至記憶體111b以保持於其中。

另一方面，資料儲存單元19將一對應單元像素60A之積分值SNLa供應至記憶體111a以保持在其中。相加單元112將保持在記憶體111a中之積分值SNLa與保持在記憶體111b中之差值SNL3相加，且致使資料儲存單元19保持積分值SNLa。

逐列地執行此等程序，且因此，將由每一像素之積分值SNLa組成之影像值保持在資料儲存單元19中。

隨後，在時間T1₄至T6n處執行類似程序。換言之，用以輸出累積於單元像素60A中之光電荷之量作為一電信號(像素信號)之中間讀取係以在所有像素之曝光週期期間經累 積電荷量不超過光電二極體61及第一電荷累積區段66之飽和電荷量之總數同時維持曝光之時間間隔執行n次，且獲得根據每一像素之經累積電荷量之積分值SNLa。

此外，在時間t3至t12處，執行類似於短時間曝光下之程序之程序。因此，透過放大器電晶體68及選擇電晶體69將重設位準N1、第一信號位準S1、第二信號位準S2及重設位準N2以此次序輸出至垂直信號線17。

然後，基於保持在資料儲存單元19中之積分值SNLa及信號位準S1及S2以及重設位準N1及N2產生每一像素之一像素信號。

(單元像素60A在長時間曝光下之電路操作之修改)

圖37繪示由圖31之交替長虛線及短虛線之框圍繞之週期之詳細時序圖之一修改。

圖37之時序圖不同於圖32之上述時序圖之方面在於在自時間t2至t3之週期期間傳送信號SG未變為有效而係保持無效。換言之，當累積於光電二極體61中之光電荷經由第一電荷累積區段66傳送至FD區段71時，第一電荷累積區段66之閘極電極661保持處於一非導通狀態中。

若光電二極體61在空乏時之電位充分淺於第一電荷累積區段66在空乏時之電位，則可執行此一操作。

(單元像素60A2在長時間曝光下之電路組態之實例)

圖38及圖39係繪示根據單元像素60A之修改2之單元像素60A2(圖20)在長時間曝光下之電路操作之時序圖。圖39繪示由圖38之交替長虛線及短虛線之框圍繞之週期之一詳細 時序圖。

圖39之時序圖不同於圖32之時序圖之方面在於在所有像素共同之曝光週期期間傳送信號SG未變為有效且保持無效，此類似於圖37之時序圖。

(在短時間曝光下之電路操作與在長時間曝光下之電路操作之間切換之時序)

此處，將論述在短時間曝光下之電路操作與在長時間曝光下之電路操作之間切換之時序。

為防止動態範圍由於在長時間曝光下之電路操作所致之降低，需要以滿足以下條件表達式(8)之一方式設定曝光週期期間之中間讀取之次數n(自然數)：QsQm×n………(8)

此處，Qs表示單元像素60A在短時間曝光下之電路操作中之飽和電荷量，且Qm表示可藉由一個中間讀取自單元像素60A讀取之最大電荷量。換言之，中間讀取之次數n需要經設定以使得重複中間讀取n次且因此，可自單元像素60A讀取之光電荷量變為等於或大於單元像素60A之飽和電荷量Qs。

以下表達式(9)係表達式(8)之一修改：nQs/Qm………(9)

飽和電荷量Qs及最大電荷量Qm兩者係由包含單元像素60A之CMOS影像感測器10之裝置特性判定的。因此，中間讀取之次數n之條件係由表達式(9)判定，且可提前將中間讀取之次數n設定在所獲得條件之一範圍內。

另一方面，假定包含CMOS影像感測器10之一成像裝置之曝光時間係Te，且一個圖框之中間讀取所需之時間係Tm，則需要使曝光時間Te、所需時間Tm及中間讀取之次數m滿足以下條件表達式(10)：TmTe/n………(10)

因此，若曝光時間Te滿足以下表達式(11)，則可切換至在長時間曝光下之電路操作。

Ten×Tm………(11)

舉例而言，CMOS影像感測器10之一驅動單元可基於曝光時間Te是否滿足條件表達式(11)而自動地在短時間曝光下與在長時間曝光下之間切換電路操作。否則，若曝光時間Te滿足條件表達式(11)，則電路操作可固定至短時間曝光下之操作，且若曝光時間Te滿足條件表達式(11)，則可藉由一使用者之操作來切換電路操作。

如上文所述，在長時間曝光下之電路操作中，在不將光電荷累積於大量洩漏電流自其產生之第二電荷累積區段67中且不使光電荷溢出之情形下累積並讀取光電荷。因此，舉例而言，根據曝光時間切換一單元像素之電路操作使得不論曝光週期如何皆可獲得具有一廣泛動態範圍及低雜訊之一影像。

假定其中動態範圍降低之情況；然而，在短時間曝光下之電路操作及在長時間曝光下之電路操作可經設定以能夠藉由一使用者之操作來切換而不論曝光時間Te如何。

[6-3.省略第二電荷累積區段67之實例]

此外，亦可自一單元像素刪除第二電荷累積區段67且使用FD區段71作為第二電荷累積區段。換言之，亦可將自第一電荷累積區段66溢出之光電荷傳送至FD區段71且累積於其中。

(單元像素60B之電路結構)

圖40係繪示其中省略第二電荷累積區段67之一單元像素60B之一電路組態之一電路圖。如圖40中所展示，舉例而言，單元像素60B包含具有一p-n接面之光電二極體61作為接收光以產生並累積光電荷之一光電轉換區段，類似於單元像素60A。光電二極體61根據所接收光之量產生並累積光電荷。

舉例而言，單元像素60B進一步包含第一傳送閘區段62、第二傳送閘區段63、重設閘區段65、第一電荷累積區段66、放大器電晶體68、選擇電晶體69及電荷排放閘區段70。

在具有以上組態之單元像素60B中，第一電荷累積區段66對應於上述第一電荷累積區段。換言之，第一電荷累積區段66係由一嵌入式MOS電容器組態。

作為圖1中之像素驅動線16，舉例而言，複數個驅動線接線至每一像素列中之單元像素60B。各種驅動信號TG/SG、FG、RST、SEL及PG係透過像素驅動線16之複數個驅動線自圖1中之垂直驅動單元12供應。在以上組態中，該等電晶體係NMOS電晶體，且因此，此等驅動信號TG/SG、FG、RST、SEL及PG係在一高位準(舉例而言，電 源供應器電壓V_DD)下變為有效且在一低位準(舉例而言，負電位)下變為無效之脈衝信號。

將驅動信號TG/SG作為一傳送信號施加至第一傳送閘區段62之閘極電極。自一電路之角度，第一傳送閘區段62之一個源極/汲極區連接至光電二極體61。當驅動信號TG/SG變為有效時，第一傳送閘區段62便回應於其而建立電連續性且因此，將累積於光電二極體61中之光電荷傳送至第一電荷累積區段66。由第一傳送閘區段62傳送之光電荷暫時地累積於第一電荷累積區段66中。

將驅動信號FG作為一傳送信號施加至第二傳送閘區段63之閘極電極。自一電路之角度，第二傳送閘區段63連接至第一電荷累積區段66與放大器電晶體68之閘極電極連接至其之FD區段71之間。FD區段71將光電荷轉換成一電信號(舉例而言，一電壓信號)且輸出該信號。當驅動信號FG變為有效時，第二傳送閘區段63便回應於其而建立電連續性且因此將累積於第一電荷累積區段66中之光電荷傳送至FD區段71。

將驅動信號RST作為一重設信號施加至重設閘區段65之閘極電極。自一電路之角度，分別地，重設閘區段65之一個源極/汲極區連接至重設電壓V_DR，且其另一源極/汲極區連接至FD區段71。當驅動信號RST變為有效時，重設閘區段65便回應於其而建立電連續性且因此，將FD區段71之電位重設至重設電壓V_DR之位準。

自一電路之角度看，放大器電晶體68之閘極電極連接至 FD區段71，且其汲極電極連接至電源供應器電壓V_DD，且放大器電晶體68充當讀取藉由光電二極體61之光電轉換獲得之光電荷之一讀取電路之一輸入區段，稱為一源極隨耦器電路。換言之，放大器電晶體68之一源極電極經由選擇電晶體69連接至垂直信號線17，且放大器電晶體68用連接至垂直信號線17之一個端之一恆定電流源80組態源極隨耦器電路。

將驅動信號SEL作為一選擇信號施加至選擇電晶體69之閘極電極。自一電路之角度，選擇電晶體69連接至放大器電晶體68之源極電極與垂直信號線17之間。當驅動信號SEL變為有效時，選擇電晶體69便回應於其而建立電連接，且因此，使單元像素60A成為一選定狀態且將自放大器電晶體68輸出之一像素信號連接至垂直信號線17。

將驅動信號PG作為一電荷排放控制信號施加至電荷排放閘區段70之閘極電極。自一電路之角度，電荷排放閘區段70連接至光電二極體61與一電荷排放區段(舉例而言，電源供應器電壓V_DD)之間。當驅動信號PG變為有效時，電荷排放閘區段70便回應於其而建立電連續性，且因此，自光電二極體61選擇性地排放累積於光電二極體61中之電荷之一預設定規定量或全部至電荷排放區段。

電荷排放閘部分70係出於以下目的而提供。換言之，目的係用於避免光電二極體61之光電荷飽和及超過飽和電荷量之光電荷溢出至第一電荷累積區段66、FD區段71及周圍像素，此係藉由在期間不累積光電荷之一週期中使電荷排 放閘區段70導通所致。

(單元像素60B之像素結構)

圖41係繪示單元像素60B之一像素結構之一示意圖，且在該圖式中指派相同元件符號以標示等效於圖40中之部分之部分。圖41繪示一像素佈局之一平面型樣及分別沿箭頭A-A'及箭頭B-B'截取之該平面型樣之剖面圖。

在圖41中，如自沿箭頭B-B'截取之剖視圖明瞭，光電二極體(PD)61具有帶有一p-n接面之一個二極體之結構，其中N型半導體區611形成在半導體基板51上之P型井52中。光電二極體61包含形成在N型半導體區611之表面層部分中之P型半導體區612，且因此係其中一空乏端遠離界面之一嵌入式光電二極體(稱為一HAD(電洞累積二極體))。

第一傳送閘區段62包含經由一閘極絕緣膜(未展示)安置在基板表面上之閘極電極621，及形成在基板表面層部分中之P-型半導體區622。P-型半導體區622使閘極電極621下面之電位稍微深於其中未形成半導體區622之情況。因此，如自沿箭頭B-B'截取之剖視圖明瞭，P-型半導體區622形成一溢出路徑，該溢出路徑將自光電二極體61溢出之等於或多於規定量之光電荷或特定而言，超過光電二極體61之飽和電荷量之光電荷傳送至第一電荷累積區段66。

此外，第一傳送閘區段62之閘極電極621亦充當第一電荷累積區段66之閘極電極661。換言之，第一傳送閘區段62之閘極電極621及第一電荷累積區段66之閘極電極661係整體形成的。

第一電荷累積區段66包含亦充當第一傳送閘區段62之閘極電極621之閘極電極661且形成於閘極電極661下面作為一嵌入式MOS電容器。換言之，第一電荷累積區段66係由一嵌入式MOS電容器組成，該嵌入式MOS電容器包含形成於P型井52中閘極電極661下面之N型半導體區662及形成於其表面層部分中之P-型半導體區623。

第二傳送閘區段63包含經由一閘極絕緣膜(未展示)安置於基板表面上之閘極電極631。第二傳送閘區段63使第一電荷累積區段66之N型半導體區662作為一個源極/汲極區，且使用以充當FD區段71之一N+型半導體區711作為另一源極/汲極區。

第二傳送閘區段63及第一電荷累積區段66之閘極電極661操作以耦合或分割FD區段71及第一電荷累積區段66之電位。

此外，第二傳送閘區段63具有其中一N-型半導體區632形成於一通道部分之表面層部分中之結構。N-型半導體區632使閘極電極631下面之電位稍微深於其中未形成半導體區632之情況。因此，如自沿箭頭A-A'截取之剖視圖明瞭，N-型半導體區632形成一溢出路徑，該溢出路徑將自第一電荷累積區段66溢出的等於或多於規定量之光電荷或特定而言，等於或多於第一電荷累積區段66之飽和電荷量之光電荷傳送至FD區段71。

此處，重要地，形成於第一傳送閘區段62及第二傳送閘區段63下面之溢出路徑應經形成以使得累積於第一電荷累 積區段66中之光電荷不洩漏至光電二極體61且傳送至FD區段71。

以此方式，單元像素60B具有在第二傳送閘區段63之閘極電極631下面之溢出路徑；因此，可將在一亮光條件下自光電二極體61溢出之光電荷亦累積於FD區段71中。特定而言，即使第二傳送閘區段63未導通，亦可將自第一電荷累積區段66溢出之等於或多於規定量之光電荷傳送至FD區段71且將該等光電荷累積於FD區段71中。因此，可將第一電荷累積區段之飽和電荷量設定為小於光電二極體61之飽和電荷量。

(單元像素60B之電路操作)

接下來，將參考圖42之一時序圖及圖43至圖50之電位圖對單元像素60B之一電路操作進行闡述。

圖42繪示單元像素60B之選擇信號SEL、重設信號RST、傳送信號TG/SG、電荷排放控制信號PG及傳送信號FG之一時序圖。此外，圖43至圖50分別繪示在圖42之時序圖之時間ta至tg處第N列中之單元像素60B之電位之狀態。

首先，在時間t61處，當電荷排放控制信號PG保持有效時，選擇信號SEL、重設信號RST及傳送信號FG在所有像素中同時變為有效。因此，選擇電晶體69、重設閘區段65、第二傳送閘區段63及電荷排放閘區段70建立電連續性。

圖43繪示在時間t61與時間t62之間的時間ta處之單元像素60B之電位之狀態。以此方式，將FD區段71及第一電荷 累積區段66之電位耦合且重設經耦合區。

隨後，傳送信號FG、重設信號RST及選擇信號SEL以此次序在所有像素中同時變為無效。在時間t62處，電荷排放控制信號PG則在所有像素中同時變為無效。因此，所有像素共同之曝光週期開始。

圖44繪示在時間t62處之單元像素60B之電位之狀態。此時，光電荷未累積於光電二極體61及第一電荷累積區段66中。

圖45繪示在時間t62與時間t63之間的時間tb處之單元像素60B之電位之狀態。以此方式，當光電荷累積於光電二極體61中時，若在一亮光條件下，則自光電二極體61溢出之光電荷經由第一傳送閘區段62之溢出路徑累積於第一電荷累積區段66中。此外，若第一電荷累積區段66飽和，則自第一電荷累積區段66溢出之光電荷經由第二傳送閘區段63之溢出路徑累積於FD區段71中。若在一微光條件下，則光電荷僅累積於光電二極體61中。

接下來，在時間t63處，傳送信號TG/SG變為有效且第一傳送閘區段62及第一電荷累積區段66之閘極電極661建立電連續性。

圖46繪示在時間t63與時間t64之間的時間tc處之單元像素60B之電位之狀態。以此方式，將累積於光電二極體61中之光電荷傳送至第一電荷累積區段66且累積於第一電荷累積區段66中。

接下來，在時間t64處，傳送信號TG/SG在所有像素中同 時變為無效，且同時，電荷排放控制信號PG變為有效。第一傳送閘區段62及第一電荷累積區段66之閘極電極661然後切斷電連續性，且第一電荷累積區段66之電位恢復至其原始位準，且電荷排放閘區段70建立電連續性。因此，所有像素共同之曝光週期結束。此外，若第一電荷累積區段66之經累積電荷量超過飽和電荷量，則自第一電荷累積區段66溢出之光電荷經由第二傳送閘區段63之溢出路徑累積於FD區段71中。

在所有像素共同之曝光週期結束之後，逐列地依次讀取經累積光電荷。

特定而言，在時間t65處，第N列中之選擇信號SEL變為有效，且第N列中之選擇電晶體69建立電連續性，且因此，使第N列中之單元像素60A成為一選定狀態。

圖47繪示在時間t65與時間t66之間的時間td處之單元像素60B之電位之狀態。透過放大器電晶體68及選擇電晶體69將此狀態中FD區段71之電位作為根據超過第一電荷累積區段66之飽和電荷量之電荷量之第一信號位準S1輸出至垂直信號線17。

接下來，在時間t66處，重設信號RST變為有效，且重設閘區段65建立電連續性。因此，重設FD區段71。在時間t67處，重設信號RST變為無效，且重設閘區段65切斷電連續性。

圖48繪示在時間t67與時間t68之間的時間te處之單元像素60B之電位之狀態。透過放大器電晶體68及選擇電晶體 69將此狀態中FD區段71之電位作為重設位準N1輸出至垂直信號線17。

接下來，在時間t68處，傳送信號FG變為有效，且第二傳送閘區段63建立電連續性。

圖49繪示在時間t68與時間t69之間的時間tf處之單元像素60B之電位之狀態。以此方式，將FD區段71及第一電荷累積區段66之電位耦合以將光電荷自第一電荷累積區段66傳送至FD區段71。

接下來，在時間t69處，傳送信號FG變為無效，且第二傳送閘區段63切斷電連續性。

圖50繪示在時間t69與時間t70之間的時間tg處之單元像素60B之電位之狀態。透過放大器電晶體68及選擇電晶體69將此狀態中FD區段71之電位作為根據第一電荷累積區段66之經累積電荷量之第二信號位準S2輸出至垂直信號線17。

接下來，在時間t70處，第N列中之選擇信號SEL變為無效，且第N列中之選擇電晶體69切斷電連續性，且因此，使第N列中之單元像素60A成為一非選定狀態。

藉助上述一系列電路操作，自單元像素60B依次輸出第一信號位準S1、重設位準N1及第二信號位準S2至垂直信號線17。

舉例而言，在行處理單元13中，然後藉由取第一信號位準S1與重設位準N1之間的一差及重設位準N1與第二信號位準S2之間的一差來執行雜訊移除處理。此時，舉例而 言，若取第一信號位準S1與重設位準N1之間的一差，則可使用先前圖框之重設位準N1。

以此方式，根據單元像素60B，省略第二電荷累積區段67使得可擴大光電二極體61之面積且保證光電二極體61之較大飽和電荷量。否則，可擴大第一電荷累積區段66之面積且保證第一電荷累積區段66之較大飽和電荷量。相反，若相等飽和電荷量係可接受的，則可藉由所節省之空間量促進單元像素大小之一減小。

另外，在同時讀出所有像素時，一微光條件下之光電荷累積於在黑暗中之性質方面良好之第一電荷累積區段66中，而一亮光條件下之光電荷累積於在黑暗中之性質方面不良好之FD區段71中。因此，與實現全域曝光之相關技術相比，在黑暗中或在一微光條件下所成像之一影像之品質未劣化。

(單元像素60B在長時間曝光下之電路操作)

亦可在單元像素60B中實現在長時間曝光下之一電路操作，此類似於單元像素60A之電路操作。換言之，在長時間曝光下，在曝光週期期間規則地讀取經累積光電荷，且因此，可僅將光電荷累積於光電二極體61及第一電荷累積區段66中而不將光電荷累積於FD區段71中。

此處，將參考圖51及圖52之時序圖及圖53至圖56之電位圖對單元像素60B在長時間曝光下之電路操作進行闡述。

圖51繪示單元像素60B之選擇信號SEL、重設信號RST、傳送信號TG/SG、電荷排放控制信號PG及傳送信號FG之 一時序圖。此外，圖52繪示由圖51之交替長虛線及短虛線之框圍繞之週期之一詳細時序圖。此外，圖53至圖56分別繪示在圖52之時間Ta至Td₁處之單元像素60B之電位之狀態。

在由圖51及圖52之交替長虛線及短虛線之框圍繞之週期期間(換言之，在自時間t62至時間t63之週期期間)之電路操作在短時間曝光下與在長時間曝光下之間係不同的。在後文中將對此週期期間之電路操作進行闡述。

圖52繪示在時間t62與時間T61₁之間的時間Ta處之單元像素60B之電位之狀態。

在時間T61₁處，第N列中之選擇信號SEL變為有效，且第N列中之選擇電晶體69建立電連續性；因此，使第N列中之單元像素60A成為一選定狀態。同時，重設信號RST變為有效，且重設閘區段65建立電連續性且因此，重設FD區段71。在時間t62₁處，重設信號RST變為無效。

在時間T62₁與時間T63₁之間的一時間處，透過放大器電晶體68及選擇電晶體69將FD區段71之電位作為重設位準NL1輸出至垂直信號線17。

接下來，在時間T63₁處，傳送信號TG/SG及傳送信號FG變為有效，且第一傳送閘區段62、第一電荷累積區段66之閘極電極661及第二傳送閘區段63建立電連續性。

圖54係繪示在時間T63₁與時間T64₁之間的時間Tb₁處之單元像素60B之電位之狀態之一視圖。以此方式，將FD區段71及第一電荷累積區段66之電位耦合且將累積於光電二 極體61中之光電荷傳送至經耦合區。此外，亦將在時間T63₁與時間T64₁之間在光電二極體61中產生之光電荷傳送至經耦合區。

對於自時間t62至時間T63₁之一時間，以不超過光電二極體61及第一電荷累積區段66之飽和電荷量之總數之一方式設定經累積電荷量。因此，在此週期期間，光電荷可經由第一傳送閘區段62之溢出路徑而自光電二極體61溢出以累積於第一電荷累積區段66中；然而，光電荷不進一步經由第二傳送閘區段63之溢出路徑而自第一電荷累積區段66溢出以累積於FD區段71中。

接下來，在時間T64₁處，傳送信號TG/SG變為無效，且第一傳送閘區段62及第一電荷累積區段66之閘極電極661切斷電連續性。第一傳送閘區段62然後切斷電連續性；因此，光電荷重新開始累積於光電二極體61中。

圖55係繪示在時間T64₁與時間T65₁之間的時間Tc₁處之單元像素60A之電位之狀態之一視圖。以此方式，將傳送至其中FD區段71及第一電荷累積區段66之電位耦合之區域之所有光電荷傳送至FD區段71。

接下來，在時間T65₁處，傳送信號FG變為無效，且第二傳送閘區段63切斷電連續性。

圖56係繪示在時間T65₁與時間T66₁之間的時間Td₁處之單元像素60B之電位之狀態之一視圖。透過放大器電晶體68及選擇電晶體69將此狀態中FD區段71之電位輸出至垂直信號線17，作為根據光電二極體61之經累積電荷量之第二 信號位準SL2。

接下來，在時間T66₁處，選擇信號SEL變為無效，且第N列中之選擇電晶體69切斷電連續性；因此，使第N列中之單元像素60A成為一非選定狀態。

隨後，在時間T61₂至T66_n處重複類似於在時間T61₁至T66₁處之程序之程序n-1次。因此，透過放大器電晶體68及選擇電晶體69將重設位準NL2、第三信號位準SL2、...、重設位準NLn及信號位準SLn以此次序輸出至垂直信號線17。

類似於單元像素60A之情況，每當執行中間讀取時，計算對應於每一像素之經累積電荷量之一積分值。

如上文所述，在長時間曝光下之電路操作中，亦在單元像素60B中在不將光電荷累積於大量洩漏電流自其產生之FD區段71中且不使光電荷溢出之情形下累積並讀取光電荷，此類似於單元像素60A。因此，舉例而言，根據曝光時間切換一單元像素之電路操作使得不論曝光週期如何皆可獲得具有一廣泛動態範圍及低雜訊之一影像。

[6-4.其他修改]

此外，儘管在以上實施例中以將本發明技術應用於其中單元像素安置成一矩陣之一CMOS影像感測器之情況作為一實例進行闡述，但本發明技術並不限於應用於一CMOS影像感測器。換言之，本發明技術可應用於其中單元像素以二維方式安置成一矩陣之X-Y位址類型之一一般固態成像裝置。

此外，本發明技術可不僅應用於偵測入射可見光之量之分佈且將該分佈成像為一影像之一固態成像裝置，而且應用於將入射紅外線、X射線、顆粒或類似物之量之分佈成像為一影像之一一般固態成像裝置。

一固態成像裝置可形成為一個晶片或可形成為其中一成像單元及一信號處理單元或一光學系統全部封裝在一起之一模組，該模組具有一成像功能。

此外，本發明技術中之所有像素指示在一影像上出現之一部分之所有像素且排除一虛擬像素及類似物。此外，在本發明技術中，只要一影像之時滯及變形小至不導致一問題之程度，亦可以高速度針對每複數個列(舉例而言，數十個列)進行掃描，而非針對所有像素同時操作。此外，在本發明技術中，亦可將全域快門操作不僅應用於在一影像中出現之所有像素，而且亦可應用於規定複數個列。

此外，上文所述之一單元像素之裝置結構之傳導類型僅係一實例，且一N型及一P型可係反過來的。上述單元之電位或電位之量值關係可係相反的，此取決於在一單元像素中移動之大部分載子是電洞還是電子。

此外，舉例而言，本發明技術可採用以下結構。

一固態成像裝置包含經組態以產生光電荷之一光電轉換區段及將光電荷傳送至一半導體區之一傳送閘。一種用於驅動一單元像素之方法包含將光電荷累積於一光電轉換區段中之一步驟及將該等光電荷累積於一半導體區中之一步驟。一種形成一固態成像裝置之方法包含透過一遮罩中之 一開口將離子植入至一井層中，透過另一遮罩中之一開口將額外離子植入至該井層中及透過又一遮罩中之一開口將其他離子植入至該井層中。一電子裝置包含該固態成像裝置。

<7.實例2> [7-1已知單元像素之結構]

在對針對圖1之CMOS影像感測器10所採用之一單元像素320之結構進行闡述之前，將對專利文件1(第2009-268083號日本專利申請案特許公開案)中所揭示之一單元像素220之結構進行闡述以容易地理解欲解決之CMOS影像感測器10之問題。

(單元像素220之結構)

圖57係繪示專利文件1中所闡述之單元像素220之結構之一視圖。

單元像素220具有安裝除一浮動擴散區(電容器)之外的用於保持(累積)欲自一光電轉換元件傳送之光電荷之一一電荷保持區(在後文中闡述為「記憶體區段」)之一結構。在後文中將對單元像素220進行詳細闡述。

單元像素220包含一光電二極體(PD)221作為一光電轉換元件。光電二極體221係一嵌入式光電二極體，其係藉由在一基板表面側上在形成於一N型基板231上之一P型井層232中形成一P型層233且埋藏一N型埋藏層234來形成。

除了嵌入式光電二極體221之外，單元像素220亦包含一第一傳送閘222、一記憶體區段(MEM)223、一第二傳送閘 224及一浮動擴散區(FD：浮動擴散)225。使記憶體區段223及浮動擴散區225免於光影響。浮動擴散區225在後文中亦可稱為FD區段225。

第一傳送閘222藉由將一傳送脈衝TRX施加至一閘極電極222A來傳送在嵌入式光電二極體221中光電轉換且累積於其中之電荷。記憶體區段223係由形成在閘極電極222A下面之一N型埋藏通道235形成且累積藉由第一傳送閘222自光電二極體221傳送之電荷。由於記憶體區段223係由埋藏通道235形成，因此可抑制在Si-SiO₂界面處發生暗電流，且因此，可有利於影像品質之一改良。

在記憶體區段223中，閘極電極222A安置在其上，且將傳送脈衝TRX施加至閘極電極222A；因此，可對記憶體區段223執行調變。換言之，將傳送脈衝TRX施加至閘極電極222A以加深記憶體區段223之電位。因此，記憶體區段223之飽和電荷量可比不執行調變之一情況增加更多。

此外，一N-雜質擴散區(OFB)239係提供於閘極電極222A下面光電二極體221與記憶體區段223之間的一邊界區域中。N-雜質擴散區239形成一電位障壁ΦTRX，若等於或多於一規定量之電荷累積於光電二極體221中則甚至在其中施加關斷第一電荷傳送閘222之一充分電壓之一狀態下，該電位障壁ΦTRX亦允許光電二極體221中所產生之光電荷溢出至記憶體區段223。換言之，形成一溢出路徑(中間傳送路徑)230，該溢出路徑甚至在施加關斷第一電荷傳送閘222之一充分電壓之一狀態下亦允許光電二極體221中 所產生之光電荷溢出至記憶體區段223。此外，閘極電極222A亦包含作為藉由將傳送脈衝TRX施加至其而將累積於光電二極體221中之所有電荷傳送至記憶體區段223之一完整傳送路徑的一功能。此處，關斷第一傳送閘222之充分電壓係具有在Si表面中形成一反型層之一量值之一電壓。可提供一P-雜質擴散區239代替N-雜質擴散區239。

第二傳送閘224藉由將傳送脈衝TRG施加至閘極電極224A而傳送累積於記憶體區段223中之電荷。FD區段225係由一N型層形成之一電荷電壓轉換區段，且將藉由第二傳送閘224自記憶體區段223傳送之電荷轉換成一電壓。

單元像素220進一步包含一重設電晶體226、一放大器電晶體227及一選擇電晶體228。此處，舉例而言，N通道MOS電晶體用於重設電晶體226至選擇電晶體228。然而，此處所圖解說明之重設電晶體226至選擇電晶體228之傳導類型之組合僅係一實例，且該組合並不限於此。

重設電晶體226連接至一電源供應器VDB與FD區段225之間，且藉由將一重設脈衝RST施加至其一閘極電極而重設FD區段225。放大器電晶體227之一汲極電極連接至一電源供應器VDO，其一閘極電極連接至FD區段225，且放大器電晶體227讀取跨越FD區段225之電壓。

舉例而言，分別地，選擇電晶體228之一汲極電極連接至放大器電晶體227之一源極電極，其一源極電極連接至一垂直信號線217，且選擇電晶體228藉由將一選擇脈衝SEL施加至其一閘極電極而選擇欲自其讀取一信號之單元 像素220。亦可採用其中選擇電晶體228連接至電源供應器VDO與放大器電晶體227之汲極電極之間的一組態。

就重設電晶體226至選擇電晶體228而言，其中之一者或複數者亦可省略或在複數個像素之間共用，此取決於用於讀出一信號之方法。

單元像素220進一步包含用於將光電二極體221之經累積電荷排放掉之一電荷排放區段229。電荷排放區段229藉由在曝光開始時將一控制脈衝ABG施加至一閘極電極229A而將光電二極體221之電荷排放至一N型層之一排放區段236。電荷排放區段229進一步操作以防止在曝光結束之後之一讀取週期期間光電二極體221飽和及電荷溢出。將一規定電壓VDA施加至排放區段236。

(記憶體區段223之閘極電極之電位)

此處，將對作為一電荷保持區之記憶體區段223之閘極電極222A之電位進行闡述。

在圖57中，將作為一電荷保持區之記憶體區段223之閘極電極之電位設定為一電位以在針對其使第一傳送閘222及第二傳送閘224中之至少任一者(舉例而言，第一傳送閘222)成為一非導通狀態之一週期期間產生一釘紮狀態。更特定而言，當使第一傳送閘222或第二傳送閘224或兩者成為一非導通狀態時，將施加至閘極電極222A及224A之一電壓設定為產生可將載子累積於閘極電極正下方之Si表面中之一釘紮狀態的一電壓。

如在該實例中，若形成一傳送閘之一電晶體係一N型， 則當使第一傳送閘222成為一非導通狀態時，將欲施加至閘極電極222A之一電壓設定為使得P型井層232之電位比一接地GND更負之一電壓。儘管未圖解說明，但若形成一傳送閘之一電晶體係一P型，則P型井層變為一N型井層，且設定一電壓以使得N型井層之電位高於電源供應器電壓VDD。

將欲施加至閘極電極222A之一電壓設定為當使第一傳送閘222成為一非導通狀態時產生可將載子累積於閘極電極正下方之Si表面中之一釘紮狀態之原因如下：

在圖57中，假定第一傳送閘222之閘極電極222A之電位等於P型井層232之電位(舉例而言，0 V)，則自Si表面中之晶體缺陷產生之載子可累積於記憶體區段223中以產生暗電流且因此可使一影像品質劣化。因此，在圖57中，將形成在記憶體區段223上之閘極電極222A之一關斷(OFF)電位設定為比P型井層232之電位更負之一電位，舉例而言，-2.0 V。因此，在該實施例中，可在電荷保持週期期間在記憶體區段223之Si表面中產生電洞(電洞：Hole)並再次耦合Si表面中產生之電子(電子：Electron)。因此，可減小暗電流。

在圖57中，由於第二傳送閘224之閘極電極224A存在於記憶體區段223之末尾處，可藉由亦將閘極電極224A設定為一負電位而類似地抑制在記憶體區段223之末尾處產生之暗電流。

圖57之單元像素220之特徵在於使用形成在光電二極體 221與記憶體區段223之間的邊界區域中之溢出路徑230作為優先累積在一微光條件下產生於光電二極體221中之構件。

圖58繪示沿圖57之X方向之一電位圖。

如自圖58之沿X方向之電位圖明瞭，在光電二極體221與記憶體區段223之間的邊界區域中提供N-雜質擴散區239以降低邊界區域之電位。其中電位降低之部分充當溢出路徑230。在光電二極體221中產生且超過溢出路徑230之電位之電荷自動地洩漏至記憶體區段223以累積於記憶體區段223中。換言之，等於或小於溢出路徑230之電位之所產生電荷累積於光電二極體221中。

此處，溢出路徑230具有作為一中間電荷傳送區段之一功能。換言之，在期間所有複數個像素同時執行一成像操作之曝光週期中，作為一中間電荷傳送區段之溢出路徑230將在光電二極體221中藉由光電轉換所產生且超過由溢出路徑230之電位判定之一規定電荷量之電荷傳送至記憶體區段223。

(累積光電荷之操作)

將參考圖59(1)至圖59(5)及圖60(1)至圖60(5)對自曝光開始(累積開始)至曝光結束(累積結束)之操作進行闡述。圖59(1)至圖59(5)繪示當入射光之亮度等於或高於規定亮度且經累積光電荷之量係大時(換言之，當入社光係亮時)之光電荷傳送之移動。

首先，(1)將控制脈衝ABG施加至閘極電極229A以接通 電荷排放區段229且排放光電二極體221之電荷。

(2)再次關斷電荷排放區段229，且將根據入射光之亮度產生於光電二極體221中之光電荷累積於光電二極體221中以開始曝光。光電二極體221中所累積之電荷跨越介於光電二極體221與記憶體區段223之間的傳送路徑之電位障壁ΦTRX(經由溢出路徑230)以累積於記憶體區段223中。

(3)將根據入射光之強度之光電荷累積於光電二極體221及記憶體區段223中。在曝光結束時，接通重設電晶體226，且將FD區段225之電荷排放掉(重設操作)。

(4)施加傳送脈衝TRG以接通第二傳送閘224，且將累積於記憶體區段223中之電荷傳送至FD區段225。

(5)接下來，施加傳送脈衝TRX以接通第一傳送閘222，且將累積於光電二極體221中之電荷傳送至記憶體區段223。

接下來，圖60(1)至圖60(5)繪示當入射光之亮度低於規定亮度且經累積光電荷之量為小時(換言之，當入射光為暗時)之光電荷傳送之移動。

該驅動類似於圖59(1)至圖59(5)亦在其中入射光係暗之情況中之驅動。圖60(1)至圖60(5)不同於圖59(1)至圖59(5)之方面在於根據入射光之強度之光電荷僅累積於光電二極體221中，如圖59(2)及圖59(3)中所展示，此乃因入射光係暗的。換言之，若入射光係暗的，則經累積電荷不跨越傳送路徑之電位障壁ΦTRX。因此，(4)傳送脈衝TRG之施加不致使電荷藉由第二傳送閘224傳送至FD區段225，但(5) 傳送脈衝TRX之施加致使所有電荷由第一傳送閘222保持在記憶體區段223中。

圖61係繪示用於驅動圖57之單元像素220之一方法之一時序圖。在圖61中，(1)至(5)係對應於上文所闡述之圖59(1)至圖59(5)及圖60(1)至圖60(5)之操作；因此，將省略該闡述。

藉助直至(5)曝光結束時之傳送操作，將電荷保持在記憶體區段223及FD區段225中。如上文所述，在一黑暗像素中，沒有電荷保持在FD區段225中。

(6)在一DH週期中，經由放大器電晶體227讀取累積於FD區段225中之電荷作為一第一信號電壓。

(7)接通重設電晶體226，且將FD區段225之電荷排放掉。

(8)在一P週期中，讀取FD區段225之重設位準。

(9)施加傳送脈衝TRG以接通第二傳送閘224，且將保持在記憶體區段223中之電荷傳送至FD區段225中。

(10)在一DL週期中，經由放大器電晶體227讀取FD區段225之電荷作為一第二信號電壓。

第一信號電壓及第二信號電壓可藉由計算與P週期中讀取之重設電壓之一差獲得雜訊移除之效應。此時，將藉由重設操作造成之kTC雜訊疊加於保持在FD區段225中之信號電壓；然而，自保持在記憶體區段223中之信號電壓移除kTC雜訊。僅當入射光係亮時信號才保持在FD區段225中，且由於獲得大量信號電荷，因此光散粒雜訊變為一主 要雜訊分量，且可忽略由於kTC雜訊所致之影像品質之劣化。舉例而言，在10,000e-之一信號電荷中產生之光散粒雜訊係100 e-rms，且SN比率係40.00 dB。kTC雜訊可藉由(kT/C)獲得且係25.4 e-rms。假定k係波茲曼(Boltzmann)係數，1.38×10^-23(J/K)，T係300(K)之一溫度，且C係FD區段225之一一般電容，舉例而言，4 fF。光散粒雜訊及kTC雜訊之總數係103.2 e-rms，且SN比率係39.73 dB，且差別係微小的。

另一方面，若入射光係暗的，且信號電荷之量為小，則將所有電荷保持在記憶體區段223中，且可藉由計算與重設信號之一差而移除kTC雜訊。

此外，如自使用光電二極體221及記憶體區段223兩者用於曝光週期期間之累積瞭解，最大可累積電荷量等於未裝設記憶體區段223之像素結構之最大可累積電荷量。因此，圖57之單元像素220可解決由於kTC雜訊所致之影像品質之明顯劣化，且進一步在所有像素上達成同時全域曝光操作而不減小最大可累積電荷量。

(避免輸出影像之崩潰之先決條件)

此處，將對避免圖57之單元像素220中之一輸出影像之崩潰之一先決條件進行闡述。

假定根據入射光之強度累積之信號電荷係Qsig，藉由第二傳送閘224傳送至FD區段225之電荷係Qh，且藉由第一傳送閘222傳送至記憶體區段223之電荷係Ql，則信號電荷Qsig=電荷Qh+電荷Ql。此處，如參考圖60(1)至60(5)所闡 述，若入射光係暗的，且經累積電荷不跨越光電二極體221與記憶體區段223之間的電位障壁ΦTRX，則Qh=0。

此外，假定由電位障壁ΦTRX判定之電荷Ql之一最大值係Qp，則若入射光係亮的，且獲得為Qsig>Qp之經累積電荷，則藉由Qh=Qsig-Qp獲得之電荷Qh藉由第二傳送閘224傳送至FD區段225以進行保持。此時，假定電位障壁ΦTRX變化，且存在ΦTRX+△ΦTRX之一像素。假定電荷Qp由於電位障壁△ΦTRX之差之變化量係△Qp，若經累積電荷Qsig超過Qp+△Qp，則開始記憶體區段223中之累積且電荷Qh變為電荷Qh>0且保持在FD區段225中。

換言之，若信號電荷Qsig電荷Qp+改變量△Qp，則電荷Ql=信號電荷Qsig，且電荷Qh=0。將兩個輸出相加以得到電荷Qh+電荷Ql=信號電荷Qsig且獲得一正確信號。另一方面，同樣，若信號電荷Qsig>電荷Qp+改變量△Qp，則電荷Qh及Ql係電荷Qh=信號電荷Qsig-(電荷Qp+改變量△Qp)且讀作為電荷Ql=電荷Qp+改變量△Qp且將兩個輸出相加。因此，類似地，電荷Qh+電荷Ql=信號電荷Qsig以獲得一正確信號。尤其在電荷Ql之輸出充分小於電荷Qp時，可藉由相加電荷Qh來避免雜訊疊加。

以此方式，若在電荷Qh藉由第二傳送閘224傳送之後累積於光電二極體221中之電荷Ql(Qp)具有記憶體區段223可在藉由第一傳送閘222傳送至記憶體區段223之後可保持之一電荷量，則電位障壁ΦTRX之變化不使一輸出影像崩潰。

此處，若記憶體區段223可保持之最大電荷係Qm，則條件係最大電荷Qm電荷Qp以獲得不崩潰之一輸出影像。若記憶體區段223之面積擴大且光電二極體221之面積減小，則易於具有最大電荷Qm之電位障壁ΦTRX電荷Qp之一關係。然而，事實上，開口之面積藉由增加光電二極體221之面積來增加以使敏感性更佳，或kTC雜訊未疊加於其上之具有低雜訊之一信號之範圍可藉由增加電荷Qp而延伸等，且因此，重要地，藉由最大化電荷Qp同時維持最大電荷Qm電荷Qp之關係而達成較高影像品質。

尤其在信號電荷Qsig電荷Qp時，較佳地，不應將電荷Qh相加至電荷Ql並輸出以防止雜訊疊加；然而，若電荷Qh0，則相加係必要的，且因此，需要判斷是否添加電荷Qp之一最小值作為一臨限值。換言之，若存在由於電位障壁ΦTRX之大變化而具有電荷Qp-改變量△Qp作為一最小值之一像素，則存在使具有低雜訊之一信號區變窄之一問題，在該區中未疊加電荷Qh之雜訊。此外，由於需要滿足電荷Qm電荷Qp，因此若存在其中電荷Qp+改變量△Qp作為一最大值之一像素，則需要增加電荷Qm，且存在電荷Qp隨著記憶體區段223擴大及光電二極體221減小而減小之一問題。

因此，電位障壁ΦTRX之變化之一減小對於藉助最大化光電二極體221之面積來改良敏感性且藉助最大化低雜訊信號範圍來達成一輸出影像之較高品質係必要的。

[7-2欲解決之問題]

然而，如在圖57之單元像素220中，若電位障壁ΦTRX係藉由介於光電二極體221與記憶體區段223之間的第一傳送閘222之傳送路徑形成，則出於以下原因存在對電位障壁ΦTRX之變化之一減小之一限制。

較佳地，將形成電位障壁ΦTRX之雜質擴散區(OFB)239之一間隔L(在後文中適當地稱為L長度)(圖62A中所展示)設計為盡可能窄以最大化光電二極體221之經累積電荷Qp及記憶體區段223之最大電荷量Qm。

然而，如圖62B中所展示，將雜質擴散區239之L長度設計為窄；因此，藉由在離子植入時提供之一抗蝕劑遮罩360之一抗蝕劑之寬度之一變化△d極大地影響電位障壁ΦTRX之一變化△ΦTRX。換言之，若將雜質擴散區239之L長度設計為窄以保證光電二極體221及記憶體區段223之面積，則雜質擴散區239之雜質之密度由於一抗蝕劑之寬度之變化△d之一改變而極大地改變且其亦致使電位障壁ΦTRX之變化△ΦTRX之一大改變。

相比而言，如圖62C中所展示，若將雜質擴散區239之L長度設計為寬，則可抑制電位障壁ΦTRX之變化△ΦTRX；然而，很大程度上減小光電二極體221及記憶體區段223之面積。因此，自最大化光電二極體221之經累積電荷Qp及記憶體區段223之最大電荷量Qm之角度，難以在其中第一傳送閘222充當中間傳送路徑(溢出路徑230)及完整傳送路徑兩者之結構中延伸傳送路徑之長度(L長度)。

此外，經設計以在電荷累積之前落在一空乏狀態中之形 成溢出路徑230之雜質擴散區(OFB)239係由光電二極體221之電荷累積調變。

舉例而言，如圖63中所展示，假定光電二極體221與電位障壁ΦTRX之間的電容係C1，光電二極體221之其他電容係Cg，且記憶體區段223與電位障壁ΦTRX之間的電容係C2，然後，將用以累積電荷之電容Cp表達為Cp=Cg+C1．C2/(C1+C2)。在此情況中，若△Qsig電荷累積於光電二極體221中，則光電二極體221之電位Φp改變達△Φp=△Qsig/Cp。此時，電位障壁ΦTRX被調變達△ΦTRX(p)=(C1/(C1+C2))．△Φp。換言之，△ΦTRX(p)表示藉由因光電二極體221之電荷累積之光電二極體之電位之一改變的電位障壁ΦTRX之調變。

更佳地，亦減小由光電二極體221之電荷累積之障壁調變所致使之電位障壁ΦTRX之變化△ΦTRX(p)。然而，需要使光電二極體221之電位之最深點靠近完整傳送路徑以便增加完整傳送路徑之傳送效率。因此，圖57之單元像素220具有一結構，該結構由於光電二極體221與電位障壁ΦTRX之間的電容C1之一減小而難以獲得減小電位障壁ΦTRX之調變量△ΦTRX(p)之效應。

以此方式，在圖57之單元像素220中難以減小藉由光電二極體221之電荷累積之電位障壁ΦTRX之調變量△ΦTRX(p)。因此，當滿足最大電荷Qm電荷Qp時應視為係電荷Qp之最大值之(電荷Qp+改變量△Qp)之中之改變量△Qp增加。因此，需要另外增加最大電荷Qm。

[7-3該實施例之單元像素] (單元像素320之結構)

因此，為改良對圖57之單元像素220之變化之一減小之限制，換言之，為促進電位障壁ΦTRX之變化之一減小及電位障壁ΦTRX之調變量△ΦTRX(p)之一減小，該實施例中之CMOS影像感測器10採用一結構以使一中間傳送路徑強固，圖64A及圖64B中所展示。

換言之，圖64A及圖64B繪示CMOS影像感測器10中所採用之單元像素320之結構。圖64A係沿圖64B中所展示之箭頭Z-Z'截取之單元像素320之一剖視圖，且圖64B係繪示單元像素320之組態之一平面圖。

在單元像素320中，光電二極體221之一N型埋藏層334係以延伸於記憶體區段223下面(在基板之較深側上)之一方式形成。換言之，在圖64A中所展示之一剖面圖中，N型埋藏層334形成為一L形狀。延伸至記憶體區段223側的光電二極體221之N型埋藏層334之區與記憶體區段223之閘極電極222A實質上重疊，如圖64B中所展示。

在單元像素320中，一雜質擴散區342係形成在記憶體區段223之埋藏通道235之一底面與延伸於記憶體區段223下面之N型埋藏層334之一頂部表面之間的邊界區域中；因此，提供一中間傳送路徑340。因此，中間傳送路徑340不受第一傳送閘222控制(調變)。

以此方式，雜質擴散區342係形成在埋藏通道235之底面與N型埋藏層334之頂部表面之間的邊界區域中；因此，舉 例而言，與其中雜質擴散區342係形成在埋藏通道235與N型埋藏層334之側表面之間的邊界區域中之一情況相比，可抑制入射光洩漏至雜質擴散區342。

此外，僅藉由沿一深度方向分佈雜質而形成中間傳送路徑340；因此，由遮罩之一線寬度及層壓所導致之變化減小，且因此，可減小電位障壁ΦTRX之變化。

換言之，由於形成中間傳送路徑340之雜質擴散區342之雜質之密度，可穩定地形成判定光電二極體221之經累積電荷溢出至記憶體區段223中之一規定電荷量之電位障壁ΦTRX。

如上文所述，在單元像素320中，可減小電位障壁ΦTRX之改變，此改變係由一遮罩之未對準、一抗蝕劑之寬度之變化、來自高度濃密雜質擴散區之雜質之擴散、第一傳送閘222之電極之位置及電位及光電二極體221之經累積電荷量。

另一方面，一完整傳送路徑350形成在表面側上，類似於圖57之單元像素220。因此，將傳送脈衝TRX施加至第一傳送閘222以經由完整傳送路徑350執行完整傳送。

由於中間傳送路徑340及完整傳送路徑350係隔離的，且由於雜質擴散區342之雜質之密度可形成係穩定之電位障壁ΦTRX，因此可藉由最大化光電二極體221之面積而達成敏感性之一改良且藉由最大化低雜訊信號範圍而達成一輸出影像之較高品質，而不降低完整傳送之傳送效率。

如圖64B中所展示，自一平面圖角度看，除安置在記憶 體區段223之中心附近外，雜質擴散區342可安置在比所圖解說明之位置更遠離光電二極體221之一位置中，或可以遠離光電二極體221之電位之最深點之一方式安置。用以充當中間傳送路徑340之雜質擴散區342以此方式安置在遠離光電二極體221之一位置中；因此，可進一步減小入射光之洩漏。

(設計單元像素320之考量事項)

然而，以下考量事項需要賦予給具有使中間傳送路徑強固之結構(圖64A及圖64B中所展示)之單元像素320。

將參考圖65A及圖65B以及圖66A至圖66C對在具有使中間傳送路徑強固之結構之單元像素320中可出現之一問題進行闡述。

圖65A及圖65B繪示當將作為圖57中所展示之單元像素220之中間傳送路徑之溢出路徑230簡單地重新配置在記憶體區段223下面(沿深度方向)時之中間傳送路徑及完整傳送路徑之電位圖。圖65A以沿圖64A之箭頭X-X'截取之剖面繪示完整傳送路徑之電位圖，且圖65B以沿圖64A之箭頭Y-Y'截取之剖面繪示中間傳送路徑之電位圖。

若當第一傳送閘222接通時，圖65A之完整傳送路徑可使光電二極體221完全空乏，則係充分的。因此，圖57中所展示之單元像素220之溢出路徑230係不必要的，且因此，將光電二極體221與記憶體區段223之間的一障壁形成為高於當提供溢出路徑230時之障壁。

另一方面，圖65B之中間傳送路徑之電位障壁ΦTRX對應 於圖57中所展示之單元像素220之溢出路徑230，且因此形成為低於當第一傳送閘222關斷時之完整傳送路徑。然而，中間傳送路徑不受第一傳送閘222控制；因此，甚至當第一傳送閘222接通時，電位障壁ΦTRX亦不改變。此外，光電二極體221之電位之最深點形成在靠近完整傳送路徑之一區域中以增加完整傳送之傳送效率；因此，至中間傳送路徑之距離自然變得較遠。因此，可減小取決於光電二極體221之經累積電荷量之電位障壁ΦTRX之調變量△ΦTRX(p)。

如上文所述，使中間傳送路徑強固之結構使光電二極體221之電位之最深點與中間傳送路徑之間的距離延伸變得較遠；因此，可減小藉由光電二極體221之電荷累積之電位障壁ΦTRX之調變量△ΦTRX(p)。然而，相反，中間傳送路徑變得靠近於記憶體區段223之電位之最深點；因此，與記憶體區段223之電荷累積相關之電位障壁ΦTRX之一調變量△ΦTRX(m)可變得相對大。在此情況中，減小欲藉由第二傳送閘224傳送至FD區段225之電荷Qh(與根據一像素之面積所預期之一量相比)。

將參考圖66A至圖66C進行一更詳細闡述。

圖66A繪示其中電荷未累積於光電二極體221及記憶體區段223中之任一者中之一空乏狀態，且係與圖65A及圖65B中所展示之狀態相同之狀態。

在其中電荷未累積於光電二極體221及記憶體區段223中之任一者中之空乏狀態中，中間傳送路徑之高度(電位障 壁)係ΦTRX。

圖66B繪示其中自入射光光電轉換之電荷累積(僅)於光電二極體221中之一狀態。

藉助光電二極體221之電荷累積，調變中間傳送路徑，且其一高度係ΦTRX+△ΦTRX(p)。假定調變量△ΦTRX(p)係藉由累積於光電二極體221中之電荷量來改變，且圖66B中所展示之△ΦTRX(p)係在其中電荷累積高達單獨光電二極體221中之最大量之一狀態中之一調變量。自光電二極體221觀看，ΦTRX+△ΦTRX(p)充分低(小)於其他路徑之障壁之高度；因此，在圖66B之狀態中進一步在光電二極體221中執行光電轉換，且若產生電荷，則所有所產生電荷溢出至記憶體區段223側。因此，若最後將電荷Ql及電荷Qh相加，則維持一信號相對於光量之線性。

圖66C繪示自圖66B之狀態進一步光電轉換且產生於光電二極體221中之電荷溢出至記憶體區段223中之一狀態。

自光電二極體221溢出之電荷累積於記憶體區段223中。中間傳送路徑之高度ΦTRX進一步由記憶體區段223中之經累積電荷調變，此產生ΦTRX+△ΦTRX(p)+△ΦTRX(m)。此處，△ΦTRX(m)係與記憶體區段223之電荷累積相關之電位障壁ΦTRX之一調變量。此時之問題係與記憶體區段223之電荷累積相關之電位障壁ΦTRX之調變量△ΦTRX(m)係大的。換言之，由於中間傳送路徑相對於記憶體區段223沿深度方向形成在較深側上，因此，中間傳送路徑與記憶體區段223之電位之最深點之間的距離緊密。另外，由於中 間傳送路徑係浮動的，因此其易於藉由記憶體區段223之電荷累積之電位改變所調變。因此，電位障壁之高度變為如ΦTRX+△ΦTRX(p)+△ΦTRX(m)一樣高，且自光電二極體221觀看，與其他障壁之電位差變小。因此，出現其中記憶體區段223之經累積電荷量在達到可固有地累積於記憶體區段223中之一電荷量之前開始溢出至除記憶體區段223之外之部分之一現象。此處，可固有地累積於記憶體區段223中之電荷量指示包含累積於記憶體區段223中之電荷以上之記憶體區段223之一空閒區域之一區域，此展示於圖66C中。若自光電二極體221至除記憶體區段223之外之部分之溢出路徑係在其中存在空閒區域之狀態中產生，則不可充分使用記憶體區段223固有具有之累積能力。因此，一信號關於光量之線性崩潰，且實際上可使用之信號範圍(飽和信號量)變窄。

為簡單地解決該問題，考量藉由以下方法中之一任一方法增加中間傳送路徑與其他路徑之間的電位差：(1)使得除中間傳送路徑之外的其他部分之障壁自光電二極體221觀看仍較高；及(2)降低中間傳送路徑。然而，出於以下原因，此兩種措施不可用。考量(1)，由於最初防止信號在毗鄰像素之間溢出(膨脹)，因此將其他匯流排之障壁形成為充分高；因此，通常不可進一步增加其高度。此外，考量(2)，由於單獨累積於光電二極體221中之電荷Ql減小，因此將使用來自其信號量係小之一區之FD區段225(電荷Qh)；因此，S/N劣化且因此，不可簡單地做出對其之一選 擇。

因此，CMOS影像感測器10之單元像素320採用圖67中所展示之一結構。

圖67以沿圖64A之箭頭X-X'截取之剖面繪示CMOS影像感測器10之單元像素320中之完整傳送路徑350(第一傳送路徑)之電位圖，且以沿圖64A之箭頭Y-Y'截取之剖面繪示中間傳送路徑340(第二傳送路徑)之電位圖。

如圖67中所展示，完整傳送路徑350之一障壁之高度(換言之，一電位障壁之高度ΦTRX1)高於中間傳送路徑340之一障壁之高度(換言之，一電位障壁之高度ΦTRX2)。因此，完整傳送路徑350之障壁之高度低於除自光電二極體221至記憶體區段223之傳送路徑之外之路徑之障壁之高度。因此，若不存在中間傳送路徑340，則累積於光電二極體221中之所有電荷經由完整傳送路徑350溢出至記憶體區段223中。相反，若不存在中間傳送路徑340，則完整傳送路徑350之障壁之高度(電位障壁之高度ΦTRX1)經形成以使得累積於光電二極體221中之所有電荷經由完整傳送路徑350溢出至記憶體區段223中。

若以電位表達完整傳送路徑350及中間傳送路徑340之障壁之高度，則將完整傳送路徑350之電位形成為低於中間傳送路徑340之電位，且高於除自光電二極體221至記憶體區段223之傳送路徑之外之路徑之障壁之電位。

完整傳送路徑350具有欲夾在光電二極體221與記憶體區段223之間的一結構；因此，在形成中間傳送路徑340時， 為一電荷傳送目的地之記憶體區段223之雜質之密度與用以形成電位障壁ΦTRX2之雜質擴散區342之雜質之密度之間的一密度差減小，且雜質擴散區342中藉由記憶體區段223之雜質擴散之障壁可控制性未削弱。

舉例而言，除自光電二極體221至記憶體區段223之傳送路徑之外之路徑之障壁包含自光電二極體221至電荷排放區段229之一路徑之一障壁，此係圖67中在光電二極體221之左側之一障壁。

(在單元像素320中累積光電荷之操作)

將參考圖68A至圖68C對在如圖67中所展示所形成之單元像素320中累積光電荷之操作進行闡述。在圖68A至圖68C中所展示之狀態對應於圖66A至圖66C之狀態。

圖68A繪示其中電荷未累積於光電二極體221及記憶體區段223中之任一者中之一空乏狀態且係與圖67中所展示之狀態相同之狀態。

圖68B繪示自入射光光電轉換之電荷累積(僅)於光電二極體221中之一狀態。

藉助光電二極體221之電荷累積，調變完整傳送路徑350及中間傳送路徑340，且其高度分別產生ΦTRX1+△ΦTRX1(p)及ΦTRX2+△ΦTRX2(p)。將中間傳送路徑340之障壁之高度ΦTRX2+△ΦTRX2(p)形成為低於完整傳送路徑350之障壁之高度ΦTRX1+△ΦTRX1(p)。因此，若等於或多於一規定量之電荷在光電二極體221中產生，則首先電荷經由中間傳送路徑340自光電二極體221溢出至記憶體區段223。

累積於光電二極體221中之電荷Ql限於中間傳送路徑340之障壁之高度ΦTRX2。中間傳送路徑340之障壁之高度ΦTRX2可以抵抗光電二極體221之累積之調變及自一製程之角度係強固(不受遮罩線寬度及層壓之變化影響)之一方式形成。因此，可設計充分滿足需要之電荷Ql。

圖68C繪示其中自光電二極體221溢出之電荷累積於記憶體區段223中之一狀態。

若自光電二極體221溢出之電荷累積於記憶體區段223中，則易於受與記憶體區段223之累積相關之調變影響的中間傳送路徑340之障壁之高度ΦTRX2逐漸增加。換言之，中間傳送路徑340之障壁之高度增加達與至記憶體區段223之累積相關之調變量△ΦTRX2(m)，此產生ΦTRX2+△ΦTRX2(p)+△ΦTRX2(m)。

然而，與中間傳送路徑340之障壁相比，完整傳送路徑350之障壁抵抗與記憶體區段223之累積相關之調變。因此，即使中間傳送路徑340被調變，且其高度增加至ΦTRX2+△ΦTRX2(p)+△ΦTRX2(m)，則完整傳送路徑350亦充當一溢出路徑。換言之，在一定量之電荷累積於記憶體區段223中之後，完整傳送路徑350之障壁之高度ΦTRX1+△ΦTRX1(p)+△ΦTRX1(m)變為低於中間傳送路徑340之障壁之高度ΦTRX2+△ΦTRX2(p)+△ΦTRX2(m)。因此，在該一定量之電荷累積於記憶體區段223中之後，光電二極體221中所產生之所有電荷經由完整傳送路徑350溢出至記憶體區段223中。

因此，圖67之單元像素320可防止在記憶體區段223飽和之前自光電二極體221溢出至除記憶體區段223之外之其他部分，此乃因與記憶體區段223之電荷累積相關之電位障壁ΦTRX1之調變量△TRX1(m)係大的。

如上文所述，即使電荷累積於記憶體區段223中，亦致使電荷透過與中間傳送路徑340相比抵抗調變之完整傳送路徑350溢出(被傳送)；因此，可保持電荷，從而充分使用記憶體區段223。因此，可藉由最大化飽和信號量且再則延伸信號範圍來達成一輸出影像之高品質。

與中間傳送路徑340之障壁相比，完整傳送路徑350之障壁抵抗與記憶體區段223之累積相關之調變之原因係由於其係經由第一傳送閘222加偏壓且靠近於係密集P型雜質之P型層233，P型層233形成在光電二極體221之表面中；因此，將所有電容中之記憶體區段223之電容分量保持為低於中間傳送路徑340之障壁。

此外，若將完整傳送路徑350之障壁形成為高於中間傳送路徑340之障壁且低於除中間傳送路徑340之障壁之其他部分之障壁，則係充分的；因此，有利地，與圖57之單元像素220相比，對圖67之單元像素320之設計存在較少約束。

(實現圖67之障壁之特定實例1)

將參考圖69對形成如圖67中所展示之完整傳送路徑350及中間傳送路徑340之障壁之高度之特定實例1進行闡述。

在圖69中所展示之單元像素320之結構中，調整雜質擴 散區之間的距離(間隔)以調整完整傳送路徑350及中間傳送路徑340之障壁之高度。

舉例而言，記憶體區段223之埋藏通道235經形成具有距基板表面(界面)大約0.2 μm至0.6 μm之一深度，且係中間傳送路徑340之雜質擴散區342經形成具有距埋藏通道235之底面大約0.1 μm至0.4 μm之一深度。因此，形成在記憶體區段223之埋藏通道235下面之N型埋藏層334之頂部表面與基板表面(界面)之間的距離係大約0.3 μm至1.0 μm。此外，其經形成以使得記憶體區段223之埋藏通道235與光電二極體221之N型埋藏層334之間的沿水平方向之距離係大約0.1 μm至0.4 μm。

(實現圖67之障壁之特定實例2)

將參考圖70對形成如圖67中所展示之完整傳送路徑350及中間傳送路徑340之障壁之高度之特定實例2進行闡述。

圖70繪示係單元像素320之一修改之一單元像素320B之結構。

在圖70之單元像素320B中，在基板表面中在N型埋藏層334與埋藏通道235之間新形成一雜質擴散區341。因此，將完整傳送路徑350之障壁之高度形成為低於除自光電二極體221至記憶體區段223之傳送路徑之外之路徑之障壁之高度。

將對判定單元像素320B之完整傳送路徑350及中間傳送路徑340之障壁之高度之每一雜質擴散區之密度進行闡述。

光電二極體221及記憶體區段223係以在排放電荷時產生一空乏狀態之雜質密度來形成，且FD區段225係以允許用於抽取電壓之一佈線觸點電連接至其之雜質密度來形成。

更特定而言，舉例而言，假定形成在N型基板231上之P型井層232之P型雜質之密度係10¹⁵/cm³。在此情況中，光電二極體221之N型埋藏層334及記憶體區段223之埋藏通道235係以在排放電荷時使其成為一空乏狀態之N型雜質之密度而形成，舉例而言，1×10¹⁶/cm³至1×10¹⁷/cm³。

用以充當中間傳送路徑340之雜質擴散區342在排放電荷時變為空乏的，且具有可形成電位障壁ΦTRX2之雜質之密度。將雜質擴散區342之雜質之密度設定為P型雜質之密度與低於光電二極體221之N型埋藏層334及記憶體區段223之埋藏通道235之雜質之密度的N型雜質之密度之間，此取決於根據特定電荷量判定之電位障壁ΦTRX2之高度。

形成在基板表面側上用於完整傳送路徑350之雜質擴散區341經形成具有高於中間傳送路徑340之雜質擴散區342之密度之P型雜質之密度，且舉例而言，設定為1×10¹⁸/cm3至1×10¹⁹/cm3之一密度。雜質擴散區341可經形成具有仍低於中間傳送路徑340之雜質擴散區342之密度之N型雜質之密度。

舉例而言，FD區段225經形成具有1×10¹⁹/cm³至1×10²⁰/cm³之N型雜質之一密度。

如上文所述，適當地調整N型埋藏層334、埋藏通道235與雜質擴散區341之彼此之間沿水平及深度方向之距離中 之至少一者及其雜質之密度；因此，將完整傳送路徑350之障壁形成為高於中間傳送路徑340之障壁且低於除中間傳送路徑340之路徑之障壁。

(用於製造單元像素320之方法)

接下來，將參考圖71對用於製造圖64A之單元像素320(圖69)之一方法進行闡述。

在一第一步驟中，藉由使用形成在基板之表面上之一抗蝕劑360-1植入N型離子以形成N型埋藏層334之一部分334'。如圖64A之剖視圖中所展示，抗蝕劑360-1係用於形成延伸於埋藏通道335下面之N型埋藏層334，且在對應於N型埋藏層334之部分334'之一區中敞開。

在一第二步驟中，一抗蝕劑360-2形成在基板之表面上。抗蝕劑360-2係用於形成雜質擴散區342且在對應於雜質擴散區342之一區中敞開。

在一第三步驟中，藉由使用一抗蝕劑360-2植入N型離子以按與N型埋藏層334之部分334'之一頂部表面接觸之一方式形成雜質擴散區342。

在一第四步驟中，藉由使用形成在基板之表面上之一抗蝕劑360-3植入N型離子以形成埋藏通道335且然後，提供記憶體區段223。抗蝕劑360-3係用於形成埋藏通道335，且在對應於埋藏通道335之一區中敞開。

接下來，在移除抗蝕劑360-3之後，在一第五步驟中，在基板表面上形成用以充當閘極電極222A之一多晶矽層222A'。在一第六步驟中，在對應於多晶矽層222A'之一表 面之閘極電極222A之一區中形成一抗蝕劑360-4，且在一第七步驟中，執行蝕刻以移除多晶矽層222A'之不必要部分且形成閘極電極222A。

在一第八步驟中，植入N型離子以形成除在第一步驟中形成之部分334'之外之一部分，且因此，形成N型埋藏層334。

可在以上步驟中製造圖64A之單元像素320(圖69)。

若製造圖70之單元像素320B，換言之，若在基板表面中在N型埋藏層334與埋藏通道235之間形成雜質擴散區341，則在圖71之第四步驟與第五步驟之間添加圖72中所展示之一步驟。

換言之，如圖72中所展示，在施加一抗蝕劑360-5之後，敞開對應於雜質擴散區341之一部分。隨後，植入N型離子以降低P型雜質之密度，且添加在基板表面中形成雜質擴散區341之一步驟。

(單元像素320之另一結構實例)

圖73繪示係單元像素320之另一實例之一單元像素320C之結構。

期望應關於光入射於其上之開口之中心對稱地形成光電二極體221。此係由於光電二極體221之對入射光角度之敏感性不偏向於任何方向且係相等的。因此，在圖73中所展示之單元像素320C中，儘管形成為以與記憶體區段223之一部分重疊之一方式延伸於記憶體區段223下面之一形狀，但自一平面圖角度看，光電二極體221係形成為關於 光入射於其上之開口之中心(開口中心)對稱之一形狀。中間傳送路徑340形成在光電二極體221與記憶體區段223之重疊部分中。因此，光電二極體221可自任何方向相等地接收光。

(單元像素320之另一結構實例)

圖74A及圖74B以及圖75繪示係單元像素320之另一實例之一單元像素320D之結構。

圖74A係繪示單元像素320D之結構之一平面圖，且圖74B係沿圖74A之箭頭Z-Z'截取之單元像素320D之一剖視圖。

自一平面圖角度看，N型埋藏層334及埋藏通道235經形成以使得單元像素320D之光電二極體221之N型埋藏層334之一部分及記憶體區段223之埋藏通道235之一部分重疊於在光電二極體221與記憶體區段223之間的邊界區域中沿寬度方向(圖74A之上下方向)之整個區域上。雜質擴散區342沿深度方向形成在一絕緣區域中以提供中間傳送路徑340。

另一方面，就完整傳送路徑350而言，類似於上文所述之圖64A及圖64B之單元像素320，調整N型埋藏層334與埋藏通道235之間的距離以調整完整傳送路徑350之障壁之高度。

圖75繪示圖74A及圖74B中所展示之單元像素320D之一修改。

在圖75之一單元像素320D-1中，自一平面圖角度看光電 二極體221之N型埋藏層334與記憶體區段223之埋藏通道235在光電二極體221與記憶體區段223之間的邊界區域中之重疊部分之面積小於圖74A及圖74B之情況。藉由以此方式使重疊區小而將雜質擴散區342形成為小的，且可抑制藉由入射在光電二極體221上之光入射在中間傳送路徑340之雜質擴散區342上所產生之光電荷洩漏至記憶體區段223之現象。

(用於驅動單元像素320之方法)

將對用於驅動單元像素320之一方法進行闡述。

用於驅動單元像素320之方法與圖61中所展示之驅動方法基本上相同。然而，儘管圖61中未展示，但圖61中自(1)至(3)之曝光週期中，在開始時經由中間傳送路徑340將根據入射光之亮度在光電二極體221中產生之光電荷傳送至記憶體區段223，且然後在某一時間週期之後經由完整傳送路徑350傳送至記憶體區段223。換言之，當累積於光電二極體221中之電荷達到一第一電荷量或超過該第一電荷量時，溢出電荷經由中間傳送路徑340傳送至記憶體區段223，且當累積於光電二極體221及記憶體區段223中之電荷達到一第二電荷量或超過該第二電荷量時，第二電荷量大於第一電荷量，則電荷傳送路徑自中間傳送路徑340改變為整個傳送路徑350。

(另一單元像素之組態實例)

上述實施例之單元像素320以下結構：其中具有將光電二極體221中所產生之光電荷保持在記憶體區段223及FD區 段225之兩個電荷保持區段中且在其中之記憶體區段223下面，形成自光電二極體221起之中間傳送路徑340。

然而，本發明技術可類似地應用於(舉例而言)圖76中所展示之一單元像素330，其中省略單元像素320中之第一傳送閘222及記憶體區段223且光電荷僅保持在FD區段225中。在此情況中，N型埋藏層334經形成延伸至FD區段225之整體之一部分下面。雜質擴散區342形成在FD區段225之底面與延伸於FD區段225下面之N型埋藏層334之頂部表面之間的邊界區域中；因此，提供中間傳送路徑340。另一方面，完整傳送路徑350形成在表面側上光電二極體221與FD區段225之間，類似於單元像素320。

<8.電子裝置> (電子裝置之方塊圖)

圖77係根據本發明技術應用於其之一實施例之一電子裝置500之一示意性方塊圖。

圖77之電子裝置500包含一光學單元501(其包含一透鏡群組)、一固態成像裝置(成像裝置)502(其中採用單元像素320之上述組態)及一DSP(數位信號處理器)電路503(其係一相機信號處理電路)。此外，電子裝置500亦包含一圖框記憶體504、一顯示單元505、一記錄單元506、一操作單元507及一電源供應器單元508。DSP電路503、圖框記憶體504、顯示單元505、記錄單元506、操作單元507及電源供應器單元508經由一匯流排線509連接至彼此。

光學單元501擷取來自一被攝體之入射光(影像光)且在 固態成像裝置502之一影像表面上形成一影像。固態成像裝置502針對每一像素將藉由光學單元501在影像表面上形成一影像之該量之入射光轉換成一電信號且輸出該電信號作為一像素信號。可使用CMOS影像感測器10之一固態成像裝置作為固態成像裝置502，換言之，可藉由全域曝光實現不變形之成像而以及可壓製RGB之每一像素之一洩漏信號抑制比率之一固態成像裝置。

舉例而言，顯示單元505包含一面板型顯示裝置(例如，一液晶面板或一有機EL(電致發光)面板)，且顯示藉由固態成像裝置502成像之一移動影像或靜態影像。記錄單元506將藉由固態成像裝置502成像之移動影像或靜態影像記錄在一記錄媒體中，例如一錄影帶或DVD(數位光碟)。

操作單元507在一使用者之操作下發佈關於電子裝置500所具有之各種功能之一操作指令。電源供應器單元508適當地供應DSP電路503、圖框記憶體504、顯示單元505、記錄單元506及操作單元507之操作電源之各種電源至此等供應目標。

如上文所述，使用根據上述實施例之CMOS影像感測器10作為固態成像裝置502使得可藉由全域曝光實現不變形之成像以及壓製RGB之每一像素之一洩漏信號抑制比率。因此，可促進電子裝置500(例如，一攝影機及一數位相機)且進一步用於一行動裝置(包含一行動電話)之一相機模組中之一所成像影像之較高品質。

此外，在上述實施例中，以將本發明技術應用於一 CMOS影像感測器之情況為一實例進行闡述，在該CMOS影像感測器中，偵測根據作為一物理量之可見光之量之信號電荷之單元像素係安置成一矩陣。然而，本發明技術並不限於應用於一CMOS影像感測器，而可應用於其中針對一像素陣列單元之每一像素列安置一行處理單元之行類型之一一般固態成像裝置。

此外，本發明技術可不僅應用於偵測入射可見光之量之分佈且將該分佈成像為一影像之一固態成像裝置，而且亦應用於將入射紅外線、X射線、顆粒或類似物之量之分佈成像為一影像之一固態成像裝置，且廣義上，一一般固態成像裝置(物理量分佈偵測裝置)，例如一指紋偵測感測器，其偵測另一物理量(例如壓力及電容)之分佈且將該分佈成像為一影像。

固態成像裝置可形成為一個晶片或可形成為其中一成像單元及一信號處理單元或一光學系統全部封裝在一起之一模組，該模組具有一成像功能。

本發明技術之一實施例並不限於上述實施例，而可對其進行各種修改而不背離本發明技術之要旨。

本發明技術可採用以下結構：

(1)一種固態成像裝置，其包括：一第一導電類型之一第一通道部分，其介於一第二導電類型之一電荷累積區與一光電二極體之間；及該第二導電類型之一溢出路徑，其介於該第二導電類型之一中間電極與該電荷累積區之間。

(2)如技術方案1之固態成像裝置，其中該中間電極電連接至一電荷累積區段。

(3)如技術方案1之固態成像裝置，其進一步包括：在該電荷累積區之一表面層部分中之一第一導電類型半導體區，該第一導電類型半導體區介於該第一通道部分與該溢出路徑之間。

(4)如技術方案1之固態成像裝置，其進一步包括：在該第一通道部分之一表面層部分中之一第一導電類型半導體區。

(5)如技術方案1之固態成像裝置，其進一步包括：在該光電二極體之一表面層部分中之一第一導電類型半導體區。

(6)如技術方案1之固態成像裝置，其中該中間電極係一電容器之一電極。

(7)如技術方案1之固態成像裝置，其中該電荷累積區段係一電容器。

(8)如技術方案1之固態成像裝置，其中該電荷累積區段沒單位面積具有比該電荷累積區高之一電容值。

(9)如技術方案1之固態成像裝置，其中該第二導電類型溢出路徑與該電荷累積區及該中間電極實體接觸。

(10)如技術方案1之固態成像裝置，其進一步包括：該第一導電類型之一第二通道部分，其介於該第二導電類型之一半導體區與該電荷累積區之間。

(11)如技術方案10之固態成像裝置，其中半導體區中之 該第二導電類型之一雜質濃度比該電荷累積區中之該第二導電類型之該雜質濃度大。

(12)如技術方案1之固態成像裝置，其中該中間電極中之該第二導電類型之一雜質濃度比該電荷累積區中之該第二導電類型之一雜質濃度大。

(13)如技術方案12之固態成像裝置，其中該電荷累積區中之該第二導電類型之一雜質濃度比該溢出路徑中之該第二導電類型之一雜質濃度大。

(14)如技術方案1之固態成像裝置，其中該第一通道部分與該電荷累積區及該光電二極體實體接觸。

(15)如技術方案1之固態成像裝置，其中該溢出路徑與該中間電極及該電荷累積區實體接觸。

(16)如技術方案1之固態成像裝置，其中該第一導電類型係P型。

(17)如技術方案1之固態成像裝置，其中該第二導電類型係N型。

(18)一種電子裝置，其包括：如技術方案1之固態成像裝置；及一光學單元，其經組態以擷取來自一被攝體之入射光且在該固態成像裝置之一影像表面上形成該被攝體之一影像。

(19)一種固態成像裝置，其包括：一光電轉換區段，其經組態以產生光電荷，可累積於該光電轉換區段中之該等光電荷等於或小於該光電轉換區段 之一飽和電荷量；一第一傳送閘區段溢出路徑，其經組態以使來自該光電轉換區段內之過量光電荷溢出，來自該光電轉換區段內之該等過量電荷係超過該光電轉換區段之該飽和電荷量之該等光電荷；一第一電荷累積區段，其經組態以累積可累積於該光電轉換區段中之該等電荷及來自該光電轉換區段內之該等過量光電荷，可累積於該第一電荷累積區中之該等光電荷等於或小於該第一電荷累積區之一飽和電荷量；一半導體區溢出路徑，其經組態以使來自該第一電荷累積區內之過量光電荷溢出，來自該第一電荷累積區內之該等過量電荷係超過該第一電荷累積區之該飽和電荷量之該等光電荷；及一半導體區，其經組態以累積來自該第一電荷累積區內之該等過量光電荷。

(20)如技術方案19之固態成像裝置，其中該光電轉換區段之該飽和電荷量係可藉由該光電轉換區段保留之該等光電荷之一總量。

(21)如技術方案19之固態成像裝置，其中該第一電荷累積區之該飽和電荷量係可藉由該第一電荷累積區保留之該等光電荷之一總量。

(22)如技術方案19之固態成像裝置，其中該第一傳送閘區段溢出路徑介於該光電轉換區段與該第一電荷累積區之間。

(23)如技術方案19之固態成像裝置，其中該第一傳送閘區段溢出路徑係為一第一導電類型。

(24)如技術方案23之固態成像裝置，其中該第一導電類型係P型。

(25)如技術方案23之固態成像裝置，其中該第一電荷累積區、該半導體區及半導體區溢出路徑係為一第二導電類型。

(26)如技術方案25之固態成像裝置，其中該第二導電類型係N型。

(27)如技術方案25之固態成像裝置，其中該半導體區中之該第二導電類型之一雜質濃度大於該第一電荷累積區中之該第二導電類型之該雜質濃度。

(28)如技術方案27之固態成像裝置，其中該第一電荷累積區中之該第二導電類型之一雜質濃度大於該半導體區溢出路徑中之該第二導電類型之一雜質濃度。

(29)如技術方案19之固態成像裝置，其中該半導體區溢出路徑介於該第一電荷累積區與該半導體區之間。

(30)如技術方案19之固態成像裝置，其中該半導體區係一中間電極。

(31)如技術方案30之固態成像裝置，其中該中間電極係一電容器之一電極。

(32)如技術方案30之固態成像裝置，其中該中間電極電連接至一電荷累積區段。

(33)如技術方案32之固態成像裝置，其中該電荷累積區 段係一電容器。

(34)如技術方案32之固態成像裝置，其中該電荷累積區段每單位面積具有比該第一電荷累積區高之一電容值。

(35)一種電子裝置，其包括：如技術方案19之固態成像裝置；及一光學單元，其經組態以擷取來自一被攝體之入射光且在該固態成像裝置之一影像表面上形成該被攝體之一影像。

(36)一種用於驅動一固態成像裝置之方法，該方法包括：將光電荷累積於一光電轉換區段中之一步驟，該光電轉換區段根據由該光電轉換區段接收之光之一量產生該等光電荷之一量；當該光電轉換區段中之該等電荷之一量超過一光電轉換區段飽和電荷量時使該等光電荷自該光電轉換區段溢出至一第一電荷累積區段之步驟；將該等光電荷累積於一第一電荷累積區段中之一步驟，該第一電荷累積區段自該光電轉換區段接收該等光電荷；將累積於該第一電荷累積區段中之該等光電荷傳送至一浮動擴散區段之一步驟，該浮動擴散區段將該等光電荷轉換成一電信號。

(37)如技術方案36之方法，其中該光電轉換區段飽和電荷量係可藉由該光電轉換區段保留之該等光電荷之一總量。

(38)如技術方案36之方法，其中該第一電荷累積區段飽和電荷量係可藉由該第一電荷累積區段保留之光電荷之一總量。

(39)如技術方案36之方法，其進一步包括： 當該第一電荷累積區段中之該等光電荷之一量超過一第一電荷累積區段飽和電荷量時使該等光電荷自該第一電荷累積區段溢出至一第二電荷累積區段之一步驟。

(40)如技術方案39之方法，其中該第一電荷累積區段飽和電荷量係可藉由該第一電荷累積區段保留之該等光電荷之一總量。

(41)如技術方案39之方法，其中可藉由該第二電荷累積區段保留之該等光電荷之一總量大於該第一電荷累積區段飽和電荷量。

(42)如技術方案36之方法，其中該傳送步驟包含透過該第一電荷累積區段將該光電轉換區段電耦合至該浮動擴散區段。

(43)如技術方案36之方法，其進一步包括： 當該第一電荷累積區段中之該等光電荷之一量超過一第一電荷累積區段飽和電荷量時使該等光電荷自該第一電荷累積區段溢出至該浮動擴散區段之一步驟。

(44)如技術方案43之方法，其中該第一電荷累積區段飽和電荷量係可藉由該第一電荷累積區段保留之該等光電荷之一總量。

(45)一種固態成像裝置，其包括： 一第一導電類型之一井層，該第一導電類型之一表面層位於一基板表面側上該井層中；及一第二導電類型之一雜質擴散區，其介於該第二導電類型之一埋藏層與該第二導電類型之一埋藏通道之間，其中該雜質擴散區與該埋藏層及該埋藏通道實體接觸，該埋藏通道與該表面層實體接觸。

(46)如技術方案45之固態成像裝置，其中該井層之一部分介於該表面層與該埋藏通道之間。

(47)如技術方案45之固態成像裝置，其中該井層之一段介於該第二導電類型之一浮動擴散區與該埋藏通道之間。

(48)如技術方案45之固態成像裝置，其中該埋藏通道介於該雜質擴散區與一閘極電極之間。

(49)如技術方案45之固態成像裝置，其中該埋藏通道位於該基板表面側上該井層中。

(50)如技術方案45之固態成像裝置，其中該第一導電類型係P型。

(51)如技術方案45之固態成像裝置，其中該第二導電類型係N型。

(52)一種電子裝置，其包括：如技術方案45之固態成像裝置；及一光學單元，其經組態以擷取來自一被攝體之入射光且在該固態成像裝置之一影像表面上形成該被攝體之一影像。

(53)一種形成一固態成像裝置之方法，該方法包括： 藉由將一第二導電類型之埋藏層離子植入至一第一導電類型之一井層中來形成一埋藏層之一部分，該等埋藏層離子係透過一埋藏層抗蝕劑遮罩中之一開口而植入；藉由將該第二導電類型之雜質擴散區離子植入至該井層中來形成一雜質擴散區，該等雜質擴散區離子係透過一雜質擴散區抗蝕劑遮罩中之一開口而植入；及藉由將該第二導電類型之埋藏通道離子植入至該井層中來形成一埋藏通道，該等埋藏通道離子係透過一埋藏通道抗蝕劑遮罩中之一開口而植入，其中該雜質擴散區介於該埋藏通道與該埋藏層之該部分之間，該雜質擴散區與該埋藏通道及該埋藏層之該部分實體接觸。

(54)如技術方案53之方法，其中該雜質擴散區抗蝕劑遮罩中之該開口比該埋藏通道抗蝕劑遮罩中之該開口窄，該埋藏通道抗蝕劑遮罩中之該開口比該埋藏層抗蝕劑遮罩中之該開口窄。

(55)如技術方案53之方法，其中該井層之一段介於該第二導電類型之一浮動擴散區與該埋藏通道之間。

(56)如技術方案53之方法，其中該埋藏通道介於該雜質擴散區與一閘極電極之間。

(57)如技術方案53之方法，其中該第一導電類型係P型。

(58)如技術方案53之方法，其中該第二導電類型係N型。

(59)如技術方案53之方法，其進一步包括：藉由將該第二導電類型之其他埋藏層離子植入至該井層中來形成該埋藏層之一不同部分，該埋藏層之該不同部分自該井層之一表面延伸至該埋藏層之該部分。

(60)如技術方案59之方法，其中該第一導電類型之一表面層自該井層之該表面延伸至該埋藏層之該不同部分中。

(61)如技術方案59之方法，其中該井層之一部分介於該表面層與該埋藏通道之間。

10‧‧‧互補金屬氧化物半導體影像感測器

10A‧‧‧互補金屬氧化物半導體影像感測器

10B‧‧‧互補金屬氧化物半導體影像感測器

11‧‧‧像素陣列單元

12‧‧‧垂直驅動單元

13‧‧‧行處理單元

14‧‧‧水平驅動單元

15‧‧‧系統控制單元

16‧‧‧像素驅動線

17‧‧‧垂直信號線

18‧‧‧信號處理單元

19‧‧‧資料儲存單元

30‧‧‧第一電荷累積區段

40‧‧‧第二電荷累積區段

60A至60A2‧‧‧單元像素

60B‧‧‧單元像素

61‧‧‧光電二極體

62‧‧‧第一傳送閘區段

63‧‧‧第二傳送閘區段

64‧‧‧第三傳送閘區段

65‧‧‧重設閘區段

66‧‧‧第一電荷累積區段

67‧‧‧第二電荷累積區段

68‧‧‧放大器電晶體

69‧‧‧選擇電晶體

70‧‧‧電荷排放閘區段

71‧‧‧FD區段(浮動擴散區段)

111a‧‧‧記憶體

111b‧‧‧記憶體

112‧‧‧相加單元

221‧‧‧光電二極體

222‧‧‧第一傳送閘

223‧‧‧記憶體區段

224‧‧‧第二傳送閘

225‧‧‧浮動擴散區(FD區段)

320‧‧‧單元像素

340‧‧‧中間傳送路徑

341‧‧‧雜質擴散區

342‧‧‧雜質擴散區

350‧‧‧完整傳送路徑

500‧‧‧成像設備

502‧‧‧成像裝置

圖1係繪示本發明技術應用於其之一CMOS影像感測器之組態之概況之一系統方塊圖。

圖2係繪示本發明技術應用於其之一CMOS影像感測器之另一系統組態之一(第一)系統方塊圖。

圖3係繪示本發明技術應用於其之一CMOS影像感測器之另一系統組態之一(第二)系統方塊圖。

圖4A及圖4B係一嵌入式MOS電容器及一表面側MOS電容器之解釋視圖。

圖5A及圖5B係複數個電容器結構之組合之解釋視圖。

圖6A及圖6B係繪示一第二電荷累積區段之其他組態實例之(第一)剖視圖。

圖7A及圖7B係繪示第二電荷累積區段之其他組態實例之(第二)剖視圖。

圖8係繪示一單元像素之一電路組態之一電路圖。

圖9係繪示該單元像素之一像素結構之一示意圖。

圖10係經提供用於闡述該單元像素之一電路操作之一時序圖。

圖11係經提供用於闡述該單元像素之電路操作之一(第一)電位圖。

圖12係經提供用於闡述該單元像素之電路操作之一(第二)電位圖。

圖13係經提供用於闡述該單元像素之電路操作之一(第三)電位圖。

圖14係經提供用於闡述該單元像素之電路操作之一(第四)電位圖。

圖15係經提供用於闡述該單元像素之電路操作之一(第五)電位圖。

圖16係經提供用於闡述該單元像素之電路操作之一(第六)電位圖。

圖17係經提供用於闡述該單元像素之電路操作之一(第七)電位圖。

圖18係經提供用於闡述該單元像素之電路操作之一(第八)電位圖。

圖19係繪示單元像素之修改1之一電路組態之一電路圖。

圖20係繪示單元像素之修改2之一電路組態之一電路圖。

圖21係經提供用於闡述單元像素之修改2之一電路操作之一時序圖。

圖22係繪示根據像素共用之特定實例1之一電路組態之一電路圖。

圖23係繪示根據像素共用之特定實例2之一電路組態之一電路圖。

體24係沿一基板深度方向之一電路圖，其經提供用於闡述對釘紮一基板表面及耦合一FD區段、一第一電荷累積區段及第二電荷累積區段之電位之要求。

圖25係經提供用於闡述一信號處理單元中在程序實例1及程序實例2之情況中之信號處理之一時序圖。

圖26係經提供用於闡述在程序實例3之一情況中之信號處理之一入射光量-輸出之一(第一)特性圖。

圖27A及圖27B係經提供用於闡述程序實例3之情況之一入射光量-輸出之(第二)特性圖。

圖28係經提供用於闡述根據修改之單元像素之一電路操作之一時序圖。

圖29A及圖29B係根據參考之單元像素之操作解釋視圖。

圖30繪示用於實現在長時間曝光下之一電路操作之一行處理單元、信號處理單元及一資料儲存單元之周邊裝置之一組態實例。

圖31係經提供用於闡述單元像素在長時間曝光下之一電路操作之一(第一)時序圖。

圖32係經提供用於闡述單元像素在長時間曝光下之電路操作之一(第二)時序圖。

圖33係經提供用於闡述單元像素在長時間曝光下之電路操作之一(第一)電位圖。

圖34係經提供用於闡述單元像素在長時間曝光下之電路操作之一(第二)電位圖。

圖35係經提供用於闡述單元像素在長時間曝光下之電路操作之一(第三)電位圖。

圖36係經提供用於闡述單元像素在長時間曝光下之電路操作之一(第四)電位圖。

圖37係經提供用於闡述單元像素在長時間曝光下之電路操作之時序圖之一修改。

圖38係經提供用於闡述一單元像素之修改2在長時間曝光下之一電路操作之一(第一)時序圖。

圖39係經提供用於闡述單元像素之修改2在長時間曝光下之電路操作之一(第二)時序圖。

圖40係繪示其中省略第二電荷累積區段之一單元像素之一電路組態之一電路圖。

圖41係繪示其中省略第二電荷累積區段之單元像素之一像素結構之一示意圖。

圖42係經提供用於闡述其中省略第二電荷累積區段之單元像素之一電路操作之一時序圖。

圖43係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第一)電位圖。

圖44係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第二)電位圖。

圖45係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第三)電位圖。

圖46係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第四)電位圖。

圖47係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第五)電位圖。

圖48係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第六)電位圖。

圖49係經提供用於闡述其中省略第二電荷累積區段之單元像素之電路操作之一(第七)電位圖。

圖50係經提供用於闡述其中省略第二電荷累積區段之單元像素之在長時間曝光下之電路操作之一(第八)電位圖。

圖51係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第一)時序圖。

圖52係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第二)時序圖。

圖53係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第一)電位圖。

圖54係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第二)電位圖。

圖55係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第三)電位圖。

圖56係經提供用於闡述其中省略第二電荷累積區段之單元像素在長時間曝光下之電路操作之一(第四)電位圖。

圖57係繪示一已知單元像素之結構之一視圖。

圖58係沿圖57中之X方向之一電位圖。

圖59(1)至圖59(5)係解釋一曝光操作之視圖。

圖60(1)至圖60(5)係解釋一曝光操作之視圖。

圖61係繪示用於驅動單元像素之一方法之一時序圖。

圖62A至圖62C係解釋待解決之問題之視圖。

圖63係解釋待解決之一問題之一視圖。

圖64A及圖64B係繪示在圖1之CMOS影像感測器中採用之單元像素之結構之視圖。

圖65A及圖65B係解釋該實施例中之單元像素之考量事項之視圖。

圖66A至圖66C係解釋該實施例中之單元像素之考量事項之視圖。

圖67係該實施例中之單元像素之一電位圖。

圖68A至圖68C係解釋在該實施例之單元像素中累積光電荷之操作之視圖。

圖69係解釋單元像素之特定實例1之一視圖。

圖70係解釋單元像素之特定實例2之一視圖。

圖71係解釋用於製造單元像素之一方法之一視圖。

圖72係解釋用於製造單元像素之一方法之一視圖。

圖73係繪示單元像素之另一結構之一視圖。

圖74A及圖74B係繪示單元像素之另一結構之視圖。

圖75係繪示單元像素之另一結構之一視圖。

圖76係繪示單元像素之另一組態實例之一視圖。

圖77係根據本發明技術應用於其之一實施例之一電子裝置之一示意性方塊圖。

17‧‧‧垂直信號線

60A‧‧‧單元像素

61‧‧‧光電二極體

62‧‧‧第一傳送閘區段

63‧‧‧第二傳送閘區段

64‧‧‧第三傳送閘區段

65‧‧‧重設閘區段

68‧‧‧放大器電晶體

69‧‧‧選擇電晶體

70‧‧‧電荷排放閘區段

71‧‧‧FD區段(浮動擴散區段)

Claims (20)

1. 一種固態成像裝置，其包括：一第一導電類型之一第一通道部分，其介於一第二導電類型之一電荷累積區與一光電二極體之間；及該第二導電類型之一溢出路徑，其介於該第二導電類型之一中間電極與該電荷累積區之間。
2. 如請求項1之固態成像裝置，其中該中間電極電連接至一電荷累積區段。
3. 如請求項1之固態成像裝置，其進一步包括：一第一導電類型半導體區，其位於該電荷累積區之一表面層部分中，該第一導電類型半導體區介於該第一通道部分與該溢出路徑之間。
4. 如請求項1之固態成像裝置，其進一步包括：一第一導電類型半導體區，其位於該第一通道部分之一表面層部分中。
5. 如請求項1之固態成像裝置，其進一步包括：一第一導電類型半導體區，其位於該光電二極體之一表面層部分中。
6. 如請求項1之固態成像裝置，其中該中間電極係一電容器之一電極。
7. 如請求項1之固態成像裝置，其中該電荷累積區段係一電容器。
8. 如請求項1之固態成像裝置，其中該電荷累積區段具有比該電荷累積區高之一每單位面積電容值。
9. 如請求項1之固態成像裝置，其中該第二導電類型溢出路徑與該電荷累積區及該中間電極實體接觸。
10. 如請求項1之固態成像裝置，其進一步包括：該第一導電類型之一第二通道部分，其介於該第二導電類型之一半導體區與該電荷累積區之間。
11. 如請求項1之固態成像裝置，其中該中間電極中之該第二導電類型之一雜質濃度大於該電荷累積區中之該第二導電類型之一雜質濃度。
12. 如請求項1之固態成像裝置，其中該第一通道部分與該電荷累積區及該光電二極體實體接觸。
13. 如請求項1之固態成像裝置，其中該溢出路徑與該中間電極及該電荷累積區實體接觸。
14. 如請求項1之固態成像裝置，其中該第一導電類型係P型。
15. 如請求項1之固態成像裝置，其中該第二導電類型係N型。
16. 一種電子裝置，其包括：如請求項1之固態成像裝置；及一光學單元，其經組態以擷取來自一被攝體之入射光且在該固態成像裝置之一影像表面上形成該被攝體之一影像。
17. 一種固態成像裝置，其包括：一光電轉換區段，其經組態以產生光電荷，可累積於該光電轉換區段中之該等電荷等於或小於該光電轉換區 段之一飽和電荷量；一第一傳送閘區段溢出路徑，其經組態以使來自該光電轉換區段內之過量光電荷溢出，來自該光電轉換區段內之該等過量光電荷係超過該光電轉換區段之該飽和電荷量之該等電荷；一第一電荷累積區，其經組態以累積可累積於該光電轉換區段中之該等光電荷及來自該光電轉換區段內之該等過量光電荷，可累積於該第一電荷累積區中之該等光電荷等於或小於該第一電荷累積區之一飽和電荷量；一半導體區溢出路徑，其經組態以使來自該第一電荷累積區內之過量光電荷溢出，來自該第一電荷累積區內之該等過量光電荷係超過該第一電荷累積區之該飽和電荷量之該等光電荷；及一半導體區，其經組態以累積來自該第一電荷累積區內之該等過量光電荷。
18. 一種用於驅動一固態成像裝置之方法，該方法包括：將光電荷累積於一光電轉換區段中之一步驟，該光電轉換區段根據由該光電轉換區段接收之光之一量產生該等光電荷之一量；當該光電轉換區段中之該等光電荷之一量超過一光電轉換區段飽和電荷量時使該等光電荷自該光電轉換區段溢出至一第一電荷累積區段之一步驟；將該等光電荷累積於一第一電荷累積區段中之一步驟，該第一電荷累積區段自該光電轉換區段接收該等光 電荷；將累積於該第一電荷累積區段中之該等光電荷傳送至一浮動擴散區段之一步驟，該浮動擴散區段將該等光電荷轉換成一電信號。
19. 一種固態成像裝置，其包括：一第一導電類型之一井層，該第一導電類型之一表面層位於一基板表面側上該井層中；及一第二導電類型之一雜質擴散區，其介於該第二導電類型之一埋藏層與該第二導電類型之一埋藏通道之間，其中該雜質擴散區與該埋藏層及該埋藏通道實體接觸，該埋藏通道與該表面層實體接觸。
20. 一種形成一固態成像裝置之方法，該方法包括：藉由將一第二導電類型之埋藏層離子植入至一第一導電類型之一井層中來形成一埋藏層之一部分，該等埋藏層離子係透過一埋藏層抗蝕劑遮罩中之一開口而植入；藉由將該第二導電類型之雜質擴散區離子植入至該井層中來形成一雜質擴散區，該等雜質擴散區離子係透過一雜質擴散區抗蝕劑遮罩中之一開口而植入；及藉由將該第二導電類型之埋藏通道離子植入至該井層中來形成一埋藏通道，該等埋藏通道離子係透過一埋藏通道抗蝕劑遮罩中之一開口而植入，其中該雜質擴散區介於該埋藏通道與該埋藏層之該部分之間，該雜質擴散區與該埋藏通道及該埋藏層之該部分實體接觸。