KR20140033457A - 고체 촬상 장치, 그의 구동 방법, 그의 제조 방법 및 전자 기기 - Google Patents
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Abstract
고체 촬상 장치는, 광전하를 발생하도록 구성된 광전변환부 및 상기 광전하를 반도체 영역에 전송하는 전송 게이트를 포함한다. 단위화소의 구동 방법은, 광전변환부에 광전하를 축적하는 공정 및 반도체 영역에 상기 광전하를 축적하는 공정을 포함한다. 고체 촬상 장치의 제조 방법은, 마스크의 개구를 통하여 웰층으로 이온을 주입하는 것, 또 다른 마스크의 개구를 통하여 상기 웰층으로 추가의 이온을 주입하는 것 및 또 다른 마스크의 개구를 통하여 상기 웨층으로 다른 이온을 주입하는 것을 포함한다. 전자 기기는, 상기 고체 촬상 장치를 포함한다.
Description
본 기술은, 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 고체 촬상 장치의 제조 방법 및 전자 기기에 관한 것으로, 특히, 글로벌 노광을 행하는 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 고체 촬상 장치의 제조 방법 및 전자 기기에 관한 것이다.
고체 촬상 장치, 예를 들면 X-Y 어드레스 방식의 고체 촬상 장치의 일종인 CMOS 이미지 센서에서는, 광전변환부에서 생성하며 또한 축적한 광전하를, 화소마다 또는 행마다 순차(順次) 주사하여 판독하는 동작이 행하여진다. 이 순차 주사의 경우, 즉, 전자 셔터로서 롤링 셔터를 채용한 경우는, 광전하를 축적하는 노광의 시작시간, 및, 종료시간을 모든 화소에서 일치시킬 수가 없다. 그 때문에, 순차 주사의 경우, 동피사체(動被寫體)의 촬상시에 촬상 화상에 왜곡이 생긴다는 문제가 있다.
이런 종류의 화상 왜곡을 허용할 수가 없는, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에서는, 전자 셔터로서, 화소 어레이부 중의 전 화소에 대해 동일한 타이밍에서 노광 시작과 노광 종료를 실행하는 글로벌 셔터가 채용된다. 이 글로벌 셔터를 실현하기 위해, 광전변환부인 포토 다이오드와는 별개로 광전하를 축적하는 영역, 즉 전하 축적부로서, 예를 들면, 매입형 MOS 커패시터를 마련하고 있는(예를 들면, 특허 문헌 1 참조).
그러나, 포토 다이오드에서 광전변환에 의해 생성하며 또한 축적된 광전하를, 글로벌 셔터시에 매입형 MOS 커패시터에서 전부 받아내기 위해서는, 매입형 MOS 커패시터는, 포토 다이오드와 동등 이상의 포화 전하량을 필요로 한다. 역으로 말하면, 같은 단위화소 사이즈로 생각하면, 매입형 MOS 커패시터가 단위화소 내에 존재함으로써, 포토 다이오드의 면적이 대폭적으로 작아지기 때문에, 포토 다이오드의 포화 전하량이 작아진다는 문제가 있다.
그 대책으로서, 포토 다이오드에서 광전변환에 의해 생성한 광전하를, 포토 다이오드, 및, 매입형 MOS 커패시터의 양쪽에서 축적하는 기술이 제안되어 있는(예를 들면, 특허 문헌 2 참조). 이 종래 기술에 의하면, 포화 전하량이 포토 다이오드의 포화 전하량과 매입형 MOS 커패시터의 포화 전하량의 합계가 된다.
그러나, 특허 문헌 2에 기재된 종래 기술에서도, 글로벌 셔터 기능이 없는 CMOS 이미지 센서와 비교하면 포화 전하량에 있어서 크게 뒤떨어져 버린다. 왜냐하면, 글로벌 노광을 실현하기 위해서는, 단위화소 내에 전하 축적부(종래 기술의 경우는 매입형 MOS 커패시터)뿐만 아니라, 또한 트랜지스터를 추가할 것이 필요해지기 때문이다. 그 결과, 화상의 다이내믹 레인지의 저하를 초래하게 된다.
또한, 상기한 글로벌 노광을 실현하고 있는 종래 기술과는 달리, 전하 축적부로서, 매입형 MOS 커패시터가 아니라, 보다 단위면적당의 용량치가 큰 커패시터를 사용하는 것도 용이하게 상상할 수 있다. 그러나, 단위면적당의 용량치가 큰 커패시터는 대체로 리크 전류가 많고, 암전류나 백점(白点) 등의 암흑시 특성의 악화가 현저해지는 문제가 있다.
또한, 상술한 바와 같은 포토 다이오드와 메모리부가 오버플로 패스로 일체화한 화소 구조에 있어서, 고체 촬상 장치가 갖는 각 화소 오버플로 패스의 포텐셜 배리어에 편차가 있으면, 촬상 화상의 화질이 저하되어 버린다. 따라서, 고체 촬상 장치가 갖는 각 화소 오버플로 패스의 포텐셜 배리어의 편차의 영향을 억제하고, 촬상 화상의 화질을 향상시키는 것이 요구되어 있다.
그래서, 본 기술은, 글로벌 노광을 이용하여, 다이내믹 레인지가 넓고, 또한, 노이즈가 적은 화상을 얻을 수 있도록 하는 것이다.
본 기술의 제1의 측면 또는 제2의 측면에 의하면, 글로벌 노광을 이용하여, 다이내믹 레인지가 넓고, 또한, 노이즈가 적은 화상을 얻을 수 있다.
본 기술의 제3, 제5, 및 제6의 측면에 의하면, 고화질의 화상을 취득할 수 있다. 또한, 본 기술의 제4의 측면에 의하면, 고화질의 화상을 취득하는 고체 촬상 장치를 제조할 수 있다.
도 1은 본 기술이 적용되는 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도.
도 2는 본 기술이 적용되는 CMOS 이미지 센서의 다른 시스템 구성을 도시하는 (제1의) 시스템 구성도.
도 3은 본 기술이 적용되는 CMOS 이미지 센서의 다른 시스템 구성을 도시하는 (제2의) 시스템 구성도.
도 4A 및 도 4B는 매입형 MOS 커패시터, 및, 표면측 MOS 커패시터에 관한 설명도.
도 5A 및 도 5B는 복수의 커패시터 구조의 조합에 관한 설명도.
도 6A 및 도 6B는 제2의 전하 축적부의 다른 구성례를 도시하는 (제1의) 단면도.
도 7A 및 도 7B는 제2의 전하 축적부의 다른 구성례를 도시하는 (제2의) 단면도.
도 8은 단위화소의 회로 구성을 도시하는 회로도.
도 9는 단위화소의 화소 구조를 도시하는 개략도.
도 10은 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 11은 단위화소의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 12는 단위화소의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 13은 단위화소의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 14는 단위화소의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 15는 단위화소의 회로 동작의 설명에 제공하는 (제5의) 포텐셜도.
도 16은 단위화소의 회로 동작의 설명에 제공하는 (제6의) 포텐셜도.
도 17은 단위화소의 회로 동작의 설명에 제공하는 (제7의) 포텐셜도.
도 18은 단위화소의 회로 동작의 설명에 제공하는 (제8의) 포텐셜도.
도 19는 단위화소의 변형례 1의 회로 구성을 도시하는 회로도.
도 20은 단위화소의 변형례 2의 회로 구성을 도시하는 회로도.
도 21은 단위화소의 변형례 2의 회로 동작의 설명에 제공하는 타이밍 차트이다.
도 22는 화소 공유의 구체례 1에 관한 회로 구성을 도시하는 회로도.
도 23은 화소 공유의 구체례 2에 관한 회로 구성을 도시하는 회로도.
도 24는 기판 표면을 피닝하기 위해, 및, FD부, 제1의 전하 축적부, 제2의 전하 축적부의 포텐셜을 결합하기 위한 요건의 설명에 제공하는 기판 깊이 방향의 포텐셜도.
도 25는 신호 처리부에서의, 처리례 1의 경우, 및, 처리례 2의 경우의 신호 처리에 관한 설명에 제공하는 타이밍 차트.
도 26은 처리례 3의 경우의 신호 처리의 설명에 제공하는 입사광량-출력의 (제1의) 특성도.
도 27A 및 도 27B는 처리례 3의 경우의 신호 처리의 설명에 제공하는 입사광량-출력의 (제2의) 특성도.
도 28은 변형례에 관한 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 29A 및 도 29B는 참고례에 관한 단위화소에 관한 동작 설명도.
도 30은 장시간 노광시의 회로 동작을 실현하기 위한 칼럼 처리부, 신호 처리부 및 데이터 격납부 주변의 구성례를 도시하는 도면.
도 31은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 32는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 33은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 34는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 35는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 36은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 37은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 타이밍 차트의 변형례.
도 38은 단위화소의 변형례 2의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 39는 단위화소의 변형례 2의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 40은 제2의 전하 축적부를 생략한 단위화소의 회로 구성을 도시하는 회로도.
도 41은 제2의 전하 축적부를 생략한 단위화소의 화소 구조를 도시하는 개략도.
도 42는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 43은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 44는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 45는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 46은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 47은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제5의) 포텐셜도.
도 48은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제6의) 포텐셜도.
도 49는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제7의) 포텐셜도.
도 50은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제8의) 포텐셜도.
도 51은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 52는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 53은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 54는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 55는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 56은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 57은 종래의 단위화소의 구조를 도시하는 도면.
도 58은 도 57의 X방향의 포텐셜도.
도 59의 (1) 내지 (5)는 노광 동작을 설명하는 도면.
도 60의 (1) 내지 (5)는 노광 동작을 설명하는 도면.
도 61은 단위화소의 구동 방법을 도시하는 타이밍 차트.
도 62A 내지 도 62C는 해결하여야 할 문제를 설명하는 도면.
도 63은 해결하여야 할 문제를 설명하는 도면.
도 64A 및 도 64B는 도 1의 CMOS 이미지 센서에서 채용되는 단위화소의 구조를 도시하는 도면.
도 65A 및 도 65B는 본 실시의 형태의 단위화소에서의 주의점을 설명하는 도면.
도 66A 내지 도 66C는 본 실시의 형태의 단위화소에서의 주의점을 설명하는 도면.
도 67은 본 실시의 형태의 단위화소에서의 포텐셜도.
도 68A 내지 도 68C는 본 실시의 형태의 단위화소에서의 광전하의 축적 동작을 설명하는 도면.
도 69는 단위화소의 구체례 1을 설명하는 도면.
도 70은 단위화소의 구체례 2를 설명하는 도면.
도 71은 단위화소의 제조 방법에 관해 설명하는 도면.
도 72은 단위화소의 제조 방법에 관해 설명하는 도면.
도 73은 단위화소의 또 다른 구조를 도시하는 도면.
도 74A 및 도 74B는 단위화소의 또 다른 구조를 도시하는 도면.
도 75은 단위화소의 또 다른 구조를 도시하는 도면.
도 76은 단위화소의 또 다른 구성례를 도시하는 도면.
도 77은 본 기술이 적용된 실시의 형태에 관한 전자 기기의 개략 구성도
도 2는 본 기술이 적용되는 CMOS 이미지 센서의 다른 시스템 구성을 도시하는 (제1의) 시스템 구성도.
도 3은 본 기술이 적용되는 CMOS 이미지 센서의 다른 시스템 구성을 도시하는 (제2의) 시스템 구성도.
도 4A 및 도 4B는 매입형 MOS 커패시터, 및, 표면측 MOS 커패시터에 관한 설명도.
도 5A 및 도 5B는 복수의 커패시터 구조의 조합에 관한 설명도.
도 6A 및 도 6B는 제2의 전하 축적부의 다른 구성례를 도시하는 (제1의) 단면도.
도 7A 및 도 7B는 제2의 전하 축적부의 다른 구성례를 도시하는 (제2의) 단면도.
도 8은 단위화소의 회로 구성을 도시하는 회로도.
도 9는 단위화소의 화소 구조를 도시하는 개략도.
도 10은 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 11은 단위화소의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 12는 단위화소의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 13은 단위화소의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 14는 단위화소의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 15는 단위화소의 회로 동작의 설명에 제공하는 (제5의) 포텐셜도.
도 16은 단위화소의 회로 동작의 설명에 제공하는 (제6의) 포텐셜도.
도 17은 단위화소의 회로 동작의 설명에 제공하는 (제7의) 포텐셜도.
도 18은 단위화소의 회로 동작의 설명에 제공하는 (제8의) 포텐셜도.
도 19는 단위화소의 변형례 1의 회로 구성을 도시하는 회로도.
도 20은 단위화소의 변형례 2의 회로 구성을 도시하는 회로도.
도 21은 단위화소의 변형례 2의 회로 동작의 설명에 제공하는 타이밍 차트이다.
도 22는 화소 공유의 구체례 1에 관한 회로 구성을 도시하는 회로도.
도 23은 화소 공유의 구체례 2에 관한 회로 구성을 도시하는 회로도.
도 24는 기판 표면을 피닝하기 위해, 및, FD부, 제1의 전하 축적부, 제2의 전하 축적부의 포텐셜을 결합하기 위한 요건의 설명에 제공하는 기판 깊이 방향의 포텐셜도.
도 25는 신호 처리부에서의, 처리례 1의 경우, 및, 처리례 2의 경우의 신호 처리에 관한 설명에 제공하는 타이밍 차트.
도 26은 처리례 3의 경우의 신호 처리의 설명에 제공하는 입사광량-출력의 (제1의) 특성도.
도 27A 및 도 27B는 처리례 3의 경우의 신호 처리의 설명에 제공하는 입사광량-출력의 (제2의) 특성도.
도 28은 변형례에 관한 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 29A 및 도 29B는 참고례에 관한 단위화소에 관한 동작 설명도.
도 30은 장시간 노광시의 회로 동작을 실현하기 위한 칼럼 처리부, 신호 처리부 및 데이터 격납부 주변의 구성례를 도시하는 도면.
도 31은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 32는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 33은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 34는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 35는 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 36은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 37은 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 타이밍 차트의 변형례.
도 38은 단위화소의 변형례 2의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 39는 단위화소의 변형례 2의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 40은 제2의 전하 축적부를 생략한 단위화소의 회로 구성을 도시하는 회로도.
도 41은 제2의 전하 축적부를 생략한 단위화소의 화소 구조를 도시하는 개략도.
도 42는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 타이밍 차트.
도 43은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 44는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 45는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 46은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 47은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제5의) 포텐셜도.
도 48은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제6의) 포텐셜도.
도 49는 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제7의) 포텐셜도.
도 50은 제2의 전하 축적부를 생략한 단위화소의 회로 동작의 설명에 제공하는 (제8의) 포텐셜도.
도 51은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 타이밍 차트.
도 52는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 타이밍 차트.
도 53은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제1의) 포텐셜도.
도 54는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제2의) 포텐셜도.
도 55는 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제3의) 포텐셜도.
도 56은 제2의 전하 축적부를 생략한 단위화소의 장시간 노광시의 회로 동작의 설명에 제공하는 (제4의) 포텐셜도.
도 57은 종래의 단위화소의 구조를 도시하는 도면.
도 58은 도 57의 X방향의 포텐셜도.
도 59의 (1) 내지 (5)는 노광 동작을 설명하는 도면.
도 60의 (1) 내지 (5)는 노광 동작을 설명하는 도면.
도 61은 단위화소의 구동 방법을 도시하는 타이밍 차트.
도 62A 내지 도 62C는 해결하여야 할 문제를 설명하는 도면.
도 63은 해결하여야 할 문제를 설명하는 도면.
도 64A 및 도 64B는 도 1의 CMOS 이미지 센서에서 채용되는 단위화소의 구조를 도시하는 도면.
도 65A 및 도 65B는 본 실시의 형태의 단위화소에서의 주의점을 설명하는 도면.
도 66A 내지 도 66C는 본 실시의 형태의 단위화소에서의 주의점을 설명하는 도면.
도 67은 본 실시의 형태의 단위화소에서의 포텐셜도.
도 68A 내지 도 68C는 본 실시의 형태의 단위화소에서의 광전하의 축적 동작을 설명하는 도면.
도 69는 단위화소의 구체례 1을 설명하는 도면.
도 70은 단위화소의 구체례 2를 설명하는 도면.
도 71은 단위화소의 제조 방법에 관해 설명하는 도면.
도 72은 단위화소의 제조 방법에 관해 설명하는 도면.
도 73은 단위화소의 또 다른 구조를 도시하는 도면.
도 74A 및 도 74B는 단위화소의 또 다른 구조를 도시하는 도면.
도 75은 단위화소의 또 다른 구조를 도시하는 도면.
도 76은 단위화소의 또 다른 구성례를 도시하는 도면.
도 77은 본 기술이 적용된 실시의 형태에 관한 전자 기기의 개략 구성도
<1. 본 기술이 적용되는 고체 촬상 장치>
[1-1. 기본적인 시스템 구성]
도 1은, 본 기술이 적용되는 고체 촬상 장치, 예를 들면 X-Y 어드레스 방식 고체 촬상 장치의 일종인 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도이다. 여기서, CMOS 이미지 센서란, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.
본 적용례에 관한 CMOS 이미지 센서(10)는, 도시하지 않은 반도체 기판(칩)상에 형성된 화소 어레이부(11)와, 당해 화소 어레이부(11)와 같은 반도체 기판상에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 주변 회로부는, 예를 들면, 수직 구동부(12), 칼럼 처리부(13), 수평 구동부(14) 및 시스템 제어부(15)로 구성되어 있다.
CMOS 이미지 센서(10)는 또한, 신호 처리부(18) 및 데이터 격납부(19)를 구비하고 있다. 신호 처리부(18) 및 데이터 격납부(19)에 관해서는, 본 CMOS 이미지 센서(10)와 같은 기판상에 탑재하여도 상관없고, 본 CMOS 이미지 센서(10)와는 다른 기판상에 배치하도록 하여도 상관없다. 또한, 신호 처리부(18) 및 데이터 격납부(19)의 각 처리에 관해서는, 본 CMOS 이미지 센서(10)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면, DSP(Digital Signal Processor) 회로나 소프트웨어에 의한 처리라도 상관없다.
화소 어레이부(11)는, 수광한 광량에 응한 광전하를 생성하며 또한 축적하는 광전변환부를 갖는 단위화소(이하, 단지 "화소"라고 기술하는 경우도 있는)가 행방향 및 열방향으로, 즉, 행렬형상으로 2차원 배치된 구성으로 되어 있다. 여기서, 행방향이란 화소행의 화소의 배열 방향(즉, 수평 방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(즉, 수직 방향)을 말한다. 단위화소의 구체적인 회로 구성이나 화소 구조의 상세에 관해서는 후술한다.
화소 어레이부(11)에서, 행렬형상의 화소 배열에 대해, 화소행마다 화소 구동선(16)이 행방향에 따라 배선되고, 화소열마다 수직 신호선(17)이 열방향에 따라 배선되어 있다. 화소 구동선(16)은, 화소로부터 신호를 판독할 때의 구동을 행하기 위한 구동 신호를 전송한다. 도 1에서는, 화소 구동선(16)에 대해 1개의 배선으로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 화소 구동선(16)의 일단은, 수직 구동부(12)의 각 행에 대응한 출력단에 접속되어 있다.
수직 구동부(12)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(11)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 수직 구동부(12)는, 당해 수직 구동부(12)를 제어하는 시스템 제어부(15)와 함께, 화소 어레이부(11)의 각 화소를 구동하는 구동부를 구성하고 있다. 이 수직 구동부(12)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출(掃出) 주사계의 2개의 주사계를 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소로부터 신호를 판독하기 위해, 화소 어레이부(11)의 단위화소를 행 단위로 차례로 선택 주사한다. 단위화소로부터 판독되는 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행하여지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사를 행한다.
이 소출 주사계에 의한 소출 주사에 의해, 판독 행의 단위화소의 광전변환부로부터 불필요한 전하가 소출됨에 의해 당해 광전변환부가 리셋된다. 그리고, 이 소출 주사계에 의한 불필요 전하의 소출함(리셋함)에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전변환부의 광전하를 버리고, 새롭게 노광을 시작하는(광전하의 축적을 시작한) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소에서의 광전하의 노광 기간이 된다.
수직 구동부(12)에 의해 선택 주사된 화소행의 각 단위화소로부터 출력되는 신호는, 화소열마다 수직 신호선(17)의 각각을 통하여 칼럼 처리부(13)에 입력된다. 칼럼 처리부(13)는, 화소 어레이부(11)의 화소열마다, 선택행의 각 화소로부터 수직 신호선(17)을 통하여 출력되는 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(13)는, 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(13)에 의한 CDS 처리에 의해, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 칼럼 처리부(13)에 노이즈 제거 처리 이외에, 예를 들면, AD(아날로그-디지털) 변환 기능을 갖게 하여, 아날로그의 화소 신호를 디지털 신호로 변환하여 출력하는 것도 가능하다.
수평 구동부(14)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(13)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(14)에 의한 선택 주사에 의해, 칼럼 처리부(13)에서의 단위 회로마다 신호 처리된 화소 신호가 순번대로 출력된다.
시스템 제어부(15)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 당해 타이밍 제너레이터에서 생성된 각종의 타이밍을 기초로, 수직 구동부(12), 칼럼 처리부(13), 및, 수평 구동부(14) 등의 구동 제어를 행한다.
신호 처리부(18)는, 적어도 연산 처리 기능을 가지며, 칼럼 처리부(13)로부터 출력되는 화소 신호에 대해 연산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(19)는, 신호 처리부(18)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
상기 구성의 CMOS 이미지 센서(10)는, 화소 어레이부(11) 중의 전 화소에 대해 동일한 타이밍에서 노광 시작과 노광 종료를 실행하는 글로벌 노광을 채용하고 있다. 즉, CMOS 이미지 센서(10)에서는, 전 화소의 일괄 노광이 가능하다. 이 글로벌 노광은, 수직 구동부(12) 및 시스템 제어부(15)로 이루어지는 구동부에 의한 구동하에서 실행된다. 글로벌 노광을 실현하는 글로벌 셔터 기능은, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에 이용하기 알맞은 셔터 동작이다.
[1-2. 다른 시스템 구성]
본 기술이 적용되는 CMOS 이미지 센서(10)로서는, 상술한 시스템 구성의 것로 한정되는 것이 아니다. 다른 시스템 구성으로서, 이하와 같은 시스템 구성의 것을 들 수 있다.
예를 들면, 도 2에 도시하는 바와 같이, 데이터 격납부(19)를 칼럼 처리부(13)의 후단에 배치하고, 칼럼 처리부(13)로부터 출력되는 화소 신호를, 데이터 격납부(19)를 경유하여 신호 처리부(18)에 공급하는 시스템 구성의 CMOS 이미지 센서(10A)를 들 수 있다.
나아가서는, 도 3에 도시하는 바와 같이, 화소 어레이부(11)의 열마다 또는 복수의 열마다 AD 변환하는 AD 변환 기능을 칼럼 처리부(13)에 갖게 함과 함께, 당해 칼럼 처리부(13)에 대해 데이터 격납부(19) 및 신호 처리부(18)를 병렬적으로 마련하는 시스템 구성의 CMOS 이미지 센서(10B)를 들 수 있다.
<2. 실시 형태에 관한 설명>
글로벌 노광을 실현함에 있어서, 실시 형태에 관한 고체 촬상 장치(예를 들면, CMOS 이미지 센서)는, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암흑시(暗時)나 저조도시에 있어서의 촬상 화상의 화질을 악화시키지 않고, 포화 전하량을 보다 많이 확보하기 위해, 단위화소 내에 제1, 제2의 2개의 전하 축적부를 갖는다. 그리고, 제1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제2의 전하 축적부로서 제1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용한다.
바람직한 것은, 제1의 전하 축적부, 및, 제2의 전하 축적부에 관해서는, 각 포화 전하량의 대소 관계를 다음과 같이 설정하는 것이 좋다. 즉, 제1의 전하 축적부에 관해서는, 광전변환부의 포화 전하량보다도 적은 포화 전하량으로 하는 것이 바람직하다.
제1의 전하 축적부의 포화 전하량을 광전변환부의 포화 전하량보다도 적게 한 때, 그 적은 분에 관해서는 제2의 전하 축적부에서 보충하게 된다. 따라서, 제2의 전하 축적부에 관해서는, 제1의 전하 축적부의 포화 전하량과의 합계가 광전변환부의 포화 전하량 이상이 되는 포화 전하량이여야 한다.
상술한 바와 같이, 단위화소 내에 제1, 제2의 2개의 전하 축적부를 갖음과 함께, 제1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제2의 전하 축적부로서 제1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 다음과 같은 작용 효과를 얻을 수 있다.
즉, 제1의 전하 축적부와 제2의 전하 축적부를 합친 면적과 같은 면적에 대해 매입형 MOS 커패시터를 형성하는 경우와 비교하여, 광전하를 축적 가능한 용량치를 대폭적으로 증가시키는 것, 즉, 포화 전하량을 보다 많이 확보하는 것이 가능해진다. 게다가, 저조도시의 신호에 관해서는 매입형 MOS 커패시터를 사용하고 있어서, 계면준위나 결함 등의 영향을 받기 어렵고, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여 암흑시 특성을 악화시키는 일이 없기 때문에, 저조도시의 촬상 화상의 화질을 악화시키는 일이 없다.
그 결과로서, 같은 단위화소 사이즈의 글로벌 셔터 기능이 없는 CMOS 이미지 센서에 대해, 동등한 특성을 발휘하는 글로벌 셔터 기능을 구비한 CMOS 이미지 센서를 실현할 수 있다. 또한, 같은 단위화소 사이즈의 글로벌 셔터 기능을 구비한 종래의 CMOS 이미지 센서에 대해, 대폭적인 다이내믹 레인지 확대를 도모한 CMOS 이미지 센서를 실현할 수 있다.
[2-1.전하 축적부를 분할함에 의해 전하 축적부의 토탈의 용량치를 크게 할 수 있는 이유]
이와 같이, 제1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제2의 전하 축적부로서 제1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 전하 축적부의 토탈의 용량치를 크게 할 수 있다. 여기서, 전하 축적부의 토탈의 용량치를 크게 할 수 있는 이유에 관해, 한 수치례를 들어 설명한다.
예를 들면, 1μ㎡의 면적의 커패시터를 형성하는 경우를 생각한다. 제1의 전하 축적부의 단위면적당의 용량치를 1fF/μ㎡, 제2의 전하 축적부의 단위면적당의 용량치를 10fF/μ㎡으로 하고, 1μ㎡의 면적의 커패시터의 전부를 제1의 전하 축적부에 의해 형성하는 것으로 하면, 1μ㎡의 면적의 커패시터의 용량치는 1fF가 된다.
이때, 1μ㎡의 반분의 면적을 제2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는, 5.5fF(=1/2μ㎡×1fF+1/2μ㎡×10fF)가 된다. 즉, 반분의 면적을 제2의 전하 축적부로 치환하면, 치환하지 않은 경우와 비교하면, 1μ㎡의 면적의 커패시터의 용량치는 5.5배가 된다.
또한, 1μ㎡의 3/4의 면적을 제2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는 7.75fF가 되고, 치환하지 않는 경우와 비교하면 7.75배가 된다. 또한, 1μ㎡의 반분의 면적을 제2의 전하 축적부로 치환한 때, 제2의 전하 축적부의 단위면적당의 용량치를 20fF/μ㎡로 하면, 1μ㎡의 면적의 커패시터의 용량치는 10.5fF가 되어, 치환하지 않는 경우와 비교하면 10.5배가 된다.
한편으로, 단위면적당의 용량치가 큰 커패시터는 대체로 리크 전류가 많아, 제2의 전하 축적부는, 암전류나 백점 등의 암흑시 특성의 악화가 현저해지는 문제가 있다. 그래서, 광전변환부로부터 전 화소 동시에 광전하를 전송할 때에, 저조도시의 광전하에 관해서는 제1의 전하 축적부에 축적한다. 여기서, "저조도시의 광전하"란, 제1의 전하 축적부의 포화 전하량 이하의 광전하를 말한다. 제1의 전하 축적부는 매입형의 커패시터가 되기 때문에, 계면준위나 결함 등의 영향을 받기 어렵고, 제2의 전하 축적부와 비교하여 암흑시 특성이 좋다.
또한, 고조도시의 광전하에 관해서는, 제1의 전하 축적부 및 제2의 축적 용량의 어느 것에도 축적한다. 여기서, "고조도시의 광전하"란, 제1의 전하 축적부의 포화 전하량을 초과하는 광전하를 말한다. 취급 전하량이 많은 고조도시는, 높은 S/N을 확보할 수 있기 때문에, 암전류나 백점 등의 암흑시 특성의 영향을 받기 어렵다. 따라서, 리크 전류가 많은 제2의 전하 축적부에 고조도시의 광전하를 축적하여도 화질에 주는 영향은 극히 낮다.
이상의 설명으로부터 분명한 바와 같이, 제1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제2의 전하 축적부로서 제1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 역으로, 포화 전하량이 동등하여도 좋으면, 스페이스 절약화 할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 저조도시의 광전하에 관해서는, 암전류나 백점 등의 암흑시 특성이 좋은 제1의 전하 축적부에 축적하는 한편, 암흑시 특성이 나쁜 제2의 전하 축적부에는 고조도시의 광전하를 축적함으로써, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암흑시나 저조도시에 있어서의 촬상 화상의 화질이 악화하지 않는다.
제1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터, 즉, 매입형 MOS 커패시터보다도 단위면적당의 용량치가 큰 커패시터의 한 예로서, 표면형의 MOS 커패시터를 들 수 있다.
[2-2. 단위면적당의 용량치가 큰 커패시터의 설명]
여기서, 제1의 전하 축적부를 구성하는 매입형 MOS 커패시터와, 제2의 전하 축적부를 구성하는 예를 들면 표면측 MOS 커패시터와의 차이에 관해 설명한다.
도 4A 및 도 4B에, 매입형 MOS 커패시터(A), 및, 표면측 MOS 커패시터(B)에 관해 도시한다. 또한, 도 4A, 도 4B에서, (a)는 각 MOS 커패시터의 단면 구조를, (b)는 등가 회로를 각각 나타내고 있다.
도 4A, 도 4B에 도시하는 바와 같이, 어느 MOS 커패시터도, 반도체 기판(21)상에 게이트 산화막(22)을 통하여 게이트 전극(23)이 배치되어 있다. 그리고, 매입형 MOS 커패시터(A)의 경우는, 반도체 기판(21)의 심부(深部)에 신호 전하를 축적하는 전하 축적 영역(24)이 형성되어, 표면형 MOS 커패시터(B)의 경우는, 반도체 기판(21)의 기판 표면에 전하 축적 영역(25)이 형성된 구조로 되어 있다.
도 4A, 도 4B의 (b)에서, Cox는 게이트 산화막(22)의 용량치를, Cch는 기판 표면 - 전하 축적 영역 사이의 용량치를, Csi는 전하 축적 영역 - 기판 사이의 용량치를 각각 나타내고 있다.
(매입형 커패시터의 경우)
전하 축적 영역(24)의 단위면적당의 용량치를 Cb로 하면, 당해 용량치(Cb)는 다음 식(1)으로 표시된다.
Cb=Cox·Cch/(Cox+Cch)+Csi
=Cox·{1/(1+Cox/Cch)}+Csi … (1)
여기서, 전하 축적 영역 - 기판 사이의 용량치(Csi)가 충분히 작다고 생각하면, 식(1)은 다음 식(2)으로 근사할 수 있다.
Cb≒Cox·{1/(1+Cox/Cch)} … (2)
(표면형 커패시터의 경우)
전하 축적 영역의 단위면적당의 용량치를 Cs로 하면, 당해 용량치(Cs)는 다음 식(3)으로 표시된다.
Cs=Cox+Csi … (3)
여기서, 전하 축적 영역 - 기판 사이의 용량치(Csi)가 충분히 작다고 생각하면, 다음 식(4)에 표시하는 바와 같이, 게이트 산화막(22)의 용량치(Cox)로 근사할 수 있다.
Cs≒Cox … (4)
즉, 전하 축적 영역(24)의 단위면적당의 용량치(Cb)와, 전하 축적 영역(25)의 단위면적당의 용량치(Cs)와의 대소 관계는, Cb<Cs가 되고, 전하 축적 영역을 기판 표면으로부터 기판 중으로 매입함에 의해 용량치가 작아진다. 역으로 말하면, 전하 축적 영역을 기판 중으로부터 기판 표면으로 갖고 옴에 의해 용량치가 커진다.
(재료적으로 단위면적당의 용량치를 늘리는 방법에 관한 설명)
단위면적당의 게이트 산화막(22)의 용량치(Cox)는 다음 식(5)으로 표시된다.
Cox=εox/tox … (5)
여기서, εox는 게이트 산화막(22)의 유전율, tox는 게이트 산화막(22)의 막두께이다.
게이트 산화막(22)의 막두께(tox)는, 내압(耐壓)이나 리크량(量)의 관점에서도 중요하지만, 같은 막두께라도 유전율이 높은 재료를 사용함으로써, 단위면적당의 용량치(Cox)를 늘릴 수 있다. 유전율이 높은 재료로서는, 예를 들면 다음 재료를 들 수 있다.
Si3N4 : 비유전율 7
Ta2O5 : 비유전율 26
HfO2 : 비유전율 25
ZrO2 : 비유전율 25
진공(眞空)의 유전율과 비유전율의 곱이 각각의 재료의 유전율로 되기 때문에, SiO2(비유전율 3.9)와의 비유전율의 비율을 생각하면, 단위면적당의 용량치의 증가분을 예상할 수 있다. 예를 들면 표면형 MOS 커패시터를 상정하고, SiO2 대신에 같은 막두께의 Si3N4를 사용하면, 단위면적당의 용량치가 1.8배, Ta2O5를 사용하면, 단위면적당의 용량치가 6.7배로 증가한다.
(구조적으로 단위면적당의 용량치를 늘리는 방법에 관한 설명)
또한, 구조적으로는, 복수의 커패시터 구조를 조합시킴에 의해, 단위면적당의 용량치를 늘릴 수 있다. 그 조합 구조의 한 예로서, 도 5A 및 도 5B에 도시하는 구조, 즉, 플레너형 MOS 커패시터와 정션형 커패시터를 조합시킨 구조(A)나, 플레너형 MOS 커패시터와 스택형 커패시터를 조합시킨 구조(B)를 들 수 있다.
우선, 조합 구조(A)에 관해 설명한다. 예를 들면, N형 반도체 기판(51)상에 P형 웰(52)이 형성되어 있다. P형 웰(52)의 표층부에 중간 전극이 되는 N+형 반도체 영역(41)이 형성되어, 하부 전극이 되는 P형 웰(52)과의 사이에서 정션형 MOS 커패시터가 형성된다. 또한, 기판 표면상에 절연막(53)을 통하여 상부 전극(42)이 배치됨으로써, 상기 정션형 MOS 커패시터와 병렬로 플레너형 MOS 커패시터가 형성된다. 즉, 제2의 전하 축적부(40)는, 플레너형 MOS 커패시터와 정션형 커패시터의 병렬 접속으로 형성된다.
다음에, 조합 구조(B)에 관해 설명한다. 제1의 전하 축적부(30)에 관해서는, 조합 구조(A)의 경우와 같은 플레너형 MOS 커패시터이다. 제2의 전하 축적부(40)에 관해서는, 소자 분리 절연막(55, 56)으로 구분된 영역에 플레너형 MOS 커패시터가 형성되고, 또한 상층에 병렬 접속으로 스택형 커패시터가 형성된다.
구체적으로는, P형 웰(52)의 표층부에 하부 전극이 되는 P+(또는, N+)형 반도체 영역(43)이 형성되어, 당해 반도체 영역(43)의 위에 용량 절연막(44)을 통하여 중간 전극(45)이 형성되어 있다. 이 구조는, 플레너형 MOS 커패시터의 구조이다. 또한, 중간 전극(45)상에 용량 절연막(46)을 통하여 상부 전극(47)이 형성되어 있다. 이 구조는, 스택형 커패시터의 구조이다. 중간 전극(45)은, 배선(57)에 의해 N+형 반도체 영역(41)과 전기적으로 접속되어 있다.
이 조합 구조(B)에 의하면, 즉, 플레너형 MOS 커패시터와 스택형 커패시터와의 조합 구조에 의하면, 보다 단위면적당의 용량치가 큰 커패시터를 형성할 수 있다.
(제2의 전하 축적부의 다른 구조례)
도 6A, 도 6B, 도 7A 및 도 7B에, 제2의 전하 축적부(40)의 다른 구조례를 도시한다. 도 6A, 도 6B, 도 7A 및 도 7B에서, 도 5A 및 도 5B와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
도 6A는, 플레너형 MOS 커패시터의 구조를 도시하는 단면도이다. 제2의 전하 축적부(40)를 구성하는 플레너형 MOS 커패시터는, P형 웰(52)의 표층부에 하부 전극이 되는 P+(또는, N+)형 반도체 영역(43)이 형성되어, 당해 반도체 영역(43)의 위에 용량 절연막(44)을 통하여 상부 전극(45)이 형성된 구조로 되어 있다.
도 6B는, 스택형 커패시터(1)의 구조를 도시하는 단면도이다. 제2의 전하 축적부(40)를 구성하는 스택형 커패시터(1)는, 소자 분리 절연막(55)의 위에 하부 전극(45)이 형성되어, 당해 하부 전극(45)의 위에 용량 절연막(46)을 통하여 상부 전극(47)이 형성된 구조로 되어 있다.
도 7A는, 스택형 커패시터(2)의 구조를 도시하는 단면도이다. 제2의 전하 축적부(40)를 구성하는 스택형 커패시터(2)는, 단면 U자형의 하부 전극(45)이 N+형 반도체 영역(41)에 대해 전기적으로 접속되고, 이 하부 전극(45)의 내측에 용량 절연막(46)을 통하여 상부 전극(47)이 삽입된 구조로 되어 있다.
이 스택형 커패시터(2)의 구조의 경우, 상부 전극(47)에는 전원 전압이 인가, 또는 접지된다. 단면 U자형의 하부 전극(45)과, 당해 하부 전극(45)의 내측에 매입된 상부 전극(47)을 포함하는 스택형 커패시터(2)에 의하면, 통상의 스택형 커패시터, 예를 들면, 스택형 커패시터(1)보다도 정전용량에 기여하는 대향면적을 크게 잡을 수 있는 이점이 있다.
도 7B는, 트렌치형 커패시터의 구조를 도시하는 단면도이다. 제2의 전하 축적부(40)를 구성하는 트렌치형 커패시터는, P형 웰(52)을 관통하여 기판(51)에 달하는 트렌치(48)가 형성되어 있고, 이 트렌치(48) 내에 커패시터가 형성되도록 되어 있다.
구체적으로는, 트렌치(48)의 내벽에 하부 전극이 되는 N+(또는, P+)형 반도체 영역(43)이 형성되어, 당해 반도체 영역(43)의 내벽에 용량 절연막(44)이 피복되고, 당해 용량 절연막(44)을 통하여 상부 전극(45)이 매입된 구조로 되어 있다.
또한, 제2의 전하 축적부(40)에 관해서는, 용량 절연막의 일부 또는 전부가 실리콘 산화막보다도 유전율이 높은 재료에 의해 구성된, 플레너형 MOS 커패시터, 정션형 커패시터, 스택형 커패시터, 트렌치형 커패시터 단체 또는 그들의 조합에 의해 구성된다. 실리콘 산화막(SiO2)보다도 유전율이 높은 재료로서는, Si3N4, Ta2O5, HfO2, ZrO2 등을 들 수 있다.
이상, 도 6A, 도 6B, 도 7A 및 도 7B에 의거하여, 제2의 전하 축적부(40)의 구조의 한 예에 관해 설명하였지만, 제2의 전하 축적부(40)의 구조로서는 이들의 구조례로 한정되는 것이 아니고, DRAM의 메모리 커패시터 등으로 용량을 높이기 위해, 지금까지 개발된 다양한 방법을 채용할 수 있다.
<3. 실시례 1>
이하에, 화소 내에 제1의 전하 축적부(30), 및, 제2의 전하 축적부(40)를 갖는 단위화소에 관한 구체적인 실시례에 관해 설명한다.
(단위화소(60A)의 회로 구성)
도 8은, 본 기술을 적용한 단위화소(60A)의 회로 구성을 도시하는 회로도이다. 도 8에 도시하는 바와 같이, 단위화소(60A)는, 광을 수광하여 광전하를 생성하며 또한 축적하는 광전변환부로서, 예를 들면, PN 접합의 포토 다이오드(61)를 갖고 있다. 포토 다이오드(61)는, 수광한 광량에 응한 광전하를 생성하며 또한 축적한다.
단위화소(60A)는 또한, 예를 들면, 제1의 전송 게이트부(62), 제2의 전송 게이트부(63), 제3의 전송 게이트부(64), 리셋 게이트부(65), 제1의 전하 축적부(66), 제2의 전하 축적부(67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)를 갖고 있다.
상기한 구성의 단위화소(60A)에서, 제1, 제2의 전하 축적부(66, 67)는, 선술한 제1, 제2의 전하 축적부에 상당한다. 즉, 제1의 전하 축적부(66)는, 회로적으로, 제1의 전송 게이트부(62)와 제2의 전송 게이트부(63)의 사이에, 매입형 MOS 커패시터로서 마련되어 있다. 제1의 전하 축적부(66)의 게이트 전극에는, 구동 신호(SG)(이하, 전송 신호(SG)라고도 칭한다)가 인가된다. 제2의 전하 축적부(67)는, 제1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터에 의해 구성된다. 제1, 제2의 전하 축적부(66, 67)의 레이아웃이나 단면 구조의 상세에 관해서는 후술한다.
단위화소(60A)에 대해, 도 1의 화소 구동선(16)으로서, 복수의 구동선이 예를 들면 화소행마다 배선된다. 그리고, 도 1의 수직 구동부(12)로부터 화소 구동선(16)의 복수의 구동선을 통하여, 각종의 구동 신호(TG, SG, FG, CG, RST, SEL, PG)가 공급된다. 이들의 구동 신호(TG, SG, FG, CG, RST, SEL, PG)는, 상기한 구성에서는, 각 트랜지스터가 NMOS 트랜지스터이기 때문에, 고레벨(예를 들면, 전원 전압(VDD))의 상태가 액티브 상태가 되고, 저레벨의 상태(예를 들면, 부전위)가 비액티브 상태가 되는 펄스 신호이다.
구동 신호(TG)는, 제1의 전송 게이트부(62)의 게이트 전극에 전송 신호로서 인가된다. 제1의 전송 게이트부(62)는, 회로적으로, 포토 다이오드(61)와 제1의 전하 축적부(66)의 사이에 접속되어 있다. 그리고, 제1의 전송 게이트부(62)는, 구동 신호(TG)(이하, 전송 신호(TG)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 포토 다이오드(61)에 축적되어 있는 광전하를 제1의 전하 축적부(66)에 전송한다. 제1의 전송 게이트부(62)에 의해 전송된 광전하는, 제1의 전하 축적부(66)에 일시적으로 축적된다.
구동 신호(FG)는, 제2의 전송 게이트부(63)의 게이트 전극에 전송 신호로서 인가된다. 제2의 전송 게이트부(63)는, 회로적으로, 제1의 전하 축적부(66)와, 증폭 트랜지스터(68)의 게이트 전극이 접속된 플로팅 디퓨전부(이하, "FD부"라고 기술한다)(71)의 사이에 접속되어 있다. FD부(71)는, 광전하를 전기신호, 예를 들면 전압 신호로 변환하여 출력한다. 그리고, 제2의 전송 게이트부(63)는, 구동 신호(FG)(이하, 전송 신호(FG)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 제1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다.
구동 신호(CG)는, 제3의 전송 게이트부(64)의 게이트 전극에 전송 신호로서 인가된다. 제3의 전송 게이트부(64)는, 회로적으로, 제1의 전하 축적부(66)와 제2의 전하 축적부(67)의 사이에 접속되어 있다. 그리고, 제3의 전송 게이트부(64)는, 구동 신호(CG)(이하, 전송 신호(CG)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 제1의 전하 축적부(66)와 제2의 전하 축적부(67)의 포텐셜을 결합한다.
구동 신호(RST)는, 리셋 게이트부(65)의 게이트 전극에 리셋 신호로서 인가된다. 리셋 게이트부(65)는, 회로적으로, 한쪽의 소스/드레인 영역이 리셋 전압(VDR) 에, 다른쪽의 소스/드레인 영역이 FD부(71)에 각각 접속되어 있다. 그리고, 리셋 게이트부(65)는, 구동 신호(RST)(이하, 리셋 신호(RST)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD부(71)의 전위를 리셋 전압(VDR)의 레벨로 리셋한다.
증폭 트랜지스터(68)는, 회로적으로, 게이트 전극이 FD부(71)에 접속되고, 드레인 전극이 전원 전압(VDD)에 접속되어 있고, 포토 다이오드(61)에서의 광전변환에 의해 얻어지는 광전하를 판독하는 판독 회로, 이른바 소스 팔로워 회로의 입력부가 된다. 즉, 증폭 트랜지스터(68)는, 소스 전극이 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 접속됨에 의해, 당해 수직 신호선(17)의 일단에 접속된 정전류원(80)과 소스 팔로워 회로를 구성한다.
구동 신호(SEL)는, 선택 트랜지스터(69)의 게이트 전극에 선택 신호로서 인가된다. 선택 트랜지스터(69)는, 회로적으로, 증폭 트랜지스터(68)의 소스 전극과 수직 신호선(17)과의 사이에 접속되어 있다. 그리고, 선택 트랜지스터(69)는, 구동 신호(SEL)(이하, 선택 신호(SEL)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 단위화소(60A)를 선택 상태로 하여 증폭 트랜지스터(68)로부터 출력되는 화소 신호를 수직 신호선(17)에 접속한다.
구동 신호(PG)는, 전하 배출 게이트부(70)의 게이트 전극에 전하 배출 제어 신호로서 인가된다. 전하 배출 게이트부(70)는, 회로적으로, 포토 다이오드(61)와 전하 배출부(예를 들면, 전원 전압(VDD))의 사이에 접속되어 있다. 그리고, 전하 배출 게이트부(70)는, 구동 신호(PG)(이하, 전하 배출 제어 신호(PG)라고도 칭한다)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 포토 다이오드(61)로부터 미리 정하여진 소정량 또는 포토 다이오드(61)에 축적된 모든 광전하를 전하 배출부에 선택적으로 배출한다.
전하 배출 게이트부(70)는 다음의 목적으로 마련된다. 즉, 광전하의 축적을 행하지 않는 기간에 전하 배출 게이트부(70)를 도통 상태로 함으로써, 포토 다이오드(61)가 광전하로 포화하고, 그 포화 전하량을 초과한 전하가 제1, 제2의 전하 축적부(66, 67)나 주변 화소로 넘쳐 나가는 것을 회피하기 위해서다.
(단위화소(60A)의 화소 구조)
도 9는, 단위화소(60A)의 화소 구조를 도시하는 개략도이고, 도면 중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 9에는, 화소 레이아웃을 도시하는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
도 9에서, B-B'화살로 본 단면도로부터 분명한 바와 같이, 포토 다이오드(PD)(61)는, 반도체 기판(51)상의 P형 웰(52) 내에 N형 반도체 영역(611)이 형성되고 된 PN 접합의 다이오드 구성으로 되어 있다. 이 포토 다이오드(61)는, 그 표층부에 P형 반도체 영역(612)이 형성됨으로써, 공핍단(空乏端, depletion end)을 계면으로부터 떨어뜨린 매입형 포토 다이오드(이른바, HAD(Hole Accumulation Diode) 센서 구조)로 되어 있다.
제1의 전송 게이트부(62)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(621)을 갖음과 함께, 기판 표층부에 P-형 반도체 영역(622)이 형성된 구성으로 되어 있다. P-형 반도체 영역(622)은, 당해 반도체 영역(622)이 형성되지 않는 경우에 비교하여, 게이트 전극(621)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, B-B'화살로 본 단면도로부터 분명한 바와 같이, P-형 반도체 영역(622)은, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하, 구체적으로는, 포토 다이오드(61)의 포화 전하량을 초과하는 광전하를 제1의 전하 축적부(66)에 전송하는 오버플로 패스를 형성하고 있다.
제1의 전하 축적부(66)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(661)을 가지며, 당해 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된다. 즉, 제1의 전하 축적부(66)는, 게이트 전극(661)의 아래의 P형 웰(52) 내에 형성된 N형 반도체 영역(662)과, 그 표층부에 형성된 P-형 반도체 영역(663)으로 이루어지는 매입형 MOS 커패시터에 의해 구성되어 있다.
제2의 전송 게이트부(63)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(631)을 갖고 있다. 제2의 전송 게이트부(63)는, 제1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고, FD부(71)가 되는 N+형 반도체 영역(711)을 다른쪽의 소스/드레인 영역으로 하고 있다.
따라서 단위화소(60A)는, 제1의 전하 축적부(66)가, 제1, 제2의 전송 게이트부(62, 63)에 인접하여 형성된 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된 화소 구조로 되어 있다.
제3의 전송 게이트부(64)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(641)을 갖고 있다. 제3의 전송 게이트부(64)는, 제1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고, 기판 표층부에 형성된 N+형 반도체 영역(642)을 다른쪽의 소스/드레인 영역으로 하고 있다.
제3의 전송 게이트부(64)의 N+형 반도체 영역(642)에는, 제2의 전하 축적부(67)의 일단이 전기적으로 접속되어 있다. 제2의 전하 축적부(67)의 타단은, 부측 전원(예를 들면, 그라운드)에 접속되어 있다.
그리고, 제2의 전송 게이트부(63), 제1의 전하 축적부(66)의 게이트 전극(661), 및, 제3의 전송 게이트부(64)는, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜을 결합 또는 분할하는 작용을 한다.
또한, 제3의 전송 게이트부(64)는, 채널부의 표층부에 N-형 반도체 영역(643)이 형성된 구조로 되어 있다. 이 N-형 반도체 영역(643)은, 당해 반도체 영역(643)이 형성되지 않는 경우에 비교하여 게이트 전극(641)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, A-A'화살로 본 단면도로부터 분명한 바와 같이, N-형 반도체 영역(643)은, 제1의 전하 축적부(66)의 포화 전하량을 초과하는 광전하를 제2의 전하 축적부(67)에 전송하는 오버플로 패스를 형성하고 있다.
여기서, 제1, 제3의 전송 게이트부(62, 64)의 아래에 형성되는 오버플로 패스에 관해서는, 제1의 축적 전하부(66)에 축적된 광전하가, 포토 다이오드(61)로는 새어 들어가지 않고, 제2의 축적 전하부(67)에 전송되도록 형성되는 것이 중요하다.
이와 같이, 단위화소(60A)에서, 제3의 전송 게이트부(64)의 게이트 전극(641)의 아래에 오버플로 패스를 갖음으로써, 고조도시에 포토 다이오드(61)로부터 넘친 광전하를 제2의 전하 축적부(67)에도 축적할 수 있다. 구체적으로는, 제3의 전송 게이트부(64)의 비도통 상태에서도, 제1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하를 제2의 전하 축적부(67)에 전송하여, 제2의 전하 축적부(67)에 축적할 수 있다. 이에 의해, 포토 다이오드(61)의 포화 전하량보다 제1의 전하 축적부의 포화 전하량을 작게 설정할 수 있다.
(단위화소(60A)의 회로 동작)
다음에, 도 10의 타이밍 차트 및 도 11 내지 도 18의 포텐셜도를 참조하여, 단위화소(60A)의 회로 동작에 관해 설명한다.
도 10은, 단위화소(60A)의 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG), 전하 배출 제어 신호(PG), 전송 신호(CG), 전송 신호(SG), 및, 전송 신호(FG)의 타이밍 차트를 도시하고 있다. 또한, 도 11 내지 도 18은, 각각 도 10의 타이밍 차트의 시각(ta 내지 th)에서의 N행째의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다.
우선, 시각(t1)에서, 전하 배출 제어 신호(PG)가 액티브 상태 그대로, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(CG), 전송 신호(SG), 및, 전송 신호(FG)가, 전 화소 동시에 액티브 상태가 된다. 이에 의해, 선택 트랜지스터(69), 리셋 게이트부(65), 제3의 전송 게이트부(64), 제1의 전하 축적부(66)의 게이트 전극(661), 제2의 전송 게이트부(63), 및, 전하 배출 게이트부(70)가 도통 상태가 된다.
도 11은, 시각(t1)과 시각(t2) 사이의 시각(ta)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜이 결합됨과 함께, 결합된 영역이 리셋된다.
그 후, 리셋 신호(RST), 선택 신호(SEL) 및 전송 신호(FG), 전송 신호(SG), 전송 신호(CG)의 순서로, 전 화소 동시에 비액티브 상태가 된다. 그리고, 시각(t2)에서, 전 화소 동시에 전하 배출 제어 신호(PG)가 비액티브 상태가 된다. 이에 의해, 전 화소 공통의 노광 기간에 들어간다.
도 12는, 시각(t2)과 시각(t3) 사이의 시각(tb)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 포토 다이오드(61)에 광전하가 축적됨과 함께, 고조도시의 경우, 포토 다이오드(61)로부터 넘친 광전하가, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제1의 전하 축적부(66)에 축적된다. 또한, 제1의 전하 축적부(66)가 포화한 경우, 제1의 전하 축적부(66)로부터 넘친 광전하가, 제3의 전송 게이트부(64)의 오버플로 패스를 통하여, 제2의 전하 축적부(67)에 축적된다. 또한, 저조도시의 경우는, 포토 다이오드(61)만에 광전하의 축적이 행하여진다.
다음에, 시각(t3)에서, 전송 신호(TG) 및 전송 신호(SG)가 액티브 상태가 되어, 제1의 전송 게이트부(62) 및 제1의 전하 축적부(66)의 게이트 전극(661)이 도통 상태가 된다.
도 13은, 시각(t3)과 시각(t4) 사이의 시각(tc)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 포토 다이오드(61)에 축적된 광전하가 제1의 전하 축적부(66)에 전송되고, 제1의 전하 축적부(66)에 축적된다.
다음에, 시각(t4)에서, 전 화소 동시에 전송 신호(TG)가 비액티브 상태가 되면 동시에, 전하 배출 제어 신호(PG)가 액티브 상태가 된다. 그리고, 제1의 전송 게이트부(62)가 비도통 상태가 되는 동시에, 전하 배출 게이트부(70)가 도통 상태가 된다. 이에 의해, 전 화소 공통의 노광 기간이 종료된다.
그 후, 전송 신호(SG)도 비액티브 상태가 되고, 제1의 전하 축적부(66)의 게이트 전극(661)이 비도통 상태가 되고, 제1의 전하 축적부(66)의 포텐셜이 원래로 되돌아온다. 이 때, 제1의 전하 축적부(66)의 축적 전하량이 포화 전하량을 초과하고 있는 경우, 제1의 전하 축적부(66)로부터 넘친 광전하가, 제3의 전송 게이트부(64)의 오버플로 패스를 통하여, 제2의 전하 축적부(67)에 전송된다.
그리고, 전 화소 공통의 노광 기간이 종료된 후, 1행씩 순번대로 축적된 광전하의 판독이 행하여진다.
구체적으로는, 시각(t5)에서, N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60A)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 시각(t6)에서, 리셋 신호(RST)가 비액티브 상태가 된다.
도 14는, 시각(t6)과 시각(t7) 사이의 시각(td)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 FD부(71)의 전위가, 제1의 리셋 레벨(N1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t7)에서, 전송 신호(FG)가 액티브 상태가 됨으로써, 제2의 전송 게이트부(63)가 도통 상태가 된다.
도 15는, 시각(t7)과 시각(t8) 사이의 시각(te)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 제1의 전하 축적부(66)에 축적되어 있는 광전하가 FD부(71)에 전송된다.
다음에, 시각(t8)에서, 전송 신호(FG)가 비액티브 상태가 되고, 제2의 전송 게이트부(63)가 비도통 상태가 된다.
도 16은, 시각(t8)과 시각(t9) 사이의 시각(tf)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 FD부(71)의 전위가, 제1의 전하 축적부(66)의 축적 전하량에 응한 제1의 신호 레벨(S1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t9)에서, 전송 신호(CG, SG, FG)가 동시에 액티브 상태가 되고, 제3의 전송 게이트부(64), 제1의 전하 축적부(66)의 게이트 전극(661), 및, 제2의 전송 게이트부(63)가 함께 도통 상태가 된다.
도 17은, 시각(t9)과 시각(t10) 사이의 시각(tg)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜이 결합되고, 결합된 전 영역에 걸쳐 광전하가 축적된다. 그리고, 이 광전하가 제2의 신호 레벨(S2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t10)에서, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 된다. 이에 의해, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜이 결합된 영역이 리셋된다.
다음에, 시각(t11)에서, 리셋 신호가 비액티브 상태가 되고, 리셋 게이트부(65)가 비도통 상태가 된다.
도 18은, 시각(t11)과 시각(t12) 사이의 시각(th)에서의 단위 전하(60A)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 포텐셜이 결합된 영역의 전위가 제2의 리셋 레벨(N2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t12)에서, N행째의 선택 신호(SEL)가 비액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 비도통 상태가 됨으로써, N행째의 단위화소(60A)가 비선택 상태가 된다.
그 후, 전송 신호(FG), 전송 신호(SG), 전송 신호(CG)의 순번으로 비액티브 상태로 하고 제2의 전송 게이트부(63), 제1의 전하 축적부(66)의 게이트 전극(661), 및, 제3의 전송 게이트부(64)를 비도통 상태로 한다.
또한, 전송 신호(FG), 전송 신호(SG), 전송 신호(CG)의 순번으로 비액티브 상태에 하는 것은, 제1의 전하 축적부(66)의 게이트 전극(661)이 도통 상태에서 기판 표면에 축적되는 채널 전하를, 제2의 전하 축적부(67)에 축적하기 위해서다. FD부(71)와는 달리, 제2의 전하 축적부(67)만으로 리셋하는 일은 없기 때문에, 상기 채널 전하가 리셋됨에 의해 화소 신호에 오프셋이 생기는 등의 우려가 없다.
상술한 일련의 회로 동작에 의해, 단위화소(60A)로부터 수직 신호선(17)에 대해, 제1의 리셋 레벨(N1), 제1의 신호 레벨(S1), 제2의 신호 레벨(S2), 제2의 리셋 레벨(N2)이 차례로 출력되게 된다. 이와 같이 하여 순서로 출력된 제1의 리셋 레벨(N1), 제1의 신호 레벨(S1), 제2의 신호 레벨(S2), 및, 제2의 리셋 레벨(N2)에 대해, 후단의 신호 처리부에서 소정의 신호 처리가 행하여진다. 그 신호 처리의 상세에 관해서는 후술한다.
이상과 같이, 단위화소(60A)에 의하면, 제1의 전하 축적부(66)로서 매입형 MOS 커패시터를 이용하고, 제2의 전하 축적부(67)로서 제1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 역으로, 포화 전하량이 동등하여도 좋으면, 스페이스 절약화 할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 저조도시의 광전하가 암흑시 특성이 좋은 제1의 전하 축적부(66)에 축적되는 한편, 고조도시의 광전하가 암흑시 특성이 나쁜 제2의 전하 축적부(67)에 축적된다. 따라서, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암흑시나 저조도시에 있어서의 촬상 화상의 화질이 악화하지 않는다.
(변형례 1)
도 19는, 단위화소(60A)의 변형례 1에 관한 단위화소(60A1)의 회로 구성을 도시하는 회로도이고, 도면 중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 1에 관한 단위화소(60A1)는, 단위화소(60A)에 대해, 전하 배출 게이트부(70)가 생략되어 있는 점에서 상위하다.
예를 들면, 광전하의 축적을 행하지 않는 기간에, 다른 방법으로 포토 다이오드(61)의 포화를 방지하는 경우, 또는, 포토 다이오드(61)가 광전하로 포화할 우려가 없는 경우, 이와 같이 전하 배출 게이트부(70)를 생략하는 것이 가능하다.
(변형례 2)
도 20은, 단위화소(60A)의 변형례 2에 관한 단위화소(60A2)의 회로 구성을 도시하는 회로도이고, 도면 중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 2에 관한 단위화소(60A2)는, 단위화소(60A)에 대해, 선택 트랜지스터(69)가 생략되어 있는 점에서 상위하다. 그리고, 단위화소(60A2)에서는, 선택 트랜지스터(69)에 의한 화소 선택의 기능을, 리셋 게이트부(65)의 드레인 전극에 인가한 드레인 전압(DRN)을 가변으로 함으로써 실현하고 있다.
구체적으로는, 리셋 게이트부(65)의 드레인 전극에 드레인 전압(DRN)으로서 고전압을 인가함으로써, 증폭 트랜지스터(68)가 활성화 상태가 되고 신호의 출력 동작을 행한다. 즉, 증폭 트랜지스터(68)는, 드레인 전압(DRN)의 전환 동작과 어울려서, 선택 트랜지스터로서의 작용을 한다. 선택 트랜지스터(69)를 생략함으로써, 단위화소(60)를 구성하는 회로 소자를 1화소에 대해 1개 삭감할 수 있는 이점이 있다.
도 21은, 도 10과 마찬가지로, 단위화소(60A2)의 회로 동작에 관해, 각 신호의 상태를 도시하는 타이밍 차트를 도시하고 있다.
회로 동작상, 단위화소(60A)의 회로 동작의 경우와, 리셋 신호(RST)의 타이밍이 다를 뿐이고, 기본적으로는 같다.
(화소 공유)
단위화소(60A, 60A1, 60A2)에서는, 화소를 구성하는 회로 소자를 복수의 화소 사이에서 공유하는 것이 가능하다.
도 22는, 화소 공유의 구체례 1에 관한 회로 구성을 도시하는 회로도이다. 여기서는, 서로 인접하는 4개의 화소(60A-1 내지 60A-4) 사이에서 화소 구성 소자의 일부를 공유하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60A-1 내지 60A-4)의 관계로서는, 예를 들면 행렬 방향 각각 2화소씩의 4화소로 공유하여도 좋고, 열방향의 4화소로 공유하여도 좋다.
구체례 1에서는, 단위화소(60A)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 그리고, 리셋 게이트부(65)를 포함하여, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 증폭 트랜지스터(68), 및, 선택 트랜지스터(69)의 3개의 회로 소자가 4화소 사이에서 공유되어 있다.
도 23은, 화소 공유의 구체례 2에 관한 회로 구성을 도시하는 회로도이다. 여기서도, 서로 인접하는 4개의 화소(60A-1 내지 60A-4) 사이에서 화소 구성 소자의 일부를 공유하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60A-1 내지 60A-4)의 관계로서는, 예를 들면 행렬 방향 각각 2화소씩의 4화소로 공유하여도 좋고, 열방향의 4화소로 공유하여도 좋다.
구체례 2에서는, 변형례 2에 관한 단위화소(60A2)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 그리고, 리셋 게이트부(65)를 포함하여, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 및, 증폭 트랜지스터(68)의 2개의 회로 소자가 4화소 사이에서 공유되어 있다.
이와 같이, 복수의 화소 사이에서의 회로 소자의 공유 기술을 병용함으로써, 단위화소(60A)와 마찬가지의 작용 효과를 얻을 수 있음에 더하여, 단위화소 사이즈의 스페이스 절약화를 도모할 수 있다. 그리고, 스페이스 절약화에 의해 포화 전하량을 보다 많이 확보할 수 있다. 역으로, 포화 전하량이 동등하여도 좋으면, 스페이스 절약화 할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
여기서, 제1 내지 제3의 전송 게이트부(62 내지 64), 및, 제1의 전하 축적부(66)의 게이트 전극(661)의 각 전위에 관해 설명한다. 도 24는, 기판 표면을 피닝하기 위해, 및, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜을 결합하기 위한 요건의 설명에 제공하는 기판 깊이 방향의 포텐셜도이다.
제1 내지 제3의 전송 게이트부(62 내지 64), 및, 제1의 전하 축적부(66)의 게이트 전극(661)의 비도통 상태에서의 게이트 전극의 전위에 관해서는, 게이트 산화막 바로 아래의 도전층에 관계없이, 기판 표면을 피닝 상태로 하는 전위(예를 들면, 부전위)로 설정된다. 이렇게 함으로써 기판 표면을 피닝 상태로 하여 암전류나 백점 등의 암흑시 특성의 개선 효과를 얻을 수 있다.
제2, 제3의 전송 게이트부(63, 64), 및, 제1의 전하 축적부(66)의 게이트 전극(661)의 도통 상태에서의 기판 표면 전위는, 리셋 전압(VDR), 즉, 리셋 게이트부(65)의 드레인에 인가되는 전위보다도 높은 전위가 되도록 설정한다. 이렇게 함으로써, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 포텐셜을 결합할 수 있다.
<4. 노이즈 제거 처리 및 연산 처리에 관한 설명>
이상 설명한 단위화소(60A) 및 그 변형례에 관한 단위화소로부터는, 제1의 리셋 레벨(N1), 제1의 신호 레벨(S1), 제2의 신호 레벨(S2), 및, 제2의 리셋 레벨(N2)의 순서로, 수직 신호선(17)에 대해 신호가 출력된다. 그리고, 후단의 신호 처리부, 예를 들면, 도 1 내지 도 3에 도시하는 칼럼 처리부(13)나 신호 처리부(18)에서, 제1의 리셋 레벨(N1), 제1의 신호 레벨(S1), 제2의 신호 레벨(S2), 및, 제2의 리셋 레벨(N2)에 대해 소정의 노이즈 제거 처리 및 신호 처리가 행하여진다. 이하, 후단의 칼럼 처리부(13)에서의 노이즈 제거 처리 및 신호 처리부(18)에서의 연산 처리에 관해 설명한다.
최초에, 예를 들면, 칼럼 처리부(13)에 내장되는, 노이즈 제거 수단으로서의 CDS 회로에서의 처리에 관해 설명한다. CDS 회로로서는, 주지의 회로 구성의 것을 이용할 수 있고, 그 회로 구성은 불문한다.
도 25에, 칼럼 처리부(13)에서, 처리례 1의 경우, 및, 처리례 2의 경우의 노이즈 제거 처리에 관한 설명에 제공하는 타이밍도를 도시한다.
(처리례 1)
우선, 신호의 판독시에 FD부(71)에 전송된 광전하에 의거한 전압 신호(S1)와, FD부(71)에 광전하가 전송되기 전의 리셋 레벨에 의거한 전압 신호(N1)와의 차분을 취한다. 또한, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호(S2)와, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)를 리셋한 후의 리셋 레벨에 의거한 전압 신호(N2)와의 차분을 취한다. 제1의 차분을 SN1, 제2의 차분을 SN2로 하면, SN1=S1-N1, SN2=S2-N2가 된다.
이와 같이, 처리례 1에서는, 먼저 출력되는 신호(S1, N1)에 관해서는, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된 CDS 처리를 행한다. 나중에 출력되는 신호(S2, N2)에 관해서는, 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈는 제거되는 것이지만 리셋 노이즈는 제거되지 않는 CDS 처리를 행한다. 단, 프레임 메모리를 이용할 필요가 없는 연산 처리이기 때문에, 회로 구성의 간략화, 및, 저비용화가 도모될 수 있는 이점이 있다.
(처리례 2)
처리례 2에서는, 전(前)의 프레임의 정보를 이용하기 때문에, 기억 수단, 예를 들면, 프레임 메모리가 필요해진다. 따라서, 처리례 2의 연산 처리는, 예를 들면, 신호 처리부(18)에서, 데이터 격납부(19)를 기억 수단으로서 이용하거나, 외부의 DSP 회로에서, 프레임 메모리를 이용하거나 하여 행하게 된다.
구체적으로는, 우선, 신호의 판독시에 FD부(71)에 전송된 광전하에 의거한 전압 신호(S1)와, FD부(71)에 광전하가 전송되기 전의 리셋 레벨에 의거한 전압 신호(N1)와의 차분을 취한다. 다음에, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호(S2)와, 전(前) 프레임에서의 전압 신호(N2A)와의 차분을 취한다. 이 전압 신호(N2A)는, 전 프레임에 있어서 FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)에 축적된 광전하를 리셋한 후의 리셋 레벨에 의거한 신호이다. 제1의 차분을 SN1, 제2의 차분을 SN2로 하면, SN1=S1-N1, SN2=S2-N2A가 된다.
이와 같이, 처리례 2에서는, 나중에 출력되는 신호(S2, N2)에 대해서도, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거되는 CDS 처리를 행한다. 이 처리례 2의 경우, 프레임 메모리 등의 기억 수단이 필요해지는 것이지만, 처리례 1과 비교하여 리셋 노이즈를 대폭적으로 억제할 수 있는 이점이 있다.
(처리례 3)
다음에, 신호 처리부(18)에서의 연산 처리에 관해 설명한다. 우선, 상기 제1의 차분이 소정의 범위 내가 되었을 때에, 당해 제1의 차분과 상기 제2의 차분의 비를 화소마다, 복수 화소마다, 색마다, 공유 화소 단위 내의 특정 화소마다, 또는전 화소 일률적으로 게인으로서 산출하여 게인 테이블을 생성한다. 그리고, 당해 제2의 차분과 당해 게인 테이블의 곱을 제2의 차분의 연산치로서 산출한다.
여기서, 제1의 차분을 SN1, 제2의 차분을 SN2, 게인을 G, 제2의 차분(SN2)의 연산치를 SN2'로 하면, 다음 식(6), (7)에 의거하여 게인(G), 및, 제2의 차분(SN2)의 연산치(SN2')를 구할 수 있다.
G=SN1/SN2
=(Cfd+Cgs+Ccap)/Cfd … (6)
SN2'=G×SN2 … (7)
여기서, Cfd는 FD부(71)의 용량치, Cgs는 제1의 전하 축적부(66)의 용량치, Ccap는 제2의 전하 축적부(67)의 용량치이다. 게인(G)은, 용량비와 등가이다.
입사광량에 대한 제1의 차분(SN1), 제2의 차분(SN2), 및, 제2의 차분(SN2)의 연산치(SN2')의 관계를 도 26에 도시한다.
다음에, 도 27A에 도시하는 바와 같이, 미리 설정된 소정의 임계치(Vt)를 이용한다. 소정의 임계치(Vt)는, 광응답 특성에 있어서, 제1의 차분(SN1)이 포화 전이면서 광응답 특성이 리니어한 영역에서 미리 설정된다.
그리고, 제1의 차분(SN1)이 소정의 임계치(Vt)를 초과하지 않는 경우는, 당해 제1의 차분(SN1)을 처리 대상 화소의 화소 신호(SN)로서 출력한다. 즉, SN1<Vt인 경우에, SN=SN1(SN에 SN1을 대입). 제1의 차분(SN1)이 소정의 임계치(Vt)를 초과한 경우는, 제2의 차분(SN2)의 연산치(SN2')를 처리 대상 화소의 화소 신호(SN)로서 출력한다. 즉, Vt≤SN1인 경우에, SN=SN2'(SN에 SN2'를 대입).
(처리례 4)
다음의 연산 처리에서는, 도 27B에 도시하는 바와 같이, 제1의 차분(SN1)이 소정의 범위 내에서, 제1의 차분(SN1)의 값 및 제2의 차분(SN2)의 연산치(SN2')를 미리 설정된 비율로 합성하고, 화소 신호(SN)로서 출력한다.
예를 들면, 소정의 임계치(Vt)를 기준으로 하여 그 전후의 범위에서, 하기한 바와 같이, 단계적으로, 제1의 차분(SN1), 및, 제2의 차분(SN2)의 연산치(SN2')의 합성 비율을 변화시킨다. 소정의 임계치(Vt)는, 선술한 바와 같이, 광응답 특성에서, 제1의 차분(SN1)이 포화 전이면서 광응답 특성이 리니어한 영역에서 미리 설정된 값이다.
SN1<SN1×0.90인 경우에, SN=SN1
Vt×0.90≤SN1<Vt×0.94인 경우에, SN=0.9×SN1+0.1×SN2'
Vt×0.94≤SN1<Vt×0.98인 경우에, SN=0.7×SN1+0.3×SN2'
Vt×0.98≤SN1<Vt×1.02인 경우에, SN=0.5×SN1+0.5×SN2'
Vt×1.02≤SN1<Vt×1.06인 경우에, SN=0.3×SN1+0.7×SN2'
Vt×1.06≤SN1<Vt×1.10인 경우에, SN=0.1×SN1+0.9×SN2'
Vt×1.10≤SN1인 경우에, SN=SN2'
이와 같은 연산 처리를 행함에 의해, 저조도시의 신호로부터 고조도시의 신호로 보다 매끈하게 전환할 수 있다.
<5. 참고례>
이상 설명한 실시 형태에서는, 단위화소 내에 2개의 전하 축적부(66, 67)를 가지며, 제2의 전하 축적부(67)에 관해, 제1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터로 이루어지는 것을 주된 특징으로 하고 있다. 그러나, 2개의 전하 축적부(66, 67)의 단위면적당의 용량치가 동등하여도, 다이내믹 레인지를 확대할 수 있는라는 효과를 얻을 수 있다. 이에 관해, 도 28을 참조하여 설명한다.
포토 다이오드(61)의 노광 기간 내에, 당해 포토 다이오드(61)의 노광 기간에 대한 소정비률로 설정한 기간에서, 제2의 전송 게이트부(63)를 도통 상태로 함에 의해, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하를 배출하도록 한다.
여기서, 포토 다이오드(61)에서의 노광 기간을 Tpd로 하고, 포토 다이오드(61)로부터 넘친 광전하를 제2의 전하 축적부(67)에서의 축적하는 기간을 Tcap라고 한다. 도 28에 도시하는 타이밍 차트로 단위화소를 동작시키고, 제2의 전하 축적부(67)에서의 노광 기간(Tcap)에 제한을 걸 수 있다. 이 동작에 의해, 고조도측의 정보를 압축할 수 있고, 제2의 전하 축적부(67)의 용량치가, 제1의 전하 축적부(66)와 동등 정도로 적어도 다이내믹 레인지를 확대할 수 있다.
저조도시의 노이즈 성분, 및, 신호 성분을 판독한 후, 일단 FD부(71)를 리셋하고, 제2의 전하 축적부(67)에서 축적한, 포토 다이오드(61)로부터 넘친 광전하를 고조도측의 신호로서 판독한다. 다른 실시례와는 달리, 일단 FD부(71)를 리셋하기 때문에 고조도측의 신호에는 제1의 전하 축적부(66)에서 축적한 광전하는 포함되지 않는다.
신호의 판독시에, FD부(71)에 전송된 광전하에 의거한 전압 신호를 S1, FD부(71)에 광전하가 전송되기 전의 리셋 레벨에 의거한 전압 신호를 N1, 제1의 차분을 SN1로 한다. 또한, 판독 직전에 FD부(71)를 리셋한 경우의 FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호를 S3으로 한다. 또한, FD부(71), 제1의 전하 축적부(66), 및, 제2의 전하 축적부(67)의 리셋 레벨 또는 리셋 상당 레벨의 전압 신호를 N2, 제3의 차분을 SN3, 게인을 G, 제3의 차분 SN3의 연산치를 SN3'으로 한다. 그러면, 하기한 바와 같이 연산할 수 있다.
SN1=S1-N1
SN3=S3-N2
G=SN1/SN3
=(Cfd+Csg+Ccap)/Cfd
SN3'=G×SN3×Tpd/Tcap
광응답 특성에 있어서, 제1의 차분(SN1)이 포화 전이면서 광응답 특성이 리니어한 영역에서 미리 설정된 소정의 임계치를 Vt, 처리 대상 화소의 화소 신호를 SN으로 할 때, 하기한 바와 같이 화소 신호(SN)를 출력한다.
SN1<Vt인 경우에, SN=SN1(SN에 SN1을 대입)
Vt≤SN1인 경우에, SN=SN3'(SN에 SN3'를 대입)
<6. 변형례>
[6-1. 포토 다이오드(61)만에 광전하를 축적하는 예]
이상의 실시례 및 변형례에서는, 고조도시에 포토 다이오드(61)로부터 넘친 광전하를, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여 제1의 축적 전하부(66)에 축적하고, 또한, 제3의 전송 게이트부(64)의 오버플로 패스를 통하여 제2의 전하 축적부(67)에 축적하도록 하고 있다. 즉, 본 실시 형태의 특징으로 하는 점은, 고조도시에 포토 다이오드(61)로부터 넘친 광전하를, 포토 다이오드(61)에 축적함과 함께, 당해 포토 다이오드(61)에 더하여, 제1, 제2의 축적 전하부(66, 67)에서도 축적하도록 하는 점에 있다.
그런데, 상술한 화소 구성에서는, 도 29A의 동작 설명도로부터 분명한 바와 같이, 광전하가 판독 기간 중에는 노광을 할 수가 없다. 그래서, 광전하를 포토 다이오드(61)만에 축적하는 화소 구성을 변형례로서 제안한다.
이 경우에도, 포토 다이오드(61)로부터 판독 후의 광전하에 관해서는, 제1의 전하 축적부(66)와 제2의 전하 축적부(67)를 나누어 사용하여 축적한다는 본 기술의 골자에 다름은 없다. 즉, 포토 다이오드(61)로부터 광전하를 판독한 후, 제1의 전하 축적부(66)로부터 넘친 광전하에 관해서는, 제2의 전하 축적부(67)에 축적한다. 그를 위해서는, 제1의 전하 축적부(66)와 제2의 전하 축적부(67)의 사이에 오버플로 패스가 필요함은 물론이다.
이와 같이, 광전하를 포토 다이오드(61)만에 축적하는 화소 구성을 취함으로써, 도 29B의 동작 설명도에 도시하는 바와 같이, 광전하의 판독 기간 중에 노광할 수 있기 때문에, 동화 촬상시에 있어서 노광 기간의 단락이 없는 심레스(seamless)한 동작을 실현할 수 있다. 단, 광전하를 포토 다이오드(61)만에 축적하기 때문에 다이내믹 레인지는 포토 다이오드(61)의 포화 전하량으로 제한된다. 그 때문에, 대폭적인 다이내믹 레인지 확대는 바랄 수가 없다.
그러나, 본 기술의 골자인, 제1의 전하 축적부(66)와 제2의 전하 축적부(67)를 나누어 사용하여 광전하를 축적함에 의해, 광전하를 축적하는 전하 축적부의 토탈의 면적을 작게 할 수 있다. 따라서, 토탈의 면적을 작게 할 수 있는 분만큼, 포토 다이오드(61)의 면적을 확대할 수 있기 때문에, 간접적으로 다이내믹 레인지를 확대할 수 있다.
[6-2. 단시간 노광시와 장시간 노광시에서 회로 동작을 전환하는 예]
상술한 바와 같이, 제2의 전하 축적부(67)는, 용량의 면적 효율이 높은 반면, 리크 전류가 많다. 그리고, 제2의 전하 축적부(67)에는, 노광 기간 중에도 광전하가 축적되기 때문에, 노광 기간이 길어질수록, 리크 전류에 의한 화질의 열화가 커진다.
그래서, 예를 들면, 노광 시간이 짧은 경우와 ㅍ길은 경우에서 단위화소의 회로 동작을 전환하도록 하여도 좋다. 구체적으로는, 단시간 노광시에는 상술한 회로 동작을 행한다. 한편, 장시간 노광시에는, 예를 들면, 노광 기간 중에, 축적한 광전하를 정기적으로 판독함에 의해, 제2의 전하 축적부(67)에 광전하를 축적하지 않고, 포토 다이오드(61) 및 제1의 전하 축적부(66)만에 광전하를 축적하도록 하여도 좋다.
(장시간 노광시의 회로 동작을 실현하기 위한 구성례)
도 30은, 장시간 노광시의 회로 동작을 실현하기 위한 칼럼 처리부(13), 신호 처리부(18) 및 데이터 격납부(19) 주변의 구성례를 도시하고 있다.
칼럼 처리부(13)와 신호 처리부(18) 및 데이터 격납부(19)의 사이에는, 스위치(101)가 마련되어 있다. 이 스위치(101)의 상태를 전환함에 의해, 칼럼 처리부(13)로부터 출력되는 화소 신호의 공급처를, 신호 처리부(18) 또는 데이터 격납부(19)의 어느 하나로 전환할 수 있다.
또한, 신호 처리부(18)는, 메모리(111a, 111b), 가산부(112), 및, 기타의 신호 처리부(113)를 포함하도록 구성된다.
메모리(111a)는, 데이터 격납부(19)로부터 공급되는 화소 신호를 격납하고, 메모리(111b)는, 스위치(101)를 통하여 칼럼 처리부(13)로부터 공급되는 화소 신호를 격납한다. 그리고, 가산부(112)는, 메모리(111a)에 격납된 화소 신호와 메모리(111b)에 격납된 화소 신호를 가산하고, 가산한 화소 신호를 데이터 격납부(19)에 공급한다.
또한, 메모리(111a, 111b)는, 적어도 1화소분의 화소 신호를 유지하는 것이 가능한 용량이 있으면 좋고, 예를 들면, 1라인분의 화소 신호를 유지하는 것이 가능한 용량으로 설정된다.
기타의 신호 처리부(113)는, 데이터 격납부(19)에 격납된 화소 신호에 대해, 기타의 여러 가지의 신호 처리를 행한다.
(단위화소(60A)의 장시간 노광시의 회로 동작의 실시례)
다음에, 도 31 및 도 32의 타이밍 차트, 및, 도 33 내지 도 36의 포텐셜도를 참조하여, 장시간 노광시의 단위화소(60A)의 회로 동작의 실시례에 관해 설명한다.
또한, 도 31은, 장시간 노광시의 단위화소(60A)의 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG), 전하 배출 제어 신호(PG), 전송 신호(CG), 전송 신호(SG), 및, 전송 신호(FG)의 타이밍 차트를 도시하고 있다. 또한, 도 32는, 도 31의 1점 쇄선의 사각으로 둘러싸여진 기간의 상세한 타이밍 차트를 도시하고 있다. 또한, 도 33 내지 도 36은, 도 32의 시각(Ta 내지 Td1)에서의 N행째의 단위화소(60A)의 포텐셜의 상태를 각각 나타내고 있다.
또한, 단시간 노광시와 장시간 노광시에서는, 도 31 및 도 32의 1점 쇄선의 사각으로 둘러싸인 기간, 즉, 시각(t2)부터 시각(t3)까지의 기간의 회로 동작이 다르다. 이하, 이 기간의 회로 동작에 관해 설명한다.
도 33은, 시각(t2)과 시각(T11) 사이의 시각(ta)에서의 단위화소(60A)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 포토 다이오드(61)에 광전하가 축적된다. 또한, 고조도시의 경우, 포토 다이오드(61)로부터 넘친 광전하가, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제1의 전하 축적부(66)에 축적된다. 또한, 저조도시의 경우는, 포토 다이오드(61)만에 광전하의 축적이 행하여진다.
시각(T11)에서, N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60A)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 시각(T21)에서, 리셋 신호(RST)가 비액티브 상태가 된다.
그리고, 시각(T21)과 시각(T31)의 사이에서, FD부(71)의 전위가 리셋 레벨(NL1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(T31)에서, 전송 신호(TG), 전송 신호(SG) 및 전송 신호(FG)가 액티브 상태가 되고, 제1의 전송 게이트부(62), 제1의 전하 축적부(66)의 게이트 전극(661), 및, 제2의 전송 게이트부(63)가 도통 상태가 된다.
도 34는, 시각(T31)과 시각(T41) 사이의 시각(tb1)에서의 단위화소(60A)의 포텐셜의 상태를 도시하는 도면이다. 이와 같이, FD부(71) 및 제1의 전하 축적부(66)의 포텐셜이 결합됨과 함께, 시각(t2)부터 시각(T31)까지의 기간에 포토 다이오드(61)에 축적된 광전하가, 결합된 영역에 전송된다. 또한, 시각(T31)과 시각(T41)의 사이에 포토 다이오드(61)에서 생성된 광전하도, 결합된 영역에 전송된다.
또한, 시각(t2)부터 시각(T31)까지의 시간은, 축적 전하량이 포토 다이오드(61)와 제1의 전하 축적부(66)의 포화 전하량의 합계를 초과하지 않도록 설정된다. 따라서, 이 기간에, 포토 다이오드(61)로부터 광전하가 넘치고, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제1의 전하 축적부(66)에 축적되는 일은 있지만, 또한, 제1의 전하 축적부(66)로부터 광전하가 넘치고, 제3의 전송 게이트부(64)의 오버플로 패스를 통하여, 제2의 전하 축적부(67)에 축적되는 일은 없다.
다음에, 시각(T41)에서, 전송 신호(TG) 및 전송 신호(SG)가 비액티브 상태가 되고, 제1의 전송 게이트부(62) 및 제1의 전하 축적부(66)의 게이트 전극(661)이 비도통 상태가 된다. 그리고, 제1의 전송 게이트부(62)가 비도통 상태가 됨으로써, 포토 다이오드(61)에의 전하의 축적이 재개된다.
도 35는, 시각(T41)과 시각(T51) 사이의 시각(Tc1)에서의 단위화소(60A)의 포텐셜의 상태를 도시하는 도면이다. 이와 같이, FD부(71) 및 제1의 전하 축적부(66)의 포텐셜을 결합한 영역에 포토 다이오드(61)로부터 전송된 광전하가, 전부 FD부(71)에 전송된다.
다음에, 시각(T51)에서, 전송 신호(FG)가 비액티브 상태가 되고, 제2의 전송 게이트부(63)가 비도통 상태가 된다.
도 36은, 시각(T51)과 시각(T61) 사이의 시각(Td1)에서의 단위화소(60A)의 포텐셜의 상태를 도시하는 도면이다. 이 상태에서의 FD부(71)의 전위가, 시각(t2)부터 시각(T41)까지의 기간의 포토 다이오드(61) 및 제1의 전하 축적부(66)의 축적 전하량에 응한 신호 레벨(SL1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
칼럼 처리부(13)는, 신호 레벨(SL1)과 신호 레벨(NL1)과의 차분을 취한다. 그리고, 칼럼 처리부(13)는, 차분치(SNL1)(=SL1-NL1)를, 스위치(101)를 통하여 데이터 격납부(19)에 공급하고, 유지시킨다.
다음에, 시각(T61)에서, 선택 신호(SEL)가 비액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 무도통 상태가 됨으로써, N행째의 단위화소(60A)가 비선택 상태가 된다.
이들의 처리가, 행마다 행하여지고, 그 결과, 각 화소의 차분치(SNL1)로 이루어지는 화상 데이터가, 데이터 격납부(19)에 유지된다.
다음에, 시각(T12 내지 T62)에서, 시각(T11 내지 T61)과 마찬가지의 동작이 행하여지고, 리셋 레벨(NL2), 신호 레벨(SL2)의 순서로, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
또한, 포토 다이오드(61)에 광전하가 축적되는 시각(T41)부터 시각(T32)까지의 시간은, 시각(t2)부터 시각(T31)까지의 시간과 마찬가지로, 축적 전하량이 포토 다이오드(61)와 제1의 전하 축적부(66)의 포화 전하량의 합계를 초과하지 않도록 설정된다.
칼럼 처리부(13)는, 신호 레벨(SL2)과 신호 레벨(NL2)과의 차분을 취한다. 그리고, 칼럼 처리부(13)는, 그 차분치(SNL2)(=SL2-NL2)를, 스위치(101)를 통하여 메모리(111b)에 공급하고, 유지시킨다.
한편, 데이터 격납부(19)는, 대응하는 단위화소(60A)의 차분치(SNL1)를 메모리(111a)에 공급하고, 유지시킨다. 가산부(112)는, 메모리(111a)에 유지되어 있는 차분치(SNL1)와 메모리(111b)에 유지되어 있는 차분치(SNL2)를 가산하고, 그 적산치(SNLa)를 데이터 격납부(19)에 유지시킨다.
이들의 처리가, 행마다 행하여지고, 그 결과, 각 화소의 적산치(SNLa)로 이루어지는 화상 데이터가, 데이터 격납부(19)에 유지된다.
다음에, 시각(T13 내지 T63)에서, 시각(T11 내지 T61)과 마찬가지의 동작이 행하여지고, 리셋 레벨(NL3), 신호 레벨(SL3)의 순서로, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
또한, 포토 다이오드(61)에 광전하가 축적되는 시각(T42)부터 시각(T33)까지의 시간은, 시각(t2)부터 시각(T31)까지의 시간과 마찬가지로, 축적 전하량이 포토 다이오드(61)와 제1의 전하 축적부(66)의 포화 전하량의 합계를 초과하지 않도록 설정된다.
칼럼 처리부(13)는, 신호 레벨(SL3)과 신호 레벨(NL3)과의 차분을 취한다. 그리고, 칼럼 처리부(13)는, 차분치(SNL3)(=SL3-NL3)를, 스위치(101)를 통하여 메모리(111b)에 공급하고, 유지시킨다.
한편, 데이터 격납부(19)는, 대응하는 단위화소(60A)의 적산치(SNLa)를 메모리(111a)에 공급하고, 유지시킨다. 가산부(112)는, 메모리(111a)에 유지되어 있는 적산치(SNLa)와 메모리(111b)에 유지되어 있는 차분치(SNL3)를 가산하고, 그 적산치(SNLa)를 데이터 격납부(19)에 유지시킨다.
이들의 처리가, 행마다 행하여지고, 그 결과, 각 화소의 적산치(SNLa)로 이루어지는 화상 데이터가, 데이터 격납부(19)에 유지된다.
그 후, 시각(T14 내지 T6n)에서 마찬가지 처리가 행하여진다. 즉, 전 화소 노광 기간 중에, 노광을 계속한 채로, 축적 전하량이 포토 다이오드(61)와 제1의 전하 축적부(66)의 포화 전하량의 합계를 초과하지 않는 시간 간격으로, 화소 단위(60A)에 축적된 광전하량을 전기신호(화소 신호)로서 출력하는 중간 판독이 n회 행하여지고, 화소마다의 축적 전하량에 응한 적산치(SNLa)가 구하여진다.
또한, 시각(t3 내지 t12)에서, 단시간 노광시와 같은 동작이 행하여진다. 그 결과, 리셋 레벨(N1), 제1의 신호 레벨(S1), 제2의 신호 레벨(S2), 리셋 레벨(N2)의 순서로, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
그리고, 데이터 격납부(19)에 유지되어 있는 적산치(SNLa), 및, 신호 레벨(S1, S2), 리셋 레벨(N1, N2)에 의거하여, 각 화소의 화소 신호가 생성된다.
(단위화소(60A)의 장시간 노광시의 회로 동작의 변형례)
도 37은, 도 31의 1점 쇄선의 사각으로 둘러싸여진 기간의 상세한 타이밍 차트의 변형례를 도시하고 있다.
도 37의 타이밍 차트는, 상술한 도 32의 타이밍 차트와 비교하여, 시각(t2)부터 시각(t3)까지의 기간에서, 전송 신호(SG)가 액티브 상태가 되지 않고, 비액티브 상태 그대로인 점이 다르다. 즉, 포토 다이오드(61)에 축적된 광전하를, 제1의 전하 축적부(66)를 통하여, FD부(71)에 전송할 때에, 제1의 전하 축적부(66)의 게이트 전극(661)이 비도통 상태 그대로가 된다.
포토 다이오드(61)의 공핍시의 포텐셜이, 제1의 전하 축적부(66)의 공핍시의 포텐셜보다 충분히 얕은 경우, 이와 같은 동작을 시키는 것이 가능하다.
(단위화소(60A2)의 장시간 노광시의 회로 동작의 실시례)
도 38 및 도 39는, 단위화소(60A)의 변형례 2에 관한 단위화소(60A2)(도 20)의 장시간 노광시의 회로 동작을 도시하는 타이밍 챠르이다. 도 39는, 도 38의 1점 쇄선의 사각으로 둘러싸여진 기간의 상세한 타이밍 차트를 도시하고 있다.
도 39의 타이밍 차트는, 도 37의 타이밍 차트와 마찬가지로, 전 화소 공통 노광 기간 중에, 전송 신호(SG)가 액티브 상태가 되지 않고, 비액티브 상태 그대로인 점이, 도 32의 타이밍 차트와 다르다.
(단시간 노광시의 회로 동작과 장시간 노광시의 회로 동작의 전환 타이밍)
여기서, 단시간 노광시의 회로 동작과 장시간 노광시의 회로 동작의 전환 타이밍에서 관해 검토한다.
장시간 노광시의 회로 동작에 의해 다이내믹 레인지를 저하시키지 않기 위해서는, 노광 기간 중에 중간 판독을 행하는 회수(n)(자연수)를, 이하의 조건식(8)을 충족시키도록 설정할 필요가 있다.
Qs≤Qm×n … (8)
여기서, Qs는, 단시간 노광시의 회로 동작에서의 단위화소(60A)의 포화 전하량이고, Qm는, 1회의 중간 판독에 의해 단위화소(60A)로부터 판독할 수 있는 최대 전하량이다. 즉, 중간 판독을 n회 반복함에 의해 단위화소(60A)로부터 판독하는 것이 가능한 광전하량이, 단위화소(60A)의 포화 전하량(Qs) 이상이 되도록, 중간 판독 회수(n)를 설정할 필요가 있다.
다음 식(9)은, 식(8)을 변형한 것이다.
n≥Qs/Qm … (9)
포화 전하량(Qs), 최대 전하량(Qm)은, 모두 단위화소(60A)를 구비하는 CMOS 이미지 센서(10)의 디바이스 특성에 의해 정하여진다. 그 결과, 식(9)에 의해, 중간 판독 회수(n)의 조건도 정하여지고, 구한 조건의 범위 내에서, 중간 판독 회수(n)를 사전에 설정할 수 있다.
한편, CMOS 이미지 센서(10)를 구비하는 촬상 장치의 노광 시간을 Te로 하고, 1프레임분의 중간 판독의 소요 시간을 Tm로 하면, 노광 시간(Te), 소요 시간(Tm), 중간 판독 회수(n)는, 이하의 조건식(10)을 충족시킬 필요가 있다.
Tm≤Te/n … (10)
따라서 노광 시간(Te)이, 다음 식(11)을 충족시키는 경우에, 장시간 노광시의 회로 동작으로 전환하는 것이 가능하다.
Te≥n×Tm … (11)
또한, 노광 시간(Te)이 조건식(11)을 충족시키는지의 여부에 의거하여, 예를 들면, CMOS 이미지 센서(10)의 구동부가, 자동적으로 단시간 노광시와 장시간 노광시의 회로 동작을 전환하도록 하여도 좋다. 또는, 노광 시간(Te)이 조건식(11)을 충족시키지 않는 경우에, 단시간 노광시의 회로 동작으로 고정하고, 조건식(11)을 충족시키는 경우에, 유저 조작에 의해 전환할 수 있도록 하여도 좋다.
이상과 같이, 장시간 노광시의 회로 동작에 있어서, 리크 전류가 많은 제2의 전하 축적부(67)에 광전하를 축적하지 않고, 또한, 광전하를 오버플로시키지 않고, 광전하의 축적 및 판독이 행하여진다. 따라서, 예를 들면, 노광 시간에 응하여 단위화소의 회로 동작을 전환함에 의해, 노광 기간에 관계없이, 다이내믹 레인지가 넓고, 또한, 노이즈가 적은 화상을 얻을 수 있다.
또한, 다이내믹 레인지가 저하되는 경우도 상정되지만, 노광 시간(Te)에 관계없이, 유저 조작에 의해 단시간 노광시와 장시간 노광시의 회로 동작을 전환할 수 있도록 하여도 좋다.
[6-3. 제2의 전하 축적부(67)를 생략한 예]
또한, 단위화소로부터 제2의 전하 축적부(67)를 삭제하고, FD부(71)를 제2의 전하 축적부로서 이용하도록 하는 것도 가능하다. 즉, 제1의 전하 축적부(66)로부터 넘친 광전하를 FD부(71)에 전송하고, 축적하도록 하는 것도 가능하다.
(단위화소(60B)의 회로 구성)
도 40은, 제2의 전하 축적부(67)를 생략한 단위화소(60B)의 회로 구성을 도시하는 회로도이다. 도 40에 도시하는 바와 같이, 단위화소(60B)는, 단위화소(60A)와 마찬가지로, 광을 수광하여 광전하를 생성하며 또한 축적하는 광전변환부로서, 예를 들면, PN 접합의 포토 다이오드(61)를 갖고 있다. 포토 다이오드(61)는, 수광한 광량에 응한 광전하를 생성하며 또한 축적한다.
단위화소(60B)는 또한, 예를 들면, 제1의 전송 게이트부(62), 제2의 전송 게이트부(63), 리셋 게이트부(65), 제1의 전하 축적부(66), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)를 갖고 있다.
상기한 구성의 단위화소(60B)에서, 제1의 전하 축적부(66)는, 선술한 제1의 전하 축적부에 상당한다. 즉, 제1의 전하 축적부(66)는, 매입형 MOS 커패시터에 의해 구성된다.
단위화소(60B)에 대해, 도 1의 화소 구동선(16)으로서, 복수의 구동선이 예를 들면 화소행마다 배선된다. 그리고, 도 1의 수직 구동부(12)로부터 화소 구동선(16)의 복수의 구동선을 통하여, 각종의 구동 신호(TG/SG, FG, RST, SEL, PG)가 공급된다. 이들의 구동 신호(TG/SG, FG, RST, SEL, PG)는, 상기한 구성에서는, 각 트랜지스터가 NMOS 트랜지스터이기 때문에, 고레벨(예를 들면, 전원 전압(VDD))의 상태가 액티브 상태가 되고, 저레벨의 상태(예를 들면, 부전위)가 비액티브 상태가 되는 펄스 신호이다.
구동 신호(TG/SG)는, 제1의 전송 게이트부(62)의 게이트 전극에 전송 신호로서 인가된다. 제1의 전송 게이트부(62)는, 회로적으로, 한쪽의 소스/드레인 영역이 포토 다이오드(61)와 접속되어 있다. 그리고, 제1의 전송 게이트부(62)는, 구동 신호(TG/SG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 포토 다이오드(61)에 축적되어 있는 광전하를 제1의 전하 축적부(66)에 전송한다. 제1의 전송 게이트부(62)에 의해 전송된 광전하는, 제1의 전하 축적부(66)에 일시적으로 축적된다.
구동 신호(FG)는, 제2의 전송 게이트부(63)의 게이트 전극에 전송 신호로서 인가된다. 제2의 전송 게이트부(63)는, 회로적으로, 제1의 전하 축적부(66)와, 증폭 트랜지스터(68)의 게이트 전극이 접속된 FD부(71)의 사이에 접속되어 있다. FD부(71)는, 광전하를 전기신호, 예를 들면 전압 신호로 변환하여 출력한다. 그리고, 제2의 전송 게이트부(63)는, 구동 신호(FG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 제1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다.
구동 신호(RST)는, 리셋 게이트부(65)의 게이트 전극에 리셋 신호로서 인가된다. 리셋 게이트부(65)는, 회로적으로, 한쪽의 소스/드레인 영역이 리셋 전압(VDR) 에, 다른쪽의 소스/드레인 영역이 FD부(71)에 각각 접속되어 있다. 그리고, 리셋 게이트부(65)는, 구동 신호(RST)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD부(71)의 전위를 리셋 전압(VDR)의 레벨로 리셋한다.
증폭 트랜지스터(68)는, 회로적으로, 게이트 전극이 FD부(71)에 접속되고, 드레인 전극이 전원 전압(VDD)에 접속되어 있고, 포토 다이오드(61)에서의 광전변환에 의해 얻어지는 광전하를 판독하는 판독 회로, 이른바 소스 팔로워 회로의 입력부가 된다. 즉, 증폭 트랜지스터(68)는, 소스 전극이 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 접속됨에 의해, 당해 수직 신호선(17)의 일단에 접속된 정전류원(80)과 소스 팔로워 회로를 구성한다.
구동 신호(SEL)는, 선택 트랜지스터(69)의 게이트 전극에 선택 신호로서 인가된다. 선택 트랜지스터(69)는, 회로적으로, 증폭 트랜지스터(68)의 소스 전극과 수직 신호선(17)과의 사이에 접속되어 있다. 그리고, 선택 트랜지스터(69)는, 구동 신호(SEL)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 단위화소(60A)를 선택 상태로 하여 증폭 트랜지스터(68)로부터 출력되는 화소 신호를 수직 신호선(17)에 접속한다.
구동 신호(PG)는, 전하 배출 게이트부(70)의 게이트 전극에 전하 배출 제어 신호로서 인가된다. 전하 배출 게이트부(70)는, 회로적으로, 포토 다이오드(61)와 전하 배출부와의 사이(예를 들면, 전원 전압(VDD))에 접속되어 있다. 그리고, 전하 배출 게이트부(70)는, 구동 신호(PG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 포토 다이오드(61)로부터 미리 정하여진 소정량 또는 포토 다이오드(61)에 축적된 모든 광전하를 전하 배출부에 선택적으로 배출한다.
전하 배출 게이트부(70)는 다음의 목적으로 마련된다. 즉, 광전하의 축적을 행하지 않는 기간에 전하 배출 게이트부(70)를 도통 상태로 함으로써, 포토 다이오드(61)가 광전하로 포화하고, 그 포화 전하량을 초과한 전하가 제1의 전하 축적부(66), FD부(71), 및, 주변 화소에 넘쳐 나오는 것을 회피하기 위해서다.
(단위화소(60B)의 화소 구조)
도 41은, 단위화소(60B)의 화소 구조를 도시하는 개략도이고, 도면 중, 도 40과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 41에는, 화소 레이아웃을 도시하는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
도 41에서, B-B'화살로 본 단면도로부터 분명한 바와 같이, 포토 다이오드(PD)(61)는, 반도체 기판(51)상의 P형 웰(52) 내에 N형 반도체 영역(611)이 형성되어 이루어지는 PN 접합의 다이오드 구성으로 되어 있다. 이 포토 다이오드(61)는, 그 표층부에 P형 반도체 영역(612)이 형성됨으로써, 공핍단을 계면으로부터 떨어뜨린 매입형 포토 다이오드(이른바, HAD(Hole Accumulation Diode) 센서 구조)로 되어 있다.
제1의 전송 게이트부(62)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(621)을 갖음과 함께, 기판 표층부에 P-형 반도체 영역(622)이 형성된 구성으로 되어 있다. P-형 반도체 영역(622)은, 당해 반도체 영역(622)이 형성되지 않는 경우에 비교하여, 게이트 전극(621)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, B-B'화살로 본 단면도로부터 분명한 바와 같이, P-형 반도체 영역(622)은, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하, 구체적으로는, 포토 다이오드(61)의 포화 전하량을 초과하는 광전하를 제1의 전하 축적부(66)에 전송하는 오버플로 패스를 형성하고 있다.
또한, 제1의 전송 게이트부(62)의 게이트 전극(621)은, 제1의 전하 축적부(66)의 게이트 전극(661)을 겸하고 있다. 환언하면, 제1의 전송 게이트부(62)의 게이트 전극(621)과 제1의 전하 축적부(66)의 게이트 전극(661)은 일체적으로 형성되어 있다.
제1의 전하 축적부(66)는, 제1의 전송 게이트부(62)의 게이트 전극(621)을 겸하는 게이트 전극(661)을 가지며, 당해 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된다. 즉, 제1의 전하 축적부(66)는, 당해 게이트 전극(661)의 아래의 P형 웰(52) 내에 형성된 N형 반도체 영역(662)과, 그 표층부에 형성된 P-형 반도체 영역(623)으로 이루어지는 매입형 MOS 커패시터에 의해 구성되어 있다.
제2의 전송 게이트부(63)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(631)을 갖고 있다. 제2의 전송 게이트부(63)는, 제1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고, FD부(71)가 되는 N+형 반도체 영역(711)을 다른쪽의 소스/드레인 영역으로 하고 있다.
그리고, 제2의 전송 게이트부(63), 및, 제1의 전하 축적부(66)의 게이트 전극(661)은, FD부(71), 및, 제1의 전하 축적부(66)의 포텐셜을 결합 또는 분할하는 작용을 한다.
또한, 제2의 전송 게이트부(63)는, 채널부의 표층부에 N-형 반도체 영역(632)이 형성된 구조로 되어 있다. 이 N-형 반도체 영역(632)은, 당해 반도체 영역(632)이 형성되지 않는 경우에 비교하여 게이트 전극(631)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, A-A'화살로 본 단면도로부터 분명한 바와 같이, N-형 반도체 영역(632)은, 제1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하, 구체적으로는, 제1의 전하 축적부(66)의 포화 전하량 이상의 광전하를 FD부(71)에 전송하는 오버플로 패스를 형성하고 있다.
여기서, 제1, 제2의 전송 게이트부(62, 63)의 아래에 형성된 오버플로 패스에 관해서는, 제1의 축적 전하부(66)에 축적된 광전하가, 포토 다이오드(61)로는 새어 들어가지 않고, FD부(71)에 전송되도록 형성되는 것이 중요하다.
이와 같이, 단위화소(60B)에서, 제2의 전송 게이트부(63)의 게이트 전극(631)의 아래에 오버플로 패스를 갖음으로써, 고조도시에 포토 다이오드(61)로부터 넘친 광전하를 FD부(71)에도 축적할 수 있다. 구체적으로는, 제2의 전송 게이트부(63)의 비도통 상태에서도, 제1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하를 FD부(71)에 전송하고, FD부(71)에 축적할 수 있다. 이에 의해, 포토 다이오드(61)의 포화 전하량보다 제1의 전하 축적부의 포화 전하량을 작게 설정할 수 있다.
(단위화소(60B)의 회로 동작)
다음에, 도 42의 타이밍 차트 및 도 43 내지 도 50의 포텐셜도를 참조하여, 단위화소(60B)의 회로 동작에 관해 설명한다.
도 42는, 단위화소(60B)의 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG/SG), 전하 배출 제어 신호(PG), 및, 전송 신호(FG)의 타이밍 차트를 도시하고 있다. 또한, 도 43 내지 도 50은, 각각 도 42의 타이밍 차트의 시각(ta 내지 tg)에서의 N행째의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다.
우선, 시각(t61)에서, 전하 배출 제어 신호(PG)가 액티브 상태 그대로, 선택 신호(SEL), 리셋 신호(RST), 및, 전송 신호(FG)가, 전 화소 동시에 액티브 상태가 된다. 이에 의해, 선택 트랜지스터(69), 리셋 게이트부(65), 제2의 전송 게이트부(63), 및, 전하 배출 게이트부(70)가 도통 상태가 된다.
도 43은, 시각(t61)과 시각(t62) 사이의 시각(ta)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이와 같이, FD부(71), 및, 제1의 전하 축적부(66)의 포텐셜이 결합됨과 함께, 결합된 영역이 리셋된다.
그 후, 전송 신호(FG), 리셋 신호(RST), 선택 신호(SEL)의 순번대로, 전 화소 동시에 비액티브 상태가 된다. 그리고, 시각(t62)에서, 전 화소 동시에 전하 배출 제어 신호(PG)가 비액티브 상태가 된다. 이에 의해, 전 화소 공통의 노광 기간에 들어간다.
도 44는, 시각(t62)에서 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이 시점에서, 포토 다이오드(61) 및 제1의 전하 축적부(66)에 광전하는 축적되어 있지 않는다.
도 45는, 시각(t62)과 시각(t63) 사이의 시각(tb)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 포토 다이오드(61)에 광전하가 축적됨과 함께, 고조도시의 경우, 포토 다이오드(61)로부터 넘친 광전하가, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제1의 전하 축적부(66)에 축적된다. 또한, 제1의 전하 축적부(66)가 포화한 경우, 제1의 전하 축적부(66)로부터 넘친 광전하가, 제2의 전송 게이트부(63)의 오버플로 패스를 통하여, FD부(71)에 축적된다. 또한, 저조도시의 경우는, 포토 다이오드(61)만에 광전하의 축적이 행하여진다.
다음에, 시각(t63)에서, 전송 신호(TG/SG)가 액티브 상태가 되고, 제1의 전송 게이트부(62) 및 제1의 전하 축적부(66)의 게이트 전극(661)이 도통 상태가 된다.
도 46은, 시각(t63)과 시각(t64) 사이의 시각(tc)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이와 같이, 포토 다이오드(61)에 축적된 광전하가 제1의 전하 축적부(66)에 전송되고, 제1의 전하 축적부(66)에 축적된다.
다음에, 시각(t64)에서, 전 화소 동시에 전송 신호(TG/SG)가 비액티브 상태가 되는 동시에, 전하 배출 제어 신호(PG)가 액티브 상태가 된다. 그리고, 제1의 전송 게이트부(62) 및 제1의 전하 축적부(66)의 게이트 전극(661)이 비도통 상태가 되고, 제1의 전하 축적부(66)의 포텐셜이 원래대로 돌아옴과 함께, 전하 배출 게이트부(70)가 도통 상태가 된다. 이에 의해, 전 화소 공통의 노광 기간이 종료된다. 또한, 제1의 전하 축적부(66)의 축적 전하량이 포화 전하량을 초과하고 있는 경우, 제1의 전하 축적부(66)로부터 넘친 광전하가, 제2의 전송 게이트부(63)의 오버플로 패스를 통하여, FD부(71)에 축적된다.
그리고, 전 화소 공통의 노광 기간이 종료된 후, 1행씩 순번대로 축적된 광전하의 판독이 행하여진다.
구체적으로는, 시각(t65)에서, N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60A)가 선택 상태가 된다.
도 47은, 시각(t65)과 시각(t66) 사이의 시각(td)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 FD부(71)의 전위가, 제1의 전하 축적부(66)의 포화 전하량을 초과한 전하량에 응한 제1의 신호 레벨(S1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t66)에서, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 된다. 이에 의해, FD부(71)가 리셋된다. 그리고, 시각(t67)에서, 리셋 신호(RST)가 비액티브 상태가 되고, 리셋 게이트부(65)가 비도통 상태가 된다.
도 48은, 시각(t67)과 시각(t68) 사이의 시각(te)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 FD부(71)의 전위가, 리셋 레벨(N1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t68)에서, 전송 신호(FG)가 액티브 상태가 되고, 제2의 전송 게이트부(63)가 도통 상태가 된다.
도 49는, 시각(t68)과 시각(t69) 사이의 시각(tf)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이와 같이, FD부(71) 및 제1의 전하 축적부(66)의 포텐셜이 결합되고, 제1의 전하 축적부(66)로부터 FD부(71)에 광전하가 전송된다.
다음에, 시각(t69)에서, 전송 신호(FG)가 비액티브 상태가 되고, 제2의 전송 게이트부(63)가 비도통 상태가 된다.
도 50은, 시각(t69)과 시각(t70) 사이의 시각(tg)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다. 이 상태에서의 FD부(71)의 전위가, 제1의 전하 축적부(66)의 축적 전하량에 응한 제2의 신호 레벨(S2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t70)에서, N행째의 선택 신호(SEL)가 비액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 비도통 상태가 됨으로써, N행째의 단위화소(60A)가 비선택 상태가 된다.
상술한 일련의 회로 동작에 의해, 단위화소(60B)로부터 수직 신호선(17)에 대해, 제1의 신호 레벨(S1), 리셋 레벨(N1), 제2의 신호 레벨(S2)이 차례로 출력되게 된다.
그리고, 예를 들면, 칼럼 처리부(13)에서, 제1의 신호 레벨(S1)과 리셋 레벨(N1)과의 차분, 및, 리셋 레벨(N1)과 제2의 신호 레벨(S2)과의 차분을 취함에 의해, 노이즈 제거 처리가 행하여진다. 이 때, 예를 들면, 제1의 신호 레벨(S1)과 리셋 레벨(N1)의 차분을 취한 경우에, 전의 프레임의 리셋 레벨(N1)을 이용하도록 하여도 좋다.
이와 같이, 단위화소(60B)에 의하면, 제2의 전하 축적부(67)를 생략함에 의해, 포토 다이오드(61)의 면적을 크게 하여, 포토 다이오드(61)의 포화 전하량을 보다 많이 확보할 수 있다. 또는, 제1의 전하 축적부(66)의 면적을 크게 하여, 제1의 전하 축적부(66)의 포화 전하량을 보다 많이 확보할 수 있다. 역으로, 포화 전하량이 동등하여도 좋으면, 스페이스 절약화 할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 저조도시의 광전하가 암흑시 특성이 좋은 제1의 전하 축적부(66)에 축적되는 한편, 고조도시의 광전하가 암흑시 특성이 나쁜 FD부(71)에 축적된다. 따라서, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암흑시나 저조도시에 있어서의 촬상 화상의 화질이 악화하지 않는다.
(단위화소(60B)의 장시간 노광시의 회로 동작)
또한, 단위화소(60B)에서도, 단위화소(60A)와 마찬가지의 장시간 노광시의 회로 동작을 실현할 수 있다. 즉, 장시간 노광시에 있어서, 노광 기간 중에, 축적한 광전하를 정기적으로 판독함에 의해, FD부(71)에 광전하를 축적하지 않고, 포토 다이오드(61) 및 제1의 전하 축적부(66)만에 광전하를 축적하도록 할 수 있다.
여기서, 도 51 및 도 52의 타이밍 차트, 및, 도 53 내지 도 56의 포텐셜도를 참조하여, 장시간 노광시의 단위화소(60B)의 회로 동작에 관해 설명한다.
도 51은, 단위화소(60B)의 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG/SG), 전하 배출 제어 신호(PG), 및, 전송 신호(FG)의 타이밍 차트를 도시하고 있다. 또한, 도 52는, 도 51의 1점 쇄선의 사각으로 둘러싸여진 기간의 상세한 타이밍 차트를 도시하고 있다. 또한, 도 53 내지 도 56은, 도 52의 시각(Ta 내지 Td1)에서의 단위화소(60B)의 포텐셜의 상태를 각각 나타내고 있다.
또한, 단시간 노광시와 장시간 노광시에서는, 도 51 및 도 52의 1점 쇄선의 사각으로 둘러싸인 기간, 즉, 시각(t62)부터 시각(t63)까지의 기간의 회로 동작이 다르다. 이하, 이 기간의 회로 동작에 관해 설명한다.
도 53은, 시각(t62)과 시각(T611) 사이의 시각(ta)에서의 단위화소(60B)의 포텐셜의 상태를 도시하고 있다.
시각(T611)에서, N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60B)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 시각(t621)에서, 리셋 신호(RST)가 비액티브 상태가 된다.
그리고, 시각(T621)과 시각(T631)의 사이에서, FD부(71)의 전위가 리셋 레벨(NL1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(T631)에서, 전송 신호(TG/SG) 및 전송 신호(FG)가 액티브 상태가 되고, 제1의 전송 게이트부(62), 제1의 전하 축적부(66)의 게이트 전극(661), 및, 제2의 전송 게이트부(63)가 도통 상태가 된다.
도 54는, 시각(T631)과 시각(T641) 사이의 시각(tb1)에서의 단위화소(60B)의 포텐셜의 상태를 도시하는 도면이다. 이와 같이, FD부(71) 및 제1의 전하 축적부(66)의 포텐셜이 결합됨과 함께, 포토 다이오드(61)에 축적된 광전하가 결합된 영역에 전송된다. 또한, 시각(T631)과 시각(T641)의 사이에 포토 다이오드(61)에서 생성된 광전하도, 결합된 영역에 전송된다.
또한, 시각(t62)부터 시각(T631)까지의 시간은, 축적 전하량이 포토 다이오드(61)와 제1의 전하 축적부(66)의 포화 전하량의 합계를 초과하지 않도록 설정된다. 따라서, 이 기간에, 포토 다이오드(61)로부터 광전하가 넘치고, 제1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제1의 전하 축적부(66)에 축적되는 일은 있지만, 또한, 제1의 전하 축적부(66)로부터 광전하가 넘치고, 제2의 전송 게이트부(63)의 오버플로 패스를 통하여, FD부(71)에 축적되는 일은 없다.
다음에, 시각(T641)에서, 전송 신호(TG/SG)가 비액티브 상태가 되고, 제1의 전송 게이트부(62) 및 제1의 전하 축적부(66)의 게이트 전극(661)이 비도통 상태가 된다. 그리고, 제1의 전송 게이트부(62)가 비도통 상태가 됨으로써, 포토 다이오드(61)에의 전하의 축적이 재개된다.
도 55는, 시각(T641)과 시각(T651) 사이의 시각(tc1)에서의 단위화소(60A)의 포텐셜의 상태를 도시하는 도면이다. 이와 같이, FD부(71) 및 제1의 전하 축적부(66)의 포텐셜이 결합된 영역에 전송된 광전하가, 전부 FD부(71)에 전송된다.
다음에, 시각(T651)에서, 전송 신호(FG)가 비액티브 상태가 되고, 제2의 전송 게이트부(63)가 비도통 상태가 된다.
도 56은, 시각(T651)과 시각(T661) 사이의 시각(Td1)에서의 단위화소(60B)의 포텐셜의 상태를 도시하는 도면이다. 이 상태에서의 FD부(71)의 전위가, 포토 다이오드(61)의 축적 전하량에 응한 신호 레벨(SL2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(T661)에서, 선택 신호(SEL)가 비액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 무도통 상태가 됨으로써, N행째의 단위화소(60A)가 비선택 상태가 된다.
그 후, 시각(T612 내지 T66n)에서, 시각(T611 내지 T661)과 마찬가지의 동작이 n-1회 반복된다. 그 결과, 리셋 레벨(NL2), 제3의 신호 레벨(SL2), …, 리셋 레벨(NLn), 신호 레벨(SLn)의 순서로, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
그리고, 단위화소(60A)의 경우와 마찬가지로, 중간 판독이 행하여질 때마다, 각 화소의 축적 전하량에 대응하는 적산치가 산출된다.
이상과 같이, 단위화소(60B)에서도, 단위화소(60A)와 마찬가지로, 장시간 노광시의 회로 동작에 있어서, 리크 전류가 많은 FD부(71)에 광전하를 축적하지 않고, 또한, 광전하를 오버플로시키지 않고, 광전하의 축적 및 판독이 행하여진다. 따라서, 예를 들면, 노광 시간에 응하여 단위화소의 회로 동작을 전환함에 의해, 노광 기간에 관계없이, 다이내믹 레인지가 넓고, 또한, 노이즈가 적은 화상을 얻을 수 있다.
[6-4. 다른 변형례]
또한, 상기 실시 형태에서는, 단위화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였지만, 본 기술은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니다. 즉, 본 기술은, 단위화소가 행렬형상으로 2차원 배치되어 이루어지는 X-Y 어드레스 방식의 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 본 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
또한, 본 기술에서의 전 화소란, 화상에 표현되는 부분의 화소의 전부라는 것이고, 더미 화소 등은 제외된다. 또한, 본 기술에서는, 시간차나 화상의 왜곡이 문제가 되지 않을 정도에 충분히 작으면, 전 화소 동시의 동작 대신에 복수행(예를 들면, 수십행)씩 고속으로 주사하도록 하는 것도 가능하다. 또한, 본 기술에서는, 화상에 표현되는 전 화소로 한하지 않고, 소정의 복수행에 대해 글로벌 셔터 동작을 적용하도록 하는 것도 가능하다.
또한, 이상에 나타낸 단위화소에서의 디바이스 구조의 도전형은 한 예에 지나지 않고, N형, P형이 반대라도 상관없다. 또한, 단위화소 내를 이동하는 다수 캐리어가 정공인지 전자인지에 따라서, 상술한 각 부분의 전위 또는 포텐셜의 대소 관계가 반대가 되는 경우가 있다.
또한, 본 기술은, 예를 들면, 이하와 같은 구성도 취할 수 있다.
고체 촬상 장치는, 광전하를 발생하도록 구성된 광전변환부 및 상기 광전하를 반도체 영역에 전송하는 전송 게이트를 포함한다. 단위화소의 구동 방법은, 광전변환부에 광전하를 축적하는 공정 및 반도체 영역에 상기 광전하를 축적하는 공정을 포함한다. 고체 촬상 장치의 제조 방법은, 마스크의 개구를 통하여 웰층으로 이온을 주입하는 것, 또 다른 마스크의 개구를 통하여 상기 웰층으로 추가의 이온을 주입하는 것 및 또 다른 마스크의 개구를 통하여 상기 웨층으로 다른 이온을 주입하는 것을 포함한다. 전자 기기는, 상기 고체 촬상 장치를 포함한다.
<7. 실시례 2>
<7-1 종래의 단위화소의 구조>
도 1의 CMOS 이미지 센서(10)에서 채용되고 있는 단위화소(320)의 구조를 설명하기 전에, CMOS 이미지 센서(10)에서 해결하여야 할 문제를 용이하게 이해하기 위해, 특허 문헌 1(특개2009-268083호 공보)에서 개시되어 있는 단위화소(220)의 구조에 관해 설명한다.
(단위화소(220)의 구조)
도 57는, 특허 문헌 1에 기재된 단위화소(220)의 구조를 도시하는 도면이다.
단위화소(220)는, 부유 확산 영역(용량)과는 달리, 광전변환 소자로부터 전송된 광전하를 유지(축적)한 전하 유지 영역(이하, "메모리부"라고 기술한다)을 탑재한 구조를 갖는다. 이하, 단위화소(220)에 관해 상세히 설명한다.
단위화소(220)는, 광전변환 소자로서, 포토 다이오드(PD)(221)를 갖는다. 포토 다이오드(221)는, N형 기판(231)상에 형성된 P형 웰층(232)에 대해, P형층(233)을 기판 표면측에 형성하고 N형 매입층(234)을 매입함에 의해 형성된 매입형 포토 다이오드이다.
단위화소(220)는, 매입형 포토 다이오드(221)에 더하여, 제1 전송 게이트(222), 메모리부(MEM)(223), 제2 전송 게이트(224) 및 부유 확산 영역(FD : Floating Diffusion)(225)을 갖는 구성으로 되어 있다. 메모리부(223) 및 부유 확산 영역(225)은 차광되어 있다. 또한, 이하에서는, 부유 확산 영역(225)을, FD부(225)라고도 칭한다.
제1 전송 게이트(222)는, 매입형 포토 다이오드(221)에서 광전변환되어, 그 내부에 축적된 전하를, 게이트 전극(222A)에 전송 펄스(TRX)가 인가됨에 의해 전송한다. 메모리부(223)는, 게이트 전극(222A)의 아래에 형성된 N형의 매입 채널(235)에 의해 형성되고, 제1 전송 게이트(222)에 의해 포토 다이오드(221)로부터 전송된 전하를 축적한다. 메모리부(223)가 매입 채널(235)에 의해 형성되어 있는 것으로, Si-SiO2 계면에서의 암전류의 발생을 억제할 수 있기 때문에 화질의 향상에 기여할 수 있다.
이 메모리부(223)에서, 그 상부에 게이트 전극(222A)을 배치하고, 당해 게이트 전극(222A)에 전송 펄스(TRX)를 인가함으로써 메모리부(223)에 변조를 걸 수 있다. 즉, 게이트 전극(222A)에 전송 펄스(TRX)가 인가됨으로써, 메모리부(223)의 포텐셜이 깊어진다. 이에 의해, 메모리부(223)의 포화 전하량을, 변조를 걸지 않은 경우보다도 늘릴 수 있다.
또한, 게이트 전극(222A)의 아래의 포토 다이오드(221)와 메모리부(223)와의 경계부분에는, N-의 불순물 확산 영역(OFB)(239)이 마련되어 있다. N-의 불순물 확산 영역(239)은, 제1 전송 게이트(222)가 OFF 하는 충분한 전압이 인가된 상태에서도, 포토 다이오드(221)에 소정 이상의 전하가 축적된 경우, 포토 다이오드(221)에서 발생한 광전하가 메모리부(223)에 오버플로하는 포텐셜 배리어(φTRX)를 형성한다. 환언하면, 제1 전송 게이트(222)가 OFF 하는 충분한 전압이 인가된 상태에서도, 포토 다이오드(221)에서 발생한 광전하가 메모리부(223)에 오버플로하는 오버플로 패스(중간전송 경로)(230)가 형성되어 있다. 또한, 게이트 전극(222A)은, 전송 펄스(TRX)가 인가됨으로써, 포토 다이오드(221)에서 축적된 전 전하를 메모리부(223)에 전송한 완전전송 경로로서의 기능도 구비하고 있다. 여기서, 제1 전송 게이트(222)가 OFF 하는 충분한 전압이란, Si 표면에 반전층이 형성되는 크기의 전압으로 한다. 또한, N-의 불순물 확산 영역(239) 대신에, P-의 불순물 확산 영역(239)으로 하여도 좋다.
제2 전송 게이트(224)는, 메모리부(223)에 축적된 전하를, 게이트 전극(224A)에 전송 펄스(TRG)가 인가됨에 의해 전송한다. FD부(225)는, N형층으로 이루어지는 전하 전압 변환부이고, 제2 전송 게이트(224)에 의해 메모리부(223)로부터 전송된 전하를 전압으로 변환한다.
단위화소(220)는 또한, 리셋 트랜지스터(226), 증폭 트랜지스터(227) 및 선택 트랜지스터(228)를 갖고 있다. 여기서는, 리셋 트랜지스터(226) 내지 선택 트랜지스터(228)에는, 예를 들면 N채널의 MOS 트랜지스터가 사용되고 있다. 단, 여기서 예시한 리셋 트랜지스터(226) 내지 선택 트랜지스터(228)의 도전형의 조합은 한 예에 지나지 않고, 이들의 조합으로 한정되는 것이 아니다.
리셋 트랜지스터(226)는, 전원(VDB)과 FD부(225)의 사이에 접속되어 있고, 게이트 전극에 리셋 펄스(RST)가 인가됨에 의해 FD부(225)를 리셋한다. 증폭 트랜지스터(227)는, 드레인 전극이 전원(VDO)에 접속되고, 게이트 전극이 FD부(225)에 접속되어 있고, FD부(225)의 전압을 판독한다.
선택 트랜지스터(228)는, 예를 들면, 드레인 전극이 증폭 트랜지스터(227)의 소스 전극에, 소스 전극이 수직 신호선(217)에 각각 접속되어 있고, 게이트 전극에 선택 펄스(SEL)가 인가됨으로써, 신호를 판독하여야 할 단위화소(220)를 선택한다. 또한, 선택 트랜지스터(228)에 관해서는, 전원(VDO)과 증폭 트랜지스터(227)의 드레인 전극과의 사이에 접속한 구성을 취하는 것도 가능하다.
또한, 리셋 트랜지스터(226) 내지 선택 트랜지스터(228)에 관해서는, 그 하나 또는 복수를 신호의 판독 방법에 의해 생략하거나, 복수의 화소 사이에서 공유하거나 하는 것도 가능하다.
단위화소(220)는 또한, 포토 다이오드(221)의 축적 전하를 배출하기 위한 전하 배출부(229)를 갖고 있다. 이 전하 배출부(229)는, 노광 시작시에 게이트 전극(229A)에 제어 펄스(ABG)가 인가됨으로써, 포토 다이오드(221)의 전하를 N형층의 드레인부(236)에 배출한다. 전하 배출부(229)는 또한, 노광 종료 후의 판독 기간 중에 포토 다이오드(221)가 포화하여 전하가 넘치는 것을 막는 작용을 한다. 드레인부(236)에는, 소정의 전압(VDA)이 인가되어 있다.
(메모리부(223)의 게이트 전극의 전위)
여기서, 전하 유지 영역으로서의 메모리부(223)의 게이트 전극(222A)의 전위에 관해 설명한다.
도 57에서는, 전하 유지 영역으로서의 메모리부(223)의 게이트 전극의 전위가, 제1 전송 게이트(222) 및 제2 전송 게이트(224) 중 적어도 어느 하나, 예를 들면 제1 전송 게이트(222)를 비도통 상태로 하는 기간에, 피닝 상태로 하는 전위로 설정된다. 보다 구체적으로는, 제1 전송 게이트(222) 또는 제2 전송 게이트(224), 또는 양쪽을 비도통 상태로 할 때에, 게이트 전극(222A, 224A)에 인가하는 전압이, 게이트 전극 바로 아래의 Si 표면에 캐리어를 축적할 수 있는 피닝 상태가 되는 전압으로 설정된다.
본 예와 같이, 전송 게이트를 형성하는 트랜지스터가 N형인 경우, 제1 전송 게이트(222)를 비도통 상태로 할 때에, 게이트 전극(222A)에 인가하는 전압이 P형 웰층(232)에 대해 그라운드(GND)보다도 부전위가 되는 전압으로 설정된다. 또한, 도시하지 않지만, 전송 게이트를 형성하는 트랜지스터가 P형인 경우, P형 웰층이 N형 웰층으로 되고, 이 N형 웰층에 대해 전원 전압(VDD)보다도 높은 전압으로 설정된다.
제1 전송 게이트(222)를 비도통 상태로 할 때에, 게이트 전극(222A)에 인가하는 전압을, 게이트 전극 바로 아래의 Si 표면에 캐리어를 축적할 수 있는 피닝 상태가 되는 전압으로 설정하는 이유는 이하와 같다.
도 57에서, 제1 전송 게이트(222)의 게이트 전극(222A)의 전위를, P형 웰층(232)에 대해 동전위(예를 들면 0V)로 하면, Si 표면의 결정 결함으로부터 발생하는 캐리어가 메모리부(223)에 축적되고, 암전류가 되어 화질을 열화시킬 우려가 있다. 이 때문에, 도 57에서는, 메모리부(223)상에 형성된 게이트 전극(222A)의 오프(OFF) 전위를, P형 웰층(232)에 대해 부전위, 예를 들면 -2.0V로 한다. 이에 의해, 본 실시 형태에서는, 전하 유지 기간 중은 메모리부(223)의 Si 표면에 정공(홀 : Hole)을 발생시켜서, Si 표면에서 발생한 전자(일렉트론 : Electron)를 재결합시키는 것이 가능하고, 그 결과, 암전류를 저감하는 것이 가능하다.
또한, 도 57에서는, 메모리부(223)의 단부에, 제2 전송 게이트(224)의 게이트 전극(224A)이 존재하기 때문에, 이 게이트 전극(224A)도 부전위로 함으로써, 메모리부(223)의 단부에서 발생하는 암전류를 마찬가지로 억제하는 것이 가능하다.
도 57의 단위화소(220)에서는, 저조도에서의 발생 전하를 우선적으로 포토 다이오드(221)에서 축적하는 수단으로서, 포토 다이오드(221)와 메모리부(223)와의 경계부분에 형성된 오버플로 패스(230)를 이용하는 것을 특징으로 하고 있다.
도 58은, 도 57의 X방향의 포텐셜도를 도시하고 있다.
도 58의 X방향의 포텐셜도로부터 분명한 바와 같이, 포토 다이오드(221)와 메모리부(223)와의 경계부분에, N-의 불순물 확산 영역(239)을 마련함으로써 당해 경계부분의 포텐셜이 내려간다. 이 포텐셜이 내려간 부분이 오버플로 패스(230)가 된다. 그리고, 포토 다이오드(221)에서 발생하고, 오버플로 패스(230)의 포텐셜을 초과한 전하는, 자동적으로 메모리부(223)에 누설되어 당해 메모리부(223)에 축적된다. 환언하면, 오버플로 패스(230)의 포텐셜 이하의 발생 전하는 포토 다이오드(221)에 축적된다.
여기서, 오버플로 패스(230)는 중간 전하 전송부로서의 기능을 갖는다. 즉, 중간 전하 전송부로서의 오버플로 패스(230)는, 복수의 단위화소의 전부가 동시에 촬상 동작을 행하는 노광 기간에서, 포토 다이오드(221)에서의 광전변환에 의해 발생하고, 오버플로 패스(230)의 포텐셜로 정하여지는 소정 전하량을 초과한 전하를 메모리부(223)에 전송한다.
(광전하의 축적 동작)
도 59(1) 내지 도 59(5) 및 도 60(1) 내지 도 60(5)을 참조하여, 노광 시작(축적 시작)부터 노광 종료(축적 종료)까지의 동작에 관해 설명한다. 도 59(1) 내지 도 59(5)는, 입사광 휘도가 소정 휘도 이상이고, 광전하의 축적이 많은 경우, 즉, 입사광이 밝은 경우의 광전하의 전송의 양상을 나타내고 있다.
최초에, (1) 게이트 전극(229A)에 제어 펄스(ABG)가 인가됨으로써, 전하 배출부(229)가 ON이 되고, 포토 다이오드(221)의 전하가 배출된다.
(2) 전하 배출부(229)가 OFF로 되돌아오고, 입사광 휘도에 응하여 포토 다이오드(221)에서 발생한 광전하가 포토 다이오드(221)에 축적됨으로써, 노광이 시작된다. 포토 다이오드(221)에 축적되는 전하는, 포토 다이오드(221)와 메모리부(223) 사이의 전송 경로의 포텐셜 배리어(φTRX)를 초과하여 (오버플로 패스(230)를 경유하여), 메모리부(223)에 축적된다.
(3) 입사광의 강도에 응한 광전하가, 포토 다이오드(221)와 메모리부(223)에 축적된다. 노광 종료시는, 리셋 트랜지스터(226)가 ON이 되고, FD부(225)의 전하가 배출된다(리셋 동작).
(4) 전송 펄스(TRG)가 인가됨으로써 제2 전송 게이트(224)가 ON이 되고, 메모리부(223)에 축적된 전하가 FD부(225)에 전송된다.
(5) 다음에, 전송 펄스(TRX)가 인가됨으로써 제1 전송 게이트(222)가 ON이 되고, 포토 다이오드(221)에 축적된 전하가 메모리부(223)에 전송된다.
다음 도 60(1) 내지 도 60(5)은, 입사광 휘도가 소정 휘도보다도 낮고, 광전하의 축적이 적은 경우, 즉, 입사광이 어두운 경우의 광전하의 전송의 양상을 나타내고 있다.
입사광이 어두운 경우에도, 구동에 관해서는, 도 59(1) 내지 도 59(5)와 마찬가지이다. 도 60(1) 내지 도 60(5)에서, 도 59(1) 내지 도 59(5)와 다른 점은, 입사광이 어둡기 때문에, 도 59(2) 및 도 59(3)에서 도시되는 바와 같이, 입사광의 강도에 응한 광전하가, 포토 다이오드(221)만에 축적되는 점이다. 환언하면, 입사광이 어두운 경우에는, 축적된 전하가 전송 경로의 포텐셜 배리어(φTRX)를 초과하지 않는다. 따라서, (4) 전송 펄스(TRG)가 인가됨으로써 제2 전송 게이트(224)에 의해 FD부(225)에 전송된 전하는 없고, (5) 전송 펄스(TRX)가 인가됨으로써 제1 전송 게이트(222)에 의해 모든 전하가 메모리부(223)에서 유지된다.
도 61은, 도 57의 단위화소(220)의 구동 방법을 도시하는 타이밍 차트이다. 또한, 도 61에서, (1) 내지 (5)는, 도 59(1) 내지 도 59(5) 및 도 60(1) 내지 도 60(5)에 대응하는 동작이고, 이미 설명하였기 때문에, 그 설명은 생략한다.
(5)까지의 노광 종료시의 전송 동작에 의해, 메모리부(223)와 FD부(225)에 전하가 유지되어 있다. 또한, 어두운 화소에서는, 상술한 바와 같이, FD부(225)에 유지되는 전하는 없다.
(6) DH기간에서, FD부(225)에 축적된 전하가, 제1의 신호 전압으로서 증폭 트랜지스터(227)를 통하여 판독된다.
(7) 리셋 트랜지스터(226)가 ON이 되고, FD부(225)의 전하가 배출된다.
(8) P기간에서, FD부(225)의 리셋 레벨이 판독된다.
(9) 전송 펄스(TRG)가 인가됨으로써 제2 전송 게이트(224)가 ON이 되고, 메모리부(223)에 유지되어 있던 전하가 FD부(225)에 전송된다.
(10) DL기간에서, FD부(225)의 전하가, 제2의 신호 전압으로서 증폭 트랜지스터(227)를 통하여 판독된다.
제1 및 제2의 신호 전압은, P기간에서 판독된 리셋 전압과의 차분을 연산함으로써, 노이즈 제거의 효과를 얻을 수 있다. 이때, FD부(225)에서 유지된 신호 전압에는, 리셋 동작에 의한 kTC 노이즈가 중첩하지만, 메모리부(223)에서 유지된 신호 전압에서는 kTC 노이즈가 제거된다. FD부(225)에서 신호가 유지되는 것은 입사광이 밝은 경우뿐이고, 큰 신호 전하를 얻을 수 있기 때문에 광 쇼트 노이즈가 지배적인 노이즈 성분으로 되고, kTC 노이즈에 의한 화질 열화는 무시할 수 있다. 예를 들면, 10,000e-의 신호 전하에서 발생하는 광 쇼트 노이즈는 100e-rms가 되고, SN비는 40.00dB이다. kTC 노이즈는, √(kT/C)로 얻어지고, 25.4e-rms가 된다. k은 볼쯔만 계수(Boltzmann coefficient) 1.38×10-23(J/K), T는 온도로 300(K), C는 일반적인 FD부(225)의 용량으로서 예를 들면 4fF가 한다. 광 쇼트 노이즈와 kTC 노이즈의 합계는, 103.2e-rms이고, SN비는 39.73dB가 되여 약간의 차(差)가 된다.
한편으로, 입사광이 어둡고 신호 전하가 적은 경우는, 모든 전하가 메모리부(223)에 유지되고, 리셋 신호와의 차분 연산에 의해 kTC 노이즈를 제거하는 것이 가능하다.
또한, 노광 기간 중의 축적으로 포토 다이오드(221)와 메모리부(223)의 양쪽을 이용하는 것으로부터 분명한 바와 같이, 축적 가능한 최대 전하량은 메모리부(223)를 탑재하지 않은 화소 구조와 동등하게 된다. 이에 의해, 도 57의 단위화소(220)에서는, kTC 노이즈에 의한 현저한 화질 열화를 해결하고, 또한 축적 가능한 최대 전하량을 감소시키는 일 없이, 전 화소 동시의 글로벌 노광 동작을 가능하게 한다.
(출력 화상이 파탄(破綻, breakdown)하지 않기 위한 전제 조건)
여기서, 도 57의 단위화소(220)에서, 출력 화상을 파탄시키지 않기 위한 전제 조건에 관해 설명한다.
입사광의 강도에 응하여 축적된 신호 전하를 Qsig로 하고, 제2 전송 게이트(224)에서 FD부(225)에 전송된 전하를 Qh로 하고, 제1 전송 게이트(222)에서 메모리부(223)에 전송된 전하를 Ql로 하면, 신호 전하(Qsig)=전하(Qh)+전하(Ql)가 된다. 여기서, 도 60(1) 내지 도 60(5)을 참조하여 설명한 바와 같이, 입사광이 어둡고, 축적 전하가 포토 다이오드(221)와 메모리부(223) 사이의 포텐셜 배리어(φTRX)를 초과하지 않는 경우는, Qh=0이라는 것이 된다.
또한, 포텐셜 배리어(φTRX)에 의해 정하여지는 전하(Ql)의 최대치를 Qp로 하면, 입사광이 밝고, Qsig>Qp가 되는 축적 전하가 얻어진 경우에, Qh=Qsig-Qp로 얻어지는 전하(Qh)가 제2 전송 게이트(224)로 FD부(225)에 전송되고, 유지되게 된다. 이때, 포텐셜 배리어(φTRX)가 흐트러져서, φTRX+△φTRX의 화소가 존재하였다고 한다. 포텐셜 배리어의 차(△φTRX)에 의한 전하(Qp)의 변동량을 △Qp로 하면, 축적 전하(Qsig)가 Qp+△Qp를 초과한 경우에, 메모리부(223)에서의 축적이 시작되고, 전하(Qh)는, 전하(Qh)>0로 되고 FD부(225)에서 유지되게 된다.
즉, 신호 전하(Qsig)≤전하(Qp)+변동량(△Qp)에서는, 전하(Ql)=신호 전하(Qsig)이고, 또한, 전하(Qh)=0이고, 양쪽의 출력을 가산함으로써, 전하(Qh)+전하(Ql)=신호 전하(Qsig)가 되고, 정확한 신호를 취득할 수 있다. 한편, 신호 전하(Qsig)>전하(Qp)+변동량(△Qp)인 경우에도, 전하(Qh) 및 전하(Ql)는, 전하(Qh)=신호 전하(Qsig)-(전하(Qp)+변동량(△Qp))이고, 또한, 전하(Ql)=전하(Qp)+변동량(△Qp)으로서 판독되고, 양쪽의 출력을 가산함으로써, 마찬가지로 전하(Qh)+전하(Ql)=신호 전하(Qsig)가 되고, 정확한 신호를 취득할 수 있다. 특히, 전하(Ql)의 출력이 전하(Qp)보다도 충분히 작은 경우는, 전하(Qh)를 가산하지 않음에 의해, 노이즈의 중첩을 회피하는 것이 가능하다.
이와 같이, 제2 전송 게이트(224)로 전하(Qh)가 전송된 후의 포토 다이오드(221)에 축적되어 있는 전하(Ql)(≤Qp)가, 제1 전송 게이트(222)로 메모리부(223)에 전송된 후, 메모리부(223)에서 유지 가능한 전하량이라면, 포텐셜 배리어(φTRX)의 편차가 출력 화상을 파탄시키는 일은 없다.
여기서, 파탄이 없는 출력 화상을 얻으려면, 메모리부(223)에서 유지 가능한 최대 전하를 Qm로 한 경우, 최대 전하(Qm)≥전하(Qp)인 것이 조건인 된다. 포텐셜 배리어(φTRX)에 대해, 최대 전하(Qm)≥전하(Qp)의 관계로 하려면, 메모리부(223)의 면적을 확대하고, 포토 다이오드(221)의 면적을 축소하면 용이하다. 그러나, 실제로는 포토 다이오드(221)의 면적을 크게함으로써 개구면적이 증대하고, 감도(感度)가 유리하거나, 전하(Qp)를 크게 함으로써 kTC 노이즈가 중첩하지 않는 저노이즈의 신호 범위를 확대할 수 있는 등, 최대 전하(Qm)≥전하(Qp)의 관계를 유지하면서 전하(Qp)를 최대화하는 것이 고화질화에 있어서 중요하게 된다.
특히, 신호 전하(Qsig)≤전하(Qp)인 경우에 있어서, 노이즈가 중첩하지 않도록 전하(Qh)를 전하(Ql)에 가산하지 않고 출력하는 것이 바람직하지만, 전하(Qh)≠0인 경우는 가산이 필요하기 때문에, 전하(Qp)의 최소치를 임계치로 하여, 가산하는지의 여부를 판정할 필요가 있다. 즉, 포텐셜 배리어(φTRX)가 크게 흐트러짐으로써, 전하(Qp)-변동량(△Qp)이 되는 화소가 최소치로서 존재한 경우, 전하(Qh)의 노이즈가 중첩하지 않는 저노이즈의 신호 영역이 좁아져 버리는 문제가 있다. 또한, 전하(Qm)≥전하(Qp)를 충족시킬 필요가 있기 때문에, 전하(Qp)+변동량(△Qp)이 되는 화소가 최대치로서 존재한 경우, 전하(Qm)를 크게 할 필요가 있고, 메모리부(223)의 확대와 포토 다이오드(221)의 축소를 수반하여, 전하(Qp)가 감소하여 버리는 문제가 있다.
따라서 포텐셜 배리어(φTRX)의 편차를 저감하는 것이, 포토 다이오드(221)의 면적의 최대화에 의한 감도 향상이나, 저노이즈 신호 범위의 최대화에 의한 출력 화상의 고화질화에 필요하다.
<7-2 해결하여야 할 문제>
그러나, 도 57의 단위화소(220)와 같이, 포토 다이오드(221)와 메모리부(223)의 사이에 있는 제1 전송 게이트(222)의 전송 경로에 의해 포텐셜 배리어(φTRX)를 형성하는 경우, 이하의 이유 때문에, 포텐셜 배리어(φTRX)의 편차 저감에 한계가 있다.
도 62A에 도시되는, 포텐셜 배리어(φTRX)를 형성하는 불순물 확산 영역(OFB)(239)의 간격(L)(이하, 적절히, L길이라고 칭한다)은, 포토 다이오드(221)의 축적 전하(Qp)나, 메모리부(223)의 최대 전하량(Qm)을 최대화하기 위해, 가능한 한 좁게 설계되는 것이 바람직하다.
그러나, 도 62B에 도시하는 바와 같이, 불순물 확산 영역(239)의 L길이를 좁게 설계함으로써, 이온 주입시에 마련되는 레지스트 마스크(360)에 의한 레지스트 폭의 편차(△d)가, 포텐셜 배리어(φTRX)의 편차(△φTRX)에 크게 영향을 준다. 즉, 포토 다이오드(221) 및 메모리부(223)의 면적을 확보하기 위해, 불순물 확산 영역(239)의 L길이를 좁게 설계하면, 레지스트 폭의 편차(△d)의 변동으로, 불순물 확산 영역(239)의 불순물 농도가 크게 변동하고, 포텐셜 배리어(φTRX)의 편차(△φTRX)도 크게 변동하는 원인이 된다.
이에 대해, 도 62C에 도시하는 바와 같이, 불순물 확산 영역(239)의 L길이를 넓게 설계하면, 포텐셜 배리어(φTRX)의 편차(△φTRX)를 억제하는 것은 가능하지만, 포토 다이오드(221) 및 메모리부(223)의 면적이 크게 감소하여 버린다. 따라서, 포토 다이오드(221)의 축적 전하(Qp)나, 메모리부(223)의 최대 전하량(Qm)의 최대화라는 관점에서, 중간전송 경로(오버플로 패스(230))와 완전전송 경로가 제1 전송 게이트(222)에서 겸용되는 구조에서는, 전송 경로길이(L길이)를 확대하는 것은 곤란하다.
또한, 전하 축적 전(前)에 공핍(空乏) 상태가 되도록 설계된 오버플로 패스(230)를 형성하는 불순물 확산 영역(OFB)(239)은, 포토 다이오드(221)의 전하 축적에 의해 변조(變調)된다. 예를 들면, 도 63에 도시되는 바와 같이, 포토 다이오드(221)와 포텐셜 배리어(φTRX) 사이의 용량을 C1로 하고, 포토 다이오드(221)의 그 이외의 용량을 Cg로 하고, 메모리부(223)와 포텐셜 배리어(φTRX) 사이의 용량을 C2로 하면, 전하가 축적된 용량(Cp)은, Cp=Cg+C1·C2/(C1+C2)로 표시된다. 이 경우, 포토 다이오드(221)에 △Qsig의 전하가 축적되면, △φp=△Qsig/Cp만큼 포토 다이오드(221)의 포텐셜(φp)이 변동한다. 이때, 포텐셜 배리어(φTRX)는, △φTRX(p)=(C1/(C1+C2))·△φp만큼 변조한다. 즉, △φTRX(p)는, 포토 다이오드(221)의 전하 축적에 의한 포토 다이오드 포텐셜 변동에 의한 포텐셜 배리어(φTRX)의 변조인 것을 나타낸다.
포토 다이오드(221)의 전하 축적에 의한 배리어 변조에 기인하는 포텐셜 배리어(φTRX)의 편차(△φTRX(p))도 저감하는 것이, 보다 바람직하다. 그러나, 완전전송 경로의 전송 효율을 높이는 데는, 포토 다이오드(221)의 포텐셜 최심부와 완전전송 경로를 접근할 필요가 있다. 따라서, 도 57의 단위화소(220)는, 포토 다이오드(221)와 포텐셜 배리어(φTRX) 사이의 용량(C1)의 저감에 의한 포텐셜 배리어(φTRX)의 변조량(△φTRX(p))의 저감 효과를 얻는 것이 곤란한 구조라고 말할 수 있다.
이와 같이, 도 57의 단위화소(220)에서는, 포토 다이오드(221)의 전하 축적에 의한 포텐셜 배리어(φTRX)의 변조량(△φTRX(p))을 저감하는 것이 어렵다. 이 때문에, 최대 전하(Qm)≥전하(Qp)를 충족시키는데 있어서의 전하(Qp)의 최대치로서 고려하여야 할, (전하(Qp)+변동량(△Qp)) 중의 변동량(△Qp)이 커져 버리고, 결과로서, 최대 전하(Qm)를 더욱 크게 할 것이 필요해진다.
<7-3 본 실시의 형태의 단위화소>
(단위화소(320)의 구조)
그래서, 도 57의 단위화소(220)에서의 편차 저감의 한계를 개선하기 위해, 즉, 포텐셜 배리어(φTRX)의 편차의 저감과, 포텐셜 배리어(φTRX)의 변조량(△φTRX(p))의 저감을 도모하기 위해 본 실시의 형태의 CMOS 이미지 센서(10)에서는, 도 64A 및 도 64B에 도시하는 중간전송 경로 로버스트(robust)화(化) 구조가 채용된다.
즉, 도 64A 및 도 64B는, CMOS 이미지 센서(10)에서 채용되고 있는 단위화소(320)의 구조를 도시하고 있다. 도 64A는, 도 64B에 도시되어 있는 화살표(Z-Z')에 따른 단위화소(320)의 단면도이고, 도 64B는, 단위화소(320)의 구성을 도시하는 평면도이다.
단위화소(320)에서는, 포토 다이오드(221)의 N형 매입층(334)이, 메모리부(223)의 하측(기판의 깊은 측)으로 연신하도록 형성되어 있다. 환언하면, N형 매입층(334)은, 도 64A에 도시하는 단면에서 L자형상으로 형성되어 있다. 메모리부(223)측으로 연장된 포토 다이오드(221)의 N형 매입층(334)의 영역은, 도 64B에 도시되는 바와 같이, 메모리부(223)의 게이트 전극(222A)과 거의 겹쳐져 있다.
그리고, 단위화소(320)에서는, 메모리부(223)의 매입 채널(235)의 하면과, 메모리부(223)의 하측으로 늘어난 N형 매입층(334)의 윗면과의 경계부분에, 불순물 확산 영역(342)이 형성됨에 의해, 중간전송 경로(340)가 마련되어 있다. 따라서, 중간전송 경로(340)는, 제1 전송 게이트(222)에 의해서는 제어(변조)되지 않는다.
이와 같이, 매입 채널(235)의 하면과 N형 매입층(334)의 윗면과의 경계부분에 불순물 확산 영역(342)을 형성함으로써, 예를 들면, 매입 채널(235)과 N형 매입층(334)과의 측면끼리의 경계부분에 불순물 확산 영역(342)을 형성하는 경우보다도, 불순물 확산 영역(342)에의 입사광의 새어들어감(漏入)을 억제할 수 있다.
또한, 중간전송 경로(340)는, 깊이 방향의 불순물 분포만으로 형성되기 때문에, 선폭이나 마스크의 겹침에 의한 편차가 경감되기 때문에, 포텐셜 배리어(φTRX)의 편차를 저감할 수 있다.
환언하면, 중간전송 경로(340)를 형성하는 불순물 확산 영역(342)의 불순물 농도에 의해, 포토 다이오드(221)의 축적 전하가 메모리부(223)에 유출하는 소정 전하량을 정하는 포텐셜 배리어(φTRX)를 안정되게 형성할 수 있다.
이상과 같이, 단위화소(320)에서는, 마스크의 맞춤 어긋남이나 레지스트 폭의 편차, 고농도의 불순물 확산 영역에서의 불순물 확산, 제1 전송 게이트(222)의 전극의 위치나 전위, 포토 다이오드(221)의 축적 전하량에 기인하는, 포텐셜 배리어(φTRX)의 변동을 저감할 수 있다.
한편, 완전전송 경로(350)는, 도 57의 단위화소(220)와 마찬가지로, 표면측에 형성되어 있다. 따라서, 제1 전송 게이트(222)에 전송 펄스(TRX)가 인가됨으로써, 완전전송 경로(350)를 통한 완전전송이 행하여진다.
중간전송 경로(340)와 완전전송 경로(350)를 분리하고, 불순물 확산 영역(342)의 불순물 농도에 의해 안정된 포텐셜 배리어(φTRX)를 형성할 수 있기 때문에, 완전전송의 전송 효율을 손상시키는 일 없이, 포토 다이오드(221)의 면적의 최대화에 의한 감도 향상이나, 저노이즈 신호 범위의 최대화에 의한 출력 화상의 고화질화를 달성할 수 있다.
또한, 불순물 확산 영역(342)은, 도 64B에 도시하는 바와 같이, 평면적으로 보아 메모리부(223)의 중앙 부근에 배치하는 외에, 도시되어 있는 배치보다도 포토 다이오드(221)로부터 떨어진 위치에 배치하거나, 포토 다이오드(221)의 포텐셜 최심부로부터 떨어지도록 배치하여도 좋다. 이와 같이 포토 다이오드(221)로부터 떨어진 위치에, 중간전송 경로(340)가 되는 불순물 확산 영역(342)을 배치함으로써, 입사광의 새어들어감을 보다 저감시킬 수 있다.
(단위화소(320)의 설계상의 주의점)
단, 도 64A 및 도 64B에 도시한 중간전송 경로 로버스트화 구조의 단위화소(320)에서는, 다음 점에 주의를 할 필요가 있다.
도 65A 및 도 65B 및 도 66A 내지 도 66C을 참조하여, 중간전송 경로 로버스트화 구조의 단위화소(320)에서 일어날 수 있는 문제에 관해 설명한다.
도 65A 및 도 65B은, 도 57에 도시한 단위화소(220)의 중간전송 경로로서의 오버플로 패스(230)를, 단순하게, 메모리부(223)의 하측(깊이 방향)으로 배치 변경한 경우의, 중간전송 경로와 완전전송 경로의 포텐셜도를 도시하고 있다. 도 65A는, 도 64A의 X-X'단면의 완전전송 경로의 포텐셜도를 도시하고, 도 65B는, 도 64A의 Y-Y'단면의 중간전송 경로의 포텐셜도를 도시하고 있다.
도 65A의 완전전송 경로에서는, 제1 전송 게이트(222)가 ON일 때에 포토 다이오드(221)를 완전 공핍화하는 것이 가능하면 좋다. 따라서, 도 57에 도시한 단위화소(220)의 오버플로 패스(230)는 불필요하게 되기 때문에, 포토 다이오드(221)와 메모리부(223)와의 사이의 장벽이 오버플로 패스(230)를 마련한 때보다 높게 형성된다.
한편, 도 65B의 중간전송 경로의 포텐셜 배리어(φTRX)는, 도 57에 도시한 단위화소(220)의 오버플로 패스(230)에 대응하는 것이기 때문에, 제1 전송 게이트(222)가 OFF일 때의 완전전송 경로보다도 낮게 형성된다. 그러나, 중간전송 경로는, 제1 전송 게이트(222)에 의해서는 제어되지 않기 때문에, 제1 전송 게이트(222)가 ON일 때라도 포텐셜 배리어(φTRX)는 변하지 않는다. 또한, 포토 다이오드(221)의 포텐셜 최심부는, 완전전송의 전송 효율을 높이기 위해, 완전전송 경로에 가까운 부분에 형성하기 때문에, 필연적으로, 중간전송 경로와의 거리는 멀어진다. 이에 의해, 포토 다이오드(221)의 축적 전하량에 의존한 포텐셜 배리어(φTRX)의 변조량(△φTRX(p))을 저감할 수 있다.
이상과 같이, 중간전송 경로 로버스트화 구조에 의해, 포토 다이오드(221)의 전하 축적에 의한 포텐셜 배리어(φTRX)의 변조량(△φTRX(p))은, 포토 다이오드(221)의 포텐셜 최심부와 중간전송 경로의 거리가 멀어지기 때문에, 저감할 수 있다. 그러나, 반대로, 중간전송 경로가 메모리부(223)의 포텐셜 최심부와 가까워져 버리기 때문에, 메모리부(223)의 전하 축적에 대한 포텐셜 배리어(φTRX)의 변조량(△φTRX(m))이, 상대적으로 커져 버리는 일이 일어날 수 있다. 이 경우, 제2 전송 게이트(224)로 FD부(225)에 전송되는 전하(Qh)가, (화소 면적으로 기대되는 양에 비하여) 작아져 버린다.
도 66A 내지 도 66C을 참조하여, 보다 상세히 설명한다.
도 66A는, 포토 다이오드(221) 및 메모리부(223)의 어느것에도 전하가 축적되지 않은 공핍 상태를 도시하고 있고, 도 65A 및 도 65B에 도시한 상태와 같다.
포토 다이오드(221)에도 메모리부(223)에도 전하가 축적되지 않은 공핍 상태에서, 중간전송 경로의 높이(포텐셜 배리어)가 φTRX로 되어 있다.
도 66B는, 입사된 광을 광전변환한 전하가 포토 다이오드(221)(에만)에 축적된 상태를 도시하고 있다.
포토 다이오드(221)의 전하 축적에 의해, 중간전송 경로는 변조를 받아, 그 높이는 φTRX+△φTRX(p)가 된다. 또한, 이 변조량(△φTRX(p))은, 포토 다이오드(221)에 축적된 전하량에 의해 변화하는 것이고, 도 66B에서 도시되어 있는 △φTRX(p)는, 포토 다이오드(221) 단독에서 전하를 최대로 축적한 상태에서의 변조량이라고 한다. φTRX+△φTRX(p)는, 포토 다이오드(221)에서 본 다른 패스의 배리어 높이보다 충분히 낮기(작기) 때문에, 도 66B의 상태에서 더욱 포토 다이오드(221)에서 광전변환이 되고, 전하가 발생한 경우, 그 발생 전하는 전부 메모리부(223)측으로 오버플로한다. 이에 의해, 최종적으로, 전하(Ql)와 전하(Qh)를 가산한 경우에, 광량에 대한 신호의 선형성이 유지된다.
도 66C는, 도 66B의 상태로부터, 더욱 포토 다이오드(221)에서 광전변환되어 발생한 전하가, 메모리부(223)에 오버플로하는 상태를 도시하고 있다.
포토 다이오드(221)로부터 오버플로하는 전하는 메모리부(223)에서 축적된다. 이 메모리부(223)에서의 축적 전하에 의해, 중간전송 경로의 높이(φTRX)가, 더욱 변조를 받고, φTRX+△φTRX(p)+△φTRX(m)가 된다. 여기서, △φTRX(m)는, 메모리부(223)의 전하 축적에 대한 포텐셜 배리어(φTRX)의 변조량이다. 이때 문제가 되는 것이, 메모리부(223)의 전하 축적에 대한 포텐셜 배리어(φTRX)의 변조량(△φTRX(m))이 큰 것이다. 즉, 중간전송 경로가 메모리부(223)에 대해 깊이 방향이 깊은 측에 형성됨으로써, 중간전송 경로는, 메모리부(223)의 포텐셜 최심부와 거리적으로 가까워져 있다. 게다가, 중간전송 경로는 플로팅한 상태이기 때문에, 메모리부(223)의 전하 축적에 의한 포텐셜 변동에 의한 변조를 받기 쉬워지고 있다. 이 때문에, 포텐셜 배리어의 높이가 φTRX+△φTRX(p)+△φTRX(m)로 높아지고, 포토 다이오드(221)에서 본 다른 배리어와의 전위차가 작아진다. 그 결과, 메모리부(223)에서의 축적 전하량이, 메모리부(223)에서 본래 축적할 수 있는 전하량에 달하기 전에, 메모리부(223) 이외로 오버플로하기 시작하는 현상이 발생한다. 여기서, 메모리부(223)에서 본래 축적할 수 있는 전하량이란, 도 66C에 도시하는 바의, 메모리부(223)에 축적되어 있는 전하의 상방에 있는 메모리부(223)의 빈 영역을 포함하는 부분을 의미하고 있다. 이 빈 영역이 있는 상태에서, 포토 다이오드(221)로부터 메모리부(223) 이외로의 오버플로 패스가 생겨 버리면, 메모리부(223)가 본래 갖고 있는 축적 능력을 완전히 활용하지 못하게 된다. 그 결과, 광량에 대한 신호의 선형성이 무너지고, 실제로 이용할 수 있는 신호 레인지(포화 신호량)가 좁아진다.
이 문제를 단순하게 해결하기 위해서는, (1) 포토 다이오드(221)에서 본 중간전송 경로 이외의 배리어를 더욱 높게 하는, (2) 중간전송 경로를 낮게 하는, 의 어느 하나의 방법에 의해, 중간전송 경로와 다른 패스와의 전위차를 크게 하는 것이 생각된다. 그러나, 다음의 이유로 이 2개의 대책은 유용하지가 않다. 왜냐하면, (1)에 관해서는, 원래 인접 화소 사이에서 신호가 넘치는(불루밍(blooming)) 것을 막기 위해, 다른 버스의 배리어는 충분히 높게 형성되어 있기 때문에, 통상적으로 더욱 높게 하는 것은 불가능하다. 또한, (2)에 관해서는, 포토 다이오드(221) 단독에서 축적한 전하(Ql)가 작아지기 때문에, 신호량이 작은 영역에서 FD부(225)(전하(Qh))를 사용하는 것이 되어, S/N을 열화시키게 되기 때문에, 단순하게는 선택할 수가 없다.
그래서, CMOS 이미지 센서(10)의 단위화소(320)에서는, 도 67에 도시하는 구조가 채용되고 있다.
도 67은, CMOS 이미지 센서(10)의 단위화소(320)에서의, 도 64A의 X-X'단면의 완전전송 경로(350)(제1 전송 경로)와, 도 64A의 Y-Y'단면의 중간전송 경로(340)(제2 전송 경로)의 포텐셜도를 도시하고 있다.
도 67에 도시하는 바와 같이, 완전전송 경로(350)의 장벽의 높이, 즉, 포텐셜 배리어(φTRX1)의 높이는, 중간전송 경로(340)의 장벽의 높이, 즉, 포텐셜 배리어(φTRX2)의 높이보다도 높게 되어 있다. 그러나, 완전전송 경로(350)의 장벽의 높이는, 포토 다이오드(221)로부터 메모리부(223)에의 전송 경로 이외의 경로의 장벽의 높이보다는 낮다. 따라서, 가령, 이 중간전송 경로(340)가 존재하지 않는다고 한 경우에는, 포토 다이오드(221)에서 축적된 전하는, 완전전송 경로(350)를 경유하여 메모리부(223)에 전부 오버플로한다. 역으로 말하면, 중간전송 경로(340)가 존재하지 않는다고 한 경우에, 포토 다이오드(221)에서 축적된 전하가 완전전송 경로(350)를 경유하여 메모리부(223)에 전부 오버플로하도록, 완전전송 경로(350)의 장벽의 높이(포텐셜 배리어(φTRX1)의 높이)가 형성되어 있다.
완전전송 경로(350)와 중간전송 경로(340)의 장벽의 높이를 전위로 표현하면, 완전전송 경로(350)의 전위는, 중간전송 경로(340)의 전위보다도 낮고, 또한, 포토 다이오드(221)로부터 메모리부(223)에의 전송 경로 이외의 장벽의 전위보다도 높게 형성되어 있다.
완전전송 경로(350)가, 포토 다이오드(221)와 메모리부(223)로 끼워지는 구조로 함에 의해, 중간전송 경로(340)를 형성하는데 즈음하여, 전하 전송처인 메모리부(223)의 불순물 농도와, 포텐셜 배리어(φTRX2)를 형성하는 불순물 확산 영역(342)의 불순물 농도와의 농도차를 작게 하여, 메모리부(223)의 불순물 확산에 의한 불순물 확산 영역(342)에서의 배리어 제어성을 손상시키지 않는다.
또한, 포토 다이오드(221)로부터 메모리부(223)에의 전송 경로 이외의 경로의 장벽으로서는, 예를 들면, 도 67에서 포토 다이오드(221)의 좌측의 장벽이 되는, 포토 다이오드(221)로부터 전하 배출부(229)로 경로의 장벽 등이 있다.
(단위화소(320)에서의 광전하의 축적 동작)
도 67에 도시한 바와 같이 형성된 단위화소(320)에서의 광전하의 축적 동작에 관해, 도 68A 내지 도 68C를 참조하여 설명한다. 도 68A 내지 도 68C에 도시되는 각 상태는, 도 66A 내지 도 66C의 각 상태에 대응하고 있다.
도 68A는, 포토 다이오드(221) 및 메모리부(223)의 어느것에도 전하가 축적되지 않은 공핍 상태를 도시하고 있고, 도 67에 도시한 상태와 마찬가지이다.
도 68B는, 입사된 광을 광전변환한 전하가 포토 다이오드(221)(에만)에 축적된 상태를 도시하고 있다.
포토 다이오드(221)의 전하 축적에 의해, 완전전송 경로(350)와 중간전송 경로(340)는 변조를 받고, 그 높이는, 각각, φTRX1+△φTRX1(p)와 φTRX2+△φTRX2(p)가 된다. 중간전송 경로(340)의 장벽의 높이(φTRX2+△φTRX2(p))는, 완전전송 경로(350)의 장벽의 높이(φTRX1+△φTRX1(p))보다도 낮게 형성되어 있다. 그 때문에, 포토 다이오드(221)에서 일정 이상의 전하가 발생하면, 최초에, 중간전송 경로(340)를 경유하여 포토 다이오드(221)로부터 메모리부(223)에 전하가 오버플로한다.
포토 다이오드(221)에서 축적된 전하(Ql)는, 중간전송 경로(340)의 장벽의 높이(φTRX2)에 한정된다. 중간전송 경로(340)의 장벽의 높이(φTRX2)는, 포토 다이오드(221)의 축적에 의한 변조를 받기 어렵고, 또한, 프로세스적으로 로버스트하게 형성할 수 있다(마스크 선폭이나 겹침에 의한 편차를 받지 않는다). 따라서, 필요 충분한 전하(Ql)를 설계할 수 있다.
도 68C는, 포토 다이오드(221)로부터 오버플로하는 전하가 메모리부(223)에서 축적된 상태를 도시하고 있다.
포토 다이오드(221)로부터 오버플로하는 전하가 메모리부(223)에서 축적되면, 메모리부(223)의 축적에 대해 변조를 받기 쉬운 중간전송 경로(340)의 장벽의 높이(φTRX2)가 점점 높아져 버린다. 즉, 중간전송 경로(340)의 장벽의 높이가, 메모리부(223)의 축적에 대해 변조량(△φTRX2(m))만큼 높게 되고, φTRX2+△φTRX2(p)+△φTRX2(m)가 된다.
그러나, 완전전송 경로(350)의 장벽은, 중간전송 경로(340)의 장벽과 비교하여, 메모리부(223)의 축적에 대한 변조를 받기 어렵고. 그 때문에, 중간전송 경로(340)가 변조를 받아, 그 높이가 φTRX2+△φTRX2(p)+△φTRX2(m)로 높아져도, 이번에는, 완전전송 경로(350)가 오버플로 패스로서 기능한다. 즉, 일정한 전하가 메모리부(223)에 축적된 후에는, 완전전송 경로(350)의 장벽의 높이(φTRX1+△φTRX1(p)+△φTRX1(m))가, 중간전송 경로(340)의 장벽의 높이(φTRX2+△φTRX2(p)+△φTRX2(m))보다 낮아진다. 이에 의해, 일정한 전하가 메모리부(223)에 축적된 후에는, 포토 다이오드(221)에서 발생한 전하가, 완전전송 경로(350)를 경유하여, 전부 메모리부(223)에 오버플로한다.
따라서 도 67의 단위화소(320)에서는, 메모리부(223)의 전하 축적에 대한 포텐셜 배리어(φTRX1)의 변조량(△TRX1(m))이 큰 것에 의해 메모리부(223)가 포화 상태가 되게 전에, 포토 다이오드(221)로부터 메모리부(223) 이외로 오버플로하는 것을 방지할 수 있다.
이상과 같이, 메모리부(223)에 전하가 축적되어도, 중간전송 경로(340)보다 변조를 받기 어려운 완전전송 경로(350)를 사용하여 오버플로시키기(전송시키기) 때문에, 메모리부(223)를 충분히 이용하여 전하를 유지할 수 있다. 이에 의해 포화 신호량의 최대화, 나아가서는 신호 레인지의 확대에 의해 출력 화상의 고화질화를 달성할 수 있다.
또한, 완전전송 경로(350)의 장벽이, 중간전송 경로(340)의 장벽과 비교하여, 메모리부(223)의 축적에 대한 변조를 받기 어려운 것은, 제1 전송 게이트(222)의 바이어스를 받고 있는 것과, 포토 다이오드(221) 표면에 형성된 진한 P형 불순물인 P형층(33)의 근처이기 때문에, 전 용량에 차지한 대(對) 메모리부(223)의 용량 성분이, 중간전송 경로(340)의 장벽에 비하여 낮게 억제되어 있기 때문이다.
또한, 완전전송 경로(350)의 장벽은, 중간전송 경로(340)의 장벽보다 높고, 또한, 중간전송 경로(340) 이외의 다른 장벽보다 낮게 형성되어 있으면 되기 때문에, 도 57의 단위화소(220)와 비교하여, 도 67의 단위화소(320)에서는 설계상의 제약이 작다는 이점이 있다.
(도 67의 장벽을 실현하기 위한 구체례 1)
도 69를 참조하여, 완전전송 경로(350)와 중간전송 경로(340)의 장벽의 높이를, 도 67에 도시한 바와 같이 형성하기 위한 구체례 1에 관해 설명한다.
도 69에 도시되는 화소(120)의 구조에서는, 불순물 확산 영역끼리의 거리(간격)를 조정함에 의해, 완전전송 경로(350)와 중간전송 경로(340)의 장벽의 높이가 조정되어 있다.
예를 들면, 메모리부(223)의 매입 채널(235)이, 기판 표면(계면)부터 0.2 내지 0.6㎜ 정도의 깊이로 형성되고, 중간전송 경로(340)인 불순물 확산 영역(342)은, 매입 채널(235)의 저면부터 0.1 내지 0.4㎜ 정도의 깊이로 형성된다. 따라서, 메모리부(223)의 매입 채널(235)의 하측에 형성되어 있는 N형 매입층(334)의 윗면의, 기판 표면(계면)부터의 거리는, 0.3 내지 1.0㎜ 정도가 된다. 또한, 메모리부(223)의 매입 채널(235)과, 포토 다이오드(221)의 N형 매입층(334)과 사이의 수평 방향의 거리가, 0.1 내지 0.4㎜ 정도가 되도록 형성된다.
(도 67의 장벽을 실현하기 위한 구체례 2)
도 70을 참조하여, 완전전송 경로(350)와 중간전송 경로(340)의 장벽의 높이를, 도 67에 도시한 바와 같이 형성하기 위한 구체례 2에 관해 설명한다.
도 70은, 단위화소(320)의 변형례인, 단위화소(320B)의 구조를 도시하고 있다.
도 70의 단위화소(320B)에서는, N형 매입층(334)과 매입 채널(235) 사이의 기판 표면에, 불순물 확산 영역(341)이 새롭게 형성되어 있다. 이에 의해, 완전전송 경로(350)의 장벽의 높이가, 포토 다이오드(221)로부터 메모리부(223)에의 전송 경로 이외의 경로의 장벽의 높이보다 낮게 형성된다.
단위화소(320B)의 완전전송 경로(350)와 중간전송 경로(340)의 장벽의 높이를 결정하는 각 불순물 확산 영역의 농도에 관해 설명한다.
포토 다이오드(221) 및 메모리부(223)는, 전하 배출시에 공핍 상태가 되는 불순물 농도로 형성되고, FD부(225)는, 전압을 취출하기 위한 배선 콘택트가 전기적으로 접속할 수 있는 불순물 농도로 형성된다.
보다 구체적으로는, 예를 들면, N형 기판(231)상에 형성된 P형 웰층(232)의 P형의 불순물 농도가 1015/㎤라고 한다. 이 경우, 포토 다이오드(221)의 N형 매입층(334) 및 메모리부(223)의 매입 채널(235)은, 전하 배출시에 공핍 상태가 되는 N형의 불순물 농도, 예를 들면, 1×1016 내지 1×1017/㎤로 형성된다.
중간전송 경로(340)인 불순물 확산 영역(342)은, 전하 배출시에 공핍 상태가 되고, 또한, 포텐셜 배리어(φTRX2)를 형성할 수 있는 불순물 농도로 된다. 소정 전하량으로부터 정하여지는 포텐셜 배리어(φTRX2)의 크기에 의해, 불순물 확산 영역(342)의 불순물 농도는, P형의 불순물 농도로부터, 포토 다이오드(221)의 N형 매입층(334) 및 메모리부(223)의 매입 채널(235)의 불순물 농도보다도 묽은 N형의 불순물 농도의 사이로 설정된다.
완전전송 경로(350)를 위해, 기판 표면측에 형성되는 불순물 확산 영역(341)은, 중간전송 경로(340)의 불순물 확산 영역(342)보다도 진한 P형의 불순물 농도로 형성되고, 예를 들면 1×1018 내지 1×1019/㎤의 농도로 설정된다. 또한, 불순물 확산 영역(341)은, 중간전송 경로(340)의 불순물 확산 영역(342)보다도 더욱 묽은 N형의 불순물 농도로 형성하여도 좋다.
FD부(225)는, 예를 들면, 1×1019 내지 1×1020/㎤의 N형의 불순물 농도로 형성된다.
이상과 같이, N형 매입층(334), 매입 채널(235), 및 불순물 확산 영역(342) 상호의 수평 방향과 깊이 방향의 거리, 불순물 농도의 적어도 하나를 적절히 조정함으로써, 완전전송 경로(350)의 장벽이, 중간전송 경로(340)의 장벽보다 높고, 또한, 중간전송 경로(340) 이외의 다른 장벽보다 낮게 형성되도록 하면 좋다.
(단위화소(320)의 제조 방법)
다음에, 도 71을 참조하여, 도 64(도 69)의 단위화소(320)의 제조 방법에 관해 설명한다.
제1의 공정에서, 기판의 표면에 형성된 레지스트(360-1)를 사용하여 N형의 이온 주입이 행하여져서, N형 매입층(334)의 일부(334')가 형성된다. 레지스트(360-1)는, 도 64의 단면도에 도시한 바와 같이, 매입 채널(235)의 하측으로 연장되는 N형 매입층(334)을 형성하기 위한 것이고, N형 매입층(334)의 일부(334')에 대응하는 영역이 개구하고 있다.
제2의 공정에서, 기판의 표면에 레지스트(360-2)가 형성된다. 레지스트(360-2)는 불순물 확산 영역(342)을 형성하기 위한 것이고, 불순물 확산 영역(342)에 대응하는 영역이 개구하고 있다.
제3의 공정에서, 레지스트(360-2)를 사용하여 N형의 이온 주입이 행하여져서, N형 매입층(334)의 일부(334')의 윗면에 접하도록 불순물 확산 영역(342)이 형성된다.
제4의 공정에서, 기판의 표면에 형성된 레지스트(360-3)를 사용하여 N형의 이온 주입이 행하여져서, 매입 채널(235)이 형성되어, 메모리부(223)가 마련된다. 레지스트(360-3)는 매입 채널(235)을 형성하기 위한 것이고, 매입 채널(235)에 대응하는 영역이 개구하고 있다.
다음에, 레지스트(360-3)가 제거된 후, 제5의 공정에서, 기판 표면에 게이트 전극(222A)이 되는 폴리실리콘층(222A')이 형성된다. 제6의 공정에서, 폴리실리콘층(222A')의 표면의 게이트 전극(222A)에 대응하는 영역에 레지스트(360-4)가 형성되고, 제7의 공정에서, 불필요한 폴리실리콘층(222A')을 제거하는 에칭이 행하여져서, 게이트 전극(222A)이 형성된다.
제8의 공정에서, N형의 이온 주입이 행하여져서, 제1의 공정에서 형성한 일부(134') 이외의 부분이 형성됨에 의해, N형 매입층(334)이 형성된다.
도 64(도 69)의 단위화소(320)는, 이상과 같은 공정에 의해 제조할 수 있다.
또한, 도 70의 단위화소(320B)를 제조하는 경우, 즉, N형 매입층(334)과 매입 채널(235) 사이의 기판 표면에 불순물 확산 영역(341)을 형성하는 경우에는, 도 71의 제4의 공정과 제5의 공정의 사이에, 도 72에 도시하는 공정이 추가된다.
즉, 도 72에 도시되는 바와 같이, 레지스트(360-5)가 도포된 후, 불순물 확산 영역(341)에 대응하는 부분이 개구된다. 그리고, P형의 불순물 농도를 약하게 하기 위해, N형의 이온 주입이 행하여져서, 기판 표면에 불순물 확산 영역(341)을 형성하는 공정이 추가된다.
(단위화소(320)의 또 다른 구조례)
도 73은, 단위화소(320)의 또 다른 예인 단위화소(320C)의 구조를 도시하고 있다.
포토 다이오드(221)는, 광이 입사되는 개구부의 중심에 대해 대칭으로 형성되는 것이 바람직하다. 왜냐하면, 포토 다이오드(221)의 광 입사각도에 대한 감도가, 어느 방향에 대해서도 치우치는 일 없이 균등한 것으로 되기 때문이다. 그래서, 도 73에 도시되는 단위화소(320C)에서는, 포토 다이오드(221)가, 메모리부(223)의 일부와 평면적으로 중복되도록 메모리부(223)의 하측으로 연신한 형상으로 되면서, 광이 입사되는 개구부의 중심(개구 중심)에 대해 대칭의 형상으로 되어 있다. 중간전송 경로(340)는, 포토 다이오드(221)와 메모리부(223)의 중복 부분에 형성되어 있다. 이에 의해, 포토 다이오드(221)는, 어느 방향에서부터에 대해 균등하게 수광할 수 있다.
(단위화소(320)의 또 다른 구조례)
도 74A 및 도 74B 및 도 75는, 단위화소(320)의 다른 예인 단위화소(320D)의 구조를 도시하고 있다.
도 74A는, 단위화소(320D)의 구성을 도시하는 평면도이고, 도 74B는, 도 74A의 화살표(Z-Z')에 따른 단위화소(320D)의 단면도이다.
평면적으로는, 단위화소(320D)의 포토 다이오드(221)의 N형 매입층(334)의 일부와, 메모리부(223)의 매입 채널(235)의 일부가, 포토 다이오드(221)와 메모리부(223)와의 경계 부분에서, 폭방향(도 74A의 상하 방향)의 전면(全面)에 걸처서 맞겹치도록 N형 매입층(334) 및 매입 채널(235)이 형성되어 있다. 그리고, 깊이 방향의 분리 영역에 불순물 확산 영역(342)을 형성함으로써, 중간전송 경로(340)가 마련되어 있다.
한편, 완전전송 경로(350)는, 상술한 도 64A 및 도 64B의 단위화소(320)와 마찬가지로, N형 매입층(334)과 매입 채널(235) 사이의 거리를 조정함에 의해, 완전전송 경로(350)의 장벽의 높이가 조정되어 있다.
도 75은, 도 74A 및 도 74B에 도시한 단위화소(320D)의 변형례를 도시하고 있다.
도 75의 단위화소(320D-1)에서는, 포토 다이오드(221)와 메모리부(223)와의 경계 부분에서, 포토 다이오드(221)의 N형 매입층(334)과, 메모리부(223)의 매입 채널(235)의 중복 부분을 평면적으로 본 면적이, 도 74에서의 경우보다도 작게 되어 있다. 이와 같이 겹쳐지는 영역을 작게 함으로써, 불순물 확산 영역(342)이 작게 형성되고, 포토 다이오드(221)에의 입사광이 중간전송 경로(340)의 불순물 확산 영역(342)에 입사함에 의해 발생하는 광전하가 메모리부(223)에 누설되는 현상을 억제할 수 있다.
(단위화소(320)의 구동 방법)
단위화소(320)의 구동 방법에 관해 설명한다.
단위화소(320)의 구동 방법은, 기본적으로, 도 61에 도시한 구동 방법과 동일하게 된다. 단, 도 61에는 나타나지 않지만, 도 61의 (1)부터 (3)까지의 노광 기간에서, 입사광 휘도에 응하여 포토 다이오드(221)에서 발생한 광전하가, 처음에는, 중간전송 경로(340)로부터 메모리부(223)에 전송되고, 일정 기간 후에는, 완전전송 경로(350)로부터 메모리부(223)에 전송된다. 즉, 포토 다이오드(221)에 축적된 전하가 제1의 전하량 이상이 되었을 때, 오버플로하는 전하가 중간전송 경로(340)에 의해 메모리부(223)에 전송되고, 포토 다이오드(221)와 메모리부(223)에 축적된 전하가 제1의 전하량보다 큰 제2의 전하량 이상이 되었을 때, 전하의 전송 경로가 중간전송 경로(340)로부터 완전전송 경로(350)로 변경된다.
(또 다른 단위화소의 구성례)
상술한 실시의 형태의 단위화소(320)에서는, 포토 다이오드(221)에서 발생한 광전하가, 메모리부(223)와 FD부(225)의 2개의 전하 유지부에서 유지되는 구조이고, 그 중의 메모리부(223)의 하부에서, 포토 다이오드(221)로부터의 중간전송 경로(340)가 형성되어 있다.
그러나, 예를 들면, 도 76에 도시되는 바와 같은, 단위화소(320)에서의 제1 전송 게이트(222)와 메모리부(223)가 생략되고, FD부(225)에서만 광전하를 유지하는 단위화소(330)에 대해서도 마찬가지로, 본 기술이 적용 가능하다. 이 경우, N형 매입층(334)은, FD부(225)의 일부 또는 전부의 하측까지 연장되어 형성된다. 그리고, FD부(225)의 하면과, FD부(225)의 하측으로 늘어난 N형 매입층(334)의 윗면과의 경계부분에, 불순물 확산 영역(342)이 형성됨에 의해, 중간전송 경로(340)가 마련된다. 한편, 완전전송 경로(350)는, 단위화소(320)와 마찬가지로, 포토 다이오드(221)와 FD부(225)와의 사이의 표면측에 형성된다.
<8. 전자 기기>
(전자 기기의 블록도)
도 77은, 본 기술이 적용된 제2의 실시의 형태에 관한 전자 기기(500)의 개략 구성도이다.
도 77의 전자 기기(500)는, 렌즈군 등으로 이루어지는 광학부(501), 상술한 단위화소(320)의 각 구성이 채용되는 고체 촬상 장치(촬상 디바이스)(502), 및 카메라 신호 처리 회로인 DSP(Digital Signal Processor) 회로(503)를 구비한다. 또한, 전자 기기(500)는, 프레임 메모리(504), 표시부(505), 기록부(506), 조작부(507), 및 전원부(508)도 구비한다. DSP 회로(503), 프레임 메모리(504), 표시부(505), 기록부(506), 조작부(507) 및 전원부(508)는, 버스 라인(509)을 통하여 서로 접속되어 있다.
광학부(501)는, 피사체로부터의 입사광(상광)을 받아들여서 고체 촬상 장치(502)의 촬상 면상에 결상한다. 고체 촬상 장치(502)는, 광학부(501)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(502)로서, CMOS 이미지 센서(10)의 고체 촬상 장치, 즉 글로벌 노광에 의해 왜곡이 없는 촬상을 실현할 수 있음과 함께, RGB의 화소마다의 새어 들어가는 신호 억압비를 억제할 수 있는 고체 촬상 장치를 이용할 수 있다.
표시부(505)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(502)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(506)는, 고체 촬상 장치(502)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작부(507)는, 유저에 의한 조작하에, 전자 기기(500)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(508)는, DSP 회로(503), 프레임 메모리(504), 표시부(505), 기록부(506) 및 조작부(507)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상술한 바와 같이, 고체 촬상 장치(502)로서, 상술한 실시의 형태에 관한 CMOS 이미지 센서(10)를 이용함으로써, 글로벌 노광에 의해 왜곡이 없는 촬상을 실현할 수 있음과 함께, RGB의 화소마다의 새어 들어가는 신호 억압비를 억제할 수 있다. 따라서, 비디오 카메라나 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 전자 기기(500)에서도, 촬상 화상의 고화질화를 도모할 수 있다.
또한, 상술한 실시 형태에서는, 가시광의 광량에 응한 신호 전하를 물리량으로서 검지하는 단위화소가 행렬형상으로 배치되고 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였다. 그러나, 본 기술은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니고, 화소 어레이부의 화소열마다 칼럼 처리부를 배치하여 이루어지는 칼럼 방식의 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 본 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치나, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 제2 도전형의 전하 축적 영역 및 포토 다이오드 사이의 제1 도전형의 제1 채널부 및,
상기 제2 도전형의 중간 전극 및 상기 전하 축적 영역 사이의 상기 제2 도전형의 오버플로 패스를 구비하는 것을 특징으로 하는 고체 촬상 장치.
(2) 제1항에 있어서,
상기 중간 전극은 전하 축적부에 전기적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(3) 제1항에 있어서,
상기 전하 축적 영역의 표층부에, 상기 제1 채널부 및 상기 오버플로 패스 사이에 있는 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치.
(4) 제1항에 있어서,
상기 제1 채널부의 표층부에 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치.
(5) 제1항에 있어서,
상기 포토 다이오드의 표층부에 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치.
(6) 제1항에 있어서,
상기 중간 전극은 커패시터의 전극인 것을 특징으로 하는 고체 촬상 장치.
(7) 제1항에 있어서,
상기 전하 축적부는 커패시터인 것을 특징으로 하는 고체 촬상 장치.
(8) 제1항에 있어서,
상기 전하 축적부는 상기 전하 축적 영역보다 높은 단위면적당의 용량치를 갖는 것을 특징으로 하는 고체 촬상 장치.
(9) 제1항에 있어서,
상기 제2 도전형의 오버플로 패스는 상기 전하 축적 영역 및 상기 중간 전극과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(10) 제1항에 있어서,
상기 제2 도전형의 반도체 영역 및 상기 전하 축적 영역 사이에 상기 제1 도전형의 제2 채널부를 더 구비하는 것을 특징으로 하는 고체 촬상 장치.
(11) 제10항에 있어서,
반도체 영역에서 상기 제2 도전형의 불순물 농도는, 상기 전하 축적 영역에서 상기 제2 도전형의 불순물 농도보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
(12) 제1항에 있어서,
상기 중간 전극에서 상기 제2 도전형의 불순물 농도는, 상기 전하 축적 영역에서 상기 제2 도전형의 불순물 농도보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
(13) 제12항에 있어서,
상기 전하 축적 영역에서 상기 제2 도전형의 불순물 농도는, 상기 오버플로 패스에서 상기 제2 도전형의 불순물 농도보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
(14) 제1항에 있어서,
상기 제1 채널부는 상기 전하 축적 영역 및 상기 포토 다이오드와 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(15) 제1항에 있어서,
상기 오버플로 패스는 상기 중간 전극 및 상기 전하 축적 영역과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(16) 제1항에 있어서,
상기 제1 도전형은 P형인 것을 특징으로 하는 고체 촬상 장치.
(17) 제1항에 있어서,
상기 제2 도전형은 N형인 것을 특징으로 하는 고체 촬상 장치.
(18) 전기 기기에 있어서,
제1항에 관한 고체 촬상 장치 및,
피사체로부터 입사광을 받아들여서 상기 고체 장치의 촬상 면상에 상기 피사체의 화상을 형성하는 광학부를 구비하는 것을 특징으로 하는 전자 기기.
(19) 광전하를 생성하는 광전변환부,
상기 광전변환부내로부터 넘친 광전하를 오버플로하는 제1 전송 게이트부 오버플로 패스,
상기 광전변환부에 축적할 수 있는 광전하 및 상기 광전변환부내로부터 넘친 광전하를 축적하는 제1 전하 축적 영역,
상기 제1 전하 축적 영역내로부터 넘친 광전하를 오버플로하는 반도체 영역 오버플로 패스 및
상기 제1 전하 축적 영역내로부터 넘친 광전하를 축적하는 반도체 영역을 구비하고,
상기 광전변환부에 축적될 수 있는 광전하는, 상기 광전변환부의 포화 전하량 이하이고,
상기 광전변환부내로부터 넘친 광전하는, 상기 광전변환부의 포화 전하량을 넘는 광전하이고,
상기 제1 전하 축적 영역에 축적될 수 있는 광전하는, 상기 제1 전하 축적 영역의 포화 전하량 이하인 것을 특징으로 하는 고체 촬상 장치.
(20) 제19항에 있어서,
상기 광전변환부의 포화 전하량은, 상기 광전변환부에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치.
(21) 제19항에 있어서,
상기 제1 전하 축적 영역의 포화 전하량은, 상기 제1 전하 축적 영역에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치.
(22) 제19항에 있어서,
상기 제1 전송 게이트부 오버플로 패스는, 상기 광전변환부 및 상기 제1 전하 축적 영역 사이에 있는 것을 특징으로 하는 고체 촬상 장치.
(23) 제19항에 있어서,
상기 제1 전송 게이트부 오버플로 패스는 제1 도전형인 것을 특징으로 하는 고체 촬상 장치.
(24) 제23항에 있어서,
상기 제1 도전형은 P형인 것을 특징으로 하는 고체 촬상 장치.
(25) 제23항에 있어서,
상기 제1 전하 축적 영역, 상기 반도체 영역 및 상기 반도체 영역 오버플로 패스는, 제2 도전형인 것을 특징으로 하는 고체 촬상 장치.
(26) 제25항에 있어서,
상기 제2 도전형은, N형인 것을 특징으로 하는 고체 촬상 장치.
(27) 제25항에 있어서,
상기 반도체 영역에서 상기 제2 도전형의 불순물 농도는, 상기 제1 전하 축적 영역에서 상기 제2 도전형의 불순물 농도보다 큰 것을 특징으로 하는 고체 촬상 장치.
(28) 제27항에 있어서,
상기 제1 전하 축적 영역에서 상기 제2 도전형의 불순물 농도는, 상기 반도체 영역 오버플로 패스에서 상기 제2 도전형의 불순물 농도보다 큰 것을 특징으로 하는 고체 촬상 장치.
(29) 제19항에 있어서,
상기 반도체 영역 오버플로 패스는, 상기 제1 전하 축적 영역 및 상기 제2 반도체 영역 사이에 있는 것을 특징으로 하는 고체 촬상 장치.
(30) 제19항에 있어서,
상기 반도체 영역은, 중간 전극인 것을 특징으로 하는 고체 촬상 장치.
(31) 제30항에 있어서,
상기 중간 전극은, 커패시터의 전극인 것을 특징으로 하는 고체 촬상 장치.
(32) 제30항에 있어서,
상기 중간 전극은, 전하 축적부에 전기적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(33) 제32항에 있어서,
상기 전하 축적부는, 커패시터인 것을 특징으로 하는 고체 촬상 장치.
(34) 제32항에 있어서,
상기 전하 축적부는, 상기 제1 전하 축적 영역보다 높은 단위면적당 용량치를 갖는 것을 특징으로 하는 고체 촬상 장치.
(35) 전자 기기에 있어서,
제19항에 관한 고체 촬상 장치 및,
피사체로부터 입사광을 받아들여서 상기 고체 장치의 촬상 면상에 상기 피사체의 화상을 형성하는 광학부를 구비하는 것을 특징으로 하는 전자 기기.
(36) 수광한 광량에 응한 광전하를 생성하는 광전변환부에 광전하를 축적하는 스텝,
상기 광전변환부에 광전하량이 광전변환부의 포화 전하량을 넘을 때, 광전하를 상기 광전변환부로부터 제1 전하 축적부로 오버플로하는 스텝,
상기 광전변환부로부터 광전하를 받아들이는 상기 제1 전하 축적부에서 광전하를 축적하는 스텝 및
상기 제1 전하 축적부에서 축적된 광전하를, 광전하를 전기신호로 변환하는 플로팅 디퓨전부에 전송하는 스텝을 구비하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(37) 제36항에 있어서,
상기 광전변환부의 포화 전하량은, 상기 광전변환부에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(38) 제36항에 있어서,
상기 제1 전하 축적부의 포화 전하량은, 상기 제1 전하 축적부에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(39) 제36항에 있어서,
상기 제1 전하 축적부에서 광전하량이 제1 전하 축적부의 포화 전하량을 넘을 때, 상기 제1 전하 축적부로부터 제2 전하 축적부로 광전하를 오버플로하는 스텝을 더 구비하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(40) 제39항에 있어서,
상기 제1 전하 축적부의 포화 전하량은, 상기 제1 전하 축적부에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(41) 제39항에 있어서,
상기 제2 전하 축적부에 의해서 유지될 수 있는 광전하의 총량은, 상기 제1 전하 축적부의 포화 전하량보다 큰 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(42) 제36항에 있어서,
상기 전송하는 스텝은, 상기 제1 전하 축적부를 통하여 상기 광전변환부를 상기 플로팅 디퓨전부와 결합하는 것을 포함하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(43) 제36항에 있어서,
상기 제1 전하 축적부에서 광전하량이 제1 전하 축적부의 포화 전하량을 넘을 때, 상기 제1 전하 축적부로부터 상기 플로팅 디퓨전부로 광전하를 오버플로하는 스템을 더 구비하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(44) 제43항에 있어서,
상기 제1 전하 축적부의 포화 전하량은, 상기 제1 전하 축적부에 의해서 유지될 수 있는 광전하의 총량인 것을 특징으로 하는 고체 촬상 장치의 구동 방법.
(45) 제1 도전형의 웰층, 상기 웰층의 기판 표면측상에 있는 상기 제1 도전형의 표면층 및
제2 도전형의 매입층 및 상기 제2 도전형의 매입 채널 사이에 상기 제2 도전형의 불순물 확산 영역을 구비하고,
상기 불순물 확산 영역은, 상기 매입층 및 상기 매입 채널과 물리적으로 접속되어 있고, 상기 매입 채널은, 상기 표면층과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(46) 제45항에 있어서,
상기 웰층의 일부는, 상기 표면층 및 상기 매입 채널 사이에 있는 것을 특징으로 하는 고체 촬상 장치.
(47) 제45항에 있어서,
상기 웰층의 부분은, 상기 제2 도전형의 플로팅 디퓨전 영역 및 상기 매입 채널 사이에 있는 것을 특징으로 하는 고체 촬상 장치.
(48) 제45항에 있어서,
상기 매입 채널은, 상기 불순물 확산 영역 및 게이트 전극 사이에 있는 것을 특징으로 하는 고체 촬상 장치.
(49) 제45항에 있어서,
상기 매입 채널은, 상기 웰층의 상기 기판 표면측상에 있는 것을 특징으로 하는 고체 촬상 장치.
(50) 제45항에 있어서,
상기 제1 도전형은, P형인 것을 특징으로 하는 고체 촬상 장치.
(51) 제45항에 있어서,
상기 제2 도전형은, N형인 것을 특징으로 하는 고체 촬상 장치.
(52) 전자 기기에 있어서,
제45항에 관한 고체 촬상 장치 및
피사체로부터 입사광을 받아들여서 상기 고체 장치의 촬상 면상에 상기 피사체의 화상을 형성하는 광학부를 구비하는 것을 특징으로 하는 전자 기기.
(53) 제1 도전형의 웰층으로 매입층 레지스트 마스크에의 개구를 통하여 주입되는 제2 도전형의 매입층 이온을 주입함에 의해 매입층의 부분을 형성하고,
상기 웰층으로 불순물 확산 영역 레지스트 마스크에의 개구를 통하여 주입되는 상기 제2 도전형의 불순물 확산 영역 이온을 주입함에 의해 불순물 확산 영역을 형성하고,
상기 웰층으로 매입 채널 레지스트 마스크에의 개구를 통하여 주입되는 상기 제2 도전형의 매입 채널 이온을 주입함에 의해 매입 채널을 형성하고,
상기 불순물 확산 영역은, 상기 매입 채널 및 상기 매입층의 부분 사이에 있고, 상기 불순물 확산 영역은, 상기 매입 채널 및 상기 매입층의 부분과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(54) 제53항에 있어서,
상기 불순물 확산 영역 레지스트 마스크에의 개구는, 상기 매입 채널 레지스트 마스크에의 개구보다 더 좁고, 상기 매입 채널 레지스트 마스크에의 개구는, 상기 매입층 레지스트 마스크에의 개구보다 더 좁은 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(55) 제53항에 있어서,
상기 웰층의 부분은, 상기 제2 도전형의 플로팅 디퓨전 영역 및 상기 매입 채널 사이에 있는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(56) 제53항에 있어서,
상기 매입 채널은, 상기 불순물 확산 영역 및 게이트 전극 사이에 있는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(57) 제53항에 있어서,
상기 제1 도전형은, P형인 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(58) 제53항에 있어서,
상기 제2 도전형은, N형인 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(59) 제53항에 있어서,
상기 웰층으로 상기 제2 도전형의 다른 매입층 이온을 주입함에 의하여, 상기 웰층의 표면으로부터 상기 매입층의 부분으로 연장되는 상기 매입층의 다른 부분을 형성하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(60) 제59항에 있어서,
상기 제1 도전형의 표면층은, 상기 웰층의 표면으로부터 상기 매입층의 다른 부분으로 연장되는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(61) 제59항에 있어서,
상기 웰층의 일부는, 상기 표면층 및 상기 매입 채널 사이에 있는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
10, 10A, 10B : CMOS 이미지 센서
11 : 화소 어레이부
12 : 수직 구동부
13 : 칼럼 처리부
14 : 수평 구동부
15 : 시스템 제어부
16 : 화소 구동선
17 : 수직 신호선
18 : 신호 처리부
19 : 데이터 격납부
30, 66 : 제1의 전하 축적부
40, 67 : 제2의 전하 축적부
60A 내지 60A2, 60B : 단위화소
61 : 포토 다이오드
62 : 제1의 전송 게이트부
63 : 제2의 전송 게이트부
64 : 제3의 전송 게이트부
65 : 리셋 게이트부
68 : 증폭 트랜지스터
69 : 선택 트랜지스터
70 : 전하 배출 게이트부
71 : FD부(플로팅 디퓨전부)
111a, 111b : 메모리
112 : 가산부
221 : 포토 다이오드
222 : 제1 전송 게이트
223 : 메모리부
224 : 제2 전송 게이트
225 : 부유 확산 영역(FD부)
340 : 중간전송 경로
341, 342 : 불순물 확산 영역
350 : 완전전송 경로
500 : 촬상 기기
502 : 촬상 장치
11 : 화소 어레이부
12 : 수직 구동부
13 : 칼럼 처리부
14 : 수평 구동부
15 : 시스템 제어부
16 : 화소 구동선
17 : 수직 신호선
18 : 신호 처리부
19 : 데이터 격납부
30, 66 : 제1의 전하 축적부
40, 67 : 제2의 전하 축적부
60A 내지 60A2, 60B : 단위화소
61 : 포토 다이오드
62 : 제1의 전송 게이트부
63 : 제2의 전송 게이트부
64 : 제3의 전송 게이트부
65 : 리셋 게이트부
68 : 증폭 트랜지스터
69 : 선택 트랜지스터
70 : 전하 배출 게이트부
71 : FD부(플로팅 디퓨전부)
111a, 111b : 메모리
112 : 가산부
221 : 포토 다이오드
222 : 제1 전송 게이트
223 : 메모리부
224 : 제2 전송 게이트
225 : 부유 확산 영역(FD부)
340 : 중간전송 경로
341, 342 : 불순물 확산 영역
350 : 완전전송 경로
500 : 촬상 기기
502 : 촬상 장치
Claims (20)
- 제2 도전형의 전하 축적 영역 및 포토 다이오드 사이의 제1 도전형의 제1 채널부 및,
상기 제2 도전형의 중간 전극 및 상기 전하 축적 영역 사이의 상기 제2 도전형의 오버플로 패스를 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 중간 전극은 전하 축적부에 전기적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 전하 축적 영역의 표층부에, 상기 제1 채널부 및 상기 오버플로 패스 사이에 있는 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제1 채널부의 표층부에 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 포토 다이오드의 표층부에 제1 도전형 반도체 영역을 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 중간 전극은 커패시터의 전극인 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 전하 축적부는 커패시터인 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 전하 축적부는 상기 전하 축적 영역보다 높은 단위면적당의 용량치를 갖는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제2 도전형의 오버플로 패스는 상기 전하 축적 영역 및 상기 중간 전극과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제2 도전형의 반도체 영역 및 상기 전하 축적 영역 사이에 상기 제1 도전형의 제2 채널부를 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 중간 전극에서 상기 제2 도전형의 불순물 농도는, 상기 전하 축적 영역에서 상기 제2 도전형의 불순물 농도보다 더 큰 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제1 채널부는 상기 전하 축적 영역 및 상기 포토 다이오드와 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 오버플로 패스는 상기 중간 전극 및 상기 전하 축적 영역과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제1 도전형은 P형인 것을 특징으로 하는 고체 촬상 장치. - 제1항에 있어서,
상기 제2 도전형은 N형인 것을 특징으로 하는 고체 촬상 장치. - 전기 기기에 있어서,
제1항에 관한 고체 촬상 장치 및,
피사체로부터 입사광을 받아들여서 상기 고체 장치의 촬상 면상에 상기 피사체의 화상을 형성하는 광학부를 구비하는 것을 특징으로 하는 전자 기기. - 광전하를 생성하는 광전변환부,
상기 광전변환부내로부터 넘친 광전하를 오버플로하는 제1 전송 게이트부 오버플로 패스,
상기 광전변환부에 축적할 수 있는 광전하 및 상기 광전변환부내로부터 넘친 광전하를 축적하는 제1 전하 축적 영역,
상기 제1 전하 축적 영역내로부터 넘친 광전하를 오버플로하는 반도체 영역 오버플로 패스 및
상기 제1 전하 축적 영역내로부터 넘친 광전하를 축적하는 반도체 영역을 구비하고,
상기 광전변환부에 축적될 수 있는 광전하는, 상기 광전변환부의 포화 전하량 이하이고,
상기 광전변환부내로부터 넘친 광전하는, 상기 광전변환부의 포화 전하량을 넘는 광전하이고,
상기 제1 전하 축적 영역에 축적될 수 있는 광전하는, 상기 제1 전하 축적 영역의 포화 전하량 이하인 것을 특징으로 하는 고체 촬상 장치. - 수광한 광량에 응한 광전하를 생성하는 광전변환부에 광전하를 축적하는 스텝,
상기 광전변환부에 광전하량이 광전변환부의 포화 전하량을 넘을 때, 광전하를 상기 광전변환부로부터 제1 전하 축적부로 오버플로하는 스텝,
상기 광전변환부로부터 광전하를 받아들이는 상기 제1 전하 축적부에서 광전하를 축적하는 스텝 및
상기 제1 전하 축적부에서 축적된 광전하를, 광전하를 전기신호로 변환하는 플로팅 디퓨전부에 전송하는 스텝을 구비하는 것을 특징으로 하는 고체 촬상 장치의 구동 방법. - 제1 도전형의 웰층, 상기 웰층의 기판 표면측상에 있는 상기 제1 도전형의 표면층 및
제2 도전형의 매입층 및 상기 제2 도전형의 매입 채널 사이에 상기 제2 도전형의 불순물 확산 영역을 구비하고,
상기 불순물 확산 영역은, 상기 매입층 및 상기 매입 채널과 물리적으로 접속되어 있고, 상기 매입 채널은, 상기 표면층과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치. - 제1 도전형의 웰층으로 매입층 레지스트 마스크에의 개구를 통하여 주입되는 제2 도전형의 매입층 이온을 주입함에 의해 매입층의 부분을 형성하고,
상기 웰층으로 불순물 확산 영역 레지스트 마스크에의 개구를 통하여 주입되는 상기 제2 도전형의 불순물 확산 영역 이온을 주입함에 의해 불순물 확산 영역을 형성하고,
상기 웰층으로 매입 채널 레지스트 마스크에의 개구를 통하여 주입되는 상기 제2 도전형의 매입 채널 이온을 주입함에 의해 매입 채널을 형성하고,
상기 불순물 확산 영역은, 상기 매입 채널 및 상기 매입층의 부분 사이에 있고, 상기 불순물 확산 영역은, 상기 매입 채널 및 상기 매입층의 부분과 물리적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
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