JP2013161868A - 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 - Google Patents

Abstract

【課題】単位画素の電荷蓄積部への光の漏れ込みを抑制し、画像のノイズを低減させる。
【解決手段】受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置において、電荷蓄積部の単位画素に光が入射する入射側に近い方の電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される。本技術は、例えば、固体撮像素子に適用できる。
【選択図】図８

Description

本技術は、固体撮像装置、固体撮像装置の製造方法、及び、電子機器に関し、特に、単位画素に電荷蓄積部を備える固体撮像装置、固体撮像装置の製造方法、及び、電子機器に関する。

固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。この順次走査の場合、即ち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、及び、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。

この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。このグローバルシャッタを実現するために、光電変換部であるフォトダイオードとは別に光電荷を蓄積する領域、即ち電荷蓄積部として、例えば、埋め込み型ＭＯＳキャパシタを設けている（例えば、特許文献１参照）。

しかしながら、フォトダイオードにおいて光電変換によって生成しかつ蓄積された光電荷を、グローバルシャッタ時に埋め込み型ＭＯＳキャパシタで全て受け止めるためには、埋め込み型ＭＯＳキャパシタは、フォトダイオードと同等以上の飽和電荷量を必要とする。逆に言うと、同じ単位画素サイズで考えると、埋め込み型ＭＯＳキャパシタが単位画素内に存在することで、フォトダイオードの面積が大幅に小さくなるため、フォトダイオードの飽和電荷量が小さくなるという問題がある。

その対策として、フォトダイオードにおいて光電変換によって生成した光電荷を、フォトダイオード、及び、埋め込み型ＭＯＳキャパシタの両方で蓄積する技術が提案されている（例えば、特許文献２参照）。この従来技術によれば、飽和電荷量がフォトダイオードの飽和電荷量と埋め込み型ＭＯＳキャパシタの飽和電荷量の合計となる。

しかしながら、特許文献２に記載の従来技術においても、グローバルシャッタ機能のないＣＭＯＳイメージセンサと比較すると飽和電荷量において大きく劣ってしまう。何故なら、グローバル露光を実現するためには、単位画素内に電荷蓄積部（従来技術の場合は埋め込み型ＭＯＳキャパシタ）だけでなく、更にトランジスタを追加することが必要となるためである。その結果、画像のダイナミックレンジの低下を招いてしまう。

一方、飽和電荷量を増やし、ダイナミックレンジを広げるために、上記のグローバル露光を実現している従来技術とは別に、電荷蓄積部として、埋め込み型ＭＯＳキャパシタではなく、より単位面積当たりの容量値が大きいキャパシタを使用することも考えられる。

特許第３８７４１３５号公報 特開２００９−２６８０８３号公報

ところで、単位画素内に電荷蓄積部を設けるようにした場合、電荷蓄積部に光が漏れ込み、スミア等の偽信号が発生する恐れがある。

そこで、本技術は、単位画素の電荷蓄積部への光の漏れ込みを抑制し、画像のノイズを低減できるようにするものである。

本技術の第１の側面の固体撮像装置は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される。

前記金属膜を２層構造とし、前記電荷蓄積部の容量絶縁膜に隣接する第１層を、第２層より仕事関数を高く、遮光性を低くすることができる。

複数の前記単位画素の一括露光を可能とし、露光期間中に前記光電変換部に蓄積された電荷を前記電荷蓄積部に蓄積させることができる。

前記電荷蓄積部には、露光期間中に前記光電変換部から溢れた電荷を蓄積させることができる。

前記電荷蓄積部を、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなる第２の電荷蓄積部を含むように構成し、前記金属膜により、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記入射側に近い方の電極を構成させることができる。

前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とを前記単位画素内において離間して配置させることができる。

前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とを互いに異なる電位に設定させることができる。

本技術の第２の側面の固体撮像装置の製造方法においては、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなり前記光電荷を蓄積する第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなり前記光電荷を蓄積する第２の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、遮光膜を成膜する第１工程と、前記遮光膜を加工することにより、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極を形成する第２工程とを含む。

本技術の第３の側面の電子機器は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の前記単位画素に光が入射する入射側に近い電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される固体撮像装置と、前記単位画素から出力される信号に対して信号処理を行う信号処理部とを備える。

本技術の第１の側面又は第３の側面においては、電荷蓄積部の単位画素に光が入射する入射側に近い電極により、電荷蓄積部に入射する光が遮られる。

本技術の第２の側面においては、遮光膜が成膜され、前記遮光膜が加工されることにより、第１の電荷蓄積部に対する遮光膜、及び、第２の電荷蓄積部の単位画素に光が入射する入射側に近い方の電極が形成される。

本技術の第１の側面乃至第３の側面によれば、単位画素の電荷蓄積部への光の漏れ込みを抑制し、画像のノイズを低減させることができる。

本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 埋め込み型ＭＯＳキャパシタ、及び、表面側ＭＯＳキャパシタについての説明図である。 複数のキャパシタ構造の組合せについての説明図である。 第２の電荷蓄積部の他の構成例を示す断面図（その１）である。 第２の電荷蓄積部の他の構成例を示す断面図（その２）である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その１）である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その２）である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その３）である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その４）である。 キャパシタの電極と容量絶縁膜を構成する材料に対するＥＯＴ−Ｊｇ特性の測定結果の例を示す図である。 図１２のＥＯＴ−Ｊｇ特性の測定に用いたキャパシタ構造を示す図である。 電極をＴｉＮとＷの２層構造にすることにより、リーク電流が減少する理由を説明するための図である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その５）である。 複数のキャパシタ構造の組合せの他の構成例を示す断面図（その６）である。 各材料の金属膜の透過率を測定したデータである。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その１）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その２）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その３）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その４）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その５）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その６）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その７）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その８）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その９）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その１０）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その１１）である。 第１の電荷蓄積部及び第２の電荷蓄積部の製造プロセスについての説明図（その１２）である。 単位画素の回路構成を示す回路図である。 単位画素の画素構造を示す概略図である。 単位画素の回路動作の説明に供するタイミングチャートである。 単位画素の回路動作の説明に供するポテンシャル図（その１）である。 単位画素の回路動作の説明に供するポテンシャル図（その２）である。 単位画素の回路動作の説明に供するポテンシャル図（その３）である。 単位画素の回路動作の説明に供するポテンシャル図（その４）である。 単位画素の回路動作の説明に供するポテンシャル図（その５）である。 単位画素の回路動作の説明に供するポテンシャル図（その６）である。 単位画素の回路動作の説明に供するポテンシャル図（その７）である。 単位画素の回路動作の説明に供するポテンシャル図（その８）である。 単位画素の変形例１の回路構成を示す回路図である。 単位画素の変形例２の回路構成を示す回路図である。 単位画素の変形例２の回路動作の説明に供するタイミングチャートである。 画素共有の具体例１に係る回路構成を示す回路図である。 画素共有の具体例２に係る回路構成を示す回路図である。 基板表面をピニングするため、及び、ＦＤ部、第１の電荷蓄積部、第２の電荷蓄積部のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。 信号処理部における、処理例１の場合、及び、処理例２の場合の信号処理についての説明に供するタイミングチャートである。 処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その１）である。 処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その２）である。 変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。 参考例に係る単位画素についての動作説明図である。 本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本技術が適用される固体撮像装置
１−１．基本的なシステム構成
１−２．他のシステム構成
２．実施形態に関する説明
２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由
２−２．単位面積当たりの容量値が大きいキャパシタの説明
２−３．電荷蓄積部の製造プロセス
３．実施例
４．ノイズ除去処理及び演算処理に関する説明
５．参考例
６．変形例
６−１．フォトダイオードのみで光電荷を蓄積する例
６−２．その他の変形例
７．電子機器（撮像装置）

＜１．本技術が適用される固体撮像装置＞
［１−１．基本的なシステム構成］
図１は、本技術が適用される固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。

ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。

画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。

画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。

垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素を駆動する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の露光期間となる。

垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３によるＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。

水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。

システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。

信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

上記構成のＣＭＯＳイメージセンサ１０は、画素アレイ部１１中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。すなわち、ＣＭＯＳイメージセンサ１０では、全画素の一括露光が可能である。このグローバル露光は、垂直駆動部１２及びシステム制御部１５からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。

［１−２．他のシステム構成］
本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。

例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。

更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。

＜２．実施形態に関する説明＞
グローバル露光を実現するにあたって、実施形態に係る固体撮像装置（例えば、ＣＭＯＳイメージセンサ）は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保するために、単位画素内に第１、第２の２つの電荷蓄積部を持つ。そして、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いる。

好ましくは、第１の電荷蓄積部、及び、第２の電荷蓄積部については、各飽和電荷量の大小関係を次のように設定するのが良い。すなわち、第１の電荷蓄積部については、光電変換部の飽和電荷量よりも少ない飽和電荷量とするのが好ましい。

第１の電荷蓄積部の飽和電荷量を光電変換部の飽和電荷量よりも少なくしたとき、その少ない分については第２の電荷蓄積部で補うことになる。従って、第２の電荷蓄積部については、第１の電荷蓄積部の飽和電荷量との合計が光電変換部の飽和電荷量以上になるような飽和電荷量でなければならない。

上述したように、単位画素内に第１、第２の２つの電荷蓄積部を持つとともに、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、次のような作用効果を得ることができる。

すなわち、第１の電荷蓄積部と第２の電荷蓄積部を合わせた面積と同じ面積に対して埋め込み型ＭＯＳキャパシタを形成した場合と比較して、光電荷を蓄積可能な容量値を大幅に増加させること、即ち、飽和電荷量をより多く確保することが可能となる。尚且つ、低照度時の信号に関しては埋め込み型ＭＯＳキャパシタを使用しており、界面準位や欠陥等の影響を受けにくく、グローバル露光を実現している従来技術と比較して暗時特性を悪化させることがないため、低照度時の撮像画像の画質を悪化させることがない。

その結果として、同じ単位画素サイズのグローバルシャッタ機能がないＣＭＯＳイメージセンサに対して、同等の特性を発揮するグローバルシャッタ機能を備えたＣＭＯＳイメージセンサを実現できる。また、同じ単位画素サイズのグローバルシャッタ機能を備えた従来のＣＭＯＳイメージセンサに対して、大幅なダイナミックレンジ拡大を図ったＣＭＯＳイメージセンサを実現できる。

［２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由］
このように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。ここで、電荷蓄積部のトータルの容量値を大きくすることが出来る理由について、一数値例を挙げて説明する。

例えば、１μｍ²の面積のキャパシタを形成する場合を考える。第１の電荷蓄積部の単位面積当たりの容量値を１ｆＦ／μｍ²、第２の電荷蓄積部の単位面積当たりの容量値を１０ｆＦ／μｍ²として、１μｍ²の面積のキャパシタの全てを第１の電荷蓄積部によって形成するものとすると、１μｍ²の面積のキャパシタの容量値は１ｆＦとなる。

このとき、１μｍ²の半分の面積を第２の電荷蓄積部で置き換えると、１μｍ²の面積のキャパシタの容量値は、５．５ｆＦ（＝１／２μｍ²×１ｆＦ＋１／２μｍ²×１０ｆＦ）となる。すなわち、半分の面積を第２の電荷蓄積部で置き換えると、置き換えない場合と比較すると、１μｍ²の面積のキャパシタの容量値は５．５倍となる。

更に、１μｍ²の３／４の面積を第２の電荷蓄積部で置き換えると、１μｍ²の面積のキャパシタの容量値は７．７５ｆＦとなり、置き換えない場合と比較すると７．７５倍となる。また、１μｍ²の半分の面積を第２の電荷蓄積部で置き換える際、第２の電荷蓄積部の単位面積当たりの容量値を２０ｆＦ／μｍ²とすると、１μｍ²の面積のキャパシタの容量値は１０．５ｆＦとなり、置き換えない場合と比較すると１０．５倍となる。

一方で、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第２の電荷蓄積部は、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。そこで、光電変換部から全画素同時に光電荷を転送する際に、低照度時の光電荷については第１の電荷蓄積部に蓄積する。ここで、「低照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量以下の光電荷を言う。第１の電荷蓄積部は埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第２の電荷蓄積部と比較して暗時特性が良い。

また、高照度時の光電荷については、第１の電荷蓄積部及び第２の蓄積容量のいずれにも蓄積する。ここで、「高照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量を超える光電荷を言う。取り扱い電荷量が多い高照度時は、高いＳ／Ｎを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第２の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低い。

以上の説明から明らかなように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。

しかも、全画素同時読出しの際に、低照度時の光電荷については、暗電流や白点等の暗時特性の良い第１の電荷蓄積部に蓄積する一方、暗時特性の悪い第２の電荷蓄積部には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。

第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタ、即ち、埋め込み型ＭＯＳキャパシタよりも単位面積当たりの容量値が大きいキャパシタの一例として、表面型のＭＯＳキャパシタを挙げることができる。

［２−２．単位面積当たりの容量値が大きいキャパシタの説明］
ここで、第１の電荷蓄積部を構成する埋め込み型ＭＯＳキャパシタと、第２の電荷蓄積部を構成する例えば表面側ＭＯＳキャパシタとの違いについて説明する。

図４に、埋め込み型ＭＯＳキャパシタＡ、及び、表面側ＭＯＳキャパシタＢについて示す。また、図４Ａ、図４Ｂにおいて、（ａ）は各ＭＯＳキャパシタの断面構造を、（ｂ）は等価回路をそれぞれ示している。

図４Ａ、図４Ｂに示すように、いずれのＭＯＳキャパシタも、半導体基板２１上にゲート酸化膜２２を介してゲート電極２３が配置されている。そして、埋め込み型ＭＯＳキャパシタＡの場合は、半導体基板２１の深部に信号電荷を蓄積する電荷蓄積領域２４が形成され、表面型ＭＯＳキャパシタＢの場合は、半導体基板２１の基板表面に電荷蓄積領域２５が形成される構造となっている。

図４Ａ、図４Ｂの各図（ｂ）において、Ｃｏｘはゲート酸化膜２２の容量値を、Ｃｃｈは基板表面-電荷蓄積領域間の容量値を、Ｃｓｉは電荷蓄積領域-基板間の容量値をそれぞれ示している。

（埋め込み型キャパシタの場合）
電荷蓄積領域２４の単位面積当たりの容量値をＣｂとすると、当該容量値Ｃｂは次式（１）で表わされる。
Ｃｂ＝Ｃｏｘ・Ｃｃｈ／（Ｃｏｘ＋Ｃｃｈ）＋Ｃｓｉ
＝Ｃｏｘ・｛１／（１＋Ｃｏｘ／Ｃｃｈ）｝＋Ｃｓｉ ・・・（１）

ここで、電荷蓄積領域-基板間の容量値Ｃｓｉが十分に小さいと考えれば、式（１）は次式（２）で近似できる。
Ｃｂ≒Ｃｏｘ・｛１／（１＋Ｃｏｘ／Ｃｃｈ）｝ ・・・（２）

（表面型キャパシタの場合）
電荷蓄積領域の単位面積当たりの容量値をＣｓとすると、当該容量値Ｃｓは次式（３）で表わされる。
Ｃｓ＝Ｃｏｘ＋Ｃｓｉ ・・・（３）

ここで、電荷蓄積領域-基板間の容量値Ｃｓｉが十分に小さいと考えれば、次式（４）に示すように、ゲート酸化膜２２の容量値Ｃｏｘで近似できる。
Ｃｓ≒Ｃｏｘ ・・・（４）

すなわち、電荷蓄積領域２４の単位面積当たりの容量値Ｃｂと、電荷蓄積領域２５の単位面積当たりの容量値Ｃｓとの大小関係は、Ｃｂ＜Ｃｓとなり、電荷蓄積領域を基板表面から基板中へ埋め込むことによって容量値が小さくなる。逆に言うと、電荷蓄積領域を基板中から基板表面へ持ってくることによって容量値が大きくなる。

（材料的に単位面積当たりの容量値を増やす方法についての説明）
単位面積当たりのゲート酸化膜２２の容量値Ｃｏｘは次式（５）で表される。
Ｃｏｘ＝εｏｘ／ｔｏｘ ・・・（５）
ここで、εｏｘはゲート酸化膜２２の誘電率、ｔｏｘはゲート酸化膜２２の膜厚である。

ゲート酸化膜２２の膜厚ｔｏｘは、耐圧やリーク量の観点でも重要であるが、同じ膜厚でも誘電率の高い材料（Ｈｉｇｈ−ｋ材料）を使用することで、単位面積当たりの容量値Ｃｏｘを増やすことができる。誘電率の高い材料としては、たとえば次の材料を挙げることができる。
Ｓｉ_３Ｎ_４ ： 比誘電率７
Ｔａ_２Ｏ_５ ： 比誘電率２６
ＨｆＯ_２ ： 比誘電率２５
ＺｒＯ_２ ： 比誘電率２５

真空の誘電率と比誘電率の積がそれぞれの材料の誘電率となるので、ＳｉＯ_２（比誘電率３．９）との比誘電率の比率を考えると、単位面積当たりの容量値の増加分を見積ることができる。例えば表面型ＭＯＳキャパシタを想定して、ＳｉＯ_２の代わりに同じ膜厚のＳｉ_３Ｎ_４を使用すると、単位面積当たりの容量値が１．８倍、Ｔａ_２Ｏ_５を使用すると、単位面積当たりの容量値が６．７倍に増加する。

（構造的に単位面積当たりの容量値を増やす方法についての説明）
また、構造的には、複数のキャパシタ構造を組み合わせることにより、単位面積当たりの容量値を増やすことができる。その組合せ構造の一例として、図５に示す構造、即ち、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタとを組み合わせた構造Ａや、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとを組み合わせた構造Ｂを挙げることができる。

先ず、組合せ構造Ａについて説明する。例えば、Ｎ型半導体基板５１上にＰ型ウェル５２が形成されている。Ｐ型ウェル５２の表層部に中間電極となるＮ＋型半導体領域４１が形成され、下部電極となるＰ型ウェル５２との間でジャンクション型ＭＯＳキャパシタが形成される。更に、基板表面上に絶縁膜５３を介して上部電極４２が配置されることで、前記ジャンクション型ＭＯＳキャパシタと並列にプレーナ型ＭＯＳキャパシタが形成される。つまり、第２の電荷蓄積部４０は、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタの並列接続で形成される。

次に、組合せ構造Ｂについて説明する。第１の電荷蓄積部３０については、組合せ構造Ａの場合と同じプレーナ型ＭＯＳキャパシタである。第２の電荷蓄積部４０については、素子分離絶縁膜５５、５６で区分された領域にプレーナ型ＭＯＳキャパシタが形成され、さらに上層に並列接続でスタック型キャパシタが形成される。

具体的には、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して中間電極４５が形成されている。この構造は、プレーナ型ＭＯＳキャパシタの構造である。更に、中間電極４５上に容量絶縁膜４６を介して上部電極４７が形成されている。この構造は、スタック型キャパシタの構造である。中間電極４５は、配線５７によってＮ＋型半導体領域４１と電気的に接続されている。

この組合せ構造Ｂによれば、即ち、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとの組合せ構造によれば、より単位面積当たりの容量値が大きいキャパシタを形成することができる。

（第２の電荷蓄積部の他の構造例）
図６及び図７に、第２の電荷蓄積部４０の他の構造例を示す。図６及び図７において、図５と同等部位には同一符号を付して示している。

図６Ａは、プレーナ型ＭＯＳキャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するプレーナ型ＭＯＳキャパシタは、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して上部電極４５が形成された構造となっている。

図６Ｂは、スタック型キャパシタ１の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ１は、素子分離絶縁膜５５の上に下部電極４５が形成され、当該下部電極４５の上に容量絶縁膜４６を介して上部電極４７が形成された構造となっている。

図７Ａは、スタック型キャパシタ２の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ２は、断面Ｕ字形の下部電極４５がＮ＋型半導体領域４１に対して電気的に接続され、この下部電極４５の内側に容量絶縁膜４６を介して上部電極４７が挿入された構造となっている。

このスタック型キャパシタ２の構造の場合、上部電極４７には電源電圧が印加、あるいは接地される。断面Ｕ字形の下部電極４５と、当該下部電極４５の内側に埋め込まれた上部電極４７とを含むスタック型キャパシタ２によれば、通常のスタック型キャパシタ、例えば、スタック型キャパシタ１よりも静電容量に寄与する対向面積を大きくとれる利点がある。

図７Ｂは、トレンチ型キャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するトレンチ型キャパシタは、Ｐ型ウェル５２を貫通して基板５１に達するようなトレンチ４８が形成されており、このトレンチ４８内にキャパシタが形成されるようになっている。

具体的には、トレンチ４８の内壁に下部電極となるＮ＋（または、Ｐ＋）型半導体領域４３が形成され、当該半導体領域４３の内壁に容量絶縁膜４４が被覆され、当該容量絶縁膜４４を介して上部電極４５が埋め込まれた構造となっている。

更に、第２の電荷蓄積部４０については、容量絶縁膜の一部もしくは全部がシリコン酸化膜よりも誘電率の高い材料によって構成された、プレーナ型ＭＯＳキャパシタ、ジャンクション型キャパシタ、スタック型キャパシタ、トレンチ型キャパシタ単体もしくはそれらの組み合わせによって構成される。シリコン酸化膜（ＳｉＯ_２）よりも誘電率の高い材料としては、Ｓｉ_３Ｎ_４、Ｔａ_２０_５、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ₃、ＴｉＯ₂等を挙げることができる。

以上、図６及び図７に基づいて、第２の電荷蓄積部４０の構造の一例について説明したが、第２の電荷蓄積部４０の構造としてはこれらの構造例に限られるものではなく、ＤＲＡＭのメモリキャパシタなどで容量を高めるために、これまで開発された様々な方法を採用することが出来る。

（電荷蓄積部への光の漏れ込みを抑制する方法についての説明）
次に、図８乃至図１０を参照して、第１の電荷蓄積部３０及び第２の電荷蓄積部４０への光の漏れ込みを抑制する方法について説明する。

図８は、図５Ｂのキャパシタ構造に対して、第１の電荷蓄積部３０及び第２の電荷蓄積部４０への光の漏れ込みを抑制するようにしたキャパシタ構造の例を示している。

図８のキャパシタ構造は、図５Ｂのキャパシタ構造と比較して、上部電極４７の材質、及び、遮光膜５８が設けられている点が異なる。

上部電極４７及び遮光膜５８は、例えば、W（タングステン）等の遮光性を有する金属膜により構成される。あるいは、上部電極４７及び遮光膜５８は、Ｗ／ＴｉＮ／Ｔｉ、Ａｌ／ＴｉＮ／Ｔｉ、Ｃｕ／ＴａＮ等、バリアメタルを施した金属膜により構成することも可能である。

上部電極４７は、第２の電荷蓄積部４０の電極のうち単位画素に光が入射する側（以下、入射側と称する）に最も近い位置に配置されており、単位画素に入射する光に対する遮光膜としても機能する。従って、上部電極４７により、第２の電荷蓄積部４０への光の漏れ込みが抑制され、スミア等の偽信号の発生を抑制することができる。

また、遮光膜として用いている金属膜の一部を上部電極４７として用いることにより、効率的に第２の電荷蓄積部４０の容量を増やし、画像のダイナミックレンジを拡大することができる。

なお、上部電極４７は、例えば、図示せぬ配線等により、Ｐ＋（または、Ｎ＋）型半導体領域４３に接続されるとともに、所定の電源電圧が印加、あるいは接地される。

また、遮光膜５８は、第１の電荷蓄積部３０の電極のうち入射側に最も近い位置に配置されているゲート電極３３より入射側に近い位置に、ゲート電極３３を覆うように配置されている。従って、遮光膜５８により、第１の電荷蓄積部３０への光の漏れ込みが抑制され、スミア等の偽信号の発生を抑制することができる。

さらに、上部電極４７と遮光膜５８は、単位画素内において離間して配置されるとともに、同電位に設定する必要がない。従って、上部電極４７と遮光膜５８の配置の自由度が高くなり、レイアウトの設計が容易になる。

なお、図９に示されるように、遮光膜５８を、ゲート電極ＳＧだけでなく、隣接するゲート電極ＣＧの上部の一部にオーバーラップさせるようにしてもよい。

また、図１０に示されるように、上部電極４７を、中間電極４５の側面まで覆うようにしてもよい。これにより、第２の電荷蓄積部４０への光の漏れ込みをさらに抑制することが可能になる。

同様に、図１０に示されるように、遮光膜５８を、ゲート電極ＳＧ及びゲート電極ＣＧの側面まで覆うようにしてもよい。これにより、第１の電荷蓄積部３０への光の漏れ込みをさらに抑制することが可能になる。

なお、図５Ｂのキャパシタ構造以外の他のキャパシタ構造に対しても、同様の方法により、第１の電荷蓄積部３０及び第２の電荷蓄積部４０への光の漏れ込みを抑制するようにすることが可能である。

（電荷蓄積部からのリーク電流を抑制する方法）
次に、図１１乃至図１７を参照して、第２の電荷蓄積部４０からのリーク電流（より正確にはゲートリーク電流）を抑制する方法について説明する。

図１１は、図８（図５Ｂ）のキャパシタ構造に対して、第２の電荷蓄積部４０からのリーク電流を抑制するようにしたキャパシタ構造の例を示している。

図１１のキャパシタ構造は、図８のキャパシタ構造と比較して、上部電極４７及び遮光膜５８が２層構造になっている点が異なる。

上部電極４７の容量絶縁膜４６と隣接する第１層４７Ａは、第２層４７Ｂと比較して、仕事関数（ＷＦ）が高く、遮光性の低い金属膜により構成される。逆に、第２層４７Ｂは、第１層４７Ａと比較して、仕事関数が低く、遮光性の高い金属膜により構成される。具体的には、例えば、第１層４７ＡがＴｉＮにより構成され、第２層４７ＢがＷにより構成される。

図１２は、図１３に示されるキャパシタ構造の電極１０１及び容量絶縁膜１０２の材料を変化させたときのＥＯＴ（Equivalent Oxide Thickness）−Ｊｇ特性の測定結果の例を示している。

図１２の特性１１１は、電極１０１をＷの金属膜により構成し、容量絶縁膜１０２をＮＯ（酸化窒素）膜により構成した場合のＥＯＴ−Ｊｇ特性を示している。特性１１２は、電極１０１をＷの金属膜により構成し、容量絶縁膜１０２をＨｉｇｈ−ｋ（高誘電率ゲート絶縁膜）により構成した場合のＥＯＴ−Ｊｇ特性を示している。特性１１３は、電極１０１を、図１３に示されるように、図１１の上部電極４７と同様にＴｉＮとＷの２層構造の金属膜により構成し、容量絶縁膜１０２をＨｉｇｈ−ｋにより構成した場合のＥＯＴ−Ｊｇ特性を示している。

このＥＯＴ−Ｊｇ特性の測定結果から、容量絶縁膜１０２をＮＯ膜よりＨｉｇｈ−ｋにした方が、リーク電流が小さくなることが分かる。さらに、電極１０１をＷの１層構造よりＴｉＮとＷの２層構造にした方が、リーク電流が小さくなることが分かる。

ここで、図１４を参照して、電極１０１をＴｉＮとＷの２層構造にすることにより、リーク電流が減少する理由を簡単に説明する。

図１４は、電極１０１をＷの１層構造にした場合とＴｉＮとＷの２層構造にした場合の電極１０１とシリコン基板との間のポテンシャル図を示している。左側が電極１０１をＷの１層構造にした場合のポテンシャル図を示し、右側がＴｉＮとＷの２層構造にした場合のポテンシャル図を示している。なお、この例では、容量絶縁膜１０２としてＨｆＯ_２を用いた例を示している。

仕事関数（ＷＦ）は、Ｗが４.５ｅＶであるのに対し、ＴｉＮが４．７ｅＶであり、ＴｉＮの方が高い。従って、図１４に示されるように、ＷとＨｆＯ_２の間の障壁より、ＴｉＮとＨｆＯ_２の間の障壁の方が高くなる。これにより、電極１０１をＴｉＮとＷの２層構造にした方が、Ｗの１層構造にした場合よりも、容量絶縁膜１０２を通過して電極１０１とシリコン基板の間を移動する電荷量が減り、リーク電流が小さくなる。

従って、図１１に示されるように、第２の電荷蓄積部４０の上部電極４７を、ＴｉNからなる第１層４７ＡとＷからなる第２層４７Ｂの２層構造にすることにより、第２の電荷蓄積部４０からのリーク電流を抑制することができる。

なお、第１層４７Ａが厚くなるほどリーク電流が減少する一方、第２の電荷蓄積部４０に漏れ込む光の量が増える。従って、第１層４７Ａの厚さは、リーク電流と光の漏れ込み量のトレードオフを考慮して決定され、例えば、２〜５０ｎｍに設定される。

遮光膜５８も、上部電極４７と同様に、ＴｉＮからなる第１層５８ＡとＷからなる第２層５８Ｂにより構成される。なお、遮光膜５８は、必ずしも２層構造にする必要はない。

また、図１５に示されるように、図９のキャパシタ構造についても同様に、上部電極４７及び遮光膜５８を２層構造にするようにしてもよい。さらに、図１６に示されるように、図１０のキャパシタ構造についても同様に、上部電極４７及び遮光膜５８を２層構造にするようにしてもよい。

図１７は、参考までに、波長が７００ｎｍの光に対する各材料の金属膜の透過率を測定したデータである。横軸が、膜厚（単位はｎｍ）を示し、縦軸は透過率（単位はｄＢ）を示している。

上述したように、上部電極４７の第１層４７Ａと第２層４７Ｂに用いる材料は、図１７に示されるような透過率のデータと、仕事関数のデータに基づいて、第１層４７Ａが、第２層４７Ｂより、仕事関数が高く、遮光性の低い金属膜により構成するようにすることが望ましい。

なお、図５Ｂのキャパシタ構造以外の他のキャパシタ構造に対しても、同様の方法により、第２の電荷蓄積部４０からのリーク電流を抑制することが可能である。

［２−３．電荷蓄積部の製造プロセス］
次に、図１８乃至図２９を参照して、図８の第１の電荷蓄積部３０及び第２の電荷蓄積部４０の製造プロセスについて説明する。

まず、図１８に示されるように、素子分離形成工程が行われる。これにより、半導体基板（Ｐ型ウェル５２）に素子分離絶縁膜５５，５６が形成される。

次に、図１９に示されるように、犠牲酸化工程が行われる。これにより、Ｐ型ウェル５２の表面に犠牲酸化膜２０１が成膜される。

次に、図２０に示されるように、ゲート形成前のイオン注入（イオンインプランテーション（Ｉ／Ｉ））工程が行われる。これにより、Ｐ型ウェル５２の表層部に、Ｎ型半導体領域３１とＰ−型半導体領域３２からなる２層の半導体領域が形成される。また、Ｐ型ウェル５２の表層部に、Ｎ＋型半導体領域４３が形成される。

次に、図２１に示されるように、ゲート酸化工程が行われる。これにより、Ｐ型ウェル５２の表面から犠牲酸化膜２０１が除去され、容量絶縁膜４４及び絶縁膜５３が成膜される。

次に、図２２に示されるように、ゲート電極形成（デポジション）工程が行われる。これにより、ゲート電極３３及び中間電極４５を形成するためのシリコン膜２０２が成膜される。

次に、図２３に示されるように、ゲート電極形成（エッチング）工程が行われる。これにより、シリコン膜２０２がエッチングにより加工され、ゲート電極３３及び中間電極４５が形成される。

次に、図２４に示されるように、ゲート形成後のイオン注入（Ｉ／Ｉ）工程が行われる。これにより、Ｐ型ウェル５２の表層部に、Ｎ＋型半導体領域４１が形成される。

次に、図２５に示されるように、絶縁膜形成（デポジション）工程が行われる。これにより、容量絶縁膜４６を形成するための絶縁膜２０３が成膜される。絶縁膜２０３は、例えば、Ｈｉｇｈ−ｋにより構成される。

次に、図２６に示されるように、遮光膜形成（デポジション）工程が行われる。これにより、上部電極４７及び遮光膜５８を形成するための遮光膜２０４が成膜される。なお、遮光膜５８は、例えば、W等の遮光性を有する金属膜、または、Ｗ／ＴｉＮ／Ｔｉ、Ａｌ／ＴｉＮ／Ｔｉ、Ｃｕ／ＴａＮ等、バリアメタルを施した金属膜により構成される。なお、遮光膜２０４にＣｕを用いる場合には、遮光膜２０４の上、下、または、上下にＳｉＮ、ＳｉＣ、ＳｉＣＮ等からなる拡散防止膜を設けるようにすることが望ましい。

次に、図２７に示されるように、遮光膜形成（エッチング）工程が行われる。これにより、絶縁膜２０３及び遮光膜２０４がエッチングにより加工され、容量絶縁膜４６、上部電極４７、及び、遮光膜５８が形成される。

次に、図２８に示されるように、層間絶縁膜形成（デポジション）工程が行われる。これにより、層間絶縁膜２０５が成膜される。

次に、図２９に示されるように、配線層形成工程が行われる。これにより、層間絶縁膜２０５にコンタクトホールが形成された後、配線５７等の配線が形成される。なお、配線５７は、例えば、Ｃｕ、Ａｌ、Ｗ等により構成される。

以上のようにして、第１の電荷蓄積部３０及び第２の電荷蓄積部４０が形成される。

＜３．実施例＞
以下に、画素内に第１の電荷蓄積部３０、及び、第２の電荷蓄積部４０を有する単位画素についての具体的な実施例について説明する。

（単位画素６０Ａの回路構成）
図３０は、本技術を適用した単位画素６０Ａの回路構成を示す回路図である。図３０に示すように、単位画素６０Ａは、光を受光して光電荷を生成しかつ蓄積する光電変換部として、例えば、ＰＮ接合のフォトダイオード６１を有している。フォトダイオード６１は、受光した光量に応じた光電荷を生成しかつ蓄積する。

単位画素６０Ａは更に、例えば、第１の転送ゲート部６２、第２の転送ゲート部６３、第３の転送ゲート部６４、リセットゲート部６５、第１の電荷蓄積部６６、第２の電荷蓄積部６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０を有している。

上記の構成の単位画素６０Ａにおいて、第１、第２の電荷蓄積部６６、６７は、先述した第１、第２の電荷蓄積部に相当する。すなわち、第１の電荷蓄積部６６は、回路的に、第１の転送ゲート部６２と第２の転送ゲート部６３との間に、埋め込み型ＭＯＳキャパシタとして設けられている。第１の電荷蓄積部６６のゲート電極には、駆動信号ＳＧ（以下、転送信号ＳＧとも称する）が印加される。第２の電荷蓄積部６７は、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。第１、第２の電荷蓄積部６６、６７のレイアウトや断面構造の詳細については後述する。

単位画素６０Ａに対して、図１の画素駆動線１６として、複数の駆動線が例えば画素行毎に配線される。そして、図１の垂直駆動部１２から画素駆動線１６の複数の駆動線を通して、各種の駆動信号ＴＧ、ＳＧ、ＦＧ、ＣＧ、ＲＳＴ、ＳＥＬ、ＰＧが供給される。これらの駆動信号ＴＧ、ＳＧ、ＦＧ、ＣＧ、ＲＳＴ、ＳＥＬ、ＰＧは、上記の構成においては、各トランジスタがＮＭＯＳトランジスタであるため、高レベル（例えば、電源電圧Ｖ_DD）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。

駆動信号ＴＧは、第１の転送ゲート部６２のゲート電極に転送信号として印加される。
第１の転送ゲート部６２は、回路的に、フォトダイオード６１と第１の電荷蓄積部６６との間に接続されている。そして、第１の転送ゲート部６２は、駆動信号ＴＧ（以下、転送信号ＴＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード６１に蓄積されている光電荷を第１の電荷蓄積部６６に転送する。第１の転送ゲート部６２によって転送された光電荷は、第１の電荷蓄積部６６に一時的に蓄積される。

駆動信号ＦＧは、第２の転送ゲート部６３のゲート電極に転送信号として印加される。
第２の転送ゲート部６３は、回路的に、第１の電荷蓄積部６６と、増幅トランジスタ６８のゲート電極が接続されたフローティングディフュージョン部（以下、「ＦＤ部」と記述する）７１との間に接続されている。ＦＤ部７１は、光電荷を電気信号、例えば電圧信号に変換して出力する。そして、第２の転送ゲート部６３は、駆動信号ＦＧ（以下、転送信号ＦＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。

駆動信号ＣＧは、第３の転送ゲート部６４のゲート電極に転送信号として印加される。
第３の転送ゲート部６４は、回路的に、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。そして、第３の転送ゲート部６４は、駆動信号ＣＧ（以下、転送信号ＣＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部６６と第２の電荷蓄積部６７のポテンシャルを結合する。

駆動信号ＲＳＴは、リセットゲート部６５のゲート電極にリセット信号として印加される。リセットゲート部６５は、回路的に、一方のソース／ドレイン領域がリセット電圧Ｖ_DRに、他方のソース／ドレイン領域がＦＤ部７１にそれぞれ接続されている。そして、リセットゲート部６５は、駆動信号ＲＳＴ（以下、リセット信号ＲＳＴとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ部７１の電位をリセット電圧Ｖ_DRのレベルにリセットする。

増幅トランジスタ６８は、回路的に、ゲート電極がＦＤ部７１に接続され、ドレイン電極が電源電圧Ｖ_DDに接続されており、フォトダイオード６１での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６８は、ソース電極が選択トランジスタ６９を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源８０とソースフォロワ回路を構成する。

駆動信号ＳＥＬは、選択トランジスタ６９のゲート電極に選択信号として印加される。
選択トランジスタ６９は、回路的に、増幅トランジスタ６８のソース電極と垂直信号線１７との間に接続されている。そして、選択トランジスタ６９は、駆動信号ＳＥＬ（以下、選択信号ＳＥＬとも称する）がアクティブ状態になるとこれに応答して導通状態となり、単位画素６０Ａを選択状態として増幅トランジスタ６８から出力される画素信号を垂直信号線１７に接続する。

駆動信号ＰＧは、電荷排出ゲート部７０のゲート電極に電荷排出制御信号として印加される。電荷排出ゲート部７０は、回路的に、フォトダイオード６１と電荷排出部（例えば、電源電圧Ｖ_DD）との間に接続されている。そして、電荷排出ゲート部７０は、駆動信号ＰＧ（以下、電荷排出制御信号ＰＧとも称する）がアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード６１から予め定められた所定量もしくはフォトダイオード６１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。

電荷排出ゲート部７０は次の目的で設けられる。すなわち、光電荷の蓄積を行わない期間に電荷排出ゲート部７０を導通状態にすることで、フォトダイオード６１が光電荷で飽和し、その飽和電荷量を超えた電荷が第１、第２の電荷蓄積部６６、６７や周辺画素へ溢れ出すのを回避するためである。

（単位画素６０Ａの画素構造）
図３１は、単位画素６０Ａの画素構造を示す概略図であり、図中、図３０と同等部位には同一符号を付して示している。尚、図３１には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。

図３１において、Ｂ−Ｂ´矢視断面図から明らかなように、フォトダイオード（ＰＤ）６１は、半導体基板５１上のＰ型ウェル５２内にＮ型半導体領域６１１が形成されてなるＰＮ接合のダイオード構成となっている。このフォトダイオード６１は、その表層部にＰ型半導体領域６１２が形成されることで、空乏端を界面から離した埋め込み型フォトダイオード（所謂、ＨＡＤ(Hole Accumulation Diode)センサ構造）となっている。

第１の転送ゲート部６２は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６２１を有するとともに、基板表層部にＰ−型半導体領域６２２が形成された構成となっている。Ｐ−型半導体領域６２２は、当該半導体領域６２２が形成されない場合に比較して、ゲート電極６２１の下のポテンシャルを若干深くする。これにより、Ｂ−Ｂ´矢視断面図から明らかなように、Ｐ−型半導体領域６２２は、フォトダイオード６１から溢れた所定量以上の光電荷、具体的には、フォトダイオード６１の飽和電荷量を超えた光電荷を第１の電荷蓄積部６６に転送するオーバーフローパスを形成している。

第１の電荷蓄積部６６は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６６１を有し、当該ゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、第１の電荷蓄積部６６は、ゲート電極６６１の下のＰ型ウェル５２内に形成されたＮ型半導体領域６６２と、その表層部に形成されたＰ−型半導体領域６６３とからなる埋め込み型ＭＯＳキャパシタによって構成されている。

第２の転送ゲート部６３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６３１を有している。第２の転送ゲート部６３は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、ＦＤ部７１となるＮ＋型半導体領域７１１を他方のソース／ドレイン領域としている。

従って、単位画素６０Ａは、第１の電荷蓄積部６６が、第１、第２の転送ゲート部６２、６３に隣接して形成されるゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成された画素構造となっている。

第３の転送ゲート部６４は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６４１を有している。第３の転送ゲート部６４は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、基板表層部に形成されたＮ＋型半導体領域６４２を他方のソース／ドレイン領域としている。

第３の転送ゲート部６４のＮ＋型半導体領域６４２には、第２の電荷蓄積部６７の一端が電気的に接続されている。第２の電荷蓄積部６７の他端は、負側電源（例えば、グランド）に接続されている。

そして、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第３の転送ゲート部６４は、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合または分割する作用を為す。

また、第３の転送ゲート部６４は、チャネル部の表層部にＮ−型半導体領域６４３が形成された構造となっている。このＮ−型半導体領域６４３は、当該半導体領域６４３が形成されない場合に比較してゲート電極６４１の下のポテンシャルを若干深くする。これにより、Ａ−Ａ´矢視断面図から明らかなように、Ｎ−型半導体領域６４３は、第１の電荷蓄積部６６の飽和電荷量を超えた光電荷を第２の電荷蓄積部６７に転送するオーバーフローパスを形成している。

ここで、第１、第３の転送ゲート部６２、６４の下に形成されるオーバーフローパスについては、第１の蓄積電荷部６６に蓄積された光電荷が、フォトダイオード６１には漏れ込まずに、第２の蓄積電荷部６７に転送されるように形成されることが重要である。

このように、単位画素６０Ａにおいて、第３の転送ゲート部６４のゲート電極６４１の下にオーバーフローパスを持つことで、高照度時にフォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７にも蓄積することができる。具体的には、第３の転送ゲート部６４の非導通状態においても、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送し、第２の電荷蓄積部６７に蓄積することができる。これにより、フォトダイオード６１の飽和電荷量より第１の電荷蓄積部の飽和電荷量を小さく設定することが出来る。

（単位画素６０Ａの回路動作）
次に、図３２のタイミングチャート及び図３３乃至図４０のポテンシャル図を参照して、単位画素６０Ａの回路動作について説明する。

図３２は、単位画素６０Ａの選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧのタイミングチャートを示している。また、図３３乃至図４０は、それぞれ図３２のタイミングチャートの時刻ｔａ乃至ｔｈにおけるＮ行目の単位画素６０Ａのポテンシャルの状態を示している。

まず、時刻ｔ１において、電荷排出制御信号ＰＧがアクティブ状態のまま、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧが、全画素同時にアクティブ状態になる。これにより、選択トランジスタ６９、リセットゲート部６５、第３の転送ゲート部６４、第１の電荷蓄積部６６のゲート電極６６１、第２の転送ゲート部６３、及び、電荷排出ゲート部７０が導通状態になる。

図３３は、時刻ｔ１と時刻ｔ２の間の時刻ｔａにおける単位画素６０Ａのポテンシャルの状態を示している。このように、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合されるともに、結合された領域がリセットされる。

その後、リセット信号ＲＳＴ、選択信号ＳＥＬ及び転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順に、全画素同時に非アクティブ状態になる。そして、時刻ｔ２において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となる。これにより、全画素共通の露光期間に入る。

図３４は、時刻ｔ２と時刻ｔ３の間の時刻ｔｂにおける単位画素６０Ａのポテンシャルの状態を示している。このように、フォトダイオード６１に光電荷が蓄積されるとともに、高照度時の場合、フォトダイオード６１から溢れた光電荷が、第１の転送ゲート部６２のオーバーフローパスを介して、第１の電荷蓄積部６６に蓄積される。更に、第１の電荷蓄積部６６が飽和した場合、第１の電荷蓄積部６６から溢れた光電荷が、第３の転送ゲート部６４のオーバーフローパスを介して、第２の電荷蓄積部６７に蓄積される。なお、低照度時の場合は、フォトダイオード６１のみで光電荷の蓄積が行われる。

次に、時刻ｔ３において、転送信号ＴＧ及び転送信号ＳＧがアクティブ状態になり、第１の転送ゲート部６２および第１の電荷蓄積部６６のゲート電極６６１が導通状態になる。

図３５は、時刻ｔ３と時刻ｔ４の間の時刻ｔｃにおける単位画素６０Ａのポテンシャルの状態を示している。このように、フォトダイオード６１に蓄積された光電荷が第１の電荷蓄積部６６に転送され、第１の電荷蓄積部６６に蓄積される。

次に、時刻ｔ４において、全画素同時に転送信号ＴＧが非アクティブ状態になると同時に、電荷排出制御信号ＰＧがアクティブ状態になる。そして、第１の転送ゲート部６２が非導通状態となると同時に、電荷排出ゲート部７０が導通状態になる。これにより、全画素共通の露光期間が終了する。

その後、転送信号ＳＧも非アクティブ状態になり、第１の電荷蓄積部６６のゲート電極６６１が非導通状態になり、第１の電荷蓄積部６６のポテンシャルが元に戻る。このとき、第１の電荷蓄積部６６の蓄積電荷量が飽和電荷量を超えている場合、第１の電荷蓄積部６６から溢れた光電荷が、第３の転送ゲート部６４のオーバーフローパスを介して、第２の電荷蓄積部６７に転送される。

そして、全画素共通の露光期間が終了した後、１行ずつ順番に蓄積された光電荷の読み出しが行われる。

具体的には、時刻ｔ５において、Ｎ行目の選択信号ＳＥＬがアクティブ状態になり、Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０Ａが選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、時刻ｔ６において、リセット信号ＲＳＴが非アクティブ状態になる。

図３６は、時刻ｔ６と時刻ｔ７の間の時刻ｔｄにおける単位画素６０Ａのポテンシャルの状態を示している。この状態におけるＦＤ部７１の電位が、第１のリセットレベルＮ１として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。

次に、時刻ｔ７において、転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となる。

図３７は、時刻ｔ７と時刻ｔ８の間の時刻ｔｅにおける単位画素６０Ａのポテンシャルの状態を示している。このように、第１の電荷蓄積部６６に蓄積されている光電荷がＦＤ部７１に転送される。

次に、時刻ｔ８において、転送信号ＦＧが非アクティブ状態になり、第２の転送ゲート部６３が非導通状態となる。

図３８は、時刻ｔ８と時刻ｔ９の間の時刻ｔｆにおける単位画素６０Ａのポテンシャルの状態を示している。この状態におけるＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ１として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。

次に、時刻ｔ９において、転送信号ＣＧ、ＳＧ、ＦＧが同時にアクティブ状態になり、第３の転送ゲート部６４、第１の電荷蓄積部６６のゲート電極６６１、及び、第２の転送ゲート部６３が共に導通状態となる。

図３９は、時刻ｔ９と時刻ｔ１０の間の時刻ｔｇにおける単位画素６０Ａのポテンシャルの状態を示している。このように、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合され、結合された全領域に亘って光電荷が蓄積される。そして、この光電荷が第２の信号レベルＳ２として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。

次に、時刻ｔ１０において、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態となる。これにより、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合された領域がリセットされる。

次に、時刻ｔ１１において、リセット信号が非アクティブ状態となり、リセットゲート部６５が非導通状態となる。

図４０は、時刻ｔ１１と時刻ｔ１２の間の時刻ｔｈにおける単位電荷６０Ａのポテンシャルの状態を示している。この状態におけるポテンシャルが結合された領域の電位が第２のリセットレベルＮ２として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。

次に、時刻ｔ１２において、Ｎ行目の選択信号ＳＥＬが非アクティブ状態になり、Ｎ行目の選択トランジスタ６９が非導通状態になることで、Ｎ行目の単位画素６０Ａが非選択状態となる。

その後、転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順番で非アクティブ状態にし、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第３の転送ゲート部６４を非導通状態にする。

なお、転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順番で非アクティブ状態にするのは、第１の電荷蓄積部６６のゲート電極６６１が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部６７に蓄積するためである。ＦＤ部７１とは異なり、第２の電荷蓄積部６７だけでリセットすることはないため、前記チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。

上述した一連の回路動作により、単位画素６０Ａから垂直信号線１７に対して、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、第２のリセットレベルＮ２が順に出力されることになる。このようにして順に出力される第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２に対して、後段の信号処理部で所定の信号処理が行われる。その信号処理の詳細については後述する。

以上のように、単位画素６０Ａによれば、第１の電荷蓄積部６６として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部６７として第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。
逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。

しかも、全画素同時読出しの際に、低照度時の光電荷が暗時特性の良い第１の電荷蓄積部６６に蓄積される一方、高照度時の光電荷が暗時特性の悪い第２の電荷蓄積部６７に蓄積される。従って、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。

（変形例１）
図４１は、単位画素６０Ａの変形例１に係る単位画素６０Ａ１の回路構成を示す回路図であり、図中、図３０と同等部位には同一符号を付して示している。

本変形例１に係る単位画素６０Ａ１は、単位画素６０Ａに対して、電荷排出ゲート部７０が省略されている点で相違している。

例えば、光電荷の蓄積を行わない期間に、他の方法でフォトダイオード６１の飽和を防止する場合、或いは、フォトダイオード６１が光電荷で飽和する恐れがない場合、このように電荷排出ゲート部７０を省略することが可能である。

（変形例２）
図４２は、単位画素６０Ａの変形例２に係る単位画素６０Ａ２の回路構成を示す回路図であり、図中、図３０と同等部位には同一符号を付して示している。

本変形例２に係る単位画素６０Ａ２は、単位画素６０Ａに対して、選択トランジスタ６９が省略されている点で相違している。そして、単位画素６０Ａ２では、選択トランジスタ６９による画素選択の機能を、リセットゲート部６５のドレイン電極に印加するドレイン電圧ＤＲＮを可変とすることで実現している。

具体的には、リセットゲート部６５のドレイン電極にドレイン電圧ＤＲＮとして高電圧を印加することで、増幅トランジスタ６８が活性化状態となって信号の出力動作を行う。
すなわち、増幅トランジスタ６８は、ドレイン電圧ＤＲＮの切替え動作と相俟って、選択トランジスタとしての作用を為す。選択トランジスタ６９を省略することで、単位画素６０を構成する回路素子を１画素につき１個削減できる利点がある。

図４３は、図３２と同様に、単位画素６０Ａ２の回路動作について、各信号の状態を示すタイミングチャートを示している。

回路動作上、単位画素６０Ａの回路動作の場合と、リセット信号ＲＳＴのタイミングが異なるのみであり、基本的には同じである。

（画素共有）
単位画素６０Ａ、６０Ａ１、６０Ａ２では、画素を構成する回路素子を複数の画素間で共有することが可能である。

図４４は、画素共有の具体例１に係る回路構成を示す回路図である。ここでは、互いに隣接する４つの画素６０Ａ−１〜６０Ａ−４間で画素構成素子の一部を共有する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０Ａ−１〜６０Ａ−４の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。

具体例１では、単位画素６０Ａの画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、増幅トランジスタ６８、及び、選択トランジスタ６９の３つの回路素子が４画素間で共有されている。

図４５は、画素共有の具体例２に係る回路構成を示す回路図である。ここでも、互いに隣接する４つの画素６０Ａ−１〜６０Ａ−４間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０Ａ−１〜６０Ａ−４の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。

具体例２では、変形例２に係る単位画素６０Ａ２の画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、及び、増幅トランジスタ６８の２つの回路素子が４画素間で共有されている。

このように、複数の画素間での回路素子の共有技術を併用することで、単位画素６０Ａと同様の作用効果を得ることができることに加えて、単位画素サイズの省スペース化を図ることができる。そして、省スペース化によって飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。

ここで、第１〜第３の転送ゲート部６２〜６４、及び、第１の電荷蓄積部６６のゲート電極６６１の各電位について説明する。図４６は、基板表面をピニングするため、並びに、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。

第１〜第３の転送ゲート部６２〜６４、及び、第１の電荷蓄積部６６のゲート電極６６１の非導通状態におけるゲート電極の電位については、ゲート酸化膜直下の導電層に関わらず、基板表面をピニング状態にする電位（例えば、負電位）に設定される。こうすることで基板表面をピニング状態にし、暗電流や白点等の暗時特性の改善効果を得ることが出来る。

第２、第３の転送ゲート部６３、６４、及び、第１の電荷蓄積部６６のゲート電極６６１の導通状態における基板表面電位は、リセット電圧Ｖ_DR、即ち、リセットゲート部６５のドレインに印加される電位よりも高い電位になるように設定する。こうすることで、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合することが出来る。

＜４．ノイズ除去処理及び演算処理に関する説明＞
以上説明した単位画素６０Ａ及びその変形例に係る単位画素からは、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２の順に、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２に対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理について説明する。

最初に、例えば、カラム処理部１３に内蔵される、ノイズ除去手段としてのＣＤＳ回路における処理について説明する。ＣＤＳ回路としては、周知の回路構成のものを用いることができ、その回路構成は問わない。

図４７に、カラム処理部１３における、処理例１の場合、及び、処理例２の場合のノイズ除去処理についての説明に供するタイミング図を示す。

（処理例１）
先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号Ｓ１と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号Ｎ１との差分をとる。
更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号Ｓ２と、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７をリセットした後のリセットレベルに基づく電圧信号Ｎ２との差分をとる。第１の差分をＳＮ１、第２の差分をＳＮ２とすると、ＳＮ１＝Ｓ１−Ｎ１、ＳＮ２＝Ｓ２−Ｎ２となる。

このように、処理例１では、先に出力される信号Ｓ１、Ｎ１については、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。後から出力される信号Ｓ２、Ｎ２については、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＣＤＳ処理を行う。但し、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。

（処理例２）
処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。

具体的には、先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号Ｓ１と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号Ｎ１との差分をとる。次に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号Ｓ２と、前フレームにおける電圧信号Ｎ２Ａとの差分をとる。この電圧信号Ｎ２Ａは、前フレームにおけるＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷をリセットした後のリセットレベルに基づく信号である。第１の差分をＳＮ１、第２の差分をＳＮ２とすると、ＳＮ１＝Ｓ１−Ｎ１、ＳＮ２＝Ｓ２−Ｎ２Ａとなる。

このように、処理例２では、後から出力される信号Ｓ２、Ｎ２についても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。この処理例２の場合、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。

（処理例３）
次に、信号処理部１８における演算処理について説明する。まず、前記第１の差分が所定の範囲内となったときに、当該第１の差分と前記第２の差分の比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、当該第２の差分と当該ゲインテーブルの積を第２の差分の演算値として算出する。

ここで、第１の差分をＳＮ１、第２の差分をＳＮ２、ゲインをＧ、第２の差分ＳＮ２の演算値をＳＮ２´とすると、次式（６）、（７）に基づいてゲインＧ、及び、第２の差分ＳＮ２の演算値ＳＮ２´を求めることができる。
Ｇ＝ＳＮ１／ＳＮ２
＝（Ｃｆｄ＋Ｃｇｓ＋Ｃｃａｐ）／Ｃｆｄ ・・・（６）
ＳＮ２´＝Ｇ×ＳＮ２ ・・・（７）
ここで、ＣｆｄはＦＤ部７１の容量値、Ｃｇｓは第１の電荷蓄積部６６の容量値、Ｃｃａｐは第２の電荷蓄積部６７の容量値である。ゲインＧは、容量比と等価である。

入射光量に対する第１の差分ＳＮ１、第２の差分ＳＮ２、及び、第２の差分ＳＮ２の演算値ＳＮ２´の関係を図４８に示す。

次に、図４９Ａに示すように、予め設定された所定の閾値Ｖｔを用いる。所定の閾値Ｖｔは、光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定される。

そして、第１の差分ＳＮ１が所定の閾値Ｖｔを超えない場合は、当該第１の差分ＳＮ１を処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮ１＜Ｖｔの場合に、ＳＮ＝ＳＮ１（ＳＮにＳＮ１を代入）。第１の差分ＳＮ１が所定の閾値Ｖｔを超える場合は、第２の差分ＳＮ２の演算値ＳＮ２´を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮ１の場合に、ＳＮ＝ＳＮ２´（ＳＮにＳＮ２´を代入）。

（処理例４）
次の演算処理では、図４９Ｂに示すように、第１の差分ＳＮ１が所定の範囲内において、第１の差分ＳＮ１の値及び第２の差分ＳＮ２の演算値ＳＮ２´を予め設定された比率において合成し、画素信号ＳＮとして出力する。

例えば、所定の閾値Ｖｔを基準としてその前後の範囲において、下記のように、段階的に、第１の差分ＳＮ１、及び、第２の差分ＳＮ２の演算値ＳＮ２´の合成比率を変化させる。所定の閾値Ｖｔは、先述したように、光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定される値である。

ＳＮ１＜ＳＮ１×０．９０の場合に、ＳＮ=ＳＮ１
Ｖｔ×０．９０≦ＳＮ１＜Ｖｔ×０．９４の場合に、
ＳＮ＝０．９×ＳＮ１＋０．１×ＳＮ２´
Ｖｔ×０．９４≦ＳＮ１＜Ｖｔ×０．９８の場合に、
ＳＮ＝０．７×ＳＮ１＋０．３×ＳＮ２´
Ｖｔ×０．９８≦ＳＮ１＜Ｖｔ×１．０２の場合に、
ＳＮ＝０．５×ＳＮ１＋０．５×ＳＮ２´
Ｖｔ×１．０２≦ＳＮ１＜Ｖｔ×１．０６の場合に、
ＳＮ＝０．３×ＳＮ１＋０．７×ＳＮ２´
Ｖｔ×１．０６≦ＳＮ１＜Ｖｔ×１．１０の場合に、
ＳＮ＝０．１×ＳＮ１＋０．９×ＳＮ２´
Ｖｔ×１．１０≦ＳＮ１の場合に、ＳＮ＝ＳＮ２´

このような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。

＜５．参考例＞
以上説明した実施形態では、単位画素内に２つの電荷蓄積部６６、６７を持ち、第２の電荷蓄積部６７について、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタからなることを主な特徴としている。しかし、２つの電荷蓄積部６６、６７の単位面積当たりの容量値が同等でも、ダイナミックレンジを拡大できる、という効果を得ることができる。このことについて、図５０を参照して説明する。

フォトダイオード６１の露光期間内に、当該フォトダイオード６１の露光期間に対する所定の比率で設定した期間において、第２の転送ゲート部６３を導通状態にすることによって、フォトダイオード６１から溢れた所定量以上の光電荷を排出するようにする。

ここで、フォトダイオード６１における露光期間をＴｐｄとし、フォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７において蓄積する期間をＴｃａｐとする。図５０に示すタイミングチャートで単位画素を動作させ、第２の電荷蓄積部６７での露光期間Ｔｃａｐに制限をかける。この動作により、高照度側の情報を圧縮でき、第２の電荷蓄積部６７の容量値が、第１の電荷蓄積部６６と同等程度と少なくてもダイナミックレンジを拡大することが出来る。

低照度時のノイズ成分、及び、信号成分を読み出した後、一旦ＦＤ部７１をリセットし、第２の電荷蓄積部６７において蓄積した、フォトダイオード６１から溢れた光電荷を高照度側の信号として読み出す。他の実施例とは異なり、一旦ＦＤ部７１をリセットするために高照度側の信号には第１の電荷蓄積部６６で蓄積した光電荷は含まれない。

信号の読出し時に、ＦＤ部７１に転送された光電荷に基づく電圧信号をＳ１、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号をＮ１、第１の差分をＳＮ１とする。また、読み出し直前でＦＤ部７１をリセットした場合のＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号をＳ３とする。更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のリセットレベルもしくはリセット相当レベルの電圧信号をＮ２、第３の差分をＳＮ３、ゲインをＧ、第３の差分ＳＮ３の演算値をＳＮ３´とする。すると、下記のように演算出来る。
ＳＮ１＝Ｓ１−Ｎ１
ＳＮ３＝Ｓ３−Ｎ２
Ｇ＝ＳＮ１／ＳＮ３
＝（Ｃｆｄ＋Ｃｓｇ＋Ｃｃａｐ）／Ｃｆｄ
ＳＮ３´＝Ｇ×ＳＮ３×Ｔｐｄ／Ｔｃａｐ

光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定された所定の閾値をＶｔ、処理対象画素の画素信号をＳＮとするとき、下記のように画素信号ＳＮを出力する。
ＳＮ１＜Ｖｔの場合に、ＳＮ＝ＳＮ１（ＳＮにＳＮ１を代入）
Ｖｔ≦ＳＮ１の場合に、ＳＮ＝ＳＮ３´（ＳＮにＳＮ３´を代入）

＜６．変形例＞
［６−１．フォトダイオード６１のみで光電荷を蓄積する例］
以上の実施例及び変形例では、高照度時にフォトダイオード６１から溢れた光電荷を、第１の転送ゲート部６２のオーバーフローパスを介して第１の蓄積電荷部６６に蓄積し、更に、第３の転送ゲート部６４のオーバーフローパスを介して第２の電荷蓄積部６７に蓄積するようにしている。すなわち、本実施形態の特徴とするところは、高照度時にフォトダイオード６１から溢れた光電荷を、フォトダイオード６１に蓄積するとともに、当該フォトダイオード６１に加えて、第１、第２の蓄積電荷部６６、６７でも蓄積するようにした点にある。

ところが、上述した画素構成では、図５１Ａの動作説明図から明らかなように、光電荷の読出し期間中には露光が出来ない。そこで、光電荷をフォトダイオード６１のみで蓄積する画素構成を変形例として提案する。

この場合でも、フォトダイオード６１から読み出した後の光電荷については、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて蓄積する、という本技術の骨子に変わりは無い。すなわち、フォトダイオード６１から光電荷を読み出した後、第１の電荷蓄積部６６から溢れた光電荷については、第２の電荷蓄積部６７に蓄積する。そのためには、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間にオーバーフローパスが必要であることは勿論である。

このように、光電荷をフォトダイオード６１のみで蓄積する画素構成を採ることで、図５１Ｂの動作説明図に示すように、光電荷の読出し期間中に露光することが出来るため、動画撮像時において露光期間の切れ目のないシームレスな動作を実現することが出来る。
但し、光電荷をフォトダイオード６１のみで蓄積するためダイナミックレンジはフォトダイオード６１の飽和電荷量で制限される。そのため、大幅なダイナミックレンジ拡大は望めない。

しかし、本技術の骨子である、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて光電荷を蓄積することにより、光電荷を蓄積する電荷蓄積部のトータルの面積を小さくすることができる。従って、トータルの面積を小さくできる分だけ、フォトダイオード６１の面積を拡大することが出来るため、間接的にダイナミックレンジを拡大することが出来る。

［６−２．その他の変形例］
また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本技術での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本技術においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、本技術においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。

さらに、以上に示した単位画素におけるデバイス構造の導電型は一例にすぎず、Ｎ型、Ｐ型が逆でも構わない。なお、単位画素中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。

＜７．電子機器＞
本技術は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

図５２は、本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。

図５２に示すように、本技術に係る撮像装置３００は、レンズ群３０１等を含む光学系、撮像素子（撮像デバイス）３０２、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７及び電源系３０８等を有する。そして、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７及び電源系３０８がバスライン３０９を介して相互に接続されている。

レンズ群３０１は、被写体からの入射光（像光）を取り込んで撮像素子３０２の撮像面上に結像する。撮像素子３０２は、レンズ群３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。

表示装置３０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子３０２で撮像された動画または静止画を表示する。記録装置３０６は、撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系３０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６及び操作系３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子３０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０等の固体撮像装置を用いることで、次のような作用効果を得ることができる。

すなわち、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。

また、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保できる、換言すれば、光電荷を蓄積可能な容量値を拡大できる。そして、飽和電荷量をより多く確保できれば、同等の飽和電荷量でよいとすれば、飽和電荷量を多く確保できる分だけ、単位画素サイズを縮小でき、それに伴って多画素化を図ることができる。従って、撮像画像の高画質化を図ることができる。

本技術は上記の説明に限定されない。画素構造、例えばオーバーフローパスや埋め込み型ＭＯＳキャパシタの表層部の導電層に限定はなく、また、回路図、タイミングチャート等も本技術の趣旨を逸脱しない範囲で、様々な変更が可能である。

また、例えば、本技術は以下のような構成も取ることができる。

（１）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
前記電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される
固体撮像装置。
（２）
前記金属膜は２層構造を有し、前記電荷蓄積部の容量絶縁膜に隣接する第１層が、第２層より仕事関数が高く、遮光性が低い
前記（１）に記載の固体撮像装置。
（３）
複数の前記単位画素の一括露光が可能であり、露光期間中に前記光電変換部に蓄積された電荷を前記電荷蓄積部に蓄積する
前記（１）または（２）に記載の固体撮像装置。
（４）
前記電荷蓄積部は、露光期間中に前記光電変換部から溢れた電荷を蓄積する
前記（３）に記載の固体撮像装置。
（５）
前記電荷蓄積部は、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなる第２の電荷蓄積部を含むように構成され、
前記金属膜は、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記入射側に近い方の電極を構成する
前記（４）に記載の固体撮像装置。
（６）
前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とが前記単位画素内において離間して配置される
前記（５）に記載の固体撮像装置。
（７）
前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とは互いに異なる電位に設定される
前記（５）または（６）に記載の固体撮像装置。
（８）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなり前記光電荷を蓄積する第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなり前記光電荷を蓄積する第２の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、
遮光膜を成膜する第１工程と、
前記遮光膜を加工することにより、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極を形成する第２工程と
を含む固体撮像装置の製造方法。
（９）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の前記単位画素に光が入射する入射側に近い電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される固体撮像装置と、
前記単位画素から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。

１０，１０Ａ，１０Ｂ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， １２ 垂直駆動部， １３ カラム処理部， １４ 水平駆動部， １５ システム制御部， １６ 画素駆動線， １７ 垂直信号線， １８ 信号処理部， １９ データ格納部， ３０，６６ 第１の電荷蓄積部， ３３ ゲート電極， ４０，６７ 第２の電荷蓄積部， ４６ 容量絶縁膜， ４７ 上部電極， ４７Ａ 第１層， ４７Ｂ 第２層， ５８ 遮光膜， ５８Ａ 第１層， ５８Ｂ 第２層， ６０Ａ乃至６０Ａ２，６０Ｂ 単位画素， ６１ フォトダイオード， ６２ 第１の転送ゲート部， ６３ 第２の転送ゲート部， ６４ 第３の転送ゲート部， ６５ リセットゲート部， ６８ 増幅トランジスタ， ６９ 選択トランジスタ， ７０ 電荷排出ゲート部， ７１ ＦＤ部（フローティングディフュージョン部）， ２０３ 絶縁膜， ２０４ 遮光膜 ３００ 撮像装置， ３０２ 撮像素子

Claims (9)

1. 受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
   前記電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される
   固体撮像装置。
2. 前記金属膜は２層構造を有し、前記電荷蓄積部の容量絶縁膜に隣接する第１層が、第２層より仕事関数が高く、遮光性が低い
   請求項１に記載の固体撮像装置。
3. 複数の前記単位画素の一括露光が可能であり、露光期間中に前記光電変換部に蓄積された電荷を前記電荷蓄積部に蓄積する
   請求項１に記載の固体撮像装置。
4. 前記電荷蓄積部は、露光期間中に前記光電変換部から溢れた電荷を蓄積する
   請求項３に記載の固体撮像装置。
5. 前記電荷蓄積部は、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなる第２の電荷蓄積部を含むように構成され、
   前記金属膜は、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記入射側に近い方の電極を構成する
   請求項４に記載の固体撮像装置。
6. 前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とが前記単位画素内において離間して配置される
   請求項５に記載の固体撮像装置。
7. 前記第１の電荷蓄積部に対する前記遮光膜と前記第２の電荷蓄積部の前記電極とは互いに異なる電位に設定される
   請求項５に記載の固体撮像装置。
8. 受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなり前記光電荷を蓄積する第１の電荷蓄積部、及び、表面型ＭＯＳキャパシタからなり前記光電荷を蓄積する第２の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、
   遮光膜を成膜する第１工程と、
   前記遮光膜を加工することにより、前記第１の電荷蓄積部に対する遮光膜、及び、前記第２の電荷蓄積部の前記単位画素に光が入射する入射側に近い方の電極を形成する第２工程と
   を含む固体撮像装置の製造方法。
9. 受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の前記単位画素に光が入射する入射側に近い電極のうちの少なくとも一部が遮光膜として機能する金属膜により構成される固体撮像装置と、
   前記単位画素から出力される信号に対して信号処理を行う信号処理部と
   を備える電子機器。

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