TW201203255A - Semiconductor memory device - Google Patents

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Description

201203255 六、發明說明 【發明所屬之技術領域】 本發明有關半導體記憶體裝置。本發明之實施例有關 具有冗餘功能之半導體記億體裝置。 【先前技術】 做爲非揮發性記憶體的實例，快閃記憶體係已知的。 〇 在快閃記憶體中，需透過高壓來將電荷注入至浮動閘極， 且需升壓電路以供寫入及拭除資料之用。由於透過升壓電 路之高壓的產生，快閃記憶體具有高功率消耗之問題。 不僅在快閃記憶體中，而且在其他半導體記億體之 中，記憶體胞格陣列包含其中無法儲存資料的故障記憶體 胞格。因爲當包含故障記憶體胞格時無法準確地儲存資 料，所以使用例如其中故障記憶體胞格係在製造步驟中藉 由雷射來予以切除之方法做爲對策。雷射切除的優點在於 〇 無需改變製程。然而，因爲需檢查步驟以供執行雷射切除 之用，所以需要特別的設備，此將造成其中使操作複雜化 的問題。 做爲要補償故障記憶體胞格之另一方式，具有其中設 置除了主記憶體胞格陣列外之冗餘記憶體胞格陣列的方法 (例如，請參閱專利文獻1)。依據該方法，在主記憶體胞 格陣列中之故障記憶體胞格的位址資料係儲存於冗餘資料 儲存記億體胞格陣列中，且當選擇該故障記憶體胞格時， 冗餘記億體胞格係依據儲存之資料而被讀出，以取代該故 -5- 201203255 障記憶體胞格。 然而，其中儲存故障記億體胞格之位址資料的冗餘資 料儲存記憶體胞格陣列包含與主記憶體胞格陣列之記憶體 胞格相同的記憶體胞格；因此，將減低記憶體裝置應已具 有的記憶體容量。 進一步地，冗餘資料儲存記億體胞格陣列係透過與主 記億體胞格陣列相同的方法而製造，且包含與主記憶體胞 格陣列相同的結構之記憶體胞格，此意指故障記憶體胞格 係如同在主記憶體胞格陣列中一樣常常地產生。因此，冗 餘資料儲存記憶體胞格陣列亦需檢查步驟以供發現故障記 億體胞格之用。 [參考文件] [專利文獻] [專利文獻1 ]日本公開專利申請案第 η 1 1 - 232895 號 【發明內容】 本發明之一模式的目的在於提供一種半導體記憶體裝 置，其中並不選擇故障記憶體胞格，而無需儲存該故障記 憶體胞格的位址資料於主記憶體胞格陣列的記憶體容量之 中。 本發明之一模式係半導體記憶體裝置，其中具有冗餘 控制功能之用以儲存故障記憶體胞格的位址資料之記憶體 驅動器電路係設置以補償記憶體胞格陣列的故障。換言 -6- 201203255 之，在半導體記億體裝置中，上述問題並非藉由儲存故障 記憶體胞格的位址資料於用以儲存資料所設置之記憶體胞 格陣列的一部分之中，而是藉由提供用以儲存故障記憶體 胞格的位址資料之非揮發性記億體於記憶體控制器中，來 加以解決。 儲存故障記憶體胞格的位址資料之記憶體控制器可促 成處理速度的增加，因爲無需爲了要獲得故障記憶體胞格 f) 的位址資料而存取記憶體胞格陣列。 在該半導體記憶體裝置中，諸如解碼器電路之驅動器 電路部包含具有高操作速度的電晶體。例如，包含矽半導 體的絕緣閘極場效應電晶體係包含於該驅動器電路中。 當半導體記憶體裝置中的記憶體胞格陣列包含具有浮 動閘極的電晶體時，可獲得非揮發性記憶體。當記憶體胞 格陣列具有動態隨機存取記憶體（動態 RAM)、靜態 RAM、或強誘電性記憶體的電路結構時，可獲得非揮發性 〇 記憶體。 記憶體胞格陣列虛擬地具有要儲存資料的記憶體區及 用於冗餘之冗餘記憶體區。在其中記憶體區包含故障記憶 體胞格的情況中，係使用冗餘記憶體區中的記憶體胞格做 爲對該故障記憶體胞格之選擇。該半導體記憶體裝置的冗 餘功能係藉由記億體控制器而達成。該記憶體控制器具有 儲存故障記憶體胞格的位址之記憶體。在其中選擇故障記 憶體胞格的情況中，記憶體控制並非操作要選擇故障記億 體胞格’而是操作要選擇冗餘記憶體區中之記憶體胞格。 201203255 記憶體控制器的記憶體可藉由使用如上述之浮動閘極 電晶體而形成，但該記憶體較佳地具有以下結構，因爲非 揮發性記憶體可以以與驅動器電路（邏輯電路）相同的驅動 電壓而操作。 要儲存故障記憶體胞格的位址資料之記憶體可使用二 電晶體及一電容器而形成。特定地，記憶體胞格具有其中 第一電晶體的閘極電極及第二電晶體的汲極電極係電性連 接，且電容器係電性連接至該汲極電極及該閘極電極之電 路結構。在此情況中，藉由使用具有低截止狀態電流的電 晶體於第二電晶體，可長時間地保持電容器中所充電的電 荷，以致使該記憶體可實質地使用做爲非揮發性記憶體。 爲了要加非揮發性記憶體一樣地使用要儲存故障記憶 體胞格的位址資料之記憶體，每一微米的通道寬度之第二 電晶體的截止狀態電流係1 〇 〇 a A / μ m或更低，較佳地係 laA/μηι 或更低，更佳地係 100zA/pm(：lzA(zeptoanipere)係 lxl(T21A)或更低，且仍更佳地係 10ζΑ/μπι或更低。在此 情況中，電容器由於第二電晶體之漏電流而損失的電荷係 可予以忽略的。雖然電容器係如上述地電性連接至第二電 晶體的閘極電極，但只要閘極漏電流（間極絕緣膜的漏電 流）係幾乎可予以忽略即可，電容器的電荷保持特徵係因 爲第二電晶體爲絕緣閘極型MOS電晶體而不受影響。 要儲存故障記億體胞格的位址資料之記憶體係與主記 憶體胞格陣列分離而設置，其之每一者可以以不同的記憶 體元件及不同的記憶體電路而形成。 -8 - 201203255 設置於記憶體控制器中之記憶體胞格陣列並不包含浮 動閘極電晶體，以致無需一定要高壓來將資料寫入至記憶 體；因此，資料可以以正常操作電壓而寫入，且資料可無 需動態RAM所需之再新操作而被儲存。 本發明之一模式的半導體記憶體裝置包含：記憶體胞 格陣列，其中記憶體胞格係以具有字線及位元線的矩陣而 配置，且其具有主記憶體區及冗餘記憶體區；驅動器電 〇 路，其控制字線及位元線的信號；以及記憶體控制器，其 控制驅動器電路的操作。記憶體控制器包含記憶體部及冗 餘位址儲存部，該記憶體部可儲存主記憶體區中之故障記 憶體胞格的位址資料，以及該冗餘位址儲存部可儲存冗餘 記憶體區的位址資料，以致使該冗餘記憶體區中之列係取 代具有故障記憶體胞格之列而被讀出。 記憶體控制器的記憶體部可包含記憶體胞格，其中第 一電晶體的閘極電極及第二電晶體的汲極電極係電性連 Ο 接，且電容器係電性連接至該汲極電極及該閘極電極。此 外，可使用其中第一電晶體的閘極電極及第二電晶體的汲 極電極係電性連接，且電容器係電性連接至該汲極電極及 該閘極電極之記憶體胞格做爲該半導體記憶體裝置的主記 憶體。 第二電晶體的較佳模式包含形成於氧化物半導體層之 中的通道形成區。因而，該第二電晶體的每一微米之通道 寬度的截止狀態電流可爲lOOaA/μιη或更低，較佳地爲 laA/μηι或更低，更佳地爲 ΙΟΟζΑ/μιη或更低，且進一步 201203255 更佳地爲1〇ζΑ/μιη或更低。 在此說明書中，諸如“第一”、“第二”、及“第 三”之順序號碼係針對爲區別元件之便利性而給定，且並 非爲限制數目、配置、及步驟順序而給定，除非另有指 明。 在此說明書中，當組件係“在另一組件之上”或“在 另一組件之下”時，則前者組件可直接形成於後者組件之 上，或再一組件可被設置於其間。 在此說明書中，使用於實施例說明之以單一形式的用 語包含複數個的槪念，除非文脈地明示所打算使用的係單 一形式或複數個的形式。“包含”或“具有”之字語係使 用以表示特徵、數目、步驟、操作、組件、個件、或其組 合之存在，且不排除一或更多個其他的特徵、數目、步 驟、操作、組件、個件、或其組合之存在或添加的可能。 在此說明書中，所使用之包含技術上或科學上的術語 之所有用語具有與具備本發明所屬技術領域中之習知知識 的該等人士所大致瞭解的意義相同之意義。與一般使用之 字典中所界定之用語相同的用語應被闡釋爲包含依據相關 技藝之情況的意義，且不應被觀念地或字義地解讀，除非 在此說明書中明確地界定它們。 具有更高操作速度之半導體記憶體裝置可藉由儲存故 障記憶體胞格的位址資料於記憶體控制器中而被提供，因 爲與具有冗餘功能之習知半導體記憶體裝置中不一樣地， 該故障記憶體胞格的位址資料可無需針對記憶體胞格陣列 -10- 201203255 之存取而獲得。進一步地，要儲存故障記憶體胞格的位址 資料之區域係設置於記憶體胞格陣列的外部’以致可提供 其中不選擇故障記憶體胞格而無需儲存該故障記憶體胞格 的位址資料於記憶體胞格陣列之記憶體容量中的半導體記 憶體裝置。 【實施方式】 C1 在下文中，將參照附圖來敘述本發明之實施例。注意 的是，在此說明書中所揭示之發明並未受限於以下的說 明，且熟習於本項技藝之該等人士將立即理解的是’模式 和細節可以以各式各樣的方式來加以修正，而不會背離本 發明之精神和範疇。因此，在此說明書中所揭示之發明不 應被解讀爲受限於以下實施例的說明。 於實施例中，在使用圖式於說明的情況中’指示相同 組件之符號有時候會共同地使用於不同的圖式之中。在某 〇 些情況中，爲實施例之清楚說明起見，在該等圖式中所描 繪的元件之厚度、寬度、位置的相對關係、及其類似者會 被誇大。 大致地，電壓意指兩點之電位間的差異（亦稱爲電位 差）。然而，在某些情況中，電壓及電位二者之値係使用 伏（V)而表示於電路圖或其類似圖之中，以致難以區別它 們。因而，在此說明書中，一點之電位與參考電位間的電 位差有時候稱爲該點之電位，除非另有指明。 -11 - 201203255 〈半導體§S憶體裝置（N O R)的系統結構〉 第1圖描繪有關本發明一實施例之半導體記憶體裝置 的記憶體電路之結構。第1圖描繪其中半導體記憶體裝置 係形成包含NOR(反或）型非揮發性記憶體的情況。注意的 是，與第I圖中之結構相似的結構可應用至其中半導體記 憶體裝置係形成包含NAND型非揮發性記憶體的情況。 第1圖中之記憶體電路包含記憶體胞格陣列1 〇〇 ’ X 方向讀取解碼器106，X方向寫入解碼器108，Y方向讀 取解碼器110，γ方向讀取電路112 ’γ方向寫入解碼器 1 1 6，Y方向寫入電路1 1 4，及記憶體控制器1 1 8。記憶體 胞格陣列1 ο 0係分成主記憶體區1 0 2及冗餘記憶體區 104° 在Ν Ο R型記憶體的情況中，資料係針對每一列而被 寫入至記憶體胞格陣列1 00且自記憶體胞格陣列1 00讀 出；因而’主記憶體區1 〇 2及冗餘記憶體區1 〇4係以每一 列而接受資料寫入及資料讀取。 以下說明係假定記憶體胞格陣列1 00具有以矩陣所配 置之總計1 〇24位元而作成：3 2位元於X方向之中以及 32位元於Y方向之中。不用多說地’記憶體胞格陣列 1 〇〇的位元數目並未受限於此’且可施加任何數目的位 元。 <記憶體控制器> 第2圖描繪記憶體控制器1 1 8的方塊圖。記憶體控制 -12- 201203255 器1 1 8包含Y位址閂鎖1 20，X位址閂鎖1 22，冗餘位址 儲存部124，選擇器130，讀取電路136，位址解碼器 1 3 2，記憶體胞格陣列1 3 8，及寫入電路1 3 4。該冗餘位址 儲存部124儲存冗餘X位址126及冗餘X位址128。 積集至記憶體控制器1 1 8之內的記憶體胞格陣列1 3 8 包含非揮發性記億體，其可保持儲存之資料以供預定週期 之用。包含於記憶體胞格陣列1 〇〇中之故障記憶體胞格的 f) 位址資料係儲存於包含非揮發性記憶體之記憶體胞格陣列 138中。然後，記憶體控制器118儲存冗餘記憶體區1〇4 之記憶體胞格的位址資料於冗餘位址儲存部1 24之中，以 讀出該冗餘記憶體區1 04之記憶體胞格而取代包含於主記 憶體區1 02中的故障記憶體胞格。 記憶體胞格陣列1 3 8的記憶體容量可予以適當地決 定。例如，記憶體胞格陣列1 3 8具有對應於主記億體區 1 02之列的數目之記憶體容量。特定地，記憶體胞格陣列 Ο 1 3 8係形成爲具有與主記憶體區1 02相同數目之列。 指示故障記憶體胞格之存在的資料係儲存於記億體胞 格陣列1 3 8的列之中，該列對應於主記憶體區1 〇 2之具有 故障記憶體胞格的列。當具有故障記憶體胞格之列被指明 時，記憶體控制器1 1 8操作以便不會選擇該列，而是選擇 冗餘記憶體區1 04的位址。 例如，當冗餘記億體區1 〇4具有二列時，則主記憶體 區1 02可最多具有二列有故障記憶體胞格。不用多說地， 冗餘記憶體區1 04之列的數目變得愈大，在主記憶體區 -13- 201203255 1 0 2中之具有故障記億體胞格之列的數目亦變得愈大。關 於儲存於記憶體胞格陣列1 3 8中之對應於主記憶體區1 02 的資料，例如，資料“ 00 ”係儲存於不具有故障記憶體胞 格的列中，以及資料“ 0 1 ”或“ 1 0 ”係儲存於具有故障記 憶體胞格的列中。 具有此結構之記憶體控制器1 1 8係以以下方式操作’ 而補償記憶體胞格陣列1 00的故障記憶體胞格。 首先，在出貨之前，產品係在製造工廠中檢查。在此 步驟中，執行檢查以發現記憶體胞格陣列1 00之主記憶體 區1 02及冗餘記憶體區1 04中的故障記憶體胞格。該檢查 係針對記憶體胞格陣列1 00之每一列而執行。特定地’一 或更多個故障記憶體胞格是否包含於記憶體胞格陣列100 的每一列之中係判斷於該檢查中。 在檢查中，當冗餘記億體區1 04的每一列具有故障記 憶體胞格時，該產品被視爲故障產品。當檢查主記億體區 1 0 2的每一列，且具有故障記憶體胞格之列的數目係二或 更少時’則記憶體控制器1 1 8之操作使記憶體成爲可用。 注意的是，在記憶體控制器1 1 8中，冗餘記憶體區 104的第一列之位址係事先儲存於冗餘X位址126中’且 冗餘記憶體區1 04的第二列之位址亦係事先儲存於冗餘X 位址1 2 8中。因爲該儲存之資料並不在稍後改變’所以可 將該資料儲存於罩式ROM或其類似物中，或可使用預定 的邏輯圖案。 依據該檢查之結果，寫入電路1 34寫入資料“ 、 -14- 201203255 資料“ ο 1 ” 、及資料“ 1 〇 ”之任一者至記憶體胞格陣列 1 3 8的每一列。 例如，當故障記億體胞格係透過該檢查而在主記憶體 區1 02的第五列及第十列被偵測出時，則將“ 〇 1”儲存於 記憶體胞格陣列1 3 8的第五列中’將“ 1 0 ”儲存於記憶體 胞格陣列1 3 8的第十列中' 以及將“ 〇〇 ”儲存於其他列之 中。 〇 <半導體記憶體裝置的操作> 因爲記憶體胞格陣列1 3 8包含非揮發性記憶體胞格， 所以儲存之資料會保持於記憶體控制器1 1 8之中，即使在 檢查步驟之後亦然。在此情況中，在實際使用中之半導體 記憶體裝置係操作如下。 將欲寫入資料或讀取資料之記憶體的位址輸入至記憶 體控制器11 8。該位址（X位址’ γ位址）係暫時儲存於X 〇 位址閂鎖122及Υ位址閂鎖120中。同時，將X位址輸 入至位址解碼器1 3 2，且透過記憶體胞格陣列1 3 8而由讀 取電路1 3 6讀取對應於特定位址，特定地，對應於輸入至 位址解碼器1 3 2之X位址的資料。 當自記憶體胞格陣列1 3 8所讀取之資料係“ 00”時， 選擇器130輸出X位址閂鎖122之資料而無需任何改 變。當自記憶體胞格陣列1 3 8所讀取之資料係“ ”時， 選擇器130選擇冗餘X位址126的位址資料。當自記憶 體胞格陣列1 3 8所讀取之資料係“ 1 〇 ”時，選擇器1 3 0選 -15- 201203255 擇冗餘X位址1 2 8的位址資料。 在上述實例中，冗餘記憶體區1 〇4的第一列之位址係 在當輸入第五列之位址時輸出，冗餘記憶體區1 04的第二 列之位址係在當輸入第十列之位址時輸出’以及在當輸入 其他列之位址時，該位址照原狀地輸出。 以此方式，資料可無需使用主記憶體區1 02之故障記 憶體胞格而儲存於記憶體胞格陣列1 00中。在此實施例中 之半導體記憶體裝置中，故障記憶體胞格的位址資料無需 儲存於記憶體胞格陣列1 00之中’其中不必降低記憶體胞 格陣列1 〇 〇原始所具有的記憶體容量係有利的。 〈半導體記億體裝置（N AND)的系統結構〉 上述說明係在其中記憶體胞格陣列1 0 0包含於N 〇 R 型非揮發性記憶體中之情況下作成’且相同的原理可施加 至包含於NAND型非揮發性記憶體中的記憶體胞格陣列 100。 第3圖描繪其中記憶體胞格陣列1 〇〇係包含於 N AND (反及）型非揮發性記憶體中之半導體記憶體裝置的 實例。當記憶體胞格陣列1 0 0係包含於N AN D型非揮發性 記億體之中時，冗餘記憶體區1 〇4係設置於X方向中， 因爲資料係寫入及讀出於每一行之中’而其他結構及操作 則與上述Ν Ο R型半導體記憶體裝置之該等結構及操作相 似。 -16· 201203255 <記憶體胞格陣列的其他結構（1) > 記憶體胞格陣列100可形成動態RAM、靜態RAM、 或強誘電性記憶體、以及非揮發性記億體，且它們均可相 似地操作，以致可實現記憶體的冗餘。無論如何，可使用 參照第2圖所描繪的記億體控制器1 1 8，只要記憶體胞格 陣列具有其中記憶體胞格係以矩陣而配置，且當故障記憶 體胞格係在主記憶體區之特定的列位址（或行位址）之中 〇 時，該特定的列位址（或行位址）係藉由冗餘記憶體區的列 位址（或行位址）而置換的結構即可。 <記憶體胞格陣列的其他結構（2) > 記憶體胞格陣列1 〇〇可包括除了包含矽半導體的電晶 體外之使用半導體的電晶體，而該半導體之能隙係比矽半 導體的能隙更寬。該電晶體的截止狀態電流可透過具有寬 的能隙之半導體的使用而變低，以致可實現具備新穎結構 (j 的記憶體。碳化矽（SiC)、氮化鎵（GaN)、或其類似物係熟 知爲具有比矽半導體更寬能隙之半導體，但包含該等半導 體的裝置尙無法被高生產率地製造出，因爲它們的處理溫 度比矽半導體的處理溫度更高。 對照地，氧化物半導體（較佳地，金屬氧化物半導體） 具有2.5 e V或更高，較佳地，3 e V或更高的能隙’其係易 於藉由濺鍍法、印刷法、或其類似方法而形成’且在處理 溫度中係低，此係有利的。 第4圖描繪記憶體之基本胞格的實例，該記憶體係藉 -17- 201203255 由結合使用矽半導體所形成的場效應電晶體及使 矽半導體更寬能隙之化合物半導體所形成的場效 而形成。在以下說明中，使用具有比矽半導體更 化合物半導體所形成的場效應電晶體係第二電晶 以及使用矽半導體所形成的場效應電晶體係第 142 ° 在第4圖中所描繪的基本記憶體胞格140中 晶體1 44的汲極電極及第一電晶體1 42的閘極電 互相電性連接。此外，該第二電晶體1 44的汲極 第一電晶體1 42的閘極電極係電性連接至電容器 極的其中一者。 當第二電晶體144包含能隙係2_ 5 eV或更 地，3 eV或更高的半導體，例如諸如金屬氧化物 半導體時，則第二電晶體的截止狀態電流可爲 而，關閉第二電晶體1 44，使得可防止保持於電 中的電荷漏洩。因此，可長時間地保持第一電晶 閘極電極的電位。 使用如上述之可長時間保持第一電晶體1 42 極的電位之優點’以致使第4圖中所描繪的電路 爲非揮發性記憶體。 在其中寫入資料的情況中，第二電晶體1 44 極導通’且電容器146被充電，直至電容器146 的電位爲止。之後’只要第二電晶體1 44的截止 低’即使在關閉第二電晶體1 4 4之後，電容器1 用具有比 應電晶體 寬能隙之 體 144， 一電晶體 ，第二電 極係彼此 電極及該 146之電 高，較佳 之氧化物 極低。因 容器146 體142之 之閘極電 可操作成 的閘極電 具有預定 狀態電流 4 6的電位 -18 - 201203255 亦改變很小。雖然電容器1 4 6係連接至第一電晶體1 4 2的 閘極電極’但此部分的漏電流係幾乎可忽略，因爲該閘極 電極係與半導體隔離。因而，第4圖中的記憶體電路係在 其中寫入資料的狀態中，且該狀態可長時間地保持，除非 第二電晶體144導通。 在其中讀取資料的情況中，讀取電壓係施加至端子c 以判斷第一電晶體142的電連續性是否建立。該讀取電壓 C) 係當電容器146充電有預定電壓時之第一電晶體142的表 觀臨限電壓’與當電容器丨46並未被充電（資料並未寫入） 時之桌 電曰b體14·2的臨限電壓間之中間値的電壓。 例如’大致地，當電晶體14 2係η通道電晶體時，在 其中給予Η位準電位至電晶體丨42的閘極電極之情況中 的表觀臨限電壓乂^^係低於其中給予L位準電位至電晶 體1 42的閘極電極之情況中的表觀臨限電壓vth_L。因 而’使讀取電壓成爲Vth_H與Vth L之間的中間値之電位 O V〇 ’以致可判斷第一電晶體1 42是否導通或關閉（在端子 a與端子b之間是否具有電連續性）；因此，可讀取儲存於 S己憶體電路中的資料。 資料係以與上述資料寫入操作相似的方式而重寫入。 更特定地’第二電晶體1 44係導通且預定的電位係自端子 e供應至電容器14 6。之後，第二電晶體i 44關閉，以致 預定的寫入電壓可以以與上述相似的方式保持於電容器 1 4 6 中。 針對具有浮動閘極結構之非揮發性記憶體，其中充電 -19- 201203255 浮動閘極之電荷係藉由施加1 2伏的高壓至電晶 提取之資料拭除操作係必要的。然而，針對第4 憶體電路，此資料拭除操作並非一定需要的。換 料可易於被寫入而無需其中提取電容器146中所 荷的資料拭除操作。在第4圖中之具有該等特徵 電路可在當寫入二階段之資料（1位元）時，以 低，較佳地，3伏或更低的低電壓來高速地寫入 及重寫入資料。 注意的是，其中第一電晶體1 42的閘極電極 146的一電極、及第二電晶體144的汲極電極係 的結構亦可視爲浮動閘極結構，因爲當第二電晶 閉時，該區域會被隔離。
體144包含具有2.5eV或更高，較佳地，3eV或 能隙的氧化物半導體，使得第二電晶體1 44的截 流低於或等於包含矽半導體之電晶體的截止狀態 萬分之一時實現。特定地，在以下方式中’包含 導體之電晶體可在室溫具有ΙΟΟζΑ/μιη或更低（lx μιη)之例如1〇ζΑ(1χ1〇-2ί)Α)的每一微米通道寬度 態電流。例如，當第二電晶體144的截止狀！ ΙΟζΑ或更少且電容器146的電容係10 fF時’可 1 〇4秒或更久。此極低的截止狀態電流無法以一 導體來實現。 進一步地，在可靠度中，第4圖中之記憶體 體而予以 圖中之記 言之’資 充電之電 的記憶體 5伏或更 、讀取、 、電容器 電性連接 體144關 第二電晶 更高之寬 止狀態電 電流的十 氧化物半 1 ο·19α/ 之截止狀 ϋ電流係 儲存資料 般的矽半 電路亦係 -20 - 201203255 非常良好的。在具有浮動閘極結構的非揮發性記憶體中， 電荷係透過高壓的施加而注入至浮動閘極，以致隧道絕緣 膜劣化，且該劣化將導致重寫入資料之次數上的限制。在 另一方面，具有可實質視爲浮動閘極結構之結構，原則 上，該劣化並不會發生，因爲電荷可藉由實現極低截止狀 態電流之第二電晶體1 44的導通及關閉而易於充電及放 電。 f) 對照地，第一電晶體1 42較佳地係可高速操作以便使 讀取速度高之電晶體。例如，較佳地使用具有1奈秒或更 低之開關速率的電晶體做爲讀取電晶體。 因爲第4圖中所描繪的記憶體之基本胞格包含二電晶 體及一電容器，所以可使每一單位記億體胞格之面積變 小；例如，面積可充分地小於需要六個電晶體以供一記憶 體胞格用之靜態RAM的情況。 0 <記憶體胞格陣列的特定結構> 第5圖描繪使用第4圖中所描繪之記憶體電路的基本 胞格做爲記憶體胞格之記憶體電路的實例。第5圖係包含 基本胞格1 40之NOR型記憶體的實例。第5圖描繪包含 2 X 2記億體胞格之記憶體胞格陣列。但記憶體胞格的數 目並未受限於此。該等記憶體胞格係藉由X方向寫入解 碼器108, X方向讀取解碼器106, γ方向寫入電路114, 及Y方向讀取電路1 1 2而予以控制。 基本胞格14〇包含第二電晶體144，第一電晶體 -21 - 201203255 142，及電容器146。第二電晶體I44的汲極電極及第一 電晶體1 42的閘極電極係彼此互相電性連接’且電容器 1 4 6之電極的其中—者係電性連接至該汲極電極及該閘極 電極。 基本胞格140係藉由電容器是否透過第一電晶體142 之臨限電壓的電荷來予以充電，而被決定爲在資料寫入狀 態或資料未寫入狀態中。當寫入資料時，第二電晶體1 44 係藉由X方向寫入解碼器108而導通，且寫入信號係自Y 方向寫入電路114供應，以致使電容器146充電。當讀取 資料時’讀取電壓（閘極電壓）係自X方向讀取解碼器1 〇 6 供應至第一電晶體1 42，以致第一電晶體1 42是否導通係 藉由Y方向讀取電路〗1 2而判斷。 若使電容器充電之電荷會由於第二電晶體144的漏電 流而消失時，則如動態RAM之情況中一樣地，再新操作 係必要的。然而’在其中第二電晶體1 4 4的截止狀態漏電 流係極低的情況中’第5圖中之記憶體可實質地作用成爲 非揮發性記憶體。換言之，NOR型記憶體胞格陣列包含 基本胞格1 4 〇，以致使非揮發性Ν Ο R型記憶體可無需故 意地提供浮動閘極於電晶體中而實現。 第6圖描繪其中NAND型記憶體電路包含基本胞格 1 4 0的情況。寫入及讀取資料的操作係與第5圖中之記億 體電路的該等操作相似。在NAND型記憶體電路的情況 中’資料係每行地寫入及讀取，此係與N 〇 r型記憶體電 路不同。而且’在此情況中，第二電晶體丨4 4之截止狀態 -22- 201203255 電流係低的。 第7圖描繪其中第4圖中所描繪之記億體的基本胞格 係以矩陣配置之記憶體電路的實例。第7圖描繪2x2位元 之記億體胞格陣列的情況。在第7圖中所描繪的記憶體電 路中，連接至電容器146的字線W1及W2，連接至第二 電晶體144之閘極電極的信號線S1及S2 ’連接至第二電 晶體144及第一電晶體142的位元線BL1及BL2 ’以及 連接至第一電晶體142之源極電極的源極線SL1形成矩 陣。彼此相互鄰接之記憶體胞格的第一電晶體1 42之源極 電極係連接至源極線S L 1，以致使佈線之數目降低。 字線W1及W2係藉由X方向寫入解碼器108而控 制，信號線S1及S2係藉由X方向讀取解碼器106而控 制，以及位元線B L1及B L2係藉由Y方向讀取電路1 1 2 及Y方向寫入電路Π4而控制。Y方向讀取電路112及Y 方向寫入電路114並不同時傳送信號至位元線BL1及 BL2，或自位元線BL1及BL2接收信號。在γ方向讀取 電路1 1 2與Y方向寫入電路1 1 4之間的連接係藉由開關 SW11，SW12，SW21，及 SW22 而控制。 該記憶體電路之寫入及讀取資料的操作係大槪地如下 文所述。例如，當寫入“ 1 ”至記億體胞格Μ 1 1以及寫入 “ ”至記憶體胞格Μ 2 1時，選擇信號V 1係供應至信號 線s 1 ’以致使記憶體胞格Μ1 1及M21的第二電晶體i 44 導通。同時，0 V之電位係供應至信號線S 2，以致使記憶 體胞格Ml 2及M2 2的第二電晶體M4關閉。 -23- 201203255 然後，開關s W 1 2導通，以致使要寫入“ 1 ”的電壓 V2供應至位元線BL1(V2係高於第一電晶體142之臨限 電壓的電壓）。此外，開關SW22導通，以致使要寫入 “ 0”的電壓0V供應至位元線BL2。因而，記憶體胞格 Mil的電容器146被充電爲具有V2’且記憶體胞格M21 的電容器1 46具有0V。 之後，使信號線S 1之電位成爲0V，且完成資料寫入 操作。此時，在位元線BL1及BL2改變之前打開開關 SW12及SW22且使信號線S1之電位成爲0V，以致使電 容器146的電位不會改變。 在寫入資料之後，當已輸入資料“ 0 ”時，記憶體胞 格的臨限電壓係 VwO，或當已輸入資料“ 1 ”時’係 Vw 1。在此，記億體胞格的臨限電壓意指爲了要改變第一 電晶體1 42之源極電極與汲極電極之間的電阻，而輸入至 連接到字線W L 1及W L2之端子的電壓。注意的是，其係 滿足 Vw〇〉〇〉Vwi。 針對讀取資料，ον之電位係供應至字線w 1 ’且電位 VL係供應至字線W2。該電位VL係低於臨限電壓Vw 1。 當供應0V之電位至字線W1時，寫入“ 0 ”之記憶體胞格 M2 1的第一電晶體1 42係關閉，且寫入“ 1 ”之記憶體胞 格Μ1 1的第一電晶體1 42係導通。當供應電位VL至字線 W 2時，記憶體胞格Μ 1 2及Μ 2 2的第一電晶體1 4 2係關 閉，以致使資料不被讀取。 然後，使開關S W1 1及S W21導通，以致使Υ方向讀 -24- 201203255 取電路1 1 2以及位元線B L1及B L2成爲導通。源極線 S L 1的電位係0V。因而，記憶體胞格Μ 1 1係在低電阻狀 態，因爲第一電晶體1 42係導通；以及記憶體胞格M2 1 係在高電阻狀態，因爲第一電晶體1 42係關閉。連接至位 元線BL1及BL2之Υ方向讀取電路112可自位元線與源 極線間之電阻狀態中的差讀取資料。 在此情況中，當第二電晶體1 44的截止狀態電流係極 〇 低時 ，電容器1 46的電位改變很小，且所寫入之資料可長 時間地儲存。此允許用於動態RAM所必要的再新操作成 爲不一定需要，或成爲被低頻率地執行；因此，用於記憶 體電路之操作所需的功率消耗可變得更小。此外，半導體 記憶體裝置可長時間保持儲存之資料，即使在關閉電源之 後亦然。 進一步地，因爲資料寫入係藉由充電電容器H6而完 成，所以可高速地執行寫入及重寫入資料的操作。此外’ 〇 關於資料讀取操作，係使用包含矽半導體之可高速操作的 電晶體做爲第一電晶體1 42，以致使資料讀取速度變得更 局。 <記憶體控制器的記憶體結構> 接著，將敘述可施加至記憶體控制器1 1 8之記億體結 構。儲存故障記憶體胞格之位址的記憶體胞格陣列1 3 8 # 使用非揮發性記憶體而形成，因爲需儲存資料。關於非胃 發性記憶體，可使用包含具有浮動閘極之電晶體的記憶 -25- 201203255 體。特定地，可使用NOR型非揮發性記憶體或NAND型 非揮發性記憶體。因爲該非揮發性記憶體可以以包含矽半 導體之MOSFET而實現，所以非揮發性記憶體可形成於 記憶體控制器的電路中。 在第5至7圖中所描繪的記憶體電路可使用做爲記憶 體控制器1 1 8的記憶體。該等記億體電路可實質地操作成 爲非揮發性記憶體，因爲電荷可藉由第二電晶體1 44之低 截止狀態電流而累積在其之施加電壓至第一電晶體1 42的 閘極電極的電容器中。與包含浮動閘極電晶體之非揮發性 記憶體不一樣地，該等記億體電路在寫入及拭除資料中無 需高壓；因此，可使功率消耗變小。進一步地，與動態 RAM不一樣地，無需爲了要保持電容器的電荷而短間距 地執行再新操作。如上述地，就低的電壓驅動及低的功率 消耗之事實而言，較佳地，係使用第5圖、第6圖、及第 7圖中所描繪的非揮發性記憶體電路。 <記憶體胞格陣列與記億體控制器之記憶體的結合> 在此實施例的半導體記億體裝置中，特性的其中一者 在於針對冗餘功能之記憶體係設置用於記億體控制器。注 意的是，記億體胞格陣列的結合可適當地設定。 例如，記億體胞格陣列1 00可使用包含矽半導體之電 晶體而形成，且記憶體控制器11 8的記憶體胞格陣列1 3 8 亦可使用包含矽半導體之電晶體而形成。在該情況中’它 們係使用現有的生產線而形成。 -26 - 201203255 選擇性地，記億體胞格陣列1 00可使用 之電晶體而形成，以及記億體控制器118的記 列1 3 8係使用包含具有比矽半導體更寬之能隙 電晶體而形成。具有此電晶體，記憶體控制器 操作，因爲資料並非藉由隧道電流而寫入及拭 地，記憶體控制器1 1 8並不需要升壓電路，以 源供應線的導通。 進一步選擇性地，記憶體胞格陣列1 00可 有比矽半導體之能隙更寬之能隙的半導體之 成，且同樣地，記憶體控制器1 1 8的記憶體胞 亦可使用包含具有比矽半導體之能隙更寬之能 之電晶體而形成。在此情況中，可使半導體記 驅動電壓統一化。更特定地，邏輯電路的驅動 記憶體電路之操作所需的電壓係相同的。因此 壓電路。 < 0 s - S i混合的裝置結構> 第8A及8B圖描繪藉由結合包含矽半 體，與包含具有比矽半導體之能隙更寬之能隙 電晶體所形成的本發明實施例之半導體記憶 例。在此實例中，係使用氧化物半導體做爲具 體更寬能隙的半導體材料。 第8A圖係半導體記憶體裝置之記憶體胞 之平面圖，以及第8B圖係沿著第8A圖中之) 含矽半導體 憶體胞格陣 的半導體之 118可高速 除。進一步 致可簡化電 使用包含具 電晶體而形 :格陣列1 3 8 隙的半導體 憶體裝置的 電壓及用於 ，可省略升 導體之電晶 的半導體之 體裝置的實 有比矽半導 格的一部分 線A1-A2及 -27- 201203255 線B 1 -B2所取得的橫剖面視圖。以下參考圖說說明。 第8A及8B圖描繪其中包含氧化物半導體之第二電 晶體144，包含矽半導體之第—電晶體142，及電容器 1 46係彼此互相電性連接的結構。若該連接結構係藉由等 效電路而描繪時’則其係與第4圖中之基本胞格的電路相 同。在此’雖然所有電晶體係n通道電晶體，但亦可使用 Ρ通道電晶體以取代該等η通道電晶體。 第一電晶體1 42係形成於半導體基板1 5 0上之絕緣閘 極場效應電晶體。第一電晶體1 42的閘極電極1 5 8係藉由 閘極絕緣層1 5 6而設置成爲與半導體基板丨5 〇隔離。側壁 絕緣層1 6 0係設置於閘極電極丨5 8的側表面之上。在半導 體基板1 5 0中，形成源極區及汲極區的雜質區丨5 2係以閘 極電極1 5 8設置於其間而形成。矽化物層1 5 4可設置於該 等雜質區1 5 2的表面部分之上，以減低源極區及汲極區的 電阻。進一步地，元件隔離絕緣層1 5 1係設置成爲與雜質 區152接觸。 絕緣層162及絕緣層164係設置於半導體基板150之 上。例如，絕緣層1 6 2包含氮化矽，以及絕緣層1 6 4包含 氧化矽。該等絕緣層的頂部表面被平坦化，以便暴露出閘 極電極158的頂部。包含導電材料之接觸柱塞166及168 係設置以便穿透絕緣層1 6 2或絕緣層1 6 2及絕緣層1 6 4二 者，且成爲與雜質區152(或矽化物層154)接觸，進一步 地，佈線1 7 0及1 7 2係分別形成於絕緣層1 6 2及1 6 4之 上，以便與接觸柱塞1 6 6及1 6 8接觸。注意的是，半導體 -28- 201203255 基板150可爲單晶矽。再者，第一電晶體142可使用 SOI(矽在絕緣物上）基板而形成。 第二電晶體1 4 4係設置於平坦化的絕緣層之上。第二 電晶體1 4 4的汲極電極1 74係設置成爲與閘極電極1 5 8接 觸於其中第一電晶體1 42之閘極電極1 5 8朝向第二電晶體 1 44所延伸的區域中。在此方式中，閘極電極1 5 8及汲極 電極1 74係相互直接接觸，藉以簡化結構且無需用以提供 〇 接觸柱塞於絕緣層中的步驟。 氧化物半導體層178係設置成爲與汲極電極174及源 極電極176接觸。在第二電晶體144中，汲極電極174及 源極電極1 76的末端部分係較佳地成錐形，以便確保與氧 化物半導體層1 78的作用範圍。在此，例如錐形角度係大 於或等於30度且小於或等於60度。注意的是，錐形角度 係藉由具有錐形形狀之層（例如，源極電極1 76或汲極電 極174)的側表面與底部表面所形成的傾斜角（在其中該層 〇 係自垂直於橫剖面（垂直於基板表面的平面）之方向所觀察 的情況中）。 因爲汲極電極174及源極電極176係以預定的間距而 設置，所以氧化物半導體層1 78係與絕緣層1 64接觸於汲 極電極1 7 4與源極電極1 7 6之間。在此結構中，絕緣層 164包含在化學上穩定的氧化矽；因此，在氧化物半導體 層1 7 8與絕緣層1 6 4之間的介面係穩定的，因爲氧化物半 導體層178及絕緣層164二者均包含氧化物。 氧化物半導體層1 7 8係以閘極絕緣層1 8 0來覆蓋。閘 -29- 201203255 極電極1 8 2係設置於閘極絕緣層1 8 0之上，以便與汲極電 極174及源極電極176重疊。 注意的是，氧化物半導體層1 78較佳地係藉由自該處 充分地去除諸如氫之雜質，或充分地供應氧至該處，而高 度純化的氧化物半導體層。特定地，例如，在該氧化物半 導體層U8中之氫濃度係5x1 019原子/立方公分或更低， 較佳地係5χ1018原子/立方公分或更低，更佳地係5χ1017 原子/立方公分或更低。注意的是，在氧化物半導體層178 中之氫濃度係藉由二次離子質譜測定法（SIMS)而測量。在 其係藉由充分降低其中之氫濃度而高度純化，且其中由於 氧缺乏所造成之能隙中的缺陷能階係藉由供應足夠數量的 氧而降低之氧化物半導體層178中，載子密度係低於lx 1 Ο1 2/立方公分，較佳地係低於 1 X 1 01 V立方公分，更佳地 係低於1.45Χ101”立方公分。例如，在室溫的截止狀態電 流（此處，每一微米（μιη)之通道寬度的電流）係 ΙΟΟζΑ/μπα 或更低，較佳地係1 ΟζΑ/μιη或更低。具有優異截止狀態 電流之特徵的第二電晶體1 44可透過被高度純化爲i型 (本徵）或實質i型之此氧化物半導體的使用而獲得。 電容器 M6具有汲極電極 174，氧化物半導體層 1 7 8，閘極絕緣層1 8 0，及電極1 8 4的堆疊結構。該電容 器146的結構包含具有高電介質常數之氧化物半導體層 1 7 8及閘極絕緣層1 8 0的堆疊層做爲電介質；因此，可防 止由於電介質層之厚度的增加所造成之電容的減少，以及 電容器146之電極的短路。 -30- 201203255 進一步地，鈍化層1 86係設置於第二電晶體1 44及 容器1 46之上，且層間絕緣層1 8 8係設置於鈍化層1 8 6 上。 具有第8A及8B圖中之結構，可增強積集密度， 爲第一電晶體142及第二電晶體144可藉由閘極電極] 及汲極電極1 74的直接接觸而設置，以便使彼此互相 近。 〇 接著，將參照第9A至9D圖來敘述半導體記憶體 置之製造方法的實例。在此，只要第一電晶體1 42係形 於半導體基板150(例如，矽晶圓）之上的絕緣閘極場效 電晶體，則該電晶體係可接受的，例如可使用第8A及 圖中所描繪的電晶體。各式各樣的熟知結構可使用做爲 一電晶體1 42之閘極電極、源極電極、及汲極電極的精 結構，只要該電晶體可實現開關操作即可。 如第9A圖中所描繪地，設置包含氮化矽之絕緣 Ο 162及包含氧化矽之絕緣層164於半導體基板150上， 得第一電晶體1 42被嵌入。然後，執行平坦化，以便暴 出閘極電極1 5 8的頂部。該平坦化可藉由化學機械硏磨 而執行。進一步地，形成接觸柱塞166及168於開口中 該等開口係形成於絕緣層1 62及/或絕緣層1 64中且到 雜質層152(或矽化物層154)。 然後，如第9B圖中所描繪地，形成汲極電極1 74 源極電極176，該汲極電極174係與閘極電極158接觸 及該源極電極176係與汲極電極174分離地設置於絕緣 電 之 因 58 接 裝 成 應 8B 第 細 層 使 露 法 9 達 及 以 層 -31 - 201203255 162或絕緣層162及絕緣層164二者之上。汲極電極174 及源極電極1 7 6係由諸如鈦、鉬、鎢、或钽之金屬，或該 金屬的氮化物所形成。較佳地，使汲極電極1 74及源極電 極1 7 6的邊緣部分成爲錐形。 形成佈線170及172，該等佈線170及172係與接觸 柱塞1 66及168接觸，且係藉由與汲極電極174及源極電 極176相同的膜而形成。 如第9C圖中所描繪地，氧化物半導體層1 7 8係與汲 極電極174及源極電極176接觸而形成。該氧化物半導體 層178係藉由濺鍍法，氣相沈積法，或其類似方法而形 成。此外，該氧化物半導體層1 78可藉由諸如印刷法或塗 佈法之濕處理而予以形式。只要氧化物半導體層1 7 8具有 諸如用於第二電晶體及電容器之形成所需的尺寸，則該氧 化物半導體層係可接受的；惟，該層亦可形成於半導體基 板150的整個元件形成表面之上。 注意的是，做爲氧化物半導體材料，可使用以下之任 一氧化物半導體：其係四成分之金屬氧化物的In-S n-Ga-Zn-O基氧化物半導體；其係三成分之金屬氧化物的In-Ga-Ζη-Ο基氧化物半導體，In-Sn-Zn-Ο基氧化物半導體， In-Al-Zn-O基氧化物半導體，Sn-Ga-Zn-0基氧化物半導 體，Al-Ga-Zn-O基氧化物半導體，或Sn-Al-Zn-Ο基氧化 物半導體；其係二成分之金屬氧化物的In-Zn-O基氧化物 半導體，Sn-Zn-Ο基氧化物半導體’ Al-Zn-O基氧化物半 導體，Zn-Mg-O基氧化物半導體，Sn-Mg-Ο基氧化物半導 -32- 201203255 體’或In-Mg-Ο基氧化物半導體，in-o基氧化物半導 體’ Sn-Ο基氧化物半導體；或Ζη-0基氧化物半導體。 具有由InMO3(ZnO)m(m>0)所表示的氧化物半導體材 料。在此’ Μ表示選擇自鎵（Ga)、鋁（A1)、鐵（Fe)、鎳 (Ni)、錳（Μη)、鈷（Co)、及其類似物之一或更多個金屬元 素。例如，Μ可爲Ga、Ga及Al、Ga及Fe、Ga及Ni、 Ga 及 Μη' Ga 及 Co、或其類似物。由 inGaO3(ZnO)m(m>0) Ο 所表示的氧化物半導體係上述之In-Ga-Zn-Ο基氧化物半 導體材料的典型實例。注意的是，上述之組成係衍生自氧 化物半導體材料可具有的晶體結構，且僅係實例。 較佳地’使氧化物半導體層1 7S接受用於脫水及脫氫 之熱處理’該熱處理係執行於2 5 0。(：至4 5 0。(：。此係因 爲，根據發表，包含於氧化物半導體中之部分的氫行動有 如施體；就電晶體可靠度之考慮而言，此並非合宜的。此 外’關於Ο Η基、水分、或其類似物保持在層中之電晶體 〇 的可靠度亦非合宜的。 閘極絕緣層1 8 0係形成於氧化物半導體層1 7 8之上。 較佳地’閘極絕緣層1 8 0係由氧化矽所形成。選擇性地， 閘極絕緣層1 8 0可由氧化給所形成。進一步選擇性地，閘 極絕緣層180可具有氧化給膜或氧化矽膜的堆疊結構。爲 了要使氧化物半導體層178不包含氫，較佳地，閘極絕緣 層180係形成於包含很少氫的氛圍之下。做爲在此氛圍下 所執行的沈積方法，可使用濺渡法或氣相沈積法。 在形成閘極絕緣層1 8 0之後，較佳地執行第二熱處理 -33- 201203255 於惰性氣體氛圍或氧氛圍中。該第二熱處理可降低電晶體 之電性特徵中的變化。此外，在其中閘極絕緣層1 8 0包含 氧的情況中，氧會被供應至氧化物半導體層1 7 8且塡滿該 氧化物半導體層1 7 8的氧缺乏，而可藉以形成i型氧化物 半導體層（本徵半導體）或極接近於i型的氧化物半導體 層。 之後，如第9D圖中所描繪地，在閘極絕緣層1 8 0之 上’閘極電極1 8 2係形成爲與氧化物半導體層1 7 8重疊’ 以及電極1 84係形成爲與汲極電極1 74重疊。然後，閘極 電極182及電極〗84可以以此方式而形成，亦即，形成導 電層於閘極絕緣層1 8 0之上，且接著，予以選擇性地蝕 刻。 進一步地，如參照第8 A及8 B圖所述地，形成鈍化 層I 8 6及層間絕緣層1 8 8。注意的是，該層間絕緣層1 8 8 係較佳地形成爲具有平坦的表面。藉由形成層間絕緣層 1 8 8以便具有平坦化的表面，則可將電極、佈線、或其類 似物適當地形成於層間絕緣層1 8 8之上，即使在其中例如 半導體裝置之尺寸降低的情況中亦然。該層間絕緣層1 8 8 可藉由諸如化學機械硏磨法（C Μ P )之方法而呈平坦化。 透過該等步驟’可形成第8Α及8Β圖中所描繪之半 導體記憶體裝置。 透過該等步驟所形成之第二電晶體1 4 4中所包含的氧 化物半導體層178中的氫濃度係5χ1019原子/立方公分或 更低，較佳地係5 X 1 0 18原子/立方公分或更低，更佳地係 -34- 201203255 5xl017原子/立方公分或更低。當與具有大約lxl〇14/立方 公分之載子密度的一般矽晶圓相較時，第一氧化物半導體 層178具有足夠低的載子密度（例如，小於1x1 〇12/立方公 分，更佳地小於1.4 5 X 1 0 1G /立方公分）。由於此，截止狀態 電流會充分地降低。例如，在室溫之電晶體1 44的截止狀 態電流（在此，每一微米之通道寬度的電流）係1〇〇ζΑ/μηι 或更低，較佳地係1 〇 Z A / μ m或更低。 〇 透過純化及本徵的氧化物半導體層1 7 8之使用，可充 分降低第二電晶體1 44的截止狀態電流。進一步地，透過 電晶體1 4 4的使用，第4圖中之記憶體的基本胞格可極長 時間地保持所儲存之資料。 < OSFET之低截止狀態電流的解說> 第10圖描繪包含高度純化氧化物半導體的電晶體之 截止狀態電流的評估結果之實例。 0 第10圖顯示電晶體之閘極電壓-汲極電流之特徵。使 用於測量之電晶體的通道寬度係1米（m)。在其中汲極電 壓VD係+1伏（V)或+10伏（V)以及閘極電壓VG係在-5V 至-20V的範圍內之情況中，電晶體的截止狀態電流係發 現爲低於lx 12A(安培）。電晶體之每一微米的通道寬度 之截止狀態電流的截止狀態電流密度係低於1 a A / μ m (1 X 1 0·18Α/μηι)。 該結果指示的是，具有小於1微米之通道寬度的電晶 體能進一步減少截止狀態電流。進一步地，若第4圖中之 -35- 201203255 記億體的基本胞格係以截止狀態電流低之電晶體所形成 時，則透過該電晶體所充電之電容器1 46的電荷可長時間 地保持；因此，該基本胞格可操作成爲非揮發性記億體胞 格。 <應用實例> 第1 1 A圖描繪包含半導體記億體裝置之電腦的實 例。該電腦包含外殻200，外殼2〇2，顯示部204，鍵盤 2 0 6 ’及其類似物。該電腦包括包含快閃記憶體之所謂 SSD(固態驅動器）的記億體媒體，且該SSD可藉由此實施 例中所敘述的半導體記憶體裝置而實現。 當與包含快閃記億體之習知S S D相較時，此實施例 之半導體記憶體裝置具有優點在於，裝置可操作於低的電 壓，資料可高速地寫入及讀取，以及因爲資料可溢寫而被 儲存，所以該裝置係如硬碟驅動器一樣地使用者更適用 的。此外，包含有用於冗餘功能之記憶體，以致可減少在 重寫入或寫入資料中所造成之問題的發生頻率。 第11B圖描繪行動電話的實例。該行動電話具有其中 外殼2 0 8及外殼2 1 〇彼此相互重疊’且可以以水平方向來 滑動的結構。外殻2 1 〇包含顯示面板2 1 2，揚聲器2 1 4， 微音器216，指標裝置218，相機鏡頭22 0，外部連接端 子2 2 2，及其類似物。外殻2 0 8係設置有用以充電行動電 話的太陽能電池2 2 4，外部記憶體槽2 2 6，及其類似物。 此外，天線係結合於外殼2 1 〇中。該行動電話具有電話簿 -36- 201203255 的功能，其中記錄人物之姓名、電話號碼、或其類似者。 在此實施例中之半導體記憶體裝置係結合於行動1電1舌 中，以致可實現電話簿的功能。相似的功能可透過習知的 快閃記億體而實現；但具有此實施例的半導體記億體裝 置，可以以低的電壓及低的功率消耗來實現操作。此外’ 設置有用於冗餘功能之記憶體’以致可減少在重寫入或寫 入資料中所造成之問題的發生頻率。進一步地’此實施例 () 中之半導體記憶體裝置可使用於實現電子郵件之功能及攝 像之功能的情況中。 第11C圖描繪安裝有電子紙之電子書閱讀器。該電子 書閱讀器具有外殻228及外殼23 0之二外殼。外殼22 8及 外殼230分別設置有藉由電子紙所形成的顯示部232及顯 示部234。外殼228及外殼230係由連接部236所連接。 在提供連接部236的情況中，該電子書閱讀器可與書本一 樣地被打開及閉合。外殼228係設置有電源開關23 8，操 C) 作鍵240，揚聲器242，及其類似物。 外殻228及外殼230的至少一者係設置有此實施例中 所述的半導體裝置。因此，可實現其中資料係高速地寫入 及讀取，資料可長時間地儲存，以及功率消耗可充分降低 之電子書閱讀器。 此申請案係根據2 0 1 0年1月2 0日在日本專利局所申 請之日本專利申請案序號2010-010522，該申請案之全部 內谷係結合於本文以供參考。 -37- 201203255 【圖式簡單說明】 第1圖係方塊圖，描繪有關一實施例之半導體記億體 裝置的結構（nor型）； 第2圖係方塊圖，描繪有關一實施例之半導體記憶體 裝置的記憶體控制器之結構； 第3圖係方塊圖，描繪有關一實施例之半導體記憶體 裝置的結構（NAND型）； 第4圖係電路圖，描繪有關一實施例之半導體記憶體 裝置的記憶體電路中之基本胞格的實例； 第5圖描繪其中NOR型記憶體電路係使用第4圖中 所描繪之基本胞格而形成的實例； 第6圖描繪其中NAND型記億體電路係使用第4圖中 所描繪之基本胞格而形成的實例； 第7圖描繪其中記憶體電路係使用第4圖中所描繪之 基本胞格而形成的實例； 第8A及8B圖描繪其中形成第4圖中所描繪之基本 胞格的二電晶體及電容器係形成於半導體基板之上的結構 實例； 第9A至9D圖描繪第8A及8B圖中所描繪之結構的 製造方法之實例； 第1 〇圖顯示使用氧化物半導體所形成之電晶體的閘 極電壓-汲極電流特徵；以及 第1 1 A至1 1 C圖描繪藉由實施例之一半導體記憶體 裝置所完成的電子裝置之實例。 -38- 201203255 【主要元件符號說明】 1 00,1 3 8 :記憶體胞格陣列 1 〇 2 :主記憶體區 104 :冗餘記憶體區 106 : X方向讀取解碼器 108: X方向寫入解碼器 1 1 0 : Y方向讀取解碼器 1 1 2 : Y方向讀取電路 114: Y方向寫入電路 116: Y方向寫入解碼器 1 1 8 :記憶體控制器 1 2 0 : Y位址閂鎖 1 2 2 : X位址閂鎖 124 :冗餘位址儲存部 1 2 6,1 2 8 :冗餘X位址 130 :選擇器 1 3 2 :位址解碼器 1 3 4 :寫入電路 1 3 6 :讀取電路 1 4 0 :基本胞格 1 4 2 :第一電晶體 144 :第二電晶體 146 :電容器 -39 201203255 1 5 0 :半導體基板 1 5 1 :元件隔離絕緣層 1 5 2 :雜質區 1 5 4 :矽化物層 1 5 6，1 8 0 :閘極絕緣層 1 5 8,1 8 2 ：閘極電極 1 6 0 :側壁絕緣層 162,164:絕緣層 1 6 6,1 6 8 :接觸柱塞 1 70,1 72 ：佈線 1 7 4 :汲極電極 1 7 6 :源極電極 1 7 8 :氧化物半導體層 1 84 :電極 1 8 6 :鈍化層 1 8 8 :層間絕緣層 200,202,208,2 1 0,228,23 0 ：外殼 204,232,234:顯示部 2 0 6 :鍵盤 2 1 2 :顯示面板 2 1 4,242 :揚聲器 2 1 6 :微音器 2 1 8 :指標裝置 2 2 0 :相機鏡頭 -40- 201203255 222 =外部連接端子 2 2 4 :太陽能電池 226 :外部記憶體槽 2 3 6 :連接部 23 8 :電源開關 240 :操作鍵

Claims (1)

  1. 201203255 七、申請專利範圍 1 · 一種半導體記憶體裝置，包含： 記憶體胞格陣列，包含以矩陣而配置的記憶體胞格， 該記憶體胞格陣列包括主記憶體區及冗餘記憶體區； 驅動器電路，係組構成驅動該記憶體胞格陣列；以及 記憶體控制器，係組構成控制該驅動器電路的操作， 其中該記憶體控制器包含： 記憶體部，係組構成儲存該主記憶體區中之故障 記憶體胞格的位址資料；以及 冗餘位址儲存部，係組構成儲存該冗餘記憶體區 的位址資料。 2. 如申請專利範圍第1項之半導體記億體裝置，其 中該驅動器電路至少包含二電路。 3. 如申請專利範圍第1項之半導體記憶體裝置，其 中在該冗餘記億體區中的列能被讀出以取代具有該故障記 憶體胞格的列。 4. 如申請專利範圍第1項之半導體記憶體裝置，其 中在該冗餘記憶體區中的行能被讀出以取代具有該故障記 憶體胞格的行。 5. —種半導體記憶體裝置，包含： 記憶體胞格陣列’包含以矩陣而配置的記憶體胞格， 該記憶體胞格陣列包括主記憶體區及冗餘記憶體區； 驅動器電路’係組構成驅動該記憶體胞格陣列；以及 記憶體控制器’係組構成控制該驅動器電路的操作， -42- 201203255 其中該記憶體控制器包含： 記憶體部，係組構成儲存該主記憶體區中之故障 記憶體胞格的位址資料；以及 冗餘位址儲存部，係組構成儲存該冗餘記憶體區 的位址資料， 其中該記憶體部包含記憶體胞格，且該記憶體胞格包 含第一電晶體、第二電晶體、及電容器，以及 〇 其中該第一電晶體的閘極電極、該第二電晶體的汲極 電極、及該電容器的電極係彼此互相電性連接。 6. 如申請專利範圍第5項之半導體記憶體裝置，其 中該驅動器電路至少包含二電路。 7. 如申請專利範圍第5項之半導體記憶體裝置，其 中在該冗餘記憶體區中的列能被讀出以取代具有該故障記 憶體胞格的列。 8 .如申請專利範圍第5項之半導體記憶體裝置，其 〇 中在該冗餘記憶體區中的行能被讀出以取代具有該故障記 憶體胞格的行。 9. 如申請專利範圍第5項之半導體記憶體裝置，其 中該第二電晶體的通道區係形成於氧化物半導體層之中。 10. 如申請專利範圍第5項之半導體記憶體裝置，其 中該第二電晶體的每一微米之通道寬度的截止狀態電流係 lOOaA/μιη 或更低。 11. 如申請專利範圍第5項之半導體記憶體裝置，其 中除了在該驅動器電路、該記憶體胞格陣列、及該記憶體 -43- 201203255 控制器中所包含的該第二電晶體之外的電晶體包括矽半導 體。 1 2 . —種半導體記憶體裝置，包含： 記憶體胞格陣列，包含以矩陣而配置的記憶體胞格， 該記憶體胞格陣列包含主記憶體區及冗餘記憶體區； 驅動器電路，係組構成驅動該記憶體胞格陣列；以及 記憶體控制器，係組構成控制該驅動器電路的操作， 其中該等記憶體胞格各包含第一電晶體、第二電晶 體、及第一電容器， 其中該第一電晶體的閘極電極、該第二電晶體的汲極 電極、及該第一電容器的電極係彼此互相電性連接， 其中該記憶體控制器包含： 記憶體部，係組構成儲存該主記憶體區中之故障 記憶體胞格的位址資料，以及 冗餘位址儲存部，係組構成儲存該冗餘記憶體區 的位址資料， 其中該記憶體部包含記憶體胞格，且該記憶體胞格包 含第三電晶體、第四電晶體、及第二電容器，以及 其中該第三電晶體的閘極電極、該第四電晶體的汲極 電極、及該第二電容器的電極係彼此互相電性連接。 1 3 .如申請專利範圍第1 2項之半導體記憶體裝置， 其中該驅動器電路至少包含二電路。 1 4.如申請專利範圍第1 2項之半導體記憶體裝置， 其中在該冗餘記憶體區中的列能被讀出以取代具有該故障 -44- 201203255 記憶體胞格的列。 1 5 .如申請專利範圍第1 2項之半導體記憶體裝置， 其中在該冗餘記憶體區中的行能被讀出以取代具有該故障 記憶體胞格的行。 1 6 .如申請專利範圍第1 2項之半導體記憶體裝置， 其中該第二電晶體及該第四電晶體的各通道區係形成於氧 化物半導體層之中。 1 7 .如申請專利範圍第1 2項之半導體記憶體裝置， 其中該第二電晶體及該第四電晶體之每一者的每一微米之 通道寬度的截止狀態電流係1〇〇 aA/μηι或更低。 1 8 .如申請專利範圍第1 2項之半導體記憶體裝置， 其中除了在該驅動器電路、該記憶體胞格陣列、及該記憶 體控制器中所包含的該第二電晶體及該第四電晶體之外的 電晶體包括矽半導體。 -45-
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