TW201140838A - Silicon carbide insulated gate semiconductor element and method for producing same - Google Patents

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TW201140838A
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semiconductor device
electric field
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insulated gate
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Takeyoshi Masuda
Keiji Wada
Misako Honaga
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Sumitomo Electric Industries
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201140838 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種將碳化矽（SiC)用作半導體材料之絕 緣閘極型半導體元件及其製造方法。 【先前技術】 • 近年來’ SiC作為下一代半導體材料受到關注。sic與矽 (Si)相比，絕緣擊穿電場約高1位數至6 MV/cm，作為半導 體元件’該SiC之高絕緣擊穿耐性帶來如今以Si系為主之 半導體元件無法實現之優異之特性。尤其因Sic半導體元 件高耐壓且低損耗’故而於電源、電車或汽車、家電製品 等領域中，面向小型、高效之反相器或轉換器之類的電源 轉換器之實現’強烈期待其實用化。 作為此種S i C半導體元件，提出有絕緣閘極型半導體元 件’尤其DDMOS(Double Diffused Metal Oxide Semiconductor， 雙擴散金屬氧化物半導體）構造之立式MOSFET(MOS Field Effect Transistor，金屬-氧化膜-半導體場效電晶體）（參照 曰本專利第3498459號說明書（專利文獻丨））。根據專利文獻 1，上述立式MOSFET包含：p基底（體）區域、n+源極區 域、n+汲極區域’其等包含碳化矽；閘極絕緣膜，其形成 於P基底區域之表面；閘極電極’其設置於該閘極絕緣膜 上；及兩個主電極’其等使電流流動。對上述閘極電極施 加正電壓而控制於閘極絕緣膜之下方之？基底區域之表面 層誘發之反轉層的電子濃度，藉此控制主電極間之電流。 先前技術文獻 154015.doc 201140838 專利文獻 專利文獻1:日本專利第3498459號說明書 【發明内容】 發明所欲解決之問題 DDMOS構造立式MOSFET元件包含複數個基本單元該 複數個基本單元各個作為〇〇]^(；^構造M〇SFET發揮功能， 相鄰之基本單元以其邊界接觸之方式配置。周圍由基本單 元包圍之元件内部之基本單元相互影響，進行相同動作， 但位於最外周之（終端部分之）基本單元受到周圍之影響不 同，從而使其動作與内部之基本單元不同。尤其容易產生 下述問題：電流於主電極間不流動，電場集中於斷開狀態 下基底（體）區域之一部分，元件之耐壓發生劣化。本案發 明係針對會由此種終端部分之構造中引起之問題，對終端 部分之構造進行研究、最佳化，從而實現碳化矽絕緣閘極 型半導體元件之高耐壓、高性能化者。 解決問題之技術手段 本案發明之碳化矽絕緣閘極型半導體元件包含：第1導 電型之半導體層，其係形成於基板上，且將與接觸於基板 之面為相反側之面設為第1主面；及電極及配線，其等係 形成於該第1主面上。該碳化矽絕緣閘極型半導體元件之 特徵在於：上述半導體層包含：主動區域，其係以包含上 述第1主面之方式而形成；及外周降低表面電場區域，其 係以包圍該主動區域之外周之方式且以包含上述第1主面 之方式形成為帶狀；上述主動區域係中俯視時成為多邊形 154015.doc 201140838 之由假想之邊界線所包圍的複數個基本單元以於該邊界線 接觸之方式無間隙地配置；上述複數個基本單元之各個係 於上述主面中具有形成與上述多邊形大致相似形狀之第2 導電型之主體區域；上述外周降低表面電場區域為第2導 電型，並以包含構成上述主動區域之最外周之基本單元中 所包含的上述主體區域之方式而形成；上述外周降低表面 電場區域中不包含上述主體區域之部分之寬度至少為上述 半導體層之厚度之1/2以上。 根據該發明，可發揮上述外周降低表面電場區域緩和集 中於上述最外周之主體區域之一部分的電場之作用從而 提高碳化矽絕緣閘極型半導體元件之耐壓。 於自上述半導體層之第丨主面起至半導體層内部之深度 0.05 μηι為止之表面區域中，上述外周降低表面電場區域 之第2導電型之平均雜質密度較佳為較上述第2導電型之主 體區域之平均雜質密度高，更佳為上述主體區域之第2導 電型之平均雜質密度之3倍以上。 上述主體區域之上述表面區域之平均雜質密度與碳化矽 絕緣閘極型場效半導體元件之臨界值電壓或通道移動度之 類之電性特性密切相關，因此為lxl〇〗6 cm·3左右，尤其為 2x10 cm3左右》若上述外周降低表面電場區域之上述表 面區域之平均雜質密度較上述主體區域之上述表面區域之 平均雜質密度低，則碳化矽絕緣閘極型半導體元件為斷開 狀態時，上述主體區域之表面區域被空乏化，使向碳化矽 絕緣閉極型半導體元件之接通狀態之過渡不穩定。為此藉 154015.doc 201140838 由使外周降低表®電場區域之表面區域之平均雜質密度較 上述主體區域冑，以阻止空乏層之進入上述主體區域之表 面區域，從而可穩定地進行向接通狀態之過渡。 上述主體區域以自上述第丨主面起向深度方向具有最大 值之方式具有第2導電型之雜質密度分佈。上述主體區域 之具有最大值之深度中，上述外周降低表面電場區域之第 2導電型之雜質密度較佳為上述主體區域之第2導電型之雜 質被度之最大值的1/3以下。又，上述外周降低表面電場 區域之自上述第1主面算起之深度較佳為較上述主體區域 之自上述第1主面算起之深度更深。 藉此，電場不會集中於上述主體區域之一部分，外周降 低表面電場區域作為電場緩和層充分發揮功能，碳化石夕絕 緣閘極型半導體元件之耐壓提高。 上述外周降低表面電場區域較佳為為p型之導電型，且 雜質種類中包含侧。碳化石夕之情形時，作為p型雜質，有 紐、爛# ’但删於離子注入時之飛程大於在呂，從❿可形成 較深之雜質區域。 俯視時為帶狀之上述外周降低表面電場區域之外周較佳 為形成四角經磨圓之倒角四邊形之形狀，且上述外周之倒 角。p刀之半徑為上述漂移半導體層之厚度以上。由於上述 卜周之四角經磨圓，電場集中得以緩和，從而可使絕緣閘 極型場效半導體元件之耐壓進一步提高。 較佳為以包圍上述外周降低表面電場區域之方式至少包 含1個具有與外周降低表面電場區域為相同導電型之第2導 1540l5.doc Ο -6 · 201140838 電型之保護環。上述保護環發揮電場緩和之作用，因此可 使碳化矽絕緣閘極型場效半導體元件之耐壓進一步提高。 較佳為：於上述外周降低表面電場區域上隔著絕緣^配 置有包含金屬之帶狀之閘極襯塾配線，上述間極概塾配線 係與位於最外周之上述基本單元之間極電極全部電性連 接。藉由將上述閘極襯墊配線與上述最外周之閘極電極全 部電性連接，可使作為碳化矽絕緣閘極型場效半導體元件 之閘極電阻變小，從而可實現高頻率時之動作。 較佳為於位於最外周之上述基本單元與上述外周降低表 面電場區域於俯視時重合之部分的上述閘極電極之大致正 下方，以包含上述第1主面之方式形成雜質密度較上述主 體區域高之反轉防止區域。更佳為上述反轉防止區域中， 其導電型為第2導電型，其雜質密度與第2導電型之上述接 觸區域之雜質密度相等。藉由設置上述反轉防止區域，難 以於上述閘極電極之大致正下方之半導體層表面形成反轉 層’從而可使碳化矽絕緣閘極型場效半導體元件之耐壓提 南0 上述基本單元之形狀較佳為俯視時為六邊形之形狀。藉 由設為該俯視時為六邊形之形狀，形成於基本單元内部之 主體區域亦又成為大致相似之六邊形狀，主體區域之各頂 角成為鈍角，因此可減少電場之集中，從而可提高碳化石夕 絕緣閘極型半導體元件之耐壓。 較佳為上述第1主面為相對於{〇〇〇1 }面傾斜50。以上且 65。以下之面，尤其更佳為上述第1主面為{〇3 38丨面。碳 154015.doc 201140838 化石夕之情形時，藉由使形成有反轉層之上述第1主面之面 方位如上述般設置’可使反轉層内之電子之移動度變大， 從而可實現低損耗之碳化矽絕緣閘極型半導體元件。 較佳為：包含下述步驟：準備基板；於上述基板形成離 子注入用遮罩材料；藉由光微影法將上述遮罩材料加工成 特定形狀；及將上述遮罩材料作為遮罩進行離子注入；且 同時形成上述外周降低表面電場區域與上述保護環。藉由 同時形成上述外周降低表面電場區域與上述保護環，可簡 化碳化矽絕緣閘極型半導體元件之製造步驟。 較佳為：包含下述步驟：準備基板；於上述基板形成離 子注入用遮罩材料；藉由光微影法將上述遮罩材料加工成 特定形狀；及將上述遮罩材料作為遮罩進行離子注入；且 同時形成上述接觸區域與上述反轉防止區域。藉由同時形 成上述接觸區域與上述反轉防止區域，可簡化碳化矽絕緣 閘極型半導體元件之製造步驟。 發明之效果 如上所述，根據本發明之碳化矽絕緣閘極型半導體元 件，可實現半導體元件之高耐壓化、高性能化。 【實施方式】 (第1實施形態） 以下，一邊參照圖式一邊詳細對本發明之第丨實施形態 進行說明。再者’以下圖式中對相同或相#之部分賦予相 同參照編號，且不再重複其說明。 將本發明之第1實施形態中之碳化矽絕緣閘極型半導體 •540J5.d〇( 201140838 7L件100之終端部分之剖面構造（後述之圖3 A及圖3B所圖示 之直線I-Ι之部分）示於圖1。參照圖1 ’本實施形態中之絕 緣閘極型半導體元件包含：基板131 (支持基板）、半導體層 132、閑極氧化膜14ι、閘極電極142、層間絕緣膜143、歐 姆電極144、源極配線ι〇1及閘極襯墊配線143。半導體層 132具有相互對向之第1主面137及第2主面138。第2主面 138與基板131接觸。又，半導體層132包含以包含第1主面 137之方式形成之主體區域133、源極區域134、接觸區域 135、外周降低表面電場區域ι〇5及保護環1〇6、ι〇7。 基板131包含六方晶碳化矽（sic)，例如多晶型為‘Η型之 SiC ’基板131之導電型為n+型，厚度為約4〇〇 μιη左右。圖 1中雖未圖示，於與接觸半導體層132之主面對向之基板之 主面上形成有汲極電極。為了使碳化矽絕緣閘極型半導體 元件100為低損耗，亦期待基板131低電阻，基板13丨之雜 質密度為5xl〇18 cm·3〜6xl〇19 em·3之範圍内，其電阻率為 〇·5〜2 mQ’cm左右。作為11型雜質通常為氮。雜質密度越高 則越為低電阻’但若超過6xl019 cm-3 ,則會破壞結晶性。 又’較佳為與半導體層132之第2主面138接觸之基板之主 面為面方位{〇〇〇 1 } ’更佳為相對於面方位{〇〇〇丨丨之偏移角 為50°以上且65。以下，例如面方位{03-38}。若基板131之 主面為面方位{03-38}附近，則由利用質磊晶成長於基板 131上形成半導體層132 ’藉此可使半導體層132之第1主面 137之面方位為{03-38}附近。
半導體層132係藉由磊晶成長而形成於基板m上之SiC 154015.doc 201140838 層。半導體層132與碳化矽絕緣閘極型半導體元件1〇〇之耐 壓密切相關，例如若元件之耐壓為丨kv左右，則n型雜質 密度為5xl〇15 cm·3左右，厚度為10 μηι左右。第i主面137 亦可具有面方位{0001}，但較佳為具有相對於面方位 {0〇〇1}5〇。以上且65。以下之偏移角，例如具有面方位{〇3_ 38}。第1主面137具有此種面方位，藉此可提高後述之閘 極電極142正下方之半導體層132内之通道區域145中所形 成之反轉層的電子之移動度，可實現碳化矽絕緣閘極型半 導體元件100之低損耗。再者，圖i中雖未圖示，半導體層 132亦可包含自第2主面Π8起厚度約〇.5 μιΏ左右、n型雜質 密度為5xl017cm·3左右之緩衝層。 主體區域133係以包含半導體層132之第1主面137之方式 形成於半導體層132内（參照圖1)。圖4A及圖4B係平面地表 示半導體層132之第1主面137上之各雜質之區域的圖，圖 4 A係基本單元11 〇俯視時為四邊形之情形，圖a係基本單 元ί 20俯視時為六邊形之情形。參照圖及圓4B，主體區 域133於俯視時’以與基本単元（11〇或12〇)之邊界線（hi或 12 1)大致相似形狀形成於基本單元内。作為本實施形態之 一例，將用以主體區域133之形成之離子注入條件與雜質 密度之深度方向之分佈之各者示於圖9及表1。 [表1] 第1 第2 第3 第4 第5 離子種類 A1 Α1 Α1 Α1 Α1 加速電壓(keV) 35 75 240 400 600 劑量(atoms/cm2) 6.〇χ101ϋ 1.3Χ1011 2.5χ1012 ΓΤ.Οχίο13 2.0χ1013 154015.doc -10- 201140838 表1中’離子注入條件係將注入種類、加速電壓（keV)及 劑量（atoms/cm2)作為注入參數，對第丨〜第5注入進行表 示。圖9中表示相對於在橫軸以離子注入時間點之半導體 層132之第1主面137a為基點之深度（μιη)，各注入之雜質密 度（圖中之虛線）及各注入之總計之雜質密度（圖中之粗實 線）之深度方向的分佈。又，圖中以虛直線1 5丨表示半導體 層132之雜質密度。離子注入時間點之半導體層132之第i 主面137a於後述之氧化步驟中消失約〇 〇8 μιη，因此將所 製造之碳化石夕絕緣閘極型半導體元件1 〇〇之第1主面13 7示 於圖中。以該第1主面137為基準，參照圖9，主體區域133 中，其導電型為ρ型，其深度方向之雜質密度分佈自第1主 面137起於深度〇.〇5 μηι之表面區域具有1><1〇16 cm·3左右、 尤其2x10 cm 3左右之平均值，於深度較〇 〇5 ^瓜更深之區 域具有lxl 018 cm·3左右之最大值。圖9中，自表示各注入 之總计之雜質密度之粗實線與表示半導體層132之雜質密 度之虛直線151交又位置起，主體區域133之深度為〇 8 μιη 左右。SiC之情形時，雜質之導入主要藉由離子注入完 成而且所導入之雜質基本不擴散，因此難以形成較深之 雜質區域。因此’為了確保元件之耐壓，必、需使主體區域 133之ρ型雜質之總量多於n-型之半導體層Η]之雜質之總 量除此以外，為了於閘極電極142正下方之主體區域133 之表面形成有通道區域145，必需降低主體區域Η]之表面 附近之雜質达、度。作為此種結果，主體區域1 於深度方 向八有雜質进度之分佈。又，作為p型雜質存在硼⑺）或鋁 154015.doc 201140838 (Al) ’採用受體能階較淺之A1。其原因在於若受體能階較 淺’則載子之活化率較高，從而可實現低損耗之絕緣閘極 型半導體元件100。 參照圖1、圖4A及圖4B，源極區域134中，其導電型為n+ 型’且形成為於俯視時於p型主體區域丨33内包含第1主面 137。作為本實施形態之一例表2及圖⑺之各者表示用以 形成源極區域134之離子注入條件與雜質密度之深度方向 之分佈。 [表2] 第1 第2 第3 離子種類 P P p 加速電壓(keV) 90 200 400 劑量(atoms/cm2) Ι.ΟχΙΟ14 2.〇χ1〇14 4.〇xl〇'4 表2中，離子注入條件係將注入種類、加速電壓（kev)及 劑量(―”作為注入參數，對第i〜第3注入進行表 示。圖10中表示相對於在橫軸以離子注入時間點之半導體 層132之第！主面137a為基點之深度(_，各注入之雜質密 度（圖中之虛線）及各注入夕熵斗+ Μα 分/入之總a十之雜質密度（圖中之粗實 線）之冰度方向的分佈。又，圖φιν疮1 a ^入圖中以虛曲線152表示主體區 域133之雜質密度。離子注蚌 ，八時間點之半導體層132之第1 主面137a於後述之氧化步驟消失的 月天、J 0.08 ，因此將所製 造之碳化矽絕緣閘極型半導艚开杜 干导锻凡件10〇之第1主面137示於 圖中。以該第1主面137為基準，夂 签+ 翏照圖10，自圖中之粗實 線與虛曲線152交又之位置起笙 m置超距第1主面m之源極區域 154015.doc •12- 201140838 134之深度為0.45 μηι左右。源極區域134為了獲得良好之 歐姆接觸’包含第1主面137之表面區域之雜質密度為 lxl〇i9 cm 3以上，例如為2x1〇i9 cm_3。圖1〇之例示中，使 用磷（P)作為η型雜質，但亦可使用氮（N)或砷（As)。 參照圖1、圖4A及圖4B，接觸區域1 3 5中，其導電型為p+ 型’並且形成為於p型之主體區域内包含第1主面137，且 俯視時由源極區域134包圍。表3及圖11之各者表示用以形 成接觸區域135之離子注入條件與雜質密度之深度方向之 分佈。 [表3] 第1 第2 第3 離子種類 A1 A1 A1 加速電壓(keV) 40 110 250 劑量(atoms/cm2) Ι.ΟχΙΟ14 2.〇xl〇14 3.0χ1014 表3中，離子注入條件係將注入種類、加速電壓及 劑量（atoms/cm2)作為注入參數，對第丨〜第3注入進行表 示。圖11中表示相對於在橫轴以離子注入時間點之半導體 層132之第1主面i37a為基點之深度（μιη)，各注入之雜質密 度（圖中之虛線）及各注入之總計之雜質密度（圖中之粗實 線）之深度方向的分佈。λ，圖中以虛曲線153表示主體區 域133之雜質岔度。離子注入時間點之半導體層m之第ι 主面137a於後述之氧化步驟 造之碳化石夕絕緣閘極型半導 圖中。參照圖11，自圖十之 消失約0.08 μηι，因此將所製 體元件100之第1主面丨37示於 粗實線與虛曲線15 3交叉之位 154015.doc •13- 201140838 置起’距第1主面137之接觸區域135之深度為0.33 μηι左 右。接觸區域135為了獲得良好之歐姆接觸，包含第1主面 137之表面區域之雜質密度為lxl〇i9 cm-3以上，例如為 2x1019 cm·3。作為p型雜質既可使用a卜亦可使用b。 外周降低表面電場區域105以包圍主動區域1〇8與主動區 域108之外周之方式且以包含第1主面m之方式形成為帶 狀。該情況示於表示半導體層之第i主面137上之絕緣閘極 型半導體元件100之整體的外觀平面之圖2Ββ圖3A及圖3B 係圖2B之A部分之放大平面圖，圖3A表示基本單元11〇為 四邊形之情形，圖3B表示基本單元12〇為六邊形之情形。 參照圖3A、圖3B、圖4A及圖4B，主動區域1〇8中，俯視時 成為多邊形之由假想邊界線所包圍之複數個基本單元（ιι〇 或12〇)以於其邊界線（111或121)接觸之方式無間隙地配 置。複數個基本單元（11〇或121)之各個於第丨主面137中， 具有形成與上述多邊形大致相似形狀之p型之主體區域 133。外周降低表面電場區域丨〇5中，其導電型為p型，以 包含構成主動區域丨08之最外周之基本單元〇1〇或12〇)内之 主體區域133之方式形成。外周降低表面電場區域1〇5中不 包含主體區域133之部分之寬度d(參照圖3八及圖3B)至少為 半導體層U2之厚度之1/2以上。例如元件之耐壓為i W之 情形時’半導體層132為10叫左右之厚度，上述寬度d為5 μηι以上。藉由如此形成外周降低表面電場區域ι〇5，發揮 外周降低表面電場區域105緩和集中於最外周之主體區域 133之-部分之電場之作用’從而可提高碳切絕緣問極 154015.doc 14- 201140838 型半導體元件100之耐壓。 表4及圖12之各者表示用以形成外周降低表面電場區域 105之離子注入條件與雜質密度之深度方向之分佈。 [表4] 第1 第2 第3 第4 第5 第6 第7 離子種類 A1 A1 A1 B B B η 加速電壓(keV) 35 75 150 110 200 320 Af.f\ 劑量(atoms/cm2) 2.5xl〇u 6.0x10" 1.2χ1012 1.7X1012 2.〇xl〇12 2.〇xl〇12 2.〇xl012 ......v ^ 一，、w /川疋-电! (Ke v)及 劑量（atoms/cm2)作為注入參數，對第丨〜第7注入而表示。 圖12中表示相對於在橫軸以離子注入時間點之半導體層 之第1主面137a為基點之深度（μΓη)，各注入之雜質密度 (圖中之虛線）及各注入之總計之雜f密 之深度方向的分佈。又，圖中以虛直線154表示半;實體線層) 132之雜質密度。離子注人時間點之半導體層⑴之第1主 面137a於後述之氧化步驟消失約〇⑽㈣，因此將所製造 ^碳切絕緣閉極型半導體元件斷第^137示於圖 。參照圖12 ’ P型之外周降低表面電場區域1G5之雜質密 度大致為1χ1〇〗7 ·3 士 Μ 右。自圖中之粗實線與虛直線154 二為：ΓΓ，距第1主面137之外周降低表面電場…之 本實施形態中’外周降低表面電場區域 面電場向之分佈大致…外周降低表 雜質密度之深度方向:度方向之分佈與主體區域133之 X向之刀佈滿足如下關係。 154015.doc •15· 201140838 第1，自半導體層132之第1主面137起向半導體層i32内 部之深度0.05 μπι為止之表面區域中，主體區域133之平均 雜質密度與碳化矽絕緣閘極型半導體元件1〇〇之臨界值電 壓或通道移動度之類的電性特性密切相關，因此為1><1〇16 cm·3左右，尤其2xl〇16 cm·3左右。表面區域中，若外周降 低表面電場區域105之平均雜質密度低於主體區域133之平 均雜質密度，則絕緣閘極型半導體元件100為斷開狀態 時，主體區域133之表面區域被空乏化，使絕緣問極型半 導體元件100向接通狀態之移行不穩定。藉由使外周降低 表面電場區域105之表面區域之平均雜質密度較主體區域 133高，阻止空乏層進入主體區域133之表面區域，從而可 穩定地進行向接通狀態之移行。表面區域中，p型外周降 低表面電場區域105之平均雜質密度較佳為較p型之主體區 域133之平均雜質密度高，更佳為主體區域133之p型之平 均雜質密度之3倍以上。圖9與圖12之例中，相 域⑶之平均雜質密度㈣左右，外周降低表= 場區域105之平均雜質密度成為約5倍之lxio” cm-3左右。 第2，主體區域132以自第1主面137起向深度方向具有最 大值、圖12之例為lxl0i8 cm-3左右之方式具有？型之雜質 密度分佈。主體區域133之具有最大值之深度中，外周降 低表面電場區域1〇5之p型之雜質密度較佳為主體區域丨33 之P型之雜質密度之最大值的1/3以下。圖9與圖12之例 t，以第1主面137為基準，p型主體區域133具有最大值之 約0.4 μπι，相對於主體區域133之雜質密度ΐχΐ〇1β⑽·3左 I540l5.doc -16 · 201140838 右’外周降低表面電場區域105之雜質密度成為約1/1〇至 1χ1〇17 cm·3左右。又，較佳為外周降低表面電場區域1〇5 之深度較主體區域133之深度更深。藉此，電場不會集中 於主體區域133之一部分，外周降低表面電場區域1〇5作為 電場緩和層充分發揮功能，碳化矽絕緣閘極型半導體元件 100之耐壓提尚。圖9與圖12之例中，以第i主面m為基 準，相對於主體區域133之深度0 8 μη1，外周降低表面電 場區域105之深度深至1.1 μπι。 外周降低表面電場區域1〇5與主體區域133相比更深地形 成於半導體層132内，外周降低表面電場區域1〇5之較深之 Ρ刀可藉由ρ型之雜質種類使用Β而容易地實現。表4及圖 12之例中，於第丨〜第3注入中將八丨作為注入種類，於第*〜 第7注入中將b作為注入種類。其原因在於相對於Ai，b之 離子注入中之飛程較大。 參照圖3A及圖3B，俯視時為帶狀之外周降低表面電場 區域10 5之外周成為四角經磨圓之倒角四邊形之形狀。倒 角部分之半經尺較佳為半導體層132之厚度以i。例如碳化 石夕絕緣閘極型半導體元件⑽之耐壓為1 kV之情形時，半 導體層132之厚度成為1G _左右，半徑R成為10 μιη以上。 藉由外周降低表面電場區域1〇5之外周之四角經磨圓，電 場集中得以緩和，從而可使絕緣閘極型場效半導體元件 100之耐壓進_步提高。 參照圖2Β，保護環1〇6、1〇7係以包圍外周降低表面電場 區域105之方式’具有與外周降低表面電場區域⑼相同之 154015.doc 201140838 導電型之p型，本實施形態中與外周降低表面電場區域同 時形成’具有相同之深度方向之雜質密度之分佈。又，保 護環較佳為至少設置i個以上，圖⑶中，例示設置有第丨保 護環106與第2保護環107之情形。保護環1〇6、1〇7發揮電 場緩和之作用，因此可進一步提高碳化矽絕緣閘極型半導 體元件100之耐壓。 本實施形態之絕緣閘極型半導體元件i 〇〇亦可更包含反 轉防止區域136。圖6係表示添加反轉防止區域136之絕緣 閘極型半導體元件100之終端部分之剖面構造的圖。參照 圖反轉防止區域136係以包含第1主面137之方式，且雜 質密度較主體區域133高地形成於位於最外周之基本單元 (11 〇或120)與外周降低表面電場區域於俯視時重合之部分 的閘極電極142之大致正下方。反轉防止區域136中，其導 電型為p型’圖6之例示中與p型之接觸區域135同時形成， 其雜質密度與p型之接觸區域135之雜質密度相同。藉由設 置反轉防止區域136 ’難以於閘極電極142之大致正下方之 半導體層132之表面區域形成反轉層，從而可提高碳化石夕 絕緣閘極型半導體元件1 〇〇之耐壓。 參照圖1，閘極氧化膜141形成於半導體層132上，包含 藉由將SiC氧化而形成之氧化物，例如包含二氧化石夕 (Si〇2)。閘極氧化膜141之厚度例如為4〇 nm左右。閘極電 極142以所期望之平面配置形成於閘極氧化膜141上，包含 摻雜高濃度P之多晶Si，厚度為0·5 μιη左右。閘極電極142 之薄片電阻（電阻值由縱與橫之尺寸比決定）為10〜1〇〇 154015.doc -18· 201140838 πιΩ/□左右。層間絕緣膜i43形成於閘極氧化膜ι41及閘極 電極142上，為包含Si〇2之氧化物，厚度為〇6 μηι左右。 又’層間絕緣膜143既可為含有Ρ或Β數％程度以下之 Si〇2，亦可為氮化矽（SiN)。歐姆電極144係與源極區域ι34 及接觸區域135電性連接，以包含各基本單元（11〇或12〇)之 接觸區域135與源極區域134之方式形成於半導體層132之 第1主面137上。歐姆電極M4包含含有鈦（Ti)、八丨及以之合 金，厚度為0.1 μηι〜0.2 μηι左右，亦對為p +型之接觸區域 135及為n+型之源極區域134實現丨xl〇·3 Qcm·2以下之接觸 電阻。源極配線1〇1與形成主動區域1〇8(參照圖2B)之複數 個基本單元（11 0或120)所具備之歐姆電極144全部電性連 接，形成於歐姆電極144及層間絕緣膜！43上，且俯視時形 成於主動區域1 〇8之内側整個面。又，源極配線丨〇丨為μ及 A1合金（包含Si、Ti、銅（Cu)等），或包含Cu之金屬，雖亦 取決於碳化矽絕緣閘極型半導體元件1〇〇之電流容量但 厚度為2〜5 μιη左右。 閘極襯墊配線102於外周降低表面電場區域1〇5上隔著層 間絕緣膜143而配置成帶狀，且包含八丨或八丨合金等金屬。 閘極襯墊配線102較佳為與位於最外周之基本單元（11〇或 120)之閘極電極142全部電性連接。#由將閘極襯塾配線 102與最外周之閘極電極142全部相互電性連接，可減小碳 化矽絕緣閘極型半導體元件1〇〇之閘極電阻，從而可實現 尚頻率時之動作。 參照圖3Α、圖3Β、圖4Α及圖4Β，基本單元（110或12〇) 154015.doc 19 201140838 於俯視時成為由假想之邊界線⑴i、121)所包圍之多邊形 之形狀，於主動區域108内複數個基本單元以於相互之邊 界線接觸之方式無間隙地配置。基本單元較佳為具有於俯 視時為六邊形之形狀（120广藉此，形成於基本單元内部之 主體區域亦成為大致相似之六邊形狀，主體區域之各頂角 成為鈍角，因此可減少電場之集中，從而可提高碳化矽絕 緣閘極型半導體元件1 00之耐壓。 又，參照圖3A、圖3B、圖4A及圖4B ,閘極電極142之平 面構成係於各基本單元（11〇或120)中，於各基本單元之假 想邊界線（111或121)之内部且不包含源極區域（114或124) 之區域上隔著閘極氧化膜141而形成。因此，閘極電極142 於主動區域108上形成為多邊形之網狀。藉由將閘極電極 142形成為此種網狀，例如即便閘極電極142之1處斷線， 亦可使碳化矽絕緣閘極型半導體元件1〇〇之閘極電極142之 整體電性導通。 繼而，以下參照圖5 ’對本實施形態中之碳化石夕絕緣閘 極型半導體元件100之動作進行說明。 首先，對碳化矽絕緣閘極型半導體元件1 〇〇之接通狀態 進行說明。圖5表示圖4A及圖4B所圖示之線V-V之剖面構 造。參照圖5 ’相對於源極配線1〇1對閘極電極142施加臨 界值電壓以上之電壓時，於閘極電極142之大致正下方即p 型主體區域133之半導體層132内，於包含第1主面137之通 道區域145形成有反轉層（導電型為n型之層）。藉由該反轉 層之形成，經由η+型源極區域134與^型半導體層132得以 •20- 154015.doc
201140838 與n+型基板131電性連接。圖5中雖未圖示，於與接觸於半 導體層132之主面對向之基板131之主面上形成有汲極電 極，反轉層之形成之結果為，電流於源極配線1〇1與汲極 電極之間流動。 此處，本實施形態中之碳化矽絕緣閘極型半導體元件 100中，較佳為半導體層132之第！主面137具有相對於面方 位{0001}之偏移角為5〇。以上且65。以下之面方位例如較 佳為具有面方位{〇3-38}。藉此，通道區域145中之閘極氧 化膜141與半導體層132之界面附近中之界面能階之形成得 以抑制，因此反轉層内中之電子之移動度提高。因此可實 現低損耗之碳化矽絕緣閘極型半導體元件1〇〇。 另一方面，相對於源極配線1〇1對閘極電極142時間臨界 值電壓以下之電壓時，或使閘極電極142之電位與源極配 線101為同電位時，碳化矽絕緣閘極型半導體元件1〇〇變為 斷開狀態，源極配線101與汲極電極間中未流動有電流。 其原因在於，形成於通道區域145之反轉層消失，源極區 域134與11型半導體層132未藉由p型主體區域丨33電性連 接。 此種斷開狀態時，自p型主體區域133與11•型半導體層 132之pn接合部分起，空乏層向p型主體區域133與n型半 導體層132之各個擴散。此時’ ρ型主體區域m中之空乏 層内之Ρ型雜質之總量與η·型半導體層132中之空乏層内之 η型雜質之總量大致相等。因碳化矽中難以形成較深之雜 質區域，故而ρ型主體區域133中，必需於半導體層Η〗内 154015.doc •21 - 201140838 部形成具有最大值般之深度方向之雜質密度分佈。 尤其斷開狀態時之碳化矽絕緣閘極型半導體元件丨〇 〇之 終端部分(參照圖”中’於主體區域133之一部分容易發生 電場集中，重要的是設置如上述般之外周降低表面電場區 域105或保護環106、107之電場緩和層。又，設置反轉防 止層136(參照圖6)亦對穩定碳化矽絕緣閘極型半導體元件 1〇〇之動作有效。進而，使配置於主動區域之複數個基本 單元形成為俯視時其頂角成為鈍角之六邊形之形狀，藉此 避免電場之集中，從而可提高碳化矽絕緣閘極型半導體元 件10 0之耐屢。 除此以外，為了使碳化矽絕緣閘極型半導體元件100高 速開關、或以咼頻率動作，關鍵是減小來自元件外部之閘 極端子之閘極電阻。本實施形態之絕緣閘極型半導體元件 100中藉由將複數個基本單元中位於最外周者之各自中所 包含之閘極電極與閘極襯墊配線102電性連接而減小閘極 電阻，從而可實現高速動作、高頻率動作。 關於本實施形態中之絕緣閘極型半導體元件1〇〇之製造 方法’圖7表示製造流程’圖8A〜8L表示各步驟之結束時 間點時之圖。參照圖7，絕緣閘極型半導體元件1 〇〇依序經 過下述步驟來製造：基板之準備步驟P1、半導體層之形成 步驟P2、雜質區域之形成步驟P3、活化退火步驟P4、氧化 步驟P5、閘極電極之形成步驟P6、層間絕緣膜之形成步驟 P7、歐姆電極之形成步驟P8、配線之形成步驟P9及鈍化步 驟P10。圖8A〜圖8L表示製造過程中之絕緣閘極型半導體
154015.doc -22- S 201140838 70件之平面構造與剖面構造。以下，一邊參照圖8a〜圖 8L ’ 一邊詳細記述。 首先，於步驟P1(圖7)中準備基板131。步驟？1中，例如 準備有包含多晶型為4H型之單晶碳化矽、導電型為n型之 基板131 ^基板131之主面之面方位例如為面方位{〇〇〇1}。 . 更佳為基板131之主面為相對於面方位{0001}之偏移角為 50。以上且65。以下之面，進而較佳為具有面方位{〇338}。 又，基板13 1較佳為具有較低之電阻率，因此，例如準備 具有5xl018 Cm·3〜6><1〇丨9 cm_3之η型雜質密度之基板。 其次，於步驟Ρ2(圖7)中，於基板131上形成半導體層 132。具體而言’參.照圖8八之平面構造與圖犯之剖面構 造，藉由磊晶成長於基板131之主面上形成包含碳化矽之 η型之半導體層132。磊晶成長係例如將siH4(矽烷）與 c#8(丙烷）之混合氣體作為原料氣體，進而導入n型雜質 而貫施。此時’亦可對應於元件之耐壓調整半導體層132 之雜質畨度及厚度。例如’若元件之耐壓為1 kV ’則半導 體層132之η型雜質密度為5xl〇15 cm·3左右，且厚度為1〇 μπι左右。作為η型雜質，例如使用氮。 半導體層132具有接觸基板131之第2主面138以及相反側 之第1主面137a。基板131包含與半導體層132相同之碳化 石夕’因此藉由利用同質成長，可使第1主面137&之面方位 為與接觸第2主面138之基板之主面之面方位相同之面方 位。接觸半導體層132之基板之主面具有相對於{〇〇〇1}之 偏移角為50。以上且65。以下之面方位、尤其面方位（〇3_ 154015.doc -23- 201140838 38} ’藉此可使半導體層132之第！主面n7a成為如上所述 之面方位。藉由將第1主面137a之面方位如此設置，於碳 化石夕絕緣閘極料導體元件⑽接通時可$高形成於通道 區域145之反轉層内之電子的移動度，從而可實現碳化矽 絕緣閘極型半導體元件1 00之低損耗。 其次，於步驟P3(圖7)中，於半導體層132内以包含第夏 主面137a之方式形成雜質區域。步驟p3中，參照圖之平 面構造與圖8D之剖面構造，藉由離子注入形成主體區域 133、源極區域134及接觸區域135。又，參照圖犯之平面 構造與圖8F之剖面構造，藉由離子注入形成外周降低表面 電場區域105及保護環丨06、107。其後，進行藉由熱處理 之導入雜質之活化退火。碳化矽之情形時，雜質基本不擴 散’難以自氣相或固體源極進行雜質之導入，因此藉由離 子注入進行雜質之導入。又，深度方向之雜質分佈藉由多 次離子注入加以實現。 具體對藉由離子注入之雜質區域之形成方法進行說明。 首先如上所述，藉由步驟P2準備包含基板131與具有第1主 面137a之半導體層132的磊晶基板200(圖13A)。其次，於 磊晶基板200上、即半導體層132之第1主面137a上藉由例 如CVD(Chemical Vapor Deposition，氣相化學堆積法）形成 包含二氧化矽（Si〇2)之氧化膜300(離子注入用遮罩材料）（圖 13B)。於氧化膜300上塗佈抗蝕劑後，進行曝光及顯影， 形成以對應於所期望之各雜質區域之形狀而開口之抗餘劑 膜301 (圖13C)。將抗蝕劑膜301用作遮罩，例如藉由 154015.doc •24· 201140838 RIE(Reactive l〇n Etching，反應性離子蝕刻），去除露出於 抗蝕劑膜301之開口部分之氧化膜3〇〇。將氧化膜3〇〇與抗 蝕劑膜301作為遮罩而進行離子注入，向開口部分之半導 體層132導入雜質（圖13E)。離子注入後，分別藉由氧電漿 灰化及氫氟酸系溶液將抗钮劑膜3〇1及氧化膜3〇〇去除。 主體區域133中，導電型為p型，且以其雜質密度自半導 體層132之第1主面13 7a起向深度方向變化之方式形成。參 照作為例示之圖9，p型雜質以遍及〇 9 μιη左右之深度注 入，其密度係以第1主面137a為基準，於深度至〇15 右為止之表面附近為2xl〇16 cm·3左右，於〇 15 μιη#上之深 度具有2xl〇17 cm·3之最大值。作為ρ型雜質有总或八丨，採用 又體此階較淺之Α1。其原因在於若受體能階較淺則載子之 活化率較尚，可貫現低損耗之碳化矽絕緣閘極型半導體元 件1〇〇。又，藉由後述之氧化步驟1>5(圖7)半導體層132中 部分消失，因此所製造之半導體元件丨〇〇中之半導體層 132之第1主面137於該階段處於深度〇 〇8 μηι左右之位置。 源極區域134中，導電型為η型，多次離子注作為峋 雜質而形成。作為η型雜質亦可使用Ν或砷（As)。參照作為 例不之圖10，以第1主面137a為基準，形成具有於深度為 0.08 μΐη左右η型雜質密度為2xl〇19 em-3左右、區域之深度 為0.53 μη左右之雜質密度之深度方向的分佈之源極區域 134。 接觸區域135中’導電型為Ρ型，多次離子注入Α1作為ρ 型雜質而形成。作為ρ型雜質亦可使用Β。參照作為例示之 154015.doc •25- 201140838 圖11，以第1主面137a為基準，形成具有於深度為〇 〇8 μηι 左右Ρ型雜質密度為2xl〇19 cm·3左右、區域之深度為〇 4 左右之雜質密度之深度方向的分佈之接觸區域135。 藉由後述之氧化步驟P5(圖7)半導體層132中一部分消 失，因此形成有後述之歐姆電極之半導體層132之第i主面 137於該階段處於深度〇〇8 μιη左右之位置。藉由使該 μπι左右之深度之雜質密度為2xl〇19 cm_3左右，可實現良好 之歐姆接觸。 外周降低表面電場區域1〇5中，導電型為p型，使雜質密 度自半導體層132之第1主面137a向深度方向變化而形成。 參照作為例示之圖12 ’以第1主面137a為基準，形成如下 外周降低表面電場區域1〇5，該外周降低表面電場區域1〇5 具有如下雜質密度之深度方向的分佈：於深度至〇15 μηι 左右為止之表面附近ρ型雜質密度為lxl〇i7 cm·3左右，於 深度0.15 μηι以上具有2xl 017 cm·3之最大值，區域之深度為 1·2 μηι左右。作為p型雜質使用b或A1，深度較淺之部分藉 由Α1形成，較深之部分藉由β形成。藉由後述之氧化步驟 Ρ5(圖7)半導體層丨32中一部分消失，半導體層132之第1主 面137於該階段處於深度〇.〇8 μηι左右之位置。 保護環106、107之形成可與外周降低表面電場區域105 之形成或接觸區域135之形成同時進行。本實施形態中， 與外周降低表面電場區域105之形成同時進行保護環106、 1〇7之形成。又，本實施形態中反轉防止區域136之形成與 接觸區域135之形成同時進行。
154015.doc -26 · S 201140838 其次，為了將藉由離子注入形成之主體區域133、源極 區域134、接觸區域135、外周降低表面電場區域1〇5及保 護環106、107等雜質區域電性活化，一併進行活化退火步 驟P4(圖7)。步驟P4中，可於例如氬氣環境中實施於 1700C保持30分鐘之熱處理。 其-人，將半導體層之主面熱氧化。於該步驟(圖7) 中，為了去除存在於半導體層！ 32之第i主面137&之表面之 離子注入等所致之損傷（缺陷），實施一次熱氧化（犧牲氧 化），去除藉由犧牲氧化形成之氧化膜後，再次進行熱氧 化，從而形成閘極氧化膜136。犧牲氧化及閘極氧化一併 藉由將製造過程中之基板例如以溫度為！ 3〇〇。〇於乾燥氧氣 環境中暴露60分鐘來進行。此時，藉由熱氧化形成之丨次 之氧化膜之厚度為40 nm左右。又，伴隨氧化膜之成長（形 成），碳化矽之情形時，與氧化膜之厚度幾乎相同程度之 厚度之半導體層132被消耗，因此半導體層之第}主面ι37 以氧化步驟前之第1主面137a為基準，向半導體層内部後 退 80 nm(0.08 μηι)左右。 其次’參照圖8G之平面構造與圖8Η之剖面構造，於閘 極氧化膜141上形成閘極電極m2。該步驟Ρ6(圖7)中，藉 由 LPCVD(Low Pressure Chemical Vap〇r Dep〇siti〇n，減壓 氣相化學堆積法）形成多晶矽膜，藉由光微影法將該多晶 石夕膜钱刻成所期望之形狀來形成閘極電極。LPCVD中，例 如可使用SiHsCl2(二氣矽烷）作為原料氣體，導入PH3(膦） 作為η型雜質，於溫度設為1000°c、壓力設為3〇 pa之減壓 154015.doc -27- 201140838 條件下形成摻雜有雜f之多晶石夕膜。多晶碎膜為例如〇 5 μπι左右之厚度，薄片電阻為2〇爪^口。蝕刻例如可藉由使 用CF4(氟氣烷）系之氣體之rie來進行。 其次，參照圖8Α之平面構造與圖8Β之剖面構造，於閘 極電極142上形成層間絕緣膜143及歐姆電極Μ4。層間絕 緣膜143之形成步驟Ρ7(圖7)中，例如藉由CVD將si〇2膜呈 厚度〇·6 μιη左右堆積於製造過程中之絕緣閘極型半導體元 件100之閘極電極M2露出的表面之整個面。層間絕緣膜 143之形成方法亦可使用pcvD(piasma Chemicai Vap〇r
Deposition ’電漿CVD)代替CVD，層間絕緣膜143亦可為 氮化矽（SiN)。 其次，形成與源極區域134及接觸區域135電性連接之歐 姆電極144 ^該歐姆電極形成步驟（p8)中，首先以包含源 極區域134及接觸區域135，並利用光微影法藉由蝕刻而使 半導體層132之第1主面137露出之方式，將閘極氧化膜141 及層間絕緣膜143開口’不去除抗蝕劑，藉由電子束蒸鑛 (Electron Beam Deposition)，將鈦（Ti)、A卜 Si 以各者之厚 度為200 nm、400 nm、250 nm依序堆積。其後，一併將抗 银劑及堆積於抗蝕劑上之Ti、Al、Si堆積層去除（即剝離 法）。其後，於氬（Ar)或N等惰性環境中、溫度約95〇。〇進行 時間30秒之熱處理，形成半導體層132之碳化矽與以、
Al、Si之合金層，作為歐姆電極145。 其次，參照圖8K之平面構造與圖8L之剖面構造，於層 間絕緣膜143上形成源極配線1〇1及閘極襯墊配線1〇2，該 154015.doc -28· 201140838 源極配線1 0 1及閘極襯墊配線1 02電性連接於各基本單元 (110或120)内之所有歐姆電極145與位於最外周之各基本單 元之閘極電極之各個。該配線之形成步驟Ρ9(圖7)中，首 先’對位於最外周之所有基本單元（11〇或12〇)應用光微影 法技術’將位於外周降低表面電場區域105上之閘極電極 145上之層間絕緣膜142開口。繼而，抗蝕劑去除後，藉由 賤鑛等形成厚度2〜5 μηι左右之Α1或Α1合金。其後，姓刻A1 或A1合金’從而形成源極配線1〇1與閘極襯墊配線1〇2。A1 或A1合金之钱刻可藉由使用氯（ci)系氣體之RIE進行。 最後’雖未圖示’但形成聚醯亞胺等有機系保護膜或者 Si〇2或SiN等保護膜，本實施形態中之碳化矽絕緣閘極型 半導體元件100完成。 應Μ為本次所揭示之實施形態及實施例全部内容均為例 不，而非對本發明之限制。本發明之範圍並非由上述說明 表不而疋由申請專利範圍所表示，且意欲包含與申請專利 I巳圍均等之含義及範圍内之全部變更。 【圖式簡單說明】 圖1係表示碳切絕、_極型何體元件之終端部分之 剖面構造之圖； 圖2Α係表示碳切絕緣閘極型半導體元件之概略之平面 構造之上方概觀圖； 圖2Β係表示碳切絕緣閘極型半導體元件之概略之平面 構造之圖’且係表示第1主面上雜質區域之圖； 圖3Α係將碳切絕緣閉極型半導體元件之圖a所圖示 1540I5.doc •29· 201140838 之A部放大而表示之第1主面上之承而园 囬上之十面圖，且係表示基本單 元為四邊形狀之情形之圖； 圓3B係將碳切絕緣閘極型半導體元件之圖a所圖示 之A部放大而表示之第1主面上之平 _ .. ± 十面圖，且係表示基本單 元為六邊形狀之情形之圖； 圖4A係將碳化矽絕緣間極型半導體元件之基本單元構造 於第1主面上表示之平面圖，且禆矣 圃且係表不基本單元為四邊形 狀之情形之圖； 圖化係將石炭化石夕絕緣閘極型半導體元件之基本單元構造 於第i主面上表示之平面圖，且係表示基本單元為六邊形 狀之情形之圖； 圖5係表示碳化矽絕緣閘極型半導體元件之基本單元之 剖面構造之圖； -圖6係表示導入反轉防止層之碳化石夕絕緣問極型半導體 元件之終端部分之剖面構造的圖； 圖7係表示碳化矽絕緣閘極型半導體元件之製造步驟之 流程圖； ~ 圖8A係碳化矽絕緣閘極型半導體元件之製造方法中之磊 晶成長步驟之結束時間點之俯視圖； 圖8B係沿著圖8A之線VIIIB_VIIIB之概略刮面圓； 圖8C係碳化矽絕緣閘極型半導體元件之製造方法中 體區域、源極區域及接觸區域之形成步驟之結束時= 俯視圖； 的 圖8〇係沿著圖8C之線VIIID_vmD之概略剖面圖； 154015.doc •30- 201140838 圖8E係碳化矽絕緣閘極型半導體元件 造方法中之外 周降低表面電場區域及保護環之形成步驟 砰 < 結束時間點的 俯視圖； 圖8F係沿著圖8E之線VIIIF_VIIIF之概略剖面圖. 圖8G係碳化矽絕緣閘極型半導體元件之製造方法中 化步驟與閘極電極之形成步驟之結束時間點的俯視圖^ 圖8H係沿著圖8G之線VIIIH-VIIIH之概略剖面圖. 圖81係碳化矽絕緣閘極型半導體元件 、戒ie方法中之歐 姆電極之形成步驟之結束時間點的俯視圖； 圖8J係沿著圖81之線VIIIJ-VIIIJ之概略剖面圖· 圖8K係碳化矽絕緣閘極型半導體元件之製造方法中之配 線之形成步驟之結束時間點的俯視圖； 圖8L係沿著圖8K之線VIIIL-VIIILi概略剖面圖； 圖9係表示藉由高斯近似計算碳化矽絕緣閘極型半導體 兀件之主體區域之形成步驟中之深度方向之雜質分佈之結 果的圖； a 圖1 〇係表示藉由高斯近似計算碳化矽絕緣閘極型半導體 兀件之源極區域之形成步驟中之深度方向之雜質分佈之結 果的圖； ° 圖11係表示藉由高斯近似計算碳化矽絕緣閘極型半導體 兀件之接觸區域之形成步驟中之深度方向之雜質分佈之結 果的圖； >α 圖12係表示藉由高斯近似計算碳化矽絕緣閘極型半導體 兀件之外周降低表面電場區域之形成步驟中之深度方向之 154015.doc •31 · 201140838 雜質分佈之結果的圖； 圖13A係概略地表示藉由離子注入之雜質區域之形成方 法之第1步驟的剖面圖； 圖13B係概略地表示藉由離子注入之雜質區域之形成方 法之第2步驟的剖面圖； 圖13C係概略地表示藉由離子注入之雜質區域之形成方 法之第3步驟的剖面圖； 圖13D係概略地表示藉由離子注入之雜質區域之形成方 法之第4步驟的剖面圖；及 圖13E係概略地表示藉由離子注入之雜質區域之形成方 法之第5步驟的剖面圖。
S 【主要元件符號說明】 100 絕緣閘極型半導體元件 101 源極配線 102 閘極襯墊配線 103 閘極墊 104 半導體元件之端面 105 外周降低表面電場區域 106 第1保護環 107 第2保護環 108 主動區域 110 四邊形基本單元 111 四邊形基本單元之假想邊界線 112 四邊形基本單元之主體區域 154015.doc •32· 201140838 113 114 120 121 122 123 124 130 131 132 133 134 135 136 137 137a 138 141 142 143 144 145 151 152 四邊形基本單元之接觸區域 四邊形基本單元之源極區域 六邊形基本單元 六邊形基本單元之假想邊界線 六邊形基本單元之主體區域 六邊形基本單元之接觸區域 六邊形基本單元之源極區域 基本單元之剖面構造 基板 半導體層 主體區域 源極區域 接觸區域 反轉防止區域 半導體層之第1主面 氧化步驟以前之半導體層之第1主面 半導體層之第2主面 閘極氧化膜 閘極電極 層間絕緣膜 歐姆電極 通道區域 半導體層之雜質密度 主體區域之雜質密度 154015.doc •33· 201140838 153 主體區域之雜質密度 154 半導體層之雜質密度 200 蠢晶基板 300 氧化膜 301 抗蝕劑膜 d 寬度 Ρ1-Ρ10 步驟 R 半徑 ·34· 154015.doc

Claims (1)

  1. 201140838 七、申請專利範圍： 1. 一種碳化矽絕緣閘極型半導體元件，其係碳化矽絕緣閘 極型半導體元件（100)，且包含： 支持基板（131); 第1導電型之半導體層（132)，其係形成於上述支持基 板上’且將與接觸於上述支持基板之面為相反側之面設 為第1主面（137);及 電極（142)及配線（101)，其等係形成於該主面上；且 上述半導體層包含··主動區域（1〇8)，其係以包含上述 第1主面之方式而形成；及外周降低表面電場區域 (105)，其係以包圍該主動區域之外周之方式且以包含上 述第1主面之方式形成為帶狀； 上述主動區域中俯視時成為多邊形之由假想之邊界線 所包圍的複數個基本單元以於該邊界線接觸之方式無間 隙地配置； 上述複數個基本單元之各個係於上述主面中具有形成 與上述多邊形大致相似形狀之第2導電型之主體區域 (133)； 上述外周降低表面電場區域具有上述第2導電型，並 以包含上述複數個基本單元之中構成上述主動區域之最 外周者所具有之上述主體區域之方式形成，· 上述外周降低表面電場區域中不包含上述主體區域之 七刀之寬度至少為上述半導體層之厚度之ι/2以上。 2_如請求項1之碳化石夕絕緣閘極型半導體元件，其中 154015.doc 201140838 於自上述半導體層之上述第1主面起至深度0.05 μιη為 止之表面區域中，上述第2導電型之外周降低表面電場 區域之平均雜質密度較上述第2導電型之主體區域之平 均雜質密度高》 3. 如請求項1之碳化矽絕緣閘極型半導體元件，其中 於自上述第1主面起至深度〇.〇5 μηι為止之表面區域 中上述外周降低表面電場區域之上述第2導電型之平 均雜質密度為上述主體區域之上述第2導電型之平均雜 質密度之3倍以上。 4. 如請求項1之碳化矽絕緣閘極型半導體元件，其中 上述主體區域具有以自上述第1主面起向深度方向具 有最大值之方式變化的上述第2導電型之雜質密度； 於具有上述最大值之深度中，上述外周降低表面電場 區域之上述第2導電型之雜質密度為上述主體區域之雜 質密度之最大值之1/3以下。 5 ·如请求項1之碳化石夕絕緣閘極型半導體元件其中 上述外周降低表面電場區域之自上述第1主面算起之 深度較上述主體區域之自上述第1主面算起之深度更 深。 6·如請求項1之碳化矽絕緣閘極型半導體元件，其中 上述外周降低表面電场區域為Ρ型之導電型，且雜質 種類中包含硼。 7.如请求項1之碳化石夕絕緣閘極型半導體元件，其中 俯視時為帶狀之上述外周降低表面電場區域之外周係 I54015.doc 201140838 形成四角經磨圓之倒角四邊形之形狀； 上述外周之倒角部分之半徑為上述半導體層之厚度以 上。 8. 如請求項1之碳化矽絕緣閘極型半導體元件，其中 上述半導體層至少包含1個保護環（1〇6、1〇7)，該保護 環（106、107)包圍上述外周降低表面電場區域且具有上 述第2導電型。 9. 如請求項1之碳化矽絕緣閘極型半導體元件，其中 上述配線係隔著絕緣膜而配置於上述外周降低表面電 場區域上，包含金屬，且包含具有帶狀之形狀之閘極襯 墊配線（102); 上述電極包含閘極電極（142); 上述閘極襯墊配線係與上述複數個基本單元中位於最 外周者之各自中所包含之上述閘極電極電性連接。 I 〇如請求項1之碳化矽絕緣閘極型半導體元件，其中 上述電極包含閘極電極； 上述半導體層係設置於位於最外周之上述基本單元與 上述外周降低表面電場區域於俯視時重合之部分的上述 閘極電極（142)之大致正下方，包含上述第1主面，且包 含具有較上述主體區域高之雜質密度之反轉防止區域 (136)。 II ·如請求項1 〇之碳化矽絕緣閘極型半導體元件，其中 上述複數個基本單元之各個係以包含上述第1主面之 方式於上述主體區域内包含上述第2導電型之接觸區域 154015.doc (135)； 201140838 上述反轉防止區域中，其導電型為上述第2導電型， 其雜質密度與上述接觸區域之上述第2導電型之雜質密 度相等。 12·如請求項1之碳化矽絕緣閘極型半導體元件其令俯視 時上述複數個基本單元之各自之形狀為六邊形。 13·如請求項1之碳化矽絕緣閘極型半導體元件，其中上述 第1主面為相對於{0001}面傾斜5〇。以上且65。以下之面。 14. 如請求項1之碳化矽絕緣閘極型半導體元件，其中上述 第1主面為{03-38}面。 15. -種碳切絕緣閘極型半導體元件（⑽)之製造方法 包含下述步驟： ' 準備基板（200); 於上述基板上形成離子注入用遮罩材料（3〇〇广 藉由光微影法將上述料材料加卫成特定形狀·及 將上述遮罩材料作為遮罩進行離子注入；且 藉由進行上述離子注入之步驟，同時形成外周降低表 面電場區域（105)與保護環（106及1〇7)。 16. -種碳化石夕絕緣閘極型半導體元件(1〇〇)之製造方 包含下述步驟： 其 準備基板（200); 於上述基板上形成離子注入用遮罩材料（300); 藉由光微影法將上述遮罩材料加王成特定形狀；及 將上述遮罩材料作為遮罩進行離子注入；且 I54015.doc 201140838 ，同時形成接觸區域 藉由進行上述離子注入之步驟 (135)與反轉防止區域（136)。 154015.doc
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