201030493 六、發明說明: 【發明所屬之技術領域】 - 本發明係有關於時脈控制電路及具備其之送訊機。 【先前技術】 先前以來,使用高速序列傳輸的通訊系統,已爲習知 。在一般的通訊系統中’平行資料訊號是從資料生成部被 φ 輸出至送訊機’於送訊機中’平行資料訊號被轉換成序列 資料訊號然後送出至高速序列傳輸線。此時,送訊機的動 作時脈’係同步於平行資料訊號而從資料生成部發送。然 後’該動作時脈’係基準時脈的頻率於時脈生成部中藉由 展頻(Spread Spectrum:SS)而被調變然後輸出至資料生成部 的時脈。作爲此種通訊系統,係例如非專利文獻1中所記 載者。 此處,上記的動作時脈,係展頻所致之頻率調變度越 • 大,則對 EMI(Electro Magnetic Interference:電磁波干擾 )的降低越有效。因此,爲了謀求通訊系統中的EMI之降 低,將時脈生成部所生成之時脈的調變度加大,較爲理想 〇 [先前技術文獻] [非專利文獻] [非專利文獻 1] “ 1-channelSerial ΑΤΑ PHY ” 、 [online]、Atmel Corporation、2003 年 1 月 21 日檢索,網 際網路 < http://www.dzjsw.com/jcdl/aZAT78C5091.pdf> 201030493 【發明內容】 [發明所欲解決之課題] 於高速序列傳輸路中,是藉由在序列資料訊號中內嵌 時脈的所謂Embedded Clock的傳輸方式,以謀求資料速 率的提升。於通常的資料通訊中,是藉由展頻來謀求EMI 的降低。然而,在Embedded clock的高速序列傳輸時, 因爲其特性的緣故,調變度無法提高。因此,在上記先前 構成中,由於使序列資料訊號同步的時脈和使平行資料訊 號同步的時脈爲相同,因此用來使資料生成部與送訊機之 間的配線部分或其他電路區塊的資料同步用的時脈的調變 度也不得不縮小,因此會有從這些部分產生很大的EMI之 問題。 於是,爲了解決上記問題,例如在資料生成部與送訊 機之間,考慮使平行資料訊號同步於調變度高的時脈,但 這樣除了會導致電路規模變大外,還會導致送訊機側的消 費電力變大之新的問題產生。 本發明係爲了解決上記問題點而硏發,目的在於提供 —種以簡易的構成就能謀求EMI之減低的時脈控制電路及 具備其之送訊機。 [用以解決課題之手段] 本發明的時脈控制電路,其特徵爲,具備:時脈生成 部’係藉由將基準時脈之頻率進行展頻以生成調變度較大 -6- 201030493 的第1時脈、和調變度小於該第1時脈的第2時脈,並將 所生成的第1時脈和第2時脈予以輸出;和FIFO部,係 • 用以輸入:從時脈生成部輸出至外部電路而從該外部電路 所輸出之第1時脈、和於外部電路中同步於第1時脈而輸 出的平行資料訊號、和從時脈生成部所輸出之第2時脈, 並使平行資料訊號同步於第2時脈而予以輸出。 在該時脈控制電路中,係藉由將同樣基準時脈之頻率 φ 予以展頻,而在時脈生成部中生成調變度較大的第1時脈 和調變度較小的第2時脈,並輸出至FIFO部。此時,第 1時脈係被輸出至外部電路,於該外部電路中令其同步於 平行資料訊號後,輸出至FIFO部。然後,在FIFO部中, 改掉令平行資料訊號所同步的第1時脈,使該平行資料訊 號同步於第2時脈而輸出。藉此,在傳輸平行資料訊號之 際,係可使其同步於調變度較大的時脈,而在將該平行資 料訊號轉換成序列資料訊號而進行高速序列傳輸之際,則 φ 可使其同步於調變度較小的時脈。因此,在用來傳輸平行 資料訊號的例如外部電路(資料生成部)與送訊機之間的配 線部分,或於其他電路區塊中,就可謀求較大的EMI降低 效果。又,由於在外部電路與送訊機之間不需要用來使平 行資料訊號同步於高調變度之時脈所需的電路,因此可爲 簡易之構成。 又,時脈生成部係被配置在比外部電路還靠近FIFO 部之位置,較爲理想。此情況下,由於用來連接時脈生成 部與FIFO部的傳輸路(傳輸線)較短,因此可以降低調變 201030493 度小的第2時脈被從時脈生成部傳輸至FIFO部之際的 EMI。此時,即使外部電路是存在於遠離時脈生成部之位 置的情況下,仍由於第1時脈的調變度較大,所以可謀求 EMI之降低。 又,時脈生成部,係具有:用以生成第1時脈的第1 時脈生成部、和用以生成第2時脈的第2時脈生成部;並 具有相位調整電路,係生成用來對合第1時脈與第2時脈 之相位所需的第1控制訊號及第2控制訊號,並將所生成 之第1控制訊號予以輸出至第1時脈生成部,將第2控制 訊號予以輸出至前記第2時脈生成部,較爲理想。此情況 下’因爲基於用來對合相位所需的第1控制訊號及第2控 制訊號,而分別生成第1時脈及第2時脈,因此可縮小第 1時脈與第2時脈的相位差。因此,可縮小第1時脈及第 2時脈的資料速率(時脈頻率)的差,可謀求FIFO部中的暫 存器數之減少。 又,時脈生成部,係具有分頻電路,其係輸入第1時 脈’並將該第1時脈予以分頻而輸出,較爲理想。此情況 下,就可獲得所望的第1時脈之頻率。 又’時脈生成部,係具有分頻電路,其係輸入第1時 脈’並將該第1時脈予以分頻而輸出,較爲理想。此情況 下,就可獲得所望的第1時脈之頻率。 本發明的送訊機,其特徵爲,具備:時脈生成部,係 藉由將基準時脈之頻率進行展頻以生成調變度較大的第1 時脈、和調變度小於該第1時脈的第2時脈,並將所生成 -8 - 201030493 的第1時脈和第2時脈予以輸出;和FIFO部,係用以輸 入:從時脈生成部輸出至外部電路而從該外部電路所輸出 之第1時脈、和於外部電路中同步於第1時脈而輸出的平 行資料訊號、和從時脈生成部所輸出之第2時脈,並使平 行資料訊號同步於第2時脈而予以輸出;和序列傳輸訊號 作成部,係將同步於第2時脈而從FIFO部所輸出之平行 資料訊號,進行輸入,將該平行資料訊號轉換成序列資料 φ 訊號而予以輸出。 在該送訊機中’藉由將相同基準時脈之頻率進行展頻 ’調變度較大的第1時脈和調變度較小的第2時脈係被時 脈生成部所生成,被輸出至FIFO部。此時,第1時脈係 被輸出至外部電路,於該外部電路中令其同步於平行資料 訊號後’輸出至FIFO部。然後,在FIFO部中,改掉令平 行資料訊號所同步的第1時脈,使該平行資料訊號同步於 第2時脈而輸出’輸入著該平行資料訊號的序列傳輸訊號 〇 作成部中’將平行資料訊號轉換成序列資料訊號而輸出。 藉此,在傳輸平行資料訊號之際,係可使其同步於調變度 較大的時脈,而在將該平行資料訊號轉換成序列資料訊號 而進行高速序列傳輸之際,則可使其同步於調變度較小的 時脈。因此’在用來傳輸平行資料訊號的例如與外部電路 (資料生成部)之間的配線部分,或於其他電路區塊中,就 可謀求較大的EMI降低效果。又,由於在與外部電路之間 不需要用來使平行資料訊號同步於高調變度之時脈所需的 電路,因此可爲簡易之構成。 -9- 201030493 [發明效果] 若依據本發明,則可以簡易的構成來謀求EMI之降低 【實施方式】 以下,參照添附圖面,詳細說明用以實施本發明的形 態。此外,於圖面的說明中,同一要素係標示同一符號, 並省略重述說明。 圖1係含有本實施形態所述之送訊機的通訊系統之構 成圖。該圖所示的通訊系統1,係具備資料生成部2和送 訊機3。資料生成部2及送訊機3,係藉由低速的平行訊 號線L1而連接。又,高速序列傳輸線L2的一端係連接至 送訊機3,其另一端係連接至例如收訊機(未圖示)。此外 ,於圖1中,送訊機3及資料生成部2均由LSI所構成, 將它們予以連接用的平行訊號線L1和高速序列傳輸線L2 ,係爲纜線或PCB(Printed Circuit Board:印刷基板)上的 配線。 資料生成部2,係輸入著從送訊機3所輸出之第1時 脈CK!(後述),令所要發送之平行資料訊號Pdata同步於該 第1時脈CK!,將該平行資料訊號Pdata和第1時脈CL, 輸出至送訊機3。該資料生成部2,係爲外部電路。此外 ,此處所謂的外部,係在機能要素而言各區塊是被分開的 情況下,與送訊機3是在機能上分離的意思。 -10 - 201030493 送訊機3係具備:時脈生成部4、輸入電路5、FIFO 部6、序列傳輸訊號作成部7。時脈生成部4係於送訊機3 內,被配置在FIFO部6及序列傳輸訊號作成部7的附近 。該送訊機3,係爲對收訊機發送例如影像(映像)資料的 裝置。此外,時脈生成部4及FIFO部6係作爲在展頻量 不同的2個時脈之間的資料轉換電路(時脈控制電路)之機 能。 φ 針對時脈生成部4,參照圖2來說明。圖2係時脈生 成部4的構成圖。如同圖所示,時脈生成部4,係由基準 時脈生成部8、系統用時脈生成部(第1時脈生成部)9、序 列傳輸用時脈生成部(第2時脈生成部)10、相位調整電路 1 1所構成。 基準時脈生成部8,係生成所定頻率的基準時脈CKref 。基準時脈生成部8,係將所生成的基準時脈CKref,輸出 至系統用時脈生成部9及序列傳輸用時脈生成部1〇。 〇 系統用時脈生成部9,係輸入著從基準時脈生成部8 所輸出之基準時脈CKref,基於該基準時脈CKref而生成系 統用時脈亦即第1時脈(:1^並輸出之。具體而言,系統用 時脈生成部9,係輸入著從相位調整電路11所輸出之第1 控制訊號Controh(後述),基於該第1控制訊號Control: 而將基準時脈CKref的頻率進行展頻(Spread Spectrum: SS)以進行調變,生成頻率調變度(調變度)較大的第1時脈 Ch,然後將該第1時脈CK!輸出至資料生成部2。該第1 時脈CK!,係亦可被輸出至其他的電路區塊。 -11 - 201030493 序列傳輸用時脈生成部10,係輸入著從基準時脈生成 部8所輸出之基準時脈CKref,基於該基準時脈CKref而生 成序列傳輸用時脈亦即第2時脈CK2並輸出之。具體而言 ,序列傳輸用時脈生成部10,係輸入著從相位調整電路 1 1所輸出之第2控制訊號Control2(後述),基於該第2控 制訊號C〇ntr〇l2而將基準時脈CKref的頻率進行展頻以進 行調變,生成頻率調變度較小的第2時脈CK2,然後將該 第2時脈CK2輸出至FIFO部6及序列傳輸訊號作成部7 。該第2時脈CK2,其頻率調變度係被設定成小於第1時 脈CK!,是可在高速序列傳輸線L2中傳輸的頻率調變度 〇 此外,序列傳輸用時脈生成部10係亦可生成將基準 時脈CKref的展頻的調變度設成0的第2時脈CK2而加以 輸出。此情況下,序列傳輸用時脈生成部10,係將用來停 止後述之相位調整電路11之動作用的停止訊號,輸出至 相位調整電路1 1。 相位調整電路1 1,係調整第1時脈CK,與第2時脈 CK2之相位。具體而言,相位調整電路1 1,係偵測出第1 時脈CL及第2時脈CK2,生成用來對合該第1時脈Ch 及第2時脈CK2之頻率調變之相位所需的第1控制訊號 Controh、和異於該第1控制訊號Controli的第2控制訊 號C〇ntr〇l2,將第1控制訊號Control!輸出至系統用時脈 生成部9,將第2控制訊號Controh輸出至序列傳輸用時 脈生成部1 0。 201030493 回到圖1,輸入電路5係例如爲鎖存電路,係將從時 脈生成部4輸出至資料生成部2然後從該資料生成部2所 輸出的第1時脈CK,、和於資料生成部2中同步於第1時 脈CKt而輸出的平行資料訊號Pdata,予以輸入,並將該平 行資料訊號Pdata及第1時脈CK,,輸出至FIFO部6。輸 入電路5,係爲例如被配置在LSI的邊界部分的外部電路 ,是可承受 ESD(Electrostatic Discharge)等之構成。 φ FIFO部6,係進行從第1時脈CK,轉成第2時脈CK2 的平行資料訊號Pdata之轉換。具體而言,FIFO部6係將 從外部電路5所輸出之第1時脈CK,及平行資料訊號Pdata 、和從時脈生成部4所輸出之第2時脈CK2,予以輸入。 然後’ FIFO部6係所輸入的平行資料訊號pdata,同步於 第2時脈CK2,成爲平行資料訊號PRdata而輸出至序列傳 輸訊號作成部7。又’ FIFO部6係用來防止,起因於第1 時脈CK!與第2時脈CK2之調變度差異所產生的瞬間資料 響 速率(頻率)之差異所導致的溢位(overflow)或下溢 (underflow) 〇 序列傳輸訊號作成部7,係將從FIFO部6同步於第2 時脈CK2而輸出之平行資料訊號PRdata及從序列傳輸用時 脈生成部10所輸出之第2時脈CK2,予以輸入,依照該 第2時脈CK2而將平行資料訊號PRdata轉換成序列資料訊 號Sdata ’將該序列資料訊號Sdata輸出至高速序列傳輸線 L2。 接著,說明比較例的通訊系統。圖3係表示比較例的 -13- 201030493 通訊系統之構成圖。如同圖所示,比較例的通訊系統1 A ,係被適用於DisplayPort,具備第1時脈生成部12和第 2時脈生成部1 3這點,是和本實施形態的通訊系統1不同 。以下,說明比較例的通訊系統1 A。 第1時脈生成部12,係藉由將基準時脈進行頻率,以 生成調變度較大的第1時脈CKu,將該第1時脈(:尺^輸 出至資料生成部2。又,第2時脈生成部13,係藉由將與 第1時脈生成部12之基準時脈不同的基準時脈之頻率進 行展頻,以生成調變度較小的第2時脈CK22,將該第2 時脈CK22輸出至FIFO部6A及序列傳輸訊號作成部7。 在具有上記構成的通訊系統1A中,由於調變度較大 的第1時脈CK η是被從第1時脈生成部12輸出至資料生 成部2,調變度較小的第2時脈CK22是被從第2時脈生成 部13輸出至FIFO部6A,因此藉由將平行資料訊號Pdata 同步於調變度較大之第1時脈CK η而從資料生成部2輸 出至送訊機3,以謀求平行訊號線L1等中的ΕΜΙ之降低 。又,將第2時脈CK22的頻率設計成遠大於第1時脈 CKU的頻率,以防止被輸入至FIFO部6A的資料追上從 FIFO部6A所輸出之資料而發生溢位。然而,隨著頻率的 增大,從FIFO部6A所輸出的第2時脈CK22的資料速率 會大於被輸入至FIFO部6A的第1時脈CK^的資料速率 ’而有所謂下溢之問題。 於是,在通訊系統1A中,FIFO部6A係具有假資料 追加部14。該假資料追加部14,係對資料速率追加虛假 -14- 201030493 的Fill資料。關於假資料追加部14,參照圖4來說明。 圖4係通訊系統1A中的第1時脈CKu及第2時脈 CK22的資料速率之變化比率的圖示。於同圖中,實線係表 示第1時脈CKu,虛線係表示第2時脈CK22。如圖4所 示,第1時脈CKM的調變度,係大於第2時脈CK22的調 變度。然後,爲了使虛線所圈起的部分中資料不發生溢位 ,第1時脈CKU的平均的資料速率係被設成,充分高於 φ 第2時脈CK22的平均資料速率的値。此時,假資料追加 部14,係爲了防止下溢,對於第1時脈CKη及第2時脈 CK22的資料速率之差異,追加圖中箭頭所示的Fill資料 Fdata,以彌補該資料速率的差異。 然而,在上記的通訊系統1A中,由於第1時脈生成 部12及第2時脈生成部13係獨立動作,因此藉由展頻而 被調變的頻率之相位並不一定相同,會有相位不同之情形 。此時’就必須要將第1時脈CKu和第2時脈CK22的資 φ 料速率的差更爲加大。因此,爲了實現此種動作,而有電 路規模增大之問題。 相對於此’本實施形態的通訊系統1,係於時脈生成 部4中’由相同的基準時脈CKref來生成第!時脈CK,及 第2時脈CL。因此’如圖5所示,可將第1時脈CKl的 調變度加大’將第2時脈CK2的調變度變小,並且可使第 1時脈Ch及第2時脈CK2的平均資料速率一致。因此, 不需要對於資料速率的差而追加Fill資料Fdata,不需要上 記的假資料追加部14,可爲最小限度的電路構成。 -15- 201030493 又,即使第1時脈CK!及第2時脈CK2的瞬間資料速 率有所不同的情況下,仍如圖5所示,藉由FIFO部6來 調整成溢位部分之資料像是下溢部分,就可防止資料速率 的溢位及下溢。如以上,本實施形態的通訊系統1,係相 較於比較例的通訊系統1A,可藉由簡易的構成,就能防 止下溢及溢位。甚至,由於第1時脈CK,及第2時脈CK2 的平均資料速率是一致,因此序列傳輸訊號作成部7係只 要以必要之最小限度的動作速度來動作即可,除了可抑制 電路規模的增大,還可防止消費電力的增加。 以上,在含有本實施形態所述之送訊機3的通訊系統 1中,藉由將相同基準時脈CKref之頻率進行展頻,調變 度較大的第1時脈CK!和調變度較小的第2時脈CK2係被 時脈生成部4所生成,被輸出至FIFO部6。此時,第1 時脈<:1^係被輸出至資料生成部2,於該資料生成部2中 令其同步於平行資料訊號Pdata後,輸出至FIFO部6。然 後’在FIFO部6中,改掉令平行資料訊號Pdata所同步的 第1時脈CKi’使該平行資料訊號?{1^£|同步於第2時脈 CK2而輸出。 藉此’在傳輸平行資料訊號pdata之際,係可使其同 步於調變度較大的第1時脈CK!,而在將該平行資料訊號 PRdata轉換成序列資料訊號Sdata而進行高速序列傳輸之際 ’則可使其同步於調變度較小的第2時脈CK2。因此,在 用來傳輸平行資料訊號Pdata的例如資料生成部2與送訊 機3之間的配線部分’或於其他電路區塊中,就可謀求較 -16- 201030493 大的EMI降低效果。 又,由於時脈生成部4是被配置在比資料生成部2還 靠近FIFO部6的位置,因此連接時脈生成部4和FIFO部 6用的傳輸線較短,可降低調變度小的第2時脈(:&2被傳 輸至FIFO部6之際的EMI。此時,雖然資料生成部2是 存在於遠離時脈生成部4的位置,但由於第1時脈01^的 調變度較大,所以可謀求EMI之降低。 φ 又,藉由相位調整電路11,將第1時脈CK,與第2 時脈CK2的頻率調變之相位調整成契合,因此第1時脈 CKi和第2時脈CK2的相位差係較小,可縮小第1時脈 CK】及第2時脈CK2的資料速率(時脈頻率)之差異。藉此 ’可謀求FIFO部6中的資料速率調整處理負擔之減輕。 此外,本發明係不限定於上記實施形態。例如,在上 記實施形態中,雖然系統用時脈生成部9中所生成之第1 時脈<:1是同資料生成部2以同一頻率而被輸出,但亦可 φ 構成爲,如圖6所示,在系統用時脈生成部9和資料生成 部2之間,設置用來使第1時脈CKl進行冪倍(xN)用的冪 倍電路15,以獲得所望頻率之第1時脈CK1X。亦可對應 於該冪倍電路15,而在資料生成部2中設置用來將第1時 脈CK1X予以分頻的分頻電路17。又,亦可如圖7所示, 在系統用時脈生成部9和資料生成部2之間,設置用來將 第1時脈(:1進行分頻( + N)用的分頻電路16,對應於從 該分頻電路16所輸出的第1時脈CK1Y,在資料生成部2 中設置用來將該第1時脈CK1YT以冪倍用的冪倍電路18 -17- 201030493 。重點是,於FIFO部6中使第1時脈CKl和第2時脈 CK2的平均資料速率一致即可。 又,在上記實施形態中,相位調整電路11是將第1 控制訊號Control!輸出至系統用時脈生成部9,將第2控 制訊號Control2輸出至序列傳輸用時脈生成部1〇以將第i 時脈CK!與第2時脈CK2的頻率調變之相位調整成契合, 但相位的調整並不限定於上記方法。例如,亦可爲,相位 調整電路11是輸入第1時脈CKl及第2時脈CK2而偵測 出相位差,基於該相位差來調整使得頻率調變之相位呈契 合,將該相位調整後的第1時脈CK!及第2時脈CK2加以 輸出。 又,在上記實施形態中,雖然是在圖4及圖5中是將 第1時脈CK,(第1時脈CKm)和第2時脈CK2(第2時脈 CK22)之資料速率的變化比率以三角波來表示的調變方式 ,但亦可爲例如正弦波的調變方式等。 又,在上記實施形態中,雖然資料生成部2及送訊機 3分別是由LSI所構成,但亦可爲其他構成。例如,亦可 爲含有資料生成部2及送訊機3的1個LSI,或資料生成 部2及送訊機3亦可爲巨集晶片。又,亦可爲,資料生成 部2、時脈控制電路(時脈生成部4及FIFO部6)及序列傳 輸訊號作成部7係分別由LSI所構成;或可爲,資料生成 部2、時脈生成部4、序列傳輸訊號作成部7及其他部分 是分別由LSI所構成。 201030493 [產業上利用之可能性] 可適用於以簡易的構成來謀求EMI降低之用途° 【圖式簡單說明】 [圖1]圖1係含有本實施形態所述之送訊機的通訊系 統之構成圖。 [圖2]圖2係時脈生成部之構成圖。 φ [圖3]圖3係比較例的通訊系統之構成圖。 [圖4]圖4係比較例的通訊系統中的第1時脈及第2 時脈的資料速率之變化比率的圖示。 [圖5]圖5係本實施形態的通訊系統中的第1時脈及 第2時脈的資料速率之變化比率的圖示。 [圖6]圖6係變形例所述之通訊系統之構成圖。 [圖7]圖7係變形例所述之通訊系統之構成圖。 〇 【主要元件符號說明】 1,1 A :通訊系統 2:資料生成部(外部電路) 3 :送訊機 4 :時脈生成部 5 :輸入電路 6 : FIFO 部 7 :序列傳輸訊號作成部 8:基準時脈生成部 -19- 201030493 9 :系統用時脈生成部(第1時脈生成部) 10:序列傳輸用時脈生成部(第2時脈生成部) 1 1 :相位調整電路 1 2 :第1時脈生成部 13 :第2時脈生成部 1 4 :假資料追加部 1 5 :冪倍電路 16 :分頻電路 1 7 :分頻電路 1 8 :冪倍電路 CKref ··基準時脈 CKl5 CKn :第1時脈 CK2, CK22 :第 2 時脈
Control!:第1控制訊號
Control2:第2控制訊號
Pdata, PRdata :平行資料訊號
Sdata :序列資料訊號 L1 :平行訊號線 L2 :高速序列傳輸線 -20-