TW201021174A - Semiconductor substrate, package and device and manufacturing methods thereof - Google Patents

Semiconductor substrate, package and device and manufacturing methods thereof Download PDF

Info

Publication number
TW201021174A
TW201021174A TW098139051A TW98139051A TW201021174A TW 201021174 A TW201021174 A TW 201021174A TW 098139051 A TW098139051 A TW 098139051A TW 98139051 A TW98139051 A TW 98139051A TW 201021174 A TW201021174 A TW 201021174A
Authority
TW
Taiwan
Prior art keywords
semiconductor
conductive layer
layer
carrier
recess
Prior art date
Application number
TW098139051A
Other languages
English (en)
Other versions
TWI437674B (zh
Inventor
Shoa Siong Lim
Kian Hock Lim
Original Assignee
Advanpack Solutions Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanpack Solutions Pte Ltd filed Critical Advanpack Solutions Pte Ltd
Publication of TW201021174A publication Critical patent/TW201021174A/zh
Application granted granted Critical
Publication of TWI437674B publication Critical patent/TWI437674B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate

Description

201021174 ' 1 1 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體導線元件，且特別是有關 於一種半導體導線元件、半導體封裝元件與半導體裝置及 • 其製造方法。 【先前技術】 隨著電子產品的薄型化趨勢，應用於各種電子產品中 ❹的半導體元件也需走向薄型化之設置。然而，半導體元件 的薄型化受限於半導體元件内部結構設計。舉例來說，當 晶片需提供較為複雜的邏輯功能時，其内部之導線配置更 需加以控制，如此很難有效縮小半導體元件之體積，限制 了實際應用的半導體元件其薄型化程度。 另外，半導體之電子構裝可區分為單晶片構裝與多晶 片構裝兩大類。在多晶片構裝時，通常需要將多個導線元 件重疊設置，如此將使裝置之體積增加不少，如此一來， ❹更不易達到薄型化之目的。因此，為了因應上述問題而提 出解決方法實為必要的。 【發明内容】 本發明係有關於一種半導體導線元件、半導體封裝元 件與半導體裝置及其製造方法，係在導線元件上形成凹部 以容置半導體元件，如半導體晶片，以降低整體厚度，如 此有助於多層架構下半導體裝置之設計。 根據本發明之一方面，提出一種半導體導線元件，其 201021174
TW5155PA 二^一^體厂第-導電層與-第二導電層。載體具有相 二：！：ί面與—第二表面，其中，載體更具有-凹 二導體元件。第一導電層埋設於第-表 第-表面ΓΓ電性絕緣的封裝導線。第二導電層埋設於 第一表面，並與第—導電層電性相連。 1包—方面’提出—種半導體封裝元件， 4括载體、—第一導電層、一第二 =填充結構。載體具有相對之-第；面與= 表面i中载體更具有一凹部。第一導電層埋設於第一 電性絕緣的封襄導線。第二導電層埋設 在二=:第，導電層電性相連。半導體晶片設置 载體間之空ί 置於凹部中，並填滿半導體晶片與 根據本發明之再一方 括多個層疊設置之半導半㈣裝置，其包 件各包括-載雜、-第-導電層與-第:導ί =具有，之_第_表面與一丄1 體更具有-凹部。第一導電 r ^ :=::;?二導二於 件之間，用以結合這些半二==這些半導體導線元 製、iff本發明之另—方面’提出-種半導體導線元件之 製造方法，其包括步驟 卞㈣等線兀件之 於基層上，並構成多個電性絕：=形成-第-導電層 導電層於第一導電層上；形=的封裝導線；形成一第二 成一塑模材料層以覆蓋第一導 201021174
• i wjujryA :層二導電層；於塑模材料層中形成—凹部 第-導電層，以構成—載體，·以及，去除基層。-、路 根據本發明之再—方面，提出—種半導體 Λ Si法其包括步驟:提供一基層；形成-第二導電ί 莫::上，並構成多個電性絕緣的封裝導線；形成一第-曰 於第—導電層上；形成—塑模材料層以覆蓋第t ΐ:導ΐ:=Γ塑模材料層中形成-凹部，並暴露 -導電日，以構成—載體；去除基層；置人—半 片至凹部中；以及，於凹部中形成一填^曰 導體晶片與載體間之空隙。 再乂填滿+ φ ，根據本發明之另一方面，提出一種半導體裝置之製造 方法’其包括步驟：提供多個半導體導線元件，其士 些半導體導線it件各包括—載體、—第—導電層與2 導電層’倾包括m導電層埋設於載體之 -表面’第二導電層埋設於載體之—第二表面並與第— 導電層電性相連；於這些半導體導線元件之間設置多個黏 結層；以及’使這些半導體導線元件透過黏結層連接。 為讓本發明之上述内容能更明顯易懂，下文特舉較佳 實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 本實施㈣減半導體導線元件、半導體封裝元件與 半導體裝置之結構，並說明其製造方法。第丨圖至第μ 圖係依照本發明較佳實施例的半導體導線元件製造方法 之各步驟之示意圖。 201021174 TW5155PA ' 1 如第1圖所示，提供一基層100，此基層100較佳是 一導電結構，例如可直接使用鋼片作為基層1〇〇。 接著，如第2圖所示，於基層100上形成一光阻材料 層102，其材質可為正型光阻或是負型光阻。 然後，如第3圖所示，圖形化該光阻材料層102。此 步驟例如是透過微顯影製程製作。先設置一具有圖樣設計 之光罩104在光阻材料層102上方，再使光阻材料層102 選擇性曝光，如此即可將光罩104之圖案轉移到光阻材料 層102。光阻材料層102例如是一正型光阻，其照射到光 的曝光部分l〇2a會在後續顯影步驟中溶解在顯影溶液中 並被清洗帶走，只保留圖案化光阻層l〇2b在基層100上， 如第4圖所示。 接著，如第5圖所示，形成一第一導電層106於基層 100上並構成多個電性絕緣的封裝導線。由於基層100上 設置有圖案化光阻層l〇2b，第一導電層106僅會形成於圖 案化光阻層102b之開口中。第一導電層106例如是透過 電鑛之方式形成，其材質較佳為銅。此外，第一導電層106 亦可為多層金屬之結構，其材質包括銅（CU)、鎳（Ni)、 金（An)、錫（Sn)，其中，第一導電層106結構可透過重 複相關製程步驟形成多層結構或達到所需之厚度。之後再 將圖案化光阻層l〇2b去除，僅保留第一導電層106於基 層100上，如第6圖所示。第一導電層106之封裝導線可 根據特定導線圖案配置，此端視裝置性能之設計需求而 定，以形成一導線佈局。 然後，如第7圖所示，形成另一光阻材料層108於基 201021174 導電層106 層100上並覆蓋第 接著’如第所-同 步驟同樣可透過微^不，圖形化該光阻材料層1〇8，此 ,, 'Tv>製程製作，其係設置另一异| 1 1 rk 在光阻材料層⑽上方’再使光崎制⑽選擇性曝 光，以將光罩110之圖案轉移到光阻材料層108上。光阻 材料層108料為正型*阻，其曝光部* 1〇8a在後 影步驟會被帶走，保留圖案化光阻層1〇8b在基層1〇〇上\ ❿ 如第9圖所示，圖案化光阻層1〇8b之開口部分係對 一導電層106。 〜 然後’如第ίο圖所示，形成一第二導電層112於第 一導電層106上。由於基層⑽上設置有圖案化光阻層 腸’第二導電層112僅會形成於圖案化光阻層祕之 開口中。第二導電層112例如是透過電鍍之方式形成，其 材質較佳為銅。此外’第二導電層112亦可為多層金屬^ 結構’其材質包括銅（Cu)、鎳⑽）、金心、錫（⑷， ’、巾第—導電層112結構可透過重複相關製程步驟形成 _多層結構或達到所需之厚度。之後再將圖案化光阻層騰 去除’保留第二導電層112於第一導電層1〇6上，如第U 圖所示。第二導電層112例如構成多個導電柱，其位置與 數量較佳是與第一導電層106之封裝導線相對應。上述形 成第一導電層1〇6與第二導電層112之相關步驟可重複執 行以形成更多個導電層’糟此滿足裝置的操作需求。 接著’形成塑模材料層以覆蓋第一導電層1〇6與第二 導電層112,其中，塑模材料層之材質較佳為絕緣材料。 如第12圖所示’此步驟更可利用模具114之凸塊114&在 201021174
TW5155PA ‘ J 塑模材料層116上製作出凹部116a。 然後，可將塑模材料層116削平以暴露出第二導電層 112之上表面，於此，如第13圖所示，形成載體120及其 凹部120a。之後，即可去除基層100，如第14圖所示， 完成半導體導線元件125之製作。此外，根據不同製程方 式，暴露出之導線或導電柱表面可凸出於載體120上表面 或是從載體120之上表面凹入。舉例來說，在該暴露導線 層之步驟後，可透過蝕刻之方式去除部分之導線層，以使 導線層是位在載體120凹入的部分。另一方面，也可透過 無電鍍鎳金（electroless nickel immersion gold, ENIG)製 程，在暴露之導電層上形成額外之金屬層，使導電結構凸 出於載體120表面。相同之製程也可用於導電柱上。 半導體導線元件125亦可有其他之製造方法。第15 圖至第21圖係依照本發明較佳實施例的半導體導線元件 之另一製造方法之各步驟之示意圖，其包括前述第1至5 圖對應之步驟。 之後，如第15至16圖所示，形成一塑模材料層130 至基層100上並覆蓋第一導電層106。此塑模材料層130 之材質較佳為絕緣材料 接著，將塑模材料層130削平形成厚度較小之塑模材 料層130a，並露出第一導電層106之上表面，如第17圖 所示。 然後，如第18圖所示，形成一第二導電層112於第 一導電層106上，此步驟與第7圖至第11圖之製程相似， 因此在此不再贅述。 201021174 ' * 1 wju^r/\ 接著，如第19圖所示，於塑模材料層13〇a上形成另 塑模材料層132以覆蓋第一導電層1〇6與第二導電屏 112。然後，同樣可透過模具114及其凸塊114a (見第& 圖）在塑模材料層上製作出凹部。
之後’削平部分的塑模材料層以暴露出第二導電層 112之上表面，如第20圖所示，並形成載體12〇及其凹部 ^如。之後，較佳地，即可透過蝕刻之方式去除基層'ι〇〇σ， 完成半導體導線元件125 (見第14圖）之製作。 另外，亦可選擇性去除基層100之材料，如筮 ”不，將基層100對應第一導電層1〇6之部分去掉，保留 在栽體120下表面之基層材料，以構成一環形結構1〇〇&， 此&形結構可用以增加半導體導線元件125a與其他元件 結合時之支撐強度。 如第14圖或第21圖所示，半導體導線元件125、125a 包括载體120，第一導電層1〇6與第二導電層ι12電性連 接’且二者分別埋設在載體120相對之二個表面。載體120 之凹部12〇a可用以容置其他半導體元件’如半導體晶片。 另外’半導體導線元件更可有其他之設計。請參照第22 圖至第26圖，其係依照本發明較佳實施例的半導體導線 元件之不同結構之示意圖。 i 在第22圖之半導體導線元件i25b中，載體120之凹 口為―貫穿孔12〇b ’此貫穿孔i2〇b從載體120之上表面 延伸至載體12〇之下表面。 ^ 在第23圖之半導體導線元件125c中，載體120之凹 #為一凹D 12〇c ’此凹口 12〇c係從載體12〇之上表面朝 201021174 TW5155PA ' · 載體120之下表面延伸直至第一導電層106位置，以暴露 第一導電層106之部分表面，有利於凹口 120c内之半導 體晶片（未繪示）與第一導電層106之電性連接。 在第24圖之半導體導線元件125d中，載體120之凹 口 120d從載體120之上表面凹入，然並未延伸至載體120 之下表面或暴露出第一導電層106之表面。在凹口 120d 之内表面設置一金屬屏蔽層134,可用於後續與其他半導 體元件連接時的靜電防護。另外，金屬屏蔽層128亦可延 伸至載體120之上表面處。以第27圖為例，其係二個半 導體導線元件125d層疊設置之示意圖。半導體晶片136 電性連接下方半導體導線元件125d之上表面，並位在上 方半導體導線元件125d之凹口 120d中。凹口 120d中設 置之金屬屏蔽層134係可視為半導體晶片136之一靜電防 護層，使半導體晶片136與上方半導體導線元件125d及 其半導體晶片138隔絕開來。 在第25圖之半導體導線元件125e中，載體120於凹 口 120e内更具有一段差120f，使其與載體120之上表面 具有一高度差距。若設置一金屬屏蔽層（如第24圖之金 屬屏蔽層134)在凹口 120e時，其更可延伸至該段差120f 上，用以與其他元件之電性連接。 在第26圖之半導體導線元件125f中，半導體導線元 件125f更包括鈍化層140、142。鈍化層140、142分別設 置在載體120之下表面與上表面。較佳地，鈍化層140、 142可透過網印法（screen printing)形成，再以烘烤法 (curing )定型。另外，較佳地，純化層140、142各具有 201021174 • · 1 開口以暴露出第一導電層106與第二導電層112，使其可 透過銲料層144、146與其他元件電性連接。鮮料層144、 146較佳是透過電鍍（electroplating)或錫膏印刷（solder paste printing)製程製作。雖然在此是以載體no上下表 面皆設置鈍化層為例，然本發明並不限定於此，鈍化層可 僅設置在載體120之上表面或下表面，端視裝置之設計驚 求而定。 請參照第28圖至第29圖，其係設置半導體晶片至| φ 導體導線元件上之示意圖。在此是以第23圖之半導體導 線元件125c為例做說明，然本發明並不限定於此，亦$ 為其他結構設計之半導體導線元件。 如第28圖所示’先將半導體導線元件125c定位在敵 裝平台160上，使半導體導線元件125c之凹口 120c朝上。 以覆晶（flip-chip)封裝方式為例，當半導體晶片170製 作完成後’其黏接頭162與半導體晶片no係同時反轉， 並移動到凹口 120c上方。較佳地，半導體晶片170上彀 ⑩置有’並使其連接結構（172，174)對齊第一導電層1〇6 後’再將半導體晶片170置入凹口 120c中。較佳地，蜂 接結構上設置有銅柱172與銲料層174，用以連接半導趟 晶片170與第一導電層1〇6，並使二者產生電性連接。此 步驟較佳係可透過熱壓接合的方式達成。 接著’如第29圖所示’於凹部i20c中形成一填充％ 構180 ’以填滿半導體晶片17〇與載體丨2〇間之空隙，轉 此以形成一半導體封裝元件19〇。填充結構18〇例如包祛 第一填充材料182與第二填充材料丨84,第一填充材料10
• I 201021174 TW5155PA , ( 位在半導體晶片170與载體12〇之間，第二填充材料184 則環繞半導體晶片170與第一填充材料丨82。較佳地，第 一填充材料182可以是—底膠，其輔助半導體晶片^ 與 載體120之間的黏著性。第二填充材料184可以是一封裝 膠體，用以封裝住半導體晶片17〇與第一填充材料182， 且可強化載體120對半導體晶片170之支撐。較佳地，半 導體晶片170之背面係可暴露出來以增加散熱面積。另 外’第一填充材料184亦可完整包覆住半導體晶片17〇以 提供半導體晶片170較佳的保護。本實施例中，第二填充春 材料184較佳是塑模材料（molding compound )。 上述各半導體導線元件、半導體封裝元件皆可應用於 不同種類的半導體裝置中，以下附圖詳細說明。 請參照第30圖至第32圖，其係依照本發明較佳實施 例的半導體裝置製造方法之各步驟之示意圖。首先，提供 多個半導體導線元件，如第30圖所示，本實施例是以半 導體導線元件200、300、400為例，其中這些半導體導線 元件之結構不盡相同。半導體導線元件200包括第一導電 φ 層206、第二導電層212與載體220，其中，第一導電層 206與第二導電層212電性連接’且各自埋設在載體22〇 之上表面與下表面。較佳地，在組裝前，載體220之上表 面更可設置多個導電接墊250 (或銲料層），其位置對應第 一導電層206,用以連接至其他半導體導線元件或電子元 件。這些導電接墊250之材質可為金、銀等金屬材料。另 外，在載體220之下表面可設置多個銲料層260 (或導電 接墊），其位置對應第二導電層212 ’用以連接至另—半導 12 201021174 • · 1 ft凡件3〇0。這些銲料層260之材質可為錫、銀等銲 二^較佳地，在組襞前，載體220之凹口 220a已設 置一半導體晶片27〇與一填充結構·。 半導體導線元件300包括第一導電層306、第二導電 層312與載體320。第-導電層3〇6與第二導電層312電 F連接且各自埋設在載體320之上表面與下表面。較佳 在二震刖載體320之上表面已設置多個導電接墊350 (或銲料層）。導電接塾35〇之材質可為金或銀，其位置 對應第一導電層306，用以連接至半導體導線元件200之 銲料層260。在載體32〇之下表面可設置多個銲料層36〇 (或導電接塾），其位置對應第二導電層312,用以連接至 另半導體導線元件400。這些銲料層36〇之材質可為錫、 銀等銲接材料。較佳地，在組褒前載體32〇之凹口 3施 中已設置一半導體晶片37〇與一填充結構38〇。 半導體導線元件4〇〇包括第一導電層4〇6、第二導電 層412與載體42〇。第一導電層娜與第二導電層412電 f生連接’且各自埋設在載體42()之上表面與下表面。在載 體420之上表面可設置多個銲料層45〇 (或導電接墊），其 位=對應第-導電層406,用以連接至半導體導線元件· 之銲料層360。在載體420之下表面可設置多個銲料層楊 (或導電接塾），其位置對應第二導電層412，用以連接至 其他半導體導線元件或是電子元件。這些銲料層糊之材 質了為錫、銀4銲接材料。另外，於凹口 中更可設 置其他導電接塾47〇，用於連接其他元件。較佳地，半導 體導線元件200、300、400之銲料層260、360、450、460 13 1 201021174 TW5J55PA ( 與導電接墊250、350、470以電鍍方式形成於第—導電層 206、306、406和第二導電層212、312、412之暴露表面 上0 接著’於這些半導體導線元件之間設置多個黏結層。 如第31圖所示，黏結層5〇2位在半導體導線元件2〇〇與 300之間，且較佳是直接塗佈在半導體導線元件3〇〇之上 表面。另一黏結層504位在半導體導線元件3〇〇與4〇〇之 間，且較佳是直接塗佈在半導體導線元件4〇〇之上表面。 較佳地’黏結層502、504之材質為絕緣材料。 然後，使這些半導體導線元件透過黏結層連接。如第 31圖所示，先使載體220、320與420互相對齊，再施加 壓力使這些載體靠近並透過黏結層5〇2、5〇4連接以形成 半導體裝置。同時並加熱烘烤整個結構，使不同载體間之 黏結層、鋒料層與導電接墊形成連接，藉料成三個半導 體導線元件必要之電性連接。於此，如第32圖所示，已 完成半導體裝置之製作。此半導體裝置5ig更 導電接墊250、47〇與鮮料層彻連接至其他電子元件或 導線元件，以擴充半導體裝置51G之結構或操作性能/ 本發明上述實施例所揭露之半導體導線元件 半導妓Μ純衫法，係在半導體導線元 件上裝作出凹部以容置半導體晶片或是 件，不僅可降低整體裝置厚度， 有助於多層導線元件架 構下+導體裝置之設計。半導體導線元件之凹部形式可為 貫穿孔或凹π ’其可選擇性的暴露導線元件中的封裝導 線’使其可與半導體晶片或其他元件電性連接。另外，凹 201021174 =中可設置底膠與封裝膠體，以M並加強半導體晶片之 連接與支撐。層疊設置之半導體導線元件之間以及鮮導 體晶片的電性連接形式可為導電接墊或録料層。如此一 來’半導體裝置便具有高擴充性，且可有效控制裝置體 積’也更具有市場競爭力。 '綜上所述，雖然本發明已以較佳實施例揭露如上，然 其並非用以限定本發明。本發明所屬技術領域中具有通常 知識者’在不脫離本發明之精神和範圍内，當可作各種之 ❿更動與潤飾。因此’本發明之保護範圍當視後附之申請專 利範圍所界定者為準。 【圖式簡單說明】 第1圖至弟14圖係依照本發明較佳實施例的半導體 導線元件製造方法之各步驟之示意圖。 月第15圖至第21圖係依照本發明車交佳實施例的 體導線元件之另-製造方法之各步驟之示意圖。 ❿第22圖至第26圖係依照本發明較佳實施例的半導體 導線元件之不同結構之示意圖。 第27圖係二個半導體導線元件125d層疊設置之示意 圖。 第28圖至第29圖係、設置半導體晶片至半導體導線元 件上之示意圖。 第30圖至第32圖係依照本發明較佳實施例的半 裝置製造方法之各步驟之示意圖。 15 201021174 , TW5155PA * 【主要元件符號說明】 100 :基層 102、108 :光阻材料層 102a、108a :曝光部分 102b、108b :圖案化光阻層 104、110 :光罩 106、206、306、406 :第一導電層 112、212、312、412 :第二導電層 114 :模具 〇 114a :凸塊 116、130、130a、132 :塑模材料層 116a、120a :凹部 120、220、320、420 :載體 120b :貫穿孔 120c 至 120e、220a、320a、420a :凹口 120f :段差 125、125a至125f、200、300、400 :半導體導線元件 ❿ 134 :金屬屏蔽層 136、138、170、270、370 :半導體晶片 140、142 :鈍化層 144、146、174、260、360、450、460 :銲料層 160 :組裝平台 162 :黏接頭 172 :銅柱 180、280、380 :填充結構 16 201021174 182 :第一填充材料 184 :第二填充材料 190 :半導體封裝元件 250、350、470 :導電接墊 502、504 :黏結層 510 :半導體裝置
17

Claims (1)

  1. 201021174 TW5155PA ( t 七、申請專利範圍： ^ 一種半導體導線元件，包括： 一載體，具有相對之一第一表面與一第二表面，其 中，該載體更具有—凹部，用以容置一半導體元件； 一第一導電層，埋設於該第一表面，並構成複數個電 性絕緣的封裝導線；以及 一第二導電層，埋設於該第二表面，並與該第一導電 層電性相連。
    2.如申請專利範圍第1項所述之半導體導線元件， ”中相部係為—貫穿孔，該貫穿孔從該第 一表面延伸 至該第二表面。 如申請專利範圍第1項所述之半導體導線元件， ^中相部係為—凹口，該凹口從該第二表面向該第〜 表面之方向凹入。 •如申請專利範圍第3項所述之半導體導線元科 其中’該凹口係暴露部份之該第一導電層。
    5· Μ請專利範圍第3項所述之半導體導線元科 括—金屬屏蔽層，係設置在該凹口内之表面。 6. #申睛專利範圍第5項所述之半導體導線元科 ，、中，部份之該金屬屏蔽層更延伸至該 其中:，二申請專利範圍第3項所述之半導體導線元利 有-高i差:於該凹口更具有-段差’其與該第二表^ 取體之材貝係為絕緣材料。 18 201021174 9.如^專利範圍第丨項所述之半導體導線元件， 更包括-鈍化層，設置在該第一表面或該第二表面。 1〇. %申請專利範圍第9項所述之半導體導線元件， 2 ’ _化層具錢數個心，該半㈣導㈣件更包 複數個銲料層，設置在該些開口中。 11.種半導體封裝元件，包括： •I 冑冑具有相對之—第—表面與-第二表面，其 中’該载體更具有一凹部； 降㈣第—導電層’料於該第—表面，並構成複數個電 性絕緣的封裝導線； Me:第二導電層，埋設於該第二表面，並與該第一導電 層電性相連； f电 半導體晶片，設置在該凹部中；以及 與該設置於該凹部中’並填滿該半導想晶片 体，2如申料利範㈣11項所叙半導體封裝元 ”，该填充結構包括一第i充材料與一第二填充 令第Ϊ第—填充材料位在該半導體晶片與該載體之間’ Μ —真充材料環繞該半導體晶片與該第一填充材料。 件，2如申請專利範㈣11項所述之半導體封裝元 延伸域==係為一貫穿孔’該貫穿孔從該第一表面 件，=如申請專利範圍第11項所述之半導體封裝元 第該凹部係為—凹口，該凹口從該第二表面向該 乐表面之方向凹入。 19 201021174 TW5155PA 株，苴士 J N犯固弟14項所述之半 件f/，該凹口係暴露部份之該第—導電層。 元 如申請專利範圍第15項所 元 件’f/如:tr晶片係電性連接該第-導t封裝 17.如申請專利範圍第14項所 件’更包括-金屬屏蔽層，係 導體封裝 队刚專利範圍 元 元 表 件’二中，部份之該金屬屏蔽層更延伸至該第二表:裝 19.如尹請專利範圍第M =中，該載體於該凹口更具有一段差，=裝 面具有一高度差距。 件請專·_ 11韻叙何體封裝元 件，/、中，該載體之材質係為絕緣材料。 巾料㈣圍第U項所叙半導體封装元 牛更包括一純化層，設置在該第一表面或該第二表面。 22. 如申請專利範圍第21項所述之半導體封装元 ^其中，祕化層具有複數㈣σ ’該半導體封裝元件 更L括複數個銲料層，設置在該些開口中。 響 23. —種半導體裝置，包括： 複數個半導體導線元件，係層疊設置，且各包括： 一載體’具有相對之一第一表面與一第二表面， 其中’該載體更具有一凹部； 一第一導電層，埋設於該第一表面，並構成複數個 電性絕緣的封裝導線；以及 一第二導電層，埋設於該第二表面，並與該第一導 20 201021174 電層電性相連；以及 複數個黏結層，設置於該些半導體導線元件之間，用 以結合該些半導體導線元件。 24. 如申έ青專利範圍第23項所述之半導體裝置，更 包括複數個銲料層，連接不同半導體導線元件之該些第一 導電層與該些第二導電層。 ❹ 25. 如申凊專利範圍第23項所述之半導體裝置，更 包括複數個半導體晶片，設置在該些凹部中。 26. 如申請專利範圍第25項所述之半導體裝置，其 中，該些半導體晶片電性連接該些第一導電層。 ” 27. 如申請專利範圍第25項所述之半導體裝置，更 =複數個填充結構，設置於該些凹部中，並填滿該些半 導體晶片與該些載體間之空隙。 28. 如申請專利範圍第27項所述之半導體裝置， 料填::構各包括一第-填充材料與-第二填充材 第二；斗位在該半導體晶片與該載體之間，該 真充材料繞該半導體晶片與該第—填充材料。 中，該9凹=2:範圍第/3項所述之半導體裝置，其 該第二表面。‘胃穿孔，该貫穿孔從該第—表面延伸至 中二:：專利範圍第23項所述之半導體裝置，其 面之方向凹人[心，該凹σ從該第二表面向該第—表 中，該凹二t:::範圍第30項所述之半導體裝置’其 糸暴露部份之該第一導電層。 21 201021174 TW5155PA ' ' 32. 如申請專利範圍第30項所述之半導體裝置，更 包括複數個金屬屏蔽層，係設置在該些凹口内之表面。 33. 如申請專利範圍第32項所述之半導體裝置，其 中，部份之各該些金屬屏蔽層更延伸至該第二表面。 34. 如申請專利範圍第30項所述之半導體裝置，其 中，該載體於該凹口更具有一段差，其與該第二表面具有 一高度差距。 35. 如申請專利範圍第23項所述之半導體裝置，其 中，該些載體之材質係為絕緣材料。 36. 如申請專利範圍第23項所述之半導體裝置，其 中，該些半導體導線元件更各包括一鈍化層，設置在該第 一表面或該第二表面。 37. 如申請專利範圍第36項所述之半導體裝置，其 中，該鈍化層具有複數個開口，各該些半導體導線元件更 包括複數個銲料層，設置在該些開口中。 38. —種半導體導線元件之製造方法，包括： 提供一基層； 形成一第一導電層於該基層上，並構成複數個電性絕 緣的封裝導線； 形成一第二導電層於該第一導電層上； 形成一塑模材料層以覆蓋該第一導電層與該第二導 電層； 於該塑模材料層中形成一凹部，並暴露該第二導電 層，以構成一載體；以及 去除該基層。 201021174 • 1 w 39. 如申請專利範圍第38項所述之製造方法，於該 形成該第二導電層前更包括： 形成另一塑模材料層覆蓋該第一導電層；以及 削平該塑模材料層以露出該第一導電層之上表面。 40. 如申請專利範圍第38項所述之製造方法，更包 括設置一金屬屏蔽層至該凹部中。 41. 如申請專利範圍第38項所述之製造方法，更包 括形成一鈍化層於該載體上。 Φ 42.如申請專利範圍第41項所述之製造方法，更包 括於該鈍化層中形成複數個開口，並在該些開口中形成複 數個銲料層。 43. —種半導體封裝元件之製造方法，包括： 提供一基層； 形成一第一導電層於該基層上，並構成複數個電性絕 緣的封裝導線； 形成一第二導電層於該第一導電層上； ❿ 形成一塑模材料層以覆蓋該第一導電層與該第二導 電層； 於該塑模材料層中形成一凹部，並暴露該第二導電 層，以構成一載體； 去除該基層， 置入一半導體晶片至該凹部中；以及 於該凹部中形成一填充結構，以填滿該半導體晶片與 該載體間之空隙。 44. 如申請專利範圍第43項所述之製造方法，於該 23 201021174 TW5155PA ( 形成該第二導電層前更包括： 形成另一塑模材料層覆蓋該第一導電層；以及 削平該塑模材料層以露出該第一導電層之上表面。 45. 如申請專利範圍第43項所述之製造方法，更包 括設置一金屬屏蔽層至該凹部中。 46. 如申請專利範圍第43項所述之製造方法，更包 括形成一鈍化層於該載體上。 47. 如申請專利範圍第46項所述之製造方法，更包 括於該鈍化層中形成複數個開口，並在該些開口中形成複 ® 數個銲料層。 48. 如申請專利範圍第43項所述之製造方法，其中， 該形成該填充結構之步驟包括： 形成一第一填充材料於該半導體晶片與該載體之 間；以及 形成一第二填充材料環繞該半導體晶片與該第一填 充材料。 49. 如申請專利範圍第43項所述之製造方法，更包 〇 括使該半導體晶片電性連接該第一導電層。 50. —種半導體裝置之製造方法，包括： 提供複數個半導體導線元件，其中，該些半導體導線 元件各包括一載體、一第一導電層與一第二導電層，該載 體包括一凹部，該第一導電層埋設於該載體之一第一表 面，該第二導電層埋設於該載體之一第二表面； 於該些半導體導線元件之間設置複數個黏結層；以及 使該些半導體導線元件透過該些黏結層連接。 24 201021174 51. 如申請專利範圍第50項所述之製造方法，更包 括提供複數個銲料層以連接不同半導體導線元件之該些 第一導電層與該些第二導電層。 52. 如申請專利範圍第50項所述之製造方法，更包 括提供複數個半導體晶片以設置在該些凹部中。 53. 如申請專利範圍第52項所述之製造方法，更包 括使該些半導體晶片電性連接該些第一導電層。 54. 如申請專利範圍第52項所述之製造方法，更包 ❹ 括設置複數個填充結構於該些凹部中，並填滿該些半導體 晶片與該些載體間之空隙。
    25
TW098139051A 2008-11-17 2009-11-17 半導體導線元件、半導體封裝元件與半導體裝置 TWI437674B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11549008P 2008-11-17 2008-11-17

Publications (2)

Publication Number Publication Date
TW201021174A true TW201021174A (en) 2010-06-01
TWI437674B TWI437674B (zh) 2014-05-11

Family

ID=41467203

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103106401A TWI578465B (zh) 2008-11-17 2009-11-17 半導體導線元件、半導體封裝元件與半導體裝置之製造方法
TW098139051A TWI437674B (zh) 2008-11-17 2009-11-17 半導體導線元件、半導體封裝元件與半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103106401A TWI578465B (zh) 2008-11-17 2009-11-17 半導體導線元件、半導體封裝元件與半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US8664750B2 (zh)
CN (2) CN102144291B (zh)
TW (2) TWI578465B (zh)
WO (1) WO2010056210A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI428997B (zh) * 2011-12-02 2014-03-01 Chipmos Technologies Inc 半導體封裝結構及其製作方法
TWI418009B (zh) * 2011-12-08 2013-12-01 Unimicron Technology Corp 層疊封裝的封裝結構及其製法
US9564415B2 (en) * 2012-09-14 2017-02-07 Maxim Integrated Products, Inc. Semiconductor package device having passive energy components
US9754899B2 (en) * 2013-02-21 2017-09-05 Advanpack Solutions Pte Ltd Semiconductor structure and method of fabricating the same
CN103633056B (zh) * 2013-12-06 2017-09-01 矽力杰半导体技术(杭州)有限公司 引线框、封装组件及其制造方法
TWI563606B (en) * 2014-01-29 2016-12-21 Siliconware Precision Industries Co Ltd Package substrate as well as manufacturing method thereof and semiconductor package as well as manufacturing method thereof
TWI567889B (zh) * 2014-08-29 2017-01-21 萬國半導體股份有限公司 用於帶有厚背面金屬化的模壓晶片級封裝的晶圓製作方法
KR20170067947A (ko) * 2015-12-08 2017-06-19 에스케이하이닉스 주식회사 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
CN109478516B (zh) * 2016-04-29 2023-06-13 库利克和索夫工业公司 将电子组件连接至基板
CN113808958A (zh) * 2021-09-17 2021-12-17 成都奕斯伟系统集成电路有限公司 一种芯片封装结构制作方法及芯片封装结构

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE212752T1 (de) * 1996-06-14 2002-02-15 Infineon Technologies Ag Verfahren zur herstellung eines trägerelements für halbleiterchips
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001189403A (ja) * 1999-10-22 2001-07-10 Ibi Tech Co Ltd 配線基板
JP4186756B2 (ja) * 2003-08-29 2008-11-26 松下電器産業株式会社 回路基板及びその製造方法
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
CN1449583A (zh) 2000-07-25 2003-10-15 Ssi株式会社 塑料封装基底、气腔型封装及其制造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6784376B1 (en) * 2001-08-16 2004-08-31 Amkor Technology, Inc. Solderable injection-molded integrated circuit substrate and method therefor
AU2002333693A1 (en) * 2001-08-24 2003-04-01 Schott Glas Method for producing micro-electromechanical components
JP3879461B2 (ja) * 2001-09-05 2007-02-14 日立電線株式会社 配線基板及びその製造方法
TW200302685A (en) 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6982485B1 (en) * 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
KR100664796B1 (ko) 2002-12-30 2007-01-04 동부일렉트로닉스 주식회사 사이드 브레이즈 패키지
KR100510556B1 (ko) * 2003-11-11 2005-08-26 삼성전자주식회사 초박형 반도체 패키지 및 그 제조방법
JP4606063B2 (ja) * 2004-05-14 2011-01-05 パナソニック株式会社 光学デバイスおよびその製造方法
US7786567B2 (en) * 2004-11-10 2010-08-31 Chung-Cheng Wang Substrate for electrical device and methods for making the same
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
JP4541253B2 (ja) * 2005-08-23 2010-09-08 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP4566866B2 (ja) * 2005-09-07 2010-10-20 新光電気工業株式会社 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
JP5064768B2 (ja) * 2006-11-22 2012-10-31 新光電気工業株式会社 電子部品および電子部品の製造方法
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips

Also Published As

Publication number Publication date
TWI578465B (zh) 2017-04-11
CN105161427A (zh) 2015-12-16
WO2010056210A1 (en) 2010-05-20
TWI437674B (zh) 2014-05-11
US20110210429A1 (en) 2011-09-01
CN105161427B (zh) 2019-12-06
CN102144291B (zh) 2015-11-25
TW201423930A (zh) 2014-06-16
CN102144291A (zh) 2011-08-03
US8664750B2 (en) 2014-03-04

Similar Documents

Publication Publication Date Title
TW201021174A (en) Semiconductor substrate, package and device and manufacturing methods thereof
JP4533875B2 (ja) 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
TWI463573B (zh) 半導體裝置及使用犧牲載體形成該裝置之方法
TWI474450B (zh) 封裝載板及其製作方法
TW201041103A (en) Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
TWM563659U (zh) 薄膜覆晶封裝結構
TWI474449B (zh) 封裝載板及其製作方法
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
CN102779767B (zh) 半导体封装结构及其制造方法
US8653661B2 (en) Package having MEMS element and fabrication method thereof
TWI447823B (zh) 四邊扁平無接腳封裝方法
TWI493682B (zh) 內嵌封裝體之封裝模組及其製造方法
TW201101446A (en) Leadframe and method for manufacturing the same
TWI635587B (zh) 封裝結構及其製作方法
TWI590407B (zh) 半導體封裝結構及其製作方法
TWI288468B (en) Packaging method
TWI458026B (zh) 內嵌封裝體之封裝模組及其製造方法
TWI804195B (zh) 半導體封裝結構及其製造方法
TWI575619B (zh) 半導體封裝結構及其製作方法
TWI307143B (en) Method for manufacturing package substrate and for its chip package structure
TWI582903B (zh) 半導體封裝結構及其製作方法
TW201025516A (en) Electronic component for wiring, method for manufacturing the electronic component, electronic device package to be used with the electronic component packaged therein, and method for manufacturing the electronic device package
TWI252590B (en) Stacked chip package structure, chip package and fabricating method thereof
US9059050B2 (en) Manufacturing methods of semiconductor substrate, package and device
CN107170715A (zh) 半导体封装结构及其制作方法