TW201423930A - 半導體導線元件、半導體封裝元件與半導體裝置之製造方法 - Google Patents

半導體導線元件、半導體封裝元件與半導體裝置之製造方法 Download PDF

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Abstract

一種半導體導線元件之製造方法，包括提供一基層；形成多個導線於基層上；形成多個導柱於導線上；形成一塑模材料層於基層上，以包覆導線與導柱；於塑模材料層中形成一凹部；以及去除該基層。

Description

半導體導線元件、半導體封裝元件與半導體裝置之製造方法
本發明是有關於一種半導體導線元件、半導體封裝元件與半導體裝置之製造方法。
隨著電子產品的薄型化趨勢，應用於各種電子產品中的半導體元件也需走向薄型化之設置。然而，半導體元件的薄型化受限於半導體元件內部結構設計。舉例來說，當晶片需提供較為複雜的邏輯功能時，其內部之導線配置更需加以控制，如此很難有效縮小半導體元件之體積，限制了實際應用的半導體元件其薄型化程度。
另外，半導體之電子構裝可區分為單晶片構裝與多晶片構裝兩大類。在多晶片構裝時，通常需要將多個導線元件重疊設置，如此將使裝置之體積增加不少，如此一來，更不易達到薄型化之目的。因此，為了因應上述問題而提出解決方法實為必要的。
本發明係有關於一種半導體導線元件、半導體封裝元件與半導體裝置之製造方法，係在導線元件上形成凹部以容置半導體元件，如半導體晶片，以降低整體厚度，如此有助於多層架構下半導體裝置之設計。
根據本發明之一方面，提出一種半導體導線元件之製造方法，其包括步驟：提供一基層；形成多個導線於基層上；形成多個導柱於導線上；形成一塑模材料層於基層上，以包覆導線與導柱；於塑模材料層中形成一凹部；以及去除基層。
根據本發明之另一方面，提出一種半導體封裝元件之製造方法，其包括步驟：提供一基層；形成一第一導電層於基層上；形成一第一塑模材料層於基層上，以包覆第一導電層；形成一第二導電層於第一塑模材料層上；形成一第二塑模材料層於第一塑模材料層上，以包覆第二導電層；於第二塑模材料層中形成一凹部；以及去除基層。
根據本發明之再一方面，提出一種半導體裝置之製造方法，其包括步驟：形成多個半導體導線元件，以及層疊設置半導體導線元件。形成半導體導線元件則包括如下步驟：提供一基層；形成多個導線於基層上；形成多個導柱於導線上；形成至少一塑模材料層於基層上，以包覆導線與導柱；於塑模材料層中形成一凹部；及設置一半導體元件於凹部中。
為讓本發明之上述內容能更明顯易懂，下文特舉實 施例，並配合所附圖式，作詳細說明如下：
100‧‧‧基層
102、108‧‧‧光阻材料層
102a、108a‧‧‧曝光部分
102b、108b‧‧‧圖案化光阻層
104、110‧‧‧光罩
106、206、306、406‧‧‧第一導電層
112、212、312、412‧‧‧第二導電層
114‧‧‧模具
114a‧‧‧凸塊
116、130、130a、132‧‧‧塑模材料層
116a、120a‧‧‧凹部
120、220、320、420‧‧‧載體
120b‧‧‧貫穿孔
120c至120e、220a、320a、420a‧‧‧凹口
120f‧‧‧段差
125、125a至125f、200、300、400‧‧‧半導體導線元件
134‧‧‧金屬屏蔽層
136、138、170、270、370‧‧‧半導體晶片
140、142‧‧‧鈍化層
144、146、174、260、360、450、460‧‧‧銲料層
160‧‧‧組裝平台
162‧‧‧黏接頭
172‧‧‧銅柱
180、280、380‧‧‧填充結構
182‧‧‧第一填充材料
184‧‧‧第二填充材料
190‧‧‧半導體封裝元件
250、350、470‧‧‧導電接墊
502、504‧‧‧黏結層
510‧‧‧半導體裝置
第1圖至第14圖係依照本發明實施例的半導體導線元件製造方法之各步驟之示意圖。
第15圖至第21圖係依照本發明實施例的半導體導線元件之另一製造方法之各步驟之示意圖。
第22圖至第26圖係依照本發明實施例的半導體導線元件之不同結構之示意圖。
第27圖係二個半導體導線元件125d層疊設置之示意圖。
第28圖至第29圖係設置半導體晶片至半導體導線元件上之示意圖。
第30圖至第32圖係依照本發明實施例的半導體裝置製造方法之各步驟之示意圖。
本實施例係揭露半導體導線元件、半導體封裝元件與半導體裝置之結構，並說明其製造方法。第1圖至第14圖係依照本發明較佳實施例的半導體導線元件製造方法之各步驟之示意圖。
如第1圖所示，提供一基層100，此基層100較佳是一導電結構，例如可直接使用鋼片作為基層100。
接著，如第2圖所示，於基層100上形成一光阻材 料層102，其材質可為正型光阻或是負型光阻。
然後，如第3圖所示，圖形化該光阻材料層102。此步驟例如是透過微顯影製程製作。先設置一具有圖樣設計之光罩104在光阻材料層102上方，再使光阻材料層102選擇性曝光，如此即可將光罩104之圖案轉移到光阻材料層102。光阻材料層102例如是一正型光阻，其照射到光的曝光部分102a會在後續顯影步驟中溶解在顯影溶液中並被清洗帶走，只保留圖案化光阻層102b在基層100上，如第4圖所示。
接著，如第5圖所示，形成一第一導電層106於基層100上並構成多個電性絕緣的封裝導線。由於基層100上設置有圖案化光阻層102b，第一導電層106僅會形成於圖案化光阻層102b之開口中。第一導電層106例如是透過電鍍之方式形成，其材質較佳為銅。此外，第一導電層106亦可為多層金屬之結構，其材質包括銅(Cu)、鎳(Ni)、金(Au)、錫(Sn)，其中，第一導電層106結構可透過重複相關製程步驟形成多層結構或達到所需之厚度。之後再將圖案化光阻層102b去除，僅保留第一導電層106於基層100上，如第6圖所示。第一導電層106之封裝導線可根據特定導線圖案配置，此端視裝置性能之設計需求而定，以形成一導線佈局。
然後，如第7圖所示，形成另一光阻材料層108於基層100上並覆蓋第一導電層106。
接著，如第8圖所示，圖形化該光阻材料層108， 此步驟同樣可透過微顯影製程製作，其係設置另一光罩110在光阻材料層108上方，再使光阻材料層108選擇性曝光，以將光罩110之圖案轉移到光阻材料層108上。光阻材料層108亦可為正型光阻，其曝光部分108a在後續顯影步驟會被帶走，保留圖案化光阻層108b在基層100上，如第9圖所示，圖案化光阻層108b之開口部分係對應第一導電層106。
然後，如第10圖所示，形成一第二導電層112於第一導電層106上。由於基層100上設置有圖案化光阻層108b，第二導電層112僅會形成於圖案化光阻層108b之開口中。第二導電層112例如是透過電鍍之方式形成，其材質較佳為銅。此外，第二導電層112亦可為多層金屬之結構，其材質包括銅(Cu)、鎳(Ni)、金(Au)、錫(Sn)，其中，第二導電層112結構可透過重複相關製程步驟形成多層結構或達到所需之厚度。之後再將圖案化光阻層108b去除，保留第二導電層112於第一導電層106上，如第11圖所示。第二導電層112例如構成多個導電柱，其位置與數量較佳是與第一導電層106之封裝導線相對應。上述形成第一導電層106與第二導電層112之相關步驟可重複執行以形成更多個導電層，藉此滿足裝置的操作需求。
接著，形成塑模材料層以覆蓋第一導電層106與第二導電層112，其中，塑模材料層之材質較佳為絕緣材料。如第12圖所示，此步驟更可利用模具114之凸塊114a在塑模材料層116上製作出凹部116a。
然後，可將塑模材料層116削平以暴露出第二導電層112之上表面，於此，如第13圖所示，形成載體120及其凹部120a。之後，即可去除基層100，如第14圖所示，完成半導體導線元件125之製作。此外，根據不同製程方式，暴露出之導線或導電柱表面可凸出於載體120上表面或是從載體120之上表面凹入。舉例來說，在該暴露導線層之步驟後，可透過蝕刻之方式去除部分之導線層，以使導線層是位在載體120凹入的部分。另一方面，也可透過無電鍍鎳金(electroless nickel immersion gold,ENIG)製程，在暴露之導電層上形成額外之金屬層，使導電結構凸出於載體120表面。相同之製程也可用於導電柱上。
半導體導線元件125亦可有其他之製造方法。第15圖至第21圖係依照本發明較佳實施例的半導體導線元件之另一製造方法之各步驟之示意圖，其包括前述第1至5圖對應之步驟。
之後，如第15至16圖所示，形成一塑模材料層130至基層100上並覆蓋第一導電層106。此塑模材料層130之材質較佳為絕緣材料
接著，將塑模材料層130削平形成厚度較小之塑模材料層130a，並露出第一導電層106之上表面，如第17圖所示。
然後，如第18圖所示，形成一第二導電層112於第一導電層106上，此步驟與第7圖至第11圖之製程相似，因此在此不再贅述。
接著，如第19圖所示，於塑模材料層130a上形成 另一塑模材料層132以覆蓋第一導電層106與第二導電層112。然後，同樣可透過模具114及其凸塊114a(見第12圖)在塑模材料層上製作出凹部。
之後，削平部分的塑模材料層以暴露出第二導電層112之上表面，如第20圖所示，並形成載體120及其凹部120a。之後，較佳地，即可透過蝕刻之方式去除基層100，完成半導體導線元件125(見第14圖)之製作。
另外，亦可選擇性去除基層100之材料，如第21圖所示，將基層100對應第一導電層106之部分去掉，保留在載體120下表面之基層材料，以構成一環形結構100a，此環形結構可用以增加半導體導線元件125a與其他元件結合時之支撐強度。
如第14圖或第21圖所示，半導體導線元件125、125a包括載體120，第一導電層106與第二導電層112電性連接，且二者分別埋設在載體120相對之二個表面。載體120之凹部120a可用以容置其他半導體元件，如半導體晶片。另外，半導體導線元件更可有其他之設計。請參照第22圖至第26圖，其係依照本發明較佳實施例的半導體導線元件之不同結構之示意圖。
在第22圖之半導體導線元件125b中，載體120之凹部為一貫穿孔120b，此貫穿孔120b從載體120之上表面延伸至載體120之下表面。
在第23圖之半導體導線元件125c中，載體120之凹部為一凹口120c，此凹口120c係從載體120之上表面朝載體 120之下表面延伸直至第一導電層106位置，以暴露第一導電層106之部分表面，有利於凹口120c內之半導體晶片(未繪示)與第一導電層106之電性連接。
在第24圖之半導體導線元件125d中，載體120之凹口120d從載體120之上表面凹入，然並未延伸至載體120之下表面或暴露出第一導電層106之表面。在凹口120d之內表面設置一金屬屏蔽層134，可用於後續與其他半導體元件連接時的靜電防護。另外，金屬屏蔽層128亦可延伸至載體120之上表面處。以第27圖為例，其係二個半導體導線元件125d層疊設置之示意圖。半導體晶片136電性連接下方半導體導線元件125d之上表面，並位在上方半導體導線元件125d之凹口120d中。凹口120d中設置之金屬屏蔽層134係可視為半導體晶片136之一靜電防護層，使半導體晶片136與上方半導體導線元件125d及其半導體晶片138隔絕開來。
在第25圖之半導體導線元件125e中，載體120於凹口120e內更具有一段差120f，使其與載體120之上表面具有一高度差距。若設置一金屬屏蔽層(如第24圖之金屬屏蔽層134)在凹口120e時，其更可延伸至該段差120f上，用以與其他元件之電性連接。
在第26圖之半導體導線元件125f中，半導體導線元件125f更包括鈍化層140、142。鈍化層140、142分別設置在載體120之下表面與上表面。較佳地，鈍化層140、142可透過 網印法(screen printing)形成，再以烘烤法(curing)定型。另外，較佳地，鈍化層140、142各具有開口以暴露出第一導電層106與第二導電層112，使其可透過銲料層144、146與其他元件電性連接。銲料層144、146較佳是透過電鍍(electroplating)或錫膏印刷(solder paste printing)製程製作。雖然在此是以載體120上下表面皆設置鈍化層為例，然本發明並不限定於此，鈍化層可僅設置在載體120之上表面或下表面，端視裝置之設計需求而定。
請參照第28圖至第29圖，其係設置半導體晶片至半導體導線元件上之示意圖。在此是以第23圖之半導體導線元件125c為例做說明，然本發明並不限定於此，亦可為其他結構設計之半導體導線元件。
如第28圖所示，先將半導體導線元件125c定位在組裝平台160上，使半導體導線元件125c之凹口120c朝上。以覆晶(flip-chip)封裝方式為例，當半導體晶片170製作完成後，其黏接頭162與半導體晶片170係同時反轉，並移動到凹口120c上方。較佳地，半導體晶片170上設置有，並使其連接結構(172，174)對齊第一導電層106後，再將半導體晶片170置入凹口120c中。較佳地，連接結構上設置有銅柱172與銲料層174，用以連接半導體晶片170與第一導電層106，並使二者產生電性連接。此步驟較佳係可透過熱壓接合的方式達成。
接著，如第29圖所示，於凹部120c中形成一填充 結構180，以填滿半導體晶片170與載體120間之空隙，藉此以形成一半導體封裝元件190。填充結構180例如包括第一填充材料182與第二填充材料184，第一填充材料182位在半導體晶片170與載體120之間，第二填充材料184則環繞半導體晶片170與第一填充材料182。較佳地，第一填充材料182可以是一底膠，其輔助半導體晶片170與載體120之間的黏著性。第二填充材料184可以是一封裝膠體，用以封裝住半導體晶片170與第一填充材料182，且可強化載體120對半導體晶片170之支撐。較佳地，半導體晶片170之背面係可暴露出來以增加散熱面積。另外，第二填充材料184亦可完整包覆住半導體晶片170以提供半導體晶片170較佳的保護。本實施例中，第二填充材料184較佳是塑模材料(molding compound)。
上述各半導體導線元件、半導體封裝元件皆可應用於不同種類的半導體裝置中，以下附圖詳細說明。
請參照第30圖至第32圖，其係依照本發明較佳實施例的半導體裝置製造方法之各步驟之示意圖。首先，提供多個半導體導線元件，如第30圖所示，本實施例是以半導體導線元件200、300、400為例，其中這些半導體導線元件之結構不盡相同。半導體導線元件200包括第一導電層206、第二導電層212與載體220，其中，第一導電層206與第二導電層212電性連接，且各自埋設在載體220之上表面與下表面。較佳地，在組裝前，載體220之上表面更可設置多個導電接墊250(或銲料層)，其位 置對應第一導電層206，用以連接至其他半導體導線元件或電子元件。這些導電接墊250之材質可為金、銀等金屬材料。另外，在載體220之下表面可設置多個銲料層260(或導電接墊)，其位置對應第二導電層212，用以連接至另一半導體導線元件300。這些銲料層260之材質可為錫、銀等銲接材料。較佳地，在組裝前，載體220之凹口220a已設置一半導體晶片270與一填充結構280。
半導體導線元件300包括第一導電層306、第二導電層312與載體320。第一導電層306與第二導電層312電性連接，且各自埋設在載體320之上表面與下表面。較佳地，在組裝前載體320之上表面已設置多個導電接墊350(或銲料層)。導電接墊350之材質可為金或銀，其位置對應第一導電層306，用以連接至半導體導線元件200之銲料層260。在載體320之下表面可設置多個銲料層360(或導電接墊)，其位置對應第二導電層312，用以連接至另一半導體導線元件400。這些銲料層360之材質可為錫、銀等銲接材料。較佳地，在組裝前載體320之凹口320a中已設置一半導體晶片370與一填充結構380。
半導體導線元件400包括第一導電層406、第二導電層412與載體420。第一導電層406與第二導電層412電性連接，且各自埋設在載體420之上表面與下表面。在載體420之上表面可設置多個銲料層450(或導電接墊)，其位置對應第一導電層406，用以連接至半導體導線元件300之銲料層360。在載體 420之下表面可設置多個銲料層460(或導電接墊)，其位置對應第二導電層412，用以連接至其他半導體導線元件或是電子元件。這些銲料層460之材質可為錫、銀等銲接材料。另外，於凹口420a中更可設置其他導電接墊470，用於連接其他元件。較佳地，半導體導線元件200、300、400之銲料層260、360、450、460與導電接墊250、350、470以電鍍方式形成於第一導電層206、306、406和第二導電層212、312、412之暴露表面上。
接著，於這些半導體導線元件之間設置多個黏結層。如第31圖所示，黏結層502位在半導體導線元件200與300之間，且較佳是直接塗佈在半導體導線元件300之上表面。另一黏結層504位在半導體導線元件300與400之間，且較佳是直接塗佈在半導體導線元件400之上表面。較佳地，黏結層502、504之材質為絕緣材料。
然後，使這些半導體導線元件透過黏結層連接。如第31圖所示，先使載體220、320與420互相對齊，再施加壓力使這些載體靠近並透過黏結層502、504連接以形成半導體裝置。同時並加熱烘烤整個結構，使不同載體間之黏結層、銲料層與導電接墊形成連接，藉此達成三個半導體導線元件必要之電性連接。於此，如第32圖所示，已完成半導體裝置510之製作。此半導體裝置510更可透過導電接墊250、470與銲料層460連接至其他電子元件或導線元件，以擴充半導體裝置510之結構或操作性能。
本發明上述實施例所揭露之半導體導線元件、半導體封裝元件與半導體裝置及其製造方法，係在半導體導線元件上製作出凹部以容置半導體晶片或是其他半導體元件，不僅可降低整體裝置厚度，且有助於多層導線元件架構下半導體裝置之設計。半導體導線元件之凹部形式可為貫穿孔或凹口，其可選擇性的暴露導線元件中的封裝導線，使其可與半導體晶片或其他元件電性連接。另外，凹部中可設置底膠與封裝膠體，以固定並加強半導體晶片之連接與支撐。層疊設置之半導體導線元件之間以及與半導體晶片的電性連接形式可為導電接墊或銲料層。如此一來，半導體裝置便具有高擴充性，且可有效控制裝置體積，也更具有市場競爭力。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
106‧‧‧第一導電層
112‧‧‧第二導電層
120‧‧‧載體
120a‧‧‧凹口
125‧‧‧半導體導線元件

Claims (28)

  1. 一種半導體導線元件之製造方法，包括：提供一基層；形成複數個導線於該基層上；形成複數個導柱於該些導線上；形成一塑模材料層於該基層上，以包覆該些導線與該些導柱；於該塑模材料層中形成一凹部；以及去除該基層。
  2. 如申請專利範圍第1項所述之製造方法，更包括削平該塑模材料層以構成一載體，該載體具有相對之一第一表面與一第二表面，其中該些導線與該些導柱係埋設於該載體中並電性連接該第一表面至該第二表面。
  3. 如申請專利範圍第1項所述之製造方法，更包括設置一半導體元件於該凹部中。
  4. 如申請專利範圍第3項所述之製造方法，其中，該凹部係暴露部份之該些導線，且該半導體元件係電性連接該些導線。
  5. 如申請專利範圍第3項所述之製造方法，更包括設置至少一填充材料至該凹部中，以包覆住該半導體元件。
  6. 如申請專利範圍第5項所述之製造方法，其中，該設置至少一填充材料之步驟包括：設置一第一填充材料於該半導體元件與該載體之間；以及形成一第二填充材料包覆該半導體元件與該第一填充材料。
  7. 如申請專利範圍第1項所述之製造方法，更包括設置一金 屬屏蔽層至該凹部的表面上。
  8. 如申請專利範圍第2項所述之製造方法，更包括：形成一鈍化層於該載體上；形成複數個開口於該鈍化層中；以及形成複數個銲料層或導電接墊在該些開口中。
  9. 如申請專利範圍第1項所述之製造方法，其中，該基層係部分去除，以構成一環形結構。
  10. 一種半導體封裝元件之製造方法，包括：提供一基層；形成一第一導電層於該基層上；形成一第一塑模材料層於該基層上，以包覆該第一導電層；形成一第二導電層於該第一塑模材料層上；形成一第二塑模材料層於該第一塑模材料層上，以包覆該第二導電層；於該第二塑模材料層中形成一凹部；以及去除該基層。
  11. 如申請專利範圍第10項所述之製造方法，其中，該第一塑模材料層與該第二塑模材料層構成一載體，該載體具有相對之一第一表面與一第二表面，該第一導電層與該第二導電層係埋設於該載體中並電性連接該第一表面至該第二表面。
  12. 如申請專利範圍第11項所述之製造方法，更包括設置一半導體元件於該凹部中。
  13. 如申請專利範圍第12項所述之製造方法，其中，該凹部係暴露部份之該第一導電層，且該半導體元件係電性連接該第一導電層。
  14. 如申請專利範圍第12項所述之製造方法，更包括設置至少一填充材料至該凹部中，以包覆住該半導體元件。
  15. 如申請專利範圍第14項所述之製造方法，其中，該設置至少一填充材料之步驟包括：設置一第一填充材料於該半導體元件與該載體之間；以及形成一第二填充材料包覆該半導體元件與該第一填充材料。
  16. 如申請專利範圍第10項所述之製造方法，更包括設置一金屬屏蔽層至該凹部的表面上。
  17. 如申請專利範圍第11項所述之製造方法，更包括：形成一鈍化層於該載體上；形成複數個開口於該鈍化層中；以及形成複數個銲料層或導電接墊在該些開口中。
  18. 如申請專利範圍第10項所述之製造方法，其中，該基層係部分去除，以構成一環形結構。
  19. 一種半導體裝置之製造方法，包括：形成複數個半導體導線元件，包括如下步驟：提供一基層；形成複數個導線於該基層上；形成複數個導柱於該些導線上；形成至少一塑模材料層於該基層上，以包覆該些導線與該些導柱；其中至少一半導體導線元件的形成方法更包括如下步驟：於該塑模材料層中形成一凹部；設置一半導體元件於該凹部中；以及 層疊設置該些半導體導線元件。
  20. 如申請專利範圍第19項所述之製造方法，更包括：削平該塑模材料層以暴露該些導柱；去除該基層以露出該些導線。
  21. 如申請專利範圍第19項所述之製造方法，其中，該些半導體導線元件係透過施加壓力層疊設置並互相之間電性連接。
  22. 如申請專利範圍第21項所述之製造方法，更包括：設置一黏結層於該些半導體導線元件之間，使該些半導體導線元件透過該黏結層連接。
  23. 如申請專利範圍第20項所述之製造方法，更包括：形成複數個銲料層與導電接墊於露出的該些導線與該些導柱上。
  24. 如申請專利範圍第23項所述之製造方法，其中，在該層疊設置該些半導體導線元件之步驟中，該些半導體導線元件之間係透過該些銲料層與該導電接墊電性連接。
  25. 如申請專利範圍第20項所述之製造方法，其中，該凹部係暴露部份之該些導線，且該半導體元件係電性連接該些導線。
  26. 如申請專利範圍第19項所述之製造方法，更包括設置至少一填充材料至該凹部中，以包覆住該半導體元件。
  27. 如申請專利範圍第26項所述之製造方法，其中，該設置至少一填充材料之步驟包括：設置一第一填充材料於該半導體元件與該載體之間；以及形成一第二填充材料包覆該半導體元件與該第一填充材料。
  28. 如申請專利範圍第19項所述之製造方法，更包括設置一 金屬屏蔽層至該凹部中。
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