TW200535849A - Operation scheme with charge balance for charge trapping non-volatile memory - Google Patents
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Description
200535849 13080twf.doc/g 九、發明說明： 【發明所屬之技術領域】 發性是彳—種電性可程式化射鎌的非揮 ==:還可以改變記憶體中電荷的偏壓= 【先前技術】
+ '於補為EEPRqM#快閃記憶體的電荷儲存結構的 乾可程式化、可抹__發_存技術，現在已有廣泛 =用EEPROM和快閃記憶體使用了許多記憶胞結構。 ^者積體電路尺寸_小，由於其製造過簡可測性和簡 單f生’人們對於架構在電荷陷人介電層的記憶胞結構越來 越感興趣、。基於電荷陷人介電層的記憶胞結構包括例如在 工業上稱為NROM、SONOS和PHINES的結構。上述記 憶胞結構主要藉由將電荷陷人在電荷陷人介電層，如氮化 石夕上來儲存資料。由於負電荷被陷人，記憶胞的臨界電壓 會增大。當貞電荷從電荷陷人介電層移除後，記憶胞的臨 界電壓會變小。 傳統的SONOS裝置使用例如不到3奈米的超薄的底層 氧化物，可引起電洞直接穿隧進行通道抹除。雖然應用該 技術的抹除速度很快，但由於電荷很容易通過超薄的底層 氧化物而滲漏掉，因此該技術的資料保持能力很弱。 NROM元件使用相對厚一點的底層氧化物，例如超過3 奈米，通常在約5到9奈米左右的底層氧化物來防止電荷 5 200535849 13080twf.doc/g 的滲漏。不用電動直接穿隧，而用價帶對導電帶穿隨引起 的熱電洞注入(band-— tunneling enhanced h〇t h〇le， BTBT-HH)來抹除記憶胞。然而，熱電洞注入會造成氧化 物損壞，從而造成在高臨界電壓單元的電荷流失，以及在 :低臨界電壓單元的電荷增加。此外，由於電荷陷入結構中 有難於抹除的電荷堆積，在程式化與抹除周期中，抹除時 ^必疋逐漸增加。電荷堆積之所以產生是因為電洞注入點 # 〃電子注入點不-致，而且有些電子在經過抹除脈衝後仍 =會殘留下來。另外，在撒⑽快閃記憶體設備的磁區抹 *過私中，由於元件大小、偏壓不—致等不同（例如通道 長度的不同），每個單元的抹除速度均不一致。上述抹除 速度的不同導致很覓的電壓分佈，其中一些單元變得難於 抹除，而另一些單元則抹除過度。因此，在經過多次程式 化和抹除周期之後，目標臨界電壓窗變小甚至關閉，对久 性差的毛病就顯現出來了。若元件技術繼續向小型化方向 φ 發展，上述現象會變得更加嚴重。 μ另外，電荷陷入記憶元件可用淺能階或用深能階陷入 ··. 在，，^入層中捕捉電子。陷入在淺能階陷入中的電子比 在冰此階陷入中的電子容易逃出陷入。淺能階的電子是造 ^ 成電荷保持問題的主要根源。為了維持好的電荷保持能 力，以被深能階陷入陷入的電子為較佳。 心因此，需要有一種能在反覆程式化和抹除後，不會遭 又臨界電壓的升高而造成記憶胞無法工作，同時具有更好 的電荷保持能力與可靠性的記憶胞。 6 200535849 13080t\vf.doc/g 【發明内容】 方法本供一種耐久性與可靠性更好的操作記憶胞的 4 ' 種包括該記憶胞的積體電路的結構。本發明 一種電荷陷人型記憶胞的電荷平衡的操作方法\ =何平衡操作方法包括—偏壓安排，可^ 起娜到通道的電場辅助電子 =ΓΓΓΛ’「 相對於基絲㈣極(施 :G或正基底電屢+VsuB或_Vg與+VsuB的組合），對源 务明低正電壓。為了在實際時限内完成本 广:約;.二奈米，在τ面將要說明的例子中約為_ιν/奈要 通道2:二有間極’頂氧化物層，電荷陷入層以及 :基底的=於以奈米為單位的頂層=用= 合中有效氧化物厚度細⑷到 以作中’ 注人與電子的釋放的發生可 ，過後留下的電洞陷入中性化。因此子;= ，種強力的‘‘電性退火，，，將熱電洞注二:= =到最低限度。可靠性試驗顯示了 多次程式化與抹除的心 7 200535849 13080twf.doc/g 根據所述的本發明技術的方法包括藉由第1偏麼安排 以降低圮憶胞的臨界電壓，藉由第2偏麼安排以提升記情 胞的臨界電壓，以及對記憶胞的閘極施加第1偏壓安排及 ·: 帛2偏壓安排中的其一以及帛3偏壓安排，例如電荷平衡 脈衝。第3偏壓安排引起第1電子流以及第2電子流。如 果閘極具有相對於基底的負電壓，第！電子流是從閉極到 電荷陷入結構（電子閘極注入），第2電子流是從電荷陷 • 入結構到基底（對通道的電子注入）。如果閘極具有相對 於基底的正電壓，第1電子流是從基底到電荷陷入結構， ^ ^電子流是從電荷陷入結構到閘極。第丨電子流次數隨 著臨界電壓的上升而減少，或隨著臨界電壓的降低而增 加。第2電子流次數隨著臨界電壓的上升而增加，或隨著 臨界電壓的降低而減少。這些電子的移動使得臨界電壓向 目才不£&界電壓收敛。本發明的技術更包括—種偏麼安排， f可於臨界電壓接近目標臨界時平衡電荷陷入層的電 何分佈，使其實質上跨越整個記憶胞通道的長度，而 使電荷集中在通道的一邊或另一邊。 ，紅明還提供了—種有基底、基底上的記憶胞以及耗 接I己憶胞的控制電路的積體電路。每個記憶胞都有臨界 電[都/、有電荷陷人結構，閘極，以及基底上的源極與 〆及極區。控制電路包括通過第1偏壓安排降低臨界電廢的 邏輯電路，通過第2偏壓安排提升臨界電壓的邏輯電路， ^及加用第3偏壓安排的邏輯電路。第3偏壓安排引起使 付臨界電壓向收傲電壓收斂的第i電子流與第2電子流。 8 200535849 13080twf.doc/g 另一個實施例提供了一種有基底、基底上的記憶胞以 及麵接於記憶胞的控制電路的積體電路。每個記憶胞都有 臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源 ‘ 極與汲極區。控制電路包括藉由第丨偏壓安排以降低臨界 • 電壓的邏輯電路，以及藉由施用第2偏壓安排與第3偏壓 女排來回應降低臨界電壓指令的邏輯電路。記憶胞的臨界 電壓藉由第2偏壓安排而降低。第3偏壓安排引起使得臨 _ 界電壓向收敛電壓收斂的第1電子流與第2電子流。 又一個實施例提供了一種有基底、基底上的記憶胞以 及耦接於記憶胞的控制電路的積體電路。每個記憶胞都有 臨界電壓，都具有電荷陷入結構，閘極，以及基底上的源 極與汲極區。控制電路包括施用第丨偏壓安排的邏輯電 路。第1偏壓安排引起電洞移動，第丨電子流與第2電子 流。在電洞移動中，電洞移動至電荷陷入結構，降低記憶 胞的臨界電壓。由於電荷的移動，臨界電壓向收斂電壓收 ，敛。 处在一些實施例中，第1偏壓安排將電洞移出電荷陷入 結構。例如，向電荷陷入結構的電子流會使被陷入的電洞 與移動至電荷陷入結構的電子再結合。 在些貫施例中，電荷平衡偏壓安排被用來在任何抹 除周，與降低臨界電壓之前，向電荷陷入型結構增加平衡 2電荷。例如，電子的增加使得記憶胞的臨界電壓在任何 提升與降低臨界電壓的周期之前得到提升。在一個實施例 中在任何提升與降低臨界電壓的周期之前，使被提升的 9 200535849 13080twf.doc/g 該臨界電壓低於通過第】偏壓安排與第2偏壓安排所能實 現的最低臨界電壓。在另一個實施例中，在任何提升與降 低臨界電壓的周期之前，使被提升的該臨界電壓低於記憶 胞的程式化確認電壓與抹除確認電壓。 攻裏所描述的本發明技術的實施例包括含電荷陷入結 ，的記憶胞的操作方法。該方法包括在通過第2偏麼安排 提升記憶胞的臨界電壓中，藉由第〗偏壓安排來降低記憶 2臨界電壓。在經過了—個發生了或可能發生多數次臨 2電壓的提升降低周期的時間區間後，第3偏壓安排被用 j衡電荷陷人結構的電荷分佈。在間隔地施用時，電荷 於η包純長的脈衝（如下面所述的實施例中的1秒 包括施胞就能達到平衡狀態，或接近平衡狀態。 間，可^夕偏壓安排在内的電荷平衡操作之間的時間區 ;計時;ϊίί體實2情谢峨。例如’間隔 操作。或’母搞—段固定的時間進行電荷平衡 定。或者，咖式化與抹除周期的計數器來決 他因素，包括電二時間流逝的其 包括記憶胞的操作方法，該方法 包括使得電荷陷入二:=建立低臨界電壓狀態’ 構間的平衡電荷穿_第==及通道中的電荷陷入結 程式化）帛來在娜鱗 &讀。第2程式（通常是 "建立向臨界電壓狀態，包括引起電 200535849 13080twf.doc/g 入、°構的負電何提升的第3偏壓安排。在建立低臨界 1壓狀態的程式中，施用電荷平衡脈衝的實 m現平衡狀_程度，但是g 要況明的實施例中為5〇至1⑻毫秒）足以^ 付，電财所收斂1荷陷人結構的電荷有所平衡。 乂裏所要說明的電荷平衡與紐技術可㈣任何 仃#例如㈣應開始抹除操作的抹除指令為起點 由將電荷平衡操作作為抹除操作的-部分，該摔作 =較短的電荷平衡脈衝區間就可以方便地進行，不】 ΐ::衡是可以使得電荷陷人結構的電荷分佈 衝，、由於埶帝、〇、可=在抹除前用一個較短的電荷平衡脈 衡rm'、、、_注人前電荷陷人結構的負電荷，該電荷平 收緊電子射出流’使得抹除狀態電•分佈 付抹除容易進行。或者，可以在抹除後用-個較 荷，衡脈衝，由於電荷陷入結構中有更多的正電 〇 Μ電荷平衡脈衝會引起較大的電子;f、 入中性化，改善電荷的保持。 人使件電洞陷 執電之類的快閃記憶體設備，磁區的抹除是用 中另=ί，。在所述的本發明技她 2外祕電何平衡操作與熱電洞抹除程結合 :。由於電荷平衡操作具有自收斂的性質 二 除過度的記憶胞的臨界電壓電壓，降低 胞的跆炅雪颅电1降低難以抹除的記憶 個陣歹^ 另外，用電荷平衡操作可以完成對整個- 車歹J的記憶胞的低臨界電虔狀態的目標臨界電堡分佈的 11
200535849 13080twf.doc/g 收緊。對於S〇N〇S型的記憶胞，抹除 電荷平衡脈衝進行。 飞用牙隧結合 另-種將電荷平衡與熱電洞抹除結合起來 進行電荷平衡的負開極電屢偏虔安排令冊、疋在 _妾面偏壓。在這種情況下，熱電洞注與 與電子逃朗時發生。該混合抹除方法也顯 紅入 熱電洞抹除方法有更好的耐久性與可靠性j 、、、的 本發明技㈣提$ 了—種智馳除規㈣統。使 ==出合適的電荷平衡與抹除順序來獲得良好的耐久 性'、可罪性。基於負間極穿隧的電荷平衡操作與熱電洞注 j其他偏壓安排結合使用，以獲得更好的抹除狀態臨界 電麼控制與可接受的抹除速度。電荷平衡/熱電洞抹除可以 同時對過度抹除與難以抹除的記憶胞使臨界電壓收傲。 、電荷平衡操作可以用來做為使得電洞陷入中性化的電 退火步驟’從而大大地改善元件的可靠性。 電荷平衡方法與抹除方法可以在抹除操作中按任何順 序結合，或者可以同時使用。 另一種方法實施例也施用多種偏壓安排。藉由第i偏 壓女排，記憶胞的臨界電壓被提升。在回應降低臨界電壓 的指令時，施用第2偏壓安排與第3偏壓安排。藉由第2 偏壓安排，記憶胞的臨界電壓被降低。第3偏壓安排包括 使得臨界電壓向收斂電壓收斂的電荷平衡脈衝。在一些實 施例中，在回應降低臨界電壓的指令時，在施用第2偏壓 女排前先用第3偏壓安排。在一些實施例中，在回應降低 12 200535849 13080twf.doc/g 臨界電壓的指令時，在施用第2偏壓安排前後均施用第3 偏壓安排。在另外的一些實施例中，電荷平衡第3偏壓安 排與第2偏壓安排同時結合使用。 另一個實施例提出了 一種具有基底、基底上的記憶胞 以及耦接於記憶胞的控制電路的積體電路。每個記憶胞都 有臨界電壓，都具有電荷陷入結構，閘極，以及基底上的 源極與汲極區。控制電路包括藉由第丨偏壓安排提升臨界
電壓（程式化）的邏輯電路，以及施用第2偏壓安排與第 2偏壓安排回應降低臨界電壓（抹除）指令的邏輯電路。 藉由第2偏壓安排，記憶胞的臨界啟動電壓被降低。第3 偏壓安排引起電荷移動的平衡，這樣臨界電壓朝著目標臨 界電壓收斂。 $ ° 在-些實施例中，電荷平衡偏壓安排被用來在任何提 升與降低臨界電壓的職之前向電荷陷人結構增加電荷。 例如，記憶胞的電荷陷人結構的平衡狀態中電子的增加 隐=臨界電壓在任何提升與降低臨界電壓的周期之 月’J得到徒升。 根據本發明技術的實施例的程式化規則系 改變記憶胞的電荷陷人結構的電子陷人頻譜的補^ 補充周期包括顧偏壓安排提升電荷陷人 電广 中射出，以及及層，田Γί 電何陷入結構的淺陷入 電荷。用-個或多個補充周期來 冓的負 入内的電子的相對濃度，保持 電：陷入結構的深陷 八化知作目標的高臨界狀 13 200535849 13080twf.doc/g 充，，使得元件恢復辦相:^料&式化或f荷的“補 行雷科平俺/ 切認臨界電壓水準。反覆進 大地摇颇為“頻谱藍位移”。補充操作過程能大 何=持’即使對被無數次程式化與抹除= :改=;存:元件的電荷保持能 於電荷陷人存貯組件的㈣失。相介電層能有助 及耦料有龜、基底上的記憶胞以 臨===電路的積體電路。每個記憶胞都有 極二=荷陷入結構，r•，以及基底上的源 賴於若干因素，包括 目標臨界電壓；=:!荷穿隨相對量。對於較低的 電流相對於;電 來說被減少。在逼的電子穿隨的注入電流 的數的間極材枓來禁止頂層介電層中的穿随來實現該減少 14 200535849 13080twf.doc/g 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細―、 明如下。 ； 【實施方式】 ·· 圖1繪示是電荷陷入記憶胞的簡化示意圖。基底包括 n+摻雜區150與160，以及n+摻雜區150與16〇之間的p 摻雜區170。記憶胞的其餘部分包括基底上的底層介電層 • 結構140，底層介電層結構140 (底層氧化物）上的電荷^ 入結構130，電荷陷入結構130上的頂層介電層結構 (頂層氧化物），以及頂層介電層結構12〇上的閘極11〇。 有代表性的頂層介電層有厚度約5到10奈米的二氧化矽與 氮氧化矽，或包括例如Al2〇3在内的其他類似的高介電/常 數材料。有代表性的底層介電層有厚度約3到9奈米的: 氧化矽與氮氧化矽，或其他類似的高介電常數材料。有代 表性的電荷陷入結構包括厚度約3到9奈米的氮化矽，或 • 包括例如八丨2〇3、Hf〇2等金屬氧化物在内的其他類似的高 介電常數材料。電荷陷入結構可以是不連續的電荷陷入材 料的£ ^又或粒子的群組，也可以疋如圖式纟會示的連續的電 荷陷入層。電荷陷入結構130已經陷入了例如以電子131 、 為代表的電荷。 NROM型單元的記憶胞具有，例如厚度在3奈米至1〇 奈米範圍内的底層氧化物，厚度在3奈米至9奈米範圍内 的電荷陷入層，以及厚度在5奈米至10奈米範圍内的頂層 氧化物。SONOS型單元的記憶胞具有，例如厚度在}奈米 15 200535849 13080twf.doc/g J3奈米範圍内的底層氧化物，厚度在 圍内的電荷陷入層，以及厚度在 二= 頂層氧化物。 1U不木乾圍内的 在一些實施例中，閘極為其功 功函數’或大於約4.leV，最好大於約4.二 大於約5eV的材料。具有代紐的閘 :娜〖以及其他高功函數金屬與材料。4 =二: ^技*的貫_的、具有較高功函數的材料 等金屬，包括但不限於Μ與Ni-T ^至，包括但不限於Ru〇2等金屬氧化物 極材料能比通常的n❹晶鄉成更高的注人障礙。以二 層介電層的η型多晶石夕閘極的注入障礙約為 .=。因此，本發明技術的實施例用注入障礙高於 盘二=高於，最好是高於…的材料作閘極 ”頂層"電層材料。以二氧切為頂層介電層的p型多晶 矽閘極的注入障礙約為4.25eV，如後面將要參昭圖1B更 詳細地討論那樣，其收斂單元的臨界電壓要比具有以二氧 化矽為頂層介電層的η型多晶矽閘極的單元降低約2伏。 在圖1Α的示意圖中，記憶胞沒有進行過任何程式化與 抹除周期，陷入的電子是例如半導體製造製程的結果。在 這種記憶胞的陣列中，在製造製程中被陷入在記憶胞中的 電荷量在陣列内部就可以有很大的差別。 這裏一般所說的程式化是指提升記憶胞的臨界電壓， 抹除則是指降低記憶胞的臨界電壓。但是，本發明包括的 200535849 13080twf.doc/g 產品與方法中既有程式化是指提升記憶胞的臨界電壓，抹 除是指降低記憶胞的臨界電壓的產品與方法，也有程式化 疋扣降低記憶胞的臨界電壓，抹除是指提升記憶胞的臨界 電壓的產品與方法。 1 圖1B緣示是在任何程式化與抹除周期前增加了電荷的 圖1A的電荷陷入記憶胞的簡化示意圖。將一個〇v的電壓 置於源極150、汲極160以及基底170上。一個_2〇v的電 # 壓置於閘極110上，足以在底層氧化物上引發一個約〇7 到1.0 V/nm或更高的電場。該偏壓安排可以藉由引起從閘 極到電荷陷入層的電子注入流與從電荷陷入結構到通道的 電子注入流來平衡電荷陷入結構130的電荷分佈，在經過 足夠的時間後達到動態平衡或平衡狀態，在這種狀態下記 憶胞的臨界電壓收斂在目標臨界，結果形成整個通道長度 的電荷的平衡分佈。該偏壓安排實質上是對記憶胞的整個 通道對稱的。如在施用偏壓安排前單元有少量的電荷，該 _ 偏壓安排向電荷陷入結構130增加電荷，如電子132。但 疋，在元件貫地程式化與抹除之前因製造引起的紫外光或 其他原因而被陷入在電荷陷入結構中的電荷量，在一個積 體電路的記憶胞陣列中可以有很大的不同。圖1B的偏壓 •女排’在合理的公差範圍内對整個陣列的記憶胞所陷入的 電荷量進行平衡，並建立平衡狀態。圖1B的目標臨界電 壓取決於電子注入流與電子射出流平衡的平衡狀態條件。 當電荷陷入結構中的電荷量在整個通道中的得到平衡，並 在偏壓條件下得以保持時，該平衡狀態就實現了。記憶胞 17
200535849 13080twf.doc/g =:數=:=電荷—^ r._特：在巧荷 下:以降低_界電壓。二= 低電壓操：。因此因記憶胞在讀取時使用 料，如_雜夕曰/ ；： ㈣用高功函數間極材 ，姑或兩者均採用，以實現較低的目^ 根據電荷平衡脈衝的實施例，閘 ==介電層、電荷陷入結構心== 二電層堆®的有效氧化物厚度(EOT)來決定，Ε〇τ為 氧化石夕的介電常數標準化的等效厚度。例如，如頂層介^ 層1荷陷人結構與底介電層分別為二氧化發、氮^夕、 了虱化矽，該結構就叫做0N0堆疊。對於0N0堆疊，E0T 等於頂層氧化物的厚度，加上底層氧化物的厚度再加上氣 化物厚度乘以氧化物介電常數除以氮化物介電常數。 NROM型與SONOS型記憶胞的電荷平衡脈衝的偏壓安排 可以按如下方法定義·· 1·本說明書中的NROM型記憶胞為具有底層氧化物 厚度〉3mn的單元。介電層堆疊有Ε〇τ (例如1〇nm到 25nm)，底層氧化物厚度大於3nm以防止來自基底的電 洞直接穿隧，閘極到基底的偏壓具有電壓（例如-12伏到-24 伏）’電壓除以EOT大於〇.7V/nm，最好為約丨〇v/nm， 铁差10%。 200535849 13080twf.doc/g EOT計算 最少 最多 5nm 10nm 3nm 9nm 3nm lOnm =10 nm 10+9*3,9/7+10 = 25nm NROM型記憶胞的0N0 頂層氧化物（介電常數二3 9) 氮化物 （介電常數=7 ) 頂層氧化物（介電常數=3.9) 共計 5+W9
2·本說明書中的S0N0S型記憶胞為具有底層氧化物 厚度<3nm的單元。介電層堆疊有EOT (例如5nm到 16nm)，底層氧化物厚度小於3nm以允許來自基底的電 洞直接穿隧。SONOS型記憶胞的閘極到基底的偏壓具有電 壓（例如-5伏到-15伏），電壓除以E0T大於〇.3 v/nm， 最好為約1 ·0 V/nm，誤差1 〇%。 SONOS型記憶胞的〇N〇的E〇T計算 最少 最多 頂層氧化物（介電常數=3·9) 3nm 10nm 氮化物 （介電常數二7) 3nm 5nm 頂層氧化物（介電常數=3.9) lnm 3nm /、引 3+3*3.9/7小5.7 nm 10+5*3.9/7+3=15.8 nm 對於堆豐中一氧化石夕與氮化石夕以外的材料，EOT的計 异用同樣的方法進行，帛二氧切的介電常數除以該材料 的介電常數所的數為係數對材料厚度標準化。 々圖2A繪示是經過了多個程式化與抹除周期後的電荷 陷入。己憶胞的簡化示意圖。基底包括n+摻雜區2%與 26〇，以及n+摻雜區250與260之間的P摻雜區27〇'。記 19 200535849 13080twf.doc/g fe胞的其餘部分包括基底上的氧化物結構·，氧化物結 構2=上的電荷陷入結構23〇，電荷陷入結構23〇上的另 .一個氧化物結構220，以及氧化物結構22〇上的閘極21〇。 ; 纟於實現程式化與抹除糊的偏壓安排的差別，多個程式 .· 化與抹除周期使得電荷陷入結構23 0中留下了陷入的電 射如電子231與232，目為這個原目，有些電子可能被 用通道熱電子注入陷入在電荷陷入結構23〇中，而抹除規 籲貝|]例如^ V對導電帶穿隧引起的熱電洞注入無法影響到的 部位。 圖2B繪π疋改變了電荷分佈並施用了如前面參照圖 m說明的偏壓安排後的、圖2A的電荷陷入記憶胞的簡化 不意圖。將一個0V的電壓置於源極250、汲極260以及基 底謂上。-個_2〇v的電壓，在本例中，被置於問極训 上。、及偏壓安排將藉由移除程式化與抹除周期中電子集結 =中的夕餘電子’如電子232，並藉由引起從問極到電 •令了 P曰入層的電子注入流與從電荷陷入結構到通道的電子射 出流來平衡電荷陷入結構中的電荷平衡，在經過足夠的時 •巧動悲平衡或平衡狀態。在這種狀態下，記憶胞的 匕厂壓收斂在目標臨界電壓，結果形成整個通道長度的 ^的平衡分佈。該·安排實質上對記憶胞的整個通道 疋對稱的。 根據所述的本發明技術的方法包括藉由第i偏壓安 =己;胞的臨界電壓’藉由第2偏壓安排提升記憶胞的 ° η ’以及對記憶胞的服制第丨偏壓安排及第2 20 200535849 13080twf.doc/g 偏壓女排中的-個及第3偏壓安排。第3偏壓安排引起第 !電子流以及第2電子流。如果_具有相對於基底的負 電壓，第1電子流是從到電荷陷人型結構，第2電子 流是，電荷陷人結制基底。如果_財相對於基底的 正電壓，帛1電子流是從基底到電荷陷人結構，第2電子 流是從電荷陷人結翻_。第丨電付 帝 壓的上升而減少，或隨著臨界電壓的降低而增加者第^ 子流次數隨著臨界的上升而增加，麵著臨界電壓的 降低而減少。這些電子的移動使得臨界電壓向目標臨界電 壓收，。該偏壓安排將在臨界糕接近目標臨界;壓時平 衡電荷陷人層的電荷分佈，使其實質上跨越整個記憶胞通 道的長度，而不是使電荷集中在通道的一邊或另一邊。 圖3A-3D繪示表示了在記憶胞的電荷陷入層中留下電 荷的程式化與抹除周期，以及之後的電荷平衡的改變。 尸圖3A繪示是平衡了電荷分佈後的電荷陷入記憶胞的 簡化示意圖。基底包括n+摻雜區350與360，以及n+摻雜 區350與360之間的p摻雜區370。記憶胞的其餘部分包 括基底上的氧化物結構340，氧化物結構340上的電荷陷 入結構330，電荷陷入結構33〇上的另一個氧化物結構 320 ’以及氧化物結構32()上的閘極31〇。 圖3B繪示是正在進行通道熱電子CHE注入的圖3八的 電荷陷入記憶胞的簡化示意圖。將一個〇ν的電壓置於源 極350上。一個5.5V的電壓置於汲極360上。一個8V的 電壓置於閘極310上。該偏壓安排使得通道熱電子，如電 21
200535849 13080twf.doc/g 子332從P換雜區37〇上的通道輸送到集中於施加正 的汲極附近的區域的電荷陷入結構330卜電子331 j 庄入後被1½人在電荷陷人結構33G巾的電荷的例子。在 他實施例中，施用了其他的程式化偏壓安 & 電壓狀態或多位域作的多高臨界電壓狀態的偏^ 4 排）。具有代表性_式化偏壓安排包括通道啟動輔助電 子注入CHISEL，源極側注入SSI，祕雪崩熱電子注入 DAHE，脈衝激發基底熱電子注人pASHEI，以及正間極電 場輔助（F~N)穿隧與其他偏壓安排。 圖3C繪示是正在進行價帶對導電帶穿隧熱電洞注入的 圖3B的電荷陷入記憶胞的簡化示意圖。將一個_3v的電壓 置於閘極上。一個ον的電壓置於源極350上。一個5·5ν 的電壓置於汲極360上。一個〇ν的電壓置於基底37〇的 其他部分上。該偏壓安排使得經由電洞價帶對導電帶穿随 的熱電洞注入，如334從汲極360附近的區域輸送到電荷 陷入結構330中。電洞333是在注入後被陷入在電荷陷入 結構330中的電荷的例子。注入電洞降低電荷陷入層中的 電子濃度的區域不完全與注入電子的區域相匹配。因此， 在經過了若干程式化與抹除周期之後，電荷陷入結構中的 電子濃度就會大起來，會妨礙實現低臨界電壓狀態的能 力，使得元件的耐久性受到限制。其他偏壓安排（建立低 臨界電墨狀態的偏壓安排）包括在能引起沒有不可忽略的 來自閘極的電子注入的電子射出的電壓下的正閘極電場輔 助穿隧，以及脫離薄底層氧化物實施例的電荷陷入結構的 22 200535849 13080twf.doc/g 電子直接牙隧或進入脫離薄底層氧化物實施例的電荷陷入 結構的電洞直接穿隧等等。 一圖犯、緣示是目3⑶電荷陷入記憶胞的簡化示意圖， 表不不叉>主入電洞333影響，並妨礙實現最小臨界電壓的 被陷入兒子335的濃度。藉由施用前面參照圖式m說明 過^用以平衡電荷分佈的電荷平衡偏壓安排，可以實現 ，荷j層中的電荷分佈的改變，以減少或消除多餘的被 陷入電荷。在本例中，將U0V的電壓置於問極上。在 =道區的閘極到基底的電壓，對於则㈣記憶胞來說是 ^頂層〃電層、電荷陷人結構與底介電層的eqt時大於 於夹t’r好疋約擔/峨的電壓，對於s〇n〇s型記憶 二太於約a3V/nm ’最好是約⑽/麵的電壓。 其广，、、個0V的電壓置於源極350、汲極360以及 3^中的部分。該驢安概得電荷陷入結構 、“何7刀佈發生改變。在電荷分佈的改變中，多餘 ，荷被移除’與/或電子被增加 構330。被陷入的電^從間極輸送到電荷陷入結 構330。電子335這樣〜同333被移除出電荷陷入結 位㈣科 樣被陷入於距離熱電洞注入區域的部 集結區域中的多餘電子===極子 23 200535849 13080twf.doc/g 到電荷陷入層的電子注入流與從電荷陷入結構到通道的電 子射出流來平衡電荷陷入結構33〇中的電荷分佈，在經過 後達到動態平衡或平衡狀態，在這種狀態下記 ; 憶、胞的臨界電壓收齡目標臨界電壓，結果形成整個通道 V I度的電荷的平衡分佈。該安排實質上是對記憶胞的 整個通道對稱的。如果該偏壓安排施用於〇·5到i秒等級 的長脈衝，則就可實現例如圖3八所示的平衡狀態或接近 • 平衡狀態乂電荷分佈得到平衡。如果該偏壓安排施用於例 如1到5G毫秒等級的短脈衝，則可使電荷分佈得到平衡， 但疋也终達不到平衡狀態。 “圖情示表示改變經過多數次程式化與抹除周期後的 電荷陷入記憶胞的電荷分佈的代表性操作過程。新的記憶 胞410從來沒有經過任何程式化與抹除周期。在與 430,記憶胞經由第丨與第2偏壓安排被程式化與抹除。在 440,要判斷程式化與抹除周期的時間區間是否已經姓束。 ，該時__判岐用對程式化與抹除周期的次數賴計 數來進行的。如果時間區間尚未結束，則記憶胞又在· 與430被程式化與抹除。否則，就在45〇藉由第3偏壓安 排改變記憶胞的電荷分佈，在該偏壓安排中，在通道區的 間極到基底的電壓，對於NR〇M型記憶胞來說是在除以由 頂層介電層、m結構與齡電層^EQT時大於〇·7 V/nm，最好是約ι·〇 v/nm的電壓，對於s〇N〇s型記憶胞 來。兒，疋大於約0.3V/nin，最好是約ι·〇ν/ηπι的電壓。 在各實施例中，第1偏壓安排與第2偏壓安排都引起 24 200535849 13080twf.doc/g 一個或多個電場輔助穿隧，熱電子注入，如通道熱電子 CHE注入，通道啟動輔助電子cmSEL注入，與/或熱電洞 注入，如價帶對導電帶穿隧熱電洞BTBT-HH注入。不同 的偏壓安排中的電荷移動機制可以相同，也可以不同。作 是，即使不同的偏壓安排中，有一個或多個電荷移動機制 相同，第1偏壓安排、第2偏壓安排與第3偏壓安排各置
一不同的偏壓安排於記憶胞，各有不同的記憶胞終端電 組合。 在些具有代表性的特定偏壓安排的實施例中，第3 偏壓安排使得記憶胞的閘極處於相對於記憶胞的源極、汲 極與基底的負電壓；第丨偏壓安排引祕電洞注入而第2 偏壓起熱電子注人；帛丨驗賴引起熱電洞注 入’第2驢安排引域電子注人，第3麟安排引起電 場辅助賴；帛1偏壓安排引祕電洞注人，第2偏堡安 排引起熱電子注人，第3偏壓安排使得記憶胞的閘極處於 相對於記憶朗源極、汲極與基底的貞電壓，其大小對於 NROM魏憶胞來說是大於介電層堆疊的ε〇τ㈣、 =二對於S〇N〇S型記憶胞來說，是大於介電層堆疊 的EOT的約〇.3V/nm，最好是約10v/nm。 纪憶圖胞示向任何程式化與抹除㈣前的電荷陷入 ίϊΞΓϊ)記憶朗電荷分佈的代表性操作過程。該過 ^ 不的過程類似。但是，在任何步驟別與53〇 的私式化與抹除周期前，在515用上述的電荷平衡脈衝增 25 200535849 13080twf.doc/g 加了電從而提升了記憶胞藉由程式化與抹除所能達到 的臨界電壓。、在515增加電荷之後，臨界電墨小於記憶胞 在抹除或程式化之後的臨界電屢，並且小於記憶胞的程式 化確認與抹除確認電壓。 圖=是臨界電壓與程式化與抹除周期關係的圖 表、，對改Ϊ電荷分佈前後的記憶胞的臨界電壓進行比較。 结?的電荷分佈改變之前’記憶胞經過了 不同认數的私式化與抹除周期。資料點⑽（中 表進行電荷分佈改變前的記憶胞。資料點⑽包^資 變電荷分佈的操作前-次進行 °己^在母二人改 在資料組_中，在第丨個===與抹除周期。 記憶胞在每次改變電荷分佈 '谁、抹除周期後’ 式化與抹除周雜，記憶胞在每 1()，嶋次程 -次進行聊〇個程式化與抹 分佈的操作前 在第1個H)0,000次程式化與抹除周。在貧科組_中， 改變電荷分佈的操作前一次進行5〇°〇= ’ 5己憶胞在每次 周期。隨著程式化與歸_數=^與抹除 650到660的增加，在改變 人f攸讀組630、640、 臨界電壓也隨之增加。資料點作前，記憶胞的 參照圖3D說明的偏墨安排進 心點）代表用上述 胞。除了資料組630外，圖表顯_電荷分佈改變的記憶 表示的抹除確認電壓3.8V的|#丁 了所有的超過線670所 的貝科點610。資料組66〇實際 26 200535849 13080twf_doc/g 上超過了線680所表示的程式化確認電壓5.3V。資料組 630、640、650與660表示了與記憶胞所能實現的最低限 度的臨界電壓的不同程度的衝突。資料組620表示，除了 f過Ζ—百萬次以上的程式化與抹除周期的記憶胞外，改 受電街77佈的操作成功地將記憶胞的臨界電壓減低到了抹 除確認電壓線670以下。圖表顯示隨著改變電荷分佈的操 $前程式化與抹除周期次數的增加，與記憶胞所能實現的 最低限度的臨界電壓的衝突量也隨之增加◦因此，對於產 生圖6的資料的|施例來說，最好是在會發生約ι_次程 式化與抹除周期的時間區間裏施用圖3D的電荷平衡偏壓 安排，將記憶胞抹除偏壓安排實現祕界電㈣持在抹除 確認電Μ (線670)確定的目標臨界電壓以下。 圖7繪示是臨界電壓與程式化與抹除周期關係的圖 =，不稭由施用電荷平衡偏壓安排所保持的記憶胞的臨 該偏μ排用〇5秒等級的較長問極高 負=脈衝’每1000個程式化與抹除周期後用咖與 ===料點710 (實心點）代表程式化操作後的記 === 資料點72G (空心點）代表抹除操作後 莖界電壓。可以相，在本射，在經過了一 := 式V:與抹除周期之後’抹除程式之後的臨界仍然 低於、、々3.7V的目標臨界電壓。 進行不疋臨界電壓與抹除脈衝次數關係的圖表，對 變電荷分佈的降低臨界電壓的抹除操作的 進订比車父。貧料點810 (實心點）代表改變電荷分佈 27 200535849 13080twf.doc/g 的負電何平衡操作前的記憶胞。在 ‘==r單，衝充分== 了負電荷平衡操:二==。二點)代表進行 操作很快就實質上消除Ύ ^ ▲。圖表顯示負電荷平衡 實現的最低限度的臨界電&=抹除周期造成的與所能 對係的圖表， 行過許多次程式化與抹除月 n 周期的程式化記憶胞與進 910代表沒有進行過任何憶胞進行比較。執跡 胞，因此電荷保持能力良周期的程式化記憶 行過15〇,000次程式化與抹貝^且920與㈣都代表進 個程式化與抹除周期進行」°雷，式化記憶胞，每900 920代表在負電荷平人負電何平衡操作。資料組 循環記憶胞 '。與此相對:4立即進行資料保持試驗的被 作前進行資料保持試驗貝代表在貞電荷平衡操 持試驗，對閘極施加了 憶胞。為了加快進行保 記憶胞的電荷陷入姓 勺電壓，從而加速了被陷入在 大的改變代表較差的逃逸。因為臨界電_較 衡操作改善了記億圖表顯示了負電荷平 圖川繪示是臨=持能力。 對在任何程式化與抹二:，與保持時間關係的圖表， 是此後進行了不同:=:，于了負電荷平衡操作，但 較。資料點咖（實心點；：抹除周期的記憶胞進行比 '”、域沒有進行過任何程式化與 28 200535849 13080twf.doc/g 抹除周期的程式化記憶胞。資料組麵（空心 1020(空心步驟），！ _(空心菱絲·^形）， ^娜次程式化抹__式化記憶胞 〇 ’ 1020與1030代表的記憶胞每_個程、二且 周期進行-次改變電荷分佈的操作。可式匕至、抹除 進行負電荷平衡操作使得分別 看^周^性地 ^周期，，_次程式化與 ί化抹除周期的程式化記憶胞資料保持特性基本上保= 价示向任何程式化與抹除周麟的電荷陷入 。己隐也增加電何，以及改變經過了可 周期的時間區間後的電荷陷入記憶胞的電=匕，除 操作過程。新的記憶胞1110從來沒有經過二式; 程式化與抹除周期的時間區間開二ί 進仃。否則就在1150，藉由第3伧颅Λ =佈。第3偏壓安排包括具有相;;丄：=:J 壓的脈衝’藉由從閣極到電荷陷入層的電子注人 衝的脈衝長奴以使得陣列中的記憶二 29 200535849 13080twf.doc/g 收敛到目標收敛臨界電壓，如在本例中，對約】伏 衝高度，為0.5到1.〇秒。在各實施例中，在經 機 次數的程式化與抹除職與/或記憶胞不能再抹除後；^ 區間結束。在另-個實施例中，時間區間包括供電 間的時間，例如從向包括記憶胞的機器供電 哭 源並重新供電之間的時間。 研核 一圖12繪示是根據本發明的—個實關的積體電路的 化不意®。積體電路I’包括半導體基底上用局部電荷陷 入，憶胞構成的記憶胞陣列12〇〇。行解碼器咖輕接於 沿者記憶胞陣列1200中的行排列的多條字元線12〇2。列 解碼器1203編妾於沿著記憶胞陣列1200中的列排列的多 條位7C線1204。位址藉由匯流排丨2〇5提供到列解碼哭1 與行解碼器12(Π。程式塊中的讀出放大器盥資料登 ，結構藉由資料匯流排1207轉接於列解碼器12〇3。資料 藉由資料登錄線1211從積體電路125G的輪入/輸出璋、，或 積體電路1250的其他内部、外部資料源輸 中的資料登錄結構。資料藉由資料輸出線1212二塊6 1206中的讀出放大器輸到積體電路1250的輸入/輸出槔， 或積體電路125G的其他内部、外部㈣源。偏壓安排狀鮮 機1209對偏壓供應電壓圓，例如抹除確認與程式化確^、 6忍電壓，程式化與降低記憶胞的臨界電壓的第1與第2偏 壓安排，以及改變記憶胞的電荷獲結構中的電荷分佈的第 2偏壓安排的施用進行控制。 如圖13與圖14所示，本技術與用以建立記憶胞的低 30 200535849 13080twf.d〇c/g 為啟始，將指數Γγ 塊1300)啟動。這時，作 領域裏，在有此二:’以在抹除程式中使用。在本技術 二用中，抹除指令相當於一般快閃記憶體 體”磁區抹除操作。為回應抹除指令，執 二。在一個實施例中，偏壓程式的第1個操作是 lion ^^己饺胞磁區内的熱電洞注入的偏壓安排（步驟 、幻士磁區内的字元線被加上-3到-7伏的偏壓， 馬；磁區内5己憶胞的源極的源極線被加上接地偏壓，而 ^記憶胞通道的基底區域接地。這在正抹除的磁區中的 。己思也的,及極附近的電荷陷人型結構面上引起熱電洞注 一 熱兒/同注入偏壓安排後，狀態機或其他邏輯電路 猎進仃抹除確認操作對抹除操作是否對磁區内每個記情 進行判斷。這樣…-步驟，規跑 胞疋否通過確認操作進行判斷（步驟1302)。如果記憶胞 沒有通過確認操作，則指數η往上加（步驟1303 /，規則 系統對指數是否已經達到預綠定的錢的最多次數Ν進 „^驟13()4)。如果已經超過預先設定的重試的最 多次數卻還沒有通過確認，則程式失敗（步驟13⑹。如 果在步驟1304尚未超過重朗最μ數，則程式返回步驟 1302，再重試熱電洞注入偏壓安排。如果在步驟13〇2，記 憶胞通過了確認，則施用前面參照圖1Β說明過的同時引 起電子注入與電子射出的電荷平衡偏壓操作（步驟 1306)。電荷平衡偏壓操作包括長度在1〇到1〇〇亳秒等級， 31 200535849 13080twf.doc/g 例如毫秒的負閘極電壓脈衝。這樣的脈衝將 的電荷分佈，並使被陷入的電洞中性化，士上、,、^月匕 ^憶胞的耐久性與可靠性。在電荷平;二乍J以 1重複抹除確認操作（步驟13G7)。如果記憶胞 通過確認，則規則系統進到步驟13〇3， /又有 根據重試衫已經義衫缝，進行^或 過在步驟⑽的確認’職除程式結束（步驟 在圖=中’抹除程式由抹除指令（程式塊14〇〇)啟動。 这％，作為啟始，將指數n置零，以在抹除 在本^術領域裏，在有些施用中，抹除指令相當於—般快 =憶體設備的“快閃記憶體，，磁區抹除操作。為回應抹除 =，執行偏壓料。在本例中，在抹除指令之後，施用 弓=上述的電村人與電子射出流的電荷平衡偏壓安排 ▲ γ驟1401)。電荷平衡偏壓操作包括長度在w到⑽ =秒=級’例如50毫秒的負間極電麼脈衝。該電荷平衡偏 [插作將在平衡電荷分佈的同時使得魏_記憶胞存貯 的電荷量收斂至目標臨界電壓。在其他實施例中，電荷平 衡偏壓安排包括長度在5〇〇到1〇〇〇毫秒等級的負間極· 脈衝二以在每個抹除周期實現，或接近實賴人電荷的平 ，狀心負間極電麼脈衝的脈衝長度是根據記憶胞陣列實 把例’進行磁區抹除程式所允許的時間預算，是由所用的 ^電洞注入偏壓安排的長度以及其他因素來選擇的 。偏壓 程式的下-個操作是施用引起記憶胞的磁區中的熱電洞注 32 200535849 13080twf.doc/g 入的偏壓安排（步驟1402)。例如，磁區内的字元線被加 上約-3到-7伏的偏壓，耦接於記憶胞的汲極的位元線被加 上約+3到+7伏的偏壓，耦接於磁區内記憶胞的源極的源 極線被加上接地偏壓，而形成記憶胞通道的基底區域接 地。這在正抹除的磁區中的記憶胞的沒極端子附近的電荷 陷入結構面上引起熱電洞注入。由於有前面的步驟14〇1 的電荷平衡偏壓安排，熱電洞注入偏壓安排取得更統一的 • 結果。在施用了熱電洞注入偏壓安排後，狀態機或其他邏 輯電路藉由進行抹除確認操作對抹除操作是否對磁區内每 個記憶胞均成功進行判斷。這樣，在下一步驟，規則系統 對圮憶胞是否通過確認操作進行判斷（步驟14〇3)。如果 β己fe胞沒有通過確認操作，則指數n往上加（步驟， 規則系統對指數是否已經達到預先設定的重試的最多次數 N進行判斷（步驟14〇5)。如果已經超過預先設定的重試 的最多次數卻還沒有通過確認，則程式失敗（步驟1406)。 如果在步驟1405尚未超過重試的最多次數，則程式返回步 ••驟1402，再重試熱電洞注入偏壓安排。如果在步驟1403， :記憶胞通過了確認，則施用同時引起電子注入與電子射出 • 流的第2電荷平衡偏壓安排（步驟1407)。該電荷平衡偏 . 壓操作包括長度在10到100毫秒等級，例如約50毫秒的 負間極電壓脈衝。這樣的脈衝將平衡記憶胞的電荷分佈， 並使被陷入的電洞中性化，如上所述，足以改善記憶胞的 耐久性與可靠性。在本發明技術的一些實施例中，不用步 驟1407的第2電荷平衡偏壓安排。步驟14〇1的電荷平衡 33 200535849 13080twf.doc/g 偏壓安排與步驟14 以短於只用-個電安排的脈衝長度可 度。在步驟操作的實施例中的脈衝長 - 認操作（牛驟丨J!何平衡偏虔安排之後，再重複抹除確 / ^ 8)。如果記憶胞沒有通過確認，則規則 - 系統進到步驟1404，, 、隹^則規則 達到最多次數，進行加’根據重試是否已經 剛的確認，則抹除程式結束（步驟剛）々驟 • A圖15緣示是臨界㈣與時間關係的圖表，並中時間是 =極電荷平衡偏壓_被施關低臨界電 ==^_蹄程聽與_狀前的新記憶 的T間長度。4條執跡包括資料黑占1510(空心三角幵〇、 形）、153岭心點)與1540(實心點），對各種 舯電屋下不同的臨界電壓收斂率進行比較。本試驗中的 記憶，的長/寬尺和〇.5//m/㈣_，QN〇(氧化秦氮化物 -乳化物)堆豐尺寸為55A/6〇A/9〇A，有一 p+多晶矽閘極。 了任何以化與抹除周期前，在祕、基絲没極接 地的同時，施用包括負閘極電壓的負間極平衡脈衝的資轉 :9V的 「二，丁、 — 坚。赏 :“J 3i.V ㊂臨界‘ :t 斂：乂 : =1510相s於對閘極施加了 _21V的電壓，資料點1320(相;;：： 當於對閘極施加了 _20V的電壓,，資料點153〇相當獨.澈.. 極施加了-濟的電壓，資料點154〇相當於對問極:施加丌 ’18V的電壓。資料點151〇、15p〇、153〇與154〇的购麵 壓全都向約3.8V的共同收斂電壓1505飽和。更高铪負:皭 極電壓使得臨界電壓的飽和速度更快。閘極電壓為碟酸使 時界收斂以約0.1到1.0秒的脈衝基本完成。其他鱗 34 200535849 13080twf.doc/g 貫施例施用更高的閘極電壓來減少使臨界電壓向收斂電壓 飽和所需的日销’或収低㈣極祕來增加使臨界S 向收傲電壓飽和所需的時間。較厚的〇N〇堆疊或較厚的 底層氧化物將增加使臨界電壓向收斂電壓飽和所需的I寺、
間，或在同樣多的時間裏需要更強的負間極電壓使得^界 電㈣和。_地’㈣的（觸堆4錢_底層氧化 物將減少使臨界電壓向收斂電壓飽和所需的時間，或在同 樣多的時間裏需要更弱的㈣極㈣使得臨界電墨飽和。 圖16與圖17緣示是臨界電壓與時間關係的圖表，表 =記憶胞喊改變電荷陷人結構的電荷分佈的偏壓的收傲 行為。記憶胞的長/寬尺寸=0.5^^/0.38/^1^。 在圖16中
朴 ，和㈤丄丄Nvruwie卜丄NOr叻eim，FN)穿隧向 電何陷入層增加不同量的電子將未進行過任何程式化與抹 除周期的記憶胞的臨界電壓提升到5條執跡16l〇、162〇、 1630、1640與1650的開始臨界電壓水準所示的 大小。增加這些電子之後，執跡1610的記憶胞臨界電壓為？ 約5.3V，執跡1620的記憶胞臨界電壓為約3 〇v，軌跡丨幻〇 的記憶胞臨界電壓為約2.4V ’執跡164〇的記臨 心 壓為約2.0V，執跡1650的記憶胞臨界電壓為約！琢1。圖/Ϊ=Γΐν的負電壓施加於間極，同時源極 =極接地時，這魏舰邮界電壓的變化與日__卜 係。相當於軌跡⑹〇、1620、1630、164〇與16翎擒㈣ =都在負閘極偏壓引起電荷平衡操作則秒後向齡侧雜 共同收敏電壓收斂。 … Λ , 乓同文斂·€壓 :0 .1敛 35 200535849 13080twf.doc/g 在圖17中，藉由包括通道熱電子注入與熱電洞注入在 内的熱載體充電建立4條軌跡1710、1720、1730與1740 的記憶胞的臨界電壓。轨跡1710的記憶胞的臨界電壓被提 升到約4.9V，執跡1720的記憶胞的臨界電壓被提升到約 . 4.4V，執跡1730的記憶胞的臨界電壓被提升到約3·3ν， 執跡1740的記憶胞的臨界電壓被提升到約31V。圖表顯 示了當-21V的負電壓施加於閘極，同時源極、基底與汲極 φ 接地時，這些記憶胞的臨界電壓的變化與時間的關係。相 當於軌跡1710、1720、1730與1740的記憶胞都在負閘極 FN偏壓引起電荷平衡操作約丨秒後向約3·7ν的共同收斂 電壓收斂。 圖16與17顯示了儘管用了將記憶胞的臨界電壓改變 至不同值的不同類型的電荷移動，施用足以引起電子注入 流與電子射出流、平衡電荷分佈的偏壓，使得記憶胞的臨 界電壓回歸到其收傲電壓，同時減少了可能使得記憶胞難_ 以抹除或不可靠的被陷入電:洞與電子。其他的實施例1兔_不·Π::)、 ; 更強的閘極電壓來減少使臨I電壓向收斂電壓飽釦所囔揚屯Μ :彳 ； 時間，或施用更弱的閘極電壓來增加使臨界電壓|向收斂％》: 壓飽和所需的時間。 展：ϋ:1听t的間。 • 圖18緣示是臨界電壓與時間關係的圖表，表示_遍起示 道長度的記憶胞的收斂行為。相當於執跡181〇屬記:意胞的啦 記憶胞的通道長度為〇.38// m，_當:於軌跡183犯鼻_初通道長度J 的記憶胞的通道長度為〇·5〇 Am。籍由向電荷陷故結懾增的通道長肩 加通道熱電子提升軌跡182〇與184〇的記憶胞柄德薄·竜電了·提:十南 i 36 200535849 13080twf.doc/g 壓。軌跡1820的記憶胞的臨界電壓被提升到約5·2ν。執 跡1840的記憶胞的臨界電壓被提升到約5·6ν。相當於執 跡1810與1830的記憶胞沒有經過任何程式化與抹除周 ·_ 期。圖表顯示了當-21V的負電壓施加於閘極，同時源極、 ^ 基底與汲極接地時，軌跡1810、1820、1830與1840的記 _ 憶胞的臨界電壓的變化與時間的關係。相當於軌跡183〇 與1840的記憶胞向約3.8V的共同收傲電壓飽和。相當於 φ 執跡與1820的記憶胞向約3.5V的共同收傲電壓飽 和。圖18顯示了具有同樣通道長度的記憶胞回應改變電荷 分佈的偏壓的施用向共同的收斂電壓飽和。圖18顯示了具 有不同通道長度的記憶胞回應改變電荷分佈的偏壓的施用 向不同的收斂電壓飽和。但是，不同的通道長度不是收斂 電壓的主要決定因素，因此整個陣列的通道長度的不同對 陣列中的目標臨界電壓分佈的影響可以忽略不計。 通迢轉降效應，如在1850所示，是具有較短通道長度 的記憶胞的臨界電壓較低與收斂電壓較低的原因。因此， 將記憶胞的通道的尺寸縮小將降低記憶胞回應改變電荷分 \ 佈的偏壓的施用的臨界電壓與收斂電壓。同樣地ί,將記憶,^ 4 胞的通道的尺寸擴大將提升記憶胞回應改變電荷分佈的偏v〈） 的閘極電Μ來減少使臨界電壓向收斂電壓飽和所騎少 間’或施用更弱的間極電壓來增加使臨界電壓向收傲電壓厂更:的 ，和所，的時間。另外，可以藉由選擇具有不同_數斯难。 〜，材來改Μ目標收斂臨界電壓，功函數較高的_料將:改目 ί . —. 37 200535849 13080twf.doc/g 降低收賴界電壓。料，财㈣ f層氧化物材料使其有利於頂層和底層中的」二:隧 f改變目標㈣臨界電壓，有利於在蘭氧 降低收斂臨界電壓，底層情況與此相反。 牙隧 处上與二Γ都表示平衡電荷分佈轉持記憶胞所 月b K現的臨界電壓的偏壓的有效性。 圖19、1示疋疋期改變電荷分佈 & 化，在執跡1910(實心點）第】你、士〜弟i位被私式 心引第2位被J出兹被讀出’在執跡192〇(空 lil ^ 1 2位_式化’在軌跡1930(實心 ^形）弟1位被讀出，在執跡194〇(空心三_第2位被 =。在軌跡W0(實心步驟)第i位被抹除 :，空心步驟)第2位被抹除並讀出。在： =i :秒内’問極電壓為U 5V。汲極電壓/源極電壓 ^為5V，祕電壓/源極電壓的另—個為-，基 •。在私式化時’通道啟動輔助電τ 進 入電荷陷入結構。在丨位被抹除時，：$ 壓為-1.8V。汲極電壓/源極電壓 ^極電 _的另一個為〇v，基 為6V，:及極電壓/源極 進入進入電荷陷入社構。m 時，熱電洞移動 的電荷平=二織^丄 器，閑極電壓為-21V，脈衝_淤麵f “, 在約1_00個P/E周期内，臨界電 ;^龜龍為-2
圖20繪示是與圖19相類”、义-HOO'OOO個P 口 似的多位元記憶胞臨哥麵繪:是 38 200535849 13080twf.doc/g 與程式化與抹關射__目纟。 的是，在抹除周期中沒有對々卜立& A 疋一圖19不同 間極FN偏壓。其結果是，電== 變電荷分佈的負 隨程式化與抹除周期次數的】:J構中的電荷的干預 程式化與抹除周期次數_ = ^ 貫心點）第1位被讀出，在執跡細(空心點） 第2位被讀出。第2位 工〜點） 形）第1位被1 //式在執跡2030(實心三角 4〇(空心三角_ 2 2060^ t 步驟)第1位被抹除並讀出。在軌跡 倾歸並心在不㈣個= 升高，·個5^讀&式化周期之後的臨界電_明顯 ^平==!與抹除周期後，沒有進行這裏所述的 超過1V。*、^胞的抹除操作之後臨界提升到了 的偏 1 都顯示了施用能平衡記憶胞中的電荷分佈 實現對抹除與程式化操作後的記憶胞所能 壓來減少使3=其他的實施例施用更強的問極電 更弱66 界電壓向收斂電壓飽和所需的時間，或施用 時^:虽電壓來增加使臨界電壓向收斂電壓飽和所需的 間L。二他的實施例增加或減少施用負閘極電壓的時間期 來C壓接近收斂電壓的程度。 對定示ί臨界電壓的改變與保持時間關係的圖表， 胞進〜又有定期施用平衡電荷分佈的負開極脈衝的記憶 仃子照。軌跡211〇、2120、2130與214〇的澈像腾賊式 39 200535849 13080twf.doc/g =10，_次程式化與抹除周期。但是，在軌跡211〇與 =〇,統稱為2i25的記憶胞的抹除周期中，施用了改變記 . ，電何分佈的負閘極脈衝。對於執跡2130與214〇，統 '^ 2145的§己憶胞，沒有對記憶胞施用負閘極脈衝。因為 '㉟界電壓的較大的改變代表較差的資料保減力，圖表顯 =了平衡電荷分佈的操作改善了記憶胞的資料保持能力。 在保持試驗中’對軌跡2110與213〇的記憶胞的間極施加 • 了 ·7λ"的負閘極電壓，對軌跡⑽與2140的記憶胞的閘 極施加了-9V的負閘極電壓。由於提升了的電壓應力，在 軌跡2)25中，執跡2120的記憶胞的保持能力比軌跡2ΐι〇 的記憶胞的保持能力差，另外，在執跡2145中，軌跡214〇 的記憶胞的保持能力比轨跡2130的記憶胞的保持能力差。 ，圖2 2緣示是具有混合偏壓抹除程式的電荷陷人記憶胞 的簡化示意圖’該程式藉由熱電洞注入流與電場輔助對照 注入與射出流的結合降低記憶胞的臨界電壓，平衡電荷陷 詹 入結構中的電荷分佈。基底包括n+摻雜區2250與2260， ： 以及基底上n+摻雜區2250與2260之間的p摻雜區227〇。 : 5己憶胞的其餘部分包括基底上的氧化物結構2240，氧化物 結構2240上的電荷陷入結構2230，電荷陷入結構2230上 的另一個氧化物結構2220，以及氧化物結構222〇上的閘 極2210。將-21V的電壓置於閘極2210上。一個3v的^ 壓置於源極2250與汲極2260上。基底2270接地。在該混 合偏壓安排中，發生多種電荷移動。在一種電荷移動中， 熱電洞從源極2250與汲極2260移動至電荷卩發八結構 200535849 13080twf.doc/g 2230攸而卩牛低6己j思胞的g品界電壓。在另一種電荷移動中， 電子2233從閘極2210移動至電荷陷入結構2230。在又一 種電荷移動中，電子2273從電荷陷入結構223〇移動至源 : 極225、基底2270與汲極2260。無論電子2233從閘極2210 • 移動至電荷陷入結構2230，還是電子2273從電荷陷入結 構2230移動至源極225、基底2270與汲極2260，都屬於 電子從閘極移走的情況。施用的電壓是根據具體實施例的 • 情況而不同，要考慮到記憶胞的尺寸大小，記憶胞的結構， 所用的材料，目^臨界電壓等等。如上所述，從電荷陷入 層到基底的電子射出流實質上延伸通過整個通道長度，將 平衡電荷陷入結構中的電荷分佈。與單用電場輔助穿隧相 比，從靠近源極與汲極區域的基底出來的熱電洞注入流將 提升記憶胞臨界電壓的變化率，因此可以實現更快的抹除。 圖23繪示是臨界電壓與時間關係的圖表，對有不同混 合偏壓的記憶胞進行比較。對軌跡231〇的記憶胞施用負閘 _ 極電荷平衡偏壓，源極與沒極處於接地電壓。對軌跡 2320、2330、2340與2350的記憶胞施用同時降低記憶胞 的臨界電壓與平衡電荷陷入結構中的電荷分佈的混合偏 壓。對於軌跡2310、2320、2330、2340與2350的記憶胞， ， 對閘極施加-21V的負閘極電壓，基底接地。在執跡231〇 的3己憶胞中’對源極與没極施加〇V。在執跡2320的記情 胞中，對源極與汲極施加2.5V。在執跡2330的記憶胞°中二 對源極與汲極施加3V。在執跡2340的記憶胞中，對源極 與汲極施加4V。在執跡2350的記憶胞中，對源極與=極 41 200535849 13080twf.doc/g 方&加5V圖23表示施用於源極與没極的電壓越大，就會 有更多的電洞從源極與汲極移動到電荷陷入結構中，使得 臨界電壓的下降更快。因此，能在脈衝中引起熱電洞注入 流’電子注入流與電子射出流的結合的混合偏壓可以用於 使用較短的抹除脈衝，使抹除時間更快。例如，如沒有熱 電洞注入流，要建立圖23的記憶胞例的臨界電壓收斂需要 〇·5到1·〇秒等級的脈衝。有了對稱地施加於源極與汲極的 3口伏電壓引㈣熱電洞注人流，圖23的記憶胞例的收敛便 可以，約1到50毫秒内發生。其他的實施例施用更強的閘 極電壓來減少使臨界電壓向收敛電壓飽和所需的時間，或 =用，弱的閘極電壓來增加使臨界電壓向㈣電壓飽和所 間。其他的實施例增加或減少細貞閘極電壓的時 =間來改變臨界電_近收斂電壓的程度。其 ==極歧極的電壓來改變降低記憶胞的臨界電壓所 後改^H25緣7由在降低記舰軸界電壓前 胞進行操作的代表性操作過程。h佈料何入战 化盘It的代表性操作過朗聽從來沒有經過任何程4 =抹除周期的新的記憶胞鳩 他式 胞被程式化鱼技昤.你/、2430，記憶 抹除在實闕巾，在第1個程式化盥 電荷陷入層中的發#、… 〜夂逆仃式圖平衡 的電何勿佈的操作。接下來，對另一個裎式 42 200535849 13080twf.doc/g =::=:=在圖24的— 荷陷入層中的電荷分佈的操二::-次試圖平衡電 除周期後都進行試 似。24的代表性操作過程相 平衡電荷陷入層的二 =:。但是，改變並試圖 時改變電 胞進行操作的代表性操作過程。圖入記憶 是開始於從來沒有經過任何 周程也 ^61^ 2620'-^^^t'rf63r；：;£： 故作之後，混合偏壓被施用於記 入 匕式化 ί憶胞的臨界電顯改變電荷陷:層的同:降： =r=程式化與抹除周期前，進行-次;i 十衡電何陷入層中的電荷分佈的操作。 在一些實施例中，將圖24、25盥％ 程的-部分結合起來。在—個實施例中，3 前也在其後’改變記憶胞中的電荷分。^實施^己= 43 200535849 13080twf.doc/g 合偏壓在抹除記憶胞前或後施用於記憶胞。在又一個實施 例中，在向記憶胞施用混合偏壓前也在其後，改變記憶胞 中的電荷分佈。 本發明提出一種電荷陷入存貯元件（如NR〇M或 SONOS元件）的新的抹除方法。元件先用閘極注入（_Vg) 重置”為抹除狀態。程式化可以藉由許多方法進行，例如 通道熱電子（channel hot electron，CHE)，通道啟動輔 助熱電子（channel initiated secondary hot electron， CHISEL)注入，FN穿隧，脈衝激發基底熱電子（puise aditated substrate hot electron，PASHEL)，或其他程式。 抹除用（如般用於NR0M元件的）價帶對導電帶穿隧強 化熱電洞(BTBTHH)注入，用於S0N0S元件的負FN穿 隧或其他方法進行，用作磁區抹除操作。在磁區抹除操 作中用一個附加的通道抹除操作（用負間極電壓，正 基底電壓，或兩者都用），該通道抹除操作是要平衡電荷 入紇構中的電荷分佈。該通道抹除方法提供了一種自收 斂抹除機制。它是—種同時補償抹除過度的記憶胞與難以 = 6己憶胞的道抹除方法。藉由這種電荷平衡技術，抹 目標臨界電壓vt的分佈可以被收緊。另外，氧化物 或II化物巾的電洞陷人可以被祕來的電子射出中和。這 電荷平衡方法也減少了熱電洞造朗記憶胞的損 二更將電荷平衡技術與熱電洞抹除方法結合起 术使了獲侍良好的耐久與可靠特性。 電荷平衡/抹除操作可以在磁區抹除操作中的任何時 44 200535849 13080twf.d〇c/g Ϊ猶=的順序施用，以改善抹除的效果。另-種方法 二，接面偏壓’在通道抹除中引入熱電洞注入，這 電除與熱電洞抹除同時進行。通道抹除與熱 、>未除的'、、口合可以改善ρ/Ε窗與可靠性。 物二平，除操作可以施她 抹除特性顯示出:::=的NR〇M型組件。電荷平衡/ 各種通道·^且*…有1轉降效應引起的初始vt差的 ㈣^ 致的趨勢。因為用於電荷平衡操作的 、首二N通道穿隧是-種-維的穿隧機制，對於整個通 是對稱的，因此它不取決於記憶胞的通 衡型元件㈣，制料所朗的電荷平 耐2生如’取得更好的可靠性與 士圖27所不，本技術與程式化程式，或爱 補充ΐ:胞狀態的程式結合使一 電壓狀：，=:τ隱胞先被施加偏壓以引起高臨界 結構的;陷衡脈衝以藉由造成從電荷陷入 ，充，，負電荷。在: =2:°)。這時，作為啟始，將指數nl^ 式化重试程式中使用，並將指數m置零 在有_，程式化指令相當於= ^己隐’又備的位S操作。為回應程式化指令，又上 個霄施例中，程式的第1個操作是施用引 45 200535849 13080twf.doc/g 起電子注入進行程式化操作的記憶胞的偏壓安排（步驟 2701 )。例如，在第！偏壓安排中引起通道啟動輔助電子 注入。廷引起了正在程式化的記憶胞的電荷陷入結構的一 • 個面上的電子注入。在施用了電子注入偏壓安排之後，狀 怨機或其他邏輯電路藉由進行程式化確認操作對程式化操 作是否對每個記憶胞均成功進行判斷。這樣，在下一步驟， 規則系統對記憶胞是否通過確認操作進行判斷（步驟 瞻 2702)。如果記憶胞沒有通過確認操作，則指數。往上加 (乂、驟2703 )，規則系統對指數是否已經達到預先設定的 重試的最多次數Ν進行判斷（步驟27〇4)。如果已經超過 預先設定的重試的最多次數卻還沒有通過確認，則程式失 敗（步驟2705)。如果在步驟27〇4尚未超過重試的最多 次數，則程式返回步驟27(Η，再重試電子注入偏壓安排。 ^果在步驟27G2，記憶胞通過了確認，則規㈣統藉由對 ‘數m技已經賴其最錢M騎來躺是否已 ，=行了奴次數的補充（步驟2寫）。如果指數⑺不等 於Μ，則施用前面參照圖⑴說明過的 將淺陷入的電子射出的電子射出产的田 ^ 电卞耵出机的、用於補充規則的電 = 步驟27⑺。電荷平衡偏壓操作包括長度小 衝將’例如約1⑽的負閘極電壓脈衝。這樣的脈 $將使付淺能階陷入中的電子射出到通道中。 ==電Ϊ注入發生，因為在補充周期中，記憶 貝。在電荷平衡偏_作之後，規 ......9 m彺上加（步驟2708，返回再施用步驟 2701 46 :成 200535849 13080twf.doc/g 的引起電子注入的偏壓安排。如果記憶胞進行了設定次數 的補充操作，則規則系統結束（步驟27〇9)。 本技術的實施例包括參照圖27說明的、在記憶胞進行 -· 任何程式化與抹除周期之前，或在參照圖27說明的程式化 ' 操作之前施用的電荷平衡脈衝。另外，本技術的實施例包 括執行上述圖4、5、11與24-26所示的規則系統，包括在 程式化操作中如前面參照圖27說明的那樣的補充程式。 籲 圖28與圖29繪示是表示操作圖27的補充操作的資料 的圖表，其中程式化偏壓安排引起通道啟動輔助電子 CHISEL注入。資料的產生來源於首先對具有？_型多晶矽 閘極的NROM型記憶胞執行電荷平衡脈衝（閘極電壓為 -21V，汲極、源極與基底的電壓為〇v，約i秒鐘），建立 約3.8V的臨界電壓。接下來，施用若干次補充周期。每個 補充周期包括引起將記憶胞的臨界電壓設置在約5·3ν的 CHISEL注入流的偏壓安排，然後是一個短電荷平衡脈衝 (閘極電壓為-21V，汲極、源極與基底的電壓為〇v，約1 毫秒）。 圖28繪示是表示連續補充操作周期中的5個電荷平衡 脈衝的臨界電壓與時間關係的圖表。軌跡Moo的第丨個丨 . 毫秒電荷平衡脈衝後，臨界電壓從約5·3ν降至約4 9V。 /在軌跡2801的下一個補充周期，臨界電壓在第2個1毫秒 的電荷平衡脈衝後從約5·3V降至約5·1 V。在執跡2802的 第3個補充周期’臨界電壓在第3個1毫秒的電荷乎衡嫌」 :衝壤從約5.3V降至約5.2V。在轨跡2803的第4御禰疵周〔3V二辛 47 .1 200535849 13080twf.doc/p 期，臨界電餘第4個】毫秒
降至約咖。在軌跡厕的第5個=5.3V 在=4"=電衝後從約5·3 v降至約= 千、查择、^表不與圖所示的同樣資料的圖表，# 种每侧射臨界缝的下降情況。在第 個補充周期中，臨界電壓從約5·3ν降至 弟 個補充周射，臨界電壓降至約51V。到第⑽=苐2 =被陷人電子的能級狀態的mf藍移，n 脈衝中的電荷丟失減少。 口此紐電何平衡 圖30= 31緣示是表示操作圖27的補充操作 ::ϋ 式化偏壓安排引起有正閘極電壓注入流的 牙隧流。貧料的產生來源於首先對具有ρ·多晶矽 閘極的NROM型吕己憶胞執行電荷平衡脈衝(閘極電壓為 -21V，汲極、源極與基底的電壓為〇ν，約丨秒鐘），建立 約3.8V的臨界電壓。接下來，施用若干次補充周期。每個落 補充周期包括引起將記憶胞_臨界電壓設置在約5虞¥彳的包未 FN穿隧流的偏壓安排，然鼓—個短電荷平衡脈衝(閉極的 電壓為-21V，汲極、源極與基底的電壓為〇ν，約1:/毫秒)_。ν 圖30繪不是表示連續補充操扣周崩中的5個電荷:书衡會3 脈衝的臨界電壓與時間關係的圖表。執跡28〇〇的第㈣御:4:，d :异$ 毫秒電荷平衡脈衝後，臨界電壓從約5·3ν降至约:;^〇親♦平銜浓倚_ 在轨跡2801的下一個補充周期，臨界電壓·在第2個條·毫粆〇1 )下·… 的電荷平衡脈衝後從約5.3V降至約5.16V。在&跡i2^0f ί脈3检泠 48 200535849 13080twf.doc/p 的第3個補充周期’臨界 脈衝後從約5 3V降至約5 22VH個4宅秒的電荷平衡 充周期，臨界電壓在:mr803的第4個補 5 3V降至約^ Λ 的電荷平衡脈衝後從約 電壓在第5個Ϊ 8 〇 4的第5個補充周期，臨界 5 25V。個笔秒的電荷平衡脈衝後從約5.3V降至約 _示是表示與圖31所示的同樣資料的圖表，表 不連縯補充周期中每個周期中臨界電 =期中，臨界電壓從約-降至約;：二弟 個補充周期中，臨界電壓降至約516V。到第 期’因為被陷人電子的能級狀態的頻 ^ 電荷平衡脈衝中的改變開始飽和 千衡脈衝中的電荷丟失會減少。 电竹 胞的行補充處理與不進行補充處理的記憶 3細所示的沒有補充的組件二 於約一百萬秒保持時間的烘烤時間之後，臨界電 ，在軌跡32〇1所示的有補充的組件中 樣的烘烤時間之後，臨界敎小於G.3V。Ϊ、：^ ;：：: +圖33繪不是電荷陷入記憶胞的能， 卵的概妓行說明。在該能級财，第 道。第2區域3301相當於-般由故氣歸底: 構成的底介電層。第3 ρ冬々。，Γ>人, , 區或3302相®於一般由氮槪破構成介( .•上 · 气 ' η、 之〆 迺 層 49 200535849 13080twf.doc/g 的電荷陷入結構。第4區域33〇3相當於 一 成的頂層介電層。第5區域遍相當於ς由[乳化石夕構 術的實施例中，由Ρ型多晶$或i甲’在本發明技 成。如上所述，問極心函 功f數材料構 的、、主入卩H士 材财以使對電子3306 的/入卩讀純有二魏㈣層介電相η 極。圖33所示的功函數33〇7相當 日日f 傳導帶移動到自由電子能級的能量。二二 =3〇8與3309在電荷陷人結構⑼淺與深陷人二述參 =27說明賴電荷平衡脈衝將使得電子3 中射出先於電子3309從深陷入中射出。深陷入中^電子 更能抵抗電荷滲漏，表示出更好的電荷保持特性。對 :運用補充操作的實施例，底層氧化物最好厚於^太 財P制直鮮隧。另外，與齡電層材财^錄 向電解常數的材料，例如Al2〇3與Hf〇2。同樣地，電荷陷 入結構也可以用其他材料。 負電荷平衡操作具有在整個陣列，在大量的程式化與 抹除周射保持敎_界電壓分佈的自⑽臨界電廢特 ί生。另外，由於減少了底介電層中的熱電洞損壞，因此還 具有良好的可靠性。 曰本發明參照上面的技術與例子，進行了詳細公開，但 疋應當知道這些例子是用以說明本發明，而不是用以對本 ，明進行限定的。任何發明所屬技術領域的普通專業人、
員，在不脫離本發明之思想和下面的申請專利的範圍與不」 當可作更動與結合。 ：>可泎更 50 200535849 13080twf.doc/g 【圖式簡單說明】 記憶圖胞==_她祕__電荷陷入 圖汨繪^是在任何㈣化與抹 電荷分佈的圖1A的電荷陷入記憶胞的簡:X了广 圖2 A的電荷陷入 圖2B繪示是平衡了電荷分佈後的、 記憶胞的簡化示意圖。 簡化圖示=會。示是平衡了電荷分怖後的電荷陷入記憶胞的 圖3A的電荷 圖3B緣錢正在進行通道熱電子注入的 陷入記憶胞的簡化示意圖。 的 電洞注入的 圖3C繪示是正麵行價帶對 圖3B的電荷陷入記憶胞的簡化示意圖穿嶋 入記=的進行電荷分佈平衡的圖3c的電荷陷 電議 記二=任及數， 後的電荷陷入記憶胞的電荷分佈的代匕與抹除周期 圖6繪不是臨界電壓與 1 =私。 表，取㈣私細㈣ 51 200535849 13080twf.doc/g 声圖矣臨界電壓與程式化與抹除周期關係的圖 分佈後記憶胞的臨界電壓的一致性。 臨界電壓與抹除操作次數關係的圖表，對 ㈣荷分饰的降低臨界電壓的抹除操作的 Μ右圖隹9-、曰二疋二角臨界電壓與保持時間關係的圖表，對 過%二;==;=:=:_進行 在任圖保持時間關係的圖表，對 不同-欠教m f除周 了電荷，但是此後進行了 同η I式與抹除職的記憶胞進行比較。 記二 周期的日;門J二以及改變經過了可能發生程式化與抹除 操作過程。 電何陷入記憶胞的電荷分佈的代表性 化示圖意^綠示是根據本發明的一個實施例的積體電路的簡 HZ示是包括平衡脈衝的抹除過程的流程圖。 圖/、’、曰不是另一種包括平衡脈衝的抹除過程的流程 二::;進臨=與時間關係的圖表’對各閘極電 與圖17綠示是臨界電壓與___表，表 不德胞回應㈣電荷陷域構的絲分_偏_^ 52 200535849 13080twf.doc/g 行為。
圖18繪示是臨界電壓I 道長度的記憶胞的㈣行為關係的圖表，表示不同塌 圖19繪示是定期改變電 一 壓與程式化與抹除周期次 、夕位元圯憶胞臨界電 洛-e # 數關係的圖表。 定期改變電荷分佈:沒:::::::間：係的圖表’對 對照。 a又欠冤何分佈的記憶胞進行 圖。 机的電何入記憶胞的簡化示意 八示是臨界麵與時關係如表，對有不同、、曰 5偏壓的記憶胞進行比較。 匕 後二I與=緣示表示藉由在降低記憶胞的臨界電麼前 層的電荷分佈對記憶胞進行操作的代表性 圖26緣示表示藉由施用在降低記憶胞的臨界電壓的同 時改臺電荷陷入層的電荷分佈的混合偏壓對記憶胞進 作的代表性操作過程。 * 圖27綠示是有根據所述本發明技術的實施例的補充周 期的程式化操作的流程圖。 圖28繪示是一個有補充周期的程式化操作的實施例的 53 200535849 13080twf.doc/g 電荷平衡，衝，界電壓與抹除時間關係的圖表。 的臨界電壓與齡周式化操作的實施例 圖3G料是-個有補朗_程式化操麵實施例的 電何平衡脈衝的臨界電壓與抹除時間_的圖表。、 圖31 了不疋用於圖3〇的資料的程式化操作的實施例 的臨界電壓與補充周期的關係的圖表。
圖32料是表示程式化使用補充操作的元件與程式化 不使用補錢義元件的資料保持概的圖表。 圖33緣示是電荷陷人記憶胞的簡化能級圖，對本說明 書中所用的概念進行說明。 閘極 頂層介電層結構 電荷陷入結構 底介電層結構 n+摻雜區 n+摻雜區 P摻雜區 【主要元件符號說明】 110、210、310 120、220、320 130、230、330 140、240、340 150、250、350 160、260、360 170、270、370 131、231、132、232、331、335 電子 333 電洞 334 熱電洞注入 54
Claims (1)
- 200535849 13080twf.doc/g 十、申睛專利範圍： β 種具有臨界且包含储陷人結制記憶胞的 操作方法，該操作方法包括： ’ Μ藉^第1偏壓安排以降低該記憶胞的—臨界電壓， :· 藉ώ帛2偏壓*排’以提升該記憶胞的該臨界電壓；以 及 在經過了一個發生了或可能發生多數次該臨界電壓的 # 提升降低周期的-時間區間後，施用—第3偏壓安排平衡 該電荷陷入結構的一電荷分佈。 …2·如申叫專利範圍第1項所述之具有臨界電壓且包含 電荷陷入結構的記憶胞的操作方法，其中該記憶胞包含一 閘極在基底區的一源極與一汲極區，以及該源極與該 沒極區之間的該基底上的一通道，在該閘極與該通道之間 包括-頂層介電層，-電荷陷入結構以及一底層介電層， 其中該頂層介電層’該電荷陷入結構以及該底層介電層具 #結合的-有效氧化物厚度，該底層介電層的有效氧化物 厚度超過3奈米’該第3偏壓安排包括施加從記憶胞的問 極到通道區的基底的電壓值，為每奈求結合有效氧化物厚 度約0.7伏或以上的一負電壓。 3.如巾睛專利範㈣丨項所j^之具有臨界電壓且包含 電荷陷入結構的記憶胞的操作方法，其中該記憶胞包含— 閉極’在-基底區的-源極與一沒極區，以及該源極與該 汲極區之間的該基底上的一通道，在該閉極與該通道之間 包括一頂層介電層，一電荷陷入結構以及—底層介電層， 55 200535849 13080twf.doc/g 其中該頂層介電層，該電荷陷入結構以及該底層介 有結合的-有效氧化物厚度，該底層介電層的有 ^ 厚度超過3奈米，該第3偏壓安排包括對該記憶胞的 極施加電壓值為每奈米結合有效氧化物厚度約0.7伏或: 上的一負電壓，同時對該通道區的該基底施加接近地雷 的電壓’對該源極與該汲極施加接近地電位的電麼。 4·如申請專利範圍第1項所述之具有臨界電壓且包八 • 電荷陷入結構的記憶胞的操作方法，其中該記憶胞包含I 閘極，一基底區的一源極與一汲極區，以及該源極與該汲 極區之間的该基底上的一通道，在該閘極與該通道之間包 括一頂層介電層，一電荷陷入結構以及一底層介電層，其 中该頂層介電層，該電荷陷入結構以及該底層介電層具有 結合的一有效氧化物厚度，該底層介電層的有效氧化物厚 度約為或小於3奈米，該第3偏麼安排包括施加從該記憶 胞的閘極到通道區的基底的電壓值，為每奈米結合有效氧 化物厚度約0.3伏或以上的一負電壓。 • 5·如申請專利範圍第丨項所述之具有臨界電壓且包含 電荷陷入結構的記憶胞的操作方法，其中該記憶胞包含一 閘極，在一基底區的一源極與一汲極區，以及該源極與該 汲極區之間的該基底上的一通道，在該閘極與該通道之間 包括一頂層介電層，一電荷陷入結構以及一底層介電層， 其中該頂層介電層，該電荷陷入結構以及該底層介電層具 有結合的一有效氧化物厚度，該底層介電層的有效氧化物 厚度約為或小於3奈米，該第3偏壓安排包括對該記憶胞 56 200535849 13080twf.doc/g 的該閘極施加電壓值騎奈祕合有效氧化物厚度約0.3 伏或以上的-貞電壓，啊解通道區的胎基底施加接 也電位的電[’對_源極與該汲極施加接近地電位的電壓。 6. 如申請專利_第丨項所述之具有臨界電壓且 電荷陷入結構的記憶胞的操作方法，其中該記憶胞包含: 閘極’在-基底區的—源極與一汲極區，以及該源極與該 沒極區之間的該絲上的—通道，在該閘極與該通道之間 包括▲頂層介電層，—電荷陷人結構以及—底層介電層， 其中該頂層介電層，該電荷陷人結構以及該底層介電^呈 有結合的-有效氧化物厚度，該第3偏壓安排包括施二 该圮憶胞的該閘極到該通道區的該基底的電壓值， 米結合有效氧化物厚度1〇伏誤差約1〇%的一負電壓。不、 7. 如申請專利範圍第1項所述之具有臨界電壓且句八 電荷陷入結構的記憶胞的操作方法，其中辦間區: 計時器決定。 8. 如申請專利範圍第丨項所述之具有臨界電壓且勹人 電荷陷入結構的記憶胞的操作方法，其中該時間區間= 對該臨界電壓的提升與降低周期次數計數決定。 9 9. 如申請專利範圍第丨項所述之具有臨界電壓且包含 電荷陷入結構的記憶胞的操作方法，其中該時間區間= 機次數的該臨界電壓提升降低周期後結束。 通 10. 如申請專利範圍第丨項所述之具有臨界電壓且勺 含電荷陷入結構的記憶胞的操作方法，其中該時間區= 記憶胞不能降低該臨界電壓時結束。 ^ 57 T M專利範圍第200535849 13080twf.doc/g 含電荷陷人結構的^所述之具有臨界電壓且包 括向包括記憶胞的機= 二㈣時間區間包 含電所叙《料铸且包 你勺^ ^ 〜^的&作方法，其中改變該電荇八 佈包括攸電荷陷人結構移除多餘的電子。^電何/刀 13·如申請專利範圍第j項 佈匕括、，口電荷陷入結構增加電荷。 °刀 請專鄉㈣丨賴叙具有臨界電壓 3電何&人結構的記憶胞的操作方法 =安 ==荷陷 η = 4 4壓安射的至少—個所能實現的一 Γ 麵的電荷分佈，干_結果是使得所能實現的 隶小臨界電壓超過該記憶胞的—抹除確認電壓，改變電荷 分佈的結果是使得所能實_-最小臨界電壓低於該記憶 胞的該抹除確認電壓。 〜 如申請專利範圍第1項所述之具有臨界電壓且包 含電荷陷入結構的記憶胞的操作方法，其中還包括： 在任何該臨界電壓的提升與降低之前，根據該第3偏壓 安排對該記憶胞施加一脈衝。 如申請專利範圍第丨項所述之具有臨界電壓且包 含電荷陷入結構的記憶胞的操作方法，其中該第3偏麼安 排引起從電荷陷入結構到記憶胞基底的電子電場輔助穿随 58 200535849 13080twf.doc/g 與來自記憶胞閘極的電子電場輔助穿隧。 17·如申請專利範圍第1項所述之具有臨界電壓且包 含電荷陷入結構的記憶胞的操作方法，其中該第丨偏壓安 排引起熱電洞注入，該第2偏壓安排引起熱電子注入，該 第3偏壓安排將記憶胞的閘極置於導致電荷平衡狀態的負 電壓。 、—18·如申請專利範圍第丨項所述之具有臨界電壓且包 含電荷陷入結構的記憶胞的操作方法，其中該第丨偏壓安 排引起熱電洞注入，該第2偏壓安排引起來自基底的電子 電，輔助穿隧’該第3偏壓安排將記憶胞的閘極置於導致 電荷陷入層中電荷量的平衡狀態的負電壓。 If·如申明專利範圍第1項所述之具有臨界電壓且多 2何陷人結構的記憶朗操作方法，其巾該第丨偏壓今 =起電洞電場輔助請，該第2驢安排引起來自基肩 輔助穿隨’該第3偏壓安排將記憶胞的閘極! 、¥致電何陷人層中電荷量的平衡狀態的負電壓。 含電利範㈣1销叙具有臨界電壓且包 層中電荷量的平衡狀態US内 她加β亥第3偏壓安排。 含^^電壓μ 毫秒的該時間區間内施加該第%偏ί安:中在長於約_ 22.如申請專利範㈣1項所述之具核界紐且包 *59 200535849 13080twf.doc/g 含電荷陷入結構的記憶胞的操作方法，其中在長 毫秒的時間區間内施加該第3偏壓安排。 23. 如申請專利範圍第丨項所述之具有臨界 — 含電荷陷入結構的記憶胞的操作方法，其中在長於約= ； 的時間區間内施加該第3偏壓安排。 / 24. 如申請專利範圍第丨項所述之具有臨界電壓且勺 含電荷陷入結構的記憶胞的操作方法，其中該第！偏壓^ ⑩排引起靠近通道一面的-第1區域的熱電洞注入，該第？ ^壓安排㈣靠近該通道—面、與該第丨區域有重疊的— 第2區域的熱電子注入，該第3偏壓安排引起在該通道中 ^^5與°玄第1與该第2區域重疊的-第3區域的電場辅 如申料利範圍第丨項所述之具找界電壓 含電荷陷入結構的記憶胞的操作方法，其中該第1偏壓安 排引起靠近該通道—面的一第i區域的熱電洞注入， 癱2，壓安排引域近該通道—面、與該第丨區域有重疊的 • 「第2區域的電子電場獅穿1¾，該第3驗安排引起在 ， β通道中延伸並與该第丨區域重疊的_第3區域的電 助穿隧。 人；26.如申請專利範圍帛1項所述之具有臨界電壓且包 含電荷陷人結構的記憶胞的操作方法，其中該第1偏屋安 排引起穿越該通道的電洞電場輔助穿随，該第2偏壓安排 弓I起穿越該通道的電子電場輔助穿隧，該第3偏壓安排引 起穿越該通道的電場輔助穿隧。 60 200535849 13080twf.doc/g 27·—種積體電路元件，包含： 一半導體基底； 一基底上的多個記憶胞，該些記憶胞中的每一該些記 - 憶胞都有一臨界電壓並具有一電荷陷入結構；以及一 ； 耦接於該些記憶胞的一控制電路，包括藉由一第丨偏 壓安排降低該臨界電壓的一邏輯電路，藉由一第2偏壓安 排提升該臨界電壓的一邏輯電路，以及至少在經過了一個 籲發生或可能發生多個臨界電壓提升降低周期的一時間區間 之後，藉由一第3偏壓安排改變該電荷陷入結構中一電荷 分佈的一邏輯電路。 二如申請專利範圍第27項所述之積體電路元件，其 中該記憶胞包含-閘極，一基底區的一源極與一沒極區， 以及該源極與該汲極區之間的該基底上的—通道，在該閘 極與該通道之間包括一頂層介電層，—電荷陷入結構以及 J底層介電層，其中該頂層介電層，該電荷陷入結構以及 該底層介電層具有結合的一有效氧化物厚度，該底声介雷 :Μ的有效氧化物厚度超過3奈米，該第3偏壓安排&括從 • 該記憶胞的該閘極到該通道區的該基底的電壓值，為每奈 米結合有效氧化物厚度約〇.7伏或以上的一負電壓。 • 29·如申請專利範圍第27項所述之積體電路元件，其 中5玄圮憶胞包含一閘極，一基底區的—源極與一汲極區， 以及該源極與該汲極區之間的該基底上的一通道，在該閘 極與該通道之間包括一頂層介電層，—電荷陷入結構以及 -底層介電層，其中該賴介電層，該電荷陷人結構以及 61 200535849 13080twf.doc/g 有結合的一有效氧化物厚度，該底層介電 /_二，極==:太=上:_包括該 麵’對該源極與該汲極施加接近地電位 巾ρ ^專梅®第27項所述之積體f路it件，其 開極，一基底區的-源極與-汲極區，、 區之間_基底上的一通道’在朗 頂層介電層’—電荷陷入結構以及 該頂層介電層’該電荷陷入結構以及 ^底層介電層具有結合的—有效氧化物厚度，該底声 =有效氧化物厚度約為或小於3奈米，該第3偏^安排 的該閘極到該通道區的該基底的電難， 合有效氧化物厚度約G3伏或以上的一負電 31.如申請專利範圍第27項所述之積體電路元件，並 中该記憶胞包含1極，—基底區的-源極與-汲極區Ϊ 源極與該汲極區之間的該基底上的-通道，在該閘 極=道之間包括一頂層介電層，—電荷陷入丄】 電層，其中該頂層介電層，該電荷陷入結構以及 ^層具有結合的一有效氧化物厚度，該底層介電 ^ —放氧化物厚度約為或小於3奈米，該第3偏壓安排 匕括在該記憶胞的該閘極上的電壓值為每奈米結合有效氧 62 200535849 13080twf.doc/g 化物厚度約0.3伏或以上的一負電壓， 地電位的電壓，對該源極與該二SI 32.如申請專利範圍第27項所述之積體電路元件，立 =該該記憶胞包含1極，—基底區的1極與一沒極 區’以及該源極與該汲極區之間的該基底 該間極與該通道之間包括一頂層介電層，—電荷; 以及-底層介電層，其中該頂層介 ^ =底層介電層具有結合的一有效氧化物== 基底的 的^電廢母合有效氧化物厚度約h〇伏誤差約1〇% 33^申請專利範圍第27項所述之積體電路元件，其 輯電1彳時②’以及用該計時器判斷時間區間的一^ 34^申請專利範圍第27項所述之積體電路元件，里 中更已括-程式化與抹除周麟數 壓的提升與降低周期計數-定-時 35=申請專利範圍第27項所述之積體電路元件，里 後、界電壓提升降低周期 27項所述之積體電路元件，里 中更匕括在該記憶胞不能降低該臨界電壓時結束的一時間 63 200535849 13080twf.doc/g 區間之後施用該 爾您女徘的邏輯電路。 37·如申請專利範圍第27項所 中更包括在根據該記憶胞供電情況結束〗=路元件，其 施用該第3偏壓安排的邏輯電路。 π間區間之後 38.如申請專利範圍第27項所述之積 — 中更包括在任何該臨界電壓的提升與氏= 第3偏壓安排的邏輯電路。 功之則施用該39·如申請專利範圍第27項所述之積 中該第3偏壓安排引起從該電荷陷 暮 70 ，” 美錢雷羊雷m t Γ 構到该記憶胞的該 ^的電子科輔助穿隧與來自記該憶胞 電場輔助穿隧。 甲」位的私千 微如申請專利範圍第27項所述之積體電路元件，立 中该弟3偏壓鶴狀來自該記憶胞的該_ 輔助穿隧。 上=·如申請專利範圍第27項所述之積體電路元件，其 中該第1偏壓安排引起熱電洞注入，言亥第2偏壓安排引起 熱電子主入，该第3偏壓安排將該記憶胞的該閘極置於導 致該電荷陷入層的電荷量平衡狀態的一負電壓。 42·如申請專利範圍第27項所述之積體電路元件，其 中是第1偏壓安排引起熱電洞注入，第2偏壓安排引起來 自基底的電子電場輔助穿隧，第3偏壓安排將記憶胞的閘 極置於導致電荷陷入層中電荷量的平衡狀態的負電壓。 43·如申請專利範圍第27項所述之積體電路元件，其 中該第1偏壓安排引起電洞電場輔助穿隧，該第2偏壓安 64 200535849 13080twf.doc/g 排引起來自縣底的電子電場細 將該記憶胞的該閘極置於導致電 μ弟3偏壓安排 狀態的一負電壓。 α曰日中電荷量的平衡 44. 如申請專利範圍第27項所述 中該邏輯電路在長度足以實質上建立電路元件 的平衡狀態的—時間區間内施用該第3偏中電何董45. 如申請專利範圍第27項所述之積元 輯電路在長於約⑽毫秒的時間區間内施用第3偏 46. 如申請專利範圍第27項所 體 I::電路在長於約5。。毫秒的時‘ 47. 如申請專利範圍第27項所述之積體電路元件，其 2邏輯電路在長於約丨秒的時__施用 安排。 48·如申明專利範圍帛27項所述之積體電路元件，其 中該第1偏壓安排引起靠近該通道—面的—第丨區域的熱 電洞/主入，该第2偏壓安排引起靠近該通道一面、與該第 1區域有重疊的一第2區域的熱電子注入，該第3偏壓安 排引起在該通道中延伸並與該第丨與該第2區域重疊的一 第3區域的電場辅助穿隧。 49·如申請專利範圍第27項所述之積體電路元件，其 中及第1偏壓女排引起靠近該通道一面的一第1區域的熱 電洞注入，該第2偏壓安排引起靠近該通道一面、與該第 65 200535849 13080twf.doc/g 1區域有重疊的一第2區域的電子電場輔助穿隧，該第3 偏壓安排引起在該通道中延伸並與該第丨區域重疊的一 3區域的電場輔助穿隧。 )5〃0·如申請專利範圍第27項所述之積體電路元件，其 亥第1偏壓安排引起穿越該通道的電洞電場辅助穿隧， ，第2，壓安排引起穿越該通道的電子電場輔助穿隧，該 第3偏壓安排引起穿越該通道的電場輔助穿隧。 Λ 51 · —種為進行操作而準備記憶胞的臨界電壓的方 法，該記憶胞包括一電荷陷入結構，該方法包括： 在任何藉由一第丨偏壓安排降低該記憶胞的一臨界電 ^以及任何m帛2偏駐排提升該記憶胞的該臨界電 電Ϊ由該記憶胞的—第3偏壓安排向該電荷陷入結 如申請專利顧第51項所述之為進行操作而準備 ^ =的臨界電壓的方法，其中該記憶胞包含_閘極，— 二^的―源極與—汲極區’以及該源極與該沒極區之間 介雷ί底上的—通道’在該閘極與該通道之間包括一頂芦 介2 Τ荷陷入結構以及一底層介電層，其中該頂i 該底層介電層的有效氧化物t二 通道區的 施峨該記憶胞_閘極到該 約^7 =基朗電壓值，料奈米結合有魏化物厚度 J U·/伏或以上的一負電壓。 于又 53.如申請專娜㈣51項所叙料行操作而準備 66 200535849 13080twf.doc/g 吕己憶胞的臨界電壓的方法，其中該記憶胞包含一間極，一 基底區的一源極與一汲極區，以及該源極與該汲極區之間 的一基底上的一通道，在該閘極與該通道之間包括一頂層 介電層，該電荷陷入結構以及一底層介電層，其中該頂層 介電層，該電荷陷入結構以及該底層介電層具有結合的一 有效氧化物厚度，該底層介電層的有效氧化物厚度超過3 奈米二該第3偏壓安排包括對該記憶胞的該閘極施加電壓 值為每奈米結合有效氧化物厚度約〇·7伏或以上的一負電 壓，同時對該通道區的該基底施加接近地電位的電壓，、二 該源極與該汲極施加接近地電位的電壓。 54.如申請專利範圍第51項所述之為進行操作而準備 圮憶胞的臨界電壓的方法，其中該記憶胞包含一閘極，一 基絲的i極與—汲㈣’以及該源極與該汲極區之間 的基底上的一通道，在該閘極與該通道之間包括一頂芦 介電層，該電荷陷人結構以及—底層介電層，其中該頂^ 介電層’該電荷陷人結構以及該底層介電層具有^的二 ”厚度，該底層介電層的有效氧化物厚“ 矛s ^該第3偏壓安排包括施用從該記憶胞的該閘極到該 基底的電壓值，為每奈米結合有效氧化物厚度 約0·3伙或以上的負電壓。 又 奸申ί專利範㈣51項所述之為進行操作而準備 2胞㈣電壓的方法’其中該記憶胞包含一閉極，f 基底區的一源極與一汲極區，以及該源極盥 67 200535849 13080twf.doc/g 介電層，該電荷陷入結構以及一底層介 介電>，-Μ Λ ^曰"兒層，其中該頂層 二電層4電㈣人結構以及該底層介電層具料 有效氧化物厚度，該底層介電層的有效氧化^ 偏壓安排包括對該記憶胞的該開極二電壓 值為母奈米結合有效氧化物厚度約0.3伏或以上的一 壓:’同時對該通道區的該基底施加接近地電位的電塵，、對 该源極與該汲極施加接近地電位的電壓。 外料職_ 51顧狀為進储作而準備 §己憶胞的臨界電壓的方法，其中該記憶胞包含一閘極，一 基底區的-源極與—汲㈣，以及該源極與該汲^區之間 的。基底上的-通迢，在該閘極與該通道之間包括一頂層 介電層’該電荷陷人結構以及—底層介電層，A中該頂^ 介電層’該電荷陷人結構以及該絲介電層具有結^的I =氧化物厚度，該第3偏壓安排包括施用從該記^胞的 4閘極到該通道區的該基底的電壓值，為每奈 氧化物厚度i.o伏誤差誤差約1()%的—負電壓/Ό 口有效 57. 如申請專利範圍帛51項所述之為進行操作而準備 記，胞的臨界電壓的方法，其甲該第3偏壓安排引起從該 電何陷入結構到該記憶胞的該基底的電子電場辅助穿隧與 來自該記憶胞的該閘極的電子電場辅助穿隧。 /、 58. 如申請專利範圍第51項所述之為進行操作而準備 記憶胞的臨界電壓的方法，其中該第丨偏壓安排引起熱電 洞注入，該第2偏壓安排引起熱電子注入，該第3偏壓安 排將該記憶胞的該閘極置於導致電荷平衡狀態的一負電 68 200535849 13080t\vf.doc/g 壓。 59·如申請專利範圍第51項所述之為進行操作而準備 記憶胞的臨界電壓的方法，其中該第丨偏壓安排引起熱電 洞注入，，第2偏壓安排引起來自該基底的電子電場輔助 穿隧，該第3偏壓安排將該記憶胞的該閘極置於導致電荷 陷入層中電荷量的平衡狀態的一負電壓。 可 6〇·如申請專利範圍第51項所述之為進行操作而準備 記憶胞的臨界電壓的元件，其中該第丨偏壓 電場輔助請，_ 2偏壓安排引起來自職底的電^ 場輔助穿隧’該第3偏壓安排將該記憶胞的該閘極置 致電荷陷入層中電荷量的平衡狀態的一負電壓。、 产專利範圍第51項所述之為進行操作而準備 ，己憶i邮界電壓的方法’其中更包括在其長度足 上建立在該電荷陷人層中電荷量的平衡巴門 内施用該第3偏壓麵。 4間&間 62. 如申請專利範圍第51項所述之為進 記憶胞的臨界電壓的方法，其中更 *作而丰備 的-時間區間内施用該第二括在長於約丨。。毫秒 63. 如申請專利範圍第Η項所述之為 記憶胞的臨界電壓的方法，豆中 丁釭作而準備 的-時間區間内施用該第括在長於約毫秒 64. 如申請專利範圍第51項所述 記憶胞的臨界電_方法，1巾 ^^作而準備 時間區間内施用該第3偏壓賴t括在長於約1秒的- 69 200535849 13080twfdoc/g 65.如申請專利範圍第51項所述之為進行操作 記憶胞的臨界電麼的方法，其令該第1偏屢安翻起靠近 該通道一面的—第】區域的熱電洞注人，該第2偏虔安排 引起罪相相—面、與該第1區域有重疊的-第2區域 的，電子，，，該第3麟安排服在該通道中延伸並與 該弟1與該第2區域重疊的—第3區域的電場輔助穿隨。 66.如申請專利範圍第51項所述之為進行操作而準備 記憶胞的臨界電壓的方法，其巾該第丨偏壓安排引起靠近 該通道-面的-第丨區域賴電洞注人，該第2偏壓安排 引起靠近該通道-面、與該第i區域有重疊的一第2區域 的電子電場輔助穿隨，該第3偏壓安排引起在該通道中延 伸並與該第1區域重疊的—第3區域的電場辅助穿隨。 ▲ 67.如申請專利範圍第51項所述之為進行操作而準備 記憶胞的臨界電壓的方法’其中該第j偏壓安排引起穿越 該通道的電洞電場辅助穿隧，該第2偏壓安排引起穿越該 通道的電子電場辅助穿隧，該第3偏壓安排引起穿越該通 道的電場輔助穿隧。 68· 一種積體電路元件，包含·· 一半導體基底； 立该基底上的多個記憶胞，該些記憶胞中的每一個該記 憶胞都有-臨界電壓並具有—電荷陷人結構；以及 —耦接於該記憶胞的一控制電路，包括藉由一第1偏壓 安^降低界電壓的—邏輯電路，藉由―第2偏麼安排提 升界電_—邏輯電路，以及至少在任何該臨界電麼提 200535849 13080twf.doc/g 升降，周期之前藉由一第3偏壓安排向該電荷陷入結構增 加電荷的一邏輯電路。 69.如申請專利範圍第68項所述之積體電路元件，其 - 巾該記憶胞包含—間極，—基底區的-源極與—汲極區，、 ； 卩及該源極與該汲極區之_ —基底上的-通道，在該閘 極與該通道之間包括一頂層介電層，該電荷陷入結構以及 ;-底層介電層，其中該頂層介電層，該電荷陷入結構以及 翁 A底層"電層具有結合的一有效氧化物厚度，該底層介電 ΐ的Ϊ效氧化物厚度超過3奈米，該第3驢安排包括從 二。己心I的。亥閘極到該通道區的該基底的電壓值，為每奈 米結合有效氧化物厚度約〇 7伏或以上的一負電磨。” ♦士申明專利範圍第68項所述之積體電路元件，其 中該記憶胞包含-間極，一基底區的一源極與一汲極區了 以及該源極與該汲極區之間的一基底上的一通道，在該間 極ΪΪΪ道之間包括一頂層介電層，該電荷陷入結構以及 • at二電層，其中該頂層介電層，該電荷陷人結構以及 ' ;1電層具有結合的—有效氧化物厚度，該底層介電 :層=效氧化物厚度超過3奈米，該第3偏壓安排包括該 .5己‘n㈣極上的電餘為每奈米結合有效氧化物厚度 =7伏或以上的—負電壓，同時對該通道區的該基底施 σ近地電位的電壓，對該源極與該汲極施加接近地電位 的電壓。 ▲ 71.如申凊專利範圍第68項所述之積體電路元件，其 中該記憶胞包含-閘極，—基底區的—源極與—汲極區了 71 200535849 13080twf.doc/g 以及該源極與該汲極區之間的—基底上的—通道，在該 極與該通道之f她括-頂層介電層，該電荷陷人結構= -底層介電層’其中該頂層介電層，該電荷陷人結構以及 該底層介電層具有結合的一有效氧化物厚&， 層的有效氧化物厚度超過3奈米，該第3驗安排^括從 該記憶胞的該祕到該通道區的該基底的電壓值，為每夺 米結合有效氧化物厚度約〇.3伏或以上的—負電壓。‘不72.如申料纖㈣68销述之魏電路元件，其 中該記憶胞包含-閘極’―基底區的—源極與—沒極區，、 以及該源極與該汲極區之關—基底上的—通道，在該閑 極與該通道之間包括—頂層介電層，該電荷陷人結構以及 -底層介電層’其中該頂層介電層，該電荷陷人結構以及 該底層介電層具有結合的—有效氧化物厚度，該 層的有效氧化物厚度超過3奈米，該第3偏壓安排^括該 記憶胞的該閘極上的電壓值為每奈米結合有效氧化物厚度 約0.3伏或以上的—負電壓’同時對該通道區的該基底施 加接^地電位的輕，對該源極與魏極施加接近地電位 73·如申請專利範圍第仰項所述之積體電路元件，其 中該記憶胞包含—閘極，—基底區的—源極與—沒極區了 以及該源極與該汲極區之間的—基底上的—通道，在該閑 極，f通道之間包括—頂層介電層，該電荷陷人結構以及 電層’其中該頂層介電層’該電荷陷人結構以及 &曰；1電層具有結合的—有效氧化物厚度，該底層介電 72 200535849 13080twf.doc/g 層的有效氧化物厚度超過3奈米，該第3偏壓安排包括從 該記憶胞的_極_通道_錄賴值，為每奈 米結合有效氧化物厚度丨.0伏誤差誤差約1〇%的一負電壓。 74.如申。月專利範圍第68項所述之積體電路元件，其 中及第3偏壓安排；丨起從該電荷陷人結_該記憶胞的該 基底的電子電場輔助穿隧與來自該記憶胞的該閘極的電子 電場輔助穿隧。75·如申明專利範圍第68項所述之積體電路元件，其 中該第、1偏壓安刺起熱電敝人，該第2偏壓安排引起 熱電子庄人’ 4第3偏壓安排引起從該電荷陷人結構到該 記憶胞的該基底的電子電場辅助穿曝來自該記憶胞的該 閘極的電子電場輔助穿隧。 1如申請專難圍第68項所狀频電路元件，其 中该弟1偏壓安排引起熱電敝人，該第2偏壓安排引起 電子電場獅㈣，該第3偏壓㈣引起㈣電荷陷入結 構到该記憶胞的縣底的電子t場_ ?曝來自該記 胞的該閘極的電子電場辅助穿隧。 “ =7.如t料她圍第27項所述之積體電路元件，1 壓安排引起電洞電場輔助穿隨，該第2爾 =弓起來電子電場獅㈣’該第3偏㈣則起從 =入結構到該記憶胞的該基底的電子電場輔助穿随盘來 自该圮憶胞的該閘極的電子電場輔助穿隧。 、 78.如申請專利範圍第68項所述之積體電路元件，盆 中該邏輯電路在長度足以實質上建立錢電荷陷入層中電 73 200535849 13080twf.doc/g 荷量的平衡狀態的一時間區間内施用該第3偏壓安排。 79·如申睛專利範圍第68項所述之積體電路元件，其 中a亥邏輯電路在長於約丨〇〇毫秒的一時間區間内施用該第 - 3偏壓安排。 ， 80.如申請專利範圍第68項所述之積體電路元件，其 中该邏輯電路在長於約5〇〇毫秒的一時間區間内施用該第 3偏壓安排。 _ 81·如申晴專利範圍第68項所述之積體電路元件，其 中该邏輯電路在長於約丨秒的一時間區間内施用該第3偏 壓安排。 82·如申請專利範圍第68項所述之積體電路元件，其 中該第1偏壓安排引起靠近該通道一面的〆第丨區域的熱 電洞注入，該第2偏壓安排引起靠近該通道一面、與該第 1區域有重疊的一第2區域的熱電子注入，該第3偏壓安 排引起在該通道中延伸並與該第丨與該第2區域重疊的一 _ 第3區域的電場輔助穿隧。 : 83·如申請專利範圍第68項所述之積體電路元件，其 : 中该第1偏壓安排引起靠近該通道一面的一第丨區域的熱 電洞注入，該第2偏壓安排引起穿越與該第丨區域有重疊 . 的該通道的電子電場辅助穿隧，該第3偏壓安排引起在該 通道中延伸並與該第1區域重疊的一第3區域的電場輔助 穿隧。 84·如申請專利範圍第68項所述之積體電路元件，其 中該第1偏壓安排引起穿越該通道的電洞電場辅勑讓寧】，俜重妄 74 200535849 13080twf.doc/g s亥第2偏壓安排引起穿越該通道的電子電場辅助穿隧，該 第3偏壓安排引起穿越該通道的電場辅助穿隧。 85.—種積體電路元件，包含： 一半導體基底；該基底上的多個記憶胞，該些記憶胞中的每個該呓情 胞都有一臨界電壓並具有一電荷陷入結構，與—閘極°，二 基底上的一源極與一汲極區，以及在該閘極與該通道之間 包括一頂層介電層’ 一電荷陷入結構以及—底層介電層: 輕接於該些記憶胞的一控制電路，包括藉由一第^偏 壓安排降低臨界電㈣—邏輯電路，藉由―第2偏 提升臨界電_-賴祕，以及顧_第3偏壓安排的 ; = 其中該頂層介電層，該電荷陷入結構以及該 2"電層具有結合的—有效氧化物厚度，該底層介電層 it效^物厚度超過3奈米，該第3彳錢安排包括施用 胞的該·到該通道區的該基底的電壓值，為每 示米結合有效氧化物厚度約〇.7伏或以上的—負電塵。 86·—種積體電路元件，包含·· 、 一半導體基底，· j基底上㈣個記憶'胞’該魏,|t胞巾的每個該記憶 ^有-臨界電m並具有—電荷陷人結構u極，一 極與一汲極區’以及在該閛極與該通道之間 。括-層，—電荷陷人結構以及—底紗電層； 壓安：降:ίΐ記憶胞的一控制電路，包括藉由〆第1偏 排降伽界電壓的—邏輯電路，藉由-第2偏座安排75 200535849 13080twf.doc/g 提升臨界電壓的一邏輯電路，以及施用一第3偏壓安排的 一邏輯電路，其中該頂層介電層，該電荷陷入結構以及該 底層介電層具有結合的一有效氧化物厚度，該底層介電層 的有效氧化物厚度約為或小於3奈米，該第3偏壓安排包 括對該記憶胞的該閘極施加電壓值為每奈米結合有效氧化 物厚度約0.3伏或以上的一負電壓。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56537704P | 2004-04-26 | 2004-04-26 | |
| US56666904P | 2004-04-30 | 2004-04-30 | |
| US10/875,623 US7133313B2 (en) | 2004-04-26 | 2004-06-24 | Operation scheme with charge balancing for charge trapping non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200535849A true TW200535849A (en) | 2005-11-01 |
| TWI265521B TWI265521B (en) | 2006-11-01 |
Family
ID=35136218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094103921A TWI265521B (en) | 2004-04-26 | 2005-02-05 | Operation scheme with charge balance for charge trapping non-volatile memory |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7133313B2 (zh) |
| JP (1) | JP4869623B2 (zh) |
| TW (1) | TWI265521B (zh) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10345237B4 (de) * | 2003-09-29 | 2005-11-10 | Infineon Technologies Ag | Verfahren zur Herstellung von Charge-Trapping-Speicherbauelementen |
| US7151692B2 (en) * | 2004-01-27 | 2006-12-19 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
| US7075828B2 (en) * | 2004-04-26 | 2006-07-11 | Macronix International Co., Intl. | Operation scheme with charge balancing erase for charge trapping non-volatile memory |
| US7133313B2 (en) | 2004-04-26 | 2006-11-07 | Macronix International Co., Ltd. | Operation scheme with charge balancing for charge trapping non-volatile memory |
| US7164603B2 (en) * | 2004-04-26 | 2007-01-16 | Yen-Hao Shih | Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory |
| US7209390B2 (en) * | 2004-04-26 | 2007-04-24 | Macronix International Co., Ltd. | Operation scheme for spectrum shift in charge trapping non-volatile memory |
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-
2004
- 2004-06-24 US US10/875,623 patent/US7133313B2/en active Active
-
2005
- 2005-02-05 TW TW094103921A patent/TWI265521B/zh active
- 2005-04-22 JP JP2005124846A patent/JP4869623B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP4869623B2 (ja) | 2012-02-08 |
| JP2005317191A (ja) | 2005-11-10 |
| US7133313B2 (en) | 2006-11-07 |
| US20050237801A1 (en) | 2005-10-27 |
| TWI265521B (en) | 2006-11-01 |
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