TW200532860A - Method for manufacturing flash memory device - Google Patents

Description

200532860 九、發明說明： 【發明所屬之技術領域】 本發明爲關於一種製造半導體元件方法，且更特別地關 於一種製造快閃記憶元件方法。 【先前技術】 一種用以形成一快閃記憶元件之一隧道式氧化膜過程 係在一半導體基板之全部表面上形成用於高電壓之一閘氧 化膜’移除用於高電壓之閘氧化膜其係形成於一單元（cell) 區域與一低電壓區域，且在單元區域與低電壓區域形成隧道 馨 式氧化膜之一適當厚度。 然而，一般過程用以移除在一單元區域與一低電壓區域 中所形成用於高電壓之閘氧化膜並不能完全移除用於高電 壓之閘氧化膜，用於高電壓之殘存的聞氧化膜會劣化隧道式 氧化膜之品質與其厚度之均勻度。 因此對製造一快閃記憶元件之方法其對隧道式氧化膜 品質與均勻厚度不會有損害影響有增加之需求。 【發明內容】 · 本發明指出一種用以製造一快閃記憶元件方法其對隧 道式氧化膜品質與其均勻厚度不會有損害影響。 本發明之一觀點爲提供一種用以製造一快閃記憶元件 方法，包含步驟在一半導體基板之全部表面上形成用於高電 壓之一閘氧化膜且在半導體基板上一單元區域、一低電壓區 域與一高電壓區域已被形成；蝕刻形成於單元區域與低電壓 區域中用於高電壓之閘氧化膜一預定深度，藉形成光阻圖案 200532860 以曝露形成於單元區域與低電壓區域中用於高電壓之閘氧 化膜，且使用光阻圖案作爲一触刻罩執行一濕蝕刻過程，移 除形成於單元區域與低電壓區域中用於高電壓之閘氧化膜 全部，其係藉執行一潔淨過程於所產生的結構上；移除光阻 圖案；形成一浮置閘電極與一控制閘電極，其係藉連續形成 一隧道式氧化膜、一第一多晶矽膜、一第二多晶矽膜、一介 電膜、一第三多晶矽膜與一金屬矽化膜於所產生的結構之全 部表面上，且圖案化所產生的結構；與形成源極與汲極區 域，其係藉使用閘極電極作爲一離子植入罩植入離子。 β 較佳地，用於高電壓之閘氧化膜藉在750至800°C溫度 下執行一濕氧化過程與在900至910°C溫度下20至30分鐘 之一 N2回火過程，而形成300至400人厚度。 較佳地，藉使用混合 boe，h2so4 與 sc-i(nh4oh/h2o2/h2o) 所準備之一蝕刻溶液執行濕蝕刻過程，使得用於高電壓之閘 氧化膜可留下15至45人厚度。 較佳地，潔淨過程藉使用DHF與SC-1(NH40H/H202/H20) 被執行。 · 較佳地，隧道式氧化膜被形成厚度70至100A，其係藉 於一溫度750至800°C執行一濕氧化過程與在溫度900至 910。C下20至30分鐘之一 N2回火過程，與藉於溫度800 至1000。<：下10至30分鐘使用N20氣體回火執行一氮化過 程於所產生之膜上而形成60至90A厚度之一純氧化膜。 較佳地，用於製造快閃記憶元件之方法進一步包含藉圖 案化第一多晶砍膜、隧道式氧化膜與半導體基板之一預定深 200532860 度形成一溝以界定一元件隔離區域於產生的結構上其第一 多晶矽膜已被形成於上，與先於用以形成第二多晶矽膜步 驟，藉於溝中塡滿一氧化膜形成一元件隔離膜等步驟。 較佳地，用於製造快閃記憶元件之方法進而包含在溫度 8 0 (T C下先於溝中塡滿氧化膜用以形成一氧化膜於溝之側壁 上之步驟。 【實施方式】 依據本發明之一較佳的實施例，一種用於製造一快閃記 億元件方法將參考附圖被詳細描述，本發明之實施例可被修 改成不同形式，其不意欲局限於此，之本發明之實施例被提 供以將本發明所附屬者完全解釋給技藝中一般人士，在圖示 中每膜之厚度被放大以提供清楚且正確的說明，其中可能的 話，相同之參考號碼在全部圖示與描述中將被使用以參考相 同物或相類物，在此情形中，它被描述爲一膜被配置或接觸 另一膜或另一半導體基板上，一膜可直接接觸另一膜或半導 體基板或第三膜可被放置於其間。 第1至4圖爲依據本發明之較佳實施例之剖面圖說明用 於製造快閃記憶元件方法之連續步驟。 參考第1圖，一離子植入過程用以在PMOS與NMOS區 域上形成井與一離子植入過程用以控制一臨界電壓依據一 光蝕刻過程被執行於一半導體基板1 0之一預定區域上，藉 此形成一井區域（未顯示）與以離子所植入之一區域（未顯示） 用以在每一區域中控制臨界電壓 PMOS區域，即名爲在一 P 型電晶體上所形成之區域，NMOS區域，即名爲在一 N型電 200532860 晶體上所形成之區域，一單元區域（CR)，一高電壓區域（HVR) 與一低電壓區域（LVR)被定義於半導體基板l〇上。 另一方面，在井區域中，一 P井被形成於一三重N井中， 在此，用以在PMOS區域中形成井區域之一離子植入攙雜藉 使用B離子以500至600KeV能量植入1.0E13至3.0E13劑 量，以200至300KeV能量植入1.0E13至3.0E12劑量，以 50至200KeV能量植入2.0E12至7.0E12劑量被而準備，且 用以在NMOS區域中形成并區域之一離子植入攙雜藉使用P 離子且以1·〇至2.0MeV能量與1.0E13至3.0E13劑量被植 入而準備，另外，每一區域之一離子植入角度被以〇至45° 角度傾斜且以〇至2 7 0 °角度被扭曲。 當用以形成井區域（未顯示）其形成P井於三重N井中之 過程被完成，以離子所植入之該區域（未顯示）用以控制臨界 電壓在30至70KeV能量與5.0E12至8.0E12劑量與在10至 30KeV能量下5.0E12至8.0E14劑量被形成，每一區域之一 離子植入角度以0至45°角度被傾斜且以0至270°角度被扭 曲。 一用於高電壓之閘氧化膜1 2被形成於半導體基板1 〇之 頂部表面上其中以離子所植入之區域（未顯示）用以控制臨 界電壓已被形成，較佳地，用於高電壓之閘氧化膜1 2在60 至90人厚度被形成，其係藉在750至800。(：溫度執行一濕氧 化過程與在900至910。C溫度下20至30分鐘之一 N2回火 過程，其後，光阻圖案（未顯示）藉執行一光蝕刻過程被形 成，使得用於高電壓之閘氧化膜1 2可僅於HVR中被留下， 200532860 用於高電壓之閘氧化膜12被形成於CR中且LVR藉使用光 阻圖案（未顯示）做爲一蝕刻罩執行一蝕刻過程被移除，在 此，用於高電壓之閘氧化膜12被形成於CR中且LVR藉使 用 BOE，H2S04 與 SC-1(NH40H/H202/H20)所混合之一蝕刻溶 液執行一濕鈾刻過程首先被移除，使得用於高電壓之閘氧化 膜12可以15至45人厚度被留下，光阻圖案（未顯示）依據一 蝕刻過程被移除。 如第2圖所示，CR中所留下之用於高電壓之閘氧化膜 12與在15至45人厚度之LVR藉在所產生之結構上執行一 H 潔淨過程接著被移除其中用於高電壓之閘氧化膜12已移除 一預定厚度，潔淨過程藉使用 DHF(50:1)與 SC-1 (nh4oh/h2o2/h2o)被執行。 用於製造快閃記憶元件方法對一隧道式氧化膜之品質 與其中厚度之均勻性並無不利的影響，依據濕蝕刻過程藉移 除形成於CR與LVR中之用於高電壓閘之氧化膜一預定的厚 度，且依據潔淨過程完全地移除殘餘用於高電壓之閘氧化 膜。 · 如第3圖中說明，一隧道式氧化膜14，一用於一浮置 閘電極之第一多晶矽膜16，與一硏磨墊氮化物膜（未顯示） 被形成於所產生之結構上。 較佳地，隧道式氧化膜14在厚度70至ΙΟΟΑ被形成， 其係藉在750至800。(：溫度下執行一濕氧化過程與在900至 910°C溫度下20至30分鐘之一 n2回火過程而形成一純氧 化膜於60至90人厚度，且藉使用n20氣體回火在800至 -10- 200532860 1 0 Ο 0 C溫度下1 〇至3 0分鐘執彳了一氮化過程於所產生的膜 上。 因爲氮化過程在用以形成隧道式氧化膜1 4過程中被執 行’資料保留失敗特性其劣化隧道式氧化膜1 4之特質被避 免，結果爲隧道式氧化膜1 4之品質被改善。 用於做爲浮置閘電極之一部分的第一多晶矽膜1 6在一 壓力〇·1至3torr及530至680°C溫度下以200至800Α厚度 被形成，第一多晶矽膜1 6之一顆粒大小被最小化以避免電 場集中。 硏磨墊氮化物膜（未顯示）以500至1000Α厚度被形成。 一溝（未顯示）用以界定一元件隔離區域藉執行一光蝕 刻過程於硏磨墊氮化物膜（未顯示）之一預定區域被形成，在 形成該溝（未顯示）後，一用於形成一側壁氧化膜之氧化過程 被執行以補償該溝（未顯示）之側壁上蝕刻損害，藉此形成氧 化膜於該溝（未顯示）之側壁上，用以形成側壁氧化膜之氧化 過程在800° C溫度被執行，其避免隧道式氧化膜14特性之 劣化，因此，因氮化過程所改善之隧道式氧化膜14之資料 保留特性被保存。 一元件隔離膜（未顯示）藉沉積一 HDP氧化膜於該溝（未 顯示）執行一極化過程如一 CMP過程，與移除該硏磨墊氮 化物膜（未顯示）被形成。 如第4圖中描述，一用於一浮置閘電極之第二多晶矽膜 18， 一具有一 ΟΝΟ結構之介電膜20，一用於一控制閘電 極之第三多晶矽膜 22，一鎢矽化物膜24與一硬罩26被連 -11- 200532860 續地形成於半導體基板10之全部表面上其中隧道式氧化 膜1 4，第一多晶矽膜1 6與元件隔離膜（未顯示）已被形成。 第二多晶矽膜18以1〇〇〇至2〇〇〇A厚度被形成。 ΟΝΟ介電膜20包括在800至850。C溫度下藉使用一 DCS-HTO氧化膜所形成40至6〇Α厚度之一第一氧化膜， 在6 00至7 00°C溫度下藉使用一氮化物膜所形成40至8〇Α 厚度之一氮化物膜，與在800至8 50°C溫度下藉使用一 DCS-HT0氧化膜所形成40至60人厚度之一第二氧化膜。 第三多晶矽膜22在400至500°C溫度下使用0.5E20至 ® 5.0E20離子濃度被形成爲500至2000A厚度。 鎢矽化物膜24在400至500°C溫度下以500至2000A 厚度被形成。 硬罩26藉連續形成一 8 00至2 000人厚度PE-TEOS氧化 膜與一 300至1500A厚度丙烯氧氮化物（acroxynitride)膜而 被形成。 其後，用以形成一閘極電極之光阻圖案（未顯示）被形成 於所產生之半導體基板1 〇上，浮置閘電極圖案與控制閘電 β 極圖案G藉使用光阻圖案（未顯示）作爲一蝕刻罩執行一蝕刻 過程被分別形成。 源極與汲極區域28被形成以重疊浮置閘電極圖案，藉 使用閘極電極圖案G作爲一離子植入罩植入離子進入半導 體基板10，藉此完成全部過程，源極與汲極區域28可於 2.0Ε12至8.0Ε14劑量具有5至30KeV能量被形成，在此， 該區域之一離子植入角度以〇至45°角度被傾斜且以〇至 -12- 200532860 270°角度被扭曲。 依據本發明用以製造快閃記憶元件之方法具有以下優 點： 第一，對隧道式氧化膜之累積機率均勻度藉避免半導體 基板之損害改進隧道式氧化膜與第一多晶矽膜間之介面特 性而於CCST特性中被達成（藉使用一預定的應力檢查隧道 式氧化膜之特性）。 參考第5 A圖，於傳統技藝中，用於高電壓之閘氧化膜 於CR與LVR中形成隧道式氧化膜前必須被移除，一蝕刻時 間格外地增加完全移除遺留於CR與LVR中用於高電壓之閘 氧化膜，其損害半導體基板且劣化隧道式氧化膜與第一多晶 矽膜間之介面特性，因此，對隧道式氧化膜之累積機率均勻 度於CCST特性中不被達成。 依據本發明，殘存之隧道式氧化膜藉調整CR與LVR中 隧道式氧化膜形成區域之蝕刻時間而被適當地控制，且依據 隧道式氧化膜形成中之潔淨過程被移除，因此，如第5B圖 所示’對隧道式氧化膜之累積機率均勻度藉避免半導體基板 之損害改進隧道式氧化膜與第一多晶矽膜間之介面特性而 於C C S T特性中被達成。 第二，單元循環特性與保留特性由於隧道式氧化膜特性 之改進而被改善。 第6A圖顯示在擦除/寫入循環後所記錄之傳統的烘熱 保留測試結果以得到對於資料保留之可靠性，程式Vt在1 0K 循環後藉1 · 0 V於烘熱保留中被轉移，在此，程式V t條件範 200532860 圍從1.0至3.0V，且當前程式化單元之分佈爲1.5V，即， 一 Vt轉移邊緣僅爲0.5V，其造成故障雖然未被例示，相同 的問題發生於擦除運算中，因爲該程式與擦除運算於1 〇Κ擦 除與寫入循環後被重覆，陷於隧道式氧化膜內之電子被解 脫，且臨界電壓 Vt被過度轉移而劣化烘熱保留特性。 第6B圖顯示依據本發明在擦除/寫入循環後所記錄之傳 統的烘熱保留測試結果以得到對於資料保留之早期可靠 性，因爲該程式與擦除運算於10K擦除與寫入循環後被重 覆，解脫陷於隧道式氧化膜內之電子且臨界電壓 Vt之過度 轉移被避免以改進烘熱保留特性 如第7A圖中所說明者，傳統技藝中，臨界電壓Vt由於 擦除/寫入循環後陷於隧道式氧化膜內電子之移動被過度轉 移，因此，隧道式氧化膜之循環特性被劣化，相反地，如第 7B圖中所示，依據本發明，隧道式氧化膜之於擦除/寫入循 環後未被劣化。 依據本發明，用於製造快閃記憶元件之方法對隧道式氧 化膜品質與其厚度之均勻度並無損害影響，其係依據濕蝕刻 過程藉移除形成於CR與LVR中用於高電壓閘氧化膜之一預 定厚度’且依據潔淨過程完全地移除用於高電壓之殘存閘氧 化膜。 如先前所討論者，依據本發明，用於製造快閃記憶元件 之方法對隧道式氧化膜品質與其厚度之均勻度並無損害影 響，其係依據濕蝕刻過程藉移除形成於CR與LVR中用於高 電壓閘氧化膜之一預定厚度，且依據潔淨過程完全地移除用 -14 - 200532860 於高電壓之殘存閘氧化膜。 雖然本發明連同附圖中所說明之本發明實施例已被描 述，它並不限於此，不同的替換、修改與改變可被達成而不 用逸離本發明之範疇與精神對熟知技藝人士而言係顯而易 見的。 【圖式簡單說明】 第1至4圖爲橫剖面圖說明依據本發明之一較佳實施例 之一用以製造快閃記憶元件方法之連續步驟； 第5A，6A與7A爲顯示一傳統的隧道式氧化膜特性圖； 且 第5B，6B與7B圖爲顯示依據本發明之一隧道式氧化 膜特性圖。 【主要元件符號說明】 1〇:半導體基板 12:高電壓閘氧化膜 14:隧道式氧化膜 1 6 :第一多晶砍膜 1 8 :第二多晶矽膜 2〇:介電膜 22··第三多晶矽膜 24:鎢矽化物膜 2 6 :硬罩 28:源極與汲極區域

Claims (1)

1. 200532860 十、申請專利範圍： 1 · 一種用於製造一快閃記憶元件方法，包括步驟： 形成用於高電壓之一閘氧化膜於一半導體基板之全部 表面上，在該半導體基板上一單元區域、一低電壓區域 與一高電壓區域已被形成； 蝕刻形成於單元區域與低電壓區域中用於高電壓之閘 氧化膜一預定深度，藉形成光阻圖案以曝露形成於單元 區域與低電壓區域中用於高電壓之閘氧化膜，且使用光 阻圖案作爲一鈾刻罩執行一濕蝕刻過程； 鲁 移除形成於單元區域與低電壓區域中用於高電壓之閘 氧化膜全部，其係藉執行一潔淨過程於所產生的結構上； 移除光阻圖案； 形成一浮置閘電極與一控制閘電極，其係藉連續形成 一隧道式氧化膜、一第一多晶矽膜、一第二多晶矽膜、 一介電膜、一第三多晶矽膜與一金屬矽化膜於所產生的 結構之全部表面上，且圖案化所產生的結構；與 形成源極與汲極區域，其係藉使用閘極電極作爲一離 φ 子植入罩植入離子。 2 ·如申請專利範圍第1項之方法，其中用於高電壓之閘氧 化膜被形成爲3 00至400A之厚度，其係藉在7 5 0至 800°C溫度下執行一濕氧化過程與在一 900至910°C溫度 下20至30分鐘之一 N2回火過程而形成。 3 ·如申請專利範圍第1項之方法，其中濕蝕刻過程藉使用 混合 BOE，H2SO4 與 SC - 1 ( NH4OH/H2O2/H2〇 )所準備之一蝕 刻溶液被執行，使得用於高電壓之閘氧化膜可留下1 5至 -16- 200532860 45A厚度。 4 ·如申請專利範圍第1項之方法，其中潔淨過程藉使用DHF 與 SC-l(NH4〇H/H2〇2/H2〇)被執行。 5 ·如申請專利範圍第1項之方法，其中隧道式氧化膜被形 成厚度70至100A，其係藉於溫度7 5 0至800 °C下執行一 濕氧化過程與在溫度900至910°C下20至30分鐘之一 N2回火過程，與藉在溫度800至1000 °C下10至30分鐘 使用N2〇氣體回火執行一氮化過程於所產生之膜上而形 成60至9 0A厚度之一純氧化膜。 6 ·如申請專利範圍第1項之方法，進而包括步驟： 形成一溝，其係藉圖案化第一多晶矽膜、隧道式氧化 膜與半導體基板之一預定深度以在產生的結構上界定一 元件隔離區域，其中在產生的結構上第一多晶矽膜已被 形成；與 先於用以形成第二多晶矽膜步驟，藉於溝中塡滿一氧 化膜形成一元件隔離膜。 7 .如申請專利範圍第6項之方法，進而包括步驟用以在將 溝塡滿氧化膜前在溫度800 ° C下形成一氧化膜於溝之側 壁上。 -17-