TW200410397A

TW200410397A - Semiconductor storage

Info

Publication number: TW200410397A
Application number: TW092116931A
Authority: TW
Inventors: Koji Nii
Original assignee: Renesas Tech Corp
Priority date: 2002-12-10
Filing date: 2003-06-23
Publication date: 2004-06-16
Also published as: US7024524B2; KR20040050830A; US20040111571A1; JP2004192694A; CN1507060A

Description

200410397 玖、發明說明：【發明所屬之技術領域】、本發明關於半導體記憶裝置，特別關於M〇s靜態型RAM之複數記憶格構造之組合。【先前技術】習知不同埠構造等之複數種記憶格構成之半導體記憶裝置有 =如揭不於專利文獻丨之半導體記憶裝置。該半導體記憶裝置設 ;·可同時存取3埠之3埠記憶格部’及具有丨個存取埠的i谭 §己憶格部’將彼等共通連接於至少i對位⑽而予以實現。專利文獻1 :特開平6 — 34927號公報。、【發明内容】 (發明所欲解決之課題）單位於==要:_以位元長單位存取之資料分割為數位元複數埠存Μ—部純元。料，亦要求能由但是，上述專利文獻丨之半導體記憶裝置，3 =㈣共用位元線’因此無法同時存取 =

無法應付上述要求，此為其問題點。之以《各W •本發明係為解決上述問題，目的在於认格陣列之纪情狄彳，、對存在於不同記憶。己“，可以同日祷取的i晶片構成之半導體記憶裝置。 (用以解決課題的手段） ^及第本2發範圍第1項之半導體記憶裝置係構成呈有第及/ 2 δ己憶格陣列，上述s 1記憶格陣列包括：滿愈二U弟涵盍複數行而被配置成至少 ·^记憶格，連接於上述複數第！記憶格；上t弟1子:線，依行單位記憶格，以矩陣狀被配置字陣列包括：複數第2 乐2子70線，依行單位連接於上 200410397 述複數第2記憶格；複數第3字元線，依行單位連接於上述第2記憶格，且未連接於上述複數第i記憶格之任一者位元線，依列單位和上述複數第2記憶格對應而設，可存中ί為選擇狀態之第2字元線所連接第2記憶 t ’及複數弟2位依列單位和上述複數第2記憶格對應而 3又，可存取上述複數第3字元線之中成為選擇狀態之第3字元所連接第2記憶格；上述半導體記憶裝置另包括：帛1行解、，依第1位址信號而將上述複數第i字元線之其中任—者及上述數第2字元線之其中任一者同時設為選擇狀態。【實施方式】 (第1實施形態） (全體構成） f1為本發明第1實施形態之半導體記憶裝置之構成方塊圖。如圖不’將1埠記憶格陣列n (第i記憶格陣列）旬 =格陣列12 (第2記憶格陣列）於i晶片上混合構成巨集記情體。亦即’於1埠記憶格陣列u設置第i埠用字_wu (第广線（共通字元線）），於2埠記憶格陣列12設第2字元線（共通字元線））及第2埠用字元線肌2子凡線

字元線）。、示J 控制電路3卜係接受位址輸入匯流排信?虎細，在 =制輸入信號·之時序控制下，將行二止 t、至仃解馬為16 (弟1行解碼器），將列位址供至列選擇器η及控制電路32,係、接受位址輸人匯流排信號ad2，在讀 ^入信號RE2及寫入控制輸入信號WE2之時序控制下，將= 供至行解碼器Π (第2行解碼器），將列位址供至列選擇器Μ。 =解碼器16’係依行位址將複數第！埠用字元線和之任一者選擇性設為活化狀態（選擇狀態），行 _ 址將複數第2璋用字元線WL2之其中任—者選擇性設為== 200410397 (選擇狀態）。列選擇器21，係依控制電路31之列位址，由複數第丨埠用位元線對BL1、5ΖΪ選擇相當於4位元分，介由選擇之第i埠用位元線對BL1、瓦I對1琿記憶格陣列u進行資料輸出入匯流排信= DI〇< 7 : 4>之輸出入。列選擇器22,係依控制電路31之列位址，由複數第丨埠用位元線對BL21、(第！位元線）選擇相當於4位元分，介由選擇之第1璋用位元線對BL21、互巧對2埠記憶格陣列12進行資料輸出入匯流排信號〇1012<3 : 0>之輸出入。、列選擇器23，係依控制電路32之列位址，由複數第2埠用位元線對BL22、51¾ (第2位元線）選擇相當於4位元分，介由選擇之第2埠用位元線對BL22、m對2埠記憶格陣列12進行資料輸出入匯流排信號DI〇2<3 : 0>之輸出入。、又，彼等列選擇器22 —24具有感測放大器（SA)機能及寫入驅動（WD)機能。 ’ (s己憶格構成）圖2為1埠記憶格陣列η及2埠記憶格陣列12之記憶格陣列之構造電路圖。又，圖中為方便說明僅表示2X2之記憶格，但並非代表實際記憶格陣列之尺寸（矩陣狀記憶格配置）。 1琿記憶格陣列11由記憶格ms00、記憶格ms〇1，記憶格msl〇、及記憶格ms 11構成。記憶格msOO〜msii分別由：交叉連接之反相器41及42，及一側電極接於反相器41之輸入（反相器42之輸出）的NM〇s電晶體Q11 ’及一側電極接於反相器42之輸入（反相器41之輸出）的NMOS電晶體q12構成。第1埠用字元線WL1<0>及線WL1<1>分別由驅動器51 及52 ( —般内藏於行解碼器16 (未圖示乃驅動。同一行之記憶格ms〇〇及msOl中，NMOS電晶體Q11及Qi2 之閘極共通連接於第i埠用字元線WL1<〇> ,同一行之記憶格 200410397 mslO及msll中，NMOS電晶體Q11及Q12之閘極共通連接於第 1埠用字元線WL1< 1>。同一列之記憶格msOO及mslO被同時設於第1埠用位元線對 BL1<0>、^ZI<〇>之間，於彼等之記憶格ms〇〇及mslO中，NMOS 電晶體Q11之另一電極電連接於第1埠用位元線BL1 <0>，NM〇S 電晶體Q12之另一電極電連接於第1埠用反轉位元線瓦ϊ<〇>。同一列之記憶格msOl及msll被同時設於第1埠用位元線對 BL1< 1>、而< 1：>之間，於彼等之記憶格ms〇1及·11中，NMOS 電晶體Q11之另一電極電連接於第i埠用位元線BL1 < 1 >，NM〇S 電晶體Q12之另一電極電連接於第1埠用反轉位元線瓦ΐ< ι>。另外，2埠記憶格陣列12由記憶格md〇〇、記憶格mdOl，記憶格mdl〇、及記憶格mdll構成。記憶格mdOO〜mdll分別由：交叉連接之反相器41及42，及一側電極接於反相器41之輸入的NMOS電晶體Q11及Q21，及一側電極接於反相器42之輸入的NMOS電晶體Q12及Q22構成。第2埠用字元線WL2<〇>及線WL2<1>分別由驅動器53 及54 (—般内藏於行解碼器π (未圖示））驅動。同一行之記憶格mdOO及md〇l中，NMOS電晶體Q11及Q12 之閘極共通連接於第1埠用字元線WLl<〇>，NMOS電晶體Q21 及Q22之閘極共通連接於第2埠用字元線WL2 < 0 >。同一行之記憶格mdlO及mdll中，NMOS電晶體Q11及Q12 之閘極共通連接於第1埠用字元線WL1< 1>，NMOS電晶體Q21 及Q22之閘極共通連接於第2埠用字元線WL2 < 1 >。同一列之記憶格mdOO及mdlO被同時設於第1埠用位元線對 BL21<0>、 ^1<0>之間，於彼等之記憶格mdOO及mdlO中， NMOS電晶體Q11之另一電極電連接於第1埠用位元線BL21 < 0 >，NMOS電晶體Q12之另一電極電連接於第1埠用反轉位元線 BL21 < 0>。又，記憶格mdOO及mdlO被同時設於第2埤用位元線對BL22 200410397 <0>、g<〇>之間，於彼等之記憶格md〇〇及mdl〇中，NM〇s 電晶體Q21之另一電極電連接於第2埠用位元線BL22<〇>， NMOS電晶體Q22之另一電極電連接於第2埠用反轉位元線 <0>。同一列之^t格md01及mdll被同時設於第i埠用位元線對 BL21< 1>、见21< 1>之間，於彼等之記憶格md〇1及mdn中， NMOS電晶體Q11之另一電極電連接於第i埠用位元線BL21 ’ NMOS電晶體Q12之另-電極電連接於第i璋用反轉位元線 BL21 < 1 >。又，§己憶格md(H及mdl1被同時設於第2埠用位元線對BL22 < 1>、见22< 1>之間，於彼等之記憶格md〇1及中，nm〇s 電晶體Q21之另一電極電連接於第2淳用位元線bl22， NMOS電晶體Q22之另-電極電連接於第2埠用反轉位元線丽 < 1 > 〇又，圖1，2,3以後之各圖中，記號〈>表示匯流排信號（線）， :>内之數字相當於匯流排信號名。又，: G>表示匯流排信號0〜匯流排信號（n 一丨）之n位元寬信號。 (動作）以下參照圖U2說明使用第i埠之讀出，寫入動作 Ί +6 λ. ^ ^ 用第2埠之讀出/寫人動作。又’說明方便上將i痒記憶格陣歹 1及2埠記憶格陣歹12之記憶格陣列構成設為n(行）xm(列），.Ϊ行第1谭之讀出動作時，將讀出控制輸入信號RE 口又：S月匕狀悲，當言買出控制輸入信號刷成為致能狀態時，介g ^電路31接受位址輸入匯流排信號Am所對應行位址的行库馬态16，係將n位元之第j埠用字元線wu<n—丨· 〇〉二：用字元線WL1<1>(…—丨之任—者)選繼^ 如此則被設為活化狀態之第！埠用字元線wu 車。己隐格陣列U之選擇記憶格msiQ〜msim及2琿記憶格陣列 200410397 12之選擇記憶格之各NMOS電晶體Q11及Q12成為 ON狀態，各選擇記憶袼之記憶内容被傳送至對應之第丨埠用位元線對BL1、3ΖΪ及第1埠用位元線對BL21、瓦51。介由控制電路31接受位址輸入匯流排信號AD丨所對應列位址的列選擇器21及22分別由m條第1埠用位元線對Bu、万石及第1埠用位元線對BL21、m選擇各4組之位元線對，由内部感測放大器施予感測、放大，以資料輸出入匯流排信號DI〇n<7 : 4>及資料輸出入匯流排信號DI〇12 < 3 : 〇>作為8位元讀出資料予以輸出。執行第1埠之寫入動作時，將寫入控制輸入信號WE1設為致能狀態，當寫入控制輸入信號WE1成為致能狀態時，介由控制電路31接受位址輸入匯流排信號Am所對應行位址的行解碼器 16,係將n位元之第！埠用字元線wLKn—丨·· 〇>之狀Β 0 如此則被設為活化狀態之第丨埠料元線WLl所連接之 "皁圮憶格陣歹"i之選擇記憶格_〇〜咖如及2埠記憶格陣列選擇ΐ憶格mdl〇〜mdlm之各NM0S電晶體Q11及Q12成為記憶格之反相器41及42被電連接於第1谭用位兀線對B±L1、豇1及第1埠用位元線對BL2!、 D101 Γ<7將ϋ -外：之寫入資料作為資料輸出入匯流排信號 =及:及貧料輸出入匯流排信一<3:。>傳送至列應列Si的;;=址輸入匯流排信號AD1所對 -及第1埠用位Λ m ^條第1璋用位元線對B L1、 -t-窝入資料1Λ 、勘選擇各4組之位元線對，將上告執行第2 L 進行上述寫入資料之寫入。 I之讀出動作時，將讀出控制輸人信號RE2設為 200410397 致能狀態，當讀出控制輸入信號RE2成為致能狀態時，介由控制電路32接受位址輸入匯流排信號AD2所對應行位址的行解碼器 17，係將η位元之第2埠用字元線WL2<n — 1 : 0>之中之1個第 2埠用字元線WL2 (i= 0〜η — 1之任一者）選擇性設為活化狀態。如此則被設為活化狀態之第2埠用字元線WL2所連接之 2埠記憶格陣列12之選擇記憶格mdiO〜mdim之各NMOS電晶體 Q21及Q22成為ON狀態，各選擇記憶格之記憶内容被傳送至對應之第2埠用位元線對BL22、瓦万。介由控制電路32接受位址輸入匯流排信號AD2所對應列位址的列選擇器23分別由m條第2埠用位元線對BL22、瓦豆選擇 · 各4組之位元線對，由内部感測放大器施予感測、放大，以資料輸出入匯流排信號DI02<3 : 0>作為4位元讀出資料予以輸出。之後，執行第2埠之寫入動作時，將寫入控制輸入信號WE2 設為致能狀態，當寫入控制輸入信號WE2成為致能狀態時，介由控制電路32接受位址輸入匯流排信號AD2所對應行位址的行解、碼器17，係將η位元之第2埠用字元線WL2<n— 1 : 0>之中之1 個第2埠用字元線WL2選擇性設為活化狀態。如此則被設為活化狀態之第2埠用字元線WL2K連接之 2淳記憶格陣列12之選擇記憶格mdiO〜mdim之各NMOS電晶體 _ Q21及Q22成為ON狀態，各選擇記憶格之反相器41及42被電連接於第2埠用位元線對BL22、瓦豆。同時將來自外部之寫入資料作為資料輸出入匯流排信號 DI02<3 : 0>傳送至列選擇器23。之後，介由控制電路32接受位址輸入匯流排信號AD2所對應列位址的列選擇器23分別由m條第2淳用位元線對BL22、_ 選擇4組之位元線對，將上述寫入資料供至選擇之位元線對，將選擇之位元線對驅動為“L“或“H“。結果，可對選擇記憶格進行上述寫入資料之寫入。 11 200410397 如上述說明，陣列12，進行以元資料之讀寫。可由第1埠對1埠記憶格陣列11及2埠記憶格 4位元單位分割為上位及下位被保持之總計8位元資料之2/阜對2埠記憶格陣列12，進行保持之下位4位 I貝Ϊ。此時，上位4位元資料全部未被存取。位次ΐ!實施形態之半導體記憶裝置’可將8位元長度單割為4位元單位，可存取分割之下位4位元單位 ί要求進行讀=可由第1及第2料以絲’可依資'料分割存 4 4如上述’於第1實施形態，藉由1個行解碼器16可同時控制

構成記憶格之1槔記憶格陣列11及2埠記憶格陣列 ^ = 得同時能存取不同構造之單埠記憶格及2谭記憶格的早日日片構成之半導體記憶裝置。又if1埠記憶格以2埠記憶格替換之構成亦可達成和第i 广形料效之動作，但和此情況下比較，上位4位元以工璋記憶格構成故而可達成面積縮小，可削減於第2埠不必存取之上位4 位兀控制電路及列選擇器等，可達成佈局面積之縮小。因電路規模縮小，可達成動作及待機時之消費電力之降低。 (佈局構成） ^

圖3及圖4為i埠記憶格陣歹u之單埠記憶格⑽之佈局構成说明，。圖3主要為第i紹配線層下之佈局構成之平面說明圖。圖4為第2鋁配線層上之佈局構成之平面說明圖。又’圖2所不反相41為由PMOS電晶體pi及麵〇s電晶體N1構成（CM0S反相器，反相器42為由pM〇s電晶體p2及 NMOS電晶體N2構成之CMOS反相器。如圖3所示，PMOS電晶體pi、P2形成於N井區域NW内， NMOS電晶體N1及NM0S電晶體Qu形成於p井區域pw卜 NMOS電晶體N2及NM0S電晶體Q12形成於p井區域pw〇内。 P井區域PW0與P井區域PW1夾持N井區域NW各形成於相反 12 200410397 側。於N井區域NW内，藉由橫斷P+擴散區域FLP1上之多晶矽配線PL1構成PMOS電晶體P1，藉由橫斷P+擴散區域FLP2上之多晶矽配線PL2構成PMOS電晶體P2。於P井區域PW1内，藉由橫斷N+擴散區域FLN1上之多晶矽配線PL1構成NMOS電晶體N1，藉由橫斷N+擴散區域FLQ11上之多晶矽配線PL11構成NMOS電晶體Q11。又，多晶矽配線PL1 係由N井區域NW至P井區域PW1被形成，因而作為NMOS電晶體N1及PMOS電晶體P1之閘極被共用。於P井區域PW0内，藉由橫斷N+擴散區域FLN2上之多晶矽配線PL2構成NMOS電晶體N2,藉由橫斷N+擴散區域FLQ12上馨之多晶矽配線PL12構成NMOS電晶體Q12。又，多晶矽配線PL2 係由N井區域NW至P井區域PW0被形成，因而作為NMOS電晶體N2及PMOS電晶體P2之閘極被共用。又，多晶矽配線PL1及多晶矽配線PL12形成於同一直線上，多晶矽配線PL2及多晶矽配線PL11形成於同一直線上，擴散區域、 FLP1、FLN1及FLQ12以大略同一形狀配置於同一直線上，擴散區域FLP2、FLN2及FLQ11以大略同一形狀配置於同一直線上。結果，PMOS電晶體PI、NMOS電晶體N1及NMOS電晶體 Q12可沿同一直線上形成，PMOS電晶體P2、NMOS電晶體N2 ^ 及NMOS電晶體Q11可沿同一直線上形成，因而單珲記憶格MS 之格高度HC1可設為相當於2電晶體分，又，本說明書中，格高度係指佈局構成上之位元線形成方向（圖中縱向）之形成長度。上述P+擴散區域FLP1、FLP2藉由植入P型雜質、擴散而得。 N+擴散區域FLN1、FLN2、FLQ11、FLQ12藉由植入N型雜質、擴散而得。又，於圖3說明中，各擴散區域對於多晶矽配線，係以圖中上方某一區域為一方區域，以下方某一區域為另一方區域說明之。於P井區域PW1，N+擴散區域FLN1之一側區域上之接地配 13 200410397 線LG1 (第1層鋁配線），係介由擴散接觸孔CH連接於N+擴散區域FLN1。多晶矽配線PL11則介由閘極接觸孔GC電連接於字元線1WL1 (第1層鋁配線），N+擴散區域FLQ11之另一側區域上之位元線1BL1 (第1層鋁配線）則介由擴散接觸孔CH電連接於 N+擴散區域FLQ11之另一側區域上。又，擴散接觸孔CH係指擴散區域與第1層鋁配線間之接觸孔，閘極接觸孔GC係指多晶矽配線與第1層配線間之接觸孔。於N井區域NW，擴散區域FLP1之一側區域上之電源配線 LV1(第1層鋁配線），係介由擴散接觸孔CH連接於擴散區域FLP1 之一側區域。P+擴散區域FLP2之另一側區域上之電源配線LV1 則介由擴散接觸孔CH電連接於P+擴散區域FLP2之另一側區域。鲁於P井區域PW0，擴散區域FLQ12之一側區域上之反轉位元線5ΖΪ (第1層鋁配線），係介由擴散接觸孔CH連接於擴散區域 FLQ1之一側區域上。多晶矽配線PL12上之字元線1WL1則介由閘極接觸孔GC電連接於多晶矽配線PL12。擴散區域FLN2之另一側區域上之接地配線LG1則介由擴散接觸孔CH電連接於擴散、區域FLN2之另一側區域上。由N+擴散區域FLN1之另一側區域上延伸至P+擴散區域 FLP1之另一側區域上形成之第1層鋁配線之鋁配線AL11，係介由擴散接觸孔CH電連接於N+擴散區域FLN1之一側區域。經由 _ P+擴散區域FLP1之另一側區域至多晶矽配線PL2形成之共通接觸孔SC，鋁配線AL11電連接於P +擴散區域FLP1之另一側區域及多晶石夕配線PL2。由擴散區域FLN2之一側區域上延伸至P+擴散區域FLP2之一側區域上形成之第1層鋁配線之鋁配線AL12,係介由擴散接觸孔CH電連接於擴散區域FLN2之一側區域。經由P+擴散區域FLP2 之一側區域至多晶矽配線PL1形成之共通接觸孔SC，鋁配線AL12 電連接於P+擴散區域FLP2之一側區域及多晶矽配線PL1。如圖4所示，接地配線LG2(第2層鋁配線）介由貫穿孔VH1 14 200410397 電連接於下方之接地配線LGl (未圖示）。電源配線LV2 (第2層鋁配線）介由貫穿孔VH1電連接於下方之電源配線LV1(未圖示）。字元線2WL1 (第2層鋁配線）介由貫穿孔VH1電連接於字元線1WL1，字元線3WL1 (第3層鋁配線）介由貫穿孔VH2電連接於字元線2WL1。藉由彼等之字元線1WL1〜字元線3WL1構成圖1及2之第1埠用字元線WL1。字元線3WL1橫斷P井區域PWO、PW1及N井區域NW而形成。貫穿孔VH1為第1層配線、第2層鋁配線間之連接用，貫穿孔VH2為第2層配線、第3層鋁配線間之連接用之貫穿孔。位元線2BL1 (第2層鋁配線）介由貫穿孔VH1電連接於下方之位元線1BL1 (未圖示），反轉位元線豆万（第2層鋁配線）介 _ 由貫穿孔VH1電連接於下方之反轉位元線Ϊ^Ζΐ (未圖示）。藉由位元線2BL1、位元線1BL1及反轉位元線5ZI、反轉位元線ΪΜ構成圖1及圖2之第1埠用位元線對BL1、5ΖΪ。位元線2BL1、_、接地配線LG2及電源配線LV2，係分別於P井區域PW1、PW0及N井區域NW上，於圖中縱向互為並行 . 形成。圖3及圖4為2埠記憶格陣列12之2埠記憶格MD之佈局構成說明圖。圖5主要為第1鋁配線層下之佈局構成之平面說明圖。圖6為第2鋁配線層上之佈局構成之平面說明圖。又，圖2所示反相器4]為由PMOS電晶體P1及NMOS電晶體N1構成之CMOS反相器，反相器42為由PMOS電晶體P2及 NMOS電晶體N2構成之CMOS反相器。如圖5所示，PMOS電晶體PI、P2形成於N井區域NW内， NMOS電晶體N1及NMOS電晶體Q21及Q22形成於p井區域PW1 内，NMOS電晶體N2及NMOS電晶體Q11及Qi2形成於p井區域PW0内。p井區域PW0與P井區域PW1失持N井區域NW各形成於相反側。於N井區域NW内，藉由橫斷P+擴散區域FLP1上之多晶石夕 15 200410397 配線PL1構成PMOS電晶體P卜藉由橫斷P+擴散區域FLP2上之多晶矽配線PL2構成PMOS電晶體P2。於P井區域PW0内，藉由橫斷N+擴散區域FLN1上之多晶矽配線PL1構成NMOS電晶體N卜藉由橫斷N+擴散區域FLQ11及 FLQ12之多晶矽配線PL10構成NMOS電晶體QU及Q12。又，多晶矽配線PL1係由N井區域NW至P井區域PW1被形成，因而作為NMOS電晶體N1及PMOS電晶體P1之閘極被共用，吝曰 ^曰曰矽配線PL10作為NMOS電晶體Q11及Q12之閘極被共用。於P井區域PW1内，藉由橫斷N+擴散區域FLN2上之多晶石夕配線PL2構成NMOS電晶體N2,藉由橫斷N+擴散區域FLQ21及 FLQ22之多晶矽配線PL20分別構成NMOS電晶體Q21及如2。又，多晶矽配線PL2係由N井區域NW至P井區域PW0被形成，因而作為NMOS電晶體N2及PMOS電晶體P2之閘極被共用，多晶矽配線PL20作為NMOS電晶體Q21及Q22之閘極被共用。又，多晶矽配線PL1及多晶矽配線PL20形成於同一直線上，多晶矽配線PL2及多晶矽配線PL10形成於同一直線上，擴散區域 FLP1、FLN1、FLQ21及FLQ22配置於同一直線上，擴散區域FLP2、 FLN2、FLQ11及FLQ12配置於同一直線上。結果，PMOS電晶體Pl、NMOS電晶體Nl、Q21及Q22可沿同一直線上形成，PMOS電晶體P2、NMOS電晶體N2、Q11及 Q12可沿同一直線上形成，因而2埠記憶格MD之格高度HC2，和單埠記憶格MS同樣可設為相當於2電晶體分（HC2= HC1 )。上述P+擴散區域FLP1、FLP2藉由植入p型雜質、擴散而得。 N+擴散區域 FLN1、FLN2、FLQ11、FLQ12、FLQ21 及 FLQ22 藉由植入N型雜質、擴散而得。又，於圖5說明中，各擴散區域對於多晶矽配線，係以圖中上方某一區域為一方區域，以下方某一區域為另 '一方區域說明之。於P井區域PW0，N+擴散區域FLN1之一側區域上之接地配線LG1，係介由擴散接觸孔CH連接於N+擴散區域FLN1之一側 16 200410397 區域。多晶矽配線PL10則介由閘極接觸孔GC電連接於字元線 1WL1，擴散區域FLQ11之另一側區域上之位元線1BL21 (第1 層鋁配線）則介由擴散接觸孔CH電連接於擴散區域FLQ11之另一側區域，擴散區域FLQ12之另一側區域上之反轉位元線ΐϋί(第 1層鋁配線）則介由擴散接觸孔CH電連接於擴散區域FLQ12之另一側區域。又，經由Ν+擴散區域FLQ11之一側區域至多晶矽配線PL1 形成之共通接觸孔SC，多晶矽配線PL1與Ν+擴散區域FLQ12之一側區域被電連接。於Ν井區域NW，擴散區域FLP1之一側區域上之電源配線 LV1，係介由擴散接觸孔CH連接於擴散區域FLP1之一側區域。Ρ +擴散區域FLP2之另一側區域上之電源配線LV1則介由擴散接觸孔CH電連接於Ρ+擴散區域FLP2之另一側區域。於Ρ井區域PW1，擴散區域FLQ21之一側區域上之位元線 1BL22 (第1層鋁配線），係介由擴散接觸孔CH連接於擴散區域 FLQ21之一側區域，擴散區域FLQ22之一側區域上之反轉位元線 IBL22 (第1層鋁配線），係介由擴散接觸孔CH連接於擴散區域 FLQ22之一側區域。多晶矽配線PL20上之字元線1WL2 (第1層鋁配線）介由閘極接觸孔GC電連接於多晶矽配線PL20，擴散區域FLN2之另一側區域上之接地配線LG1介由擴散接觸孔CH電連接於擴散區域 FLN2之另一側區域。由擴散區域FLN1之另一側區域上延伸至Ρ+擴散區域FLP1 之另一側區域上形成之第1層鋁配線之鋁配線AL11，係介由擴散接觸孔CH電連接於Ν+擴散區域FLN1之一側區域。經由Ρ+擴散區域FLP1之另一側區域至多晶矽配線PL2形成之共通接觸孔 SC，鋁配線AL11電連接於Ρ+擴散區域FLP1之另一側區域及多晶矽配線PL2。由擴散區域FLN2之一側區域上延伸至Ρ+擴散區域FLP2之 17 c r 〇 200410397 側£域上形成之第1層叙配線之铭配線AL12，係介由擴散接觸孔CH電連接於擴散區域f?LN2之一側區域。經由P +擴散區域FLP2 之一側區域至多晶石夕配線PL 1形成之共通接觸孔sc，鋁配線AL12 電連接於P+擴散區域FLP2之一側區域及多晶矽配線pli。如圖6所示，接地配線LG2介由貫穿孔VH1電連接於下方之接地配線LG1 (未圖示）。電源配線LV2介由貫穿孔VH1電連接於下方之電源配線LV1 (未圖示）。字元線2WL1介由貫穿孔VH1電連接於字元線1WL1 (未圖示），字元線3WL1介由貫穿孔VH2電連接於字元線2WL1。藉由彼等之字元線1WL1〜字元線3WL1構成圖1及2之第1埠用字元線 WL1。字元線2WL2 (第2層鋁配線）介由貫穿孔VH1電連接於字元線1WL2 (未圖示），字元線3WL2 (第3層鋁配線）介由貫穿孔VH2電連接於字元線2WL2。藉由彼等之字元線1WL2〜字元線3 WL2構成圖1及2之第2埠用字元線WL2。字元線3WL1及3WL2橫斷P井區域PWO、PW1及N井區域 NW而形成。位元線2BL21 (第2層鋁配線）介由貫穿孔VH1電連接於下方之位元線1BL21 (未圖示），反轉位元線2BL21 (第2層鋁配線）介由貫穿孔VH1電連接於下方之反轉位元線1见21 (未圖示）。位元線2BL22 (第2層鋁配線）介由貫穿孔VH1電連接於下方之位元線1BL22 (未圖示），反轉位元線2BL22 (第2層鋁配線）介由貫穿孔VH1電連接於下方之反轉位元線1也22 (未圖示）。藉由位元線2BL21、位元線1BL21及、反轉位元線、反轉位元線1见21構成圖1及圖2之第1埠用位元線對BL21、及瓦^1。藉由位元線2BL22、位元線1BL22及、反轉位元線2BL22、反轉位元線1见22構成圖1及圖2之第2埠用位元線對BL22、及互^。

位元線2BL21、获函、位元線2BL22、、接地配線LG2 及電源配線LV2，係分別於ρ井區域pw 1、PW0及Ν井區域NW 18 200410397 上，於圖中縱向互為並行形成。圖7為1埠記憶格陣列丨1及2埠記憶格陣列12之接面附近之單埠記憶袼MS及2埠記憶袼MD之佈局構成說明圖。圖7主要為第1層鋁配線下方之佈局構成之平面說明圖。、如圖不，藉由將單埠記憶格MS及2埠記憶格MD之格高度 δ又為同一（HC1 = HC2 )，則不必設置間隔物等無用之區域，可以將單埠記憶格MS與2埠記憶格MD鄰接配置，此時如圖7所示，使接面線39上之某一字元線1WL1及閘極接觸孔及貫穿孔 VH1 (未圖示）共用。 (第2實施形態）圖8為本發明第2實施形態之半導體記憶裝置之構成方塊修，第2貝施形悲之半導體記憶裝置，係使用1埠記憶格構成之 Z憶區塊6G (第1記憶格陣列）及2埠記憶格構成之記憶區塊7() (第2記憶格陣列），實現丨晶片之半導體記憶裝置。如圖示由獨立設置之記憶區塊6〇及7〇之組合予以實現。記，區，60由1埠記憶格陣列61，行解碼器62、控制電路63及列選，器64構成。於丨埠記憶格陣列61設置第丨埠用字元線wli (第1字元線），於2埠記憶格陣列71設第i璋用字 (第2字元線)及第2埠用字元線則（第3字元線 •控制電路63，係接受位址輸入匯流排信號Am，在讀出控制以㈣处1 &寫人㈣輸人信號WE1之時序控制下，將行二止_ 供至行解碼器62，將列位址供至列選擇器64。行解碼器62 (第} 行解碼器（之一）），係依行位址將複數第丨埠用字元線wu之豆 t任一者選擇性設為活化狀態。〃列選擇器=，係依控制電路6 3之列位址，由複數第i蜂用位 :線對BLU—而選擇相當於4位元分，介由選擇之第“車 =uB<U7、·· 憶格陣列61進行資料輸出入匯流排信號另外，記憶區塊70由2埠記憶格陣列7卜第i埠用周邊電路 19 200410397 (行解碼器72(第！行解碼g (之2)))、控制電心 74及第2埠用周邊電路（行解碼器75 (第2行 ;=擇益路76及列選擇器77構成。於埠記憶格陣列“第）皇控制電線字元線），於2淳記憶格陣列71設第=== WL21 (弟2字兀線）及第2蟑用字元線WU2 (第3字、· 控制電路73，係接受位址輸人匯流排信號仏卜在出輸入信號RE1及寫入控制輸入信號刪之時序控制下 : 供至行解碼器72，將列位址供至列選擇器％。行解 =將複數第丨璋用字元線則之其中任一“性設：列選擇器74,係依控制電路73之列位址，由複元線對助、—選擇相當於4位元分，介由選擇之兀線對BL21、5Z21對2埠記憶格陣列71進行資料信號刪id〉之輸出^ 進仃^輸出人匯流排控制電路76’係接受位址輸人隨排信號趣， ==27及5寫:罐入信號體之時序控制下，將行:址仏至仃解碼态乃，將列位址供至列選擇器77 元線;:Ϊ f2 2器7 二 T⑽電路7 6之列位址，由複數第2蟑用位 3擇相當於4位元分，介由選擇之第2蜂用位 =<3 陣…^ 入區:機Ϊ等之列選擇器“、74及77具有感測放大器機能及寫『ii第：實施形態之半導體記憶裝置之動作，除將第1實施 :二之错由行解碼器16對1埠記憶格陣列11及2埠記憶格 1 Λ 時控制，替換為藉由2個行解碼器62及72對1淳陣列61及2埠記憶格陣列71進行之同時控制以外，基本 20 200410397 上和第1實施形態之動作同樣。因此，第2實施形態之半導體記憶裝置，可由第丨埠，依位址輸入匯流排信號AD1對1埠記憶格陣列61及2埠記憶格陣列 71，進行U 4位元單位分割為上位及下位被保持之總彳^位元資料之讀寫。又’可由第2槔，依位址輸人匯流排信號則對2埠記憶格陣列71保持之下位4位元資料進行讀寫。此時，上位惊元資料令都失姑在敌。链禾H卿狀半導社„置，可將8位元長度單位存取之資料分割為4位元單位，可存取分割之下位4位資料，下位4位元可由第1及第2瑝早六w 取要求進行讀寫。㈣2料叫取’可依資料分割存如上，，於第2實施形態，藉由行解碼器62及63，依同一位址輸入匯&排信號細，可同時控制將記憶區塊6〇與記憶 =予二Γ二之二同，構/之1埠記憶格陣列61及2 4記憶二列的單Λ 日取1埠記餘_ 61及2埠記憶格陣列 71的早日日片構成之半導體記憶裝置。第2實施形態之半導體V陰壯圮情梦詈…士 Λ 和第1實施形態之半導體。己〖思衷置比較時，丨埠記憶格陣列61 丁矛菔埠用字元線WL1及WL21俜八『山阜。己隐才口陣列71之第！叹WLZi係分別精由行解哭動，因此具有抑制字元線電嗲以驅效果。取仂彳1起之彳自唬傳达延遲之增加之 61 ^ 62 ^72 1 久/早。己阸格陣列71個別位於最平夕j 較第丨實施形態之行解碼器置處^^止之距離，係短’因此具有抑制字元線電阻成份弓各止之距離為效果。风仂w起之#唬傳送延遲之增加之另外圖1之第1實施形離可削減1個行解碼器： ’和圖8之構成比較時，及U電路數（圖1均為2個，圖8均為3

21 200410397 個），更能提升集積度。 (第3實施形態）圖9為本發明第3實施形態之半導體記憶裝置之構成方塊圖。如圖示，將其間夾持行解碼器18 (第丨行解碼器）之丨埠記憶格陣列11L (第1記憶格陣列）與2埠記憶袼陣列l2R (第2 ^ 憶格陣列）於1晶片上混合構成記憶區塊。於1埠記憶格陣列設置第1埠用字元線WL1L(帛i字元線），於2蜂記憶格陣列· =弟1相字元線WL1R(第2字元線）及第2槔用字 L2 (第3字元綠）。

行解碼器18驅動第1埠用字元線WUL& WUR使同一行成為共通之活化狀態’其他構成則和圖！之第i實施形態同樣。如上述於第3實施形態中，設於丨埠記憶格陣列ul及2 之第！埠用字元線wl1MWUr之活化狀態之控制，由佈局配置Si埠記憶格陣列瓜與2痒記憶格陣列⑽ 間之行解碼器18依行單位共通進行。圖1〇為圖9之行解碼器18之内部構成之說明圖。如圖示，行解碼h 18具有解碼n電路18a，依介由控制電路3()獲得之位址輸入匯流排信號AD1，將最終段邏輯閘極群&之輸出線 >〜OL<n—1>之其中任一者選擇性設為H位準。

輸出線OL<〇>〜OL<n—接於驅動器drl<〇>〜drl <n—1>之輪入部之同時’接於驅動器drr<〇〉〜DRL<n—】 >之輸入部。驅動器驅動wlil<〇〉〜WL1L<n—1；>，驅動 11 DRR<〇> 〜DRR<n—1：> 驅動 WL1R <°^二二111<11—I〉。因此，同—行之第1槔用字元線wlil [上;R<1>藉由共通之輸出線〇L被共通設為選擇狀怨C Η位準）。二匕構1之第3實施形態之半導體記憶裝置，除第^實施形態之效果以外，另可達成以下效果。第3實鈀形怨之半導體記憶裝置，和第^實施形態之半導體 22 200410397 ，丨璋記憶格陣列11L及2蟑記憶格陣列i2R之第二車用子讀WL1L及WL1R係各別被驅動，因此具有抑制字兀線電阻成份引起之信號傳送延遲之增加之第丨效果。甜雜又實施形態之行解碼器18起至最遠位置處記憶格止之離’純弟1貫施形態之行解碼器16起至最遠位置處記憶格止之距離為紐，因此具有抑制字元線電阻成份引起之信號傳送之增加之第2效果。又’於第3實施形態，雖於i埠記憶格陣列此及2璋記憶格陣列12R分別設置第丨埠用字元線和[及wur，仲第！ f施形態1同樣，作為i槔記憶格陣列也及2蟑記憶格陣列⑽ ::用之共通字元線，係依行單位設置i條第i埠用字元線肌卜 =由共通驅動器予㈣動之構成，因此具有抑制字元線電阻成份引起之信號傳送延遲之增加之第2效果。 (第4實施形態） (全體構成）圖11為為本發明第4實施形態之半導體記憶裝置之構成方塊圖0 如圖示，將Η車記憶格陣歹與虛擬（CAM: c〇n細 Addressable Memwy)記憶格陣列13 (第2記憶格陣列）於i晶片^混合構成記憶區塊。亦即，於丨埠記憶格陣列1丨設置第i埠用子元線WL1 (第1字元線（共通字元線）），於CAM記憶格陣列、13^置第1谭用字元線WL1 (帛2字元線（共通字元線））及作為第2埠之匹配線ML (第3字元線）。行解碼器16、控制電路31、列選擇器21及22係和第丨實施形態同樣，故省略其說明。控制電路33’係在位址比較控制輸入信號ME之時序控制下，控制驅動電路26及一致檢測電路27之動作。驅動電路26,係於控制電路33之控制下進行資料比較檢索，對CAM記憶格陣列13輸入與m條檢索線對SL、-相當之資料 23 200410397 輸入信號DH<m— 1 : 0>，亦即輸入1行分之期待值資料。一致檢測電路27,係於控制電路33之控制下進行資料比較檢索時’依CAM記憶格陣列13之複數匹配線ML之信號值，輸出匹配輸出資料MO及位元輸出資料BO。 (記憶格構成）圖12為1埠記憶格陣列丨丨及CAM記憶格陣列13之記憶格陣列之構造電路圖。又，圖中為方便說明僅表示2X2構造之記憶格’但並非代表實際記憶格陣列之尺寸（矩陣狀記憶格配置）。 1埠記憶格陣列11之構成係和圖1之第1實施形態之構成同樣，故省略說明。另外，CAM記憶格陣列13由記憶格mc〇〇、記憶格mcOl，記參憶格mclO、及記憶格mcll構成。記憶格mcOO〜mcll分別由：交叉連接之反相器41及42，及一側電極接於反相器41之輸入的NMOS電晶體Q11，及一側電極接於反相器42之輸入的NMOS電晶體Q12及NMOS電晶體Q23 〜Q26構成。、閘極分別接於反相器42及41之輸入的NMOS電晶體Q23及 Q24，其互相之一側電極接於連接點N23，連接點n23之閘極共通連接之NMOS電晶體Q25及Q26之一側電極為接地。同一行之記憶格mcOO及mc〇i中，nm〇S電晶體Q11及Q12 _ 之閘極共通連接於第1埠用字元線WL1<〇>，NM〇s電晶體q25 及Q26之閘極共通連接於匹配線ML<〇>。同一行之記憶格mclO及mcU中，nm〇S電晶體Q11及Q12 之閘極共通連接於第1埠用字元線WL1< 1;>，NM〇S電晶體q25 及Q26之閘極共通連接於匹配線]^[<1>。同一列之吕己憶格mc00及mcl〇被同時設於第1埠用位元線對 BL21<0>、见21<0>之間，於彼等之記憶格mc〇〇及mcl〇中， NMOS電晶體Qii之另一電極電連接於第1埠用位元線bl21<〇 >，>iMOS電晶體Q12之另—電極電連接於第丨埠用反轉位元線 24 200410397 5L21 < 0> 〇又，記憶格mcOO及mclO被同時設於檢索線對SL<0>、亙 <0>之間，於彼等之記憶格mcOO及mci〇中，NMOS電晶體Q23 之另一電極電連接於檢索線SL<0>，NMOS電晶體Q24之另一電極電連接於反轉檢索線亙<0>。同一列之記憶格mcOl及mcll被同時設於第1埠用位元線對 BL21 < 1 >、见21 < 1 >之間’於彼等之記憶格mcO 1及me 11中， NMOS電晶體Q11之另一電極電連接於第1埠用位元線BL21 < 1 >，NMOS電晶體Q12之另一電極電連接於第1埠用反轉位元線 JL2\ < 1 >。又，記憶格mcOl及mcll被同時設於檢索線對SL< 1>、亙< 1>之間，於彼等之記憶格mc〇l及mcll中，NMOS電晶體Q23 之另一電極電連接於檢索線SL< 1>，NMOS電晶體Q24之另一電極電連接於反轉檢索線;^<2>。匹配線ML<〇>& ML<1>分別由驅動器55及50 (—般為内藏於一致檢測電路27 (未圖示））放大。 (動作）以下參照圖11及12說明使用第2璋之資料比較檢索動作。又’第1埠之讀出/寫入動作，除以CAM記憶格陣列13替換2 埠記憶格陣列12以外均和第丨實施形態同樣故省略其說明。以下說明第2埠之資料比較檢索動作，又，說明方便上將1 埠記憶格陣列U及CAM記憶格陣列13之記憶格陣列構成設為η (行）Xm (列）二 2Χ2。執行第2埠之資料比較檢索動作時，對全匹配線ML<〇>及 ML+< 1 >預充電為H位準後，將比較控制輸入信號設為致能。同=’以外部之期待值資料作為資料輸入信號DI2< 1 : 〇>供至驅動電路26。因此，全匹配線ML<0>& ML<1>被設為選擇狀態。驅動電路，係依資料輸入信號DI2< 1 : 〇>分別將檢索線對SL<〇>、见<0>及SL<1>、亙<1>驅動為“η“或“L“。結 25 200410397 果，對CAM記憶格陣列13之全記憶格mcOO〜mcll可進行上述期待值資料與記憶資料之比較。以下說明比較動作之詳細。對檢索線對SL<0>、亙<0>，考慮期待值資料被賦與“1“（檢索線對SL<0>、亙<0>被賦與之情況。此情況下，若記憶格mcOO之記憶内容為“1“（反相器41之輸出為“L “，反相器42之輸出為“H“），貝ij NMOS電晶體Q23成為 OFF狀態，NMOS電晶體Q24成為ON狀態，“L“被傳送至連接點 N23。結果，NMOS電晶體Q25及Q26維持OFF狀態，匹配線 ML<0> 維持“H“（一致）。另外，若記憶格mcOO之記憶内容為“0“（反相器41之輸出為 “H“，反相器42之輸出為“L“），則NMOS電晶體Q23成為ON狀態，NMOS電晶體Q24成為OFF狀態，“H‘‘被傳送至連接點N23。結果，NMOS電晶體Q25及Q26成ON狀態，匹配線ML<0>成為“L“（不一致）。同樣之比較動作亦於檢索線對SL<0>、亙<0>間設置之記憶格mclO與匹配線ML< 1>之間，以及檢索線對SL< 1>、亙< 1 >之間設置之記憶格mcO 1及記憶格me 11與匹配線ML < 0 >及 ML < 1 >之間被進行。因此，記憶格mcOO及記憶格mcO 1雙方之比較結果一致時，匹配線ML < 0 >成為“H“，一方之比較結果不一致時匹配線ML < 0>成為“L“。同樣地，記憶格mclO及記憶格mcll雙方之比較結果一致時，匹配線ML < 1 >成為“H“，一方之比較結果不一致時匹配線 ML< 1> 成為“L“。由匹配線ML< 0>及匹配線ML< 1 >獲得之信號分別由驅動器55及56放大，經由一致檢測電路27 (未圖示於圖12)，全匹配線ML之信號作為2位元之匹配輸出資料MO輸出之同時，全匹配線ML之信號之邏輯積作為1位元之位元輸出資料BO被輸 26 200410397 出。亦即，全匹配線ML為“H“（一致）時，位元輸出資料BO成為“H“。以外時位元輸出資料B0成為“L‘‘。如上述說明，可由第1埠對1埠記憶格陣列11及CAM記憶格陣列13，進行以4位元單位分割為上位及下位被保持之總計8 位元資料之讀寫。又，可由第2埠對CAM記憶格陣列13，進行保持之下位4 位元資料之讀寫。此時，上位4位元資料全部未被存取。結果，第4實施形態之半導體記憶裝置，可將8位元長度單位存取之資料分割為4位元單位，可存取（比較動作）分割之下位4位元單位資料。 (佈局構成）圖13為CAM記憶格陣列13之詳細電路圖。如圖示，反相器 41為由PMOS電晶體P1及NMOS電晶體N1構成之CMOS反相器構成，反相器42為由PMOS電晶體P2及NMOS電晶體N2構成之CMOS反相器構成。其他構成，除字元線WL，位元線對BL、瓦，匹配線ML，檢索線對SL、亙為一般化之點以外均和圖12之記憶格mcOO之構成相同。圖14〜16為CAM記憶格陣列之佈局構成說明圖。圖14為全部層之佈局構成之平面說明圖。圖15主要為第1鋁配線層下之佈局構成之平面說明圖。圖16為第2鋁配線層上之佈局構成之平面說明圖。又，為圖示觀看方便而將符號之一部分圖示予以省略。如圖15所示，PMOS電晶體PI、P2形成於N井區域NW内， NMOS電晶體N1及NMOS電晶體Q23及Q26形成於P井區域 PW1，NMOS電晶體N2及NMOS電晶體Q11及Q12形成於P井區域PW0内。P井區域PW0與P井區域PW1夾持N井區域NW 各形成於相反側。於N井區域NW内，藉由橫斷P+擴散區域FL110、FL101間之多晶矽配線PL1構成PMOS電晶體P1，藉由橫斷P+擴散區域 27 200410397 FL100、FL111間之多晶矽配線PL2構成PMOS電晶體P2。於P井區域PW1内，藉由橫斷N+擴散區域FL201、FL211 間及FL202、FL213間之多晶矽配線PL1構成NMOS電晶體N1 及Q23，藉由橫斷N+擴散區域FL230、213間之多晶矽配線PL2 構成NMOS電晶體Q24。又，多晶矽配線PL1係由N井區域NW 至P井區域PW1被形成，因而作為NMOS電晶體N1、Q23及PMOS 電晶體P1之閘極被共用。又，藉由橫斷N+擴散區域FL203、FL214間之多晶矽配線PL5 之上邊部PL5a構成NMOS電晶體Q25，藉由橫斷N+擴散區域 FL214、231間之多晶矽配線PL5之下邊部PL5b構成NMOS電晶體Q26。又，多晶矽配線PL5形成為二邊（PL5a、PL5b)平行設籲置之橫U字狀，於NMOS電晶體Q25、Q26間被共用。於P井區域PW0内，藉由橫斷N+擴散區域FL200、FL210 間之多晶矽配線PL2構成NMOS電晶體N2，藉由橫斷N+擴散區域FL210、FL220間及FL212、FL221間之多晶矽配線PL3分別構成NMOS電晶體Q11及Q12。又，多晶矽配線PL2係由P井區域 PW1經由N井區域NW之上而至P井區域PW0被形成，因而作為NMOS電晶體Q24、PMOS電晶體P2及NMOS電晶體N2之閘極被共用。多晶矽配線PL3作為NMOS電晶體Q11及Qi2之閘極被共用。又，多晶矽配線PL1、多晶矽配線PL3及多晶矽配線PL5之 · 上邊部PL5a形成於同一直線上，多晶矽配線PL2及多晶矽配線 PL5之下邊部PL5b形成於同一直線上。結果，PMOS 電晶體 PI、NMOS 電晶體 Nl、Qli、Qi2、Q23 及Q25可沿同一直線上形成，PMOS電晶體P2、NMOS電晶體 N2、Q24及Q26可沿同一直線上形成，因而CAM記憶格MC之格高度CHC，和單埠記憶格MS同樣可設為相當於2電晶體分 (CHO HC1 )。於P井區域PW0，N+擴散區域FL200上之接地配線LG1係 28 200410397 介由擴散接觸孔CH連接於擴散區域FL2〇〇。多晶石夕配線⑴ 介由閘極接觸孔GC電連接於字元線丨和，擴散區域fu2〇上之位兀線肌21則介由擴散接觸孔CH電連接於擴散區域似2〇之另-側區域上，擴散區域_上之反轉位元線接觸孔CH電連接於擴散區域扎功。田擴散又，藉由N+擴散區域FL212至多晶石夕配線pu被形成之接觸孔sc電連接多晶石夕配線PL1與N+擴散區域助2。〆、 *撼區域而’擴散區域FLl〇〇上之電源配線LV卜係介由擴政接觸孔CH連接於擴散區域⑴⑼，擴散區域此⑻卜、電源配線LV1料由擴散接觸孔c [ 於P井區域PW卜料⑽擴晶域FL10卜鉉舻綞、尨人丄汽政區或FL230上之檢索線1SL· (第i屏鋁配線），係；丨由擴散接觸孔CH連接於 ^ 域FL202上之反轉檢索複兩丨人、’、°° 。擴散區區域FL202。請脚擴散接觸孔⑶電連接於擴散由擴散區域FL213上延伸至吝曰於μ仏鋁配線之铭配線AL1〇5 :曰…、5上形成之第1層 ^ FT91.人丄係，丨由擴政接觸孔CH1電連接於垆4「域FL213，介由間極接觸孔沉 = 於擴政區擴散區域FL201上之技从㈣τ ^線PL5。

FL201 ^ 01 CH 飞以20卜擴散區域FL203上之接祕邴妗ΤΓΜ入丄地配線LG1介由擴散桩擴政&域FL231上之接俨散Eh PM接觸電連接於擴散區域此231。擴月欠£域FL214上之匹配線箓接觸孔CH電連接於擴散區域FL214。弟層紹配線）介由擴散擴散==;，灿。上延伸叫區物之擴散接觸孔CH電連層1㈣線之1呂配線八⑽，係介由至多晶石夕配線PL1幵^、汽政區域FL210。藉由擴散區域fliu 於擴散區域FUU及多==SC，配線助2電連接由P井區域PW1之擴散區域_上延伸至N井區域卿之 29 200410397 擴政區域FL110上形成之第丨層鋁配線之鋁配線AU〇3，係介由擴散接觸孔CH電連接於擴散區域FL2n。藉由擴散區域flu〇至夕晶矽配線PL2形成之共通接觸孔sc，鋁配線AU〇3電連接於擴散區域FL110及多晶矽配線pL2。如圖16所不，接地配線LG2介由貫穿孔VH1電連接於下方之接地配線LG 1 (未圖示）。電源配線LV2介由貫穿孔1電連接於下方之電源配線LV1 (未圖示）。一字_元線2WL1介由貫穿孔VH1電連接於字元線lwu (未圖示）’子元線3WL1介由貫穿孔VH2電連接於字元線2WU。藉由彼等之字元線1WL1〜字元線3WU構成圖丨丨及13之第i埠用字元線WL1。 · 一匹配線2ML介由貫穿孔VH1電連接於匹配線1ML (未圖，）’字元線3ML介由貫穿孔VH2電連接於匹配線2ML。藉由彼等之匹配線1ML〜字元線3ML構成圖Π〜圖13之第2埠用匹配線ML 〇字元線3WL1及匹配線3ML橫斷p井區域pw〇、pwi及n 井區域NW而形成。位元線2BL21介由貫穿孔vhi電連接於下方之位元線肌21 (未圖示），反轉位元線_ (第2層鋁配線）介由貫穿孔vhi 電連接於下方之反轉位元線肌21 (未圖示）。檢索線2SL (第2層鋁配線〕介由貫穿孔VH1電連接於下方鲁之檢索線1SL(未圖示），反轉檢索線流（第2層鋁配線）介由貫穿孔VH1電連接於下方之反轉檢索線应。藉由4立it線2BL21、位元線1BL21及、反轉位元線2AL21、反巧元:線画構成圖U〜圖π之第1埠用位元線對肌”、及见Ή。藉由檢索線2SL、1SL及反轉檢索線盈、函、圖u〜圖 13之檢索線對SL、亙。於反轉檢索線2见與匹配線2ML之間形成通過配線2DL (第 2層銘配線）’該通過配線2DL不與任一者配線電連接。又，該通 30 200410397 過配線2DL不一定要形成。位元線2BL21、2BL21、檢索線2SL、沉、接地配線LG2 電源配線LV2及通過配線2DL，係分別於P井區域pWl、pw〇及 N井區域NW上，於圖中縱向互為並行形成。如上述’猎由將CAM έ己憶格MC之格南度設為和單埠記憶格MS之格高度相同（HCi= CHC)，則不必設置間隔物等無用之^ 區域，可以將單埠記憶格MS與CAM記憶格MC鄰接配置，此時和圖7所示第1實施形態同樣地，可使接面線上之某一字元線 1WL1及閘極接觸孔GC及貫穿孔VH1共用。 (其他）又’取代行解碼器16，如第3實施形態所示，將和行解碼器 18相當之行解碼器配置於丨埠記憶格陣列n與CAM記憶格陣列 13之間’亦可得和第3實施形態同樣之效果。 (第5實施形態） (全體構成）圖17為本發明第5實施形態之半導體記憶裝置之構成方塊圖。如圖不，將2槔記憶格陣列14 (第i記憶格陣列）與2埠記 U才。陣列12 (第2圮憶格陣列）於！晶片上混合構成記憶區塊。亦即’於2埠記憶格陣列14設置第i埠用字元線wli (第^字元及第2料字元線WL3，於2埠記憶格陣列迫Γί 元線WL1(第2字元線（共通字元線））及第2 琿用子元線WL2 (第3字元線）。 :丁，碼$ 16、17、控制電路31、32、列選擇器21〜23係和二M ^形<%同樣，故省略說明。但是為方便說明將列選為控制之第1璋用位元線對之名稱變更為訓、_。於入路％，係接受位址輸入匯流排信號AD3，在讀出控制 ‘至二2 E3及寫入控制輸入信號WE3之時序控制下，將行位址供至仃解碼器18，將列位址供至列選擇器24。 31 200410397 行解碼器19，係依控制電路34受信之行位址驅動2埠記憶格陣列14内之複數第2埠用字元線WL3。列選擇器24，係依控制電路34之列位址，由複數第2埠用位元線對BL12、瓦行選擇相當於4位元分，介由選擇之第2埠用位元線對BL12、瓦行對2谭記憶格陣列14進行資料輸出入匯流排信號DI03<3 : 0>之輸出入。又，列選擇器24具有感測放大器（SA)機能及寫入驅動（WD) 機能。 (記憶格構成）圖18為2淳記憶格陣列14及2埠記憶格陣列12之記憶格陣列之構造電路圖。又，圖中為方便說明僅表示2X2構造之記憶格，但並非代表實際記憶格陣列之尺寸（矩陣狀記憶格配置）。又，2 埠記憶格陣列12係和圖2之第1實施形態同樣，故省略說明。 2埠記憶格陣列14由記憶格mwOO、記憶格mwOl，記憶格 mw 10、及記憶格mw 11構成。記憶格mwOO〜mw 11分別由：交叉連接之反相器41及42，及一側電極接於反相器41之輸入的NMOS電晶體Qllji2Q31，及一側電極接於反相器42之輸入的NMOS電晶體Q12及Q32構成。第2璋用字元線WL3 < 0 >及線WL3 < 1 >分別由驅動器57 及58 ( —般内藏於行解碼器19 (未圖示））驅動。同一行之記憶格mwOO及mwOl中，NMOS電晶體Q11及Q12 之閘極共通連接於第1埠用字元線WL1<0>，NMOS電晶體Q11 及Q32之閘極共通連接於第2埠用字元線WL3<0>。同一行之記憶格mwlO及mwll中，NMOS電晶體Q11及Q12 之閘極共通連接於第1埠用字元線WL1< 1>，NMOS電晶體Q11 及Q32之閘極共通連接於第2埠用字元線WL3< 1>。同一列之記憶格mwOO及mw 10被同時設於第1埠用位元線對BL11<0>、瓦11<0>之間，於彼等之記憶格mwOO及mwlO 中，NMOS電晶體Q11之另一電極電連接於第1琿用位元線BL11 32 200410397 <〇>，NMOS電晶體Q12之另一電極電連接於第丨埠用反轉位元線 5ΖΠ < 0 > 〇記^各mwOO及mwl0被同時設於第2埠用位元線對BL12 <〇>、^<〇>之間，於彼等之記憶格mw〇〇及mwi〇中，nm〇s 電晶體Q31之另一電極電連接於第2埠用位元線BLl2<〇>， NMOS電晶體Q32之另-電極電連接於第2埠用反轉位元線_ <0>。同一列之記^各mwOl及mwll被同時設於第i璋用位元線對BLUO〉、丽之間，於彼等之記憶格_〇1及丽" 中，NMOS電晶體Q11之另-電極電連接於第i蜂用位元線blu 〈匕，丽OS電晶體Q12之另一電極電連接於第i淳用反轉位元線 5Z11 < 1 >。又^t格mw〇1及mwl i被同時設於第2璋用位元線對BL12 Ο、丽之間，於彼等之記憶格mw〇l&mwU中，醒〇s 電晶體Q31之另-電極電連接於第2埠用位元線bu2<i〉， NMOS電晶體Q32之另-電極電連接於第2埠用反轉位域_ (動作）埠之讀出/寫入動作，。又，其他動作和第1 又’對2蜂記憶格陣列14之使用第2 係和2埠記憶格陣列12同樣，故省略說明實施形態相同，故省略說明。囚此貝犯π夕您之牛導體記憶裝置，藉由行可控制2埠記憶格陣列14及2μ ^ …σ 平°匕陣列12，可獲得對不同$ fe格陣列之2埠記憶格可同時存取之罩a 塞 ° 置。才仔取之早曰曰片構成之半導體記憶| (和第2實施形態之比較） …和使用2璋記憶格構成之2個記憶區塊，實現和第戈等效，半導體記憶裝置之構成比較時，可削減、個⑷7均為固’第2實施形態之應用均為4個）行解碼器及控制電路數:較 33 200410397 第2貫施形態更能提升集積度。 (佈局構成）和圖5及6所示第1實施形態之2埠記憶格陣列12之佈局構成同樣地將2埠記憶格陣列14予以佈局，則兩者記憶格之格高度可設為相同，不必設置間隔物等不必要之區域，可以將2埠記憶格陣列12與2埠記憶格陣列14鄰接配置。 (其他）又，取代行解碼器16，如第3實施形態所示，將和行解碼器 18相當之行解碼器配置於2谭記憶格陣列12與2璋記憶格陣列 14之間，亦可得和第3實施形態同樣之效果。 (第6實施形態） (全體構成）圖19為本發明第6實施形態之半導體記憶裝置之構成方塊二士圖示將1埠§己憶格陣列11與2琿記憶格陣列(第：記憶格陣列）於i晶片上混合構成記憶區塊。亦即，於障設置第i琿用字元線WL1(第i字元線（共通字元線）)、通字ί ί 丨2設置第丨埠时元線W L1 (第2字元線（與、子凡線））及弟2埠用字元線WL2 (第3字元線）。之第”碼L16、17、控制電路31、列選擇器21〜23係和圖弟1 μ施形怨同樣，故省略說明。輸入ί 日:接受位址輸入匯流排信號A d 2 ’在讀出控带址供:刪=下’將行位址供至行解碼器17，將列仿列選擇器37，係依控制電路35之列位元線對亂選擇相當於4位元分，介由選擇之對RBL·斟？檢七a 田、擇之弟2埠用位元_ 輸出入。阜格陣列36進行資料輸出信號D〇2< 3 : 〇>之又’列選擇器37具有感測放大器（SA)機能及寫入驅動⑽） 200410397 機能。 (記憶格構成）圖20為2埠記憶格陣列36之1單位之2璋記憶格38之構成電路圖。如圖所示，反相器41為由PMOS電晶體P1及NMOS電晶體 N1構成之CMOS反相器，反相器42為由PMOS電晶體P2及NMOS 電晶體N2構成之CMOS反相器。反相器41之輸入（反相器42之輸出）之節點Na介由NMOS 電晶體N3連接第1埠用位元線BL21，反相器42之輸入之節點 Nb介由NMOS電晶體N4連接第1埠用反轉位元線。NMOS 電晶體N3及N4之閘極連接第1埠用字元線WL1。 NMOS電晶體N5，其閘極接於節點Na，源極接地，汲極介由NMOS電晶體N6接於讀出位元線RBL。NMOS電晶體N6之閘極連接第2埠用字元線WL2。 (動作）以下參照圖19及20說明使用第2埠之讀出動作。又，說明方便上將2埠記憶格陣列36之記憶格陣列構成設為η (行）Xm (歹，j)。又，第1埠之讀出及寫入動作和第1實施形態相同，故省略說明。將全讀出位元線RBL預充電為“H “之後，將讀出控制輸入信號RE2設為致能狀態，當讀出控制輸入信號RE2成為致能狀態時，介由控制電路35接受位址輸入匯流排信號AD2所對應行位址的行解碼器17，係將η位元之第2埠用字元線WL2<n—1 : 0 >之中之1個第2埠用字元線WL2 ( i= 0〜η — 1之任一者）選擇性設為活化狀態。如此則被設為活化狀態之第2埠用字元線WL2所連接之2埠記憶格陣列36之選擇記憶格之各個NMOS電晶體Q21及 Q22成為ON狀態，各選擇記憶格之記憶内容被傳送至對應之讀出位元線RBL。 200410397 例如2埠記憶格38為“0“記憶（假設節點Na為“H“）時，NMOS ，晶體N5，及第2埠用字元線WL2所選擇NM〇s電晶體N6同時成為ON狀態，讀出位元線rbL被設為‘‘L‘‘。另外，當2埠記憶格38為“丨“記憶（假設節點Na為“L“）時， NMOS電晶體N5成為〇FF狀態，即使第2埠用字元線机2所選擇麵0S電晶體N6成為ON狀態時，讀出位元線rBl亦維持“H“。如此則2埠記憶格38之記憶内容介由全部讀出位元線rbl 被讀出。 )]控制電路35接文位址輸入胜河·拼TI铌AD2所對應列位址的列選擇H 37由m條讀出位元線對rbl選擇4條之讀出位το線，由内部感測放大器施予感測、放大，以資料輸出信號 D〇2<3 : G>作為4位元讀出資料予以輸出。 … 如上述說明，可由第1埠對1埠記憶格陣列丨丨及2埠記憔格 ίΐΓ之ίί以4位元單位分割為上位及下位被保持之總計8位進行：寫可1 對2埠記憶格陣列36保持之下位4位元資料進仃靖寫此％，上位4位元資料全部未被存取。結果，第6實卿態之轉體記憶裝置，可將8位 ίΓΐΓΓΓ割？4⑽r可存取分割之下位4位元單位取要求進行讀=可由弟1及弟2埠予以存取，可依資料分割存如上述’於第丨實施形態之半導體記憶裝置，藉包括不同電路構成記憶格之1埠記憶格_u及°2 皁5己憶L陣列36, 0此可獲得_能存及2埠記憶:格的單晶片構成之半導體記憶裝置早埠5己隐格 (和第2實施形態之比較）士 '第1貝知形關樣’如第2實施形態般使用1埠姉格構 2埠記憶格構成之記憶區塊，實現和第6實:开! U效之+導體記憶裝置之構成比較時，可削減丨個（圖17 = 36 200410397 2個，第2實施形態之構成均為3個）行解碼器及控制電路數，較第2實施形態更能提升集積度。 (佈局構成）圖21〜23為2埠記憶格陣列36之2埠記憶格38之佈局構成說明圖。圖21為全部層之佈局構成之平面說明圖。圖22主要為第1鋁配線層下之佈局構成之平面說明圖。圖23為第2鋁配線層上之佈局構成之平面說明圖。又，於圖21，為圖示觀看方便而將符號之一部分圖示予以省略。如圖22所示，PMOS電晶體PI、P2形成於N井區域NW内， NMOS電晶體N1及NMOS電晶體N5及N6形成於P井區域PW卜 NMOS電晶體N2及NMOS電晶體N3及N4形成於P井區域PW0 内。P井區域PW0與P井區域PW1夾持N井區域NW各形成於相反側。於N井區域NW内，藉由橫斷P+擴散區域FL110、FL101間之多晶矽配線PL1構成PMOS電晶體P1，藉由橫斷P+擴散區域 FL100、FL111間之多晶矽配線PL2構成PMOS電晶體P2。於P井區域PW1内，藉由橫斷N+擴散區域FL201、FL211 間及FL201、FL213間之多晶矽配線PL1構成NMOS電晶體N1 及N5，藉由橫斷N+擴散區域FL230、213間之多晶矽配線PL4 構成NMOS電晶體N6。又，多晶矽配線PL1係由N井區域NW 至P井區域PW1被形成，因而作為NMOS電晶體N1、N5及PMOS 電晶體P1之閘極被共用。於P井區域PW0内，藉由橫斷N+擴散區域FL200、FL210 間之多晶矽配線PL2構成NMOS電晶體N2，藉由橫斷N+擴散區域FL210、FL220間及FL212、FL221間之多晶石夕酉己線PL3分另構成NMOS電晶體N3及N4。又，多晶矽配線PL2係由N井區域 NW至P井區域PW0被形成，因而作為PMOS電晶體P2及NMOS 電晶體N2之閘極被共用，多晶矽配線PL3作為NMOS電晶體N3 及N4之閘極被共用。 37 200410397 又’二了配線PU及多晶石夕配線PL3形成於同-直線上，多晶石夕配線pu及多晶魏線Pu形成於同—直線上。、結果電晶體P1、NMos電晶體Ni、n3〜n5可沿同〆直線上f 0S電晶體P2、NM0S電晶體N2aN6可沿同，直線上形’因而2埠記憶袼38之格高度⑽，和 MS同樣可設為相當於2電晶體分（CH3= h⑴。格 tΛ「型雜質之植入、擴散而得。於Ρ井區域PW〇，Ν+撼ι广介由擴散接觸孔CH連接於^ 酬上之接地配線LG1係 ⑩ 介由閘極接觸孔Gc雷，棗垃:f區域FL20〇。多晶矽配線PL3則位元線;予元線1WL1，擴散區域FL220上之 f〜側區接觸子L CH電連接於擴散區域仙〇 ΐ 矣觸孔CH電連二ϋ、FL221上之反轉位元線函則介由擴散又，〜电連接於擴散區域FL221。 I田俯月又 =FL212至多晶石夕配線PL1被形成之共 W於N外^1 線PL1 * N+擴散區域。、擴散區域FL1GG，㈣區域⑴(Π上之 1與於h區政接觸孔™電連接於擴散區域FL101。 “s靶線)Π f散區域FL230上之讀出位元線 1RBL(第電递^砂5己4妾觸孔CH連接於擴散區* 。

1WU 5 GC Γ ^ FL201 -1 ^

%靶％r人接於擴散區域FL201，擴散區域FL202上之批，、區Μ 由擴散接觸孔CH連接於擴散區* FL202。由二散區埤二之擴散區域FL210上延伸至N井區域NW 至:畋越嘀刊形成之第1層鋁配線之鋁配線AL102，係介夕晶砂商己線ρτ /連接於擴散區域FL210。藉由擴散區域FL111 ^成之共通接觸孔Sc，鋁配線AL102電連接 38 200410397 於擴散區域FL111及多晶矽配線PL1。由P井區域PW1之擴散區域FL211上延伸至N井區域NW 之擴散區域FL110上形成之第1層鋁配線之鋁配線AL103，係介由擴散接觸孔CH電連接於擴散區域FL211。藉由擴散區域FL110 至多晶石夕配線PL2形成之共通接觸孔SC，叙配線AL103電連接於擴散區域FL110及多晶矽配線PL2。如圖23所示，接地配線LG2介由貫穿孔VH1電連接於下方之接地配線LG1 (未圖示）。電源配線LV2介由貫穿孔VH1電連接於下方之電源配線LV1 (未圖示）。字元線2WL1介由貫穿孔VH1電連接於字元線iwli (未圖示）’字元線3WL1介由貫穿孔VH2電連接於字元線2WL1。藉由鲁彼等之字元線1WL1〜字元線3WL1構成圖19及20之第i埠用字元線WL1。字元線2WL2介由貫穿孔Vm電連接於字元線1WL2 (未圖示），字元線3WL2介由貫穿孔VH2電連接於字元線2WL2。藉由彼等之字元線1WL2〜字元線3WL2構成圖19及2〇之第2埠用字元線WL2。字7L線3WL1及3WL2橫斷P井區域PW0、PW1及N井區域 NW而形成。位線2BL21 (第2層鋁配線）介由貫穿孔VH1電連接於下方之位元線1BL21 (未圖示），反轉位元線2涵(第2層鋁配線）_ )丨由貝穿孔VH1電連接於下方之反轉位元線15Z21 (未圖示）。位tl線2RBL (第2層鋁配線）介由貫穿孔VH1電連接於下方之位元線1RBL (未圖示）。藉由位元線2BL21、位元線1BL21及、反轉位元線_、反線1见21構成圖19〜圖20之第1埠用位元線對BL21、及见2丨。藉由位元線2RBL及位元線1RBL構成圖19及2〇之讀出位元線RBL。 ' 位兀線2BL21、亞^1、讀出位元線2RBL、接地配線lg2及 39 200410397 電源配線LV2，係分別於p井區域pW丨、pw〇及N井區域nw 於圖中縱向互為並行形成。 ’ 如上^，藉由將2埠記憶格38之格高度設為和單埠記憶 MS之格高度相同（HC1= CH3)，則不必設置間隔物等無用^ 域，可以將單埠記憶格MS與2埠記憶格38鄰接配置，此時和 7所示第1實施形態同樣地，可使接面線上之某一字元1 θ 及閘極接觸孔GC及貫穿孔VH1共用。、 (其他）又，取代行解碼器16,如第3實施形態所示，將和行解解碼㈣置於1埠記憶⑽列11與2埠記憶格陣列 36之間，亦可得和第3實施形態同樣之效果。 (第7實施形態） (全體構成）圖。圖24為本發明第7實施形態之半導體記憶裝置之構成方塊如圖不’夾持於中央部形成之實際動作用2埠記 ι1 15b(f …、⑽，在㈤至成。於時序調整用1埠記憶格陣列牡叫孤稷數仃配置至少一列狀之複數虛擬格。制於入^Γ路3GA，健受位址輸人匯流排信號仙，在讀出於制輸入㈣RE1及寫入控制輸在:出，址供至/解碼器肅，將列位址供至列選擇器LA將订位制於入路迦，係接X位址輸人匯流排信號AD2，在讀出杵址供至t解石馬器細，將列位址供至列選擇器^ 將订位用字元線WU (第丨、第2字解元:;()共

係依行位址驅動複數第2埠、子兀、、、，行解碼态20B 複数弟2埠用子兀線WL2 (第3字元線）。 200410397 列選擇器25A，係依控制電路30A之列位址，由複數第1埠用位元線對BL1、瓦Ϊ選擇特定位元，介由選擇之第1埠用位元線對BL1、瓦I對1埠記憶格陣列11進行資料輸出入匯流排信號DIOA 之輸出入。列選擇器25B，係依控制電路30B之列位址，由複數第2埠用位元線對BL2、瓦Ϊ選擇特定位元，介由選擇之第2埠用位元線對BL2、對2埠記憶格陣列12進行資料輸出入匯流排信號 DIOA之輸出入。又，彼等之列選擇器25Α、25Β具有感測放大器（SA)機能及寫入驅動（WD)機能。 (記憶格構成）參圖25為形成於時序調整用1槔記憶格陣列15a、15b之虛擬格6 ( 6a、6b之構成電路圖。如圖所示，反相器43為由PMOS電晶體P11及NMOS電晶體Nil構成之CMOS反相器，反相器44為由PMOS電晶體P12 及NMOS電晶體N12構成之CMOS反相器。反相器44之輸入部（PMOS電晶體P12及NMOS電晶體N12 之閘極）被固定於電源電壓。虛擬格6係由：一側電極接於反相器43之輸入（節點Na) 的NMOS電晶體N13，及一側電極接於反相器44之輸入（節點 ^ Nb)的NMOS電晶體N14構成。 NMOS電晶體N13及N14，其閘極共通連接於字元線WL (WL1、WL2)，NMOS電晶體N13之另一側電極電連接於虛擬位元線DBL，NMOS電晶體N14之另一側電極電連接於反轉虛擬位元線；。圖26為實際動作用2淳記憶格陣列15m及時序調整用1璋記憶格陣列15a、15b之記憶格陣列之構造電路圖。又，圖中為方便說明，於實際動作用2埠記憶格陣列15m僅表示2X2構造之記憶格，但並非代表實際記憶格陣列之尺寸（矩陣狀記憶格配置）。 41 200410397 行解碼器20A，係將複數第1埠用字元線WL1之其中1條第 1 $阜用字元線WL1予以選擇性設為“H“。行解碼器20B，係將複數第2埠用字元線WL2之其中1條第2埠用字元線WL2予以選擇性設為“H“。 2埠記憶格5，係由：交叉連接之反相器41及42，及一側電極接於反相器41之輸入的NMOS電晶體Q11及Q21，及一側電極接於反相器42之輸入的NMOS電晶體Q12及Q22構成。同一行之2埠記憶格5中，NMOS電晶體Q11及Q12之閘極共通連接於第1埠用字元線WL1，NMOS電晶體Q21及Q22之閘極共通連接於第2埠用字元線WL2。同一列之2埠記憶格5中，NMOS電晶體Q11及Q12之另一參側電極分別連接於共通之第1埠用位元線BL丨、，NM〇s電晶體Q21及Q22之另一側電極連接於共通之第2埠用位元線BL2、 512 〇時序调整用1埠記憶格陣列15a之虛擬格6a中，NMOS電晶體N13及N14之閘極（第1虛擬埠）共通連接於第丨埠用字元線 WL1，丽OS電晶體N13及N14之另一側電極分別電連接於虛擬位元線DBL0及DBLX。時序調整用1埠記憶格陣列15b之虛擬格讣中，NM〇s電晶體N13及N14之閘極（第2虛擬埠）共通連接於第2埠用字元線 WL2，丽OS電=N13及N14之另一側電極分別電連接於虛擬_ 位元線DBL1及。如上述，第7貫施形態之半導體記憶裝置，係於實際動作用 2埠記憶格陣列15m兩端設置時序調整用丨埠記憶格陣列15&、 15b。 " (時序調整動作）以下針對時序調整用i埠記憶格陣歹U5a之虛擬格6&說明此種構成之虛擬格6之時序調整動作。執行貫際動作用2埠記憶格陣列15m及時序調整用1埠記憶 42 ^410397 之第1蟑之讀出動作時，將虛擬位元線對DBL、硫預擇之二】自之後―’所選擇之第1璋用字元線WL1被設為“H“時，選之電:被二線二所連接虛擬！6a之虛擬位元線DBL0 為反轉虛擬位元線/)见0之電位被保持為“H‘‘。 :日:被放電為“L“位準之虛擬位元線DBL之電位經由列選擇虛擬感測機能（電驗準檢測電路或虛擬感測電路）二促發’將感測放大器活化信號設為活化狀態據以活作用2埠記憶格陣列15m用之sa機能。結果，可對實 :動作用2槔記憶格陣列15〇1之2痒記憶格5穩定地進行讀出動最嘀藉由使虛擬格6a之電晶體尺寸配合2埠記憶格5予以取適當化，可得所要之讀出時序。了讀出可格^進行同樣之時序調整編 6b作虛擬格以作為第1埠之讀出時序產生用，虛擬格成mi之讀出時序產生用，則使用較2淳記憶格5少之埠構成之虛疑=6a、6b亦可良好地進行讀出時序之調整。作孫“ΓP不動作用2璋5己憶格陣列15m之2埠之讀出及讀出動作’係和針對既存之2埠及2埠記憶格之動作同樣，故省略說明。 (佈局構成）虛^格6,係使用和設於實際動作用2埠記憶格陣列i5m之心思格5為不同埠構成之i槔記憶格。一般而言，2埠記憶袼娇：？T約為1埠記憶格之2倍面積。此可由例如第1實施形態爐占忑丨思格陣列11之記憶格構造（參照圖3、4及7)之佈局

2埠記憶格陣列12之記憶格構造（參照圖5 構成之比較得知。 J ^ 果第7貫她形怨之半導體記憶裝置，藉由將具有1埠構 ^擬格6之時序調整用1埠記憶格陣列15a、15b分別與實際用2埠§己憶格陣列15m鄰接而配置，可達成時序調整用^蜂 43 200410397

Alt格陣％ 15a、15b之形成面積之縮小化，可達成裝置全積度之提升效果。 m 口处亦即，依第7實施形態之半導體記憶裝置，將虛擬格之存取 :把之埠數，設為較實際動作用記憶格之2埠記憶格5之存取可 f淳數微少，則可達成形成面積之縮小化，可提升裝置之集積 (發明效果）置，述說明’依本發明巾請專利範圍第1項之半導體記憶裝可以二$ 1 ^行解碼器可控制第1及第2之記憶格陣列，可得置。、弟1及第2記憶格同時存取之單晶片構成之半導體記憶裝魯【圖式簡單說明】 =1:.本發，1實施形態之半導體記憶裝置之構成方塊圖。回2·第1實施形態之記憶格陣列構造之電路圖。圖。圖3:1埠記憶格中之第1層紹配線下之佈局構成之平面說明圖。圖4· 1蟑記憶格中之第2層！呂配線上之佈局構成之平面說明圖。㈤2埠°己憶格中之第1層鋁配線下之佈局構成之平面說明鲁圖。圖心2埠記憶格中之第2層在呂配線上之佈局構成之平面說明面說日^圖7 ·/埠及2埠記憶格中之第1㈣配線下之佈局構成之平本發明第2實施形態之半導體記憶裝置之構成方塊圖。 =。本發明第3實施形態之半導體記憶裝置之構成方塊圖。闺10 ·圖9之行解碼器之内部構成之說明圖。圖U:本發明第4實施形態之半導體記憶裝置之構成方塊圖。 44 200410397 圖12 :第4實施形態之記憶格陣列構造之電路圖。圖13 : CAM記憶格之詳細電路圖。圖14 : CAM記憶格之全部層之佈局構成之平面說明圖。圖15 ··圖14之第1層鋁配線下之佈局構成之平面說明圖。圖16 :圖14之第2層鋁配線上之佈局構成之平面說明圖。圖17:本發明第5實施形態之半導體記憶裝置之構成方塊圖。圖18 :第5實施形態之記憶格陣列構造之電路圖。圖19:本發明第6實施形態之半導體記憶裝置之構成方塊圖。圖20 :第6實施形態之2埠記憶格之構成電路圖。圖21 :第6實施形態之2埠記憶格之全部層之佈局構成之平面說明圖。圖22 .圖21之第1層鋁配線下之佈局構成之平面說明圖。圖23 :圖21之第1層鋁配線上之佈局構成之平面說明圖。圖24:本發明第7實施形態之半導體記憶裝置之構成方塊圖。圖25 1寺序調整用記憶格區域上形成之虛擬格之構成電路圖。圖26 :第7實施形態之記憶格陣列之構造電路圖。 (符號說明） 11、 11L、61、1埠記憶格陣列 12、 12R、14、15、36、71、2 埠記憶格陣列 13、 CAM記憶格陣列 15a、15b、時序調整用記憶格陣列 16〜19、20A、20B、62、72、75、行解碼器 21 〜24、25A、25B、37、列選擇器 26、驅動電路 27、一致檢測電路 30A、30B、31〜34、控制電路

Claims

200410397 拾、申請專利範圍·· L一種半導體記憶裝置，具有第1及第2記憶格陣列的半導體記憶裝置，上述第1記憶格陣列包括：複數第1記憶格，涵蓋複數行而被配置成至少一列；及複數第1字元線’依行單位連接於上述複數第i記憶格；上述第2記憶格陣列包括：複數弟2 ό己fe格’以矩陣狀被配置； f數第2字元線’依行單位連接於上述複數第2記憶格；複數第3字元線，依行單位連接於上述複數第2記憶格，且未連接於上述複數第1記憶格之任一者；複數第1位兀線，依列單位和上述複數第2記憶格對應而設，可存取上述複數第2字^線之中成為選擇狀態之第2字元線所接第2記憶格；及複數第2位元線，依列單位和上述複數第2記憶格對應而設，可存取上述複數第3字元線之中成為選擇狀態之第3字元線所連接第2記憶格；上述半導體記憶裝置另包括·· 第1行解碼器，依第1位址信號而將上述複數第丨字元線之 ^中任-者及上述複數第2字元線之其巾任—者_設為選擇狀怨0 ” 2.如中請專利範圍第！項之半導體記憶裝置，其中上述複數弟1記憶格係包括以矩陣狀配置之複數記憶袼；上述複數第1及第2字元線係包括依行單位共有之複數丘字元線。〃 # ;3·如申請專利範圍第1項之半導體記憶裝置，其中上述複數弟1記憶格係包括以矩陣狀配置之複數記憶格；上述第1行解碼杰係配置於上述第丨與第2記憶格陣列之間。 4·如申請專利範圍第丨、2或3項之半導體記憶裝置，其中上 46 200410397 述弟丨：：2記憶格具有埠構成互異之電路構成。 5.如申請專利範圍第4項之記憶=堇：由第丨蟑存取…構成之：隐格，'边第1 之記憶格\ 2 §己德格包括由上述第1璋與第2璋存取之2痒構成而谁使Λ上述第丨解碼器將上述第1及第2字元線設為選擇狀能而進订之存取係包括使用上述第】#之存取。 ^擇狀心申請專利範圍第5項之半導體記憶裝置，其中 ===’可依第2位址信號將上述複數第者設為選擇狀態； Τ饪行之存取係^括^吏用弟取3。字元線設為選擇狀態而進第2·^Ι請專利範圍第5或6項之半導體記憶裝置，其中上述括使用上述第2埠可讀寫之2蜂構成之記憶格。 .如申Μ專利範圍第5項之半導體記憶裝置，直包括關連記憶格’可由上述第2埠輸出外部給予之期二與本身纪憶内容之比較結果。 ’ 9.如申請專利範圍第5或6項之半導體記憶裳置，其第2^格係包括使用上述第2琿僅可讀出之2蟑構成之記憶格。 …10.如申請專利範圍第5或6項之半導體記憶裝置，其中 =記憶，與上述第2記憶格，在佈局構成上之特定方向之形成長度之格咼度係被設為同一高度。 11.如申請專利範圍第4項之半導體記憶裝置，其中另包括第 2行解碼器，可依第2位址信號將上述複數第3字元線之者設為選擇狀態；〃上述第1記憶格係包括使用上述第丨埠及第2埠可存取之2 埠構成之記憶格；上述第2記憶格係包括使用上述第丨埠及與上述第2埠不同之第3埠可存取之2埠構成之記憶格；而進行之 i::包1 ^ ^ ^ .t 之存字元線設為選擇狀態而進行第1 專利範圍第1項之半導體記憶裝置，其中上述複數實動^記°,=複數第1虛擬格，上述複數第2記憶格包括複數字元線述複數第1及第2字70線係包括依行單位共有之複數共通格之擬格之可存取埠數係設為少於上述實動作用記憶 ^如申請專利範圍帛12項之半導體記憶裝置，其中另包括：弟2行解碼器’依第2位址㈣將上述複數第3字元線之直中任一者設為選擇狀態；及 /、楚ο f 3記憶格陣列，具有涵蓋複數行而至少配置成1列的複數弟2虛擬格；一艘上述第J與第3記憶格陣列係夾持上述第2記憶格陣列形成二-，上述第2虛擬格之可存取埠數，係設為少於上述實動作用記憶格之可存取埠數； ^上述實動作用記憶格含有2埠構成之記憶格，該2埠構成之記憶格具有可存取之第1埠及第2埠； ^上述第1及第2虛擬格含有1埠構成之記憶格，該1埠構成之記憶格具有可存取之第丨及第2虛擬槔；上述，數實動作用記憶格之上述第i埠及上述複數第i虛擬格之上述第1虛擬埠係依行單位共通連接於上述複數共通字元線；上述，數實動作用記憶格之上述第2埠及上述複數第2虛擬格之上述第2虛擬埠係依行單位共通連接於上述複數第3字元線；上述第1行解碼器係包括配置於上述第1記憶格陣列附近之行解碼器； 48 200410397 上述第2行解碼器係包括配置於上述第3記憶格陣列附近之行解碼器。 M·如申料利範圍第13項之半導體記憶裝置， =虛擬格係包括對上述實動作用記憶格之讀出時序調整用

49