JP3688018B2 - パケット処理装置のメモリ回路 - Google Patents
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Description
【産業上の利用分野】
本発明はパケット処理装置のメモリ回路に関し、入力パケットに対するメモリ回路への書き込み・読み出しに関するものである。
【0002】
【従来の技術】
近年、ATM(Asynchronous Transfer Mode:非同期転送モード)通信システムの研究・開発が盛んに行われている。例えば、ATM方式を用いた交換システムにおけるATMセル処理には、VPI(仮想パス識別子)/VCI(仮想チャネル識別子)毎にヘッダを書き換える処理(ヘッダ変換HCV)や、通過したセルの流量や到着間隔をモニタし、申告値を超えた場合には規制を行う処理(UPC:Usage Parameter Control:使用量パラメータ制御)や、各VPI/VCI毎にパスの導通を監視する処理(OAM:Operation Administration Maintenance:保守運用)などの処理が必須である。
【0003】
このようなATMセル処理を実現するためにはHCV処理については、到着したATMセルのVPI/VCIに対応した新しいVPI/VCIを格納する手段が必須であり、UPC処理については到着したセルのVPI/VCI毎に到着したATMセルの数量や間隔を格納する手段が必須であり、OAM処理については到着したATMセルのVPI/VCI毎にOAMセルを検出し、試験の結果を格納する手段が必須である。
【0004】
このような処理回路を実現する場合、VPI/VCI毎に生じるデータを格納する手段として、一般的にはRAMが用いられている。
【0005】
また、このような処理回路を実現する場合、全てのVPI/VCI(ATMセルの場合、48バイト)について動作を保証しなければならないが、運用時に全てのVPI/VCIが有効になるとは限らない。
【0006】
従って、このような処理回路をATMセルのVPI/VCIのような論理アドレスをRAMのアドレスのような物理アドレスに効率良く変換する手段が必須となる。計算機システムにおいては、文献:『超高速MOSデバイス』培風館、のページ285〜288、に示されているように主記憶ヘアクセスする際には、論理アドレスから物理アドレスへ変換して、物理アドレスにアクセスし、また、特に最近は所定の個数を記憶回路にいれるようにしたキャッシュを設けることが一般的に用いられている。
【0007】
【発明が解決しようとする課題】
以上のように、従来技術のメモリにおいてVPI/VCIのような論理アドレスをRAMのアドレスのような物理アドレスに効率良く変換する手法は、運用時に同時に必要な規模のメモリを用いて、全てのVPI/VCIについて動作を保証できるので有効であると考えられるが、ATM交換システムに用いる場合に、次のような問題があった。即ち、(1)呼の接続・解除要求に応じてメモリ上にVPI/VCIのような論理アドレスを登録・削除しなければならなかった。
【0008】
(2)更に、通常の運用形態において、メモリ上にVPI/VCIのような論理アドレスが重複して存在することはない。また、メモリ上に存在しないVPI/VCIのような論理アドレスについて参照されることがないなどの問題が生じている。このため、これらを使用するATM交換システムやパケット交換システムに対して最適化を行い、より高速で動作でき、且つ集積回路化に適した回路が望まれている。
【0009】
以上のようなことから、非常に簡単な構成で且つ効率良くパケットを処理するために必要なメモリ容量で提供でき、LSI化にも適したパケット処理装置のメモリ回路の提供が要請されている。
【0010】
【課題を解決するための手段】
そこで、本発明のパケット処理装置のメモリ回路は、パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、上記パケットを処理するための情報を蓄積するRAM(Random Access Memory)と、上記RAMの各ワードの使用状況・未使用状況を表す情報を保持するレジスタと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段と、
上記RAMのワード線への信号として、上記連想メモリのマッチ線とワード線のいずれかからの信号を選択する選択手段を備えると共に、上記RAMにデータを書き込むとき、及び上記RAMからデータを読み出すときには上記RAMに対するワード線の入力に、上記連想メモリの一致判定出力を表すマッチ線の信号を物理アドレスとして与え、上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、上記連想メモリにデータを書き込むときには、上記レジスタをセットすると共に上記空きワード検出手段の出力信号を物理アドレスとして用いて上記RAMにデータを書き込み、上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行い、一致したワードの上記レジスタをリセットすると共に一致した上記ワードを物理アドレスとして用いて上記RAMへのデータの書き込み又は読み出しを行い、かつ、上記レジスタが更新されるごとに新たな空きワードを検出する構成を採ることで、上述の課題を解決するものである。
【0011】
【作用】
上述の発明の構成によれば、論理アドレスを物理アドレスに変換する連想メモリと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段とをRAMのアドレスデコーダとして使用することができる。これによって従来のようにRAMにアドレスデコーダを具備する必要がなくなり、パケッット処理装置としては、物理アドレスを意識することなく、論理アドレスだけを意識してデータの書き込み・読み出しを行うことができるので回路構成を簡単にすることができる。
【0012】
【実施例】
次に本発明をATMセル処理回路に適用する場合の好適な実施例を図面を用いて説明する。そこで、先ず、ATMセル処理回路において、ATMセルのVPI/VCIのような論理アドレスをRAMのアドレスのような物理アドレスに効率良く変換する手段として、CAM(Contents AddressableMemory:連想メモリ)を用いて、入力されるATMセルのVPI/VCIをタグとして処理する方法は極めて有効である。
【0013】
『第1実施例』:
そこで、本第1実施例ではヘッダ部と情報部とからなる固定長のセルを用いて、複数の入ハイウエイと複数の出ハイウエイ間でATMセルのヘッダ部に含まれる情報に基づき交換するスイッチングシステムであって、ヘッダ部に含まれる情報毎に処理を行うATMセル処理回路に用いるメモリ回路において、ヘッダに含まれる情報を論理アドレスとして、論理アドレスを物理アドレスに変換するCAMと、セルを処理するために必要な情報を蓄積する手段としてRAMと、RAMのワードの使用・未使用を示すレジスタ(Vビット)と、複数の未使用ワードの中から任意の1ワードを選択する空きワード検出回路を設ける。
【0014】
更に、RAMにデータを書き込むとき、及びRAMからデータを読み出すときにはワード線の入力にCAMのマッチ線を物理アドレスとして用い、CAMにデータを書き込むときにはワード線の入力に空きワード検出回路出力を用い、CAMにデータを書き込むときにVビットをセットする手段と、CAMに参照動作を実行させ、一致したワードのVビットをリセットする手段と、Vビットが更新される毎に新たな空きワードを検出する手段とを備えるように構成するものである。
【0015】
以上を詳細に説明する。そこで、図1は第1実施例のATMセル処理用メモリシステムの機能構成図である。この図1において、ATMセル処理用メモリシステムは、主にヘッダ抽出回路21と、OAM処理回路22と、UPC処理回路23と、HCV処理回路24と、メモリ回路28とから構成されている。更に、メモリ回路28は、CAM25と、RAM26と、空きワード検出回路27とから構成されている。
【0016】
入力端子20に与えられたATMセルはヘッダ抽出回路21に与えられる。ヘッダ抽出回路21は、到着したATMセルのヘッダからVPI/VCIを抽出し、CAM25に与える。CAM25は到着したATMセルのヘッダよりVPI/VCIを論理アドレスとして、RAM26の物理アドレスに変換してRAM26に与える。
【0017】
また、CAM25は、入力されたVPI/VCIが新規登録若しくは登録削除に該当するものであれば、CAM25の未使用領域へ新規登録若しくは登録されているデータを削除して未使用領域にするなどの動作を行う。更に、新規登録時のCAM25の未使用領域から任意の1ワードを選択する動作や、登録されているデータを削除して未使用領域にした場合に、新たに未使用領域から任意の1ワードを選択する動作は空きワード検出回路27が実行する。
【0018】
RAM26は、複数のブロックに分割されており、OAM処理回路22と、UPC処理回路23と、HCV処理回路24とにATMセルデータを供給する。また、OAM処理回路22と、UPC処理回路23と、HCV処理回路24とはそれぞれの処理機能に応じて、RAM26にATMセルデータを書き込み、読み出させる処理を行う。
【0019】
つまり、メモリ回路28は、(1)CAM25を用いて入力されるVPI/VCIに対応するRAM26の物理アドレスを判定し、判定された物理アドレスに対応するRAM26のワードにデータを書き込み、読み出しする。(2)更に、メモリ回路28は、新規登録についてCAM25の未使用領域の中から任意の1ワードを選択する。(3)更にまた、メモリ回路28は、登録削除においては使用していた任意の1ワードをCAM25の未使用領域に変換し、再度CAM25の未使用領域の中から任意の1ワードを選択する。
【0020】
上述のCAM25は、通常のRAMのようにビット線(B)、ワード線(W)を用いて書き込み、読み出す動作を行うだけでなく、参照線(R)に入力されたデータと保持されているデータを比較して、比較結果をマッチ線(C)に出力するものであり、通常ワード毎に各ビットの出力CのANDをとり、ワード単位の比較照合を行うものである。
【0021】
(メモリセルの構成): 図2は、メモリセルの構成図である。図2(a)は、CAM25のメモリセル(以下、CAMセルと呼ぶ。)の構成図である。この図2(a)において、CAM25のメモリセルはNOTゲート21、22と、複数の制御トランジスタとから構成され、相補のビット線(B)と、参照線とが共有された形で構成され、マッチ線が備えられている。
【0022】
図2(b)は、RAM26のメモリセルの構成図である。この図2(b)において、RAM26のメモリセルは、主にNOTゲート23、24と、複数のnmosの制御トランジスタとから構成され、ワード線と、相補のビット線も備えられている。
【0023】
図2(c)は、上記図2(a)のCAM25のメモリセルをVビットに用いる場合(以下、Vビットメモリセルと呼ぶ。)の一例の構成図である。上述のCAM25のメモリセルにセット・リセット入力端子2c1、2c2と、モニタ出力用(Vビット)の出力端子2c3を設けたものであり、主にNORゲート25、26と、複数のnmosの制御トランジスタなどから構成されている。
【0024】
(空きワード検出回路27の具体的な論理回路構成): 図3は空きワード検出回路27の具体的な論理回路構成図である。この図3において、空きワード検出回路27は、論理回路31、32と、AND回路33〜36とから構成されている。論理回路31、32は同じ論理回路構成である。論理回路31は、NOTゲート31、論理ゲート31b〜31dと、ANDゲート31eとから構成されている。
【0025】
VALID0〜VALID7はCAM25のVビットからの入力信号であり、ILDE0〜IDLE7は空きワードを示すアドレス出力を示し、入力されるVALID0〜VALID7の内のリセット状態にある信号ビットの内、最もLSB側にある信号ビットを選択する回路である。
【0026】
本第1実施例では4ビット毎にキャリー信号37、38を生成する構成にしているが、通常このような回路をダイナミック回路で構成するとmビット入力の場合、m+m×(m+1)/2個のnmosトランジスタが必要となる。
【0027】
図4は上記空きワード検出回路27の論理回路31の部分のゲート回路構成図である。この図4のように、複数のnmosの制御トランジスタでゲート回路構成を採ることで、2×m個のnmosトランジスタで構成することができ、回路の小規模化を図ることができる。VALID0は制御トランジスタ41に与えられ、VALID1は制御トランジスタ42に与えられ、VALID2は制御トランジスタ43に与えられ、VALID3は制御トランジスタ44に与えられている。これらの入力に対してIDLED0〜IDLE3出力を図4に示す構成で出力するものである。
【0028】
VALID0*〜VALID7*は、VALID0〜VALID7の反転信号であり、PCはダイナミック回路のプリチャージ信号である。VDDは基準電圧信号ラインである。上述のILDE0〜IDLE3信号はNOTゲート48、45〜47から出力される。上述のキャリー0信号はNOTゲート49から出力される。
【0029】
(メモリ回路28の回路構成): 図5は上述の図2の機能構成をより実際的なハードウエア構成に近い形態でATMセル処理用メモリシステムのメモリ回路28の回路構成を示した図である。この図5において、メモリ回路28は、ワード1004a〜ワード1004nから構成されている。それぞれのワードの回路構成は同じであるので、ワード1004bの回路構成を代表として説明する。
【0030】
ワード1004bは、主にRAM部1001と、CAM部1002と、空きワード検出回路部1003とから構成されている。RAM部1001には、RAMセル129と、入力ライン103a、103bとが備えられている。これらの入力ラインはRAMの相補のビット線であり、RAMのビット数Nに対応して2×N本備えられる。
【0031】
CAM部1002には、CAMセル120a、120bと、Vビットメモリセル121と、ラッチ122、127と、AND回路125、128と、入力ライン101a、101b、102a、102b、104、105などが備えられている。入力ライン101a、101bは、CAMセル120aに対する相補のビット線であり、CAMのビット数Mに対応して2×M本備えられる。
【0032】
入力ライン102a、102bはCAMアレイの中に設けられたVビットの相補のビット線である。入力ライン104はCAMのライトイネーブル入力である。入力ライン105は、CAMにエントリされているデータのクリア信号入力である。また、CAM部1002のワード線108は、MビットのCAMセル120a、120bのワード線と、1ビットのVビットメモリセル121のワード線とVビットメモリセル121のセット信号入力端子に接続される。更に、CAM部1002のマッチ線109はMビットのCAMセル120a、120bのマッチ線と、1ビットのVビットメモリセル121のマッチ線とラッチ122の入力端子に接続される。
【0033】
ラッチ122の出力は、CAMにエントリされているデータのクリア信号との論理積をとるためのAND回路125を介してVビットメモリセル121のリセット信号入力に接続され、NビットのRAMセル129のワード線110にも接続される。
【0034】
空きワード検出回路部1003には、論理ゲート126と、入力ライン106と、出力ライン107とが備えられている。入力ライン106は、LSB側のワード1004の使用状況の入力ラインである。出力ライン107はMSB側のワード1004への使用状況の出力ラインである。
【0035】
論理ゲート126は、リセット状態にある信号ビットの内、最もLSB側にある信号ビットを選択する回路を構成する論理ゲートであり、第1の入力にはLSB側のワードの使用状況の入力ライン106と接続される。論理ゲート126の第2の入力には、Vビットメモリセル121のモニタ出力がVビット信号111として与えられる。論理ゲート126の出力はMSB側のワードへの使用状況の出力ライン107に接続されると共に、ラッチ127の入力にも接続される。
【0036】
ラッチ127の出力は、CAMのライトイネーブル信号とのANDをとるためのAND回路128を介してCAMセル120、121のワード線108に接続される。
【0037】
(図5の動作): 次に図5のATMセル処理用メモリシステムのメモリ回路の動作を説明する。(1)CAM部1002を用いて入力されるVPI/VCIに対応するRAM部1001の物理アドレスを判定し、判定された物理アドレスに対応するRAM部1001のワードにデータを書き込み、読み出す。VPI/VCIは、CAM部1002の相補ビット線101に入力される。また、Vビットの相補のビット線はハイレベルになるように保持される。次にCAM部1002の参照動作を行い、CAM部1002の相補のビット線101に入力されたVPI/VCIと、CAMセル120に書き込まれているデータが一致し、且つVビットが有効状態(ハイレベル)になっているワード1004のマッチ線109が選択される。
【0038】
このようにCAM部1002で行われた参照動作の結果は、マッチ線109に出力され、ラッチ122に入力されて保持される。RAM部1001からの読み出し動作及びRAM部1001への書き込み動作はラッチ122に保持されたデータをアドレスとして用いることによって行われる。
【0039】
このような構成を採ることによって、次のATMセルのVPI/VCIが入力されるまでの間、ラッチ122にRAM部1001の物理アドレスデータは保持される。従って、それまでの間、何度でもRAM部1001にアクセスすることが可能となり、例えば、複数のデータを読み出し、それらのデータを基に演算を行い再度書き込みを行うといった複雑なATMセルの処理が可能となる。
【0040】
(2)新規登録については、CAM部1002の未使用領域の中から任意の1ワードを選択する。VPI/VCIは、CAM部1002の相補のビット線101に入力される。空きワード検出回路1003によって検出された未使用ワードはラッチ127に保持されており、CAM部1002のライトイネーブル入力128によってAND回路128を介してCAMセル120のワード線に入力され、CAMセル120にVPI/VCIが書き込まれる。
【0041】
また、Vビットメモリセル121は、CAM部1002のワード線108に未使用ワードが入力されることによってセットされる。また、VビットがセットされたことはVビットメモリセル121のモニタ端子から出力され、Vビット信号111として空きワード検出回路部1003を構成する論理ゲート126に入力される。
【0042】
空きワード検出回路部1003は、上述したようにリセット状態にある信号ビットの内、最もLSB側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ127に保持されるのである。
【0043】
(3)登録削除においては、使用していた任意の1ワードをCAM部1002の未使用領域に変換し、再度CAM部1002の未使用領域の中から任意の1ワードを選択する。上述の(1)と同様にVPI/VCIは、CAM部1002の相補のビット線101に入力される。また、Vビットの相補のビット線はハイレベルになるように保持される。次にCAM部1002の参照動作を行い、CAM部1002の相補のビット線101に入力されたVPI/VCIと、CAMセル120に書き込まれているデータが一致し、且つVビットが有効状態(ハイレベル)になっているワード1004のマッチ線109が選択される。
【0044】
このようにCAM部1002で行われた参照動作の結果はマッチ線109に出力され、ラッチ122に入力されて保持される。次にラッチ122に保持されていた、CAM部1002で行われた参照動作の結果からCAM部1002にエントリされているデータのクリア信号を入力することによってVビットメモリセル121のリセットを行い、ワード1004を使用状態から未使用状態へと解放するのである。
【0045】
また、VビットがリセットされたことはVビットメモリセル121のモニタ端子から出力され、Vビット信号111として空きワード検出回路部1003を構成する論理ゲート126に入力される。空きワード検出回路部1003は、リセット状態にある信号ビットの内、最もLSB側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ127に保持させる。
【0046】
更に、ラッチ122の出力は、RAM部1001のワード線110に接続されているので、上述の登録削除動作と共に上述の(1)で示したRAM部1001からの読み出し動作及びRAM部1001への書き込み動作を行うことが可能である。
【0047】
特に書き込み動作を用いてRAM部1001の初期化を行うことが可能となり、RAM部1001にアクセスする回数を増加させることが可能となり、処理のスループットの向上の効果を得ることができる。
【0048】
(第1実施例の効果): 以上の第1実施例によれば、システム全体が扱えるだけのメモリ容量を持たせ、且つ全てのVPI/VCIをサポートすることが可能なATM処理用のメモリシステムを提供することが可能となる。また、CAM25と、空きワード検出回路27をRAM26のアドレスデコーダとして使用する構成にしたので、RAM26にアドレスデコーダを具備する必要がなくなり、LSI化に適した回路を提供できるという効果と共に、特に空きワード検出回路27を設けたことで、ATMセル処理回路が物理アドレスを意識することがなくなり、回路の小形化を実現することができる。
【0049】
従って、従来に比べ非常に簡単な構成で且つ効率良くATMセルを処理するために必要なメモリ容量で提供でき、LSI化にも適したATMセル処理用のメモリ回路を実現することができる。
【0050】
『第2実施例』:
本第2実施例では、上述の第1実施例のメモリ回路の構成において、RAMのワード線をCAMのマッチ線とCAMのワード線のいずれかから選択できるようにするための手段を設け、CAMにデータを書き込むときにはワード線の入力に空きワード検出回路出力を用い、CAMにデータを書き込むときにVビットをセットすると同時に空きワード検出回路出力を物理アドレスとして用いRAMにデータを書き込む手段と、CAMに参照動作を実行させ、一致したワードのVビットをリセットする手段を備えると共に、一致したワードを物理アドレスとして用いてRAMにデータを書き込む手段或いは読み出す手段を設けるように構成するものである。
【0051】
そこで、詳細に説明するために、図6は第2実施例のATMセル処理用メモリシステムのメモリ回路の回路構成図である。この図6において、上述の第1実施例の図5と異なることは、RAM部1001Aの構成である。RAM部1001Aは、RAMセル129に加え、選択回路130を備え、この選択回路130にアドレス選択信号入力ライン131を備える。
【0052】
選択回路130の第1の入力にはCAM部1002のワード線108が入力され、選択回路130の第2の入力にはCAM部1002のマッチ線109の信号がラッチ122を通じて与えられる。選択回路130の選択信号入力端子には入力ライン131からRAM部1001Aのアドレス選択信号が入力される。
【0053】
(図6の動作): (1)CAMを用いて入力されるVPI/VCIに対応するRAMの物理アドレスを判定し、判定された物理アドレスに対応するRAMの物理アドレスにデータを書き込み、読み出しする。RAMのアドレス選択信号131が選択回路130の第2の入力に接続されたCAMマッチ線の信号が入力されるラッチ122の出力を選択することによって、上述の第1実施例と等価な回路を得ることができる。従って、動作は上述の第1実施例の図5と同じようになる。
【0054】
(2)新規登録については、CAM部1002の未使用領域の中から任意の1ワードを選択する。VPI/VCIはCAM部1002の相補ビット線101に入力され、ラッチ127に保持されていた未使用ワードを用いてCAMセル120にVPI/VCIが書き込まれ、Vビットメモリセル121はCAM部1002のワード線108に未使用ワードが入力されることによってセットされる。
【0055】
また、VビットがセットされたことはVビットメモリセル121のモニタ端子から出力され、Vビット信号111として空きワード検出回路部1003を構成する論理ゲート126に入力される。空きワード検出回路部1003はリセット状態にある信号ビットの内、最もLSB側にある信号ビットを選択する回路であり、そのアルゴリズムに基づき新たな未使用ワードを検索し、ラッチ127に保持される。
【0056】
RAM部1001Aのアドレス選択信号131が選択回路130の第1の入力に接続されたワード線108を選択することによって、新規登録動作と同時にRAM部1001Aの読み出し、書き込み動作が可能となる。
【0057】
特に、新規登録動作と同時にRAM部1001Aの書き込み動作が可能となることによってRAM部1001Aにアクセスする回数を増加させることが可能となり、処理のスループット向上の効果を得ることができる。
【0058】
(3)登録削除においては使用していた任意の1ワードをCAM部1002の未使用領域に変換し、再度CAM部1002の未使用領域の中から任意の1ワードを選択する。RAM部1001Aのアドレス選択信号131が選択回路130の第2の入力に接続されたCAMマッチ線の信号が入力されるラッチ122の出力を選択することによって、上述の第1実施例と等価な回路を得ることができる。
【0059】
(第2実施例の効果): 以上の第2実施例によれば、選択回路130をRAM部1001Aに設けて、RAM部1001Aのワード線をCAM部1001Aのワード線とマッチ線の中から任意に選択できるように構成したので、特に新規登録動作において登録動作と共にRAM部1001Aへの書き込みが行え、また登録削除動作においては、削除動作と共に変数データを全て初期値としてRAM部1001Aへの書き込みが行えるようになる。従って、処理のスループット向上を図ることができる。
【0060】
従って、従来に比べ非常に簡単な構成で且つ効率良くATMセルを処理するために必要なメモリ容量で提供でき、LSI化にも適したATMセル処理用のメモリ回路を実現することができる。
【0061】
(他の実施例): (1)尚、上述の実施例においては、Vビットのリセット及びセットをVビットメモリセルに専用の端子を具備する構成によって実現しているが、ビット線を介して書き込み動作を行うことによって実現することもできる。
【0062】
(2)また、メモリの試験のために物理アドレス入力端子・物理アドレスデコーダ及び各ワード線に物理アドレスを入力するための選択回路を設けることも好ましい。
【0063】
(3)更に、上述の第2実施例において、登録削除動作と共に、最終的にRAMに書き込まれていたデータを読み出す構成にしても良い。
【0064】
(4)更にまた、上述の実施例では、ATMセルの処理を例として説明したが、可変長パケットの処理を扱う場合にも適用することができる。
【0065】
【発明の効果】
以上述べた様に本発明は、パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、パケットを処理するための情報を蓄積するRAMと、このRAMのワードの使用状況・未使用状況を表す情報を保持するレジスタと、未使用ワードの中からいずれかのワードを選択する空きワード検出手段とを備えると共に、上記RAMにデータを書き込むとき、及び上記RAMからデータを読み出すときには上記RAMに対するワード線の入力に、上記連想メモリのマッチ線の信号を物理アドレスとして与え、上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、上記連想メモリにデータを書き込むときに上記レジスタをセットし、上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行って、一致したワードの上記レジスタをリセットし、上記レジスタが更新されるごとに新たな空きワードを検出する構成である。
【0066】
このような構成であることから、RAMにアドレスデコーダを具備する必要がなくなり、従来に比べ非常に簡単な構成で且つ効率良くパケットを処理するために必要なメモリ容量で提供でき、LSI化にも適したパケット処理装置のメモリ回路を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例のATMセル処理用メモリシステムの機能構成図である。
【図2】第1実施例のメモリセルの構成図である。
【図3】第1実施例の空きワード検出回路の具体的な論理回路構成図である。
【図4】第1実施例の空きワード検出回路の論理回路の部分のゲート回路構成図である。
【図5】第1実施例の図2の機能構成をより実際的なハードウエア構成に近い形態でATMセル処理用メモリシステムのメモリ回路の回路構成を示した図である。
【図6】第2実施例のATMセル処理用メモリシステムのメモリ回路28の回路構成を示した図である。
【符号の説明】
21…ヘッダ抽出回路、22…OAM処理回路、23…UPC処理回路、24…HCV(ヘッダ変換)処理回路、25…CAM、26…RAM、27…空きワード検出回路、28…メモリ回路。
Claims (1)
- パケットを処理するパケット処理装置のメモリ回路であって、
上記パケットの中のヘッダに含まれる情報を論理アドレスとして、この論理アドレスを物理アドレスに変換する連想メモリと、
上記パケットを処理するための情報を蓄積するRAMと、
上記RAMの各ワードの使用状況・未使用状況を表す情報を保持するレジスタと、
未使用ワードの中からいずれかのワードを選択する空きワード検出手段と、
上記RAMのワード線への信号として、上記連想メモリのマッチ線とワード線のいずれかからの信号を選択する選択手段を備えると共に、
上記RAMにデータを書き込むとき、及び上記RAMからデータを読み出すときには上記RAMに対するワード線の入力に、上記連想メモリの一致判定出力を表すマッチ線の信号を物理アドレスとして与え、
上記連想メモリにデータを書き込むときには上記連想メモリのワード線の入力に、上記空きワード検出手段の出力信号を与え、
上記連想メモリにデータを書き込むときには、上記レジスタをセットすると共に上記空きワード検出手段の出力信号を物理アドレスとして用いて上記RAMにデータを書き込み、
上記連想メモリ内のデータを削除するときには、上記連想メモリで内容参照動作を行い、一致したワードの上記レジスタをリセットすると共に一致した上記ワードを物理アドレスとして用いて上記RAMへのデータの書き込み又は読み出しを行い、かつ、上記レジスタが更新されるごとに新たな空きワードを検出する
ことを特徴とするパケット処理装置のメモリ回路。
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