JPH0918486A - Ａｔｍセルスイッチングシステム - Google Patents

Abstract

(57)【要約】 【目的】 非常に簡単な構成で高速動作が可能なＡＴＭ
セルスイッチングシステムの提供。 【構成】 入力ＡＴＭセルは回路１で多重されメインメ
モリ２に入力される。入力セルのヘッダ部分はＣＡＭ６
のデータ入力と選択回路５に入力される。選択回路５は
入力されたＡＴＭセルのヘッダ部分の中の出力方路を検
出し対応する番号生成回路４１〜４ｎを選択し書き込み
番号を出力する。書き込み番号は選択回路５を介してＣ
ＡＭ６に入力される。ＣＡＭ６に与えられたＡＴＭセル
のヘッダ部分の中の出力方路と、書き込み番号は検出回
路７によって検出された未使用ワードに書き込まれ、書
き込まれたＣＡＭ６の物理アドレスのＶビットを使用状
態にセットする。メインメモリ２に入力されたＡＴＭセ
ルは検出回路７によって検出された未使用ワードに書き
込まれる。検出回路７は書き込み動作によって更新され
たＶビットのデータを元に新たな未使用ワードを検出す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭ（Ａｓｙｎｃｈｒ
ｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送
モード）セルスイッチングシステムに関し、例えば、Ａ
ＴＭ交換システムなどに適用し得るものである。

【０００２】

【従来の技術】ＡＴＭ方式を用いた交換システムにおけ
るスイッチ回路（ＡＴＭ−ＳＷ）として共有バッファ型
スイッチ回路が文献１に提案されている。

【０００３】文献１：日本工業技術センタ主催セミナテ
キスト、次世代通信網：広帯域ＩＳＤＮの標準化とＡＴ
Ｍ基盤技術、ページ５５〜７１、『Ｂ−ＩＳＤＮ対応Ａ
ＴＭスイッチＬＳＩの開発』。

【０００４】共有バッファ型スイッチ方式は、入力され
るセルを時間多重し、各出力に対して共通な一つのバッ
ファメモリに書き込んだ後、読み出したセルを各出力に
多重分離する方式である。この方式においては、バッフ
ァメモリを各出力間で共有するためバッファメモリの容
量を少なくすることができるという長所がある反面、バ
ッファメモリの制御が複雑になることや入出力を多重し
ているために高速のメモリを必要とするという短所があ
る。

【０００５】共有バッファ型スイッチ方式を用いたＡＴ
Ｍ−ＳＷは、上述の文献１や、文献２などに示されてい
る。これを図２を用いて説明する。

【０００６】文献２：電子情報通信学会技術研究報告、
１９９０年、ＳＳＥ８９−１１４、『共有バッファ型Ａ
ＴＭスイッチのＬＳＩ構成法』。

【０００７】図２において、入力されるセルは、ＢＦＭ
−ＬＳＩｓのＭＵＸ部において時間多重し、各出力に対
して共通な一つのバッファメモリであるＢＦＭ−ＬＳＩ
ｓのＳｈａｒｅｄメモリ部に書き込まれる。ＢＦＭ−Ｌ
ＳＩｓのＳｈａｒｅｄメモリ部より読み出したセルはＢ
ＦＭ−ＬＳＩｓのＤＭＵＸ部で各出力に多重分離され
る。

【０００８】バッファメモリ制御部は、ＢＦＭ−ＬＳＩ
ｓのアドレスチェインポインタ部がＢＦＭ−ＬＳＩｓの
Ｓｈａｒｅｄメモリ部に書き込まれたセルの次の物理ア
ドレスを格納する。ＣＮＴＬ−ＬＳＩのアイドルアドレ
スバッファ部は現在ＢＦＭ−ＬＳＩｓのＳｈａｒｅｄメ
モリ部及びアドレスチェインポインタ部で使用されてい
ない物理アドレスを格納し、ＢＦＭ−ＬＳＩｓのＳｈａ
ｒｅｄメモリ部及びアドレスチェインポインタ部へセル
を書き込むときには、最初に格納された物理アドレスを
出力し、ＢＦＭ−ＬＳＩｓのＳｈａｒｅｄメモリ部及び
アドレスチェインポインタ部からセルを読み出すときに
は読み出しに使用された物理アドレスを最後に格納す
る。

【０００９】即ち、アイドルアドレスバッファ部は、Ｆ
ＩＦＯ（Ｆａｓｔ Ｉｎ ＦａｓｔＯｕｔ）として使用
される。ＣＮＴＬ−ＬＳＩのＷＡ部は各出力毎に設けら
れ、ＢＦＭ−ＬＳＩｓのＳｈａｒｅｄメモリ部及びアド
レスチェインポインタ部の書き込み用物理アドレスを格
納しておくレジスタである。ＣＮＴＬ−ＬＳＩのＲＴ
ＤＥＣ部は入力さえるセルより対応するＷＡ部を選択す
るデコーダである。

【００１０】ＣＮＴＬ−ＬＳＩのＲＡ部は各出力毎に設
けられ、ＢＦＭ−ＬＳＩｓのＳｈａｒｅｄメモリ部及び
アドレスチェインポインタ部の読み出し用物理アドレス
を格納しておくレジスタである。ＣＮＴＬ−ＬＳＩのＯ
ｕｔＣＮＴ部は出力方路の制御回路である。ＣＮＴＬ−
ＬＳＩのＯＵＴＤＥＣ部はＣＮＴＬ−ＬＳＩのＯｕｔＣ
ＮＴ部が出力した出力方路より対応するＲＡ部を選択す
るデコーダである。

【００１１】バッファメモリ制御部の書き込み動作につ
いて、入力されたセルのヘッダ部若しくは出力方路を識
別するために付与されたスイッチング・タグ部の内容よ
りＣＮＴＬ−ＬＳＩのＲＴＤＥＣ部に該当する方路に対
応するＷＡ部が選択される。

【００１２】選択されたＷＡ部に格納された物理アドレ
スに対してＳｈａｒｅｄメモリ部には入力されたセル
を、またアイドルアドレスバッファ部より読み出した物
理アドレスアドレスチェインポインタ部に書き込む。次
に、アイドルアドレスバッファ部より読み出した物理ア
ドレスは新たにＷＡ部のレジスタに保持される。

【００１３】次に読み出し動作について、ＯｕｔＣＮＴ
部より出力された出力方路をＯＵＴＤＥＣ部でデコード
し、対応するＲＡ部を選択する。ＲＡ部は格納されてい
た物理アドレスよりＳｈａｒｅｄメモリ部からセルを、
またアドレスチェインポインタ部より次のセルが格納さ
れている物理アドレスを読み出す。ＲＡ部に格納されて
いた物理アドレスは現在使用されていない物理アドレス
としてアイドルアドレスバッファ部に書き込まれる。次
にアドレスチェインポインタ部より読み出された次のセ
ルが格納されている物理アドレスは新たにＲＡ部に格納
される。

【００１４】即ち、ある物理アドレスについて、（１）
書き込み動作においては、アイドルアドレスバッファ部
より読み出された物理アドレスは、次に書き込みに使用
される物理アドレスとして、ＷＡ部に格納されると同時
にアドレスチェインポインタ部に書き込まれる。そし
て、次回にＷＡ部が選択されたときにＳｈａｒｅｄメモ
リ部及びアドレスチェインポインタ部の物理アドレスと
して使用される。

【００１５】（２）読み出し動作において、アドレスチ
ェインポインタ部より読み出された物理アドレスは次に
読み出しに使用される物理アドレスとしてＲＡ部に格納
される。そして次回にＲＡ部が選択されたときにＳｈａ
ｒｅｄメモリ部及びアドレスチェインポインタ部の物理
アドレスとして使用され、使用後には未使用の物理アド
レスとしてアイドルアドレスバッファ部に書き込まれ
る。

【００１６】以上のような動作によって共有バッファ型
スイッチ方式をＡＴＭ−ＳＷとして実現することができ
る。

【００１７】

【発明が解決しようとする課題】しかしながら、上述し
た共有バッファ型スイッチ方式を用いたＡＴＭ−ＳＷで
は、現在使用されていない物理アドレスを管理するため
にアイドルアドレスバッファ部というＦＩＦＯを用いて
いるので、（バッファのワード数）×（物理アドレス）
を表現するために必要なビット数のＦＩＦＯを設けなけ
ればならず、非常に複雑な構成になり装置の大型化を招
き、消費電力の増大化を招くという問題がある。

【００１８】また、入力されたＡＴＭセルを処理するた
めにＳｈａｒｅｄメモリ部、及びアドレスポインタ部と
アイドルアドレス部の２つのバッファメモリにアクセス
しなければならないので、動作が複雑で高速化に適さな
いという問題があった。

【００１９】以上のようなことから、非常に簡単な構成
で高速にＡＴＭセルを書き込み・読み出ししてスイッチ
ング出力することができるＡＴＭセルスイッチングシス
テムの提供が要請されている。

【００２０】

【課題を解決するための手段】そこで、本発明は、ＡＴ
Ｍセルを取り込み、メモリ制御回路からの制御によって
メモリ回路に記憶し、ＡＴＭセルに設定されている方路
情報に基づき、上記メモリ制御回路が上記メモリ回路に
対して制御して読み出させ、複数の出線のいずれかの出
線からＡＴＭセルを出力させるＡＴＭセルスイッチング
システムである。

【００２１】本発明は、特に、上記メモリ回路に、指定
される物理アドレスに基づきＡＴＭセルを蓄積するＲＡ
Ｍと、上記ＡＴＭセルの方路情報と、同一方路内のＡＴ
Ｍセルを個々に識別する情報とから上記物理アドレスを
求める連想メモリと、上記ＲＡＭの各ワードの使用状況
・未使用状況を表す情報を保持するレジスタと、未使用
ワードの中からいずれかのワードを選択する空きワード
検出手段と、上記ＲＡＭのワード線の入力を選択する選
択手段とを備える。更に、本発明は、上記メモリ制御回
路が、上記連想メモリに方路情報を書き込ませるときに
は、上記連想メモリのワード線の入力に上記空きワード
検出手段の出力を与えさせ、上記ＲＡＭにＡＴＭセルを
書き込ませるときには、上記ＲＡＭのワード線の入力に
上記連想メモリへの書き込み動作によって、上記空きワ
ード検出手段の出力が印加された上記連想メモリのワー
ド線を選択して接続させると共に上記レジスタをセット
させ、上記ＲＡＭからＡＴＭセルを読み出させるときに
は、上記ＲＡＭのワード線の入力に上記連想メモリの一
致判定出力を表すマッチ線を選択して接続させると共に
上記レジスタをリセットさせ、上記レジスタの保持状態
が更新されるごとに新たな空きワードを検出させること
で上述の課題を解決するものである。

【００２２】

【作用】本発明の構成によれば、ＡＴＭセルを蓄積する
メモリ回路（共有バッファ部）に用いるためのＲＡＭの
物理アドレスを管理するために、上記ＲＡＭに対する物
理アドレスを求める連想メモリと、上記ＲＡＭの各ワー
ドの使用状況・未使用状況を示す情報を保持するレジス
タと、未使用ワードを検出する空きワード検出手段と、
ＲＡＭのワード線の入力を選択する選択手段とを備えた
構成にしたので、使用中の物理アドレスを管理するため
に従来のアイドルアドレスバッファ部というＦＩＦＯを
用いる必要がなく、（バッファのワード数）×（物理ア
ドレスを表現するために必要なビット数）のＦＩＦＯを
設ける必要がないので、非常に簡単な構成で小型化で
き、消費電力の軽減も行うことができる。物理アドレス
管理動作は、メモリ回路（共有バッファ部）の中で、殆
ど処理されるのでメモリ制御回路の動作が複雑になるこ
とを回避することができ高速スイッチング化に適するよ
うになる。

【００２３】

【実施例】次に本発明の好適な実施例を図面を用いて説
明する。 『第１実施例』：本第１実施例では、ヘッダ部と情報部
からなる固定長のセルを用いて、複数の入ハイウエイと
複数の出ハイウエイ間でヘッダ部に含まれる情報に基づ
き交換するスイッチングシステムであって、複数の入ハ
イウエイを時分割多重し、到着したセルをメモリに書き
込み、これを適当な順序で読み出し、多重分割し、複数
の出ハイウエイに振り分けることによってスイッチング
動作及びバッファリング動作を行うスイッチングシステ
ムのメモリ回路において、次のような構成を採る。即
ち、「出ハイウエイ番号」と、「同一ハイウエイのセル
から任意のセルを識別する番号」を物理アドレスに変換
するＣＡＭ（Ｃｏｎｔｅｎｔｓ Ａｄｄｒｅｓｓａｂｌ
ｅ Ｍｅｍｏｒｙ：連想メモリ）と、セルを蓄積するメ
モリとしてＲＡＭと、このＲＡＭの物理アドレスの使用
・未使用を示すレジスタ（Ｖビットレジスタ）と、複数
の未使用ワードの中から任意の１ワードを選択する空き
ワード検出回路と、上記ＲＡＭのワード線の入力を切り
替える選択回路を設ける。

【００２４】上記ＲＡＭにデータを書き込むときにはワ
ード線の入力に、上記ＣＡＭに書き込み動作を行うとき
に用いる空きワード検出回路出力が印加されたＣＡＭの
ワード線を用い、上記ＲＡＭからデータを読み出すとき
にはワード線の入力にＣＡＭのマッチ線を用い、ＣＡＭ
にデータを書き込むときにはワード線の入力に空きワー
ド検出回路出力を用い、上記ＲＡＭにデータをデータを
書き込むときにＶビットレジスタをセットし、上記ＲＡ
Ｍからデータを読み出すときにＶビットレジスタをリセ
ットし、Ｖビットレジスタが更新される毎に新たな空き
ワードを検出するように構成するものである。

【００２５】（システム構成）： 次に以上の構成を
詳細に説明する。そこで、図１は本第１実施例のＡＴＭ
セルスイッチングシステムの機能構成図である。この図
１において、ＡＴＭセルスイッチングシステムは、並列
／直列変換多重回路（Ｐ／Ｓ）１、メインメモリ２、直
列／並列変換回路（Ｓ／Ｐ）３、書き込み番号生成回路
４１〜４ｎ、選択回路（ＷＳＥＬ）５、ＣＡＭ（連想メ
モリ）６、空きワード検出回路７、出力制御回路８、読
み出し番号生成回路９１〜９ｎ、選択回路（ＲＳＥＬ）
１０とから構成されている。

【００２６】特にメインメモリ２、ＣＡＭ６、空きワー
ド検出回路７によって共有バッファ部１１が形成されて
いる。また、書き込み番号生成回路４１と読み出し番号
生成回路９１とによってメモリ制御回路１２１が形成さ
れ、同様に書き込み番号生成回路４ｎと読み出し番号生
成回路９ｎとによってメモリ制御回路１２ｎが形成され
ているものとする。

【００２７】並列／直列変換多重回路１は、ＡＴＭセル
信号を取り込むための複数の入線（＃１〜＃ｎ）を収容
し、複数のＡＴＭセル信号を並行して取り込み、パラレ
ル／シリアル変換し、多重してメインメモリ２と選択回
路５に与える。メインメモリ２は、ＲＡＭから構成さ
れ、並列／直列変換多重回路１からセル多重信号を格納
する。直列／並列変換回路３は、メインメモリ２から読
み出されたＡＴＭセル多重信号をシリアル／パラレル変
換して、複数の出線（＄１〜＄ｎ）に多重分離して出力
する。

【００２８】並列／直列変換多重回路１の出力の内、Ａ
ＴＭセルのヘッダに相当する部分は、各出線に対応して
設けられたｎ個の書き込み番号生成回路４１〜４ｎの出
力から到着したセルに対応する書き込み番号を選択する
選択回路５とＣＡＭ６とに与えられる。書き込み番号生
成回路４１〜４ｎは、入線＃１のＡＴＭセルをメインメ
モリ２に書き込むための信号〜入線＃ｎのＡＴＭセルを
メインメモリ２に書き込むための信号を生成し、選択回
路５に与えるものである。

【００２９】選択回路５は、並列／直列変換多重回路１
の出力の内、ＡＴＭセルのヘッダに相当する部分から判
断して書き込み番号を選択しＣＡＭ６に与える。ＣＡＭ
６は、マッチ線出力をメインメモリ２に与え、更に、Ｖ
ビット信号を空きワード検出回路７に与える。空きワー
ド検出回路７は、Ｖビット信号を受け、空きワードアド
レス出力をＣＡＭ６の物理アドレス入力として与えると
共に、メインメモリ２のアドレス入力にも与える。

【００３０】出力制御回路８は、セルの出線（＄１〜＆
ｎ）を示す信号を直列／並列変換回路３、ＣＡＭ６、選
択回路１０に与える。この出力制御回路８の出力信号に
よって、各出線に対応して設けられたｎ個の読み出し番
号生成回路９１〜９ｎからの読み出し番号を選択回路１
０によって選択させる。また、このＣＡＭ６は、通常の
ＲＡＭのようにビット線、ワード線を備え、書き込み、
読み出し動作を行うだけでなく、参照線に入力されたデ
ータと保持されているデータを比較して比較結果をマッ
チ線に出力するものである。通常ワード毎に各ビットの
出力マッチ線のＡＮＤをとり、ワード単位の比較照合を
行うものである。

【００３１】読み出し番号生成回路９１〜９ｎは、直列
／並列変換回路３の出線＄１〜＄ｎに対応するものであ
り、各出線からＡＴＭセルを出力させるための読み出し
番号を生成し選択回路１０に与える。選択回路１０は、
出力制御回路８からの信号によって読み出し番号生成回
路９１〜９ｎからの読み出し番号の信号を選択し、ＣＡ
Ｍ６に与える。

【００３２】（メモリセル構成）： 図３は、メモリ
セルの構成図である。図３（ａ）は、ＣＡＭ６のメモリ
セル（以下、ＣＡＭセルと呼ぶ。）の構成図である。こ
の図３（ａ）において、ＣＡＭ６のメモリセルはＮＯＴ
ゲート２１、２２と、複数の制御トランジスタとから構
成され、相補のビット線（Ｂ）と、参照線とが共有され
た形で構成され、マッチ線が備えられている。

【００３３】図３（ｂ）は、メインメモリ２のＲＡＭの
メモリセル（以下、ＲＡＭセルと呼ぶ。）の構成図であ
る。この図３（ｂ）において、ＲＡＭのメモリセルは、
主にＮＯＴゲート２３、２４と、複数のｎｍｏｓの制御
トランジスタとから構成され、ワード線と、相補のビッ
ト線も備えられている。

【００３４】図３（ｃ）は、上記図３（ａ）のＣＡＭ６
のメモリセルをＶビットに用いる場合（これを、以下、
Ｖビットメモリセルと呼ぶ。）の一例の構成図である。
上述のＣＡＭ６のメモリセルにセット・リセット入力端
子２ｃ１、２ｃ２と、モニタ出力用の出力端子２ｃ３を
設けたものであり、主にＮＯＲゲート２５、２６と、複
数のｎｍｏｓの制御トランジスタなどから構成されてい
る。

【００３５】（空きワード検出回路７の具体的な論理回
路構成）： 図４は空きワード検出回路７の具体的な
論理回路構成図である。この図４において、空きワード
検出回路７は、論理回路３１、３２と、ＡＮＤ回路３３
〜３６とから構成されている。論理回路３１、３２は同
じ論理回路構成である。論理回路３１は、ＮＯＴゲート
３１、論理ゲート３１ｂ〜３１ｄと、ＡＮＤゲート３１
ｅとから構成されている。

【００３６】ＶＡＬＩＤ０〜ＶＡＬＩＤ７はＣＡＭ６の
Ｖビットからの入力信号であり、ＩＬＤＥ０〜ＩＤＬＥ
７は空きワードを示すアドレス出力を示し、入力される
ＶＡＬＩＤ０〜ＶＡＬＩＤ７の内のリセット状態にある
信号ビットの内、最もＬＳＢ側にある信号ビットを選択
する回路である。

【００３７】本第１実施例では４ビット毎にキャリー信
号３７、３８を生成する構成にしているが、通常このよ
うな回路をダイナミック回路で構成するとｍビット入力
の場合、ｍ＋ｍ×（ｍ＋１）／２個のｎｍｏｓトランジ
スタが必要となる。

【００３８】図５は上記空きワード検出回路７の論理回
路３１の部分のゲート回路構成図である。この図５のよ
うに、複数のｎｍｏｓの制御トランジスタでゲート回路
構成を採ることで、２×ｍ個のｎｍｏｓトランジスタで
構成することができ、回路の小規模化を図ることができ
る。ＶＡＬＩＤ０は制御トランジスタ４１に与えられ、
ＶＡＬＩＤ１は制御トランジスタ４２に与えられ、ＶＡ
ＬＩＤ２は制御トランジスタ４３に与えられ、ＶＡＬＩ
Ｄ３は制御トランジスタ４４に与えられている。これら
の入力に対してＮＯＴ回路４５〜４８からＩＤＬＥＤ０
〜ＩＤＬＥ３出力を図５に示す構成で出力するものであ
る。キャリー０はＮＯＴ回路４９から出力する。

【００３９】ＶＡＬＩＤ０＊〜ＶＡＬＩＤ７＊は、ＶＡ
ＬＩＤ０〜ＶＡＬＩＤ７の反転信号であり、ＰＣはダイ
ナミック回路のプリチャージ入力信号である。

【００４０】（共有バッファ部１１のメモリ回路構
成）： 図６は共有バッファ部１１のメモリ回路構成
図である。この図６において、ワード１００４ａ〜ワー
ド１００４ｎから構成されている。それぞれのワードの
回路構成は同じであるので、ここではワード１００４ｂ
の回路構成を代表として説明する。

【００４１】ワード１００４ｂは、主に共有バッファ部
１１は、メインメモリ部１００１と、ＣＡＭ部１００２
と、空きワード検出回路１００３とから構成されてい
る。メインメモリ部１００１は、図１のメインメモリ２
に相当するものである。ＣＡＭ部１００２は、図１のＣ
ＡＭ６に相当するものである。空きワード検出回路部１
００３は、図１の空きワード検出回路７に相当するもの
である。

【００４２】メインメモリ部１００１には、選択回路１
２３と、ＲＡＭセル１２９ａ、１２９ｂとが備えられ、
入力ライン１０３ａ、１０３ｂが相補のビット線として
接続され、ＲＡＭセルのビット数Ｎに対応して２×Ｎ本
設けられる。

【００４３】ＣＡＭ部１００２には、ＣＡＭセル１２０
ａ、１２０ｂ、Ｖビットメモリセル１２１、ラッチ１２
４、１２７、ＡＮＤ回路１２５、１２８、論理回路１２
２が備えられ、相補のビット線として入力ライン１０１
ａ、１０１ｂ、ＣＡＭアレイの中に設けられたＶビット
の相補のビット線として１０２ａ、１０２ｂ、ＣＡＭコ
アのライトイネーブルのための入力ライン１０４、ＲＡ
Ｍセルのライトイネーブルのための入力ライン１０５な
どが備えられている。

【００４４】空きワード検出回路部１００３には、論理
ゲート１２６と、入力ライン１０６と、出力ライン１０
７とが備えられている。入力ライン１０６は、ＬＳＢ側
のワード１００４の使用状況の入力ラインである。出力
ライン１０７はＭＳＢ側のワード１００４への使用状況
の出力ラインである。

【００４５】ＣＡＭ部１００２のワード線１０８はＭビ
ットのＣＡＭセル１２０のワード線と１ビットのＶビッ
トメモリセル１２１のワード線と選択回路１２３の第１
の入力に接続され、ＲＡＭ部１００１のライトイネーブ
ル信号とのＡＮＤ回路１２５を介してＶビットメモリセ
ル１２１のセット信号入力に接続される。

【００４６】マッチ線１０９はＭビットのＣＡＭセル１
２０のマッチ線と１ビットのＶビットメモリセル１２１
のマッチ線に接続され、ＲＡＭ部１００１にライトイネ
ーブル信号との論理回路１２２を介して選択回路１２３
の第２の入力と、ラッチ１２４の入力とに接続される。

【００４７】論理ゲート１２６は、リセット状態にある
信号ビットの内、最もＬＳＢ側にある信号ビットを選択
する回路を構成する論理ゲートであり、第１の入力には
ＬＳＢ側のワードの使用状況の入力ライン１０６と接続
される。論理ゲート１２６の第２の入力には、Ｖビット
メモリセル１２１のモニタ出力がＶビット信号１１１と
して与えられる。論理ゲート１２６の出力はＭＳＢ側の
ワードへの使用状況の出力ライン１０７に接続されると
共に、ラッチ１２７の入力にも接続される。

【００４８】ラッチ１２７の出力は、ＣＡＭのライトイ
ネーブル信号とのＡＮＤをとるためのＡＮＤ回路１２８
を介してＣＡＭセル１２０、１２１のワード線１０８に
接続される。選択回路１１３の切り替え信号入力にはＲ
ＡＭ部１００１のライトイネーブル入力ライン１０５の
信号が与えられる。ＲＡＭ部１００１のワード線１１０
にはＮビットのＲＡＭセル１２９のワード線と選択回路
１２３の出力が接続される。

【００４９】（図１の動作）： 図１のＡＴＭセルス
イッチングシステムの動作を説明する。入力されたＡＴ
Ｍセルは並列／直列変換多重回路１で多重され、メイン
メモリ２に入力される。入力されたＡＴＭセルのヘッダ
部分はＣＡＭ６のデータ入力と、選択回路５に入力され
る。選択回路５は入力されたＡＴＭセルのヘッダ部分の
中の出力方路を検出し、対応する書き込み番号生成回路
４１〜４ｎを選択し、書き込み番号を出力する。

【００５０】書き込み番号は選択回路５を介してＣＡＭ
６のデータ入力に入力される。ＣＡＭ６のデータ入力に
与えられたＡＴＭセルのヘッダ部分の中の出力方路と、
書き込み番号は空きワード検出回路７によって検出され
た未使用物理ワードに書き込まれ、書き込まれたワード
のＶビットを使用状態にセットする。

【００５１】また、メインメモリ２に入力されたＡＴＭ
セルは空きワード検出回路７によって検出された未使用
ワードに書き込まれる。空きワード検出回路７は書き込
み動作によって更新されたＶビットのデータを元に新た
な未使用ワードを検出する。

【００５２】一方、出力制御回路８によってどの方路の
ＡＴＭセルを出力するかが決定される。出力制御回路８
より出力された方路のデータはＣＡＭ６の参照入力と選
択回路１０に入力される。選択回路１０は対応する読み
出し番号生成回路９を選択し、読み出し番号を出力す
る。この読み出し番号は選択回路１０を介してＣＡＭ６
の参照入力に与えられる。

【００５３】ＣＡＭ６はＣＡＭにエントリされている有
効データ（Ｖビットが使用状態にセットされている）の
中から方路・読み出し番号と共に一致するものを検索
し、一致した物理アドレスをマッチ線を介してメインメ
モリ２に出力する。メインメモリ２は、マッチ線を介し
て入力された物理アドレスに格納されたセルを読み出
し、直列／並列変換回路３に出力する。

【００５４】直列／並列変換回路３は、出力制御回路８
より出力された方路のデータから該当する方路にセルを
出力する。メインメモリ２からセルを読み出した後、マ
ッチしたＣＡＭ６の物理アドレスのＶビットを未使用状
態にリセットする。空きワード検出回路７は読み出し動
作によって更新されたＶビットのデータを元に新たな未
使用ワードを検出するものである。

【００５５】（図６の動作）： 次に図６の動作を説
明する。入力されたＡＴＭセルのデータはメインメモリ
部１００１の相補のビット線１０３に入力され、出力方
路と書き込み番号はＣＡＭ部１００２の相補のビット線
１０１に入力される。空きワード検出回路部１００３に
よって検出された未使用物理アドレスはラッチ１２７に
保持されており、ＣＡＭ部１００２のライトイネーブル
入力によって論理ゲート１２８を介してＣＡＭセル１２
０のワード線１０８に入力され、ＣＡＭセル１２０に出
力方路と書き込み番号が書き込まれる。

【００５６】更に、空きワード検出回路部１００３によ
って検出された未使用ワードを示す物理アドレスはＣＡ
Ｍセル１２０のワード線１０８と選択回路１２３を介し
てＲＡＭセル１２９のワード線１１０に入力され、入力
されたＡＴＭセルのデータがＲＡＭセル１２９に書き込
まれる。また、Ｖビットメモリセル１２１はＣＡＭ部１
００２のワード線１０８に未使用ワードを示す物理アド
レスが入力されることによってＡＮＤ回路１２５を介し
てセットされる。また、Ｖビットがセットされたことは
Ｖビットメモリセル１２１のモニタ出力から出力され、
Ｖビット信号１１１として空きワード検出回路１００３
を構成する論理ゲート１２６に入力される。

【００５７】空きワード検出回路１００３はリセット状
態にある信号ビットの内、最もＬＳＢ側にある信号ビッ
トを選択する回路であり、そのアルゴリズムに基づき新
たな未使用物理ワードを検索し、ラッチ１２７に保持さ
れる。

【００５８】一方、出力方路と読み出し番号は、ＣＡＭ
部１００２の相補のビット線１０１に入力される。ま
た、Ｖビットの相補のビット線はハイレベルになるよう
に保持される。次にＣＡＭ部１００２の参照動作を行
い、ＣＡＭ部１００２の相補のビット線１０１に入力さ
れた出力方路と、読み出し番号とＣＡＭセル１２０に書
き込まれているデータが一致し、且つＶビットが有効状
態（ハイレベル）になっているワード１００４のマッチ
線１０９が選択される。

【００５９】このようにＣＡＭ部１００２で行われた参
照動作の結果はマッチ線１０９に出力され、論理ゲート
１２２と選択回路１２３を介してＲＡＭセル１２９のワ
ード線１１０に入力され、ＲＡＭセル１２９に書き込ま
れていたＡＴＭセルのデータがメインメモリ部１００１
の相補のビット線１０３を介して読み出される。また、
論理ゲート１２２を介してＣＡＭ部１００２で行われた
参照動作の結果はラッチ１２４に入力され、メインメモ
リ部１００１からの読み出し動作が行われている間保持
される。

【００６０】メインメモリ部１００１からの読み出し動
作終了後、ラッチ１２４に保持されていたＣＡＭ部１０
０２で行われた参照動作の結果からＶビットメモリセル
１２１のリセットを行い、ワード１００４を使用状態か
ら未使用状態へと解放する。また、Ｖビットがリセット
されたことはＶビットメモリセル１２１のモニタ出力か
ら出力され、Ｖビット信号１１１として空きワード検出
回路部１００３を構成する論理ゲート１２６に入力され
る。

【００６１】空きワード検出回路部１００３は、リセッ
ト状態にある信号ビットの内、最もＬＳＢ側にある信号
ビットを選択する回路であり、そのアルゴリズムに基づ
き新たな未使用ワードを検索し、ラッチ１２７に保持さ
れるのである。

【００６２】（第１実施例の効果）： 以上の第１実
施例のＡＴＭセルスイッチングシステムによれば、ＡＴ
Ｍセルをメインメモリから読み出す前に、新たなＡＴＭ
セルが書き込まれることによってＡＴＭセルを紛失する
ことがない。また、全ての出線に対してメインメモリの
全領域を共通に使用できるので特定の出線に対して出力
の集中が生じてもメモリ容量を効率良く使用できる。

【００６３】更に、ＣＡＭと空きワード検出回路をメイ
ンメモリのアドレスデコーダとして使用する構成にした
ので、ＬＳＩ化に適した回路を実現することができる。

【００６４】具体的には、ＡＴＭセルを記憶するメイン
メモリの書き込み・読み出しアドレスを管理するため
に、上記メインメモリに対する物理アドレスを求めるＣ
ＡＭと、メインメモリの各ワードの使用状況・未使用状
況を表す情報を保持するラッチと、未使用ワードの中か
らいずれかのワードを選択する空きワード検出回路と、
メインメモリのワード線の入力を選択する選択回路とを
備えてスイッチング出力するようにしたので、使用中の
物理アドレスを管理するためにアイドルアドレスバッフ
ァ部というＦＩＦＯを用いる必要がなく、（バッファの
ワード数）×（物理アドレス）を表現するために必要な
ビット数のＦＩＦＯを設ける必要がないので、小型化で
き、消費電力の軽減も行うことができる。また、共有バ
ッファ部に対する制御動作によって動作が複雑になるこ
とを回避することができ高速スイッチング化に適するよ
うになる。

【００６５】『第２実施例』：本第２実施例は、特にメ
インメモリ部１００１のＲＡＭのビット数が多い場合に
有効な構成を示すものである。

【００６６】そこで、本第２実施例では、上述の第１実
施例の構成において、ＲＡＭのワード線を複数に分割
し、ＲＡＭのワード線に印加されるアドレス情報を一時
保持する手段を設け、ＲＡＭにデータを書き込むときに
はワード線の入力に、ＣＡＭへの書き込み動作によっ
て、空きワード検出手段の出力が印加されたＣＡＭのワ
ード線を用い、且つ一時アドレス情報を保持し、その間
に複数に分割された全てのＲＡＭに書き込み動作を実行
し、ＲＡＭからデータを読み出すときにはワード線の入
力にＣＡＭのマッチ線を用い、且つ一時アドレス情報を
保持し、その間に複数に分割された全てのＲＡＭに読み
出す動作を実行するように構成するものである。

【００６７】以上の構成を詳細に説明する。そこで、図
７は第２実施例のＡＴＭセルスイッチングシステムの共
有バッファ部１１のメモリ回路構成図である。この図７
において、構成要素は、メインメモリ部１００１Ａのワ
ード線１１０ａ、１１０ｂの周辺回路構成を除いて、上
述の第１実施例の図６と同様である。

【００６８】ＣＡＭ部１００２から入力されるメインメ
モリ部１００１Ａのアドレス信号は選択回路１２３を介
してラッチ１４１に接続される。ラッチ１４１の出力は
分割されたメインメモリ部１００１Ａのワード線１１０
ａ、１１０ｂにワード選択用のＡＮＤ回路１４２ａ、１
４２ｂを介して接続される。入力ライン１４０はメイン
メモリ１００１Ａのワード選択信号の入力ラインであ
り、ワード選択用のＡＮＤ回路１４２ａ、１４２ｂに接
続される。

【００６９】（動作）： メインメモリ部１００１Ａ
に書き込む場合、入力されたＡＴＭセルのデータはメイ
ンメモリ部１００１Ａの相補のビット線１０３にその一
部が入力され、空きワード検出回路部１００３によって
検出された未使用ワードを示す物理アドレスはＣＡＭセ
ル１２０のワード線１０８と選択回路１２３を介してラ
ッチ１４１に入力され保持される。

【００７０】複数に分割されたＲＡＭセル１２９の任意
のワード線１１０はワード選択入力信号１４０によって
ワード選択用のＡＮＤ回路１４２ａ、１４２ｂを介して
選択される。入力されたＡＴＭセルの一部がＲＡＭセル
１２９ａ、１２９ｂに書き込まれる。次に入力されたＡ
ＴＭセルのデータの別のデータの一部がメインメモリ部
１００１Ａの相補のビット線１０３ａ、１０３ｂを介し
て入力され、ワード選択入力信号１４０によってワード
選択用のＡＮＤ回路１４２ａ、１４２ｂを介して選択さ
れた別のＲＡＭセル１２９ａ、１２９ｂに書き込まれ
る。この動作を繰り返して入力されたセル全てをＲＡＭ
セル１２９ａ、１２９ｂに書き込むものである。

【００７１】この間にラッチ１４１に保持された未使用
物理アドレスは更新されてはならない。また、Ｖビット
メモリセル１２１をセットし、空きワード検出回路部１
００３によって新たな未使用ワードを検索し、ラッチ１
２７に保持する動作はＲＡＭセル１２９ａ、１２９ｂに
書き込む動作と並行して行われる。

【００７２】次に、メインメモリ部１００１Ａから読み
出す場合、ＣＡＭ部１００２の参照動作を行い、参照動
作の結果をマッチ線１０９に出力し、論理ゲート１２２
と選択回路１２３を介してラッチ１４１に入力して保持
する。複数に分割されたＲＡＭセル１２９ａ、１２９ｂ
の任意のワード線１１０ａ、１１０ｂはワード選択入力
信号１４０によってワード選択用のＡＮＤ回路１４２
ａ、１４２ｂを介して選択され、ＲＡＭセル１２９ａ、
１２９ｂに書き込まれていたＡＴＭセルのデータの一部
がメインメモリ部１００１Ａの相補のビット線１０３
ａ、１０３ｂを介して読み出される。

【００７３】次にワード選択入力信号１４０によってワ
ード選択用のＡＮＤ回路１４２ａ、１４２ｂを介して選
択された別のＲＡＭセル１２９ａ、１２９ｂに書き込ま
れているＡＴＭセルのデータの別の一部がメインメモリ
部１００１Ａの相補のビット線１０３ａ、１０３ｂを介
して読み出される。この動作を繰り返して書き込まれて
いたセル全てをＲＡＭセル１２９ａ、１２９ｂから読み
出す。

【００７４】この間にラッチ１４１に保持された参照動
作の結果は更新されてはならない。また、Ｖビットメモ
リセル１２１をリセットし、空きワード検出回路１００
３によって新たな未使用ワードを検索し、ラッチ１２７
に保持する動作はＲＡＭセル１２９ａ、１２９ｂに書き
込む動作と並行して行われているのである。

【００７５】（第２実施例の効果）： 以上の第２実
施例のＡＴＭセルスイッチングシステムによれば、上述
の第１実施例の効果に加え、メインメモリ２、メインメ
モリ部１００１Ａのワード線を分割し、個々に駆動でき
るようにしたので高速動作に適するという効果が得られ
る。また、ＲＡＭセルのビット線を共有する構成にもな
っているので書き込み・読み出し回路も共有化すること
が可能になり、ＬＳＩ化に適した小規模で且つ低消費電
力の回路を実現することができる。

【００７６】『第３実施例』：本第３実施例は、「出ハ
イウエイ番号」と「同一出ハイウエイのＡＴＭセルから
任意のＡＴＭセルを識別する番号」をメインメモリの物
理アドレスに変換するＣＡＭを設け、このＣＡＭには、
到着したＡＴＭセルをメインメモリに書き込むときには
「出ハイウエイ番号」と「同一出ハイウエイのＡＴＭセ
ルから任意のＡＴＭセルを一つだけ識別する番号」を書
き込み、メインメモリからＡＴＭセルを読み出すときに
はＣＡＭを用いて「出ハイウエイ番号」と「同一出ハイ
ウエイのＡＴＭセルから任意のＡＴＭセルを一つだけ識
別する番号」をメインメモリの物理アドレスに変換し、
ＣＡＭに書き込まれている「出ハイウエイ番号」と「同
一出ハイウエイのＡＴＭセルから任意のＡＴＭセルを一
つだけ識別する番号」を消去するように構成するもので
ある。

【００７７】更に、ＣＡＭには、到着したＡＴＭセルを
メインメモリに書き込んだときには、メインメモリ若し
くはＣＡＭの書き込んだ物理アドレスが使用状態になっ
たことを示す手段と、メインメモリからＡＴＭセルを読
み出したときには、メインメモリ若しくはＣＡＭの読み
出した物理アドレスが未使用状態になったことを示す手
段と、メインメモリ若しくはＣＡＭの未使用領域から任
意の未使用ワードを選択する手段とを設けるように構成
する。

【００７８】更にまた、メインメモリ若しくはＣＡＭの
物理アドレスが使用状態か未使用状態であるかを示す手
段として、各物理アドレスに対応したフラグビットを設
け、メインメモリ若しくはＣＡＭの未使用領域から任意
の未使用ワードを選択する手段としてプライオリティエ
ンコーダを設け、フラグビットの出力をプライオリティ
エンコーダの入力として任意の未使用ワードを選択する
ことによってメインメモリの物理アドレスを管理するよ
うに構成する。

【００７９】また、出ハイウエイ毎に書き込み番号発生
用カウンタと、読み出し番号発生用カウンタとを備え、
書き込み番号発生用カウンタの出力と、読み出し番号発
生用カウンタの出力を比較する比較器を設け、書き込み
番号発生用カウンタの出力を「同一出ハイウエイのＡＴ
Ｍセルから任意のＡＴＭセルを一つだけ識別する番号」
として用い、読み出し番号発生用カウンタの出力を「同
一出ハイウエイのＡＴＭセルから任意のＡＴＭセルを一
つだけ識別する番号」として用い、出ハイウエイ毎に設
けられた書き込み番号発生用カウンタは、出ハイウエイ
に出力されるべきＡＴＭセルが到着したときだけカウン
トアップし、出ハイウエイ毎に設けられた読み出し番号
発生用カウンタは、出ハイウエイへの出力要求が生じ、
且つ出力できるＡＴＭセルが存在する場合にカウントア
ップし、比較器によって出ハイウエイ毎の出力できるＡ
ＴＭセルの有無を検出するように構成するものである。

【００８０】次に以上の構成を詳細に説明する。本第３
実施例においてＡＴＭセルスイッチングシステムの構成
と同じものとする。尚、ＣＡＭ６の第１のデータ入力は
ビット線であり、第２のデータ入力は参照線である。

【００８１】（ＣＡＭ６に対するデータフォーマッ
ト）： 本第３実施例において、特徴的なＣＡＭ６に
エントリされるデータのフォーマットを図８に示してい
る。この図８において、２１はｎ本の出線を識別するた
めの領域であり、ｎ＝２^ｋの場合、ｋビット必要とな
る。また、この方路番号データ２１は出力制御回路８の
出力によって参照される。

【００８２】２２は書き込み／読み出し番号のデータを
格納するための領域であり、メインメモリ２のワード数
が２^Ｌワードの場合、Ｌビット必要となる。また、この
書き込み／読み出し番号データ２２は、選択回路１０を
介して入力される読み出し番号生成回路９１〜９ｎの出
力である読み出し番号と対応し、読み出し番号によって
参照される。

【００８３】２３はＶビットの信号を表すものである。
このＶビット信号２３は空きワード検出回路７において
空きワードを検出するために用いられるので、常時外部
からモニタできるように構成されている。また、Ｖビッ
ト信号２３は、データが書き込まれたときにセットさ
れ、データが参照され一致を出力した後にリセットされ
るのでリセット入力を備えることが好ましい。更に、初
期化時に全てのＶビットをリセットする必要があるの
で、全てのＶビットをリセットするためのクリア入力を
備えることが好ましい。

【００８４】２４はＡＴＭセルの優先度を示すビットで
ある。この優先度ビット２４は単一クラス（優先処理を
行わない場合）には不要である。また、複数のクラスを
扱う場合にはクラスの数に応じて設けるものである。
尚、本第３実施例では単一クラスについて説明し、優先
度を扱う場合については後述の第４実施例で説明する。

【００８５】（メモリ制御回路１２１〜１２ｎの構
成）： メモリ制御回路１２１〜１２ｎはそれぞれ同
じ構成であり、ここでは、代表してメモリ制御回路１２
ｎの構成を示す。メモリ制御回路１２ｎは、書き込み番
号生成回路４ｎと、読み出し番号生成回路９ｎとから構
成される。書き込み番号生成回路４ｎ、読み出し番号生
成回路９ｎは共にメインメモリ２のワード数が２^Ｌワー
ドの場合、Ｌビットのカウンタによって構成されてい
る。

【００８６】図９はメモリ制御回路１２１〜１２ｎの機
能構成図である。この図９において、メモリ制御回路
は、主にＬビットカウンタ４６０、４７０と、比較器４
８０とから構成されている。リセット入力端子４１０は
書き込み番号生成回路４１〜４ｎに該当するＬビットカ
ウンタ４６０のリセット入力と、読み出し番号生成回路
９１〜９ｎに該当するＬビットカウンタ４７０のリセッ
ト入力に接続される。

【００８７】書き込み出線選択信号入力端子４２０は、
Ｌビットカウンタ４６０のイネーブル入力に接続され
る。Ｌビットカウンタ４６０の出力は書き込み番号出力
端子４３０に接続される。読み出し出線選択信号入力端
子４４０はＡＮＤ回路４９０を介してＬビットカウンタ
４７０のイネーブル入力に接続される。このＬビットカ
ウンタ４７０の出力は読み出し番号出力端子４５０に接
続される。書き込み番号出力端子４３０と、読み出し番
号出力端子４５０とは比較器４８０の入力に接続され、
比較器４８０の出力はＡＮＤ回路４９０の第２の入力に
接続される。

【００８８】到着したＡＴＭセルのヘッダをデコードす
ることによってメモリ制御回路１２１〜１２ｎが選択さ
れた場合書き込み出線選択信号入力端子４２０がアクテ
ィブ状態にされ、Ｌビットカウンタ４６０のカウント値
が更新され、カウンタ値が書き込み番号出力端子４３０
に出力される。比較器４８０は、書き込み番号出力端子
４３０と読み出し番号出力端子４５０とからの信号を比
較し、書き込み番号出力端子４３０の信号値が読み出し
番号出力端子４５０の信号値よりも大きいときに読み出
し許可信号を出力するものである。

【００８９】出力制御回路８によってメモリ制御回路１
２１〜１２ｎが選択された場合、読み出し出線選択信号
入力端子４４０がアクティブ状態にされ、比較器４８０
の読み出し許可信号がアクティブ状態のときだけＬビッ
トカウンタ４７０のカウント値を更新し、カウント値が
読み出し番号出力端子４５０に出力される。

【００９０】（動作）： 次に、詳細な動作を説明す
る。入力されるＡＴＭセルについて、並列／直列変換多
重回路１において多重され、メインメモリ２に入力され
る。入力されたＡＴＭセルのヘッダ部分には論理チャネ
ル番号が書いてあり、この番号によってＡＴＭセルの出
力方路を認識することができる。尚、入力されたＡＴＭ
セルと出力方路の対応は呼設定時に制御系を介して実行
される。

【００９１】入力されたＡＴＭセルのヘッダより認識さ
れた出力方路情報はＣＡＭ６の第１のデータ入力と、選
択回路５に入力される。選択回路５は出力方路情報に対
応する書き込み番号生成回路４１〜４ｎを選択し、書き
込み番号を出力する。書き込み番号は選択回路５を介し
てＣＡＭ６のデータ入力に与えられる。尚、書き込み番
号は同一出力方路ＡＴＭセルを個々に識別するために用
いられる。また、同一出力方路ＡＴＭセルの順番を保存
するために番号を生成する手段は、読み出し側と同一で
あることが必須である。

【００９２】ＣＡＭ６の第１の入力に与えられた出力方
路情報と、書き込み番号は空きワード検出回路７によっ
て検出された未使用ワードに書き込まれ、書き込まれた
ＣＡＭ６の物理アドレスのＶビットを使用状態にセット
する。また、メインメモリ２に入力されたＡＴＭセルは
空きワード検出回路７によって検出された未使用ワード
に書き込まれる。ＣＡＭ６の第１のデータ入力に与えら
れた出力方路情報と、書き込み番号は上述の図８に示す
データフォーマットによるものでる。尚、ＣＡＭ６の未
使用ワードとメインメモリ２の未使用ワードとが１対１
に対応していることが必須である。

【００９３】空きワード検出回路７は、書き込み動作に
よって更新されたＶビットのデータを基に新たな未使用
ワードを検出する。尚、空きワード検出回路７は、本実
施例ではリセット状態にある信号ビットの内、最もＬＳ
Ｂ側にある信号ビットを選択する回路を用いたが、リセ
ット状態にある信号ビットの内、任意の１信号ビットを
選択する機能を有する回路であればどのような回路で
も、またどのようなアルゴリズムであっても良い。

【００９４】次に出力されるＡＴＭセルについて説明す
る。出力制御回路８によってどの方路のＡＴＭセルを出
力するかが決定される。出力制御回路８より出力方路情
報はＣＡＭ６の第２のデータ入力と、選択回路１０とに
入力される。選択回路１０は対応する読み出し番号生成
回路９１〜９ｎを選択し、読み出し番号を出力する。
尚、読み出し番号生成回路９１〜９ｎには、上述の図９
の比較器４８０が設けられており、読み出し番号生成回
路９１〜９ｎが、書き込み番号生成回路４１〜４ｎを追
い越すことがないように制御されている。読み出し番号
は選択回路１０を介してＣＡＭ６の第２のデータ入力に
与えられる。

【００９５】ＣＡＭ６はＣＡＭにエントリされている有
効データ（Ｖビットが使用状態にセットされている）の
中から第２のデータ入力に与えられる出力方路・読み出
し番号と共に一致するものを検索し、検索結果をマッチ
線を介して、物理アドレスとしてメインメモリ２に出力
する。尚、第２のデータ入力に与えられる出力方路・読
み出し番号は図８のデータフォーマットによるものであ
る。メインメモリ２はマッチ線を介して入力された物理
アドレスに格納されたセルを読み出し、直列／並列変換
回路３に与える。

【００９６】直列／並列変換回路３は、出力制御回路８
からの出力方路情報から該当する方路にＡＴＭセルを出
力する。メインメモリ２からＡＴＭセルを読み出した
後、一致したＣＡＭ６の物理アドレスのＶビットを未使
用状態にリセットする。空きワード検出回路７は読み出
し動作によって更新されたＶビットのデータを基に新た
な未使用ワードを検出するものである。

【００９７】（第３実施例の効果）： 以上の第３実
施例のＡＴＭセルスイッチングシステムによれば、ＡＴ
Ｍセルをメインメモリから読み出す前に新たなＡＴＭセ
ルを書き込まれることによってＡＴＭセルを紛失するこ
となく、また、全ての出線に対してメインメモリの全領
域を共通に使用できるので、特定の出線に対して出力の
集中が生じてもメモリ容量を効率良く使用できる。

【００９８】また、ＣＡＭと空きワード検出回路をメイ
ンメモリのアドレスデコーダとして使用する構成にした
ので、ＬＳＩ化に適した回路を実現することができる。

【００９９】更に、ＣＡＭは、入力ＡＴＭセルから所定
データフォーマットを形成して、メインメモリの物理ア
ドレスを管理するものであって、所定データフォーマッ
トには、上記Ｖビットの状態と、上記入線・出線に対応
する書き込み・読み出し番号の情報と、方路情報とを設
定しているので、メインメモリの物理アドレス管理を容
易に行うことができ、迅速に空きワードを検出して上記
メインメモリに対する書き込み・読み出し制御を行うこ
とができる。

【０１００】また、メモリ制御回路１２１〜１２ｎを図
９のような構成にすることで、非常に簡単な回路構成
で、書き込み・読み出しの制御を行うことができる。

【０１０１】従って、非常に簡単な構成で高速にＡＴＭ
セルを書き込み・読み出ししてスイッチング出力するＡ
ＴＭセルスイッチングシステムを実現することができ
る。

【０１０２】『第４実施例』：本第４実施例は、上述の
第３実施例の構成において、到着するＡＴＭセルには取
扱い条件を区別するクラスが付与してあり、クラスによ
ってスイッチが保証するセルのバッファリングによる遅
延時間が異なるスイッチングシステムにおいて、ＣＡＭ
には上記クラスを識別する領域を設け、「同一出ハイウ
エイのセルから任意のセルを一つだけ識別する番号」を
生成する手段を「出ハイウエイ番号」毎にクラス分設
け、同一「出ハイウエイ番号」においては優先度の高い
クラスから処理し、到着するＡＴＭセルには取扱い条件
を区別するクラスが付与してあり、クラスによってスイ
ッチが保証するＡＴＭセルのバッファリングによる遅延
時間が異なるように構成するものである。

【０１０３】本第４実施例は、上述の第３実施例の構成
に加え、図１０に示すように、優先度処理機能を付加し
たものであり、構成要素はメモリ制御回路１２１〜１２
ｎの構成を除いて上述の第３実施例と同様である。但
し、選択回路５は入力されたＡＴＭセルのヘッダからＡ
ＴＭセルの優先度を識別し、出線に該当するメモリ制御
回路１２１〜１２ｎに通達する機能を有する。また、Ｃ
ＡＭ６には優先度を示すビットを設けるものである。

【０１０４】図１１は本第４実施例のメモリ制御回路１
２１〜１２ｎの優先度処理機能に対応した機能構成図で
ある。この図１１において、メモリ制御回路は、主にＬ
ビットカウンタ６１、６２、６４、６５と、比較器６
３、６６と、選択回路６７、６８と、ＡＮＤ回路７０、
７２、７３と、論理ゲート６９、７１とから構成されて
いる。

【０１０５】Ｌビットカウンタ６１、６２と、比較器６
３とは非優先クラスのメモリ制御を行う。Ｌビットカウ
ンタ６４、６５と、比較器６６とは優先クラスのメモリ
制御を行う。入力端子７４はメモリ制御回路１２１〜１
２ｎのリセット入力４１０（図９）であり、入力端子７
５は書き込み出線選択信号入力端子であり、入力端子７
６は入力されたＡＴＭセルのヘッダより識別された優先
度の入力端子であり、入力端子７７は読み出し出線選択
信号入力端子であり、出力端子７８は書き込み番号の出
力端子であり、出力端子７９は読み出し番号の出力端子
である。

【０１０６】到着したＡＴＭセルのヘッダをデコードす
ることによってメモリ制御回路１２１〜１２ｎが選択さ
れた場合、優先処理の場合にはＬビットカウンタ６４の
カウント値が更新され、このカウント値が選択回路６７
を介して書き込み番号出力端子７８に出力され、非優先
処理の場合にはＬビットカウンタ６１のカウント値が更
新され、このカウント値が選択回路６７を介して書き込
み番号出力端子７８に出力される。

【０１０７】比較器６３は、Ｌビットカウンタ６１、６
２とを比較し、Ｌビットカウンタ６１の出力がＬビット
カウンタ６２の出力より大きいときに読み出し許可信号
を出力する。比較器６６はＬビットカウンタ６４と、Ｌ
ビットカウンタ６５とを比較し、Ｌビットカウンタ６４
の出力がＬビットカウンタ６５の出力より大きいときに
読み出し許可信号を出力する。

【０１０８】出力制御回路８によってメモリ制御回路１
２１〜１２ｎが選択された場合、比較器６６の出力がア
クティブ状態の場合、Ｌビットカウンタ６５のカウント
値を更新し、カウント値が選択回路６８を介して読み出
し番号出力端子７９に出力され、比較器６６の出力がア
クティブ状態ではなく、且つ比較器６３の出力がアクテ
ィブ状態の場合、Ｌビットカウンタ６２のカウント値を
更新し、カウント値を選択回路６８を介して読み出し番
号出力端子７９に出力する。

【０１０９】（動作）： 選択回路５は、入力された
ＡＴＭセルのヘッダ部分の中の出力方路と優先度とを検
出し、出力方路と優先度が対応する書き込み番号生成回
路４１〜４ｎを選択し、書き込み番号を出力する。この
書き込み番号は選択回路５を介してＣＡＭ６のデータ入
力に与えられる。ＣＡＭ６のデータ入力に与えられたセ
ルのヘッダ部分の中の出力方路と優先度と書き込み番号
は空きワード検出回路７によって検出された未使用ワー
ドに書き込まれ、書き込まれた未使用ワードに対応する
Ｖビットを使用状態にセットする。

【０１１０】出力制御回路８から出力された方路のデー
タはＣＡＭ６の参照入力端子と選択回路１０に与えられ
る。選択回路１０は対応する方路の優先クラスの読み出
し番号生成回路９１〜９ｎに読み出されていないＡＴＭ
セルがあれば、優先クラスの読み出し番号生成回路９１
〜９ｎを選択し、読み出し番号を出力する。

【０１１１】優先クラスの読み出し番号生成回路９１〜
９ｎに読み出されていないセルがなく、且つ非優先クラ
スの読み出し番号生成回路９１〜９ｎに読み出されてい
ないＡＴＭセルがあれば非優先クラスの読み出し番号生
成回路９を選択し、読み出し番号を出力する。読み出し
番号と優先クラスとは選択回路１０を介してＣＡＭ６の
参照線信号入力に与えられるものである。

【０１１２】（第４実施例の効果）： 以上の第４実
施例のＡＴＭセルスイッチングシステムによれば、上述
の第３実施例の効果に加え、優先処理を行う場合にも他
の回路方式に比較して小規模で実現することができる。
具体的には入力ＡＴＭセル内の情報を読みとって、優先
処理の指示情報が設定されているか否かを確認し、優先
処理の指示情報が検出されると、この情報から優先度処
理レベルを判断して、優先度処理レベルの高いＡＴＭセ
ルに対する書き込み・読み出し処理から優先して行う制
御を共有バッファ部に対して行うので、多くの方路から
のＡＴＭセルを効率的にスイッチングすることができ、
非常に実用的なシステムを実現することができる。

【０１１３】（他の実施例）： （１）尚、上述の第
１実施例、第２実施例においては、Ｖビットのリセット
及びリセットに専用の論理ゲートを具備する構成によっ
て実現しているが、ビット線を介して書き込み動作を行
うことによって実現しても良い。

【０１１４】（２）また、上述の第１実施例、第２実施
例において、メモリ試験のために物理アドレス入力端
子、物理アドレスデコーダ及び各ワード線に物理アドレ
スを入力するための選択回路を設けても良い。

【０１１５】（３）更に、上述の第１実施例、第２実施
例において、メモリは、例えば、ＣＡＭ部にはＶＰＩ／
ＶＣＩなどのＡＴＭセルを識別する番号を格納し、ＲＡ
Ｍ部には、各ＶＰＩ／ＶＣＩに必要な定数、変数を格納
することによって、スイッチングシステム以外（例え
ば、処理システム）にも適用できる。

【０１１６】（４）更にまた、上述の第３実施例、第４
実施例において、ＣＡＭはワード単位の一致を検出でき
れば、どのような構成で実現しても良い。

【０１１７】（５）また、上述の第３実施例、第４実施
例において、ＲＡＭはスループットを上げるためにマル
チポートＲＡＭを使用することも好ましい。

【０１１８】（６）更に、上述の第３実施例、第４実施
例において、出力方路の分布がある程度制限されている
（ある１方路へのバースト性が低い）場合には、ＣＡＭ
の書き込み、読み出し番号のビット数及び書き込み番号
生成回路・読み出し番号生成回路のビット数を出力方路
の分布に応じて減らすことも好ましい。

【０１１９】

【発明の効果】以上述べた様に本発明は、ＡＴＭセルを
取り込み、メモリ制御回路からの制御によってメモリ回
路に記憶し、ＡＴＭセルに設定されている方路情報に基
づき、メモリ制御回路がメモリ回路に対して制御して読
み出させ、複数の出線のいずれかの出線からＡＴＭセル
を出力させるＡＴＭセルスイッチングシステムであっ
て、メモリ回路に、指定される物理アドレスに基づきＡ
ＴＭセルを蓄積するＲＡＭと、ＡＴＭセルの方路情報
と、同一方路内のＡＴＭセルを個々に識別する情報とと
から上記物理アドレスを求める連想メモリと、ＲＡＭの
各ワードの使用状況・未使用状況を表す情報を保持する
レジスタと、未使用ワードの中からいずれかのワードを
選択する空きワード検出手段と、ＲＡＭのワード線の入
力を選択する選択手段とを備える。更に、メモリ制御回
路は、連想メモリに方路情報を書き込ませるときには、
連想メモリのワード線の入力に空きワード検出手段の出
力を与えさせ、ＲＡＭにＡＴＭセルを書き込ませるとき
には、ＲＡＭのワード線の入力に連想メモリへの書き込
み動作により空きワード検出手段の出力が印加された連
想メモリのワード線を選択して接続させると共にレジス
タをセットさせ、ＲＡＭからＡＴＭセルを読み出させる
ときには、ＲＡＭのワード線の入力に連想メモリのマッ
チ線を選択して接続させると共にレジスタをリセットさ
せ、レジスタの保持状態が更新されるごとに新たな空き
ワードを検出させる構成である。

【０１２０】このような構成であることから、本発明に
よれば、従来の方式に比べ非常に簡単な構成で高速にＡ
ＴＭセルの書き込み・読み出しを行いスイッチング出力
するＡＴＭセルスイッチングシステムを実現することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例のＡＴＭセルスイッチング
システムの機能構成図である。

【図２】従来技術の共有バッファ型スイッチ方式の説明
図である。

【図３】第１実施例のメモリセルの構成図である。

【図４】第１実施例の空きワード検出回路の具体的な論
理回路構成図である。

【図５】第１実施例の空きワード検出回路の論理回路の
部分のゲート回路構成図である。

【図６】第１実施例の共有バッファ部のメモリ回路構成
図である。

【図７】第２実施例の共有バッファ部のメモリ回路構成
図である。

【図８】第３実施例のＣＡＭにエントリされるデータフ
ォーマットである。

【図９】第３実施例のメモリ制御回路の機能構成図であ
る。

【図１０】第４実施例のＡＴＭセルスイッチングシステ
ムの機能構成図である。

【図１１】第４実施例のメモリ制御回路の機能構成図で
ある。

【符号の説明】

１…並列／直列変換多重回路、２…メインメモリ、３…
直列／並列変換回路、４１〜４ｎ…書き込み番号生成回
路、５…選択回路、６…ＣＡＭ（連想メモリ）、７…空
きワード検出回路、８…出力制御回路、９１〜９ｎ…読
み出し番号生成回路、１０…選択回路、１１…共有バッ
ファ部、１２…メモリ制御回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＡＴＭセルを取り込み、メモリ制御回路
   からの制御によってメモリ回路に記憶し、ＡＴＭセルに
   設定されている方路情報に基づき、上記メモリ制御回路
   が上記メモリ回路に対して制御して読み出させ、複数の
   出線のいずれかの出線からＡＴＭセルを出力させるＡＴ
   Ｍセルスイッチングシステムであって、 上記メモリ回路は、 指定される物理アドレスに基づきＡＴＭセルを蓄積する
   ＲＡＭと、 上記ＡＴＭセルの方路情報と、同一方路内のＡＴＭセル
   を個々に識別する情報とから上記物理アドレスを求める
   連想メモリと、 上記ＲＡＭの各ワードの使用状況・未使用状況を表す情
   報を保持するレジスタと、 未使用ワードの中からいずれかのワードを選択する空き
   ワード検出手段と、 上記ＲＡＭのワード線の入力を選択する選択手段とを備
   えると共に、 上記メモリ制御回路は、 上記連想メモリに方路情報を書き込ませるときには、上
   記連想メモリのワード線の入力に上記空きワード検出手
   段の出力を与えさせ、 上記ＲＡＭにＡＴＭセルを書き込ませるときには、上記
   ＲＡＭのワード線の入力に上記連想メモリへの書き込み
   動作によって上記空きワード検出手段の出力が印加され
   た上記連想メモリのワード線を選択して接続させると共
   に上記レジスタをセットさせ、 上記ＲＡＭからＡＴＭセルを読み出させるときには、上
   記ＲＡＭのワード線の入力に上記連想メモリの一致判定
   出力を表すマッチ線を選択して接続させると共に上記レ
   ジスタをリセットさせ、 上記レジスタの保持状態が更新されるごとに新たな空き
   ワードを検出させることを特徴とするＡＴＭセルスイッ
   チングシステム。
2. 【請求項２】 上記メモリ回路の上記ＲＡＭは、個々の
   ＡＴＭセルを蓄積する領域が複数のワード線で分割して
   割当てられるように構成されていると共に、 更に、上記メモリ回路は、上記連想メモリの全てのワー
   ドに対応するアドレス情報をラッチするラッチ手段を備
   え、 上記メモリ制御回路は、 上記ＲＡＭにＡＴＭセルを書き込ませるときには、上記
   ＲＡＭのワード線の入力には、上記連想メモリへの書き
   込み動作によって上記空きワード検出手段の出力が印加
   された上記連想メモリのワード線を接続してアドレス情
   報を上記ラッチ手段でラッチさせ、このラッチの間に上
   記ＲＡＭで分割割当て構成されたワード線に接続されて
   いるいくつかのメモリセルごとに書き込みを行わせ、 上記ＲＡＭからＡＴＭセルを読み出させるときには、上
   記ＲＡＭのワード線の入力には、上記連想メモリのマッ
   チ線を接続させてアドレス情報を上記ラッチ手段でラッ
   チさせ、このラッチの間に上記ＲＡＭで分割割当て構成
   されたワード線に接続されているいくつかのメモリセル
   ごとに読み出しを行わせることを特徴とする請求項１記
   載のＡＴＭセルスイッチングシステム。
3. 【請求項３】 上記ＲＡＭは、複数の入線から入力され
   るＡＴＭセルを多重化して取り込み、 上記連想メモリは、上記入力ＡＴＭセルから所定データ
   フォーマットを形成して内部データを個々に識別するも
   のであって、上記所定データフォーマットには、上記レ
   ジスタの状態と、方路情報と、同一方路毎に設定される
   ＡＴＭセルの書き込み・読み出し番号の情報とを少なく
   とも設定し、 上記ＲＡＭに対する書き込み・読み出し制御を行うこと
   を特徴とする請求項１又は２記載のＡＴＭセルスイッチ
   ングシステム。
4. 【請求項４】 上記メモリ制御回路は、 入力ＡＴＭセル内の情報を読みとって、優先処理の指示
   情報が設定されているか否かを確認し、優先処理の指示
   情報が検出されると、この情報から優先度処理レベルを
   判断して、優先度処理レベルの高いＡＴＭセルに対する
   書き込み・読み出し処理から優先して行う制御を上記メ
   モリ回路に対して行うことを特徴とする請求項１〜３の
   いずれかに記載のＡＴＭセルスイッチングシステム。
5. 【請求項５】 上記メモリ制御回路は、 上記ＲＡＭに対するＡＴＭセル書き込みのために同一方
   路ごとの書き込みＡＴＭセルをカウントする第１のカウ
   ンタと、 上記ＲＡＭから同一方路ごとにＡＴＭセルを読み出させ
   るために読み出しＡＴＭセルをカウントする第２のカウ
   ンタと、 上記第１のカウンタの出力と、上記第２のカウンタの出
   力との比較を行って、読み出しの制御を行う比較制御手
   段とを備えることを特徴とする請求項１〜４のいずれか
   に記載のＡＴＭセルスイッチングシステム。