JPH0917188A - パケット処理装置のメモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】 非常に簡単な構成で且つ効率良くパケットを
処理するために必要なメモリ容量で提供でき、ＬＳＩ化
にも適する。 【構成】 ＣＡＭ２５は到着したＡＴＭセルのヘッダよ
りＶＰＩ／ＶＣＩを論理アドレスとして、ＲＡＭ２６の
物理アドレスに変換してＲＡＭ２６に与える。ＣＡＭ２
５は入力されたＶＰＩ／ＶＣＩが新規登録若しくは登録
削除に該当するものであれば、ＣＡＭ２５の未使用領域
へ新規登録若しくは登録されているデータを削除して未
使用領域にするなどの動作を行う。更に、新規登録時の
ＣＡＭ２５の未使用領域から任意の１ワードを選択する
動作や、登録されているデータを削除して未使用領域に
した場合に、新たに未使用領域から任意の１ワードを選
択する動作は空きワード検出回路２７が実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケット処理装置のメモ
リ回路に関し、入力パケットに対するメモリ回路への書
き込み・読み出しに関するものである。

【０００２】

【従来の技術】近年、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転送モード）
通信システムの研究・開発が盛んに行われている。例え
ば、ＡＴＭ方式を用いた交換システムにおけるＡＴＭセ
ル処理には、ＶＰＩ（仮想パス識別子）／ＶＣＩ（仮想
チャネル識別子）毎にヘッダを書き換える処理（ヘッダ
変換ＨＣＶ）や、通過したセルの流量や到着間隔をモニ
タし、申告値を超えた場合には規制を行う処理（ＵＰ
Ｃ：Ｕｓａｇｅ Ｐａｒａｍｅｔｅｒ Ｃｏｎｔｒｏ
ｌ：使用量パラメータ制御）や、各ＶＰＩ／ＶＣＩ毎に
パスの導通を監視する処理（ＯＡＭ：Ｏｐｅｒａｔｉｏ
ｎ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｍａｉｎｔｅｎａ
ｎｃｅ：保守運用）などの処理が必須である。

【０００３】このようなＡＴＭセル処理を実現するため
にはＨＣＶ処理については、到着したＡＴＭセルのＶＰ
Ｉ／ＶＣＩに対応した新しいＶＰＩ／ＶＣＩを格納する
手段が必須であり、ＵＰＣ処理については到着したセル
のＶＰＩ／ＶＣＩ毎に到着したＡＴＭセルの数量や間隔
を格納する手段が必須であり、ＯＡＭ処理については到
着したＡＴＭセルのＶＰＩ／ＶＣＩ毎にＯＡＭセルを検
出し、試験の結果を格納する手段が必須である。

【０００４】このような処理回路を実現する場合、ＶＰ
Ｉ／ＶＣＩ毎に生じるデータを格納する手段として、一
般的にはＲＡＭが用いられている。

【０００５】また、このような処理回路を実現する場
合、全てのＶＰＩ／ＶＣＩ（ＡＴＭセルの場合、４８バ
イト）について動作を保証しなければならないが、運用
時に全てのＶＰＩ／ＶＣＩが有効になるとは限らない。

【０００６】従って、このような処理回路をＡＴＭセル
のＶＰＩ／ＶＣＩのような論理アドレスをＲＡＭのアド
レスのような物理アドレスに効率良く変換する手段が必
須となる。計算機システムにおいては、文献：『超高速
ＭＯＳデバイス』培風館、のページ２８５〜２８８、に
示されているように主記憶ヘアクセスする際には、論理
アドレスから物理アドレスへ変換して、物理アドレスに
アクセスし、また、特に最近は所定の個数を記憶回路に
いれるようにしたキャッシュを設けることが一般的に用
いられている。

【０００７】

【発明が解決しようとする課題】以上のように、従来技
術のメモリにおいてＶＰＩ／ＶＣＩのような論理アドレ
スをＲＡＭのアドレスのような物理アドレスに効率良く
変換する手法は、運用時に同時に必要な規模のメモリを
用いて、全てのＶＰＩ／ＶＣＩについて動作を保証でき
るので有効であると考えられるが、ＡＴＭ交換システム
に用いる場合に、次のような問題があった。即ち、
（１）呼の接続・解除要求に応じてメモリ上にＶＰＩ／
ＶＣＩのような論理アドレスを登録・削除しなければな
らなかった。

【０００８】（２）更に、通常の運用形態において、メ
モリ上にＶＰＩ／ＶＣＩのような論理アドレスが重複し
て存在することはない。また、メモリ上に存在しないＶ
ＰＩ／ＶＣＩのような論理アドレスについて参照される
ことがないなどの問題が生じている。このため、これら
を使用するＡＴＭ交換システムやパケット交換システム
に対して最適化を行い、より高速で動作でき、且つ集積
回路化に適した回路が望まれている。

【０００９】以上のようなことから、非常に簡単な構成
で且つ効率良くパケットを処理するために必要なメモリ
容量で提供でき、ＬＳＩ化にも適したパケット処理装置
のメモリ回路の提供が要請されている。

【００１０】

【課題を解決するための手段】そこで、本発明のパケッ
ト処理装置のメモリ回路は、パケットの中のヘッダに含
まれる情報を論理アドレスとして、この論理アドレスを
物理アドレスに変換する連想メモリと、上記パケットを
処理するための情報を蓄積するＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、上記ＲＡＭの各ワー
ドの使用状況・未使用状況を表す情報を保持するレジス
タと、未使用ワードの中からいずれかのワードを選択す
る空きワード検出手段とを備えると共に、上記ＲＡＭに
データを書き込むとき、及び上記ＲＡＭからデータを読
み出すときには上記ＲＡＭに対するワード線の入力に、
上記連想メモリの一致判定出力を表すマッチ線の信号を
物理アドレスとして与え、上記連想メモリにデータを書
き込むときには上記連想メモリのワード線の入力に、上
記空きワード検出手段の出力信号を与え、上記連想メモ
リにデータを書き込むときに上記レジスタをセットし、
上記連想メモリ内のデータを削除するときには、上記連
想メモリで内容参照動作を行って、一致したワードの上
記レジスタをリセットし、上記レジスタが更新されるご
とに新たな空きワードを検出する構成を採ることで、上
述の課題を解決するものである。

【００１１】

【作用】上述の発明の構成によれば、論理アドレスを物
理アドレスに変換する連想メモリと、未使用ワードの中
からいずれかのワードを選択する空きワード検出手段と
をＲＡＭのアドレスデコーダとして使用することができ
る。これによって従来のようにＲＡＭにアドレスデコー
ダを具備する必要がなくなり、パケッット処理装置とし
ては、物理アドレスを意識することなく、論理アドレス
だけを意識してデータの書き込み・読み出しを行うこと
ができるので回路構成を簡単にすることができる。

【００１２】

【実施例】次に本発明をＡＴＭセル処理回路に適用する
場合の好適な実施例を図面を用いて説明する。そこで、
先ず、ＡＴＭセル処理回路において、ＡＴＭセルのＶＰ
Ｉ／ＶＣＩのような論理アドレスをＲＡＭのアドレスの
ような物理アドレスに効率良く変換する手段として、Ｃ
ＡＭ（Ｃｏｎｔｅｎｔｓ ＡｄｄｒｅｓｓａｂｌｅＭｅ
ｍｏｒｙ：連想メモリ）を用いて、入力されるＡＴＭセ
ルのＶＰＩ／ＶＣＩをタグとして処理する方法は極めて
有効である。

【００１３】『第１実施例』：そこで、本第１実施例で
はヘッダ部と情報部とからなる固定長のセルを用いて、
複数の入ハイウエイと複数の出ハイウエイ間でＡＴＭセ
ルのヘッダ部に含まれる情報に基づき交換するスイッチ
ングシステムであって、ヘッダ部に含まれる情報毎に処
理を行うＡＴＭセル処理回路に用いるメモリ回路におい
て、ヘッダに含まれる情報を論理アドレスとして、論理
アドレスを物理アドレスに変換するＣＡＭと、セルを処
理するために必要な情報を蓄積する手段としてＲＡＭ
と、ＲＡＭのワードの使用・未使用を示すレジスタ（Ｖ
ビット）と、複数の未使用ワードの中から任意の１ワー
ドを選択する空きワード検出回路を設ける。

【００１４】更に、ＲＡＭにデータを書き込むとき、及
びＲＡＭからデータを読み出すときにはワード線の入力
にＣＡＭのマッチ線を物理アドレスとして用い、ＣＡＭ
にデータを書き込むときにはワード線の入力に空きワー
ド検出回路出力を用い、ＣＡＭにデータを書き込むとき
にＶビットをセットする手段と、ＣＡＭに参照動作を実
行させ、一致したワードのＶビットをリセットする手段
と、Ｖビットが更新される毎に新たな空きワードを検出
する手段とを備えるように構成するものである。

【００１５】以上を詳細に説明する。そこで、図１は第
１実施例のＡＴＭセル処理用メモリシステムの機能構成
図である。この図１において、ＡＴＭセル処理用メモリ
システムは、主にヘッダ抽出回路２１と、ＯＡＭ処理回
路２２と、ＵＰＣ処理回路２３と、ＨＣＶ処理回路２４
と、メモリ回路２８とから構成されている。更に、メモ
リ回路２８は、ＣＡＭ２５と、ＲＡＭ２６と、空きワー
ド検出回路２７とから構成されている。

【００１６】入力端子２０に与えられたＡＴＭセルはヘ
ッダ抽出回路２１に与えられる。ヘッダ抽出回路２１
は、到着したＡＴＭセルのヘッダからＶＰＩ／ＶＣＩを
抽出し、ＣＡＭ２５に与える。ＣＡＭ２５は到着したＡ
ＴＭセルのヘッダよりＶＰＩ／ＶＣＩを論理アドレスと
して、ＲＡＭ２６の物理アドレスに変換してＲＡＭ２６
に与える。

【００１７】また、ＣＡＭ２５は、入力されたＶＰＩ／
ＶＣＩが新規登録若しくは登録削除に該当するものであ
れば、ＣＡＭ２５の未使用領域へ新規登録若しくは登録
されているデータを削除して未使用領域にするなどの動
作を行う。更に、新規登録時のＣＡＭ２５の未使用領域
から任意の１ワードを選択する動作や、登録されている
データを削除して未使用領域にした場合に、新たに未使
用領域から任意の１ワードを選択する動作は空きワード
検出回路２７が実行する。

【００１８】ＲＡＭ２６は、複数のブロックに分割され
ており、ＯＡＭ処理回路２２と、ＵＰＣ処理回路２３
と、ＨＣＶ処理回路２４とにＡＴＭセルデータを供給す
る。また、ＯＡＭ処理回路２２と、ＵＰＣ処理回路２３
と、ＨＣＶ処理回路２４とはそれぞれの処理機能に応じ
て、ＲＡＭ２６にＡＴＭセルデータを書き込み、読み出
させる処理を行う。

【００１９】つまり、メモリ回路２８は、（１）ＣＡＭ
２５を用いて入力されるＶＰＩ／ＶＣＩに対応するＲＡ
Ｍ２６の物理アドレスを判定し、判定された物理アドレ
スに対応するＲＡＭ２６のワードにデータを書き込み、
読み出しする。（２）更に、メモリ回路２８は、新規登
録についてＣＡＭ２５の未使用領域の中から任意の１ワ
ードを選択する。（３）更にまた、メモリ回路２８は、
登録削除においては使用していた任意の１ワードをＣＡ
Ｍ２５の未使用領域に変換し、再度ＣＡＭ２５の未使用
領域の中から任意の１ワードを選択する。

【００２０】上述のＣＡＭ２５は、通常のＲＡＭのよう
にビット線（Ｂ）、ワード線（Ｗ）を用いて書き込み、
読み出す動作を行うだけでなく、参照線（Ｒ）に入力さ
れたデータと保持されているデータを比較して、比較結
果をマッチ線（Ｃ）に出力するものであり、通常ワード
毎に各ビットの出力ＣのＡＮＤをとり、ワード単位の比
較照合を行うものである。

【００２１】（メモリセルの構成）： 図２は、メモ
リセルの構成図である。図２（ａ）は、ＣＡＭ２５のメ
モリセル（以下、ＣＡＭセルと呼ぶ。）の構成図であ
る。この図２（ａ）において、ＣＡＭ２５のメモリセル
はＮＯＴゲート２１、２２と、複数の制御トランジスタ
とから構成され、相補のビット線（Ｂ）と、参照線とが
共有された形で構成され、マッチ線が備えられている。

【００２２】図２（ｂ）は、ＲＡＭ２６のメモリセルの
構成図である。この図２（ｂ）において、ＲＡＭ２６の
メモリセルは、主にＮＯＴゲート２３、２４と、複数の
ｎｍｏｓの制御トランジスタとから構成され、ワード線
と、相補のビット線も備えられている。

【００２３】図２（ｃ）は、上記図２（ａ）のＣＡＭ２
５のメモリセルをＶビットに用いる場合（以下、Ｖビッ
トメモリセルと呼ぶ。）の一例の構成図である。上述の
ＣＡＭ２５のメモリセルにセット・リセット入力端子２
ｃ１、２ｃ２と、モニタ出力用（Ｖビット）の出力端子
２ｃ３を設けたものであり、主にＮＯＲゲート２５、２
６と、複数のｎｍｏｓの制御トランジスタなどから構成
されている。

【００２４】（空きワード検出回路２７の具体的な論理
回路構成）： 図３は空きワード検出回路２７の具体
的な論理回路構成図である。この図３において、空きワ
ード検出回路２７は、論理回路３１、３２と、ＡＮＤ回
路３３〜３６とから構成されている。論理回路３１、３
２は同じ論理回路構成である。論理回路３１は、ＮＯＴ
ゲート３１、論理ゲート３１ｂ〜３１ｄと、ＡＮＤゲー
ト３１ｅとから構成されている。

【００２５】ＶＡＬＩＤ０〜ＶＡＬＩＤ７はＣＡＭ２５
のＶビットからの入力信号であり、ＩＬＤＥ０〜ＩＤＬ
Ｅ７は空きワードを示すアドレス出力を示し、入力され
るＶＡＬＩＤ０〜ＶＡＬＩＤ７の内のリセット状態にあ
る信号ビットの内、最もＬＳＢ側にある信号ビットを選
択する回路である。

【００２６】本第１実施例では４ビット毎にキャリー信
号３７、３８を生成する構成にしているが、通常このよ
うな回路をダイナミック回路で構成するとｍビット入力
の場合、ｍ＋ｍ×（ｍ＋１）／２個のｎｍｏｓトランジ
スタが必要となる。

【００２７】図４は上記空きワード検出回路２７の論理
回路３１の部分のゲート回路構成図である。この図４の
ように、複数のｎｍｏｓの制御トランジスタでゲート回
路構成を採ることで、２×ｍ個のｎｍｏｓトランジスタ
で構成することができ、回路の小規模化を図ることがで
きる。ＶＡＬＩＤ０は制御トランジスタ４１に与えら
れ、ＶＡＬＩＤ１は制御トランジスタ４２に与えられ、
ＶＡＬＩＤ２は制御トランジスタ４３に与えられ、ＶＡ
ＬＩＤ３は制御トランジスタ４４に与えられている。こ
れらの入力に対してＩＤＬＥＤ０〜ＩＤＬＥ３出力を図
４に示す構成で出力するものである。

【００２８】ＶＡＬＩＤ０＊〜ＶＡＬＩＤ７＊は、ＶＡ
ＬＩＤ０〜ＶＡＬＩＤ７の反転信号であり、ＰＣはダイ
ナミック回路のプリチャージ信号である。ＶＤＤは基準
電圧信号ラインである。上述のＩＬＤＥ０〜ＩＤＬＥ３
信号はＮＯＴゲート４８、４５〜４７から出力される。
上述のキャリー０信号はＮＯＴゲート４９から出力され
る。

【００２９】（メモリ回路２８の回路構成）： 図５
は上述の図２の機能構成をより実際的なハードウエア構
成に近い形態でＡＴＭセル処理用メモリシステムのメモ
リ回路２８の回路構成を示した図である。この図５にお
いて、メモリ回路２８は、ワード１００４ａ〜ワード１
００４ｎから構成されている。それぞれのワードの回路
構成は同じであるので、ワード１００４ｂの回路構成を
代表として説明する。

【００３０】ワード１００４ｂは、主にＲＡＭ部１００
１と、ＣＡＭ部１００２と、空きワード検出回路部１０
０３とから構成されている。ＲＡＭ部１００１には、Ｒ
ＡＭセル１２９と、入力ライン１０３ａ、１０３ｂとが
備えられている。これらの入力ラインはＲＡＭの相補の
ビット線であり、ＲＡＭのビット数Ｎに対応して２×Ｎ
本備えられる。

【００３１】ＣＡＭ部１００２には、ＣＡＭセル１２０
ａ、１２０ｂと、Ｖビットメモリセル１２１と、ラッチ
１２２、１２７と、ＡＮＤ回路１２５、１２８と、入力
ライン１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０
４、１０５などが備えられている。入力ライン１０１
ａ、１０１ｂは、ＣＡＭセル１２０ａに対する相補のビ
ット線であり、ＣＡＭのビット数Ｍに対応して２×Ｍ本
備えられる。

【００３２】入力ライン１０２ａ、１０２ｂはＣＡＭア
レイの中に設けられたＶビットの相補のビット線であ
る。入力ライン１０４はＣＡＭのライトイネーブル入力
である。入力ライン１０５は、ＣＡＭにエントリされて
いるデータのクリア信号入力である。また、ＣＡＭ部１
００２のワード線１０８は、ＭビットのＣＡＭセル１２
０ａ、１２０ｂのワード線と、１ビットのＶビットメモ
リセル１２１のワード線とＶビットメモリセル１２１の
セット信号入力端子に接続される。更に、ＣＡＭ部１０
０２のマッチ線１０９はＭビットのＣＡＭセル１２０
ａ、１２０ｂのマッチ線と、１ビットのＶビットメモリ
セル１２１のマッチ線とラッチ１２２の入力端子に接続
される。

【００３３】ラッチ１２２の出力は、ＣＡＭにエントリ
されているデータのクリア信号との論理積をとるための
ＡＮＤ回路１２５を介してＶビットメモリセル１２１の
リセット信号入力に接続され、ＮビットのＲＡＭセル１
２９のワード線１１０にも接続される。

【００３４】空きワード検出回路部１００３には、論理
ゲート１２６と、入力ライン１０６と、出力ライン１０
７とが備えられている。入力ライン１０６は、ＬＳＢ側
のワード１００４の使用状況の入力ラインである。出力
ライン１０７はＭＳＢ側のワード１００４への使用状況
の出力ラインである。

【００３５】論理ゲート１２６は、リセット状態にある
信号ビットの内、最もＬＳＢ側にある信号ビットを選択
する回路を構成する論理ゲートであり、第１の入力には
ＬＳＢ側のワードの使用状況の入力ライン１０６と接続
される。論理ゲート１２６の第２の入力には、Ｖビット
メモリセル１２１のモニタ出力がＶビット信号１１１と
して与えられる。論理ゲート１２６の出力はＭＳＢ側の
ワードへの使用状況の出力ライン１０７に接続されると
共に、ラッチ１２７の入力にも接続される。

【００３６】ラッチ１２７の出力は、ＣＡＭのライトイ
ネーブル信号とのＡＮＤをとるためのＡＮＤ回路１２８
を介してＣＡＭセル１２０、１２１のワード線１０８に
接続される。

【００３７】（図５の動作）： 次に図５のＡＴＭセ
ル処理用メモリシステムのメモリ回路の動作を説明す
る。（１）ＣＡＭ部１００２を用いて入力されるＶＰＩ
／ＶＣＩに対応するＲＡＭ部１００１の物理アドレスを
判定し、判定された物理アドレスに対応するＲＡＭ部１
００１のワードにデータを書き込み、読み出す。ＶＰＩ
／ＶＣＩは、ＣＡＭ部１００２の相補ビット線１０１に
入力される。また、Ｖビットの相補のビット線はハイレ
ベルになるように保持される。次にＣＡＭ部１００２の
参照動作を行い、ＣＡＭ部１００２の相補のビット線１
０１に入力されたＶＰＩ／ＶＣＩと、ＣＡＭセル１２０
に書き込まれているデータが一致し、且つＶビットが有
効状態（ハイレベル）になっているワード１００４のマ
ッチ線１０９が選択される。

【００３８】このようにＣＡＭ部１００２で行われた参
照動作の結果は、マッチ線１０９に出力され、ラッチ１
２２に入力されて保持される。ＲＡＭ部１００１からの
読み出し動作及びＲＡＭ部１００１への書き込み動作は
ラッチ１２２に保持されたデータをアドレスとして用い
ることによって行われる。

【００３９】このような構成を採ることによって、次の
ＡＴＭセルのＶＰＩ／ＶＣＩが入力されるまでの間、ラ
ッチ１２２にＲＡＭ部１００１の物理アドレスデータは
保持される。従って、それまでの間、何度でもＲＡＭ部
１００１にアクセスすることが可能となり、例えば、複
数のデータを読み出し、それらのデータを基に演算を行
い再度書き込みを行うといった複雑なＡＴＭセルの処理
が可能となる。

【００４０】（２）新規登録については、ＣＡＭ部１０
０２の未使用領域の中から任意の１ワードを選択する。
ＶＰＩ／ＶＣＩは、ＣＡＭ部１００２の相補のビット線
１０１に入力される。空きワード検出回路１００３によ
って検出された未使用ワードはラッチ１２７に保持され
ており、ＣＡＭ部１００２のライトイネーブル入力１２
８によってＡＮＤ回路１２８を介してＣＡＭセル１２０
のワード線に入力され、ＣＡＭセル１２０にＶＰＩ／Ｖ
ＣＩが書き込まれる。

【００４１】また、Ｖビットメモリセル１２１は、ＣＡ
Ｍ部１００２のワード線１０８に未使用ワードが入力さ
れることによってセットされる。また、Ｖビットがセッ
トされたことはＶビットメモリセル１２１のモニタ端子
から出力され、Ｖビット信号１１１として空きワード検
出回路部１００３を構成する論理ゲート１２６に入力さ
れる。

【００４２】空きワード検出回路部１００３は、上述し
たようにリセット状態にある信号ビットの内、最もＬＳ
Ｂ側にある信号ビットを選択する回路であり、そのアル
ゴリズムに基づき新たな未使用ワードを検索し、ラッチ
１２７に保持されるのである。

【００４３】（３）登録削除においては、使用していた
任意の１ワードをＣＡＭ部１００２の未使用領域に変換
し、再度ＣＡＭ部１００２の未使用領域の中から任意の
１ワードを選択する。上述の（１）と同様にＶＰＩ／Ｖ
ＣＩは、ＣＡＭ部１００２の相補のビット線１０１に入
力される。また、Ｖビットの相補のビット線はハイレベ
ルになるように保持される。次にＣＡＭ部１００２の参
照動作を行い、ＣＡＭ部１００２の相補のビット線１０
１に入力されたＶＰＩ／ＶＣＩと、ＣＡＭセル１２０に
書き込まれているデータが一致し、且つＶビットが有効
状態（ハイレベル）になっているワード１００４のマッ
チ線１０９が選択される。

【００４４】このようにＣＡＭ部１００２で行われた参
照動作の結果はマッチ線１０９に出力され、ラッチ１２
２に入力されて保持される。次にラッチ１２２に保持さ
れていた、ＣＡＭ部１００２で行われた参照動作の結果
からＣＡＭ部１００２にエントリされているデータのク
リア信号を入力することによってＶビットメモリセル１
２１のリセットを行い、ワード１００４を使用状態から
未使用状態へと解放するのである。

【００４５】また、ＶビットがリセットされたことはＶ
ビットメモリセル１２１のモニタ端子から出力され、Ｖ
ビット信号１１１として空きワード検出回路部１００３
を構成する論理ゲート１２６に入力される。空きワード
検出回路部１００３は、リセット状態にある信号ビット
の内、最もＬＳＢ側にある信号ビットを選択する回路で
あり、そのアルゴリズムに基づき新たな未使用ワードを
検索し、ラッチ１２７に保持させる。

【００４６】更に、ラッチ１２２の出力は、ＲＡＭ部１
００１のワード線１１０に接続されているので、上述の
登録削除動作と共に上述の（１）で示したＲＡＭ部１０
０１からの読み出し動作及びＲＡＭ部１００１への書き
込み動作を行うことが可能である。

【００４７】特に書き込み動作を用いてＲＡＭ部１００
１の初期化を行うことが可能となり、ＲＡＭ部１００１
にアクセスする回数を増加させることが可能となり、処
理のスループットの向上の効果を得ることができる。

【００４８】（第１実施例の効果）： 以上の第１実
施例によれば、システム全体が扱えるだけのメモリ容量
を持たせ、且つ全てのＶＰＩ／ＶＣＩをサポートするこ
とが可能なＡＴＭ処理用のメモリシステムを提供するこ
とが可能となる。また、ＣＡＭ２５と、空きワード検出
回路２７をＲＡＭ２６のアドレスデコーダとして使用す
る構成にしたので、ＲＡＭ２６にアドレスデコーダを具
備する必要がなくなり、ＬＳＩ化に適した回路を提供で
きるという効果と共に、特に空きワード検出回路２７を
設けたことで、ＡＴＭセル処理回路が物理アドレスを意
識することがなくなり、回路の小形化を実現することが
できる。

【００４９】従って、従来に比べ非常に簡単な構成で且
つ効率良くＡＴＭセルを処理するために必要なメモリ容
量で提供でき、ＬＳＩ化にも適したＡＴＭセル処理用の
メモリ回路を実現することができる。

【００５０】『第２実施例』：本第２実施例では、上述
の第１実施例のメモリ回路の構成において、ＲＡＭのワ
ード線をＣＡＭのマッチ線とＣＡＭのワード線のいずれ
かから選択できるようにするための手段を設け、ＣＡＭ
にデータを書き込むときにはワード線の入力に空きワー
ド検出回路出力を用い、ＣＡＭにデータを書き込むとき
にＶビットをセットすると同時に空きワード検出回路出
力を物理アドレスとして用いＲＡＭにデータを書き込む
手段と、ＣＡＭに参照動作を実行させ、一致したワード
のＶビットをリセットする手段を備えると共に、一致し
たワードを物理アドレスとして用いてＲＡＭにデータを
書き込む手段或いは読み出す手段を設けるように構成す
るものである。

【００５１】そこで、詳細に説明するために、図６は第
２実施例のＡＴＭセル処理用メモリシステムのメモリ回
路の回路構成図である。この図６において、上述の第１
実施例の図５と異なることは、ＲＡＭ部１００１Ａの構
成である。ＲＡＭ部１００１Ａは、ＲＡＭセル１２９に
加え、選択回路１３０を備え、この選択回路１３０にア
ドレス選択信号入力ライン１３１を備える。

【００５２】選択回路１３０の第１の入力にはＣＡＭ部
１００２のワード線１０８が入力され、選択回路１３０
の第２の入力にはＣＡＭ部１００２のマッチ線１０９の
信号がラッチ１２２を通じて与えられる。選択回路１３
０の選択信号入力端子には入力ライン１３１からＲＡＭ
部１００１Ａのアドレス選択信号が入力される。

【００５３】（図６の動作）： （１）ＣＡＭを用い
て入力されるＶＰＩ／ＶＣＩに対応するＲＡＭの物理ア
ドレスを判定し、判定された物理アドレスに対応するＲ
ＡＭの物理アドレスにデータを書き込み、読み出しす
る。ＲＡＭのアドレス選択信号１３１が選択回路１３０
の第２の入力に接続されたＣＡＭマッチ線の信号が入力
されるラッチ１２２の出力を選択することによって、上
述の第１実施例と等価な回路を得ることができる。従っ
て、動作は上述の第１実施例の図５と同じようになる。

【００５４】（２）新規登録については、ＣＡＭ部１０
０２の未使用領域の中から任意の１ワードを選択する。
ＶＰＩ／ＶＣＩはＣＡＭ部１００２の相補ビット線１０
１に入力され、ラッチ１２７に保持されていた未使用ワ
ードを用いてＣＡＭセル１２０にＶＰＩ／ＶＣＩが書き
込まれ、Ｖビットメモリセル１２１はＣＡＭ部１００２
のワード線１０８に未使用ワードが入力されることによ
ってセットされる。

【００５５】また、ＶビットがセットされたことはＶビ
ットメモリセル１２１のモニタ端子から出力され、Ｖビ
ット信号１１１として空きワード検出回路部１００３を
構成する論理ゲート１２６に入力される。空きワード検
出回路部１００３はリセット状態にある信号ビットの
内、最もＬＳＢ側にある信号ビットを選択する回路であ
り、そのアルゴリズムに基づき新たな未使用ワードを検
索し、ラッチ１２７に保持される。

【００５６】ＲＡＭ部１００１Ａのアドレス選択信号１
３１が選択回路１３０の第１の入力に接続されたワード
線１０８を選択することによって、新規登録動作と同時
にＲＡＭ部１００１Ａの読み出し、書き込み動作が可能
となる。

【００５７】特に、新規登録動作と同時にＲＡＭ部１０
０１Ａの書き込み動作が可能となることによってＲＡＭ
部１００１Ａにアクセスする回数を増加させることが可
能となり、処理のスループット向上の効果を得ることが
できる。

【００５８】（３）登録削除においては使用していた任
意の１ワードをＣＡＭ部１００２の未使用領域に変換
し、再度ＣＡＭ部１００２の未使用領域の中から任意の
１ワードを選択する。ＲＡＭ部１００１Ａのアドレス選
択信号１３１が選択回路１３０の第２の入力に接続され
たＣＡＭマッチ線の信号が入力されるラッチ１２２の出
力を選択することによって、上述の第１実施例と等価な
回路を得ることができる。

【００５９】（第２実施例の効果）： 以上の第２実
施例によれば、選択回路１３０をＲＡＭ部１００１Ａに
設けて、ＲＡＭ部１００１Ａのワード線をＣＡＭ部１０
０１Ａのワード線とマッチ線の中から任意に選択できる
ように構成したので、特に新規登録動作において登録動
作と共にＲＡＭ部１００１Ａへの書き込みが行え、また
登録削除動作においては、削除動作と共に変数データを
全て初期値としてＲＡＭ部１００１Ａへの書き込みが行
えるようになる。従って、処理のスループット向上を図
ることができる。

【００６０】従って、従来に比べ非常に簡単な構成で且
つ効率良くＡＴＭセルを処理するために必要なメモリ容
量で提供でき、ＬＳＩ化にも適したＡＴＭセル処理用の
メモリ回路を実現することができる。

【００６１】（他の実施例）： （１）尚、上述の実
施例においては、Ｖビットのリセット及びセットをＶビ
ットメモリセルに専用の端子を具備する構成によって実
現しているが、ビット線を介して書き込み動作を行うこ
とによって実現することもできる。

【００６２】（２）また、メモリの試験のために物理ア
ドレス入力端子・物理アドレスデコーダ及び各ワード線
に物理アドレスを入力するための選択回路を設けること
も好ましい。

【００６３】（３）更に、上述の第２実施例において、
登録削除動作と共に、最終的にＲＡＭに書き込まれてい
たデータを読み出す構成にしても良い。

【００６４】（４）更にまた、上述の実施例では、ＡＴ
Ｍセルの処理を例として説明したが、可変長パケットの
処理を扱う場合にも適用することができる。

【００６５】

【発明の効果】以上述べた様に本発明は、パケットの中
のヘッダに含まれる情報を論理アドレスとして、この論
理アドレスを物理アドレスに変換する連想メモリと、パ
ケットを処理するための情報を蓄積するＲＡＭと、この
ＲＡＭのワードの使用状況・未使用状況を表す情報を保
持するレジスタと、未使用ワードの中からいずれかのワ
ードを選択する空きワード検出手段とを備えると共に、
上記ＲＡＭにデータを書き込むとき、及び上記ＲＡＭか
らデータを読み出すときには上記ＲＡＭに対するワード
線の入力に、上記連想メモリのマッチ線の信号を物理ア
ドレスとして与え、上記連想メモリにデータを書き込む
ときには上記連想メモリのワード線の入力に、上記空き
ワード検出手段の出力信号を与え、上記連想メモリにデ
ータを書き込むときに上記レジスタをセットし、上記連
想メモリ内のデータを削除するときには、上記連想メモ
リで内容参照動作を行って、一致したワードの上記レジ
スタをリセットし、上記レジスタが更新されるごとに新
たな空きワードを検出する構成である。

【００６６】このような構成であることから、ＲＡＭに
アドレスデコーダを具備する必要がなくなり、従来に比
べ非常に簡単な構成で且つ効率良くパケットを処理する
ために必要なメモリ容量で提供でき、ＬＳＩ化にも適し
たパケット処理装置のメモリ回路を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例のＡＴＭセル処理用メモリ
システムの機能構成図である。

【図２】第１実施例のメモリセルの構成図である。

【図３】第１実施例の空きワード検出回路の具体的な論
理回路構成図である。

【図４】第１実施例の空きワード検出回路の論理回路の
部分のゲート回路構成図である。

【図５】第１実施例の図２の機能構成をより実際的なハ
ードウエア構成に近い形態でＡＴＭセル処理用メモリシ
ステムのメモリ回路の回路構成を示した図である。

【図６】第２実施例のＡＴＭセル処理用メモリシステム
のメモリ回路２８の回路構成を示した図である。

【符号の説明】

２１…ヘッダ抽出回路、２２…ＯＡＭ処理回路、２３…
ＵＰＣ処理回路、２４…ＨＣＶ（ヘッダ変換）処理回
路、２５…ＣＡＭ、２６…ＲＡＭ、２７…空きワード検
出回路、２８…メモリ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パケットを処理するパケット処理装置の
   メモリ回路であって、 上記パケットの中のヘッダに含まれる情報を論理アドレ
   スとして、この論理アドレスを物理アドレスに変換する
   連想メモリと、 上記パケットを処理するための情報を蓄積するＲＡＭ
   と、 上記ＲＡＭの各ワードの使用状況・未使用状況を表す情
   報を保持するレジスタと、 未使用ワードの中からいずれかのワードを選択する空き
   ワード検出手段とを備えると共に、 上記ＲＡＭにデータを書き込むとき、及び上記ＲＡＭか
   らデータを読み出すときには上記ＲＡＭに対するワード
   線の入力に、上記連想メモリの一致判定出力を表すマッ
   チ線の信号を物理アドレスとして与え、 上記連想メモリにデータを書き込むときには上記連想メ
   モリのワード線の入力に、上記空きワード検出手段の出
   力信号を与え、 上記連想メモリにデータを書き込むときに上記レジスタ
   をセットし、上記連想メモリ内のデータを削除するとき
   には、上記連想メモリで内容参照動作を行って、一致し
   たワードの上記レジスタをリセットし、上記レジスタが
   更新されるごとに新たな空きワードを検出する構成であ
   ることを特徴とするパケット処理装置のメモリ回路。
2. 【請求項２】 更に、上記ＲＡＭのワード線への信号と
   して、上記連想メモリのマッチ線とワード線のいずれか
   からの信号を選択する選択手段を備えると共に、 上記連想メモリにデータを書き込むときには、上記レジ
   スタをセットすると共に上記空きワード検出手段の出力
   信号を物理アドレスとして用いて上記ＲＡＭにデータを
   書き込み、 上記連想メモリ内のデータを削除するときには、上記連
   想メモリで内容参照動作を行い、一致したワードの上記
   レジスタをリセットすると共に一致した上記ワードを物
   理アドレスとして用いて上記ＲＡＭへのデータの書き込
   み又は読み出しを行うことを特徴とする請求項１記載の
   パケット処理装置のメモリ回路。