JPH0917188A - パケット処理装置のメモリ回路 - Google Patents
パケット処理装置のメモリ回路Info
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- JPH0917188A JPH0917188A JP7165563A JP16556395A JPH0917188A JP H0917188 A JPH0917188 A JP H0917188A JP 7165563 A JP7165563 A JP 7165563A JP 16556395 A JP16556395 A JP 16556395A JP H0917188 A JPH0917188 A JP H0917188A
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Abstract
処理するために必要なメモリ容量で提供でき、LSI化
にも適する。 【構成】 CAM25は到着したATMセルのヘッダよ
りVPI/VCIを論理アドレスとして、RAM26の
物理アドレスに変換してRAM26に与える。CAM2
5は入力されたVPI/VCIが新規登録若しくは登録
削除に該当するものであれば、CAM25の未使用領域
へ新規登録若しくは登録されているデータを削除して未
使用領域にするなどの動作を行う。更に、新規登録時の
CAM25の未使用領域から任意の1ワードを選択する
動作や、登録されているデータを削除して未使用領域に
した場合に、新たに未使用領域から任意の1ワードを選
択する動作は空きワード検出回路27が実行する。
Description
リ回路に関し、入力パケットに対するメモリ回路への書
き込み・読み出しに関するものである。
s Transfer Mode:非同期転送モード)
通信システムの研究・開発が盛んに行われている。例え
ば、ATM方式を用いた交換システムにおけるATMセ
ル処理には、VPI(仮想パス識別子)/VCI(仮想
チャネル識別子)毎にヘッダを書き換える処理(ヘッダ
変換HCV)や、通過したセルの流量や到着間隔をモニ
タし、申告値を超えた場合には規制を行う処理(UP
C:Usage Parameter Contro
l:使用量パラメータ制御)や、各VPI/VCI毎に
パスの導通を監視する処理(OAM:Operatio
n Administration Maintena
nce:保守運用)などの処理が必須である。
にはHCV処理については、到着したATMセルのVP
I/VCIに対応した新しいVPI/VCIを格納する
手段が必須であり、UPC処理については到着したセル
のVPI/VCI毎に到着したATMセルの数量や間隔
を格納する手段が必須であり、OAM処理については到
着したATMセルのVPI/VCI毎にOAMセルを検
出し、試験の結果を格納する手段が必須である。
I/VCI毎に生じるデータを格納する手段として、一
般的にはRAMが用いられている。
合、全てのVPI/VCI(ATMセルの場合、48バ
イト)について動作を保証しなければならないが、運用
時に全てのVPI/VCIが有効になるとは限らない。
のVPI/VCIのような論理アドレスをRAMのアド
レスのような物理アドレスに効率良く変換する手段が必
須となる。計算機システムにおいては、文献:『超高速
MOSデバイス』培風館、のページ285〜288、に
示されているように主記憶ヘアクセスする際には、論理
アドレスから物理アドレスへ変換して、物理アドレスに
アクセスし、また、特に最近は所定の個数を記憶回路に
いれるようにしたキャッシュを設けることが一般的に用
いられている。
術のメモリにおいてVPI/VCIのような論理アドレ
スをRAMのアドレスのような物理アドレスに効率良く
変換する手法は、運用時に同時に必要な規模のメモリを
用いて、全てのVPI/VCIについて動作を保証でき
るので有効であると考えられるが、ATM交換システム
に用いる場合に、次のような問題があった。即ち、
(1)呼の接続・解除要求に応じてメモリ上にVPI/
VCIのような論理アドレスを登録・削除しなければな
らなかった。
モリ上にVPI/VCIのような論理アドレスが重複し
て存在することはない。また、メモリ上に存在しないV
PI/VCIのような論理アドレスについて参照される
ことがないなどの問題が生じている。このため、これら
を使用するATM交換システムやパケット交換システム
に対して最適化を行い、より高速で動作でき、且つ集積
回路化に適した回路が望まれている。
で且つ効率良くパケットを処理するために必要なメモリ
容量で提供でき、LSI化にも適したパケット処理装置
のメモリ回路の提供が要請されている。
ト処理装置のメモリ回路は、パケットの中のヘッダに含
まれる情報を論理アドレスとして、この論理アドレスを
物理アドレスに変換する連想メモリと、上記パケットを
処理するための情報を蓄積するRAM(Random
Access Memory)と、上記RAMの各ワー
ドの使用状況・未使用状況を表す情報を保持するレジス
タと、未使用ワードの中からいずれかのワードを選択す
る空きワード検出手段とを備えると共に、上記RAMに
データを書き込むとき、及び上記RAMからデータを読
み出すときには上記RAMに対するワード線の入力に、
上記連想メモリの一致判定出力を表すマッチ線の信号を
物理アドレスとして与え、上記連想メモリにデータを書
き込むときには上記連想メモリのワード線の入力に、上
記空きワード検出手段の出力信号を与え、上記連想メモ
リにデータを書き込むときに上記レジスタをセットし、
上記連想メモリ内のデータを削除するときには、上記連
想メモリで内容参照動作を行って、一致したワードの上
記レジスタをリセットし、上記レジスタが更新されるご
とに新たな空きワードを検出する構成を採ることで、上
述の課題を解決するものである。
理アドレスに変換する連想メモリと、未使用ワードの中
からいずれかのワードを選択する空きワード検出手段と
をRAMのアドレスデコーダとして使用することができ
る。これによって従来のようにRAMにアドレスデコー
ダを具備する必要がなくなり、パケッット処理装置とし
ては、物理アドレスを意識することなく、論理アドレス
だけを意識してデータの書き込み・読み出しを行うこと
ができるので回路構成を簡単にすることができる。
場合の好適な実施例を図面を用いて説明する。そこで、
先ず、ATMセル処理回路において、ATMセルのVP
I/VCIのような論理アドレスをRAMのアドレスの
ような物理アドレスに効率良く変換する手段として、C
AM(Contents AddressableMe
mory:連想メモリ)を用いて、入力されるATMセ
ルのVPI/VCIをタグとして処理する方法は極めて
有効である。
はヘッダ部と情報部とからなる固定長のセルを用いて、
複数の入ハイウエイと複数の出ハイウエイ間でATMセ
ルのヘッダ部に含まれる情報に基づき交換するスイッチ
ングシステムであって、ヘッダ部に含まれる情報毎に処
理を行うATMセル処理回路に用いるメモリ回路におい
て、ヘッダに含まれる情報を論理アドレスとして、論理
アドレスを物理アドレスに変換するCAMと、セルを処
理するために必要な情報を蓄積する手段としてRAM
と、RAMのワードの使用・未使用を示すレジスタ(V
ビット)と、複数の未使用ワードの中から任意の1ワー
ドを選択する空きワード検出回路を設ける。
びRAMからデータを読み出すときにはワード線の入力
にCAMのマッチ線を物理アドレスとして用い、CAM
にデータを書き込むときにはワード線の入力に空きワー
ド検出回路出力を用い、CAMにデータを書き込むとき
にVビットをセットする手段と、CAMに参照動作を実
行させ、一致したワードのVビットをリセットする手段
と、Vビットが更新される毎に新たな空きワードを検出
する手段とを備えるように構成するものである。
1実施例のATMセル処理用メモリシステムの機能構成
図である。この図1において、ATMセル処理用メモリ
システムは、主にヘッダ抽出回路21と、OAM処理回
路22と、UPC処理回路23と、HCV処理回路24
と、メモリ回路28とから構成されている。更に、メモ
リ回路28は、CAM25と、RAM26と、空きワー
ド検出回路27とから構成されている。
ッダ抽出回路21に与えられる。ヘッダ抽出回路21
は、到着したATMセルのヘッダからVPI/VCIを
抽出し、CAM25に与える。CAM25は到着したA
TMセルのヘッダよりVPI/VCIを論理アドレスと
して、RAM26の物理アドレスに変換してRAM26
に与える。
VCIが新規登録若しくは登録削除に該当するものであ
れば、CAM25の未使用領域へ新規登録若しくは登録
されているデータを削除して未使用領域にするなどの動
作を行う。更に、新規登録時のCAM25の未使用領域
から任意の1ワードを選択する動作や、登録されている
データを削除して未使用領域にした場合に、新たに未使
用領域から任意の1ワードを選択する動作は空きワード
検出回路27が実行する。
ており、OAM処理回路22と、UPC処理回路23
と、HCV処理回路24とにATMセルデータを供給す
る。また、OAM処理回路22と、UPC処理回路23
と、HCV処理回路24とはそれぞれの処理機能に応じ
て、RAM26にATMセルデータを書き込み、読み出
させる処理を行う。
25を用いて入力されるVPI/VCIに対応するRA
M26の物理アドレスを判定し、判定された物理アドレ
スに対応するRAM26のワードにデータを書き込み、
読み出しする。(2)更に、メモリ回路28は、新規登
録についてCAM25の未使用領域の中から任意の1ワ
ードを選択する。(3)更にまた、メモリ回路28は、
登録削除においては使用していた任意の1ワードをCA
M25の未使用領域に変換し、再度CAM25の未使用
領域の中から任意の1ワードを選択する。
にビット線(B)、ワード線(W)を用いて書き込み、
読み出す動作を行うだけでなく、参照線(R)に入力さ
れたデータと保持されているデータを比較して、比較結
果をマッチ線(C)に出力するものであり、通常ワード
毎に各ビットの出力CのANDをとり、ワード単位の比
較照合を行うものである。
リセルの構成図である。図2(a)は、CAM25のメ
モリセル(以下、CAMセルと呼ぶ。)の構成図であ
る。この図2(a)において、CAM25のメモリセル
はNOTゲート21、22と、複数の制御トランジスタ
とから構成され、相補のビット線(B)と、参照線とが
共有された形で構成され、マッチ線が備えられている。
構成図である。この図2(b)において、RAM26の
メモリセルは、主にNOTゲート23、24と、複数の
nmosの制御トランジスタとから構成され、ワード線
と、相補のビット線も備えられている。
5のメモリセルをVビットに用いる場合(以下、Vビッ
トメモリセルと呼ぶ。)の一例の構成図である。上述の
CAM25のメモリセルにセット・リセット入力端子2
c1、2c2と、モニタ出力用(Vビット)の出力端子
2c3を設けたものであり、主にNORゲート25、2
6と、複数のnmosの制御トランジスタなどから構成
されている。
回路構成): 図3は空きワード検出回路27の具体
的な論理回路構成図である。この図3において、空きワ
ード検出回路27は、論理回路31、32と、AND回
路33〜36とから構成されている。論理回路31、3
2は同じ論理回路構成である。論理回路31は、NOT
ゲート31、論理ゲート31b〜31dと、ANDゲー
ト31eとから構成されている。
のVビットからの入力信号であり、ILDE0〜IDL
E7は空きワードを示すアドレス出力を示し、入力され
るVALID0〜VALID7の内のリセット状態にあ
る信号ビットの内、最もLSB側にある信号ビットを選
択する回路である。
号37、38を生成する構成にしているが、通常このよ
うな回路をダイナミック回路で構成するとmビット入力
の場合、m+m×(m+1)/2個のnmosトランジ
スタが必要となる。
回路31の部分のゲート回路構成図である。この図4の
ように、複数のnmosの制御トランジスタでゲート回
路構成を採ることで、2×m個のnmosトランジスタ
で構成することができ、回路の小規模化を図ることがで
きる。VALID0は制御トランジスタ41に与えら
れ、VALID1は制御トランジスタ42に与えられ、
VALID2は制御トランジスタ43に与えられ、VA
LID3は制御トランジスタ44に与えられている。こ
れらの入力に対してIDLED0〜IDLE3出力を図
4に示す構成で出力するものである。
LID0〜VALID7の反転信号であり、PCはダイ
ナミック回路のプリチャージ信号である。VDDは基準
電圧信号ラインである。上述のILDE0〜IDLE3
信号はNOTゲート48、45〜47から出力される。
上述のキャリー0信号はNOTゲート49から出力され
る。
は上述の図2の機能構成をより実際的なハードウエア構
成に近い形態でATMセル処理用メモリシステムのメモ
リ回路28の回路構成を示した図である。この図5にお
いて、メモリ回路28は、ワード1004a〜ワード1
004nから構成されている。それぞれのワードの回路
構成は同じであるので、ワード1004bの回路構成を
代表として説明する。
1と、CAM部1002と、空きワード検出回路部10
03とから構成されている。RAM部1001には、R
AMセル129と、入力ライン103a、103bとが
備えられている。これらの入力ラインはRAMの相補の
ビット線であり、RAMのビット数Nに対応して2×N
本備えられる。
a、120bと、Vビットメモリセル121と、ラッチ
122、127と、AND回路125、128と、入力
ライン101a、101b、102a、102b、10
4、105などが備えられている。入力ライン101
a、101bは、CAMセル120aに対する相補のビ
ット線であり、CAMのビット数Mに対応して2×M本
備えられる。
レイの中に設けられたVビットの相補のビット線であ
る。入力ライン104はCAMのライトイネーブル入力
である。入力ライン105は、CAMにエントリされて
いるデータのクリア信号入力である。また、CAM部1
002のワード線108は、MビットのCAMセル12
0a、120bのワード線と、1ビットのVビットメモ
リセル121のワード線とVビットメモリセル121の
セット信号入力端子に接続される。更に、CAM部10
02のマッチ線109はMビットのCAMセル120
a、120bのマッチ線と、1ビットのVビットメモリ
セル121のマッチ線とラッチ122の入力端子に接続
される。
されているデータのクリア信号との論理積をとるための
AND回路125を介してVビットメモリセル121の
リセット信号入力に接続され、NビットのRAMセル1
29のワード線110にも接続される。
ゲート126と、入力ライン106と、出力ライン10
7とが備えられている。入力ライン106は、LSB側
のワード1004の使用状況の入力ラインである。出力
ライン107はMSB側のワード1004への使用状況
の出力ラインである。
信号ビットの内、最もLSB側にある信号ビットを選択
する回路を構成する論理ゲートであり、第1の入力には
LSB側のワードの使用状況の入力ライン106と接続
される。論理ゲート126の第2の入力には、Vビット
メモリセル121のモニタ出力がVビット信号111と
して与えられる。論理ゲート126の出力はMSB側の
ワードへの使用状況の出力ライン107に接続されると
共に、ラッチ127の入力にも接続される。
ネーブル信号とのANDをとるためのAND回路128
を介してCAMセル120、121のワード線108に
接続される。
ル処理用メモリシステムのメモリ回路の動作を説明す
る。(1)CAM部1002を用いて入力されるVPI
/VCIに対応するRAM部1001の物理アドレスを
判定し、判定された物理アドレスに対応するRAM部1
001のワードにデータを書き込み、読み出す。VPI
/VCIは、CAM部1002の相補ビット線101に
入力される。また、Vビットの相補のビット線はハイレ
ベルになるように保持される。次にCAM部1002の
参照動作を行い、CAM部1002の相補のビット線1
01に入力されたVPI/VCIと、CAMセル120
に書き込まれているデータが一致し、且つVビットが有
効状態(ハイレベル)になっているワード1004のマ
ッチ線109が選択される。
照動作の結果は、マッチ線109に出力され、ラッチ1
22に入力されて保持される。RAM部1001からの
読み出し動作及びRAM部1001への書き込み動作は
ラッチ122に保持されたデータをアドレスとして用い
ることによって行われる。
ATMセルのVPI/VCIが入力されるまでの間、ラ
ッチ122にRAM部1001の物理アドレスデータは
保持される。従って、それまでの間、何度でもRAM部
1001にアクセスすることが可能となり、例えば、複
数のデータを読み出し、それらのデータを基に演算を行
い再度書き込みを行うといった複雑なATMセルの処理
が可能となる。
02の未使用領域の中から任意の1ワードを選択する。
VPI/VCIは、CAM部1002の相補のビット線
101に入力される。空きワード検出回路1003によ
って検出された未使用ワードはラッチ127に保持され
ており、CAM部1002のライトイネーブル入力12
8によってAND回路128を介してCAMセル120
のワード線に入力され、CAMセル120にVPI/V
CIが書き込まれる。
M部1002のワード線108に未使用ワードが入力さ
れることによってセットされる。また、Vビットがセッ
トされたことはVビットメモリセル121のモニタ端子
から出力され、Vビット信号111として空きワード検
出回路部1003を構成する論理ゲート126に入力さ
れる。
たようにリセット状態にある信号ビットの内、最もLS
B側にある信号ビットを選択する回路であり、そのアル
ゴリズムに基づき新たな未使用ワードを検索し、ラッチ
127に保持されるのである。
任意の1ワードをCAM部1002の未使用領域に変換
し、再度CAM部1002の未使用領域の中から任意の
1ワードを選択する。上述の(1)と同様にVPI/V
CIは、CAM部1002の相補のビット線101に入
力される。また、Vビットの相補のビット線はハイレベ
ルになるように保持される。次にCAM部1002の参
照動作を行い、CAM部1002の相補のビット線10
1に入力されたVPI/VCIと、CAMセル120に
書き込まれているデータが一致し、且つVビットが有効
状態(ハイレベル)になっているワード1004のマッ
チ線109が選択される。
照動作の結果はマッチ線109に出力され、ラッチ12
2に入力されて保持される。次にラッチ122に保持さ
れていた、CAM部1002で行われた参照動作の結果
からCAM部1002にエントリされているデータのク
リア信号を入力することによってVビットメモリセル1
21のリセットを行い、ワード1004を使用状態から
未使用状態へと解放するのである。
ビットメモリセル121のモニタ端子から出力され、V
ビット信号111として空きワード検出回路部1003
を構成する論理ゲート126に入力される。空きワード
検出回路部1003は、リセット状態にある信号ビット
の内、最もLSB側にある信号ビットを選択する回路で
あり、そのアルゴリズムに基づき新たな未使用ワードを
検索し、ラッチ127に保持させる。
001のワード線110に接続されているので、上述の
登録削除動作と共に上述の(1)で示したRAM部10
01からの読み出し動作及びRAM部1001への書き
込み動作を行うことが可能である。
1の初期化を行うことが可能となり、RAM部1001
にアクセスする回数を増加させることが可能となり、処
理のスループットの向上の効果を得ることができる。
施例によれば、システム全体が扱えるだけのメモリ容量
を持たせ、且つ全てのVPI/VCIをサポートするこ
とが可能なATM処理用のメモリシステムを提供するこ
とが可能となる。また、CAM25と、空きワード検出
回路27をRAM26のアドレスデコーダとして使用す
る構成にしたので、RAM26にアドレスデコーダを具
備する必要がなくなり、LSI化に適した回路を提供で
きるという効果と共に、特に空きワード検出回路27を
設けたことで、ATMセル処理回路が物理アドレスを意
識することがなくなり、回路の小形化を実現することが
できる。
つ効率良くATMセルを処理するために必要なメモリ容
量で提供でき、LSI化にも適したATMセル処理用の
メモリ回路を実現することができる。
の第1実施例のメモリ回路の構成において、RAMのワ
ード線をCAMのマッチ線とCAMのワード線のいずれ
かから選択できるようにするための手段を設け、CAM
にデータを書き込むときにはワード線の入力に空きワー
ド検出回路出力を用い、CAMにデータを書き込むとき
にVビットをセットすると同時に空きワード検出回路出
力を物理アドレスとして用いRAMにデータを書き込む
手段と、CAMに参照動作を実行させ、一致したワード
のVビットをリセットする手段を備えると共に、一致し
たワードを物理アドレスとして用いてRAMにデータを
書き込む手段或いは読み出す手段を設けるように構成す
るものである。
2実施例のATMセル処理用メモリシステムのメモリ回
路の回路構成図である。この図6において、上述の第1
実施例の図5と異なることは、RAM部1001Aの構
成である。RAM部1001Aは、RAMセル129に
加え、選択回路130を備え、この選択回路130にア
ドレス選択信号入力ライン131を備える。
1002のワード線108が入力され、選択回路130
の第2の入力にはCAM部1002のマッチ線109の
信号がラッチ122を通じて与えられる。選択回路13
0の選択信号入力端子には入力ライン131からRAM
部1001Aのアドレス選択信号が入力される。
て入力されるVPI/VCIに対応するRAMの物理ア
ドレスを判定し、判定された物理アドレスに対応するR
AMの物理アドレスにデータを書き込み、読み出しす
る。RAMのアドレス選択信号131が選択回路130
の第2の入力に接続されたCAMマッチ線の信号が入力
されるラッチ122の出力を選択することによって、上
述の第1実施例と等価な回路を得ることができる。従っ
て、動作は上述の第1実施例の図5と同じようになる。
02の未使用領域の中から任意の1ワードを選択する。
VPI/VCIはCAM部1002の相補ビット線10
1に入力され、ラッチ127に保持されていた未使用ワ
ードを用いてCAMセル120にVPI/VCIが書き
込まれ、Vビットメモリセル121はCAM部1002
のワード線108に未使用ワードが入力されることによ
ってセットされる。
ットメモリセル121のモニタ端子から出力され、Vビ
ット信号111として空きワード検出回路部1003を
構成する論理ゲート126に入力される。空きワード検
出回路部1003はリセット状態にある信号ビットの
内、最もLSB側にある信号ビットを選択する回路であ
り、そのアルゴリズムに基づき新たな未使用ワードを検
索し、ラッチ127に保持される。
31が選択回路130の第1の入力に接続されたワード
線108を選択することによって、新規登録動作と同時
にRAM部1001Aの読み出し、書き込み動作が可能
となる。
01Aの書き込み動作が可能となることによってRAM
部1001Aにアクセスする回数を増加させることが可
能となり、処理のスループット向上の効果を得ることが
できる。
意の1ワードをCAM部1002の未使用領域に変換
し、再度CAM部1002の未使用領域の中から任意の
1ワードを選択する。RAM部1001Aのアドレス選
択信号131が選択回路130の第2の入力に接続され
たCAMマッチ線の信号が入力されるラッチ122の出
力を選択することによって、上述の第1実施例と等価な
回路を得ることができる。
施例によれば、選択回路130をRAM部1001Aに
設けて、RAM部1001Aのワード線をCAM部10
01Aのワード線とマッチ線の中から任意に選択できる
ように構成したので、特に新規登録動作において登録動
作と共にRAM部1001Aへの書き込みが行え、また
登録削除動作においては、削除動作と共に変数データを
全て初期値としてRAM部1001Aへの書き込みが行
えるようになる。従って、処理のスループット向上を図
ることができる。
つ効率良くATMセルを処理するために必要なメモリ容
量で提供でき、LSI化にも適したATMセル処理用の
メモリ回路を実現することができる。
施例においては、Vビットのリセット及びセットをVビ
ットメモリセルに専用の端子を具備する構成によって実
現しているが、ビット線を介して書き込み動作を行うこ
とによって実現することもできる。
ドレス入力端子・物理アドレスデコーダ及び各ワード線
に物理アドレスを入力するための選択回路を設けること
も好ましい。
登録削除動作と共に、最終的にRAMに書き込まれてい
たデータを読み出す構成にしても良い。
Mセルの処理を例として説明したが、可変長パケットの
処理を扱う場合にも適用することができる。
のヘッダに含まれる情報を論理アドレスとして、この論
理アドレスを物理アドレスに変換する連想メモリと、パ
ケットを処理するための情報を蓄積するRAMと、この
RAMのワードの使用状況・未使用状況を表す情報を保
持するレジスタと、未使用ワードの中からいずれかのワ
ードを選択する空きワード検出手段とを備えると共に、
上記RAMにデータを書き込むとき、及び上記RAMか
らデータを読み出すときには上記RAMに対するワード
線の入力に、上記連想メモリのマッチ線の信号を物理ア
ドレスとして与え、上記連想メモリにデータを書き込む
ときには上記連想メモリのワード線の入力に、上記空き
ワード検出手段の出力信号を与え、上記連想メモリにデ
ータを書き込むときに上記レジスタをセットし、上記連
想メモリ内のデータを削除するときには、上記連想メモ
リで内容参照動作を行って、一致したワードの上記レジ
スタをリセットし、上記レジスタが更新されるごとに新
たな空きワードを検出する構成である。
アドレスデコーダを具備する必要がなくなり、従来に比
べ非常に簡単な構成で且つ効率良くパケットを処理する
ために必要なメモリ容量で提供でき、LSI化にも適し
たパケット処理装置のメモリ回路を実現することができ
る。
システムの機能構成図である。
理回路構成図である。
部分のゲート回路構成図である。
ードウエア構成に近い形態でATMセル処理用メモリシ
ステムのメモリ回路の回路構成を示した図である。
のメモリ回路28の回路構成を示した図である。
UPC処理回路、24…HCV(ヘッダ変換)処理回
路、25…CAM、26…RAM、27…空きワード検
出回路、28…メモリ回路。
Claims (2)
- 【請求項1】 パケットを処理するパケット処理装置の
メモリ回路であって、 上記パケットの中のヘッダに含まれる情報を論理アドレ
スとして、この論理アドレスを物理アドレスに変換する
連想メモリと、 上記パケットを処理するための情報を蓄積するRAM
と、 上記RAMの各ワードの使用状況・未使用状況を表す情
報を保持するレジスタと、 未使用ワードの中からいずれかのワードを選択する空き
ワード検出手段とを備えると共に、 上記RAMにデータを書き込むとき、及び上記RAMか
らデータを読み出すときには上記RAMに対するワード
線の入力に、上記連想メモリの一致判定出力を表すマッ
チ線の信号を物理アドレスとして与え、 上記連想メモリにデータを書き込むときには上記連想メ
モリのワード線の入力に、上記空きワード検出手段の出
力信号を与え、 上記連想メモリにデータを書き込むときに上記レジスタ
をセットし、上記連想メモリ内のデータを削除するとき
には、上記連想メモリで内容参照動作を行って、一致し
たワードの上記レジスタをリセットし、上記レジスタが
更新されるごとに新たな空きワードを検出する構成であ
ることを特徴とするパケット処理装置のメモリ回路。 - 【請求項2】 更に、上記RAMのワード線への信号と
して、上記連想メモリのマッチ線とワード線のいずれか
からの信号を選択する選択手段を備えると共に、 上記連想メモリにデータを書き込むときには、上記レジ
スタをセットすると共に上記空きワード検出手段の出力
信号を物理アドレスとして用いて上記RAMにデータを
書き込み、 上記連想メモリ内のデータを削除するときには、上記連
想メモリで内容参照動作を行い、一致したワードの上記
レジスタをリセットすると共に一致した上記ワードを物
理アドレスとして用いて上記RAMへのデータの書き込
み又は読み出しを行うことを特徴とする請求項1記載の
パケット処理装置のメモリ回路。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166677A (en) * | 1998-07-31 | 2000-12-26 | Nec Corporation | Image synthesizing method using a plurality of reflection radar waves and aircraft image radar apparatus using the method |
JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
JP2007048411A (ja) * | 2005-08-12 | 2007-02-22 | Kyoto Univ | 連想メモリシステム、連想メモリシステムの制御方法、およびデータ処理装置 |
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1995
- 1995-06-30 JP JP16556395A patent/JP3688018B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
JP2007048411A (ja) * | 2005-08-12 | 2007-02-22 | Kyoto Univ | 連想メモリシステム、連想メモリシステムの制御方法、およびデータ処理装置 |
WO2007020751A1 (ja) * | 2005-08-12 | 2007-02-22 | Kyoto University | 連想メモリシステム、連想メモリシステムの制御方法、およびデータ処理装置 |
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