TW200304689A - Self-aligned, programmable phase change memory - Google Patents

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Description

200304689 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種非揮發性（non-volatile)及高 密度積體電路（integrated circuit，1C)記憶裝置 (memory devices )，且特別是有關於一種以例如是硫系 化合物（chalcogenides)之相變化物質（phase change )為基之記憶裝置。 【先前技術】
硫系化合物已經被使用於積體電路記憶裝置之記憶胞 (c e 11 s )之形成過程中。此領域上之代表性先前專利包 含1^11^6^之美國專利案號1^〇.5789758，113『3[1“61(1之美 國專利案號No. 6153890, Wolstenholme之美國專利案號 Ν〇·6153890， Ovshinsky之美國重新領證專利案號 No. RE3 72 59 (美國專利案號No· 5687112之重新領證）及其 他相關美國專利案號等等。 ^
應用於積體電路記憶裝置上之硫系化合物係為具有多 種固態相（solid-state phase)之物質，且硫系化合物 藉由加熱之方式而被轉換於此些相之間，加熱之方式例如 是提供電流（electrical current)或光學脈衝 (〇 p t i c a 1 p u 1 s e s )。具有一硫系化合物元素之記憶胞係 被排成陣列，此陣列係藉由積體電路記憶裝置中之傳統字 元線/位元線（w 〇 r d 1 i n e s / b i t 1 i n e s )定址結構 (addressing schemes )而能夠被定址。記憶胞之狀態係 由硫系化合物之大量電阻所決定。因為硫系化合物之不同
TW0754F(旺宏）.ptd 第 頁 200304689 五、發明說明（2) 固態相具有不同之電阻值，硫系化合物之大量電阻將指出 所選擇相狀態中之硫系化合物之含量。 導致硫系化合物元素相變化之具有足夠電流密度之所 &供電流的問題將反應在記憶胞之設計上。典型地，相關 複雜結構係被使用以形成電流路徑（path )中之小孔 (pore s )，且電流路徑係與硫系化合物元素耦接。電流 係被濃縮經過小孔，以誘導硫系化合物中之區域高電流密 度。複雜結構係被使用以形成此些孔，且硫系化合物為基 記憶胞之其他方面係已經需求相關大型胞體積以執行。此 外’複雜結構能夠影響記憶裝置之可靠度。大型胞體積侷 限記憶裝置之密度，且增加記憶裴置之成本。同樣地，製 造業之可靠度係以記憶裝置之成功商業應用為關鍵點。高 密度及自對準記憶胞已經被製造成儲存技術之其他型式， 如；[〇11113〇11之美國專利案號^^〇.6185122所提及之垂直堆疊 (vert i call y stacked )之非揮發性記憶體。此外，如此 高密度技術已經沒有被應用於相變化記憶胞。 因此，如何能夠提供較小體積之相變化記憶胞結構及 裝置是有需要的。此外，如何能夠提供具有效率及可靠結 構之記憶裝置之製造方法亦是有需要。 【發明内容】 有鑑於此，本發明的目的就是在提供一種以例如是硫 系化合物(chal cogenides )之相變化物質（phase change)為基之自對準（self-aligned)及非揮發性 Η
EM
TW0754F(旺宏）.ptd 第6頁 200304689 五、發明說明（3) (η ο η - v ο 1 a t i 1 e )記憶結構，並且提供一使用此記憶結構 以製造積體電路兀件之方法。此纟己憶結構走夠被製作於積 體電路上之非常小區域内。較佳地，陣列内之每一個記憶 胞（memory cell)所需求之區域面積約為4F2，而F等於製 造過程之最小線寬。因此，當製造過程之最小線寬為〇 . i (// m )時，記憶胞所需求之區域面積約為0 · 0 4 ( // )。 此外，此製造過程將產生自對準記憶胞，而自對準記 憶胞只需要2個用以定義位元線（b i t 1 i n e s )及字元線 (word lines)之相關陣列光罩（array-related masks )。記憶胞被定義於位元線及字元線之交叉處，且 自對準過程中之字元線及位元線之寬度將定義記憶胞之大 小 〇 本發明之記憶結構中相變化物質包含硫系化合物，且 相變化物質之使用將提供一高密度、非揮發性及可程式化 記憶裝置。 根據本發明的目的，提出一種記憶裝置之製造方法。 首先，形成一多層膜（multi-layer film)於一基板 (substrate)上，多層膜具有一第一導電層（conductor layer)、至少一用以形成一選擇元件（selection dev i ce )之物質層及至少一用以形成一相變化記憶元素 (phase memory element)之物質層。然後，定義數個具 有一第一圖樣（pattern)之第一線（lines)於多層膜上 並進行餘刻，以形成數個第一缺口 （gaps)於此些第一線 之間及基板上，此些第一線係以一第一方向延伸於多層膜
TW0754F(旺宏）.ptd 第7頁 200304689 五、發明說明（4) 上。接著’填充一絕緣物質於此些第一線之間之此些第一 缺口中。然後，形成一第二導電層於此些第一線上及絕緣 物質上，以形成一多層複合物（c〇mp〇site )。接著，定 義數個具有一第二圖樣之第二線於多層複合物上並進行蝕 刻，以形成數個第二缺口於此些第二線之間及第一導電層 上、，此些第二線係以垂直第一方向之一第二方向延伸於多 ，複合物上，使得此些第二線與此些第一線相交。其中， 第二導電層所形成之此些第一線及第二導電層所形成之此 二第一線之間延伸著數個自對準記憶胞（s e 1卜a 1丨g n e d memory cel 1 s )。各記憶胞具有用以形成一選擇元件之物 質層及用以形成一相變化記憶元素之物質層，且用以形成 一選擇元件之物質層及用以形成一相變化記憶元素之物質 層係與第一導電層中之此些第一線及第二導電層中之此些 第二線電性連接。 _ 其中，用以形成一選擇元件之物質層包括一具有p型 參雜物之第一多晶矽（polysilicon)層及一具有η型參雜 物之第二多晶矽層，並用以形成一二極體（diode )，且 用以形成一相變化記憶元素之物質層係一硫系化合物層。 此外，本發明可以形成一中間層（intermediate layer) 於用以形成一選擇元件之物質層及用以形成一相變化記憶 元素之物質層之間。另外，中間層可以當作位於選擇元件 及相變化知質之間之電致遷移（electromigration)及擴 散（diffusion)之障礙（barrier)。 用以形成一相變化記憶元素之物質層具有一與中間層
TW0754F(旺宏）.ptd 第8頁 200304689 五、發明說明（5) 進行熱對流之相變化物質，相變化物質包含一具有一較低 電阻之第一狀態（state )及一具有一較高電阻之第二狀 態，其中，中間層具有一大於位於第二狀態之相變化物質 之較高電阻之第一電阻。因此，中間層將作為一電阻加熱 板，用以幫助鄰接於中間層之相變化物質產生相變化。 根據本發明的目的，提出一種新的記憶裝置，包括一 基板、數個第一導電線、數個第二導電線及數個記憶胞。 此些第一導電線係以一第一方向延伸於基板上，此些第二 導電線係以垂直第一方向之一^第二方向延伸於此些第一導 電線上，且此些第二導電線係與此些第一導電線相交。此霸 些記憶胞係位於此些第一導電線與此些第二導電線之相交 處，而此些記憶胞係與此些第一導電線及此些第二導電線 電性連接。且各記憶胞具有一自對準結構，此自對準結構 包含一選擇元件及一相變化記憶元素。 選擇元件包含一二極體，而相變化記憶元素包含一硫 系化合物，且硫系化合物具有一均勻厚度於此些第一導電 線與此些第二導電線之相交處。 其中，自對準結構包括可形成選擇元件之第一多晶矽 層及第二多晶矽層、一中間加熱/障礙層及一相變化物質 _ 層。中間加熱/障礙層包含一電致遷移及擴散之障礙，而 中間加熱/障礙層具有一第一電阻，且相變化物質層包含 一具有一較低電阻之第一狀態及一具有一較高電阻之第二 狀態。第一電阻係大於位於第二狀態之相變化物質層之較 高電阻，使得中間加熱/障礙層將作為一加熱板，以幫助
TW0754F(旺宏）.ptd 第9頁 200304689 五、發明說明（6) - 鄰接於中間加熱/障礙層之相變化物質層產生相變化。 在不同的實施例中，相變化記憶元素係藉由設定反應 於程式化電流（programming current)或其他程式化刺 激之超過2個的主體的主體（bu 1 k )電阻狀態，而可以儲 存一位元以上。 本發明之記憶陣列係形成於基板上，在某些實施例 中，而積體電路元件之基板上具有一絕緣層，記憶陣列係 被製造於絕緣層上，且記憶陣列係與基板内之積體電路系 統（integrated circuitry)接觸。較佳地，基板内之積 體電路系統包含記憶陣列之支撐電路系統，而本發明係藉 由使用標準互補性氧化金屬半導體（complementary metal-oxide semiconductor，CMOS)方式以形成位址解 碼器（address decoder)、效用放大器（sense ^ amplifier)、電壓資源（voltage source)及其他元件 於支撐電路系統中。 本發明可以提供一記憶胞，用以結合多晶矽接合面 (j unc t i on )及硫系化合物記憶元素，且本發明可以提供 製造具有記憶胞之記憶裝置之方法。本發明可以施加合適 電壓及電流於記憶裝置上，使得記憶裝置可以被程式化及 消除，用以改變硫系化合物記憶元素之電阻。本發明只需 要2個相關陣列光罩以製造記憶胞，而所產生之記憶胞自 對準地佈滿陣列之位元線及字元線。此外’陣列内之每一 個記憶胞（memory cel 1 )所需求之區域面積約為4F2，而F 等於製造過程之最小線寬。
TW0754F(旺宏）.ptd 第10頁 200304689
為讓本發明之上述目的 懂’下文特舉一較佳實施例 明如下。 特徵、和優點能更明顯易 並配合所附圖式，作詳細說 【實施方式】 請參照第1圖，其繪示乃依照本發明之較佳實施例之 積體電路（integrated circuit，1C)記恃梦罢/ y ^ 衣罝（m e m 〇 r y device )的方塊圖。在第i圖中，本發明之積體電路記憶 裝置包含一自對準相變化胞記憶陣列（self —al igned phase change cell memory array) 5 及一基板 (substrate )，此基板上所配置之電路系統 (c i rcu i try )將維持自對準相變化胞記憶陣列5。在發明
中，電路系統包含位址解碼器（address decoders )、輸 入驅動器（input drivers)及輸出驅動器（output drivers )。因此，y -解碼器及輸入驅動器電路系統10及 11係配置於自對準相變化胞記憶陣列5之左右兩邊附近， X-解碼器及輸出感測放大器（am p 1 i f i er )電路系統1 2及 1 3係配置於自對準相變化胞記憶陣列5之上下兩邊附近。
其中，本發明之積體電路上又包括程式化及消除電壓產生 器電路(program and erase voltage generator circuit ) 14，而程式化及消除電壓產生器電路或許具有 電荷幫浦（charge pumps )、其他高電壓或負電壓產生 器，用以程式化及消除相變化胞。 在本發明中，積體電路系統可以採用標準互補性氧化
TW0754F(旺宏）.ptd 第11頁 200304689 五、發明說明（8) 金屬半導體（complementary metal -oxide semiconductor，CMOS)技術。其他包含先進 (advanced )物質及程序之製造技術或許可以被使用於基 板中之積體電路系統。另外，電路系統之線路分佈 (1 a y 〇 u t )或許具有可產生自對準相變化胞記憶陣列5之 邏輯控制電路（logic control circuit)。 請參照第2圖，其繪示乃依照本發明之較佳實施例之 自對準相變化胞記憶陣列之電路線路分佈的示意圖。請參 考第1圖，在第2圖中，自對準相變化胞記憶陣列5包括位 元線（bit lines) 20 及 21、字元線（word lines) 22 及 _ 23，位元線20及21、字元線22及23係被排列並互相交叉於 記憶胞（memory cells ) 24、25、26及27。在此些記憶胞 中，以記憶胞27為例說明，記憶胞27具有選擇元件 - (selectiondevice)28、加熱/P章礙層 ， (heating/barrier layer )29 及相變化層（phase change layer) 30。其中，選擇元件28具有隔離二極體 (isolation diode)，而相變化層30具有硫系化合物 (chalogeni de )記憶元素。當本發明施加偏壓於所選擇 記憶胞附近所交叉之位元線及字元線上時，選擇元件之隔 _ 離二極體將具有導電性（conductive);當與其他記憶胞 耦接之位元線及字元線被反向施加偏壓時，選擇元件之隔 離二極體將不具有導電性。在第2圖中，位元線2〇及21係 與輸出感測放大器電路系統耦接，而字元線2 2及2 3係與輸 入驅動器耦接。 ^
200304689 五、發明說明（9)
請參照第3〜1 〇圖，其繪示乃依照本發明之較佳實施 例之自對準相變化胞記憶陣列之製造方法的流程圖。首 先，在第3圖中，形成一多層膜（multilayer film)99K 一基板100上，而基板100包含一具有上述之積體電路系統 之半導體，且基板1〇〇上配置一絕緣層（insulat〇r ) 101。其中，絕緣層101含有二氧化矽（silic〇ri dioxide，Si 〇2)，而絕緣層ιοί之物質及厚度係可被自由 選定’以致於自對準相變化胞記憶陣列可以與位於下面之 積體電路系統隔離。此外，多層膜9 9具有位元線物質層 1 02、第一多晶矽層（p〇 lys i 1 i cori ) 1 〇3、第二多晶矽層 104、中間（intermediate)加熱/障礙層i〇5及硫系化合 物層1 0 6。 位元線物質層102可以包含嫣（tungsten，W)，而位 元線物質層102之厚度約為150〜600奈米（nanometers， nm)，且本發明可以使用化學氣相沈積（chemical vapor deposition，CVD)之方式形成位元線物質層102。當然， 其他不同類型之物質亦可以被使用以構成位元線物質層 1 0 2，例如重參雜多晶石夕（h e a v i 1 y d 〇 p e d polysilicon)、其他高融點（melting point)金屬或化 合物，如钽（Ta)、始（Pt)、氮化鈇（TiN)、氮化紐 (TaN )、矽化鎢（WSi )及合金（alloy )等等。 第一多晶矽層1 0 3具有η -參雜多晶矽，而第一多晶矽 層103之厚度約為100〜600 (nm)。本發明可以使用CVD方 式、電漿強化（plasma_enhanced)CVD方式或濺鍍
TW0754F(旺宏）.ptd 第 13 頁 200304689 五、發明說明（ίο) (sputtering )方式形成第一多晶矽層1〇3，而本發明亦 可使用η-型施體（donor )進行多晶矽之參雜以形成第一 多晶石夕層103，且η-型施體可以是砷（arsenic)及磷 (phosphorus )。同樣地，第二多晶矽層1〇4具有p +參雜 多晶矽，而第二多晶矽層1 〇 4之厚度約為1 〇 〇〜4 0 0 (nm )。本發明可以使用CVD方式、電漿強化CVD方式或濺 鎪方式形成苐一多晶石夕層104。而本發明亦可使用p +型施 體進行多晶矽之參雜以形成第二多晶矽層1 〇 4，且p +型施 體可以疋棚（B)、鎵（Ga)或銦（indium)。其中，第 一多晶矽層1 0 3及第二多晶矽層丨04係以二極體之方式形成 選擇元件，用以被選出以執行選擇元件之兩多晶矽層能夠 形成不同型式之接合面（juncti〇ns)。除了 p+/n—接合面 之外，其他如n+/p-接合面，p + /本質（intrinsic)/n 一接 合面，n + /本質/p-接合面，p + /n +接合面，p + /本質/n+接 合面及Schottky接合面亦是可以被形成於兩多晶矽層之 間。甚至，其他選擇元件結構或許可以被應用於本發明 中 〇 中間加熱/障礙層1 0 5具有一薄膜物質，而中間加熱/ 障礙層105之厚度約為20〜200 (nm)，本發明可以使用 CVD或濺鍍方式形成中間加熱/障礙層丨05。在本發明中， 中間加熱/障礙層1 0 5係一可加熱相變化物質之加熱元素及 一位於選擇元件及相變化物質之間之電致遷移 (electromigration)及擴散（diffusion)之障礙。另 外，中間加熱/障礙層1 0 5不能夠與相變化物質及選擇元件 TW0754F(旺宏）.ptd 第14頁 200304689 五、發明說明（11) 發生反應。在高電阻（r es i s tance )之情況下，中間加 熱/障礙層1 〇 5之電阻大於相變化物質之電阻。同理，中間 加熱/障礙層105可以當作一加熱板（piate)，以改變鄰 近於中間加熱/障礙層1 〇 5之相變化物質之相。合適之金屬 包括有鎢化鈦（T i W )、氮化鋁鈦（T i A1 N )、钽（Ta )、 翻（Μ ο )等等。 與相變化物質之高電阻率（resistivi ty )相比較 時’其他許多物質之特徵在於相當高電阻，並且良好障礙 亦可以被使用。中間加熱/障礙層丨0 5可以選自於一化合 物’而此化合物具有鈦（τi )、釩（v )、鉻（Cr )、锆 (Zr )、銳（Nb ) 、Μ、銓（Hf )、鈕（Ta )及鎢（W )之 中任何一種元素與硼（B )、碳（C )、氮（n )、鋁 (A1)、石夕（Si)、磷（P)及硫（s)之中任2種或多種 兀素。在美國重新領證專利案號N〇· RE372 59中，第13段之 第3 1行至第1 4段之第4行之間揭露出可以當作障礙之物 質。所以’中間加熱/障礙層丨〇 5包含一具有障礙特性之物 質及一可當作加熱板之物質。較佳地，中間加熱/障礙層 105只具有一可以同時實現加熱及障礙之物質。 第3圖之多層獏99之最上層係由相變化物質所構成， 而在本，明中’多層膜99之最上層係以硫系化合物層106 為例作說明。當物質之碴胺姑木从 w負之4膜被當作上電極或下電極時，护
系化合物層1 0 6亦可被包括在內維缺 ;,L 所你u备於“在雖然本發明之相變化物 二f “’但本發明亦可以使用其他類型 貝 發明之硫系化合物層1 〇 6之厚度約為5〜
200304689 五、發明說明（12) 2 0 0 (nm )，而較佳之厚度為20〜40 (nm )，且本發明係 使用濺鍍方式形成硫系化合物層1 0 6。其中，包含有硫系 化合物之代表性相變化物質係被揭露於美國重新領證專利 案號No·RE37259 中。 接著，使用光阻劑（phot ores i st )以定義具有第一 光罩圖樣（mask pattern)之第一線120、121及122，使 得第一線1 2 0、1 2 1及1 2 2形成於多層膜9 9上，如第4圖所 示。第一線1 2 0、1 2 1及1 2 2係彼此有間隔地互相平行並沿 一第一方向延伸於多層膜99上，第一線120、121及122用 以定義記憶陣列之位元線。 然後’使用反應離子钱刻（reactive ion etching) 方式進行#刻，以去除未被第一線丨2〇、121及122所覆蓋 之多層膜99之部分結構，並且形成數個第一缺口 （ gaps ) 1 2 3於絕緣層1 0 1上，如第5圖所示。 接著’填充氡化物層1 2 5或其他絕緣物質於第一缺口 123中’、如第6圖所示。其中，本發明可以使用高密度電漿 CVD方式或其他可填充狹窄缺口之沈積方式以填充氧化物 125或其他絕緣物質於第一缺口 123中。 接著’形成字元線導電層1 2 6於多層膜9 9及氧化物層 125上以开^成一多層複合物（composite)，如第7圖所 不。子兀線導電層126具有一導電物質，如w，Ta， pt，
TiN’ Tal 1^1_或重參雜多晶矽，且本發明使用濺鍍或cvd 之方式形成字元線導電層126。 然後’疋義具有第二光罩圖樣之第二線127及丨28，使
200304689 五、發明說明（13) 得第二線127及128形成於字元線導電層126上，如第8圖所 示。第二線1 2 7及1 2 8係彼此有間隔地互相平行並沿與第一 方向垂直之一第二方向延伸於字元線導電層126上。 接著，使用反應離子蝕刻方式進行蝕刻，以去除未被 第二線127及128所覆蓋之字元線導電層126、氧化物層 1 2 5、第一多晶矽層1 〇 3、第二多晶矽層1 〇 4、中間加熱/障 礙層1 0 5及硫系化合物層1 〇 6之部分結構。形成數個第二缺 口 129於位元線物質層1〇2上，如第9圖所示。在第9圖中
記憶胞1 3 0係形成於位元線及字元線之交叉處，位元線及 字元線係分別位於相互平行之兩平面中，但互相交叉於記 憶陣列之平面上。其中，因為本發明使用相同光罩步驟定 義記憶胞1 3 0之側邊及字元線與位元線，故本發明將以自 對準製造方式形成記憶胞1 3 0、位元線及字元線。 然後，填充絕緣物層1 3 1或其他氧化物於第二缺口 1 2 9 中，如第1 0圖所示。其中，本發明可以使用任何高密度電 漿CVD方式或其他可填充狹窄缺口之沈積方式以填充絕緣 物層131或其他氧化物於第二缺口 129中。
第1 0圖係顯示記憶陣列之基本結構。記憶陣列包括第 一導電線135、136及137及第二導電線138及139。第二導 電線138及139係分別與第一導電線135、136及137交又於 第一導電線1 3 5、1 3 6及1 3 7上。以記憶胞1 3 0為例作説明’ 記憶胞1 3 0係位於第一導電線及第二導電線之交叉處，而 記憶胞1 3 0係與第一導電線及第二導電線電性連接。所 以，記憶胞具有自對準結構，而此自對準結構包含第/多
TW0754F(旺宏）.ptd 第17頁 200304689 五、發明說明（14) 晶矽層及第二多晶矽層所形成之選擇元件、一中間加熱/ 障礙層及一硫系化合物層，且選擇元件、中間加熱/障礙 層及硫系化合物層係直立地排列於第一導電線及第二導電 線之交叉處。 請參照第11圖，其繪示乃第1 0圖之記憶陣列之線路分 佈的示意圖。在第11圖中，位元線140、141、142、143及 144係縱向地排列於記憶陣列中，字元線145、1 46、147、
1 4 8及1 4 9係橫向地排列於記憶陣列中。位元線1 4 0、1 4 1、 142、143及144係分別延伸出接觸結構（contact structures) 150、151、152、153 及 154，字元線 145、 146、147、148及149係分別延伸出接觸結構155、156、 157、1 58及1 59。接觸結構具有鎢插栓（plUgS )，且鎢插 栓由絕緣層1 0 1延伸到基板之積體電路系統。 請參照第1 2 A〜1 2 C圖，其繪示乃本發明之自對準記憶 胞的作業流程圖。首先，在第1 2 A圖中，本發明之基本記 憶胞包含選擇元素200、加熱/障礙元素2〇1及相變化元素 _ 2 0 2。接著’在第1 2 B圖中，當記憶胞接受一外來之電流 時’加熱/障礙元素2 0 1將加熱以達到相變化元素2 〇 2之相 變化溫度。相變化元素2 〇 2包含一具有較低電阻之第一固 態相及一具有較高電阻之第二固態相。鄰近於加熱/障礙 元素201之相變化區域203中之相變化元素202之物質改變 相狀態。相變化兀素2 0 2之主體電阻指出具有第一固態相 及第二固態相之相變化元素2〇2之相對物質含量。藉由控 制相變化，資料可以儲存於相變化元素2 〇 2中。
200304689 五、發明說明（15) 然後’在第12C圖中，記憶胞包含選擇元素2〇〇、加 熱/卩羊礙元素2 0 1及相變化元素2 〇 2，本發明可以控制相變 化以獲得2種以上之記憶狀態。舉例而言，在狀態1時，區 域205之物質處於高電阻狀態。在狀態2時，區域205及206 之物質處於高電阻狀態。在狀態3時，區域2 0 5、2 0 6及2 0 7 之物質處於高電阻狀態。在狀態4時，區域2 0 5、2 0 6、2 0 7 及20 8之物質處於高電阻狀態。因此，本發明具有可儲存 於一記憶胞内之4種不同電阻狀態，且此4種不同狀態可以 表示成一記憶胞内之2位元。 本發明可以由第1 〇圖明瞭記憶裝置之基本作業流程。 上層金屬線可以當作字元線，而下層金屬線可以當作位元 線，且ρ + /η-多晶矽接合面可以當作二極體，用以隔離/選 擇每一記憶胞。當本發明程式化或消除一記憶胞時，字元 線及位元線之間將形成一合適電壓，用以提供足夠之電 流。此電流將穿透通過硫系化合物及加熱/障礙層，以產 生熱量。藉由控制加熱速度，本發明可以控制硫系化合物 之固態相，用以建立硫系化合物之主體電阻所指示之記憶 狀態。當讀取記憶胞時’電流將由字元線出發而經過硫系 化合物、加熱/障礙層及Ρ+ // η —接合面’且最後到達位元 線。藉由區別特殊記憶胞之電壓或電流級數，資料將可以 被善加利用。 本發明之記憶陣列可以使用於單次（one-1 i me )程式 化非揮發性記憶體、於製造時程式化之非揮發性記憶體及 適合進行多次程式化與消除循環之電性可消除及可程式化
TW0754F(旺宏）.ptd 第19頁 200304689 五、發明說明（16) 隨機存取記憶體(random access memory ) 〇 需要注意的是，記憶陣列内之每一個記憶胞所需求之 區域面積約為4F2，而F等於製造過程之最小線寬。因此， 當製造過程之最小線寬為〇. 1 (# m )時，記憶胞所需求之 區域面積約為0.04 (//in2)。 本發明上述實施例所揭 憶裝置可以提供較小體積之 再侷限記憶裝置之密度，且 綜上所述，雖然本發明 然其並非用以限定本發明， 本發明之精神和範圍内，當 本發明之保護範圍當視後^寸 準。 露之自對準可程式化相變化記 相變化記憶胞結構及裝置，不 減少記憶裝置之生產成本。 已以一較佳實施例揭露如上， 任何熟習此技藝者，在不脫離 可作各種之更動與潤飾，因此 之申請專利範圍所界定者為
200304689 圖式簡單說明 【圖式簡單說明】 第1圖繪示乃依照本發明之較佳實施例之積體電路記 憶裝置的方塊圖。 第2圖繪示乃依照本發明之較佳實施例之自對準相變 化胞記憶陣列之電路線路分佈的示意圖。 第3〜1 0圖繪示乃依照本發明之較佳實施例之自對準 相變化胞記憶陣列之製造方法的流程圖。 第11圖繪示乃第1 0圖之記憶陣列之線路分佈的示意 圖。 第1 2A〜1 2C圖繪示乃本發明之自對準記憶胞的作業流 程圖。 圖式標號說明 5 :自對準相變化胞記憶陣列 1 0、11 : y-解碼器及輸入驅動器電路系統 1 2、1 3 : X-解碼器及輸出感測放大器電路系統 1 4 :程式化及可消除電壓產生器電路 _ 20、21、140、141、142、143、144 ··位元線 22、23、145、146、147、148、149 ··字元線 24 、 25 、 26 、 27 、 130 :記憶胞 2 8 :選擇元件 2 9 ·•加熱/障礙層 3 0 :相變化層 99 :多層膜 TW0754F(旺宏）.ptd 第21頁 200304689 圖式簡單說明 1 0 0 :基板 1 0 1 :絕緣層 1 0 2 :位元線物質層 1 0 3 :第一多晶矽層 1 0 4 :第二多晶矽層 105 ·•中間加熱/障礙層 1 0 6 :硫系化合物層 120 、 121 、 122 :第一線 123 :第一缺口 1 2 5 ··氧化物層 1 2 6 :位元線導電層 1 2 7、1 2 8 :第二線 1 2 9 ··第二缺口 1 3 1 :絕緣物層 135、136、137 ··第一導電線 1 3 8、1 3 9 :第二導電線 150、151、152、153、154、155、156、157、158、 1 5 9 ··接觸結構 2 0 0 :選擇元素 2 0 1 :加熱/障礙元素 2 0 2 :相變化元素 2 0 3 :相變化區域 20 5、206、207、208 ··區域
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Claims (1)

  1. 200304689 六、申請專利範圍 1· 一種記憶裝置（memory device)之製造方法，包 括： 形成一多層膜（multi - layer film)於一基板 (substrate )上，該多層膜具有一第一導電層 (conductor layer )、至少一用以形成一選擇元件 (selection device)之物質層及至少一用以形成一相變 化記憶元素（phase memory element)之物質層； 定義複數個具有一第一圖樣（pattern)之第一線 (1 i ne s )於該多層膜上並進行蝕刻，以形成複數個第一 缺口 （ gaps )於該些第一線之間及該基板上，該些第一線 係以一第一方向延伸於該多層膜上； 填充一絕緣物質於該些第一線之間之該些第一缺口 中； 形成一第二導電層於該些第一線上及該絕緣物質上， 以形成一多層複合物（composite);以及 定義複數個具有一第二圖樣之第二線於該多層複合物 上並進行蝕刻，以形成複數個第二缺口於該些第二線之間 及該第一導電層上，該些第二線係以垂直該第一方向之一 第二方向延伸於該多層複合物上，使得該些第二線與該些 第一線相交，其中，該第一導電層所形成之該些第一線及 該第二導電層所形成之該些第二線之間延伸著複數個自對 準記憶胞（self-aligned memory cells)，各該記憶胞 具有該用以形成一選擇元件之物質層及該用以形成一相變 化記憶元素之物質層。
    TW0754F(旺宏）.ptd 第23頁 200304689 六、申請專利範圍 2 ·如申請專利範圍第1項％、+、 ▲ ^ ^ ^ ^ 牙丄項所述之製造方法，其中該基 板上配置一絕緣層。 n套 3 ·如申請專利範圍第1項 ^ ^ 貝所返之製造方法，其中該基 板上配置一具有一絕緣層之籍牌 • ^ . 、 9又積體電路元件（integrated circuit device ) 〇 4. 如申請專利範圍第1工苜％、+、 , ^ ^ ^ 坪1項所4之製造方法，其中該用 以形成一選擇元件之物質層句把 θ 乃 咕 ^ a rW 1 、層包括—具有P型參雜物之第一 多晶石夕（P〇lySlllC〇n)層及—具有η型參雜物之第二多晶 矽層，並用以形成一二極體（di〇de ) /雜物 5. 如中請專利範項所述之 中該用 ^ -相·變化記元素之物質層係一硫系化合物 (chalogenide )層 。 6. 如申請專利範圍第5項所述之製造方法，其中該硫 系化合物層係，蓋二用以严成—選擇元件之物質層。 .如明 犯圍第6項所述之製造方法，其中該硫 系化合物層及該用以形成_禮姐_ & ， _ 一 ^ 選擇疋件之物質層之間具有一 加熱 / 障礙兀素（heating/barrier eU託nt)。 8·如申请專利範圍第1項所述之製造方法，其中該自 對準記憶胞又包括一具有一第一電阻（resistance )之中 間（i n t e r m e d a i t e )加熱/障礙層，該用以形成一相變化 記憶元素之物質層具有一與該中間加熱/障礙層進行熱對 流之相變化物質，該相變化物質包含一具有一較低電阻之 第一狀態（state)及一具有一較高電阻之第二狀態，其 中’該第一電阻係大於位於該第二狀態之該相變化物質之
    TW0754F(旺宏）.ptd 第24頁 200304689 六、申請專利範圍 該較高電阻。 9. 如申請專利範圍第8項所述之製造方法，其中該中 間加熱/障礙層具有一擴散（diffusion)及電致遷移 (electroraigration )之障礙。 10. —種記憶裝置，包括： 一基板； 複數個第一導電線，係以一第一方向延伸於該基板 複數個第 向延伸於該些 第一導電線相 複數個記 電線之相交處 第二導電線電 該自對準結構 11 . 如申 記憶胞包括至 用以形成一加 相變化記憶元 12. 如申 相變化記憶元 1 3 . 如申 硫系化合物具 導電線之相交 二導電線，係以垂直該第一方向之一第二方 第一導電線上，且該些第二導電線係與該些 交；以及 憶胞，係位於該些第一導電線與該些第二導 ，而該些記憶胞係與該些第一導電線及該些 性連接，且各該記憶胞具有一自對準結構， 包含一選擇元件及一相變化記憶元素。 請專利範圍第1 0項所述之記憶裝置，其中該 少一用以作為該選擇元件之物質層、至少一 熱/障礙元素之物質層及至少一用以作為該 素之物質層。 請專利範圍第1 0項所述之記憶裝置，其中該 素包括一硫系化合物。 請專利範圍第1 2項所述之記憶裝置，其中該 有一均勻厚度於該些第一導電線與該些第二 處0
    TW0754F(旺宏）.ptd 第25頁 200304689 六、申請專利範圍 14.如申請專利範圍第1 0項所述之記憶裝置，其中該 記憶胞包括一用以作為該選擇元件之物質層、一具有一第 一電阻之中間物質層及一鄰接於該中間物質層之相變化物 質層，該相變化物質層包含一具有一較低電阻之第一狀態 及一具有一較高電阻之第二狀態，其中，該第一電阻係大 於位於該第二狀 15. 如申請 中間層具有一用 16. 如申請 用以作為一選擇 一多晶石夕層及一 形成一二極體。 如申請 包括至少 成一中間 變化記憶 元素之物 .如申請 合物層係 •如申請 為該選擇 石夕層及一 二極體。 17, 記憶胞 用以形 為該相 化記憶 18 硫系化 19 用以作 一多晶 形成一 態之該相變化物質層之該較高電阻。 專利範圍第1 4項所述之記憶裝置，其中該 以產生擴散及電致遷移之障礙。 專利範圍第1 4項所述之記憶裝置，其中該 元件之物質層包括一具有p型參雜物之第 具有η型參雜物之第二多晶矽層，並用以 專利範圍第1 0項所述之記憶裝置，其中該 一用以作為該選擇元件之物質層、至少一 加熱/障礙元素之物質層及至少一用以作 元素之物質層，其中，該用以作為該相變 質層包含一硫系化合物層。 專利範圍第1 7項所述之記憶裝置，其中該 覆蓋該用以作為該選擇元件之物質層。 專利範圍第1 7項所述之記憶裝置，其中該 元件之物質層包括一具有Ρ型參雜物之第 具有η型參雜物之第二多晶矽層，並用以 20.如申請專利範圍第1 0項所述之記憶裝置，其中該
    TW0754F(旺宏）.ptd 第26頁 200304689 六、申請專利範圍 基板上配置一絕緣層。 ^ ^ ^ ^ 21·如申請專利範圍第1 〇項所述之：心衣 基板上配置一具有一絕緣層之積體電路兀件。 2 2.如申請專利範圍第1 〇項所述之§己憶裝置’ 相變化記憶元素係藉由設定反應於程式化電流 (programming current)之超過2 個的主體（bulk 狀態，而可以儲存一位元以上。 2 3· —種記憶裝置之製造方法，包括： 形成一多層膜於一基板上，該多層膜包括一第 層、一具有一第一電阻之中間加熱/障礙層、一硫調 物層及至少一用以形成一選擇元件之物質層，該硫 物層包含一具有一較低電阻之第一狀態及一具有一 阻之第二狀態，該第一電阻係大於位於該第二狀態 糸化合物層之该較高電阻； 少定義複數個具有一第一圖樣之第一線於該多層 進行蚀刻’以形成複數個第一缺口於該些第一線之 基板上，該些第_線係以一第一方向延伸於該多層 填充一絕緣物質於該些第一線之間之該些第一 中； 开> 成一第二導電層於該些第一線上及該絕緣物 以形成一多層複合物；以及 、，定^複數個具有一第二圖樣之第二線於該多層 上亚進订#刻’以形成複數個第二缺口於該些第二 及該第-導電層丨，該些第二線係以垂直該第一方 其中該 其中該 )電阻 一導電 i化合 系化合 較高電 之該硫 膜上並 間及該 膜上； 缺口 質上， 複合物 線之間 向之一
    TW0754F(旺宏）.ptd 第27頁
    200304689 六、申請專利範圍 第二方向延伸 第一線相交， 該第二 準記憶 層及該 24 基板上 25 基板上 26 導電層 胞，各 用以形 .如申 配置一 .如申 配置一 .如申 用以形成一選 一多晶 形成一 矽層及 二極體 於該多層複合物上，使得該些第二線與該些 其中，該第一導電層所形成之該些第一線及 所形成之該些第二線之間延伸著複數個自對 該記憶胞具有該用以形成一選擇元件之物質 成一相變化記憶元素之物質層。 請專利範圍第2 3項所述之製造方法，其中該 絕緣層。 請專利範圍第2 3項所述之製造方法，其中該 具有一絕緣層之積體電路元件。 請專利範圍第2 3項所述之製造方法，其中該 擇元件之物質層包括一具有p型參雜物之第 一具有η型參雜物之第二多晶矽層，並用以 (diode ) 〇 27. 如申請專利範圍第2 3項所述之製造方法，其中該 中間加熱/障礙層具有一擴散及電致遷移之障礙。 2 8. —種記憶裝置，包括： 一基板，該基板上配置一積體電路系統（i n t e g r a t e d circuitry)及一絕緣層； 複數個第一導電線，係以一第一方向延伸於該基板 上； 複數個第二導電線，係以垂直該第一方向之一第二方 向延伸於該些第一導電線上，而該些第二導電線係與該些 第一導電線相交，且積體電路系統係接觸該些第一導電線 及該些第二導電線之交叉處；以及
    TW0754F(旺宏）.ptd 第28頁 200304689 t、申請專利範圍 複數個記憶胞，係位於該些第一導電線與該些第二導 電線之相交處，而該些記憶胞係與該些第一導電線及該些 第二導電線電性連接，各該記憶胞具有一自對準結構，且 該自對準結構包含一選擇元件、一中間層及一硫系化合物 記憶元素。 29. 如申請專利範圍第28項所述之記憶裝置，其中該 硫系化合物記憶元素具有一均勻厚度於該些第一導電線與 該些第二導電線之相交處。 it% 3 0.如申請專利範圍第2 8項所述之記憶裝置，其中該 中間層具有一第一電阻，該硫系化合物記憶元素包含一硫 系化合物物質，該硫系化合物物質包含一具有一較低電阻 之第一狀態及一具有一較高電阻之第二狀態，其中，該第 一電阻係大於位於該第二狀態之該硫系化合物物質之該較 高電阻。 31. 如申請專利範圍第2 8項所述之記憶裝置，其中該 中間層具有一加熱元素。 32. 如申請專利範圍第28項所述之記憶裝置，其中該 中間層具有一擴散及電致遷移之障礙。 3 3 .，如申請專利範圍第2 8項所述之記憶裝置，其中該 選擇元件包括一具有P型參雜物之第一多晶矽層及一具有η 型參雜物之第二多晶矽層，並用以形成一二極體。 34. 如申請專利範圍第28項所述之記憶裝置，其中該 硫系化合物記憶元素係藉由設定反應於程式化電流之超過 2個的主體電阻狀態，而可以儲存一位元以上。
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