KR970000362B1

KR970000362B1 - 트래킹 펄스발생기를 구비한 전기회로 및 트래킹 프리챠지 펄스발생기를 구비한 ram

Info

Publication number: KR970000362B1
Application number: KR1019920021833A
Authority: KR
Inventors: 류우지 요네모또
Original assignee: 후지쓰 가부시끼가이샤; 세끼자와 다다시
Priority date: 1991-11-20
Filing date: 1992-11-20
Publication date: 1997-01-08
Also published as: KR930010996A; DE69224270D1; JPH05210983A; EP0543269A2; EP0543269B1; US5386150A; EP0543269A3; DE69224270T2

Abstract

내용 없음.

Description

트래킹 펄스발생기를 구비한 전기회로 및 트래킹 프리챠지 펄스발생기를 구비한 RAM

제1도는 본 발명을 실시하고 또한 트래킹 프리챠지 펄스발생기(tracking precharge pulse generator)를 사용하는 메모리 시스템을 나타내는 개통도.

제1a도는 어드레스를 제공하고 또한 클록 펄스를 제공하기 위한 동기 시스템과 비동기 시스템을 나타내는 것을 제외하고는 제1도와 동일한 개통도.

제2a도는 기준회로를 모방하는 개방 루프 펄스발생기를 나타내는 개통도.

제2b도는 제2a 및 2c도의 신호타이밍을 나타내는 타이밍도.

제2c도는 기준회로를 모방하는 폐쇄 루프 펄스발생기를 나타내는 개통도.

제3도는 메모리가 스태틱 RAM이고 출력들이 미분치인 제1도의 메모리 시스템용 메모리셀들의 1컬럼에 대한 디코더(decoder), 트래킹 프리챠지 펄스발생기(tracking precharged pulse generator) 및 프리챠지(precharger)의 개략도.

제4도는 스태틱 RAM 메모리용 드라이브라인(drive line)과 더미로드라인(dummy load line)의 실제 배치와, 양호한 트래킹 프리챠지 펄스발생기, 디코더들의 세부 개략도.

제4a도는 래치(217-1)~(217-K/2)내의 각 어드레스비트에 대한 래치의 개략도.

제5도는 스태틱 RAM용 드라이브라인과 어드레스 디코더를 구성하는 프리디코더와 디코더의 개략도.

제6도는 스태틱 RAM용 어드레스 디코더와 트래킹 프리챠지 펄스발생기의 타이밍 파형도.

제7도는 스태틱 RAM용 디코더와 트래킹 프리챠지 펄스발생기의 로드(load) 지연 특성도.

제8도는 트래킹 펄스발생기를 사용하여, 본 발명을 실현한 파이프라인 컴퓨터의 개략도.

제9a도는 종래 기술의 쵸퍼회로의 개략도.

제9b도는 제9a의 회로용 타이밍 파형도.

제10a도는 종래 기술의 개방 루프 펄스발생기의 개략도.

제10b도는 종래 기술의 페쇄 루프 쵸퍼회로의 개략도.

제11(제11a~11c도)는, 프리챠징이 어드레스 디코딩과 동시에

일어날때(제11a도)와, 프리챠징이 어드레스 디코딩 보다 먼저 일어날때(제11b도)와, 프리챠징이 어드레스 디코딩 보다 더 늦게 일어날때(제11c도), 데이터 출력을 나타내는 어드레스 디코더와 프리챠지의 타이밍 파형도.

본 발명은 트래킹 펄스발생기에 관한 것이며 특히 트래킹 펄스발생기(tracking precharge pulse generator)를 갖는 랜돔 억세스 메모리(random access memories:RAM)에 관한 것이다.

대부분의 비동기 회로들에서는 한 회로의 지연특성이 다른 회로의 지연특성에 상관하여 근사하게 트랙 또는 변화하는 것이 요망된다. 대부분의 장치들에서는 지연특성이 온도, 프로세스 및 공급전압 변동에 따라 변동한다.

중간 규모의 집적회로(MSI)에서는 상기 2회로들이 개별 집적회로(IC)장치를 사용하여 설계된다.

이 기술에서는 개별IC장치의 지연변동을 설계자가 고려해야만 한다.

비록 2회로들을 대규모 집적회로(VLSI)내의 싱글 IC상에 설계하더라도 2회로들의 지연특성을 트랙할 필요는 없다.

주문형 반도체 집적회로(ASIC)에서는 장치를 편집할 때 트래킹 문제가 더욱 복합된다.

왜냐하면 회로의 성능이 편집된 장치의 집합 사이즈에 따라 다르기 때문이다.

편집가능 ASIC들에서는 IC의 사용자가 IC의 메모리 요건을 한정한다. 특히, 메모리 사이즈 즉, 후술하는 바와같은 메모리셀들의 로우들과 칼럼들의 수가 한정된다.

많은 ASIC 설계에서는, 후술하는 바와같은 메모리셀들, 센스앰프 또는 디코더들과 같은 모든 메모리 소자들을 IC내에서 타일(tiles)로서 미리 배치되어 있다.

사용자가 IC의 요건을 한정한 후, 타일들간의 상호 결선은 상호 결선들을 결정하여 그들을 루트(routes)시켜 주는 소프트웨어에 의해 편집된다. 스탠다드 드라이브회로 타일들 예를들어 프리챠지 펄스발생기들은 소정의 타이밍 특성을 갖고 있기 때문에, 타일의 타이밍은 메모리 사이즈의 변화에 따라 변화한다. 왜냐하면 타일상의 부하가 변화되기 때문이다. 따라서 주어진 시간에 펄스를 제공하도록 설계된 프리챠지 펄스발생기 타일은 상기한 메모리들마다 상이한 시간에 펄스를 발생한다.

종래에는 2회로들을 최악의 경우의 타이밍에 대해 회로들을 설계함으로써 서로 트랙하도록 설계하므로 그에 의해 다른 조건들하에서 성능이 회생된다.

그러나 시스템 생산성에 대한 증가하는 요구는 개선된 성능을 요구한다.

최악의 경우의 타이밍 설계들은 새로운 성능 요구를 만족시키지 못한다.

제9a도는 종래의 펄스발생기 또는 쵸퍼회로의 개략도이다. 쵸퍼회로는 제2회로의 출력중 한 펄스의 연부와 일치하는 시간에 종료하는 펄스를 생성하도록 설계한다. 제9B도는 펄스발생기의 타이밍 파형도이다.

쵸퍼회로(10)는 제1입력상의 클록(14)에 의해 동작되는 2입력 NAND 게이트(12)를 갖는다.

NAND 게이트의 제2입력은 일련의 홀수의 인버터들(16)의 지연된 클록 또는 출력(22)이다. 후술하는 바와같이, 어떤 홀수의 인버터들이라도 원하는 출력(18)이 일련의 인버터들을 통해 지연되는 시간에 의해 결정된 펄스폭(20)을 갖도록 선택할 수 있다.

간략히 하기 위해, 3개의 직렬로 접속된 인버터들(16-1,16-2,16-3)을 인버터(16-1)내에 클록(14)이 입력된 것으로 나타냈다.

인버터(16-3)의 출력 즉, 지연된 클록(22)은 NAND 게이트(12)의 제2입력으로 입력된다.

인버터들의 수가 홀수이기 때문에 인버터(16-3)의 출력은 클록(14)이 값들을 절환한 후와 전이가 일련의 인버터(16)를 통해 전달하기 전의 시간을 제외하고 클록(14)의 반대값을 갖는다.

제9B도를 참조하면, NAND 게이트(12)로부터의 출력(18)은 2입력들, 즉, 클록(14)와 지연된 클록(22)이고(high) 또는 논리 1일때를 제외하고 논리 1이다.

클록(14)이 시간(24)에서 논리 0로부터 논리 1로 전이될 때, 클록(14)과 지연된 클록(22)은 둘다 논리 1이다.

이 상태는 NAND 게이트(12)의 출력(18)을 논리 0으로 변경한다. 클록(14)의 전이는 또한 일련의 인버터(16)를 통해 전달되고, 펄스폭(20)과 동일한 시간후 지연된 클록(22)은 논리 0이 된다.

이때에 클록(14)과 지연된 클록(22)은 제각기 논리 1과 논리 0이다.

NAND 게이트(12)의 출력(18)은 이에 상응하여 논리 1이 된다. 따라서 논리 0으로부터 논리 1로의 클록(14)의 전이는 출력(18)상의 펄스폭(20)을 갖는 펄스가 된다.

제2회로를 트랙하기 위한 상술한 펄스발생기의 능력은 여러 가지 문제점들을 야기시킨다.

첫째, 펄스폭은 회로의 출력상의 부하, 게이트들의 제조시의 프로세스 변동 및 NAND 게이트의 기타 특성들에 따라 다르다.

둘째, 일련의 인버터 또는 피드백의 전압특성, 프로세스, 및 온도는 제2회로의 지연특성의 트래킹을 방지한다. 마지막으로, 일련의 지연회로의 지연은 고정되어 있고 또한 편집가능 셀들에서 제2회로의 지연이 자주 변동하더라도 제2회로의 지연이 변동할 때 조정을 위한 설비를 갖고 있지 않다.

제10a 및 10b도는 제각기 종래의 개방 루프 및 폐쇄 루프 쵸퍼회로의 개략도이다.

제10a도에 보인 개방 루프 쵸퍼회로(26)는 제9a도에 보인 종래의 회로(10)와 비슷한 방식으로 기능한다. 일련의 지연회로들(28-1~28N)은 일련의 인버터(16)로 교체한다. N개의 지연회로들(28)을 사용하여 클록(14)의 상태전이가 일련의 지연회로(28)를 통해 전달된 후 지연회로(28-N)의 출력이 클록(14)의 상반 논리값을 갖도록 할 수 있다.

NAND 게이트(30)의 출력(18)는 일련의 지연회로(28)의 지연시간과 동일한 펄스폭을 갖는 펄스이다. NAND 게이트(30)의 지연은 그를 통한 지연시간이 일련의 지연회로(28)를 통한 지연과 비교하여 아주 작을 경우 무시될 수 있다. 이 회로는 상술한 바와 같이 제9a도의 쵸퍼회로와 동일하게 동작하기 때문에 동일한 단점을 갖고 있다.

NAND 게이트(30)를 통한 지연이 작지 않을 경우의 설계시, 제10b도의 폐쇄 루프 쵸퍼회로(32)가 사용된다. 이 회로에서, NAND 게이트(36)의 출력(34)은 일련의 지연회로(38)의 입력이고, 지연회로(38)의 출력은 NAND 게이트(36)의 입력이다. 클록(14)은 NAND 게이트(36)의 제2입력의 입력이다.

일련의 지연회로(38)는 N개의 지연회로들(38-1~38-N)을 갖고 있고 또한 쵸퍼회로(26)의 지연회로(28)와 동일한 방식으로 기능한다. N개의 지연회로(38)를 사용하여 출력상태의 전이가 지연회로(38)를 통해 전달된 후 지연회로(38-N)의 출력이 출력(34)와 동일 논리값을 갖도록 할 수 있다.

폐쇄 루프 쵸퍼회로(32)는 클록(14)이 논리 0에서 논리 1로 전이할 때 출력(34)이 NAND 게이트(36)의 지연과 지연회로(38)를 통한 지연의 합과 동일한 펄스폭을 각각 갖는 펄스열인 것을 제외하고 개방 루프 쵸퍼회로(26)와 동일한 방식으로 기능한다.

이러한 논리상태간의 토글(toggle)은 NAND 게이트(36)가 클록(14)을 논리 0으로 스위칭함으로써 비동작할때까지 계속할 것이다.

이 연속발진은 쉽게 가시화 된다.

처음에 클록(14)은 논리 0이고, 지연회로(38-n)의 출력(40)은 논리 1이고 출력(34)은 논리 1이다. 클록(14)이 논리 0에서 논리 1로 스위칭된 후 NAND 게이트(36)는 동작되어 출력(34)은 논리 0으로 낮아진다. 출력(34)의 새로운 값은 지연회로(38)을 통해 전달되어 그의 출력(40)은 논리 0이 된다. NAND 게이트(36)는 논리 0의 출력(40)을 반전시켜 출력(34)은 논리 1로 높아진다. 논리 1은 지연회로(38)를 통해 전달되어 NAND 게이트(36)에 의해 반전되어 논리 1의 출력(34)이 된다. 따라서, 출력(34)은 지연회로(38)와 NAND 게이트(36)를 통해 지연시간에 의해 결정된 주파수에서 후리런닝 발진기(free-running oscillator)와 같이 논리 1과 0사이에서 토글한다.

폐쇄된 루프 쵸퍼회로는 후리런닝 발진기로서 동작하기 때문에, 클록(14)이 논리 1일때만 전이가 그대로 뒤로 돌아보기 전에 클록주기가 NAND 게이트(36)를 오프시킬 정도로 충분히 짧은 경우 회로는 싱글 펄스발생기로서 기능한다. 이 회로는 개방 루프 쵸퍼회로와 동일한 단점을 갖고 있다.

대부분의 응용에서는 제1회로로부터의 펄스 종료를 제2회로로부터의 신호발생과 일치시키는 것이 요망된다.

예를들어 메모리 시스템에서는 프리챠지 펄스의 종료를 메모릴 어드레스의 디코딩과 동시에 행하는 것이 요망된다.

메모리 시스템에 대해 아래에 더 상세히 설명한다.

랜돔 억세스 메모리(RAM) 설계시에, 비트라인의 프리챠지는 메모리의 억세스 시간을 개선하기 위해 행한다.

RAM들은 통상적으로 싱글 반도체 칩상에서 로우와 칼럼들의 메모리셀들로 구성된다.

통상적으로 1워드라인에 접속된 1로우의 메모리셀들은 1워드의 메모리를 포함한다.

어드레스 디코더는 이네이블신호를 워드라인을 통해 로우에 전송한다. 어드레스된 로우의 메모리셀들내의 메모리셀은 각 칼럼의 메모리셀들을 상호 접속하는 대응 기입 또는 독출 비트라인을 통해 기입 또는 독출된다.

메모리 독출동안, 각 칼럼의 독출 비트라인은 논리 1 또는 0의 고 또는 저전압을 갖는다. 메모리들은 통상적으로 반도체 칩상의 연속하는 영역내에 메모리셀들을 콤팩트화 하여 설계한다. 메모리셀 밀도를 최대화 하기 위해 각 비트라인용 드라이버회로는 가능한 작게 설계한다.

센스앰프는 각 비트라인의 종단에 접속되어 그의 신호를 증폭시키고 또한 이 신호들을 수신하는 회로들에 충분한 데이터 출력구동전류를 제공한다.

비트라인을 고 또는 저전압으로 구동시킴으로써 바이나리 비트의 정보가 메모리셀로부터 독출되어 논리 1 또는 0을 나타낸다. 메모리셀들의 신호구동 능력이 낮기 때문에 논리레벨들간의 전이시간이 느리다.

이 전이시간을 상승시키기 위해, 각 비트라인의 전압은 통상적으로 비트라인을 프리챠지하는 프리챠지에 의해 고 및 저전압 레벨들간의 중간전압레벨에 세트하므로 비트라인상의 전압은 어드레스 디코딩이 완료되기 전에 중간전압이 된다.

메모리셀이 어드레스된 워드라인상의 신호에 의해 독출될 때, 프리챠지된 비트라인상의 스윙전압은 평균하여 프리챠지 않된 라인의 스윙전압의 약 1/2이다. 스윙전압은 프리챠지 않된 라인의 스윙전압 이하이기 때문에 전이시간은 그에 상응하여 감소된다.

제11a도는 어드레스 디코딩과 동시에 프리챠징이 행해질 때 프리챠지, 어드레스 디코더 및 데이터 출력의 타이밍 파형도이다. 독출 디코더 출력(42)은 독출 어드레스들(118)의 시퀀스(sequence)에 상응한는 디코드된 독출 어드레스신호들(44)의 타임시퀀스이다. 1워드라인의 독출 어드레스(44-1)에 뒤이어 다른 워드라인의 독출 어드레스(44-2) 등이 후속된다.

명료히 하기 위해 단 두 개의 독출 어드레스만 나타낸다. 비트라인상의 프리챠지 펄스(46)가 고일동안 비트라인상의 전압은 독출 어드레스(44)의 디코딩의 완료 및 대응 워드라인상에 어드레스신호의 입력과 동시에 중간전압레벨에 도달한다.

제11a도에 나타낸 바와같이, 프리챠지 펄스(46)의 종료는 어드레스(44-2)의 디코딩 종료와 일치하던가 또는 독출 디코더 출력(42)상의 어드레스신호의 개시와 등가적으로 일치한다. 독출 비트라인(48)의 전압파형은 프리챠지 펄스의 종료후 지연시간까지 고레벨과 저레벨간의 중간레벨에 있다.

센스앰프(50)는 비트라인상의 전압레벨을 검출하여 검출된 전압의 함수로서 논리신호를 출력한다. 비트라인 전압이 중간레벨에 있을 때, 센스앰프의 출력은 중간이다.

이 메모리를 사용하는 시스템은 그것이 결정될 수 있을때까지 센스앰프의 출력에 대한 데이터를 사용할 수 없다. 따라서, 시스템은 메모리가 데이터를 독출할 수 있는 것보다 더 빨리 메모리를 억세스할 수 없다. 이시간 동안 각 비트라인의 센스앰프 출력(50)은 독출 비트라인들(48)이 중간전압레벨에 있기 때문에 미지의 상태에 있다.

독출 비트라인들(48)이 더 이상 프리챠지되지 않을 때, 독출 비트라인들은 RAM 셀들에 의해 구동되고 또한 센스앰프는 독출 비트라인들로부터 독출된 데이터를 나타내는 출력들을 형성한다.

제11b도는 어드레스 디코딩 완료보다 빨리 프리챠징이 행해지고 또한 어드레스신호가 워드라인상에 발생할때의 프리챠지, 어드레스 디코더 및 데이터 출력의 타이밍 파형을 나타낸다.

독출 디코더 출력(42)는 제11a도에서 상술한 바와 같은 기능을 한다. 그러나, 제11b도는 어드레스(44-2)의 디코딩 종료전에 발생 및 종료하는 프리챠지 펄스(46)를 나타낸다. 프리챠지 펄스동안 독출 비트라인(48)은 중간전압레벨에 세트되고, 또한 센스앰프 출력(50)은 중간상태에 있다.

프리챠지 펄스가 오프된 후, 어드레스 디코더는 메모리 어드레스(44-1)를 여전히 어드레스되며 독출 비트라인들(48)은 구어드레스(44-1)의 메모리셀들내의 데이터에 상응하는 전압을 재설정하고 센스앰프는 이 데이터를 출력한다. 이때 이러한 메모리를 사용하는 시스템이 그 데이터를 독출할 경우, 시스템은 데이터를 독출하기에 충분한 시간을 갖지 못하므로 메모리셀들의 어드레스가 독출되기전에 어드레스(44-2)로 변경된다.

어드레스의 이러한 변동은 독출 비트라인들(48)을 변경시키므로 그다음 독출 어드레스(44-2)의 메모리셀들내의 데이터가 반영된다.

따라서, 어드레스(44-2)가 디코드되어, 비트라인들상의 전압이 어드레스(44-2)의 메모리셀들에 위치된 데이터의 전압에 세트된 후 어느 시간까지 센스앰프 출력(50)은 부정확한 출력을 갖는다.

제11_C도는 어드레스 디코딩 완료후 프리챠징이 발생할때의 프리챠지 어드레서 디코더와 데이터 출력의 타이밍 파형을 나타낸다.

독출된 디코더 출력(42)은 제11A도에 대해 전술한 바와 같은 기능을 한다. 그러나, 제11C도는 어드레스(44-2)의 디코딩 완료후 종료되는 프리챠지된 펄스(46)를 나타낸다. 프리챠지 펄스(46)동안, 독출 비트라인들(48)은 중간 압레벨에 세트되어, 센스앰프 출력(50)은 중간상태에 있는다. 그러나, 센스앰프 출력(50)이 중간상태에 있는 시간 동안 어드레스(44-2)의 어드레스 디코딩이 완료된다.

이 어드레스의 메모리셀들은 독출 비트라인들상의 상응하는 프리챠지된 펄스들이 중간전압레벨에 유지됨과 동시에 각 독출 비트라인상의 데이타를 출력한다.

프리챠지 펄스들의 종료시에, 독출 비트라인들상의 데이터는 어드레스된 메모리셀들내의 데이터를 반영한다. 따라서, 센스앰프 출력(50)에 출력될 메모리 어드레스(44-2)의 데이타는 지연된다.

어드레스가 디코드되기전에 프리챠지된 펄스의 종료는 센스앰프가 부정확한 값을 출력하게 하는 원인이 된다. 어드레스가 디코드된 후 종료하는 프리챠지된 펄스는 데이터 억세스를 지연시킨다. 이는 대부분의 메모리 시스템들은 보다 고속의 데이터 억세스를 요구하기 때문에, 원하지 않는 상태이다.

이러한 기능들을 연속으로 행하는 프리챠지 펄스와 어드레스 디코딩을 제어하는 한 방법이 있다. 예를들어 1985.12.10자에 Hsieh에게 허여된 미국 특허 제4,558,435호에서는 프리챠지를 어드레스 디코딩 개시전에 완료하도록 프리챠징과 어드레스 디코딩을 시퀀싱하는 것에 대해 개시하고 있다.

어드레스 레지스터 전이 검출기는 신어드레스의 수신시 부행 스텝전압(negative going voltage step)을 발생한다. 어드레스 전이 펄스는 프리챠지 펄스발생기가 프리챠지 펄스를 발생함과 동시에 어드레스 디코더를 중지시켜 준다.

센싱회로는 마스커 비트라인들상의 전압을 모니터하여 프리챠징이 완료될 때 리세트 펄스를 발생한다.

이 리세트 펄스는 프리챠지 펄스발생기를 디스에이블시킴과 동시에 어드레스 디코딩을 이네이블시킨다. 어드레스 디코딩의 완료는 더미라인(dummy line)을 통해 전달하는 독출 이네이블 펄스의 복귀를 검출함으로써 결정된다.

더미라인은 실리콘상에 배치되며 또한 워드라인의 전기적 특성을 시뮬레이트하도록 메모리의 워드라인과 길이와 구성이 동일하다.

따라서, 독출 이네이블 펄스는 어드레스 디코더를 온시키고 또한 디코드된 어드레스가 워드라인을 따라 전달되어 선택된 셀들을 동작시킬 때 독출 이네이블 펄스는 또한 이 더미라인을 따라 전달되어 메모리셀들을 독출 준비함과 동시에 센스 이네이블신호를 세트하도록 복귀한다. 센스 이네이블 펄스가 센스앰프를 이네이블시켜 메모리셀로부터 데이터를 독출할 때 어드레스 디코더들은 디스이네이블 또한 시스템은 그다음 어드레스가 변동하기 전에 초기위치로 복원된다.

Hsieh 메모리 시스템의 속도는 프리챠징, 어드레스 디코딩 및 메모리셀들로부터의 독출 시간의 합산에 의해 제한된다. 그밖에, 지연라인을 통한 전달시간은 어드레스 디코딩 회로를 통한 지연과 반드시 일치하지 않는다.

따라서, 제2회로로부터의 신호의 발생과 일치하는 펄스를 발생하는 펄스발생기를 제공하는 것이 요망된다.

이 타이밍 일치는 2회로들의 온도, 프로세스 또는 파워형들과 무관해야 한다.

또한 회로들은 가능한 고속으로 동작하는 것이 요망된다.

후술하는 양호한 실시예들의 상세한 설명으로부터 알 수 있는 본 발명의 특징과 장점들은 지연이 제2회로의 함수인 지연된 출력신호를 형성하기 위한 트래킹 펄스발생 회로를 제공함으로써 성취될 수 있다.

한 양호한 실시예에 의하면, 게이트는 개시신호와 게이트의 출력에 결합된 귀환 루프의 출력에 응답하여 출력신호를 발생한다. 귀환 루프는 제2회로의 지연특성을 모의하는 모의 지연회로를 갖고 있으므로 제2회로의 지연특성의 함수로서 게이트의 출력신호를 변화시킨다. 바람직하게는 펄스발생기와 제2회로는 모두 공통 집적회로 칩상에 형성한다.

예시적인 실시예에서는 메모리내에 트래킹 펄스발생 회로를 사용한다.

메모리는 복수의 메모리셀들을 갖는다.

동기펄스에 응답하는 펄스발생기는 상기 메모리내의 메모리셀에 부분 선택신호를 공급한다. 적어도 하나의 디코더가, 동일한 동기펄스에 응답하여, 상기 부분선택 신호에 일치하여 메모리셀들중 선택된 것들에 선택신호를 공급함으로써, 동작용 메모리셀을 선택한다. 상기 디코더는, 상기 동기펄스와 선택신호간에 가변시간 지연특성을 갖고 있다. 상기 펄스발생기는, 상기 동기펄스에 응답하여 부분 선택신호를 메모리셀 그룹에 공급하기 위한 모의 회로를 갖고 있다. 이 모의 회로는, 상기 동기펄스의 수신시와, 상기 적어도 하나의 디코더의 가변 지연특성을 모의하는 부분 선택신호의 시간간에 시간 지연특성을 갖고 있다. 바람직하게는, 상기 펄스발생기, 적어도 하나의 디코더 및 메모리셀들은 공통의 집적된 회로 침상에 있다.

본 발명의 상기 특성들은, 첨부도면을 참조한 양호 실시예들의 설명으로부터 보다 명확히 이해할 수 있다.

제1도는 트래킹 프리챠지 펄스발생기를 사용하여 본 발명을 실현한 시스템을 나타낸 개통도이다. 메모리 시스템(100)은, M 로우와 N 칼럼으로 바람직하게 배열된 메모리셀(102) 어레이를 갖고 있다. 예를들면, 수백만의 메모리셀이 있으나, 명확한 도시를 위하여 소수의 셀만이 도시돼 있다.

명확한 도시를 위해서, 메모리 시스템의 부품들은, 상대적 크기가 비율대로 도시돼 있지 않다. 상기 메모리는 랜돔 억세스 메모리(RAM) 또는 리드온리 메모리(ROM)일 수 있으나, RAM은 예시적인 것이다. 또한 RAM에 대해서는, 상기 메모리가 스태틱 RAM, 다이나믹 RAM, 에미터 결합 록직(ECL) RAM 또는 갈륨비소(GaAS) RAM일 수 있다.

상기 메모리는 또한, 바이폴라 또는 논(non) 바이폴라 기술을 사용하여 제조할 수 있다.

각 RAM 메모리셀(102)을, 숫자 102 다음의 2디지트에 의해서 상기 메모리내의 위치가 한정되며, 상기 2디지트중 첫 번째 숫자는 로우 번호이고, 2번째 숫자는 칼럼 번호를 나타낸다. 예를들어, RAM 셀(102-I,J)는, J 칼럼의 I 로우에 배치돼 있다. 도시않된 메모리셀들은 일련의 점들로 표시돼 있다.

RAM 셀(102-1~102M)의 M 로우 각각은, 워드선들(104-1~104M)중 하나에 의해 접속돼 있음으로써, 상기 워드선이 적절한 신호의 의해서 이네이블될 때, 대응하는 로우내의 각 RAM 셀의 기억내용이 대응하는 비크선상에 독출되거나, 또는 차동 메모리셀들인 경우에는 대응하는 비트선상에 독출된다. 반도체 메모리인 경우는, 상기 워드선은 통상, 실리콘 칩 정상의 금속 스트리프(strip)이다.

RAM 셀(102-1~102M)의 N 칼럼 각각은, 비트선 (106-1~106N)중 대응하는 하나(또는 쌍)에 의해 상호 결선됨으로써, 독출되는 RAM 셀들의 로우가 이네이블되면, 대응하는 로우내의 각 RAM 셀이 그의 데이터 또는 기억내용을 그의 대응하는 비트선(또는 비트선쌍)상에 출력한다. 제1도는 칼럼당 1비트선이 사용되는 단일 단부의 메모리셀를 나타낸다. 각 비트선(106-1~106N)은, 독출되는 메모리셀의 내용을 나타내는 출력 데이터 신호를 형성하는 센스앰프(108-1~108-N)에 접속돼 있다.

N 프리챠지(110-1~110-N)는 각각, 비트선(106-1~106-N)중 대응하는 하나에 접속되어, RAM 셀이 독출하기 전에, 대응하는 비트선의 전압을 메모리셀의 결합에 프리챠지한다.

각각의 프리챠지(110)는, 트래킹 프리챠지 펄스발생기(112)내의 개별 프리챠지회로에 의해 제어된다. 공급원(도시않함)으로부터의 클록신호(114)가, 트래킹 프리챠지 펄스발생기를 개시시켜, 어드레스가 회로(120)내에서 래치되게 한다.

양호 실시예에서는, 어드레스(118)의 디코딩이 2단계로 발생한다. 이 어드레스 디코딩의 제1단계는 래치들과 프리디코더(120)내에 있다. 제4도와 5도를 참조하여 하기에 설명하는 바와같이, 상기 래치들과 프리디코더(120)는, K/2 프리디코더(120-1~120-K)와 래치(213-1~213-K/2)를 구비하고 있고, 여기서 K는 어드레스(118)내의 비트수이다. 상기 제2단계는 어드레스 디코더(116)내에서 디코드된다. 상기 프리디코더(120)의 출력은, 수직 프리디코더 드라이브라인(122)에 의해 어드레스 디코더들(116)에 접속돼 있다.

2진수 코드화 어드레스(118)가 수신되어 클록(114)이 발생하면, 래치들과 프리디코더(120) 및 디코더(116)가, 한 워드선(104)상에 출력신호를 발생하여, 1로우 RAM 셀들이 독출가능하게 한다.

상기한 바와같이, 바람직하게는, 상기 메모리가 차동형이고, 따라서 상기 비트선들(106)이 프리챠지중 중간전압레벨에 보지된다. 정확한 데이터가 메모리부터 독출되는 것을 보장하고, 상기 어드레스가 디코드된후 비트선의 독출이 가능케 하기 위해서, 프리챠지(110)로부터의 프리챠지신호 또는 펄스의 단부가, 새로운 어드레스에 대하여 디코더들(116)로부터의 어드레스 디코더 출력신호와 일치해야 한다. 이것은 또한, 어드레스가 회로(120)내에서 래치된 후, 프리챠지 펄스발생기(112)로부터의 펄스와 디코더(116)로부터의 디코드된 신호가, 클록 펄스(114)가 발생한 후의 시간과 일치해서 발생할 것을 필요로 한다. 또한, 상기 트래킹 프리챠지 펄스발생기(112)내의 타이밍은, 상기 지연회로(120)과 (116)을 모의함으로써, 상기 래치들과 프리디코더(120)과 디코더(116)를 트랙 또는 모의한다.

제1a도는 제1도와 본질적으로 동일하나 회로(120)만이 프리디코더들을 포함하고 있고 래치들이 제거돼있다. 또한, 제1a도는 상기 프리디코더(120)에 어드레스를 직접 공급하는 것은, 어드레스 전이 검출회로(113)로 하여금 트래킹 펄스발생기(112)에 클록 펄스(114)를 발생케 한다. 또한, 제1a도의 시스템은 동기 시스템일 수 있으며, 여기서, 회로(113)가 제거돼 있고, 클록 펄스(114)가 발생되어, 프리디코더(120)에 어드레스의 공급과 동기하여 트래킹 펄스발생기(112)에 공급된다.

상기 트래킹 프리챠지 펄스발생기(112)와 그의 모의 특성을 제2a,2b도의 개략도를 참조하여 설명한다. 제2a도는 기준회로(156)를 모의하는 개방 루프 트래킹 펄스발생기(166)의 개통도이다. 회로(156)과 (166)의 모두, 동일한 입력신호 또는 펄스(158)를 수신하여, 출력신호 또는 펄스(164),(170)을 각각 출력한다.

기준회로(156)는, 일련의 N개의 지연회로(160-1~160-N)를 갖고 있다.

각 지연회로(160)의 출력은, 후속 지연회로에 순차로 입력된다. 각각의

지연회로(160-1~160-N)는, 그의 출력단에 대응하는 로드(162-1~162-N)가 접속돼 있다.

지연회로(160-N)로부터의 지연된 출력(164)은, 각각 해당하는 로드(162)를 구비한 각 지연회로(160)를 통한 지연만큼 입력신호(158)로부터 지연된다. 각각의 로드(162-1~162-N)는, 대응하는 지연회로에 의해 구동되는 다른 회로 또는 회로들과 같은, 실제 로드를 나타낸다. 상기한 바와같이, 상기 지연된 출력(164)은, 온도, 프로세스, 기준회로의 전력형태 및 로드의 함수로서 변한다.

트래킹 지연회로는, 상기 기준회로의 지연을 트랙하는 것이 바람직하며, 그러므로, 상기 트래킹 회로는 상기 지연회로와 유사한, 바람직하게는 동일한 지연특성을 가져야 한다.

상기 개방 루프 트래킹 펄스발생기(166)는 제10a도를 참조해서 상기한 바와같은 개방 루프 쵸퍼회로(26)와 유사하게 구성돼 있다. 이 개방 루프 펄스발생기(166)의 일련의 집적회로는 보드(163-1~163-N)중 대응하는 것에 각각 접속된 일련의 N개의 지연회로(161-1~161-N)를 갖고 있다.

그러나, 제2a도의 트래킹 펄스발생기는, 기준회로내의 복수의 지연회로 각각과 본질적으로 동일하게 구성된 복수의 지연회로가 설치돼 있고, 상기 기준회로내의 대응 지연회로 각각의 출력측의 로드와 본질적으로 동일한 지연회로 각각의 출력측에 로드가 배치돼 있고, 상기 양자의 회로들이 공통의 집적회로 칩(169)상에 형성돼 있는 점에서, 다르다. 바람직하게는, 지연회로(161-1~161-N) 각각은, 지연회로들(166-1~166-N)의 것과 동일한 회로를 사용하여 동일 집적회로 칩상에 각각 구성돼 있고, 로드(163-1~163-N) 각각은, 로드(160-1~160-N)와 각각 동일한 회로이다.

이 예에서는, 상기 로드들이 용량성 로드이다. 입력신호(158)와 최후 지연회로(161-N)로부터의 지연된 출력신호는 2개의 입력 NAND GATE(168)에 입력된다.

상기 NAND GATE(168)의 출력(170)은, 지연회로(161-1~161-N)의 일련의 지연과 동등한 펄스폭을 갖고 있다. 이것은, 상기 NAND GATE(168)는 상기 지연회로(161)에 의한 지연에 비해서 짧은 지연시간을 갖는 것을 가정한 것이다. 개방 루프 펄스발생기(166)는, 동일 유형의 부품들을 사용하며, 기준회로(156)와 동일한 반도체기판 또는 칩(169)상에 형성돼 있다.

제2b도는 참조해 보면, 트래킹 펄스발생기(166)로부터의 t2의 펄스(170)의 상승구간은, 기준회로(156)로부터의 펄스(164)의 하강구간을 트랙하거나 또는 일치한다.

입력(158)의 입력펄스 또는 신호는, t1에서 저(low) 또는 논리 0에서 고 또는 논리 1로 되고, t3에서 논리 0으로 되돌아간다.

상기 기준회로는, 상기 출력(164)을 그 지연후에, t2에서 논리 1로부터 논리 0으로 되게 하고, t4에서 논리 1로 복귀시킨다.

입력(158)의 t1에서 논리 1로 되면, 출력(170)이 논리 0으로 되고, 지연회로들(161-1~161-N)을 통한 지연후에 지연회로(161-N)의 출력이 시각 t2에서 논리 0으로 되어, NAND GATE(168)의 출력(170)이, 기준회로(156)의 출력(164)의 하강구간과 일치되어 시각 t2에서 논리 0에서 논리 1이 되게 한다.

그러므로, 상기 트래킹 펄스발생기(166)로부터의 펄스(170)의 상승구간은, 기준회로로부터의 펄스(164)의 하강구간으 트랙하거나 또는 추종한다. 그 결과, 개방 루프 펄스발생기(166)에 의한 지연은, 상기 지연회로상의 전력형태와 로드, 온도, 프로세스의 변화에 따라서 상기 기준회로(156)의 것을 트랙한다.

상기 NAND GATE(168)을 통한 지연이, 상기 지연회로들(161)을 통한 지연에 비하여 작지 않으면, 상기 펄스들(164)와 (170)이 트랙하지 않게 된다. 그러나, 제2C도에 도시된 폐쇄 루프 트래킹 펄스발생기(172)는, 상기 NAND GATE를 통한 지연이 작지 않을 때 트랙하게 된다.

제2c도는 트래킹 펄스발생기는, 제10b도에 도시된 폐쇄 루프 쵸퍼회로의 관하여 상기한 바와 유사하게 동작한다.

그러나, 제2c도의 트래킹 펄스발생기는, 기준회로내의 복수의 지연회로 각각과 본질적으로 동일하게 구성된 복수의 지연회로가 설치돼 있고, 상기 기준회로내의 지연회로 각각의 출력측의 로드와 본질적으로 동일한 지연회로 각각의 출력측에 로드가 배치돼 있고 상기 기준회로와 트래킹 펄스발생기 양자가 공통의 집적회로 칩(169)상에 형성돼 있는 점에서, 제10b도의 펄스발생기와 다르다.

기준회로(156)의, 지연회로(160-2~160-N)와 이들에 각각 대응하는 로드(162-2~162-N)는, 지연회로들(165-2~165-N)의 직렬 체인과 이에 각각 대응하는 로드(167-2~169-N)를 구비한 트래킹 펄스발생기(172)내에 모사돼 있다.

그러나, 지연회로(165-2)에 대한 입력은, 2입력 1/2 지연 게이트의 출력(174)이다.

지연회로(165-N)의 출력은, 상기 1/2 지연 게이트(176)의 한 입력측에 입력된다.

기준회로(156)에 대한 입력신호(158)는 또한, 1/2-지연 게이트(176)의 제2입력측에 대한 입력이다. 상기 1/2-지연 게이트(176)는, 기준회로(156)내의 지연회로(160-1)의 지연기간의 1/2과 동등한 지연기간 특성을 갖도록 설계돼 잇다.

상기 트래킹 펄스발생기(172)의 출력(174)은 상기 기준회로(156)의 출력(164)과 거의 동등한 펄스폭을 갖고 있고, 그의 상승구간은 온도, 프로세스, 전압변화에 역행하고, 로드 변화에 따라서, 상기 기준회로(156)의 출력(164)의 하강구간을 정확하게 트랙하거나 추종한다.

제2b도는, 제2c도의 신호들(158,164,174)의 파형을 나타낸다. 펄스(174)는, 1/2 지연 게이트(176)의 지연으로 인해서 더 협소한 것외에는, (170)의 것과 유사하다.

그러나, 펄스(174)의 상승구간은, 펄스(174)의 종료전에 신호가 1/2 지연 게이트(176)를 통과하기 때문에 기준회로(156)로부터의 펄스(164)의 하강구간과 일치한다.

제3도는 전 메모리 로우에 대한 디코더와, 트래킹 펄스발생기, 프리챠지, 상이한 비트선 구성을 채용한 메모리셀, 제1도의 RAM에서 사용을 위한 스태틱형 RAM의 한 칼럼(1)에 대한 기입 앰프와 독풀 앰프의 개략도이다. 그러나, 단일 단부의 비트선들을 사용할 수도 있다. 각 메모리셀은, 메모리셀들(102-1,1)과 본질상 동일하다.

RAM 셀(102-1,1)은, 한 인버터의 출력이 다른 인버터의 입력측에 입력되도록 교차 결합된, 1쌍의 메모리 인버터(178-1,178-2)를 갖고 있다. 1쌍의 트랜지스터 또는 게이트(180-1~180-N)가, 상기 메모리 인버터(178) 쌍에 접속돼 있다. 또한, 1쌍의 독출 트랜지스터 또는 게이트(182)가 상기 메모리 인버터쌍(178-1,2)에 접속돼 있다.

상기 독출 트랜지스터 또는 게이트들(182-1~182-2)의 게이트 단자는, 대응하는 워드독출선(104-1)에 접속돼 있다.

독출 게이트(182-1)의 드레인과 소오스는, 인버터(178-2)의 입력측과 비트선(106-1)에 각각 접속돼 있다. 상기 독출 게이트(182-2)의 드레인과 소오스는, 상기 인버터(178-2)의 출력측과 제2비트선(106'-1) 각각에 접속돼 있다.

상기 RAM의 로우들(1-M) 각각에 대한 어드레스 디코더(187-1~187-M) 각각은, 대응하는 독출 디코더(116-1~M)와 기입 디코더(186-1~M)를 갖고 있다. 제1도의 경우, 각 디코더(116-1~M)의 출력이 대응하는 워드독출선(104)에 접속돼 있다. 따라서, 디코더(116-1~M)의 출력이 메모리 독출중 논리 1로 되면, 고 또는 논리 1이 대응 워드선(104-1~M)을 따라서 전달되어, 이 워드선이, RAM의 대응하는 메모리셀 로우내의 각 메모리셀내의 대응하는 독출 게이트(182)를 이네이블시키거나 또는 온(on)시킨다.

각각 이네이블된 독출 게이트는, 대응 메모리셀내에 기억된 데이터를 나타내는 신호가 인버터(178-1),(178-2)로부터 비트선(106-1),(106'-1)상에 각각 출력될 수 있게 한다. 비트선(106-1),(106'-1)은, 센스앰프(108'-1)에 대한 차동입력을 형성한다. 따라서, 상기 독출 디코더(116)가 메모리셀(102-1,1)내의 독출 게이트(182-1,2)를 이네이블시키면, 기억된 데이터를 나타내는 신호들이 비트선(106-1)(106'-1)으로 하향 전달되어, 상기 센스앰프(108'-1)에 의해서 선(50-1)상의 데이터를 나타내는 논리레벨로 변환된다.

칼럼(1)에 대한 프리챠지 펄스발생기(110-1)는, 상기 트래킹 프리챠지 펄스발생기(112)로부터 프리챠지 펄스출력(216)을 수신한다. 상기 출력(216)은, 3개의 프리챠지 트랜지스터(250-1,2,3)의 게이트단자에 입력된다.

프리챠지 트랜지스터(250-1)의 드레인과 소오스는, 중간전압원(252)과 독출 비트선(106-1)에 각각 접속돼 있다.

프리챠지 트랜지스터(250-2)의 드레인과 소오스는 상기와 동일한 중간전압원(252)과 독출 비트선(106'-1)에 각각 접속돼 있다.

제3프리챠지 트랜지스터(250-3)의 소오스와 드레인은, 독출 비트선(106-1),(106'-1)에 각각 접속돼 있다. 프리챠징 중에, 출력(216)중의 프리챠지 펄스는 논리 0이고, 프리챠지 트랜지스터(250-1,2,3)를 이네이블시킨다. 이네이블되면, 상기 프리챠지 트랜지스터(250-1)과 (250-2)가, 상기 중간전압공급원(252)으로부터의 중간전압을, 칼럼(1)의 독출 비트선(106-1),(106'-1)에 공급한다. 상기 차동 메모리셀 시스템에 의하면, 2개의 독출 비트선상의 전압이 동일하다. 상기 프리챠지 트랜지스터(250)가 이네이블되면, 2개의 독출 비트선(106-1),(106'-1)이 서로 전기적으로 접속됨으로써, 두 독출 비트선상의 전압레벨의 동일성을 확보한다.

상기 프리챠징의 종료시에, 상기 출력(216)의 논리레벨이 상기 프리챠지 트랜지스터(250)를 디스에이블시킴으로써, 상기 중간전압원(252)을 비트선들로부터 단절시키고, 상기 두 독출 비트선을 서로 단절시킨다. 메모리 시스템은, 독출 어드레스 디코딩이, 상기 프리챠지 펄스의 종료와 실질상 일치해서 워드선들(104-1~M)중 하나를 이네이블시키도록 설계돼 있다. 그 결과, 상기 1로우내의 메모리셀 칼럼 각각에 대한 독출 비트선의 전압이, 상기 중간 전압레벨로부터, 대응하는 RAM 셀(102)내의 정보의 비트를 나타내는 전압레벨로 변한다.

상기 메모리의 기입회로는, 독출회로와 유사하나 반대방식으로 동작한다. 제2도에 도시된 기입회로는 명료성을 위해서 제1도에는 도시돼 있지 않다. 다른 메모리셀과 동일한 셀(102-1,1)에 대한 기입회로를 고려한다. 기입게이트(180-1,2)는 독출 게이트(182-2,1)와 유사한 방식으로 접속돼 있다. RAM 셀들의 각 로우(1~M)는, 대응하는 기입워드선(184-1~184-N)에 의해 각각 상호 결선돼 있다. 로우(1~M)의 각 메모리셀내의 기입게이트(180-1),(180-2)의 게이트 단자들은, 대응하는 기입워드선(184-1,184~M)에 각각 접속돼 있다

기입디코더(186-1~186-M)중 하나가, 기입워드선(184-1~184-M)중 대응하는 하나를 따라서, 대응하는 메모리셀 로우내의 기입게이트(180-1,2)에 이네이블신호를 각각 공급한다. 1쌍의 기입 비트선(188-1,188'-1)이, 칼럼(1)내의 RAM 셀들 각각을 상호 결선시킨다. 기입비트선들은 기입 앰프(190-1)에 의해 차동적으로 구동된다. 칼럼(1)의 각 메모리셀내의 기입게이트(180-1)의 게이트는 비트선(188-1)에 접속돼 있다.

칼럼(1)의 각 메모리셀내의 기입게이트(180-2)의 드레인은 기입비트선(188'-1)에 접속돼 있다. 기입동작중에, 어드레스가 디코더되어 기입디코더들(186-1~186-M)중 하나로 하여금, 대응하는 메모리셀 로우내의 기입게이트들(180-1,2)을 이네이블 시키도록 한다.

이와 동시에, 1비트 정보를 나타내는 신호가, 기입앰프(190)로부터, 기입비트선(188),(188-2)상에 송출되고, 기입게이트들(180-1,180-2)을 통하여 송신되어, 상기 메모리 인버터(178)를 상기 비트정보를 나타내는 적정한 상태로 세트한다.

1컬럼의 메모리셀과 관련된 기입비트선(188) 및 기입앰프(190)만이 도시돼 있으나 RAM내의 다른 기입앰프(190-2~190-N)(도시안함)의 출력측과 각 칼럼(2~N)의 메모리셀들에 각각 접속된 다른 쌍의 기입비트선(188-2,188'-2~188-N,188'-N)(도시안함)과, 독출 앰프(188'-2~108'-N)와 각 로우(2~N)의 메모리셀들에 각각 접속된 다른쌍의 독출 비트선(106-1,106'-1~106-N,106'-N)이 존재하는 것으로 이해해야 한다. 이러한 구성과 동작은, 칼럼(1)에 대해서 상기한 바와 본질상 동일한다.

제4도와 5도를 참조해서, RAM내에서 어드레싱의 처리방법을 설명한다. 어드레스는, 비트 A0~AK-1를 포함하고 있고, 여기서, K는 어드레스내의 비트의 수이다. 어드레스는 상당히 클 수 있으므로, 상기 디코딩이, 칫수와 속도의 경제성을 위하여,프리디코더(120-1~120-K/2)와 디코더(116-1~116-M)간에서 분할된다. M로우를 갖는 메모리의 경우, 어드레스의 비트와 메모리의 로우간의 관계는, K=logM으로 표현할 수 있다.

프리디코더(120-1~120-K/2)는, 어드레스 비트쌍 A0,A1~AK2,AK-1과 래치(217-1~217-K/2)로부터 반전된 또는 상보형 비트쌍 XA0,XA1~XAK-2,XAK-1를 각각 수신한다.

각 프리디코더의 NAND GATE(192-1~192-4)는, 대응하는 어드레스 비트쌍과, 래치(217-1~217-K/2)로부터의 2개의 반전된 어드레스 비트쌍을 수신하여, 인버터들(194-1~194-4)중 대응하는 하나를 통하여 출력신호를 공급하여, 프리디코더에 접속된 4개의 횡 프리디코더 드라이브라인들중 하나상에 형성한다.

예를들면, 상기 프리디코더(120-1~120-K/2) 각각의 인버터(194)는, 횡 드라이브라인(121-1~121-2K)에 각각 접속되었고 또한 횡 드라이브라인(121-1~121-2K) 각각은, 종(縱) 프리디코더 드라이브라인(122-1~122-2K)중 대응하는 하나에 각각 접속돼 있다. 각각의 디코더(116-1~116-M)는, 인버터(202)를 통해서, 메모리 독출 라인(104-1~104-M)중 대응하는 하나에 접속된 NAND GATE(200)를 갖고 있다.

디코더(116-1~116-M) 각각의 NAND GATE(200)의 입력측은, 상기 프리디코더(120-1~120-K/2) 각각의 한 출력측에 접속돼 있다.

이 접속은, 어드레스비트 A0~AK-1에 의해 구성된 각각의 상이한 유일의 어드레스에 대해서, 메모리 독출선(104-1~104-M)중 하나만이 독출신호에 의해 이네이블되도록 되어 있다. 또한, 각 NAND GATE(200)는, K/2 입력부(123-1~123-K/2)를 갖고 있고, 이들 각각은, 종 프리디코더 드라이브라인(122-1~122-2K)중 상이한 하나에 접속돼 있다. 명료성을 위하여, 프리디코더(120-1~120-3)와 (120-K/2), 디코더(116-1~116-4,116-M)만이 도시돼 있고, 다른것들은 점선 도시돼 있다.

제4도를 참조해 보면, 횡 프리디코더 드라이브라인(121-1~121-2K),횡 프리디코더 드라이브라인(123-1~123-K) 및 (104-1~104-K)이, 공통 집적회로 실리콘 칩상에 평행 금속 트레이스(trace)로서 각각 형성돼 있다.

상기 종 프리디코더 드라이브라인(122-1~122-2K)과 더머 드라이브라인(210)(후술함)이, 동일 집적회로 실리콘 칩상에 평행 금속 트레이스로서 형성돼 있다. 횡 펄스발생기 드라이브라인(218)은, 동일 반도체 칩상의 금속 트레이스이고, 상기 메모리 독출선(104)과 실질상 동일한 길이와 폭을 갖고 있다.

상기 횡 금속 트레이스 전부는 한 레벨에 있고, 상기 종 트레이스 전부는 칩상에의 제2레벨에 있으며, 이두층을 전기적으로 절연시키는 산화실리콘 층에 의해 분리돼 있다. 상기 종 트레이스(121-1~121-2K)와 대응하는 횡 트레이스(123-1~123-2K)간의 접속은, 예를들어, 상기 트레이스들의 교차부에서 점선(125)으로 표시된 천공된 금속 매입 홀(hole)에 의해 형성돼 있다.

제4도에 도시된 바와 같이, 클록신호(114)는 트래킹 프리챠지 펄스발생기(112)에 공급되고, 어드레스 래치(217-1~217-K/2) 각각에 공급되며, 또한, 상기 래치들은, 상기 프리디코더(120-1~120-K/2)의 입력측에 각각 접속돼 있다. 래치들(217-1~217-K/2) 각각은, 어드레스 비트쌍(a0,a1)~(aK-2,aK-1)을 각각 수신하여, 프리디코더(120-1~120-K/2) 각각에 대한 어드레스 비트(A0,A1)~(AK-2,AK-1)를 형성한다.

상기 래치들(217-1~217-K/2)은, D형 래치회로이며, 이들은, 클록의 고 또는 논리 1레벨에 응답하여, 어드레스 비트를 상기 프리디코더의 입력측으로 통과시키며, 클록(114)의 저 또는 논리 0에 응답하여, 상기 클록이 재차 논리 1로 높아질때까지, 비트 a0~aK-7으로 표시된 어드레스를 래치하여 보지한다.

상기 트래킹 프리챠지 펄스발생기(112)는, 더미로드라인(210)과 함께 래치(217-1~217-K/2), 프리디코더(120-1~120-K/2), 디코더(116-1~116-M)의 입력로드 및 상기 종 프리디코더라인(122-1~122-2K)에 의해 표시된 로드들을 모의한다.

보다 구체적으로는, 트래킹 프리챠지 펄스발생기(112)는, 더미라인(210)에 접속된 모의 프리디코더(204)를 구비하고 있다.

이 모의 프리디코더(204)는, 모의 프리디코더 NAND GATE(208)에 접속된 프리디코더 인버터(206)를 갖고 있다.

상기 모의 프리디코더 인버터와 모의 프리디코더 NAND GATE는, 동일 직접회로칩상에 구성돼 있고, 상기 프리디코더(120)내의 각 NAND GATE(192)와, 각 인버터(194)에서 사용된 것과 본질적으로 동일한 회로를 포함하고 있다.

더미로드라인(210)은 상기 모의 프리디코더 인버터(206)의 출력측에 접속돼 있고, 상기 종 드라이브라인(122-1~122-2K)에 의해 각 프리디코더 인버터(194)상에 형성된 것과 유사한 인버터(206)의 출력측에 로드를 부가한다. 상기 더미로드라인(210)은, 프리디코더 드라이브라인(122-1~122-2K) 각각의 길이 및 폭과 실질상 동일하며, 따라서, 각각이 접속된 인버터에 본질적으로 동일한 용량 로드를 제공한다. 이로 인하여, 그의 더미로드(120)를 구비한 상기 모의 프리디코더(204)가 각 프리디코더와 그 대응하는 종 드라이브라인의 동작을 모의하게 한다.

각각의 종 드라이브라인(121)과 접속된 디코더들은, 대응 인버터(194)에 용량 부하를 부가하여, 상기 인버터는, 인버터를 통한 지연효과를 발휘할 수 있다.

상기 효과를 모사하기 위하여, 상기 더미로드라인(210)은, 상기 프리디코더 드라이브라인들 보다 약간 더 넓게 돼 있어서, 상기 종 프리디코더 드라이브라인들상에 형성된 것과 본질적으로 동일한 단위길이당 등가용량을 갖는다.

예를들면, 상기 프리디코더 드라이브라인은, 0.01인치 폭과, 0.1pF의 용량을 갖을 수 있고, 디코더는, 프리디코더 드라이브라인 길이 방향으로 0.05인치마다 배치될 수 있다. 각 디코더 입력은 0.01pF의 용량을 갖고 있다.

따라서, 상기 디코더와 금속의 합계용량은, 0.1인치당 0.12pF정도이다.

길이당 등가용량을 갖는 등가더미로드라인을 얻기 위해서, 폭 0.012인치의 금속으로써, 0.1인치당 약 0.12pF의 용량을 제공한다.

상기 트래킹 프리챠지 펄스발생기(112)에서는, 상기 지연경로를 통해 전파되는 신호가, 프리디코더의 어드레스신호의 상승 구간을 트랙하거나, 또는 추종해야 하기 때문에, 상기 모의 프리디코더 인버터(206)와 모의 프리디코더 NAND GATE(208)의 연결순서가 상기 프리디코더들에서 NAND GATE(192)와 인버터(194)의 순서로 반전돼 있다.

상기 펄스발생기(112)의 출력은 고에서 저로 스위치하므로, 상기 인버터는, 상기 지연펄스발생중, 상승구간을 발생시키기 위해서, 상기 NAND GATE의 전에 배치돼야 한다.

상기 트래킹 프리챠지 펄스발생기(112)는, 래치(212)를 구비하고 있다. 래치(213)는 2입력 NAND GATE(212a),(212b)를 갖는 세트리세트(SR)형이고, 상기 GATE 각각의 출력은 다른것의 한 입력측에 접속돼 있고, NAND GATE(212b)의 출력측은, 인버터(212c)의 입력측에 접속돼 있다. 클록(114)이 상기 NAND GATE(212a)의 다른 입력측과 출력 NAND GATE(214)의 한 입력측에 공급되며, 상기 GATE(214)의 제2입력측은 상기 인버터(212c)의 출력측에 접속돼 있다. 상기 NAND GATE(214)의 출력은, 상기 모의 프리디코더(204)의 인버터(206)의 입력측에 접속돼 있다.

상기 모의 래치(212)는 논리적이고, 래치들(217-217-K/2)에서의 각 래치와 본질적으로 동일한 지연특성을 갖고 있다.

클록(114)이 논리 0으로 저하되면, 래치들(219-1~219-K/2)에 공급된 어드레스 비트는 상기 래치들내로 래치되거나 또는 보지되고, 이와 동시에 상기 모의 래치(212)가 그 반대상태로 세트되고, NAND GATE(214)를 이네이블시켜, 저 또는 논리 0 출력신호(216)를 형성하게 한다. 상기 논리 1신호(216)는, 프리챠지라인(218)을 따라서, 프리챠지(110-1~110-N) 각각에 전파되고, 모의 프리디코더(204)를 통해 전파되고, 이 프리디코더가 상기 래치(212)를 그의 초기상태로 리세트한다. 상기 래치가 리세트되면, 상기 인버터(212c)로부터의 신호가, 상기 NAND GATE(214)로 하여금 논리 0신호를 종료케한다.

상기 펄스발생기 드라이브라인(218)이 상기 워드선들과 유사한 지연 특성을 갖기 때문에 상기 펄스발생기 드라이브라인이 워드선들을 모의한다.

상기 출력신호(216)가 상기 펄스발생기 드라이브라인 하방으로 계속된 프리챠지(10) 각각에 전파되므로, 그 지연특성은, 워드선(104)을 따라서, 계속된 RAM 셀 칼럼들에 전파될 때 어드레스 디코더(116)로부터의 어드레스 디코드신호의 지연특성과 실질상 동일하다. 따라서, 상기 메모리의 각 칼럼에 대해서, 대응하는 비트선상의 프리챠지신호는, 대응하는 RAM 셀에 대한 어드레스신호와 실질상 일치해서 발생한다.

상기 프리챠지 펄스발생과 어드레스 디코딩의 타이밍도가 제6도에 도시돼 있다. 클록(114)이 논리 1이된 후, 상기 펄스발생기 NAND GATE(214)의 출력(216)은, NAND GATE를 통한 지연시간(220)후에 논리 0이 된다. 상기 펄스발생기 출력(216)은, 상기 프리챠지들(110)로 전달되는 것이외에 또한, 모의 프리디코더(204)를 통해서 전파되어 인버터(206)에 의해 반전되고, 지연시간(222)후의 NAND GATE(208)에 의한 제 2시간이, 논리 1에서 논리 0으로 전이됨에 따라 리세트라인(211)상에 나타난다. 이것은 상기 모의 래치(212)를 리세트한다. 상기 래치시간지연(224)후에, 상기 모의 래치로부터의 출력(213)이, 논리 1로부터 논리0으로 된다.

상기 펄스발생기 NAND GATE(214)의 지연시간(220)후에, 상기 NAND GATE의 출력이 논리 1로 된다.

상기 펄스발생기 출력의 논리 0에서 논리 1의 전이는, 상기 메모리셀들로부터 독출 비트선상의 데이터신호들을 적절히 독출하기 위해서는 상기 디코더들(116-1)이 후속으로 어드레스된 메모리 로우가 독출되게 이네이블시키는 것과 동시에 발생해야 한다.

따라서, 선택되는 신어드레스로부터 독출되는 어드레스까지의 시간은, 프리디코더 지연과 디코더 지연의 합계이고, 어드레스 설정시간(226)과, 프리챠지 펄스발생기 지연(228)의 합계와 동등해야 한다. 상기 설명한 바와같이, 상기 프리챠지 펄스발생기 지연은, 상기 펄스발생기 NAND GATE를 통한 지연의 2배와 SR 래치 지연과 모의 프리디코더 지연의 합계와 동등하다.

상기 관계식들의 모든 요소들은, 상기 펄스발생기 NAND GATE(214)를 제외하고는, 어드레스 디코딩의 일부로서 설계돼 있다. 따라서, 상기 두 타이밍 관계들은 미상이다. 이 식들을 풀기 위하여, 상기 펄스발생기 NAND GATE(220)은, 상기 디코더 지연에서, 상기 어드레스 설정시간(226)과 SR 래치지연(224)의 합계를 감산한 차이의 1/2과 동등하다. 본 기술에 의한 대표적 구성에서는 상기 SR래치지연이 상기 디코더 지연에 비해서 짧다. 따라서, 첫 번째 근사에 의하여, 상기 펄스발생기 NAND GATE 지연은, 상기 디코더 지연과 어드레스 설정시간의 차이의 1/2이다.

상기 트래킹 펄스발생기회로(112)내의 NAND GATE(214)는, 그의 지연특성이, 회로들에 대한 전원전압의 변화, 회로상의 로드 부여, 회로상의 온도변화 및 메타 소프트웨어사에서 1991. 7월 발생한 HSPICE H9007B Users Manual에 기재돼 있는 메타 소프트웨어사제 HSPICE와 같은 모사 컴퓨터 프로그램을 사용하는 제조 프로세스 변화 등에 대해서, 상기 NAND GATE(200)과 디코더(116-1)의 인버터 또는 드라이버(202)의 지연특성을 트랙하거나 또는 모의하도록 설계돼 있다.

제7도는 프리챠지 펄스발생기 NAND GATE와 디코더의 로드-지연특성을 나타낸다. 디코더상의 로드가 증가함에 따라서, 상기 디코더를 통한 지연시간 또한 증가한다. 그러나, 상기 펄스발생기 NAND GATE(214)는, 상기 NAND GATE(200)의 지연의 1/2지연을 가져야 하므로, 상기 곡선(203)의 경사는, 상기 디코더의 로드 지연특성의 1/2이다. 한정된 로드지연 특성에 대한 NAND GATE의 설계는, 본 기술분야의 숙련자들에게 잘 알려져 있다. 이러한 설계를 하는 1방법은, SPICE모사 법을 이용한 경험적 설계법이 있다.

제4a도는 래치들(217-1~217-K/2)의 세부 개략도이다(제4도 참조). 각 래치(217)의 어드레스 비트쌍 각각에 대해 하나씩, 2개의 래치회로(350)를 갖고 있다.

명료성을 위하여, 제4a도는 하나의 어드레스 비트, 특히 어드레스 비트 a0에 대한 래치회로(350)를 나타낸다. 그러나, 각 어드레스 비트에 대한 래치회로는 동일하다.

상기 어드레스 비트 a0는, 전송게이트(352)에 접속돼 있다. 이 전송게이트는, PMOS 트랜지스터(352-1)와 NMOS 트랜지스터(352-1)을 갖고 있다. 상기 PMOS 트랜지스터(352-1)와 NMOS 트랜지스터(352-1)의 드레인들은 서로 접속돼 있고, 입력 어드레스 비트 a0에 접속돼 있다. 상기 PMOS 트랜지스터(352-1)와 NMOS 트랜지스터(352-2)의 소오스들은 포인트 P에서 상기와 유사하게 서로 접속돼 있다. 상기 NMOS 트랜지스터(352-2)의 게이트는 클록(114)에 접속돼 있다.

상기 클록(114)은 또한, 인버터(354)에 입력되며, 이 인버터의 출력측은 상기 PMOS 트랜지스터(352-1)의 게이트에 접속돼 있다.

제2전송게이트(356)는, PMOS 트랜지스터(356-1)와 NMOS 트랜지스터(356-1)를 갖고 있다. 상기 PMOS 트랜지스터(356-1)와 NMOS 트랜지스터(356-2)는, 포인트 P에서 서로 접속돼 있다. 상기 PMOS 트랜지스터(356-1)와 NMOS 트랜지스터(356-2)의 소오스들도 상기와 유사하게 서로 접속돼 있다.

상기 NMOS 트랜지스터(356-2)의 게이트는 상기 인버터(354)의 출력측에 접속돼 있다.

상기 PMOS 트랜지스터(352-1)의 게이트는 클록(114)에 접속돼 있다.

인버터(358)의 입력측은, 포인트 P에 접속돼 있고, 그의 출력측은, 인버터(360)과 (362)의 입력측에 접속돼 있다. 인버터(360)의 출력은, PMOS 트랜지스터(356-1)와 NMOS 트랜지스터(356-1)의 소오스들에 접속돼 있다.

하기 설명하는 바와 같이, 상기 전송게이트(356)가 이네이블되면, 인버터(358)과 (360)이 상기 메모리 인버터(178)와 유사하게 래치로서 작용한다.

인버터(362)의 출력측은 프리디코더(120)의 어드레스 입력측에 접속돼 있다. 어드레스 비트 a0의 경우, 상기 인버터(362)의 출력측이, 프리디코더(120-1)의 A0 입력측에 접속돼 있다. 인버터(363)의 입력측은 포인트 P에 접속돼 있고, 그의 출력측은, 어드레스 비트 a0 대신 어드레스 비트 XA0이다.

상기 클록(114)이 논리 1로 되면, 상기 NMOS 트랜지스터(352-2)가, 상기 클록에 의해 이네이블되고, 상기 PMOS 트랜지스터(352-1)는, 상기 인버터(354)로부터의 반전된 클록에 의해서 이네이블된다. 상기 어드레스 비트의 논리 상태는, 전송게이트(352)와 2개의 인버터(358,362)를 통해 전파되어, 프리디코더(120-1)에 대해 어드레스 비트 A0를 형성한다. 인버터(363)는, 반전된 또는 콤플리멘트된 어드레스 비트 XA0를 형성한다. 인버터(358)의 반전된 입력은 또한 인버터(360)를 통해서 전송게이트(356)까지 전파된다. 클록(114)이 논리 1이면, 이 논리 1이 PMOS 트랜지스터(356-1)를 디스에이블하기 때문에 전송게이트가 디스에이블되고, 인버터(354)로부터의 반전된 클록이, 상기 클록 NMOS 트랜지스터(356-2)를 디스에이블한다.

상기 클록(114)이 논리 0으로 되면, 상기 NMOS 트랜지스터(356-2)가 상기 클록에 의해서 디스에이블되고, 상기 PMOS 트랜지스터(352-1)가 상기 인버터(354)로부터의 반전된 클록에 의해 디스에이블된다. 이것은 상기 전송게이트(352)를 디스에이블한다. 전송게이트(352)에 대한 어드레스 비트의 변화는 상기 래치내로 전달되지 않는다. 상기 PMOS 트랜지스터(356-2)와 NMOS 트랜지스터(356-1)는, 상기 클록(114)과 상기 인버터(354)로부터의 반전된 클록신호에 의해서 각각 이네이블된다. 상기 전송게이트(356)는, 이네이블되고, 인버터(360)의 출력은, 상기 전송게이트(356)를 통과하고ㅡ 어드레스 비트 a0의 값에 대응하는 상태를 보지하는 인버터들(358,360)의 루프내의 래치들을 통해서 전파된다.

제14도를 참조해보면, 모의 래치(212)의 NAND GATE(212b)는, 상기 전송게이트(352)와 인버터(358)의 지연특성을 모의하거나, 또는 실질상 동일한 지연특성을 갖는다.

상기 모의 래치(212)의 인버터(212c)가 상기 인버터(362)의 지연특성을 모의하거나, 또는 그와 실질상 동일한 지연특성을 갖는다. CMOS 적용의 경우 상기 래치를 통한 지연이 대략 0.3ns로써, 상기 디코더들을 통한 지연 약2.0ns보다 훨씬 작기 때문에, 상기 NAND GATE(212b)는, 상기 전송게이트(352) 및 인버터(358)와 동일하지 않다.

RAM이 경험하는 온도변화, 통상의 프로세스에 대하여, 상기 디코더의 전체 지연이 2.3ns~3.9ns의 범위에서 변한다.

그러나, 상개 리치(217)내의 지연은 0.15ms 범위내에서 트랙한다. 따라서, 상기 래치로부터의 지연의 변화는 동일할 필요가 없다. 그러나, 상기 래치의 지연이 중요한 용도에서는, 상기 NAND GATE(212b)를, 상기 래치를 더욱 근사하게 모의하는 회로로써 치환할 수 있다.

상기 개시한 양호 실시예에서는, 제1도, 3도,4도,4A도 및 5도에 개시된 메모리 및 관련된 회로들이, 상보 MOS, 즉, CMOS, 반도체들을 사용하여, 공통 금속 산화물 반도체(MOS)상에 모두 형성돼 있다.

제8도는 파이프라인 컴퓨터내의 트래킹 펄스발생기의 일실시예를 나타낸다.

상기 파이프라인 컴퓨터내의 트래킹 펄스발생기의 일실시예를 나타낸다.

상기 파이프라인 컴퓨터(300)는, 일련의 래치(302)와 산술논리부(ALU)(304)를 갖고 있다. 데이터(306)는 래치(302-1)내로 입력된다. 상기 데이터는 래치(302-1)로부터 ALU(304-1)로 출력된다.

시퀀스(sequence)제어부(308)가, 상기 래치들(302)의 타이밍을 제어한다. 상기 시퀀스 제어부(308)가 이네이블신호를 상기 래치로 송출하면, 데이터(306)가, 상기 래치내로 로드되어, 보지되는 한편, 상기 ALU(304-1)는 상기 데이터를 처리한다. 파이프라인 구조에서는, 상기 ALU(304-1)의 출력이 래치(302-2)내로 입력된다.

래치(302-1)와 유사한 방법으로, 상기 시퀀스 제어부(308)가 상기 래치(302-2)의 타이밍을 제어한다. 상기 ALU(304-1)로부터의 데이터는, ALU(304-2)가, 상기 데이터를 처리할때까지 상기 래치(302-2)내에 보지된다. 이와 유사하게, ALU(304-2)로부터의 데이터는 래치(302-3)내로 입력되고 이를 ALU(304-3)가 처리할때까지, 상기 래치내에서 보지된다.

상기 데이터가 상기 래치(302)내로 로드됨과 동시에, 상기 시퀀스 제어부(308)가 트래킹 펄스발생기(310)를 트리거(trigger)한다. 각 ALU(304-x)는 대응하는 트래킹 펄스발생기(31-0x)를 갖고 있다.

각각의 트래킹 펄스발생기는, 온도, 프로세스, 변수, 전원전압 및 로드의 변화에 대해서, 대응하는 ALU와 실질상 동일한 지연 특성을 갖는 회로들을 사용해서 구성돼 있다. 그결과, 각 트래킹 펄스발생기에 의해 수신된 신호와 그의 출력 펄스간의 시간 지연은, 상기 대응 ALU의 지연에 따라서 변한다. 이로 인하여, 각 트래킹 펄스발생기로부터의 출력펄스가, 상기 대응 ALU가 그 출력을 발생하기 직전에 항상 발생하도록 한다. 따라서, 상기 ALU(304)가 데이터를 처리함에 따라서, 상기 트래킹 펄스발생기(310)가 상기 처리의 시간을 측정한다.

상기 트래킹 펄스발생기는, 상기 ALU가 상기 데이터의 처리를 종료했음을 나타내는 신호를 시퀀스 제어부에 송출함으로써, 상기 시퀀스 제어부가 후속된 래치에서 데이터를 래치할 수 있다.

동기 시스템에서는, 클록신호가 상기 데이터를 각 래치와 ALU를 통해서 쉬프트한다. 그러나, 상기 트래킹 펄스발생기가 상기 ALU 내에서의 데이터 처리의 종료를 표시하게 함으로써, 상기 컴퓨터가 동기적으로 동작한다. 상기 트래킹 펄스발생기가 상기 데이터의 처리가 종료되기전에, 종료신호를 송출한다. 상기 종료 신호는 상기 시퀀스 제어부9308)의 처리시간만큼 미리 송출되고, 이 종료신호에 응답하여, 상기 시퀀스 제어부(308)가 신호를 후속 래치(302)에 송출한다. 따라서, 상기 후속 래치(302)는 상기 ALU(304)와 동시에 기동되어서 데이터의 처리를 종료한다.

그러나, 후속 ALU(304)가 그 데이터를 처리못한 경우, 상기 후속래치(302)의 기동이 지연된다.

상기 래치(302)와 ALU(304)내의 회로들을 모의함으로써, 상기 트래킹 펄스발생기(310)가 상기 회로들의 지연특성들을 트랙한다. 상기 래치(302-x)가 이네이블시킨 트리거신호의 수신시에, 상기 트래킹 펄스발생기(310-x)가 그의 모의회로들을 이네이블시키고, 상기 시퀀스 제어부의 처리시간에 의하여 ALU(304x)의 데이터 처리 종료보다 더 이른 시간에 펄스를 발생한다.

다른 회로들의 지연을 모의하는 트래킹 펄스발생기는, 다른 프로세서, 즉, 병렬 프로세서들에서 사용할 수 있다.

본 발명의 내용과 양호 실시예를 상기에 설명하였으나, 특정용도에 맞게 변형할 수 있음은 본 기술분야의 숙련자에게 자명할 것이다. 이러한 변형의 예로는, 차동 메모리형, 차동반도체 기술, 차동 디코더들이 있으며, 이들은 청구범위내에 한정된 본 발명의 요지범위내에 있다.

따라서, 본 발명은 상기에서 설명한 특정구조와 기술방법에만 한정되지 않으면, 청구범위에 의해서 한정된다.

Claims

전기로드와 상기 로드의 함수인 지연특성을 가지며, 이 지연특성의 함수로서 시간이 지연된 제1출력신호를 제공하기 위한 개시신호에 응답성인 제1회로를 구비하며, 상기 개시신호의 발생후에 상기 제1출력신호와 소정의 시간관계로 제2출력신호를 형성하는 트래킹 펄스발생기를 더 구비하는 회로에 있어서, 상기 트래킹 펄스발생기는 게이트와, 제1신호가 형성되는 상기 게이트의 출력측과 게이트의 입력측간에 결합되는 귀환회로를 구비하며, 상기 게이트는 또한 상기 개시신호에 결합된 입력측을 가지며, 상기 게이트 및 귀환회로는 상기 개시신호의 발생에 응답하여 제2출력신호를 발생시킴을 특징으로 하며, 상기 게이트 및 귀환회로는 제1회로의 로드에 의한 지연특성을 모의하기 위한 상기 귀환회로상에 로드를 구비하며, 그에 의해 상기 제1회로의 지연특성의 함수로 상기 제2출력신호의 시간지연을 변경시키도록 상기 제1회로의 지연특성을 모의하는 모의 지연회로를 구비하고 있는 것을 특징으로 하는 트래킹 펄스발생기를 구비한 전기회로.
복수의 메모리셀과; 동기펄스에 응답하여 상기 메모리셀들에 프리챠지신호를 공급 및 제거하기 위한 트래킹 펄스발생기와; 개시상태에 응답하여 상기 프리챠지신호와 일치해서 상기 메모리셀들에 선택신호를 공급함으로써 동작을 위한 메모리셀를 선택하는 적어도 하나의 디코더를 구비하며, 상기 디코더는 상기 개시상태의 시간과 변경가능한 상기 선택신호의 시간간의 시간지연 특성을 포함하고 있고, 상기 트래킹 펄스발생기는 상기 동기펄스의 수신에 응답하여 상기 프리챠지신호를 상기 메모리셀들에 공급하는 모의회로로서 상기 동기펄스의 발생시간과 상기 적어도 하나의 디코더의 시간지연 특성의 변화를 모의하는 프리챠지신호의 시간간의 시간지연 특성을 제공함으로써 상기 프리챠지신호의 제거와 상기 선택신호의 공급을 동시에 발생시키는 모의회로와, 상기 집적회로칩상에서 적어도 하나의 디코더에 결합되는 로드라인과, 상기 집적회로칩상에서 적어도 하나의 디코더에 결합되는 로드라인을 구비하는 것을 특징으로 하는 트래킹 프리챠지 펄스발생기를 구비한 RAM.
제2항에 있어서, 상기 집적회로칩은 CMOS 집적회로칩인 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.
제2항에 있어서, 상기 모의회로는 상기 적어도 하나의 디코더상의 부하의 변화에 따라 상기 적어도 하나의 디코더의 시간지연 특성의 변화를 실질상 모의하는 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.
제2항에 있어서, 상기 모의회로는 상기 적어도 하나의 디코더의 제조 프로세서, 부하, 공급전압, 온도의 변화에 따라 적어도 하나의 디코더의 시간지연 특성의 변화를 실질상 모의하는 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.
복수의 메모리셀과; 동기펄스에 응답하여 상기 메모리셀들에 프리챠지신호를 공급 및 제거하기 위한 트래킹 펄스발생기와; 개시상태에 응답하여 상기 프리챠지신호와 일치해서 상기 메모리셀들에 선택신호를 공급함으로써 동작을 위한 메모리셀을 선택하는 적어도 하나의 디코더를 구비하며, 상기 디코더는 상기 개시상태의 시간과 변경가능한 상기 선택신호의 시간간의 시간지연 특성을 포함하고 있고, 상기 트래킹 펄스발생기는 상기 동기펄스의 수신에 응답하여 상기 프리챠지신호를 상기 메모리셀들에 공급하는 모의회로로서 상기 동기펄스의 발생시간과 상기 적어도 하나의 디코더의 시간지연 특성의 변화를 모의하는 프리챠지신호의 시간간의 시간지연 특성을 제공함으로써 상기 프리챠지신호의 제거와 상기 선택신호의 공급을 동시에 발생시키는 모의회로를 구비하며, 상기 적어도 하나의 디코더는 적어도 하나의 프리디코더와, 상기 메모리내의 메모리셀들을 선택하기 위한 적어도 하나의 제2디코더와, 상기 동일 집적회로 칩상에 설치되며, 소정의 로드 특성을 상기 적어도 하나의 프리디코더에 공급하며, 도한 상기 제2디코더 각각에 결합되는 제1도체 및 상기 동일 집적회로칩상에 설치되며, 상기 제1도체와 동일한 로드특성을 상기 모의회로에 공급하는 제2도체를 구비한 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.
제6항에 있어서, 상기 제1 및 제2도체의 길이가 실질상 동일한 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.
개시신호 발생후에 제2출력신호가 제1출력신호의 소정시간 관계로써 형성되는 전기회로에 있어서; 상기 지연특성의 함수로써 시간지연된 제1출력신호를 공급하는 로드의 함수인 지연특성을 가지며, 또한 상기 개시신호에 응답하는 제1회로와; 상기 제2출력신호 발생수단과 상기 발생수단의 입력측으로 제2출력신호를 귀환한는 수단을 구비한 트래킹 펄스발생기 회로를 구비하며, 상기 발생수단은 또한 상기 개시신호에 연결된 입력측과, 상기 발생수단의 출력측상에 로드를 구비하며, 상기 발생수단과 귀환수단을 상기 제1회로의 지연특성을 모의하여 상기 개시신호의 발생과 상기 제2출력신호간의 지연시간을 상기 제1회로의 지연특성의 함수로써 변경시키는 수단을 구비한 것이 특징인 트래킹 펄스발생기를 구비한 전기회호.
제6항에 있어서, 상기 모의회로는 게이트와, 상기 게이트의 출력측과 게이트의 입력측간에 결합된 귀환회로를 구비하며, 상기 게이트는 또한 동기펄스에 연결된 제2입력측을 갖고 있고, 상기 게이트 귀환 및 귀환회로는 상기 동기신호의 발생에 응답하여 프리챠지신호를 공급하는 것이 특징인 트래킹 프리챠지 펄스발생기를 구비한 RAM.