KR950034599A - 반도체 장치와 그의 제조방법 - Google Patents

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기다오까 다까시
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Abstract

표면 보호막이 채널을 포함하는 장치 구역에 형성되지 않고 단지 장치 주변 구역에만 형성되어 시간에 따른 임계 전압(Vth)의 변동을 줄이기 위한 MOS 게이트를 갖는 반도체 장치가 발표되어 있고, 그에 의하여 셀 구역에서 실리콘-산화 실리콘 계면으로 침투하는 수소 원자량을 줄어들게 하며, 따라서, 상기 계면에서 Si-H 화학 결합의 수를 줄어들게 한다.

Description

반도체 장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 전력 IGPT의 단편적인 평면도, 제16도는 본 발명의 제2실시예에 따른 반도체 장치의 단편적인 평면도.

Claims (29)

  1. 반도체 장치에 있어서: 제1 및 제2주 표면을 갖는 제1도전형의 제1반도체 층과; 상기 제1반도체 층은 상기 제1주 표면의 주변 부에서 노출되어 있고, 상기 제1반도체 층이 상기 제1주 표면의 중앙부에서 고립(insular)영역의 형태로 노출되도록 상기 제1반도체 층의 제1주 표면에서 선택적으로 형성된 제2도전형의 제1반도체 영역과; 상기 제1반도체 영역의 표면 안에 형성되고, 그것과 상기 제1반도체 층의 상기 고립 영역 사이에 설치된 채널 영역을 갖는 제1도전형의 상기 제2반도체 영역과; 상기 채널 영역의 표면 위에 형성된 게이트 절연막과; 상기 게이트 절연막 위에 형성된 게이트와, 상기 게이트의 표면 위에서 형성되고, 그 사이의 중간층 절연막을 갖추며, 상기 제2반도체 영역의 표면을 피복하여 상기 제2반도체 영역에 전기적으로 접속되고, 상기 제1주 표면의 그 주변부와 그의 해당 중앙부 사이의 경계에까지 연장된 단부를 가지는 제1주 전극과; 상기 제1반도체 층의 상기 제2주 표면 위에 형성된 제2주 전극 및; 상기 제1주 표면의 그 중앙부 이외의 상기 제1주 표면의 적어도 그 주변부를 피복하기 위한 완벽한 표면 보호 막을 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 표면 보호 막은 상기 제1주 표면의 그 주변 부로부터 상기 단부에 있는 상기 제1주 전극의 표면까지 연장됨을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트의 그 표면 위에 선택적으로 형성된 게이트 상호접속 선을 더 구비하고, 상기 제1주 전극은 상기 게이트 상호접속 선이 형성되는 상기 게이트의 그 표면 위에 형성되어 있지 않고, 트렌치는 상기 제1주 전극과 상기 게이트 접속선 사이에서 그 사이의 전기적 고립을 위해 형성됨을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 표면 보호막은 상기 게이트 상호접속 선의 표면으로부터 상기 트렌치를 통하여 상기 제1주 전극의 표면까지 연장됨을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 표면 보호막은 1×10-14에서 1×10-10(1/Ω㎝)의 범위에 있는 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 표면 보호막은 1×10-13에서 1×10-11(1/Ω㎝)의 범위에 있는 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 표면 보호막은 질화막임을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1반도체 층의 상기 제2주 표면과 상기 제2주 전극 사이에 그 제2도전형의 제2반도체 층을 더 구비함을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 게이트의 해당 표면 위에 선택적으로 형성된 게이트 상호접속 선을 더 구비하고, 상기 제1주 전극은 상기 게이트 상호접속 선이 형성되어 있는 상기 게이트의 그 표면 위에 형성되어 있지 않고, 트렌치는 상기 제1주 전극과 상기 게이트 상호접속선 사이에서 그 사이의 전기적 분리를 위해 형성됨을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 표면 보호막은 상기 게이트 상호접속 선으로부터 상기 트렌치를 통하여 상기 제1주 전극의 표면까지 연장됨을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 표면 보호막은 1×10-14에서 1×10-10(1/Ω㎝)의 범위의 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 표면 보호막은 1×10-13에서 1×10-11(1/Ω㎝)의 범위의 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서, 상기 표면 보호막은 질화막임을 특징으로 하는 반도체 장치.
  14. 반도체 장치에 있어서: 제1 및 제2주 표면을 가지는 제1도전형의 제1반도체 층과; 상기 제1반도체 층은 상기 제1주 표면의 주변 부에 노출되어 있고, 상기 제1반도체 층이 상기 제1주 표면의 중앙부에서 복수개의 고립영역의 형태로 노출되어 있도록 상기 제1반도체 층의 상기 제1주 표면에서 선택적으로 형성된 제2도전형의 제1반도체 영역과; 상기 제1반도체 영역의 표면 안에 형성되고, 그것과 상기 제1반도체 층의 상기 고립 영역 사이에 설치된 채널 영역을 갖춘 제1도전형의 복수개의 상기 제2반도체 영역과; 상기 채널 영역의 표면 위에 형성된 게이트 절연막과; 상기 게이트 절연막 위에 형성된 게이트와, 상기 게이트의 표면 위에서 형성되고, 그 사이의 중간층 절연막을 갖추며, 상기 제2반도체 영역의 표면을 피복하여 상기 제2반도체 영역에 전기적으로 접속되고, 상기 제1주 표면의 해당 주변부와 그의 해당 중앙부의 사이의 경계에 까지 연장되는 단부를 갖는 상기 제1주 전극과; 상기 제1반도체 층의 상기 제2주 표면 위에 형성된 제2주 전극 및; 상기 제1주 표면의 해당 중앙부 이외의 상기 제1주 표면의 적어도 해당 주변부를 피복하기 위한 완벽한 표면 보호 막을 구비함을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 표면 보호 막은 상기 제1주 표면의 해당 주변부로부터 상기 단기부에 있는 상기 제1주 전극의 표면까지 연장되어 있음을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 게이트의 해당 표면 위에 선택적으로 형성된 게이트 상호접속 선을 더 구비하고, 상기 제1주 전극은 상기 게이트 상호접속 선이 형성된 상기 게이트의 해당 표면 위에 형성되어 있지 않고, 트렌치는 상기 제1주 전극과 상기 게이트 상호접속 선 사이에서 그 사이의 전기적 분리를 위해 형성되어 있음을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 표면 보호막은 상기 게이트 상호접속 선의 표면으로부터 상기 트렌치를 통하여 상기 제1주 전극의 해당 표면에 까지 연장됨을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 표면 보호막은 1×10-14에서 1×10-10(1/Ω㎝)의 범위의 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 표면 보호막은 1×10-13에서 1×10-11(1/Ω㎝)의 범위에 있는 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서, 상기 표면 보호막은 질화막임을 특징으로 하는 반도체 장치.
  21. 제15항에 있어서, 상기 제1반도체 층의 상기 제2주 표면과 상기 제2주 전극 사이에 그 제2도전형의 제2반도체 층을 더 구비함을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 게이트의 해당 표면 위에 선택적으로 형성된 게이트 상호접속 선을 더 구비하고, 상기 제1주 전극은 상기 게이트 상호접속 선이 형성된 상기 게이트의 해당 표면 위에 형성되어 있지 않고, 트렌치는 상기 제1주 전극과 상기 게이트 상호접속 선 사이에서 그 사이의 전기적인 분리를 위해 형성되어 있음을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서, 상기 표면 보호막은 상기 게이트 상호접속 선으로부터 상기 트렌치를 통하여 상기 제1주 전극의 해당 표면에 까지 연장됨을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 표면 보호막은 1×10-14에서 1×10-10(1/Ω㎝)의 범위의 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서, 상기 표면 보호막은 1×10-13에서 1×10-11(1/Ω㎝)의 범위의 전도도를 갖는 반-절연막임을 특징으로 하는 반도체 장치.
  26. 제23항에 있어서, 상기 보호막은 질화막임을 특징으로 하는 반도체 장치.
  27. 반도체 장치를 제조하는 방법에 있어서, 반도체 바디를 형성하기 위하여,제1 반도체 층의 제2주 표면이 제2반도체 층의 제1주 표면과 접촉하는 상기 제1 및 상기 제2주 표면을 가지는 제2도전형의 상기 제2반도체층 위에 제1 및 제2주 표면을 갖는 제1도전형의 제1반도체 층의 제1반도체 층을 형성하는 공정과; 제1반도체 층은 상기 제1반도체 층의 상기 제1주 표면의 주변부에 노출되어 있고 상기 제1반도체 층은 상기 제1반도체 층의 중앙부에서 고립 영역의 해당 형태로 노출되어 있도록 상기 제1반도체 층의 상기 제1주 표면에 그 제2도전형의 제1반도체 영역을 선택적으로 형성하는 공정과; 상기 제1반도체 영역의 표면에 상기 제1도전형의 제2반도체 영역을, 그것과 상기 제1반도체 층의 상기 고립 영역 사이에 설치된 채널 영역과 함께 형성하는 공정과; 상기 채널 영역의 표면 위에 게이트 절연막을 형성하는 공정과; 상기 채널 영역의 표면 위에 게이트 절연막을 형성하는 공정과; 상기 제2반도체 영역의 표면을 피복하고, 그 사이에 상기 중간층 절연막을 형성하는 공정과; 상기 제2반도체 층의 상기 제1주 표면의 그 주변부와 그의 해당 중앙부 사이의 경계 까지 연장되는 단부를 갖는 제1주 전극을 형성하는 공정과; 수명 조절을 위한 방사선 처리(radiation)를 수행하는 공정과; 일그러짐(distortion)제거를 위한 열 처리를 수행하는 공정과; 상기 방사선 처리를 실행하는 공정과 열 처리 실행 공정 후에 그이 해당 중앙부 이외의 상기 제1반도체 층의 상기 제1주 표면의 적어도 그주변부 위에 표면 보호막을 완벽하게 형성하는 공정 및; 상기 제2반도체 층의 상기 제2주 표면위에 제2주 전극을 형성하는 공정을 구비함을 특징으로 하는 반도체 장치 제조 방법.
  28. 반도체 장치 제조 방법에 있어서, 반도체 바디를 형성하기 위하여, 제1주 및 제2주 표면을 갖는 제2도전형의 제2반도체 층 위에 제1 및 제2주 표면을 갖는 제1도전형의 상기 제1반도체 층을, 상기 제1반도체 층의 상기 제2주 표면이 상기 제2반도체 층의 제1주 표면과 접촉하도록 형성하는 공정과; 상기 제1반도체 층의 상기 제1주 표면에 상기 제2도전형의 제1반도체 영역을, 상기 제1반도체 층이 상기 제1반도체 층의 상기 제1주 표면의 주변부에 노출되어 있고 상기 제1반도체층이 상기 제1반도체 층의 상기 제1주 표면의 중앙부에서 고립 영역의 형태로 노출되어 있도록 선택적으로 형성하는 공정과; 상기 제1반도체 영역의 표면에 상기 제1도전형의 제2반도체 영역을, 상기 제1반도체 영역의 표면에서 상기 제1반도체 층의 그 고립영역과 상기 제2반도체 영역 사이에 설치된 채널 영역과 함께 형성하는 공정과; 상기 채널 영역의 표면 위에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연 막 위에 중간층 절연막을 형성하는 공정과; 상기 게이트의 그 표면 위에 게이트 상호접속 선을 선택적으로 형성하는 공정과; 상기 제2반도체 영역의 표면을 피복하기 위한 상기 게이트 상호접속 선과 전기적으로 절연시키는 트렌치를 가지고 있고, 그 사이의 중간층 절연막을 갖추며, 그리고 전기적으로 상기 제2반도체 영역에 접속되고, 그의 단부가 상기 제1반도체 층의 상기 제1주 표면의 상기 주변부와 그의 그 중앙부 사이의 경계에까지 연장되도록 제1주 전극을 형성하는 공정과; 수명 조절을 위한 방사선 처리를 실행하는 공정과; 일그러짐을 제거하기 위한 열처리를 실행하는 공정과; 상기 제1주 전극의 일부 표면과 상기 게이트 상호접속 선의 일부 표면을 제외한 전체 꼭대기 표면 위에 표면 보호막을 총괄적으로 형성하는 공정; 및 상기 제2반도체 층의 상기 제2주 표면 위에 제2주 전극을 형성하는 공정을 구비함을 특징으로 하는 반도체 장치 제조방법.
  29. 반도체 장치 제조 방법에 있어서, 반도체 바디를 형성하기 위하여, 제1 및 제2주 표면을 갖는 제2도전형의 제2반도체 층 위에 상기 제1 및 제2주 표면을 갖는 제1도전형의 제1반도체 층을, 상기 제1반도체 층의 상기 제2주 표면이 상기 제2반도체 층의 상기 제1주 표면에 접촉하도록 형성하는 공정과; 상기 제1반도체 층의 그 제1주 표면에 상기 제2도전형의 제1반도체 영역을, 상기 제1반도체 층이 상기 제1반도체 층의 상기 제1주 표면의 주변부에 노출되어 있고 상기 제1반도체층이 상기 제1반도체 층의 상기 제1주 표면의 중앙부에서 고립 영역의 형태로 노출되어 있도록 선택적으로 형성하는 공정과; 상기 제1반도체 영역의 표면에 상기 제1도전형의 제2반도체 영역을, 상기 제2반도체 영역과 상기 제1반도체 영역의 표면에 상기 제1반도체 영역의 그 표면에 있는 상기 제1반도체 층의 그 고립영역사이에 설치된 채널 영역과 함께 형성하는 공정과; 상기 채널 영역의 표면 위에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연 막 위에 게이트를 형성하는 공정과; 상기 게이트의 그 표면 위에 게이트 상호접속 선을 선택적으로 형성하는 공정과; 상기 제2반도체 영역의 표면을 피복하기 위한 상기 게이트 상호접속 선과 전기적으로 절연시키는 트렌치를 가지고 있고, 그 사이의 중간층 절연막을 갖추며, 그리고 전기적으로 상기 제2반도체 영역에 접속되고, 그의 단부가 상기 제1반도체 층의 상기 제1주 표면의 상기 주변부와 그의 그 중앙부 사이의 경계에까지 연장되도록 제1주 전극을 형성하는 공정과; 수명 조절을 위한 방사선 처리를 실행하는 공정과; 일그러짐을 제거하기 위한 열처리를 실행하는 공정과; 상기 제1반도체 층의 상기 제1주 표면의 적어도 그 주변부 위에 그리고 상기 방사선처리 실행공정과 열처리 실행 공정 후에 상기 게이트 상호접속 선의 표면으로부터 상기 트렌치를 통하여 상기 제1주 전극의 표면까지 연장하는 표면 보호막을 완벽하게 형성하는 공정; 및 상기 제2반도체 층의 상기 제2주 표면 위에 제2주 전극을 형성하는 공정을 구비함을 특징으로 하는 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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