KR930008007B1 - Rom 제조방법 - Google Patents

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Abstract

내용 없음.

Description

ROM 제조방법
제 1 도는 종래 기술의 트랜지스터에 대한 횡단면도.
제 2 도는 본 발명의 일실시예에 대한 횡단면도.
제 3 도는 본 발명의 또 다른 실시예에 대한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
12 : 기판 14 : 게이트
18 : 소스 20 : 드레인
26, 28 : n-갭영역 30, 32 : 트랜지스터
34 : 보론 주입물
본 발명은 반도체 판독 전용 메모리(ROM)제조 및 그 프로그램밍에 관한 것이다. ROM의 고속반환(fasterturnaround)을 위하여, 제조 순서에 있어서 ROM을 가능한 한 늦게 프로그램 작성하여, 프로그램 작성되지 않은 칩을 출하되는 것과 구별할 필요가 있다.
일반적으로, 두 형태의 저속 프로그래밍 즉, 포스트 폴리(post-poly)(다결정 실리콘) 및 포스트 메탈이 이용된다. 일반적으로, 두 기술은 게이트 아래의 채널 영역에서 예를들면 보론 도핑 농도를 증가시켜, 선택된 트랜지스터의 게이트 임계 전압이 충분히 높아지게 하여, 선택된 트랜지스터가 턴 온되지 않게 하기 위하여 보론의 고에너지 이온 주입법에 의존한다. 선택된 트랜지스터의 구성은 ROM프로그램코드와 대응한다.
상기 이온 주입은 주입물의 측면의 피크치를 산화물과 채널의 접촉영역 아래에 두기 위하여 충분히 높은 에너지에서 행해져야 하는데 즉, 보론은 게이트 산화물 폴리게이트를 통과하여 필름이 어느것이든지 폴리실리콘의 윗면 상의점에 있어야 한다. 피크가 그와같이 멀어져야 하는 세가지 이유는 다음과 같다.
1) 주입물의 분배는 피크 농도에서 급속히 떨어져서, 먼쪽 단부의 농도가 필요값으로 되게하기 위해서는 실행할 수 없을 정도로 긴 주입 시간이 필요하고, 2) 수반된 분량으로, 대대수의 도펀트(dopant)를 게이트 산화물 및 폴리에 남겨두는 것은 바람직하지 못하며, 3) 장벽 필름의 두께의 작은 변화조차도 피크(중앙)근방보다 하단부의 분배 농도에서 더 큰 변화를 야기시킨다.
포스트 폴리프로그래밍에 있어서, 웨이퍼는 패턴식 폴리게이트를 구비하며, 마스크는 선택된 트랜지스터를 열고, 고 에너지 이온주입이 실행된다. 다음 처리 단계에서, 주입된 보론은 거의 100%의 치환 및 격자 어닐링(annealing)효과를 가져올 정도로 충분히 높은 온도에 처리되어야 하고, 이러한 처리 단계는 반환시간에 부가된다.
공유의 미국특허 제 4,356,042호(제달리, 1982년), 미국특허 제 4,333,164호(오리카베 등, 1982년) 및 제 4,208,727호(레드와인등, 1980년)는 전형적인 포스트 폴리 기술에 관한 것이다.
포스트 메탈 프로그래밍에 있어서, 웨이퍼는 패턴식 금속 상호 접속부를 구비하며, 메탈 투 폴리(metal-to-poly) 유전체는 이러한 트랜지스터 위에서 작은 두께로 다시 에칭되고, 고에너지 이온 주입이 실행된다. 웨이퍼에 나타나는 최고의 연속 온도는 425℃인데, 이 온도는 예상된 25%(또는 그 정도)의 주입물의 치환 비율 이외의 보론을 활성화 시키기에는 충분하지 않으며 이미 치환된 보론중 일부를 불활성화시킬 수도 있다. 결과적으로, 사용된 도우즈는 포스트 폴리 프로그래밍의 경우에서 보다 5배 내지 10배이며, 결과적으로 임계치 범위가 훨씬 넓어지고 언어닐링(unannealing)된 손상정도가 높아진다. 물론, 장점은 프로그래밍 후 행해질 최소량의 처리만이 남는다는 점이다. 그러나, 수확은 포스트폴리의 경우에서보다 낮다.
미국 특허 제 4,390,971호(쿠오, 1983년)는 전형적인 포스트 메탈 프로그래밍 기술에 관해 설명하고 있다. ROM배열은 우선, 전체 슬라이스에 걸쳐서 포스트 메탈 옥사이드 또는 보호용 옥사이드층(21)을 증착한후, ROM코드를 규정짓는 유일한 마스크를 이용하여 감광성 내식막 마스크 및 에치 순서에 의해 사이 보호용 옥사이드층을 패턴화 한다. 개구(22)는 0으로 프로그램 작성되도록 각 셀(10)에 걸쳐서 규정되고, 1로될 각 셀은 덮히지 않은 채로 남는다. 슬라이스는 이때 약 1013이온/cm2의 투입량으로 약 180Kev의 보론으로 주입된다. 에너지 레벨과 투입량은 희망하는 임계치의 변화뿐만 아니라 옥사이드층(19)와 폴리실리콘 게이트(11)의 두께에 의존한다. 이 레벨에서, 이온 주입은 다결정 실리콘 게이트(11)와 게이트 옥사이드층(19)으로 침투하여, 채널 영역에서 주입영역(23)을 형성한다. 이러한 주입으로, 임계 전압이 5V이상으로 증가한다. 이 부분이 5V의 공급 전압 Vdd에 대해 영향을 미치므로, 전체놀리 1레벨은 트랜지스터를 턴온시키지 않을 것이다. 옥사이드층(21)에 의해 커버된 트랜지스터는 주입되지 않아서, 약 0.8V인 통상의 임계 전압을 유지하게 된다. 미국특허 제 4,198,693호(쿠오, 1980년)는 VMOS ROM용의 유사한 처리에 대해 설명한다. 미국특허 제 4,342,100호(쿠오, 1982년)에서 설명된 바와같이, 게이트위의 금속이 제거될 때 다소 작은 전압이 요구된다. 미국특허 제 4,364,167호(돈레이, 1982년) 및 제 4,295,209호(돈레이, 1981년)에서 설명된 바와같이, 금속화(접점 및 상호 접속부 형성)하기 전에 주입이 실행될 때 훨씬 작은 전압이 요구된다.
포스트 폴리 및 포스트 메탈 보론 주입형의 저속 프로그래밍에 있어서, 고에너지 이온 주입으로, 저질화의 효과를 발생할 수도 있다.
따라서, 본 발명의 목적은 상기의 기술보다 낮은 주입 전압을 필요로하고, ROM프로그래밍을 늦게 처리하기 위한 개선된 방법을 제공하는 것이다.
본 발명에 따르면, 소스와 드레인과 게이트간의 측면 갭을 갖는 트랜지스터는 프로그램 코드를 수신하도록 ROM에서 상호 접속된다.
본 발명의 일실시예(제 3 도)에 있어서, 선택된 트랜지스터의 갭은 인으로 주입되어, 소스와 드레인을 게이트에 연결하는 경미하게 도핑된 n-영역을 형성하며 정상적으로 기능을 발휘한다. 또다른 트랜지스터는 인 주입물을 수용하지 않으며, 따라서 더 높은 임계 전압을 갖는다.
본 발명의 또 다른 실시예(제 2 도)에서, 모든 트랜지스터는 인 주입물을 수용하여, 소스와 드레인을 게이트에 접속하는 n-영역을 형성하고, 선택된 트랜지스터의 n-영역은 보론 주입물로 역도핑되어 트랜지스터의 임계전압을 상승시키게 되고, 반면 다른 트랜지스터는 역도핑되지 않고 정상으로 기능을 발휘한다.
두 실시예에서, 프로그래밍은 ROM처리시에 늦게 실행될 수 있다. 본 발명의 다른 목적, 특성 및 장점은 다음의 설명에 비추어 보면 명백해질 것이다.
제 1 도는 대용량 집적회로의 FET소자(10)를 도시한 것이다. 소자(10)의 기판(12)은 보론과 같은 p-형 물질로 경미하게 도핑된 실리콘 물질이며, P--영역으로 표시된다. 게이트(14)는 실리콘 산화물층(15)에 의해 실리콘 기판(12)에서 분리된다. p--영역인 기판(12)와 게이트(14)아래의 채널영역(16)은 기판(12)보다 좀더 심하게 p-형 물질로 도핑되며, p-영역으로 표시된다.
소스(18)와 드레인(20)은 N-형 물질로 게이트(14)의 반대측면상의 기판(12)의 영역을 심하게 도핑함으로써 형성되며, N+영역으로 표시된다.
소스와 드레인과 게이트 사이에 측방향 갭이 존재한다. 소스와 드레인을 게이트에 연결하기 위하여, 갭은 포괄적인 저도우즈의 인 주입물에 의해 전기적으로 단락하여 각각 n-갭 영역(26), (28)을 형성한다(비록 n-주입물의 소스와 드레인에 걸쳐서 위로 확장될지라도, 아래에 설명되는 바와같이 본 발명과 밀접한 관계가 있는 것은 바로 캡에서의 n-주입물이다. 추가로, 보론 도핑된 할로(halo)영역(29)은 채널 영역에서 보다 더 큰 농도로, P-형 물질로 도핑되며, n-형 영역(26), (28) 주변으로 확장되어, 짧은 채널 특성을 개선하고 얕은 펀치 쓰루(punch-through) 및 VT감소에 견딘다.
상기의 공정은 와이. 피. 한과 챤의 이름으로 1981년 12월 30일자로 출원되고, 명칭이 "3중 확산된 쇼트채널 소자 구조"인 공동 계류중인 공유미국특허원 제 335,608호에서 좀더 상세히 설명된다.
제 2 도에 도시된 바와같이, 본 발명의 일실시예에서, 트랜지스터(30)는 감광성 내식막층(31)에 의해 마스크되고, 트랜지스터(32)는 마스크 되지 않는다. (트랜지스터(30), (32)는 제 1 도에 도시된 형태로 구성된다). 이때 기판은 화살표(34)로 도시된 바와같이 저에너지의 저도우즈 보론 주입물로 처리된다. 마스크 되지 않은 트랜지스터(32)에서, n-영역(26), (28)은 보론 주입물(34)에 의해 보상되어, 상기 영역을 p-형(표시된 바와같이)으로 변경시킴으로써, 트랜지스터(32)에서 임계전압이 비정상적으로 높아지게 된다. 트랜지스터(30)는 나중에 제거될 감광성 내식막에 의해 보론 주입물로부터 차폐되어, 정상 방식으로 작동하게 된다(트랜지스터(30)는 트랜지스터(10)와 동일하다). 이러한 순서는 금속 상호 접속부가 형성된 후에 조차도 몇몇 경우에서, 처리 순서에 있어서, 프로그램코드가 매우 늦게 형성될 수 있도록 허용한다.
보론 주입물(34)의 에너지는 얕은 n-갭 영역(26), (28)을 보상하는 데에만 필요하므로 50내지 75Kev정도이다. 더 나아가 n-갭 영역이 초기에 인으로 경미하게만 도핑되므로 보론 주입물의 도우즈는 1014이온/cm2정도로 낮을 것이다. (도우즈는 매우 낮아서, 오버도우즈(overdose)에러로 인하여 소스와 드레인 사이의 제너 n+/p+접점을 형성하지 못한다). 이 실시예의 장점은 보론 역 주입은 소트 채널 효과를 더 무효화하는 할로 영역(29)을 증가시킨다. 본 발명의 또다른 장점은 보론 역 주입으로, 할로 영역의 상측 표면에서의 p-형 농도가 상기 표면에서의 전하 어큐뮬레이션으로 인한 임계치 불안정성을 방지할 수 있을 정도로 충분히 높아지게 된다.
제 3 도에 도시된 바와같이, 본 발명의 또 다른 실시예에서, 트랜지스터(40)는 감광성 내식막 층(41)으로 마스크되고 트랜지스터(42)는 마스크 되지 않는다(아래에 설명되는 것을 제외하면, 트랜지스터(40), (42)는 제 1 도에 도시된 형태로 구성된다). 감광성 내식막 마스크는 화살표(44)로 표시된 바와같이, 상기 포괄적인 저 두우즈 n-(인)주입 이전에 선택된 트랜지스터(40)에 적용된다. 따라서, 마스크된 트랜지스터(40)는 소스와 드레인을 게이트에 접속하는 n-영역(26), (28)을 구비하지 않아서, 극히 높은 임계 전압을 초래한다. 마스크 되지 않은 트랜지스터(42)는 접속용 n-갭 영역(26), (28)을 형성하는 인 주입물을 수용하고, 정상방식으로 작용한다(트랜지스터(42)는 트랜지스터(10)와 동일하다).
전형적으로, 제 2 도 및 제 3 도의 실시예에서, 정상 임계 전압을 갖는 트랜지스터(즉, 트랜지스터(30), (42)는 논리 1을 나타내며, 상승된 임계전압을 갖는 트랜지스터(즉, 트랜지스터(32), (40)는 프로그램 코드에서 논리 1을 나타낸다.
본 발명의 정신과 범위에서 벗어나지 않고서도 본 발명에 대한 여러 가지 변경이 있을 수도 있다.

Claims (3)

  1. ROM제조방법에 있어서, 공통 기판상에 다수의 트랜지스터를 형성시키는 단계와 ; 여기서, 상기 다수의 트랜지스터 각각은 반대 도전형의 중간 영역에 의해 이격된 정 도전형의 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 영역 및 제 2 영역 각각은 크게 도핑된 주 부분과 작게 도핑된 래터럴 갭 부분을 포함하며, 상기 갭 부분은 상기 주 부분과 중간 영역사이에 놓이고, 갭 전극이 중간 영역의 표면부분상에는 놓이지만 제 1 및 제 2 영역의 갭 부분상에는 놓이지 않으며, 요망 프로그래밍 코드에 따라, 선택된 트랜지스터를 마스킹 하는 단계와 ; 마스킹 되지 않은 트랜지스터의 제 1 및 제 2 영역의 상기 갭 부분을 상기 반대 도전형으로 변환시키기에 충분한 상기 반대 도전형의 특성을 갖는 이온을 상기 다수의 트랜지스터에 주입시켜 상기 마스킹 되지 않은 트랜지스터의 효과적으로 디스에이블되는 단계로 이루어진 ROM 제조방법.
  2. 제 1 항에 있어서, 각 트랜지스터에서 상기 반대 도전형의 중간 영역이 상기 제 1 및 제 2 영역의 갭 부분 하부에 놓이는 같은 도전형의 크게 도핑된 할로부분을 포함하는 식으로 트랜지스터들이 처음에 형성되고 그리고 상기 이온 주입이 마스킹 되지 않은 트랜지스터의 상기 할로 영역상에 놓이는 갭 부분을 완전히 상기 반대 도전형으로 변환시키기에 충분하도록된 ROM 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 제 2영역은 n형이고, 중간영역은 P형이며, 주입물이 보론 이온으로 된 ROM 제조방법.
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