KR20230141710A - 발광 장치 - Google Patents

발광 장치 Download PDF

Info

Publication number
KR20230141710A
KR20230141710A KR1020230128179A KR20230128179A KR20230141710A KR 20230141710 A KR20230141710 A KR 20230141710A KR 1020230128179 A KR1020230128179 A KR 1020230128179A KR 20230128179 A KR20230128179 A KR 20230128179A KR 20230141710 A KR20230141710 A KR 20230141710A
Authority
KR
South Korea
Prior art keywords
transistor
conductor
insulator
additionally
semiconductor
Prior art date
Application number
KR1020230128179A
Other languages
English (en)
Other versions
KR102646595B1 (ko
Inventor
슌페이 야마자키
šœ페이 야마자키
겐이치 오카자키
마사타카 나카다
마사히로 가타야마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20230141710A publication Critical patent/KR20230141710A/ko
Priority to KR1020240032404A priority Critical patent/KR20240035977A/ko
Application granted granted Critical
Publication of KR102646595B1 publication Critical patent/KR102646595B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Abstract

본 발명은 기생 용량이 작은 반도체 장치를 제공한다. 또는, 소비 전력이 낮은 반도체 장치를 제공한다.
트랜지스터 및 용량 소자를 구비하는 반도체 장치이며, 트랜지스터는 제 1 도전체와 제 1 도전체 위의 제 1 절연체와, 제 1 절연체를 개재하여 제 1 도전체와 중첩되는 영역을 갖는 반도체와, 반도체 위의 제 2 절연체와, 제 2 절연체를 개재하여 반도체와 중첩되는 영역을 갖는 제 2 도전체와, 반도체의 상면과 접촉하는 영역을 갖는 제 3 도전체 및 제 4 도전체를 구비하고, 용량 소자는 제 1 도전체와 동일한 층으로부터 형성된 층과, 제 3 도전체 및 제 4 도전체와 동일한 층으로부터 형성된 층을 포함하는 반도체 장치이다.

Description

발광 장치{LIGHT-EMITTING DEVICE}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명은 예를 들어, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 또는 프로세서에 관한 것이다. 또는, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 또는 프로세서의 제작 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 또는 프로세서의 구동 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 이러한 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체로서 사용되는 실리콘은 용도에 따라 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 등으로 구분된다. 예를 들어, 대형 표시 장치에 포함되는 트랜지스터에는, 대면적 기판에 성막(成膜)하는 기술이 확립되어 있는 비정질 실리콘을 사용하는 것이 바람직하다. 한편, 구동 회로와 화소 회로가 동일 기판 위에 형성되는 등 고기능 표시 장치에 포함되는 트랜지스터에는, 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있는 다결정 실리콘을 사용하는 것이 바람직하다. 또한, 집적 회로 등에 포함되는 트랜지스터에는 전계 효과 이동도가 더 높은 트랜지스터를 제작할 수 있는 단결정 실리콘을 사용하는 것이 바람직하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘의 고온 가열 처리 또는 레이저 광 처리에 의하여 형성하는 방법이 알려져 있다.
또한, 근년에는 산화물 반도체가 주목받고 있다. 산화물 반도체는 스퍼터링법 등을 이용하여 형성할 수 있기 때문에, 대형 표시 장치에 포함되는 트랜지스터의 반도체로서 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 구동 회로와 화소 회로가 동일 기판 위에 형성되는 등 고기능 표시 장치를 구현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비를 일부 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다는 장점도 있다.
그런데, 산화물 반도체를 사용한 트랜지스터는 비도통 상태 시의 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비 전력 CPU 등이 개시(開示)되어 있다(특허문헌 1 참조). 이와 같이 CPU 등의 집적 회로에 산화물 반도체를 사용한 트랜지스터를 응용하는 경우, 트랜지스터를 축소하여 고집적화하는 것이 바람직하다.
반도체 장치는 고집적화를 진행하면, 배선이나 전극 등의 중첩으로 인하여 형성되는 기생 용량의 영향이 무시하지 못할 정도가 될 수 있다. 산화물 반도체를 사용한 자기 정렬 톱 게이트 구조 트랜지스터가 개시되어 있다(특허문헌 2 참조). 또한, 특허문헌 3에는 도체 전극으로부터 반도체 내에 전자를 들어가게 함으로써, 오프셋 영역이 형성되더라도 우수한 전기 특성을 갖는 트랜지스터가 얻어지는 것이 개시되어 있다. 특허문헌 2 또는 특허문헌 3에 개시된 기술을 이용함으로써, 배선이나 전극 등의 중첩으로 인하여 형성되는 기생 용량을 저감할 수 있다.
또한, 반도체로 이루어진 활성층으로 우물 퍼텐셜(well potential)을 형성함으로써, 전계 효과 이동도가 높은 트랜지스터가 얻어지는 것이 개시되어 있다(특허문헌 4 참조).
일본 공개 특허 2012-257187호 공보 일본 공개 특허 2009-278115호 공보 일본 공개 특허 2011-22507호 공보 일본 공개 특허 2012-59860호 공보
기생 용량이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 우수한 주파수 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 내구성이 우수한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제가 추출될 수 있다.
(1)
본 발명의 일 형태는, 제 1 도전체, 제 2 도전체, 제 3 도전체, 제 4 도전체, 제 5 도전체, 제 6 도전체, 제 1 절연체, 제 2 절연체, 제 3 절연체, 제 4 절연체, 제 5 절연체, 및 산화물 반도체를 갖는 반도체 장치이며, 제 1 절연체는 제 1 도전체의 상면과 접촉하는 영역, 및 제 2 도전체의 상면과 접촉하는 영역을 갖고, 제 2 절연체는 제 1 절연체의 상면과 접촉하는 영역을 갖고, 산화물 반도체는 제 2 절연체의 상면과 접촉하는 영역을 갖고, 제 3 절연체는 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 3 도전체는 제 3 절연체의 상면과 접촉하는 영역을 갖고, 제 4 절연체는 제 3 도전체의 상면과 접촉하는 영역, 제 3 절연체의 측면과 접촉하는 영역, 산화물 반도체의 상면과 접촉하는 영역, 및 제 2 절연체의 상면과 접촉하는 영역을 갖고, 제 5 절연체는 제 4 절연체의 상면과 접촉하는 영역을 갖고, 제 4 도전체는 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 5 도전체는 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 6 도전체는 제 4 절연체의 상면과 접촉하는 영역을 갖고, 제 1 도전체는 제 1 절연체 및 제 2 절연체를 개재(介在)하여 산화물 반도체와 중첩되는 영역을 갖고, 제 3 도전체는 제 3 절연체를 개재하여 산화물 반도체와 중첩되는 영역을 갖고, 제 2 도전체는 제 1 절연체 및 제 4 절연체를 개재하여 제 6 도전체와 중첩되는 영역을 갖는 반도체 장치이다.
(2)
또는, 본 발명의 일 형태는, 산화물 반도체는 제 3 절연체와 접촉하는 제 1 영역, 제 4 절연체와 접촉하는 제 2 영역 및 제 3 영역을 갖고, 제 2 영역 및 제 3 영역은 제 1 영역보다 저항이 낮은 영역을 갖고, 제 4 도전체는 제 2 영역과 접촉하는 영역을 갖고, 제 5 도전체는 제 3 영역과 접촉하는 영역을 갖는, (1)에 기재된 반도체 장치이다.
(3)
또는, 본 발명의 일 형태는, 산화물 반도체는 제 1 산화물 반도체 및 제 2 산화물 반도체를 갖고, 제 2 산화물 반도체는 제 1 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 4 도전체와 산화물 반도체가 서로 중첩되는 영역에서 제 1 산화물 반도체는 제 2 산화물 반도체보다 높은 도전성을 갖는, (1) 또는 (2)에 기재된 반도체 장치이다.
(4)
또는, 본 발명의 일 형태는, 산화물 반도체는 제 1 산화물 반도체 및 제 2 산화물 반도체를 갖고, 제 2 산화물 반도체는 제 1 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 4 도전체와 산화물 반도체가 서로 중첩되는 영역에서 제 2 산화물 반도체는 제 1 산화물 반도체보다 높은 도전성을 갖는, (1) 또는 (2)에 기재된 반도체 장치이다.
(5)
또는, 본 발명의 일 형태는, 산화물 반도체는 제 1 산화물 반도체, 제 2 산화물 반도체, 및 제 3 산화물 반도체를 갖고, 제 2 산화물 반도체는 제 1 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 3 산화물 반도체는 제 2 산화물 반도체의 상면과 접촉하는 영역을 갖고, 제 4 도전체와 산화물 반도체가 서로 중첩되는 영역에서 제 2 산화물 반도체는 제 1 산화물 반도체 및 제 3 산화물 반도체보다 높은 도전성을 갖는, (1) 또는 (2)에 기재된 반도체 장치이다.
(6)
또는, 본 발명의 일 형태는, 제 3 절연체는 단부가 제 3 도전체의 단부보다 돌출된 형상을 갖는, (1)~(5) 중 어느 하나에 기재된 반도체 장치이다.
(7)
또는, 본 발명의 일 형태는, 제 3 절연체는 단부의 단면이 원호 형상인 영역을 갖는, (6)에 기재된 반도체 장치이다.
(8)
또는, 본 발명의 일 형태는, 제 3 도전체는 제 1 도전층 및 제 2 도전층을 갖고, 제 2 도전층은 제 1 도전층의 상면과 접촉하는 영역을 갖고, 제 1 도전층은 단부가 제 2 도전층의 단부보다 돌출된 형상을 갖는, (1)~(7) 중 어느 하나에 기재된 반도체 장치이다.
(9)
또는, 본 발명의 일 형태는 산화물 반도체가 인듐 및 아연을 함유하는, (1)~(8) 중 어느 하나에 기재된 반도체 장치이다.
(10)
또는, 본 발명의 일 형태는 (1)~(9) 중 어느 하나에 기재된 반도체 장치, 및 프린트 기판을 갖는 모듈이다.
(11)
또는, 본 발명의 일 형태는 (1)~(9) 중 어느 하나에 기재된 반도체 장치, 또는 (10)에 기재된 모듈과, 스피커, 조작 키, 또는 배터리를 갖는 전자 기기이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 산화물 반도체를 다른 반도체로 바꿔도 좋다.
기생 용량이 작은 트랜지스터를 제공할 수 있다. 또는, 우수한 스위칭 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 전류가 낮은 트랜지스터를 제공할 수 있다. 또는, 도통 시의 전류가 높은 트랜지스터를 제공할 수 있다. 또는, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 기생 용량이 작은 반도체 장치를 제공할 수 있다. 또는, 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 우수한 주파수 특성을 갖는 반도체 장치를 제공할 수 있다. 또는, 고집적화된 반도체 장치를 제공할 수 있다. 또는, 내구성이 우수한 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
다만, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 상술한 것들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 및 청구항 등의 기재로부터 상술한 것들 이외의 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 18은 본 발명의 일 형태에 따른 트랜지스터의 단면도 및 밴드 다이어그램.
도 19는 본 발명의 일 형태에 따른 표시 장치의 상면도 및 회로도.
도 20은 본 발명의 일 형태에 따른 표시 장치의 회로도.
도 21은 본 발명의 일 형태에 따른 표시 장치의 회로도.
도 22는 본 발명의 일 형태에 따른 표시 장치의 회로도.
도 23은 본 발명의 일 형태에 따른 표시 장치의 회로도.
도 24는 본 발명의 일 형태에 따른 표시 장치의 단면도.
도 25는 본 발명의 일 형태에 따른 표시 모듈을 설명하기 위한 도면.
도 26은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 27은 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 28은 본 발명의 일 형태에 따른 RF 태그의 블록도.
도 29는 본 발명의 일 형태에 따른 RF 태그의 사용예를 도시한 도면.
도 30은 본 발명의 일 형태에 따른 CPU를 도시한 블록도.
도 31은 본 발명의 일 형태에 따른 기억 소자의 회로도.
도 32는 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 33은 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
도 34는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 35는 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 36은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면.
도 37은 시료의 단면 TEM 이미지 및 흐름도.
도 38은 저항률의 온도 의존성을 설명하기 위한 도면.
도 39는 CAAC-OS의 성막 모델을 설명하기 위한 모식도, 및 펠릿과 CAAC-OS의 단면도.
도 40은 nc-OS의 성막 모델 및 펠릿을 설명하기 위한 모식도.
도 41은 펠릿을 설명하기 위한 도면.
도 42는 피형성면에서 펠릿에 가해지는 힘을 설명하기 위한 도면.
도 43은 피형성면에서의 펠릿의 움직임을 설명하기 위한 도면.
도 44는 InGaZnO4의 결정을 설명하기 위한 도면.
도 45는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명하기 위한 도면.
도 46은 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명하기 위한 도면.
도 47은 원자가 충돌한 후의 원자의 궤적을 설명하기 위한 도면.
도 48은 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 49는 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 50은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 그래프.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정되어 해석되지 않는다. 또한, 도면을 사용하여 발명의 구조를 설명하는 데, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에 있어서 크기, 막(층)의 두께, 또는 영역은 명료화를 위하여 과장되어 도시된 경우가 있다.
또한, 전압은 어떤 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 말하는 경우가 많다. 따라서, 전압을 전위로 바꾸어 말할 수도 있다.
또한 제 1, 제 2로 붙여지는 서수사(序數詞)는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2'로 또는 '제 3' 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재된 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않은 경우가 있다.
또한, '반도체'라고 표기하더라도, 예를 들어 도전성이 충분히 낮으면 '절연체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, '반도체'라고 표기하더라도, 예를 들어 도전성이 충분히 높으면 '도전체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '도전체'는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체에서의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외의 물질을 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, 예를 들어, 반도체에 DOS(Density of State) 형성, 캐리어 이동도 저하, 또는 결정성 저하 등이 일어나는 경우가 있다. 반도체로서 산화물 반도체를 사용하는 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 주성분 이외의 전이 금속(transition metal) 등이 있으며, 예를 들어 특히, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등을 들 수 있다. 산화물 반도체의 경우, 예를 들어 수소 등 불순물이 혼입됨으로써 산소 결손이 형성될 수 있다. 또한, 반도체로서 실리콘을 사용하는 경우, 반도체의 특성을 변화시키는 불순물로서 예를 들어, 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등을 들 수 있다.
또한, 이하에 제시되는 실시형태에서는 반도체로서 산화물 반도체를 사용하는 경우에 대하여 설명하지만, 이에 한정되지 않는다. 예를 들어, 반도체로서 다결정 구조나 단결정 구조 등의 실리콘이나 저마늄 등을 사용하여도 좋다. 또는, 스트레인드 실리콘 등 스트레인드 반도체를 사용하여도 좋다. 또는, 반도체로서 고전자 이동도 트랜지스터(HEMT: High electron mobility transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 이와 같은 반도체를 사용함으로써 고속 동작에 적합한 트랜지스터를 실현할 수 있다.
또한, 본 명세서에 있어서, 'A가 농도 B의 영역을 갖는다'라고 기재된 경우, 예를 들어 A 중 어느 영역에서의 깊이 방향 전체의 농도가 B인 경우, A 중 어느 영역에서의 깊이 방향의 농도의 평균값이 B인 경우, A 중 어느 영역에서의 깊이 방향의 농도의 중앙값이 B인 경우, A 중 어느 영역에서의 깊이 방향의 농도의 최대값이 B인 경우, A 중 어느 영역에서의 깊이 방향의 농도의 최소값이 B인 경우, A 중 어느 영역에서의 깊이 방향의 농도의 수렴(收束)값이 B인 경우, 측정상 A 자체의 값이라고 추측되는 값이 얻어지는 영역에서의 농도가 B인 경우 등을 포함한다.
또한, 본 명세서에 있어서, 'A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 갖는다'라고 기재된 경우, 예를 들어 A 중 어느 영역에서의 전체의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우, A 중 어느 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B인 경우, A 중 어느 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B인 경우, A 중 어느 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B인 경우, A 중 어느 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B인 경우, A 중 어느 영역에서의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B인 경우, 측정상 A 자체의 값이라고 추측되는 값이 얻어지는 영역에서의 크기, 길이, 두께, 폭, 또는 거리가 B인 경우 등을 포함한다.
또한, 본 명세서에서, 절연체, 반도체, 도전체 등의 성막은 특별한 설명이 없는 경우에는 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 이용하여 수행할 수 있다.
또한, CVD법은 플라즈마를 이용하는 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법 등으로 나눌 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라즈마 CVD법은 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 열 CVD법은 플라즈마를 사용하지 않기 때문에 플라즈마 대미지가 생기지 않아 결함이 적은 막을 얻을 수 있다.
CVD법은 원료 가스의 유량비에 따라, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, MCVD법 및 MOCVD법에서는, 원료 가스의 유량비를 조절함으로써 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어 MCVD법 및 MOCVD법에서는 원료 가스의 유량비를 변화시키면서 성막함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송하거나 압력을 조정할 시간이 필요 없기 때문에 성막 시간을 단축할 수 있다. 따라서, 트랜지스터의 생산성을 높일 수 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주보는 부분의 길이를 말한다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하에서 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서의 채널 폭(이하에서 외견상의 채널 폭이라고 함)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 외견상의 채널 폭보다 크게 되어, 이로 인한 영향이 무시하지 못할 정도가 될 수 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율보다 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상의 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 서로 중첩되는 영역에서의, 소스와 드레인이 마주보는 부분의 길이인 외견상의 채널 폭을 'Surrounded Channel Width(SCW)'이라고 하는 경우가 있다. 또한, 본 명세서에서는 단순히 '채널 폭'이라고 기재하였을 때, SCW 또는 외견상의 채널 폭을 뜻하는 경우가 있다. 또는, 본 명세서에서는 단순히 '채널 폭'이라고 기재하였을 때, 실효적인 채널 폭을 뜻하는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출할 때, SCW를 이용하여 산출하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 이용하여 산출하는 경우와는 다른 값이 될 수 있다.
또한, 본 명세서에서, 'A는 단부가 B의 단부보다 돌출된 형상을 갖는다'라고 기재하였을 때, 상면도 또는 단면도에서 A의 적어도 한쪽 단부가 B의 적어도 한쪽 단부보다 외측에 있는 형상을 갖는 것을 뜻하는 경우가 있다. 따라서, 'A는 단부가 B의 단부보다 돌출된 형상을 갖는다'라고 기재하였을 때, 바꿔 말하면, 예를 들어 상면도에서 A의 한쪽 단부가 B의 한쪽 단부보다 외측에 있는 형상을 갖는다고 할 수도 있다.
<반도체 장치>
이하에서 본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명하기로 한다.
도 1은 트랜지스터(150) 및 용량 소자(160)를 갖는 반도체 장치의 단면도이다.
도 1에 도시된 반도체 장치는 기판(100) 위의 절연체(101)와, 절연체(101) 위의 도전체(104a1)와, 도전체(104a1) 위의 도전체(104a2)와, 절연체(101) 위의 도전체(104b1)와, 도전체(104b1) 위의 도전체(104b2)와, 절연체(101), 도전체(104a1), 도전체(104a2), 도전체(104b1), 및 도전체(104b2) 위의 절연체(102a)와, 절연체(102a) 위의 절연체(102b)와, 절연체(102b) 위의 반도체(106a)와, 반도체(106a) 위의 반도체(106b)와, 반도체(106b) 위의 절연체(112)와, 절연체(112) 위의 도전체(114a)와, 도전체(114a) 위의 도전체(114b)와, 절연체(102a), 절연체(102b), 반도체(106a), 반도체(106b), 절연체(112), 도전체(114a), 및 도전체(114b) 위의 절연체(108)와, 절연체(108) 위의 절연체(118)와, 반도체(106b), 절연체(108), 및 절연체(118) 위의 도전체(116a1)와, 반도체(106b), 절연체(108), 및 절연체(118) 위의 도전체(116b1)와, 도전체(116a1) 위의 도전체(116a2)와, 도전체(116b1) 위의 도전체(116b2)와, 절연체(118), 도전체(116a1), 도전체(116a2), 도전체(116b1), 및 도전체(116b2) 위의 절연체(128)를 갖는다.
절연체(101)는 트랜지스터(150)의 채널 형성 영역 등에 불순물이 혼입되는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전체(104a2) 및 도전체(104b2) 등이 구리 등 반도체(106a) 또는 반도체(106b)에 있어서의 불순물을 가지고 있을 때, 절연체(101)가 구리 등을 블로킹하는 기능을 갖는 경우가 있다.
도전체(104a1)와 도전체(104a2)의 적층을 총칭하여 도전체(104a)라고 한다. 도전체(104a)는 트랜지스터(150)의 게이트 전극으로서 기능하는 영역을 갖는 경우가 있다. 또한, 도전체(104a)는 트랜지스터(150)의 채널 형성 영역 등을 차광하는 기능을 갖는 경우가 있다.
도전체(104b1)와 도전체(104b2)의 적층을 총칭하여 도전체(104b)라고 한다. 도전체(104b)는 용량 소자(160)의 한쪽 전극으로서 기능하는 영역을 갖는 경우가 있다. 또한, 도전체(104b)는 반도체 장치를 차광하는 기능을 갖는 경우가 있다.
또한, 도전체(104a1)와 도전체(104b1)가 동일한 층으로부터 형성되어도 좋다. 이 경우, 도전체(104a1)와 도전체(104b1)가 동일한 층으로부터 형성되지 않은 경우에 비하여 공정을 단축할 수 있다. 또한, 도전체(104a2)와 도전체(104b2)가 동일한 층으로부터 형성되어도 좋다. 이 경우, 도전체(104a2)와 도전체(104b2)가 동일한 층으로부터 형성되지 않은 경우에 비하여 공정을 단축할 수 있다.
도전체(104a1)는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(104a1)로서는 특히 타이타늄을 함유한 도전체를 사용하는 것이 바람직하다.
도전체(104b1)로서는 예를 들어, 도전체(104a1)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(104b1)로서는 특히 도전체(104a1)와 같은 종류의 도전체를 사용하는 것이 바람직하다.
도전체(104a2)는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(104a2)로서는 특히 구리를 함유한 도전체를 사용하는 것이 바람직하다.
도전체(104b2)로서는 예를 들어, 도전체(104a2)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(104b2)로서는 특히 도전체(104a2)와 같은 종류의 도전체를 사용하는 것이 바람직하다.
절연체(102a) 및 절연체(102b)를 총칭하여 절연체(102)라고 한다. 절연체(102)는 트랜지스터(150)의 게이트 절연체로서 기능하는 영역을 갖는 경우가 있다. 절연체(102a)는 트랜지스터(150)의 채널 형성 영역 등에 불순물이 혼입되는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전체(104a2) 등이 구리 등 반도체(106a) 또는 반도체(106b)에 있어서의 불순물을 가지고 있을 때, 절연체(102a)가 구리 등을 블로킹하는 기능을 갖는 경우가 있다. 또한, 절연체(102a)는 용량 소자(160)의 유전체로서 기능하는 영역을 갖는 경우가 있다.
절연체(102b)는 도전체(104b)와 중첩되는 영역에 개구부를 가져도 좋다. 절연체(102b)가 개구부를 가짐으로써, 용량 소자(160)의 용량을 증대시킬 수 있다.
절연체(102a)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(102a)에는 특히 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
절연체(102b)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(102b)에는 특히 산화 실리콘 또는 산화질화 실리콘을 사용하는 것이 바람직하다.
반도체(106a) 및 반도체(106b)를 총칭하여 반도체(106)라고 한다. 반도체(106)는 트랜지스터(150)의 채널 형성 영역으로서 기능하는 영역을 갖는 경우가 있다.
반도체(106a)에는 다결정 구조나 단결정 구조 등의 실리콘이나 저마늄 등을 사용하여도 좋다. 또는, 스트레인드 실리콘 등 스트레인드 반도체를 사용하여도 좋다. 또는, 반도체(106a)로서 HEMT에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 또는, 반도체(106a)로서 산화물 반도체를 사용하여도 좋다. 반도체(106a)로서는 특히 산화물 반도체를 사용하는 것이 바람직하다.
반도체(106b)에는 다결정 구조나 단결정 구조 등의 실리콘이나 저마늄 등을 사용하여도 좋다. 또는, 스트레인드 실리콘 등 스트레인드 반도체를 사용하여도 좋다. 또는, 반도체(106b)로서 HEMT에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 또는, 반도체(106b)로서 산화물 반도체를 사용하여도 좋다. 반도체(106b)로서는 특히 산화물 반도체를 사용하는 것이 바람직하다.
또한, 반도체(106a) 및 반도체(106b)에 적용할 수 있는 산화물 반도체에 대해서는 나중에 자세히 설명한다.
반도체(106a)는 절연체(112), 도전체(114a), 도전체(114b) 등과 중첩되지 않은 영역(107a1) 및 영역(107b1)을 갖는다. 또한, 반도체(106b)는 절연체(112), 도전체(114a), 도전체(114b) 등과 중첩되지 않은 영역(107a2) 및 영역(107b2)을 갖는다. 영역(107a1) 및 영역(107b1)은 반도체(106a) 중 절연체(112), 도전체(114a), 도전체(114b) 등과 중첩된 영역보다 저항이 낮은 영역이다. 또한, 영역(107a2) 및 영역(107b2)은 반도체(106b) 중 절연체(112), 도전체(114a), 도전체(114b) 등과 중첩된 영역보다 저항이 낮은 영역이다. 또한, 저항이 낮은 영역을 캐리어 밀도가 높은 영역이라고 할 수도 있다.
반도체(106a) 및 반도체(106b)가 산화물 반도체인 경우, 캐리어 발생원은 수소 및 산소 결손에 기인할 수 있다. 산화물 반도체의 캐리어 발생원에 대해서는 나중에 자세히 설명하기로 한다.
또한, 영역(107a1) 및 영역(107a2)을 총칭하여 영역(107a)이라고 한다. 또한, 영역(107b1) 및 영역(107b2)을 총칭하여 영역(107b)이라고 한다. 영역(107a) 및 영역(107b)은 트랜지스터(150)의 소스 영역 및 드레인 영역으로서 기능하는 영역을 갖는 경우가 있다.
절연체(112)는 트랜지스터(150)의 게이트 절연체로서 기능하는 영역을 갖는 경우가 있다. 또한, 절연체(112)는 단부가 도전체(114a)의 단부보다 돌출된 형상을 가져도 좋다. 또한, 절연체(112)는 단부의 단면이 원호 형상인 영역을 가져도 좋다. 절연체(112)가 이러한 형상을 가짐으로써, 절연체(112)보다 위에 배치되는 절연체나 도전체 등의 형상 불량을 억제할 수 있는 경우가 있다.
절연체(112)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(112)에는 특히 산화 실리콘 또는 산화질화 실리콘을 사용하는 것이 바람직하다.
또한, 반도체(106)가 산화물 반도체인 경우, 반도체(106)와 접촉하는 영역을 갖는 절연체(102b) 또는/및 절연체(112)에, 산화물 반도체의 가전자대 상단의 에너지 Evos와 전도대 하단의 에너지 Ecos 사이의 준위 밀도가 낮은 절연체를 사용하는 것이 바람직하다. 예를 들어, 상기 준위가 전자를 트랩할 때, 트랜지스터의 문턱 전압을 양의 방향으로 변동시키는 요인이 된다.
예를 들어, 산화 실리콘 내의 질소 산화물(NOX라고도 표기함)에 포함되는 산화 질소(NO) 및 이산화 질소(NO2)는 Evos와 Ecos 사이에 준위를 형성하는 경우가 있다. 따라서, 안정된 전기 특성을 갖는 트랜지스터를 실현하기 위해서는 절연체(102b) 또는/및 절연체(112)로서 질소 산화물이 적은 산화 실리콘을 사용하는 것이 바람직한 경우가 있다. 또한, 이하에서는 산화 실리콘에 대하여 설명하지만, 산화질화 실리콘에 대해서도 마찬가지이다. 또한, 질소 산화물이 적은 산화 실리콘은 TDS(Thermal Desorption Spectroscopy, 승온 이탈 가스 분석법)에서 질소 산화물의 방출량보다 암모니아의 방출량이 많아질 수 있다. 예를 들어, 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하가 되는 경우가 있다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의한 것으로 한다.
절연체(102b) 또는/및 절연체(112)로서는 가열에 의하여 산소를 방출하는 절연체를 사용하는 것이 바람직하다.
여기서, 가열 처리에 의하여 산소를 방출하는 절연체는 TDS 분석에서, 표면 온도 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상 또는 1×1020atoms/cm3 이상의 산소(산소 원자수로 환산)를 방출하는 경우도 있다.
여기서, TDS 분석을 이용한 산소 방출량의 측정 방법에 대하여 이하에서 설명한다.
측정 시료를 TDS 분석으로 측정하였을 때의 가스의 총 방출량은 방출 가스의 이온 강도의 적분 값에 비례한다. 그리고, 표준 시료와의 비교에 의하여 가스의 총 방출량을 산출할 수 있다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 기판의 TDS 분석 결과 및 측정 시료의 TDS 분석 결과를 이용하여, 측정 시료의 산소 분자의 방출량 NO2는 하기 수학식으로 산출할 수 있다. 여기서 TDS 분석에서 얻어지는 질량 전하비가 32로 검출되는 가스 모두가 산소 분자에 기인하는 것으로 가정한다. CH3OH의 질량 전하비는 32이지만 존재할 가능성이 낮은 것으로 하여, 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도 자연계에서의 존재 비율이 아주 적기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2×α
NH2는 표준 시료로부터 이탈된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석으로 측정하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석으로 측정하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 상기 수학식의 자세한 설명에 관해서는, 일본 특허 공개 평6-275697 공보를 참조하면 좋다. 또한, 상기 산소의 방출량은 TDS 장치 EMD-WA1000S/W(ESCO Ltd. 제조)를 이용하고, 표준 시료로서 예를 들어 1×1016atoms/cm2의 수소 원자를 함유한 실리콘 기판을 이용하여 측정한다.
또한, TDS 분석에서 산소의 일부는 산소 원자로 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의하여 산소를 방출하는 절연체는 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는 과산화 라디칼에 기인하는 스핀 밀도가 5×1017spins/cm3 이상인 것을 뜻한다. 또한, 과산화 라디칼을 포함하는 절연체는 전자 스핀 공명(ESR: Electron Spin Resonance)으로 측정하면, g값이 2.01 근방인 비대칭 신호를 가질 수도 있다.
또는, 과잉 산소를 함유한 절연체는 산소가 과잉으로 함유된 산화 실리콘(SiOX(X>2))이어도 좋다. 산소가 과잉으로 함유된 산화 실리콘(SiOX(X>2))은 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자를 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)에 의하여 측정한 값이다.
또한, 산화 실리콘이 NO2를 가지는 경우, 100K 이하의 ESR로 측정하면 g값이 2.037 이상 2.039 이하인 제 1 흡수선, g값이 2.001 이상 2.003 이하인 제 2 흡수선, 및 g값이 1.964 이상 1.966 이하인 제 3 흡수선을 갖는 시그널이 관측되는 경우가 있다. 또한, 제 1 흡수선과 제 2 흡수선의 간격, 및 제 2 흡수선과 제 3 흡수선의 간격은 X밴드의 ESR 측정에서 약 5mT이다. 따라서, 질소 산화물이 적은 산화 실리콘은 NO2에 기인하는 스핀의 밀도가 1×1018spins/cm3 미만, 또는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 질소 산화물이 적은 산화 실리콘은 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
도전체(114a) 및 도전체(114b)를 총칭하여 도전체(114)라고 한다. 도전체(114)는 트랜지스터(150)의 게이트 전극으로서 기능하는 영역을 갖는 경우가 있다. 또는, 도전체(114)는 트랜지스터(150)의 채널 형성 영역 등을 차광하는 기능을 갖는 경우가 있다.
도전체(114a)는 단부가 도전체(114b)의 단부보다 돌출된 형상을 가져도 좋다. 또한, 도전체(114b)는 단부가 도전체(114a)의 단부보다 가파른 형상을 가져도 좋다. 또한, 도전체(114b)는 단부의 단면이 원호 형상인 영역을 가져도 좋다. 도전체(114a) 및 도전체(114b)가 이러한 형상을 가짐으로써, 도전체(114a) 및 도전체(114b)보다 위에 배치되는 절연체나 도전체 등의 형상 불량을 억제할 수 있는 경우가 있다.
도전체(114a)로서는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(114a)로서는 특히 질화 탄탈럼을 함유한 도전체를 사용하는 것이 바람직하다.
도전체(114b)로서는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(114b)로서는 특히 텅스텐을 함유한 도전체를 사용하는 것이 바람직하다.
절연체(108)는 트랜지스터(150)의 채널 형성 영역 등에 불순물이 혼입되는 것을 억제하는 기능을 갖는 경우가 있다. 예를 들어, 도전체(116a2) 및 도전체(116b2) 등이 반도체(106a) 또는 반도체(106b)에 있어서의 불순물(구리 등)을 함유하고 있을 때, 절연체(108)가 구리 등을 블로킹하는 기능을 갖는 경우가 있다. 또한, 절연체(108)는 용량 소자(160)의 유전체로서 기능하는 영역을 갖는 경우가 있다.
절연체(108)는 반도체(106)에 도달하는 개구부를 갖는다. 또한, 이 개구부는 반도체(106)의 영역(107a)과 중첩되어 배치된다. 또한, 상기 개구부와 다른 개구부가 반도체(106)의 영역(107b)과 중첩되어 배치되어도 좋다.
절연체(108)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(108)에는 특히 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
또한, 절연체(108)로서 Evos와 Ecos 사이의 준위 밀도가 낮은 절연체를 사용하여도 좋다.
절연체(118)는 트랜지스터(150)의 층간 절연체로서 기능하는 영역을 갖는 경우가 있다. 예를 들어, 절연체(118)를 가짐으로써, 트랜지스터(150)의 각 배선간(각 도전체간)의 기생 용량을 저감할 수 있다.
절연체(118)는 상술한 절연체(108)의 개구부와 중첩되는 위치에 개구부를 갖는다. 또한, 이 개구부는 반도체(106)의 영역(107a)과 중첩되어 배치된다. 또한, 이 개구부와 다른 개구부가 반도체(106)의 영역(107b)과 중첩되어도 좋다. 또한, 절연체(118)는 도전체(104b)와 중첩되는 영역에 개구부를 가져도 좋다. 절연체(118)가 도전체(104b)와 중첩되는 영역에 개구부를 가짐으로써, 용량 소자(160)의 용량을 증대시킬 수 있다.
절연체(118)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(118)에는 특히 산화 실리콘 또는 산화질화 실리콘을 사용하는 것이 바람직하다.
도전체(116a1) 및 도전체(116a2)를 총칭하여 도전체(116a)라고 한다. 또한, 도전체(116b1) 및 도전체(116b2)를 총칭하여 도전체(116b)라고 한다. 또한, 도전체(116c1) 및 도전체(116c2)를 총칭하여 도전체(116c)라고 한다. 도전체(116a) 및 도전체(116b)는 트랜지스터(150)의 소스 전극 및 드레인 전극으로서 기능하는 영역을 갖는 경우가 있다. 또한, 도전체(116a) 및 도전체(116b)는 트랜지스터(150)의 채널 형성 영역 등을 차광하는 기능을 갖는 경우가 있다. 도전체(116c)는 용량 소자(160)의 다른 쪽 전극으로서 기능하는 영역을 갖는 경우가 있다. 또한, 도전체(116c)는 반도체 장치를 차광하는 기능을 갖는 경우가 있다.
또한, 도전체(116a1), 도전체(116b1), 및 도전체(116c1)가 동일한 층으로부터 형성되어도 좋다. 이 경우, 도전체(116a1), 도전체(116b1), 및 도전체(116c1)가 동일한 층으로부터 형성되지 않은 경우에 비하여 공정을 단축할 수 있다. 또한, 도전체(116a2), 도전체(116b2), 및 도전체(116c2)가 동일한 층으로부터 형성되어도 좋다. 이 경우, 도전체(116a2), 도전체(116b2), 및 도전체(116c2)가 동일한 층으로부터 형성되지 않은 경우에 비하여 공정을 단축할 수 있다.
도전체(116a1)로서는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(116a1)로서는 특히 질화 타이타늄, 질화 탄탈럼, 또는 텅스텐을 함유한 도전체를 사용하는 것이 바람직하다.
도전체(116b1)로서는 예를 들어, 도전체(116a1)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(116b1)로서는 특히 도전체(116a1)와 같은 종류의 도전체를 사용하는 것이 바람직하다. 또한, 도전체(116c1)로서는 예를 들어, 도전체(116a1)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(116c1)로서는 특히 도전체(116a1) 또는 도전체(116b1)와 같은 종류의 도전체를 사용하는 것이 바람직하다.
도전체(116a2)는 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 하나 이상을 함유한 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋으며, 알루미늄을 함유한 도전체, 구리 및 타이타늄을 함유한 도전체, 구리 및 망가니즈를 함유한 도전체, 인듐, 주석, 및 산소를 함유한 도전체, 타이타늄 및 질소를 함유한 도전체 등을 사용하여도 좋다. 도전체(116a2)로서는 특히 구리를 함유한 도전체를 사용하는 것이 바람직하다.
도전체(116b2)로서는 예를 들어, 도전체(116a2)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(116b2)로서는 특히 도전체(116a2)와 같은 종류의 도전체를 사용하는 것이 바람직하다. 또한, 도전체(116c2)로서는 예를 들어, 도전체(116a2)에 사용하는 도전체로서 예시한 것 중에서 선택한 것을 사용하면 좋다. 도전체(116c2)로서는 특히 도전체(116a2) 또는 도전체(116b2)와 같은 종류의 도전체를 사용하는 것이 바람직하다. 또한, 도전체(116a2), 도전체(116b2), 및 도전체(116c2)로서 구리를 함유한 도전체를 사용한 경우에 도전체(116a1), 도전체(116b1), 및 도전체(116c1)를 제공하지 않아도 되는 경우가 있다. 이 경우, 반도체(106)와, 구리를 함유한 도전체인 도전체(116a2) 및 도전체(116b2)가 직접 접촉하여도 좋다.
절연체(128)는 트랜지스터(150)의 채널 형성 영역 등에 불순물이 혼입되는 것을 억제하는 기능을 갖는 경우가 있다.
절연체(128)로서는 예를 들어, 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유한 절연체를 단층 또는 적층으로 사용하면 좋다. 절연체(128)에는 특히 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
기판(100)으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어, 실리콘, 저마늄 등을 사용한 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등을 사용한 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어, SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속 질화물을 갖는 기판, 금속 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판 위에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 또한, 기판(100)으로서 섬유를 함유한 시트, 필름, 또는 박 등을 사용하여도 좋다. 또한, 기판(100)이 신축성을 가져도 좋다. 또한, 기판(100)을 접거나 인장(引張)하는 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(100)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(100)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(100)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접거나 인장하는 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판(100) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 내구성이 우수한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(100)으로서는 예를 들어, 금속, 합금, 수지, 또는 유리나, 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(100)은 선팽창률이 낮을수록 환경에 따른 변형이 억제되어 바람직하다. 가요성 기판인 기판(100)으로서는 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질의 기판을 사용하면 좋다. 수지로서는 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판(100)으로서 사용하기에 적합하다.
또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판에 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판인 기판(100) 위에 박리층을 제공하면 좋다.
도 2는 트랜지스터(150)의 상면도 및 단면도이다. 도 2의 (A)는 트랜지스터(150)의 상면도이다. 또한, 도 2의 (B)는 도 2의 (A)에 도시된 일점 쇄선 A1-A2 부분에 상당하는 트랜지스터(150)의 단면도이다. 또한, 도 2의 (C)는 도 2의 (A)에 도시된 일점 쇄선 A3-A4 부분에 상당하는 트랜지스터(150)의 단면도이다.
또한, 도 1 등에는 트랜지스터(150)의 채널 길이 방향의 단면도에 상당하는 A1-A2 단면(도 2의 (B) 참조)을 포함하는 단면도를 도시하였다. 따라서, 도 2의 (B)에 대해서는 도 1에 관한 설명을 참조하면 좋다.
도 2의 (A)에 도시된 상면도를 보면, 트랜지스터(150)는 도전체(116a) 및 도전체(116b) 각각과 도전체(114)가 서로 중첩되는 영역을 갖지 않기 때문에, 기생 용량이 작은 것을 알 수 있다. 다만, 트랜지스터(150)는 도전체(116a) 및 도전체(116b) 각각과 도전체(114)가 서로 중첩되는 영역을 가져도 좋다. 또한, 도 2의 (A)에서, 트랜지스터(150)는 도전체(116a) 및 도전체(116b) 각각과 도전체(104)가 서로 중첩되는 영역을 갖지만, 그 사이에 복수의 절연체 등을 가짐으로써, 기생 용량이 작다. 다만, 도전체(116a) 및 도전체(116b) 각각과 도전체(104)가 서로 중첩되는 영역을 갖지 않아도 된다.
채널 폭 방향의 단면도에 상당하는 도 2의 (C)로부터, 트랜지스터(150)의 게이트 전극으로서 기능하는 영역을 갖는 도전체(114)는 절연체(112)를 개재하여 반도체(106)를 넘는 형상을 갖는다. 따라서, 도전체(114)의 전계는 반도체(106)의 상면 및 측면에 영향을 미치는 것을 알 수 있다. 또한, 트랜지스터(150)의 게이트 전극으로서 기능하는 영역을 갖는 도전체(104)는 절연체(102)를 개재하여 반도체(106)의 하면과 대향하는 형상을 갖는다. 따라서, 도전체(104)의 전계는 반도체(106)의 하면에 영향을 미치는 것을 알 수 있다.
이와 같이 트랜지스터(150)는 게이트 전극으로서 기능하는 도전체(114) 및 도전체(104)에 의하여 반도체(106)의 상면, 측면, 및 하면이 전계에 둘러싸인 구조를 갖는다. 이러한 구조를 본 명세서에서는 s-channel(surrounded channel) 구조라고 한다.
s-channel 구조를 갖는 트랜지스터는 반도체의 전체(벌크)에 채널이 형성되는 경우가 있다. 따라서, s-channel 구조를 갖는 트랜지스터는 소스와 드레인 사이에 높은 전류를 흘릴 수 있어, 도통 시의 전류(온 전류)를 높일 수 있다. 또한, s-channel 구조를 갖는 트랜지스터는 게이트 전극의 전계의 영향을 크게 받기 때문에, 트랜지스터의 도통/비도통을 신속하게 전환할 수 있다. 따라서, s-channel 구조를 갖는 트랜지스터는 S값(subthreshold swing)을 작게 할 수 있다. 또한, S값이 작기 때문에 오프 전류도 낮게 할 수 있다.
<반도체 장치의 제작 방법>
다음에 도 1에 도시된 반도체 장치의 제작 방법에 대하여 설명한다.
우선, 기판(100)을 준비한다.
다음에, 절연체(101)를 성막한다.
다음에, 도전체(104a1) 및 도전체(104b1)가 되는 도전체를 성막한다.
다음에, 도전체(104a2) 및 도전체(104b2)가 되는 도전체를 성막한다.
다음에, 상기 도전체의 적층을 리소그래피 공정 등으로 가공함으로써, 도전체(104a1) 및 도전체(104a2)를 갖는 도전체(104a), 및 도전체(104b1) 및 도전체(104b2)를 갖는 도전체(104b)를 형성한다(도 3 참조). 이와 같이 도전체(104a)와 도전체(104b)를 동일한 공정으로 형성함으로써, 공정을 단축할 수 있다. 즉, 반도체 장치의 생산성을 향상시킬 수 있다.
다음에, 절연체(102a)를 성막한다.
다음에, 절연체(132)를 성막한다(도 4 참조). 절연체(132)는 이후의 공정을 거쳐 절연체(102b)가 되는 절연체이기 때문에, 절연체(102b)에 관한 설명을 참조하면 좋다.
또한, 질소 산화물이 적은 산화 실리콘은 예를 들어, PECVD법을 이용하여 기판 온도를 220℃ 이상, 280℃ 이상, 또는 350℃ 이상으로 하고 원료 가스에 실레인 및 일산화 이질소를 사용함으로써 성막할 수 있다.
다음에, 보호막(113)을 성막한다. 보호막(113)으로서는 예를 들어, 상술한 도전체, 상술한 절연체, 또는 상술한 반도체 등을 사용하면 좋고, 바람직하게는 산소 투과성이 낮은 막을 사용한다. 보호막(113)으로서는 예를 들어, 산화 실리콘 또는 산화질화 실리콘보다 산소 투과성이 낮은 막, 바람직하게는 주상 결정(columnar crystal) 구조를 갖는 텅스텐보다 산소 투과성이 낮은 막을 사용한다. 특히 보호막(113)에 질화 탄탈럼을 사용하는 것이 바람직하다.
다음에, 보호막(113)의 상면 측으로부터 산소를 첨가하는 처리를 수행한다(도 5 참조). 산소를 첨가하는 처리로서는 예를 들어, 산화성 가스를 함유하는 분위기에서 수행하는 플라즈마 처리가 있다. 또한, 산화성 가스에는 예를 들어, 산소 원자를 함유한 가스, 구체적으로는 산소 가스, 아산화 질소 가스, 이산화 탄소 가스 등이 있다. 또는, 산소를 첨가하는 처리로서는 예를 들어, 산소 원자, 또는 산소 원자를 함유한 분자를 이온화하여 도핑하는 처리 등이 있다. 도핑에는 질량 분리된 이온을 도핑하는 방법과, 질량 분리되지 않은 이온을 도핑하는 방법이 있으며, 둘 중 어느 방법을 이용하여도 좋다.
보호막(113)이 산소를 블로킹하는 기능을 가짐으로써, 첨가된 산소의 이탈을 억제하면서 절연체(132) 또는/및 절연체(102a)에 산소를 첨가할 수 있다. 그러므로, 보호막(113)을 제공한 상태에서 산소를 첨가하면, 보호막(113)을 제공하지 않은 상태에서 산소를 첨가한 경우보다 절연체(132) 또는/및 절연체(102a)에 함유되는 산소의 양을 더 많게 할 수 있다. 또한, 보호막(113)은 산소 첨가 처리에 의하여 산화되어도 좋다.
또한, 보호막(113)은 산소를 블로킹하는 기능을 가지며, 아래에 제공된 층에 산소를 도달시킬 정도의 두께로 하면 좋다. 예를 들어, 보호막(113)의 두께는 1nm 이상 150nm 이하, 또는 5nm 이상 100nm 이하로 하면 좋다.
산소가 첨가됨으로써 절연체(132) 또는/및 절연체(102a)는 과잉 산소를 함유한 절연체가 된다.
다음에, 보호막(113)을 제거한다. 다만, 보호막(113)이 절연체 또는 반도체일 때, 보호막(113)을 제거하지 않아도 되는 경우가 있다.
다음에, 절연체(132)를 리소그래피 공정 등으로 가공하여 절연체(102b)를 형성한다(도 6 참조). 또한, 절연체(102b)의 형성은 절연체(102a) 중 도전체(104b)와 중첩되는 영역이 노출되도록 수행한다.
다음에, 반도체(106a)가 되는 반도체를 성막한다.
다음에, 반도체(106b)가 되는 반도체를 성막한다.
다음에, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 수행하면 좋다. 제 1 가열 처리의 분위기는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 함유하는 분위기로 하여 수행한다. 제 1 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 제 1 가열 처리는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 함유한 분위기에서 수행하여도 좋다. 제 1 가열 처리에 의하여 반도체(106a)가 되는 반도체 및 반도체(106b)가 되는 반도체의 결정성을 향상시키거나 수소나 물 등 불순물을 제거할 수 있다.
다음에, 상기 반도체의 적층을 리소그래피 공정 등으로 가공함으로써, 반도체(106a) 및 반도체(106b)를 갖는 반도체(106)를 형성한다(도 7 참조).
다음에, 절연체(112)가 되는 절연체를 성막한다.
다음에, 도전체(114a)가 되는 도전체를 성막한다.
다음에, 도전체(114b)가 되는 도전체를 성막한다.
다음에, 상기 도전체의 적층을 리소그래피 공정 등으로 가공한다. 또한, 상층의 도전체가 하층의 도전체보다 빠르게 에칭됨으로써, 도전체(114b)와, 단부가 도전체(114b)의 단부보다 돌출된 형상을 갖는 도전체(114a)를 형성한다.
다음에, 도전체(114a) 등을 마스크로 이용하여, 절연체(112)가 되는 절연체를 가공함으로써, 단부가 도전체(114a)의 단부보다 돌출된 형상을 갖는 절연체(112)를 형성한다. 이 때, 반도체(106)의 상면으로부터 0.1nm 이상 5nm 이하 에칭되는 경우가 있다.
다음에, 절연체(112), 도전체(114a), 및 도전체(114b)를 마스크로 이용하여 반도체(106)를 처리한다(도 8 참조).
상기 처리는 예를 들어, 반도체(106)의 캐리어 밀도를 향상시키는 기능을 갖는 불순물을 첨가하여 수행할 수 있다. 반도체(106)가 산화물 반도체인 경우, 상기 불순물로서, 예를 들어 붕소, 탄소, 질소, 네온, 알루미늄, 인, 아르곤, 망가니즈, 비소, 크립톤, 크세논 등에서 선택된 하나 이상을 사용하면 좋다. 상기 불순물로서는 특히 아르곤을 사용하는 것이 바람직하다. 불순물 첨가는 도핑법 등에 의하여 수행하면 좋다. 또한, 상기 처리는 예를 들어, 상술한 원소(예를 들어 아르곤 등)를 함유한 분위기에서의 플라즈마 처리 등에 의하여 수행하여도 좋다. 플라즈마 처리는 예를 들어, 기판(100) 측에 자기 바이어스(self-bias)가 인가되도록 수행하는 것이 바람직하다.
산화물 반도체에 상술한 처리를 수행하면, 산화물 반도체 내의 산소를 이탈시켜 산소 결손(VO라고도 표기함)을 형성할 수 있다. 산소 결손에, 근접되는 수소가 들어간 상태(VOH라고도 표기함)는 산화물 반도체에서 도너 준위를 형성하기 때문에, 피처리 영역의 캐리어 밀도를 높일 수 있어, 저항을 저감할 수 있다. VOH가 도너 준위를 형성하는 것에 관해서는 나중에 자세히 설명한다.
이와 같이 하여, 반도체(106a)의 피처리 영역인 영역(107a1) 및 영역(107b1), 및 반도체(106b)의 피처리 영역인 영역(107a2) 및 영역(107b2)을 형성할 수 있다(도 9 참조). 또한, 영역(107a1) 및 영역(107a2)을 총칭하여 영역(107a)이라고 한다. 또한, 영역(107b1) 및 영역(107b2)을 총칭하여 영역(107b)이라고 한다.
다음에, 절연체(138)를 성막한다. 절연체(138)는 이후의 공정을 거쳐 절연체(108)가 되는 절연체이기 때문에, 절연체(108)에 관한 설명을 참조하면 좋다.
절연체(138)는 바람직하게는 PECVD법으로 성막한다. 예를 들어, 절연체(138)로서 수소를 함유한 절연체, 특히 수소를 함유한 질화 실리콘(SiNH라고도 표기함)을 성막함으로써, 영역(107a) 및 영역(107b)에 수소를 첨가할 수 있다. 이로써, 이 수소가 영역(107a) 및 영역(107b)에 함유되는 VO를 보전함으로써, 도너 준위를 형성하는 VOH를 효율적으로 형성할 수 있다. 또한, 절연체(138)에 충분한 양의 수소가 함유되어 있는 경우, 영역(107a) 및 영역(107b)의 VOH로부터 수소가 이탈되어 VO가 되어도 VOH로 신속하게 되돌릴 수 있다. 따라서, 이와 같이 하여 형성된 영역(107a) 및 영역(107b)은 저항이 낮은 상태를 안정적으로 유지할 수 있다. 즉, 영역(107a) 및 영역(107b)을 소스 영역 및 드레인 영역으로서 사용한 경우, 트랜지스터(150)의 온 전류를 높일 수 있다.
이와 같이 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대한 투광성을 갖는다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 상기 도너 준위로 인한 흡수의 영향은 작고, 산화물 도전체의 가시광 투광성은 산화물 반도체와 같은 정도이다.
여기서, 산화물 도전체에서의 저항률의 온도 의존성에 대하여 도 38을 사용하여 설명한다.
저항률을 측정한 시료에 포함되는 도전체로서, 산화물 반도체가 수소를 함유한 질화 실리콘에 접촉함으로써 형성된 산화물 도전체(OC_SiNH), 도핑 장치에서 산화물 반도체에 아르곤이 첨가되고, 수소를 함유한 질화 실리콘과 접촉함으로써 형성된 산화물 도전체(OC_Ar dope+SiNH), 또는 플라즈마 처리 장치에서 아르곤 플라즈마를 이용하여 아르곤 이온을 조사하며, 수소를 함유한 질화 실리콘과 접촉함으로써 형성된 산화물 도전체(OC_Ar plasma+SiNH)를 제작하였다.
산화물 도전체(OC_SiNH)를 함유한 시료의 제작 방법을 이하에서 기재한다. 우선, 유리 기판 위에 두께 400nm의 산화질화 실리콘을 PECVD법으로 형성한 후, 산소 플라즈마를 이용하여 산소 이온을 산화질화 실리콘에 첨가함으로써 가열에 의하여 산소를 방출하는 산화질화 실리콘을 형성하였다. 다음에, 가열에 의하여 산소를 방출하는 산화질화 실리콘 위에 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물을 형성하고 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, PECVD법으로 두께 100nm의 질화 실리콘을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
산화물 도전체(OC_Ar dope+SiNH)를 함유한 시료의 제작 방법을 이하에서 기재한다. 우선, 유리 기판 위에 두께 400nm의 산화질화 실리콘을 PECVD법으로 형성한 후, 산소 플라즈마를 이용하여 산소 이온을 산화질화 실리콘에 첨가함으로써 가열에 의하여 산소를 방출하는 산화질화 실리콘을 형성하였다. 다음에, 가열에 의하여 산소를 방출하는 산화질화 실리콘 위에 원자수비가 In:Ga:Zn=5:5:6인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물을 형성하고 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, 도핑 장치를 이용하여 In-Ga-Zn 산화물에 가속 전압을 10kV로 하고 도즈량 5×1014/cm2의 아르곤을 첨가하여 In-Ga-Zn 산화물에 산소 결손을 형성하였다. 다음에, PECVD법으로 두께 100nm의 질화 실리콘을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
산화물 도전체(OC_Ar plasma+SiNH)를 함유한 시료의 제작 방법을 이하에서 기재한다. 우선, 유리 기판 위에 두께 400nm의 산화질화 실리콘을 PECVD법으로 형성한 후, 산소 플라즈마를 이용하여, 가열에 의하여 산소를 방출하는 산화질화 실리콘을 형성하였다. 다음에, 가열에 의하여 산소를 방출하는 산화질화 실리콘 위에 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물을 형성하고 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, 플라즈마 처리 장치에서 아르곤 플라즈마를 발생시켜, 가속시킨 아르곤 이온을 In-Ga-Zn 산화물에 충돌시킴으로써 산소 결손을 형성하였다. 다음에, PECVD법으로 두께 100nm의 질화 실리콘을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
다음에, 각 시료의 저항률을 측정한 결과를 도 38에 나타내었다. 여기서, 저항률의 측정은 4단자의 van-der-Pauw법으로 수행하였다. 도 38에서, 가로축은 측정 온도를 나타내고, 세로축은 저항률을 나타낸다. 또한, 산화물 도전체(OC_SiNH)의 측정 결과를 사각형으로 나타내고, 산화물 도전체(OC_Ar dope+SiNH)의 측정 결과를 동그라미로 나타내고, 산화물 도전체(OC_Ar plasma+SiNH)의 측정 결과를 삼각형으로 나타낸다.
또한, 도시하지 않았지만, 수소를 함유한 질화 실리콘과 접촉하지 않은 산화물 반도체는 저항률이 높고 저항률을 측정하기 어려웠다. 이로써, 산화물 도전체는 산화물 반도체보다 저항률이 낮은 것을 알 수 있다.
도 38로부터, 산화물 도전체(OC_Ar dope+SiNH) 및 산화물 도전체(OC_Ar plasma+SiNH)는 산소 결손 및 수소를 함유함으로써 저항률의 변동이 작은 것을 알 수 있다. 대표적으로는, 80K 이상 290K 이하일 때의 저항률은 ±20% 미만의 변동률이다. 또는, 150K 이상 250K 이하일 때의 저항률은 ±10% 미만의 변동률이다. 즉, 산화물 도전체는 축퇴 반도체(degenerate semiconductor)이고, 전도대 하단과 페르미 준위가 일치 또는 실질적으로 일치한다고 추정된다. 따라서, 산화물 도전체를 트랜지스터의 소스 영역 및 드레인 영역으로서 사용함으로써, 산화물 도전체와 소스 전극 및 드레인 전극으로서 기능하는 도전체가 오믹 접촉되어, 소스 전극 및 드레인 전극으로서 기능하는 도전체와, 산화물 도전체의 접촉 저항을 저감할 수 있다. 또한, 산화물 도전체의 저항률은 온도 의존성이 낮기 때문에, 소스 전극 및 드레인 전극으로서 기능하는 도전체와, 산화물 도전체의 접촉 저항의 변동량이 적고 신뢰성이 높은 트랜지스터를 제작할 수 있다.
다음에, 절연체(148)가 되는 절연체를 성막한다. 절연체(148)가 되는 절연체는 이후의 공정을 거쳐 절연체(118)가 되는 절연체이기 때문에, 절연체(118)에 관한 설명을 참조하면 좋다.
다음에, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리를 수행함으로써, 절연체(102) 등에 함유되는 과잉 산소가 반도체(106a)를 통하여 반도체(106b)로 이동한다. 반도체(106b)는 반도체(106c), 절연체(112), 절연체(108) 중 어느 것으로 덮여 있기 때문에, 과잉 산소의 외방 확산이 일어나기 어렵다. 그러므로, 이 타이밍에 제 2 가열 처리를 수행함으로써, 반도체(106b)의 결함(산소 결손)을 효율적으로 저감할 수 있다. 또한, 제 2 가열 처리는 절연체(102) 내의 과잉 산소(산소)가 반도체(106b)까지 확산되는 온도에서 수행하면 좋다. 예를 들어, 제 1 가열 처리에 대한 기재를 참조하여도 좋다. 또는, 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도에서 수행하는 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연체(102)로부터 과잉 산소(산소)가 필요 이상으로 방출되는 것을 억제할 수 있다.
다음에, 상기 절연체를 리소그래피 공정 등으로 가공함으로써 절연체(148)를 형성한다(도 10 참조). 또한, 절연체(148)의 형성은 절연체(138) 중 도전체(104b)와 중첩되는 영역이 노출되도록 수행한다.
다음에, 절연체(138)와 절연체(148)의 적층을 리소그래피 공정 등으로 가공함으로써, 절연체(108)와 절연체(118)의 적층을 형성한다(도 11 참조). 또한, 절연체(108) 및 절연체(118)의 형성은 영역(107a) 및 영역(107b)이 노출되도록 수행한다.
다음에, 도전체(116a1), 도전체(116b1), 및 도전체(116c1)가 되는 도전체를 성막한다.
다음에, 도전체(116a2), 도전체(116b2), 및 도전체(116c2)가 되는 도전체를 성막한다.
다음에, 상기 도전체의 적층을 리소그래피 공정 등으로 가공함으로써, 도전체(116a1) 및 도전체(116a2)를 갖는 도전체(116a), 도전체(116b1) 및 도전체(116b2)를 갖는 도전체(116b), 및 도전체(116c1) 및 도전체(116c2)를 갖는 도전체(116c)를 형성한다. 이와 같이 도전체(116a), 도전체(116b), 및 도전체(116c)를 동일 공정을 거쳐 형성함으로써 공정을 단축할 수 있다. 즉, 반도체 장치의 생산성을 향상시킬 수 있다.
다음에, 절연체(128)를 성막한다(도 12 참조).
상술한 바와 같이 하여 트랜지스터(150) 및 용량 소자(160)를 갖는 반도체 장치를 제작할 수 있다.
<반도체 장치의 변형예>
또한, 도 1 등에서는 트랜지스터(150)의 반도체(106)가 채널 형성 영역으로서 기능하는 영역과, 소스 영역 및 드레인 영역으로서 기능하는 영역을 갖는 영역(107a) 및 영역(107b)을 갖는 구조에 대하여 설명하지만, 본 발명의 일 형태에 따른 반도체 장치는 이 구조에 한정되지 않는다. 예를 들어, 도 13에 도시된 바와 같이, 반도체(106)의 영역(107a)과 영역(107b) 내측에 영역(107c), 영역(107d), 영역(107e), 및 영역(107f)을 갖는 구조이어도 좋다.
또한, 영역(107c)은 영역(107a)과 인접되는 영역을 갖는다. 또한, 영역(107c)은 절연체(112)와 중첩되고 도전체(114a)와 중첩되지 않는 영역을 갖는다. 영역(107d)은 영역(107b)과 인접되는 영역을 갖는다. 또한, 영역(107d)은 절연체(112)와 중첩되고 도전체(114a)와 중첩되지 않는 영역을 갖는다. 영역(107e)은 영역(107c)과 인접되는 영역을 갖는다. 또한, 영역(107e)은 도전체(114a)와 중첩되고 도전체(114b)와 중첩되지 않는 영역을 갖는다. 영역(107f)은 영역(107d)과 인접되는 영역을 갖는다. 또한, 영역(107f)은 도전체(114a)와 중첩되고 도전체(114b)와 중첩되지 않는 영역을 갖는다.
영역(107c)은 예를 들어, LDD(Lightly Doped Drain) 영역으로서 기능하는 영역을 가져도 좋다. LDD 영역은 소스 영역 또는 드레인 영역보다 캐리어 밀도 또는/및 불순물 농도가 낮은 영역이며, 채널 형성 영역보다 캐리어 밀도 또는/및 불순물 농도가 높은 영역을 갖는다. 또는, 영역(107c)은 예를 들어, 오프셋 영역으로서 기능하는 영역을 가져도 좋다. 오프셋 영역은 채널 형성 영역과 같은 정도의 캐리어 밀도 또는/및 불순물 농도의 영역을 갖는다.
영역(107d)은 예를 들어, LDD 영역으로서 기능하는 영역을 가져도 좋다. 또한, 영역(107d)은 예를 들어, 오프셋 영역으로서 기능하는 영역을 가져도 좋다. 영역(107e)은 예를 들어, LDD 영역으로서 기능하는 영역을 가져도 좋다. 또한, 영역(107e)은 예를 들어, 오프셋 영역으로서 기능하는 영역을 가져도 좋다. 영역(107f)은 예를 들어, LDD 영역으로서 기능하는 영역을 가져도 좋다. 또한, 영역(107f)은 예를 들어, 오프셋 영역으로서 기능하는 영역을 가져도 좋다. 또한, 반도체(106)에서는 영역(107e) 또는/및 영역(107f)과, 도전체(114a)가 서로 중첩되는 영역을 오버랩 영역이라고 한다.
영역(107c), 영역(107d), 영역(107e), 영역(107f) 중 적어도 하나가 LDD 영역으로서 기능하는 영역 또는/및 오프셋 영역으로서 기능하는 영역을 가짐으로써, 트랜지스터의 드레인 전계의 집중에 기인하는 열화를 저감할 수 있다. 즉, 신뢰성이 높은 반도체 장치로 할 수 있다.
예를 들어, 영역(107c) 및 영역(107d)이 LDD 영역으로서 기능하는 영역을 갖고, 영역(107e) 및 영역(107f)이 오프셋 영역으로서 기능하는 영역을 가지면, 특히 트랜지스터의 드레인 전계의 집중에 기인하는 열화를 저감할 수 있어 바람직한 경우가 있다.
또한, LDD 영역으로서 기능하는 영역은 각각 채널 길이 방향으로의 길이가 소스 영역과 드레인 영역 사이의 거리의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만인 영역을 갖는 것이 바람직하다. 또는, 오버랩 영역은 각각 채널 길이 방향으로의 길이가 소스 영역과 드레인 영역 사이의 거리의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만인 영역을 갖는 것이 바람직하다. 또는, 오프셋 영역으로서 기능하는 영역은 각각 채널 길이 방향으로의 길이가 소스 영역과 드레인 영역 사이의 거리의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만인 영역을 갖는 것이 바람직하다.
또한, 도 1 등에서는 트랜지스터(150)의 채널 형성 영역으로서 기능하는 영역을 갖는 반도체(106)가 반도체(106a) 및 반도체(106b)의 2층을 갖는 구조에 대하여 설명하지만, 본 발명의 일 형태에 따른 반도체 장치는 이 구조에 한정되지 않는다. 예를 들어, 도 14에 도시된 바와 같이, 반도체(106)가 반도체(106a), 반도체(106b), 및 반도체(106c)의 3층을 갖는 구조이어도 좋다. 이 경우, 영역(107a)은 영역(107a1), 영역(107a2), 및 영역(107a3)을 갖는 구조이다. 또한, 영역(107b)은 영역(107b1), 영역(107b2), 및 영역(107b3)을 갖는 구조이다. 또한, 도 15에 도시된 바와 같이, 반도체(106)가 단층 구조이어도 좋다. 이 경우, 영역(107a)은 단층 구조이고, 영역(107b)은 단층 구조이다.
또한, 도 1 등에서는 트랜지스터(150)의 게이트 절연체로서 기능하는 영역을 갖는 절연체(112)의 단부의 단면이 원호 형상인 영역을 갖는 구조에 대하여 설명하지만, 본 발명의 일 형태에 따른 반도체 장치는 이 구조에 한정되지 않는다. 예를 들어, 도 16에 도시된 바와 같이 절연체(112)의 단부의 단면이 원호 형상인 영역을 갖지 않는 구조이어도 좋다.
또한, 본 발명의 일 형태에 따른 트랜지스터(150)의 절연체(112), 도전체(114a), 도전체(114b) 중 적어도 하나가 테이퍼 각을 갖는 것이 바람직하다. 예를 들어, 절연체(112)는 반도체(106)의 상면과, 절연체(112)의 측면이 이루는 각도 θ1이 90° 미만, 30° 이상 85° 이하, 또는 45° 이상 70° 이하인 단면을 갖는 것이 바람직하다. 또한, 도전체(114a)는 절연체(112)의 상면과 도전체(114a)의 측면이 이루는 각도 θ2가 90° 미만, 10° 이상 85° 이하, 15° 이상 85° 이하, 30° 이상 85° 이하, 또는 45° 이상 70° 이하인 단면을 갖는 것이 바람직하다. 또한, 도전체(114b)는 도전체(114a)의 상면에 실질적으로 평행한 직선과, 도전체(114b)의 측면에 실질적으로 평행한 직선이 이루는 각도 θ3이 90° 미만, 30° 이상 85° 이하, 또는 45° 이상 70° 이하인 단면을 갖는 것이 바람직하다. 또한, 각도 θ1이 각도 θ2보다 작으면, 나중에 형성하는 층 등의 피복성이 향상되므로 바람직하다. 또한, 각도 θ3이 각도 θ2보다 작으면, 나중에 형성하는 층 등의 피복성이 향상되므로 바람직하다.
<배선의 위치 관계>
이하에서는 본 발명의 일 형태에 따른 반도체 장치의 각 배선 간의 접속 등에 대하여 설명한다.
도 17의 (A)는 반도체 장치의 배선 간의 접속의 일례를 도시한 단면도이다. 도 17의 (A)에는 도전체(104a) 또는/및 도전체(104b) 등과 동일한 층을 사용하여 형성된 도전체(104c)와, 도전체(116a), 도전체(116b), 또는/및 도전체(116c) 등과 동일한 층을 사용하여 형성된 도전체(116d)가 전기적으로 접속되는 경우의 접속부를 도시하였다. 구체적으로는, 도전체(104c)는 절연체(102) 및 절연체(112)에 형성된 개구부를 통하여, 도전체(114) 등과 동일한 층을 사용하여 형성된 도전체(115a)와 접촉하는 영역을 갖고, 도전체(116d)는 절연체(108) 및 절연체(118)에 형성된 개구부를 통하여 도전체(115a)와 접촉하는 영역을 가지면 좋다.
또한, 절연체(102) 및 절연체(112)에 형성된 개구부는 동일 공정을 거쳐 형성되어도 좋고, 다른 공정을 거쳐 형성되어도 좋다. 또한, 절연체(108) 및 절연체(118)에 형성된 개구부는 동일 공정을 거쳐 형성되어도 좋고, 다른 공정을 거쳐 형성되어도 좋다. 이들 공정을 트랜지스터(150) 및 용량 소자(160)의 제작과 동시에 수행함으로써, 반도체 장치의 생산성을 향상시킬 수 있는 경우가 있다.
도 17의 (B)는 반도체 장치의 배선 간의 접속의 일례를 도시한 단면도이다. 도 17의 (B)에는 도전체(104a) 또는/및 도전체(104b) 등과 동일한 층을 사용하여 형성된 도전체(104d)와, 도전체(116a), 도전체(116b), 또는/및 도전체(116c) 등과 동일한 층을 사용하여 형성된 도전체(116e)가 전기적으로 접속되는 경우의 접속부를 도시하였다. 구체적으로는, 도전체(104d)는 절연체(108) 및 절연체(118)에 형성된 개구부를 통하여 도전체(116e)와 접촉하는 영역을 가지면 좋다.
또한, 절연체(108) 및 절연체(118)에 형성된 개구부는 동일 공정을 거쳐 형성되어도 좋고, 다른 공정을 거쳐 형성되어도 좋다. 이 공정을 트랜지스터(150) 및 용량 소자(160)의 제작과 동시에 수행함으로써, 반도체 장치의 생산성을 향상시킬 수 있는 경우가 있다.
도 17의 (C)는 반도체 장치의 배선 간의 접속의 일례를 도시한 단면도이다. 도 17의 (C)에는 도전체(104a) 또는/및 도전체(104b) 등과 동일한 층을 사용하여 형성된 도전체(104e)와, 도전체(114) 등과 동일한 층을 사용하여 형성된 도전체(115b)가 전기적으로 접속되는 경우의 접속부를 도시하였다. 구체적으로는, 도전체(104e)는 절연체(102) 및 절연체(112)에 형성된 개구부를 통하여 도전체(115b)와 접촉하는 영역을 가지면 좋다.
또한, 절연체(102) 및 절연체(112)에 형성된 개구부는 동일 공정을 거쳐 형성되어도 좋고, 다른 공정을 거쳐 형성되어도 좋다. 이 공정을 트랜지스터(150) 및 용량 소자(160)의 제작과 동시에 수행함으로써, 반도체 장치의 생산성을 향상시킬 수 있는 경우가 있다.
도 17의 (D)는 반도체 장치의 배선 간의 교차의 일례를 도시한 단면도이다. 도 17의 (D)에는 도전체(104a) 또는/및 도전체(104b) 등과 동일한 층을 사용하여 형성된 도전체(104f)와, 도전체(116a), 도전체(116b), 또는/및 도전체(116c) 등과 동일한 층을 사용하여 형성된 도전체(116f)가 절연체(102), 절연체(108), 및 절연체(118)를 개재하여 중첩되는 영역을 도시하였다.
또한, 배선 간에 복수 층의 절연체를 가짐으로써, 배선 간의 기생 용량을 저감할 수 있다. 그러므로, 기생 용량에 기인하는 주파수 특성(f특성이라고도 함)의 저하를 억제할 수 있기 때문에, 본 발명의 일 형태에 따른 반도체 장치는 f특성이 양호한 것을 알 수 있다.
<산화물 반도체>
이하에서는 반도체(106), 반도체(106a), 반도체(106b), 반도체(106c) 등에 사용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 예를 들어, 인듐을 함유한 산화물이다. 산화물 반도체는 예를 들어, 인듐을 함유하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M로서 사용할 수 있는 원소로서는 상술한 것 외에 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등을 들 수 있다. 다만, 원소 M으로서 상술한 원소를 복수로 조합할 수 있는 경우가 있다. 원소 M은 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는 아연을 함유하는 것이 바람직하다. 산화물 반도체는 아연을 함유하면 결정화하기 쉬워지는 경우가 있다.
다만, 산화물 반도체는 인듐을 함유하는 산화물 반도체에 한정되지 않는다. 산화물 반도체는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등 인듐을 함유하지 않고 아연을 함유하는 산화물 반도체, 갈륨을 함유하는 산화물 반도체, 주석을 함유하는 산화물 반도체 등이어도 좋다.
산화물 반도체로서는 예를 들어, 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
트랜지스터의 온 전류는 전자의 이동을 저해하는 요인을 저감할수록 높일 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 전자가 효율적으로 이동하는 것으로 추정된다. 전자의 이동은 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높이기 위해서는 예를 들어, 산화물 반도체의 상면 또는 하면의 1μm×1μm의 범위에서의 제곱 평균 제곱근(RMS: Root Mean Square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균 면 거칠기(Ra라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 시스템 SPA-500(SII Nano Technology Inc. 제조) 등을 이용하여 측정할 수 있다.
또한, 산화물 반도체에 구리가 혼입되면, 전자 트랩이 생성되는 경우가 있다. 전자 트랩은 트랜지스터의 문턱 전압을 양의 방향으로 변동시키는 경우가 있다. 따라서, 산화물 반도체의 표면 또는 내부에서의 구리 농도는 낮을수록 바람직하다. 예를 들어, 산화물 반도체는 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하인 영역을 갖는 것이 바람직하다.
<산화물 반도체의 구조>
이하에서 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 및 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않거나, 등방적이며 비균질 구조를 갖지 않는 것 등이 알려져 있다. 바꿔 말하면, 결합 각도에 유연성이 있고 단거리 질서성을 갖는 한편, 장거리 질서성을 갖지 않는 구조라고 할 수도 있다.
거꾸로 말하면, 본질적으로 안정된 산화물 반도체는 완전한 비정질(completely amorphous) 산화물 반도체라고 할 수 없다는 것이다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체는 완전한 비정질 산화물 반도체라고 할 수 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 갖고 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 34의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 이용하였다. 특히 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd. 제조) 등에 의하여 얻을 수 있다.
도 34의 (B)는 도 34의 (A) 중 영역 (1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 34의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 배열을 가지고, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
도 34의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 34의 (C)에서는 특징적인 원자 배열을 보조선으로 나타내었다. 도 34의 (B) 및 (C)로부터, 하나의 펠릿의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿들 사이의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도임을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 34의 (D) 참조). 도 34의 (C)에서 관찰된 펠릿들 사이에 기울기가 생긴 부분은 도 34의 (D) 중 영역(5161)에 상당한다.
또한, 도 35의 (A)는 시료 면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 35의 (B), 도 35의 (C), 및 도 35의 (D)는 각각 도 35의 (A) 중 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 35의 (B)~(D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여, InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 도 36의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 기인하기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. 더 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석을 수행하면, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 기인한다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고 시료 면의 법선 벡터를 축(φ축)으로 시료를 회전시키면서 분석(φ 스캔)을 수행하여도 도 36의 (B)와 같이 명확한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, 도 36의 (C)와 같이 (110)면과 등가인 결정면에 기인하는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것이 확인된다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사시키면, 도 49의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 알 수 있다. 한편, 도 49의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 49의 (B)를 보면 알 수 있듯이 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 49의 (B) 중 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 49의 (B) 중 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이 CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하될 수 있기 때문에, 거꾸로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예를 들어 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상인) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS는 예를 들어, 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 포함되는 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS와 a-like OS나 비정질 산화물 반도체를 구별하지 못하는 경우가 있다. 예를 들어, 펠릿보다 큰 직경을 갖는 X선을 이용하여 out-of-plane법에 의하여 nc-OS를 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔을 이용하여 관찰한 nc-OS의 전자 회절 패턴에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 펠릿보다 작은 전자 빔을 이용하여 관찰한 nc-OS의 나노빔 전자 회절 패턴에는 스폿이 관측된다. 또한, nc-OS의 나노빔 전자 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역에 복수의 스폿이 관측되는 경우도 있다.
이와 같이 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS의 고분해능 TEM 이미지에서는 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지를 관찰하면, 결정부가 명확히 확인되는 영역과, 결정부가 확인되지 않는 영역이 있다.
a-like OS는 공동을 가지므로 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 이들 시료로서는 모두 In-Ga-Zn 산화물을 사용한다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 아래와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 50은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 것이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 50으로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 50 중 (1)로 표시된 바와 같이, TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기로 성장하는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 50 중 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
이와 같이 산화물 반도체는 다양한 구조를 가지며 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
<성막 모델>
이하에서 CAAC-OS 및 nc-OS의 성막 모델에 대하여 설명한다.
도 39의 (A)는 스퍼터링법에 의하여 CAAC-OS가 성막되는 모양을 도시한 성막실 내의 모식도이다.
백킹(backing) 플레이트에 타깃(230)이 접착된다. 백킹 플레이트를 개재하여 타깃(230)과 대향하는 위치에는 복수의 자석(magnet)이 배치된다. 상기 복수의 자석에 의하여 타깃(230) 위에 자기장이 발생된다. 자석의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 한다.
타깃(230)은 다결정 구조를 가지고, 어느 결정립에는 벽개면(劈開面)이 포함된다. 또한, 벽개면에 대해서는 이후에 자세히 설명한다.
기판(220)은 타깃(230)과 대향하도록 배치되며 그 거리 d(타깃-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내의 대부분은 성막 가스(예를 들어, 산소, 아르곤, 또는 50vol% 이상의 비율로 산소를 함유한 혼합 가스)로 충전되고, 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(230)에 일정 이상의 전압을 인가하면 방전이 시작되어 플라즈마가 확인된다. 또한, 타깃(230) 위의 자기장에 의하여 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써, 이온(201)이 발생된다. 이온(201)은 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(201)은 전계에 의하여 타깃(230) 측에 가속되어, 타깃(230)과 충돌한다. 이 때, 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(200a) 및 펠릿(200b)이 벽개면으로부터 박리되어 튀어나간다. 또한, 펠릿(200a) 및 펠릿(200b)은 이온(201) 충돌의 충격에 의하여 구조에 스트레인이 발생되는 경우가 있다.
펠릿(200a)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(200b)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(200a) 및 펠릿(200b) 등의 평판 형상 또는 펠릿 형상의 스퍼터링 입자를 총칭하여 펠릿(200)이라고 한다. 펠릿(200)의 평면의 형상은 삼각형, 육각형에 한정되지 않는다. 예를 들어, 2개 이상 6개 이하의 삼각형이 결합된 형상인 경우가 있다. 그 일례로서, 삼각형(예를 들어, 정삼각형) 2개가 결합된 사각형(예를 들어, 능형)인 경우도 있다.
펠릿(200)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하지만, 펠릿(200)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상보다 두께가 얇은 펠릿 형상인 것이 바람직하다.
펠릿(200)은 플라즈마를 통과할 때, 전하를 받음으로써 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(200)은 측면에 산소 원자를 갖고, 이 산소 원자가 음으로 대전될 가능성이 있다. 예를 들어, 펠릿(200a)이 그 측면에 음으로 대전된 산소 원자를 갖는 예를 도 41에 도시하였다. 이와 같이 측면이 같은 극성의 전하로 대전됨으로써, 전하들이 서로 반발하여 평판 형상을 유지할 수 있게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합된 산소 원자가 음으로 대전될 가능성이 있다.
도 39의 (A)에 도시된 바와 같이, 예를 들어 펠릿(200)은 플라즈마 내를 연처럼 비상하여 기판(220)까지 팔랑팔랑 날아올라간다. 펠릿(200)은 전하로 대전되어 있기 때문에, 다른 펠릿(200)이 이미 퇴적된 영역에 가까워지면, 척력이 발생된다. 여기서, 기판(220)의 상면에서는 기판(220)의 상면에 평행한 방향의 자기장이 발생된다. 또한, 기판(220)과 타깃(230) 사이에는 전위차가 주어지기 때문에, 기판(220)으로부터 타깃(230)을 향하는 방향으로 전류가 흐른다. 따라서, 펠릿(200)은 기판(220)의 상면에서 자기장 및 전류의 작용에 의하여 힘(로런츠 힘)을 받는다(도 42 참조). 이것은 플레밍의 왼손 법칙에 따라 설명할 수 있다. 또한, 펠릿(200)에 가해지는 힘을 크게 하기 위해서는, 기판(220)의 상면에서, 기판(220)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 좋다. 또는, 기판(220)의 상면에서 기판(220)의 상면에 평행한 방향의 자기장이, 기판(220)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 좋다.
또한, 기판(220)은 가열되어 있으며 펠릿(200)과 기판(220) 사이에서 마찰 등에 의한 저항이 작은 상태가 되어 있다. 이로써, 도 43의 (A)에 도시된 바와 같이 펠릿(200)은 기판(220)의 상면을 미끄러지듯이 이동한다. 펠릿(200)의 이동은 평판면이 기판(220)을 향한 상태에서 일어난다. 이 후, 도 43의 (B)에 도시된 바와 같이, 이미 퇴적된 다른 펠릿(200)의 측면까지 도달되면, 측면들이 서로 결합된다. 이 때, 펠릿(200)의 측면에 있는 산소 원자가 이탈된다. 이탈된 산소 원자가 CAAC-OS 내의 산소 결손을 보전하는 경우가 있으므로, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한, 펠릿(200)은 기판(220) 위에서 가열됨으로써 원자가 재배열되어 이온(201) 충돌에 의하여 발생된 구조의 스트레인이 완화된다. 스트레인이 완화된 펠릿(200)은 실질적으로 단결정이 된다. 펠릿(200)이 실질적으로 단결정이 됨으로써, 펠릿(200)들이 서로 결합된 후에 가열되더라도 펠릿(200) 자체의 신축은 거의 일어날 수가 없다. 따라서, 펠릿(200)들 사이의 틈이 넓어짐으로써 결정 입계 등의 결함을 형성하는 일이 없어, 크레바스가 생기지 않는다. 또한, 틈에는 신축성이 있는 금속 원자 등이 채워져 있어, 방향이 어긋난 펠릿(200)끼리의 측면을 고속도로와 같이 연결하고 있다고 생각된다.
상술한 모델과 같이 펠릿(200)이 기판(220) 위에 퇴적되는 것으로 생각된다. 따라서, 에피택셜 성장과 달리 피형성면이 결정 구조를 갖지 않는 경우에도 CAAC-OS를 성막할 수 있다. 예를 들어, 기판(220)의 상면(피형성면)의 구조가 비정질 구조인 경우에도 CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는 평탄한 면뿐만 아니라, 피형성면인 기판(220)의 상면에 요철이 있는 경우에도 그 형상을 따라 펠릿(200)이 배열되는 것을 알 수 있다. 예를 들어, 기판(220)의 상면이 원자 수준으로 평탄한 경우, 펠릿(200)은 a-b면에 평행한 평면인 평판면이 하방을 향하도록 배열되기 때문에, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 쌓임으로써, CAAC-OS를 얻을 수 있다(도 39의 (B) 참조).
또한, 기판(220)의 상면이 요철을 갖는 경우에도 CAAC-OS는 펠릿(200)이 기판의 요철을 따라 배열된 층이 n단(n은 자연수) 쌓인 구조가 된다. 기판(220)이 요철을 갖기 때문에, CAAC-OS는 펠릿(200)들 사이에 틈이 생기기 쉬운 경우가 있다. 다만, 펠릿(200)들 사이에서 분자간 힘이 생기기 때문에, 기판에 요철이 있어도 펠릿(200)들은 펠릿들 사이의 틈이 가능한 한 작게 되도록 배열된다. 따라서, 기판에 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다(도 39의 (C) 참조).
따라서, CAAC-OS는 레이저 결정화가 불필요하여, 대면적 유리 기판 등에도 균일하게 성막할 수 있다.
이와 같은 모델에 따라 CAAC-OS가 성막되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상인 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상인 경우, 기판(220)을 향하는 면이 일정하게 되지 않아, 두께나 결정의 배향이 균일하게 되지 않는 경우가 있다.
상술한 성막 모델에 따르면, 비정질 구조를 갖는 피형성면 위에도 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
또한, CAAC-OS는 펠릿(200)뿐만 아니라 산화 아연 입자를 갖는 성막 모델을 이용하여도 설명할 수 있다.
산화 아연 입자는 펠릿(200)보다 질량이 작으므로 먼저 기판(220)에 도달된다. 기판(220)의 상면에서, 산화 아연 입자가 수평 방향으로 우선적으로 결정 성장함으로써 얇은 산화 아연층이 형성된다. 이 산화 아연층은 c축 배향성을 갖는다. 또한, 상기 산화 아연층의 결정의 c축은 기판(220)의 법선 벡터에 평행한 방향을 향한다. 상기 산화 아연층은 CAAC-OS를 성장시키기 위한 시드층의 역할을 하기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 또한, 이 산화 아연층은 두께가 0.1nm 이상 5nm 이하, 대부분이 1nm 이상 3nm 이하이다. 이 산화 아연층은 충분히 얇기 때문에 결정 입계가 거의 확인되지 않는다.
따라서, 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학량론적 조성보다 높은 비율로 아연을 함유하는 타깃을 사용하는 것이 바람직하다.
마찬가지로 nc-OS는 도 40의 성막 모델에 의하여 이해할 수 있다. 또한, 도 40과 도 39의 (A)의 차이는 기판(220)을 가열하는지 여부뿐이다.
따라서, 기판(220)은 가열되지 않고, 펠릿(200)과 기판(220) 사이에서 마찰 등에 의한 저항이 큰 상태가 되어 있다. 이로써, 펠릿(200)은 기판(220)의 상면을 미끄러지듯이 이동할 수 없기 때문에, 불규칙하게 내려 쌓임으로써 nc-OS를 얻을 수 있다.
<벽개면>
이하에서, CAAC-OS의 성막 모델의 설명에 기재된 타깃의 벽개면에 대하여 설명한다.
먼저, 타깃의 벽개면에 대하여 도 44를 사용하여 설명한다. 도 44에 InGaZnO4의 결정 구조를 도시하였다. 또한, 도 44의 (A)는 c축을 상향으로 하며 b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다. 또한, 도 44의 (B)는 c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다.
InGaZnO4의 결정의 각 결정면에서의 벽개에 필요한 에너지를, 제 1 원리 계산에 의하여 산출한다. 또한, 계산에는 의사 퍼텐셜과, 평면파 기저를 이용한 밀도 범함수 프로그램(CASTEP)을 이용한다. 또한, 의사 퍼텐셜로서는 울트라 소프트형 의사 퍼텐셜을 사용한다. 또한, 범함수로서는 GGA PBE를 사용한다. 또한, 컷오프에너지는 400eV로 한다.
초기 상태에서의 구조의 에너지는 셀 사이즈를 포함한 구조 최적화를 수행한 후에 도출한다. 또한, 각 면에서의 벽개 후의 구조의 에너지는 셀 사이즈를 고정한 상태에서 원자 배치의 구조 최적화를 수행한 후에 도출한다.
도 44에 도시한 InGaZnO4의 결정 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 제 4 면 중 어느 하나에서 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행한다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이고, (001)면(또는 a-b면)에 평행한 결정면이다(도 44의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행한 결정면이다(도 44의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 44의 (B) 참조). 제 4 면은 (100)면(또는 b-c면)에 평행한 결정면이다(도 44의 (B) 참조).
상술한 바와 같은 조건으로 각 면에서 벽개한 후의 구조의 에너지를 산출한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지의 차이를 벽개면의 면적으로 나눔으로써, 각 면에서의 벽개 용이성의 척도인 벽개 에너지를 산출한다. 또한, 구조의 에너지란, 구조에 포함되는 원자와 전자에 대하여, 전자의 운동 에너지와, 원자들 사이, 원자와 전자 사이, 및 전자들 사이의 상호 작용을 고려하여 얻어지는 에너지를 말한다.
계산에 의하여, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 제 4 면의 벽개 에너지는 2.12J/m2인 것을 알았다(아래 표 참조).
(표 1)
이 계산에 따르면, 도 44에 도시한 InGaZnO4의 결정 구조에 있어서, 제 2 면에서의 벽개 에너지가 가장 낮다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개하기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에서, 벽개면이라고 기재되는 경우에는 가장 벽개하기 쉬운 면인 제 2 면을 뜻한다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면이 벽개면이기 때문에, 도 44의 (A)에 도시한 InGaZnO4의 결정은 2개의 제 2 면과 등가의 면에서 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개한 웨이퍼 형상의 유닛(우리는 이것을 펠릿이라고 함)이 최소 단위로 튀어나온다고 생각된다. 이 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층으로 이루어진다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 a-b면)에 평행한 결정면)보다 제 3 면((110)면에 평행한 결정면), 제 4 면((100)면(또는 b-c면)에 평행한 결정면)의 벽개 에너지가 낮기 때문에, 펠릿의 평면 형상은 삼각 형 또는 육각형이 많은 것이 시사된다.
다음에, 고전 분자 동력학 계산에 의하여, 타깃으로서 호몰로거스(homologous) 구조를 갖는 InGaZnO4의 결정을 가정하고, 이 타깃을 아르곤(Ar) 또는 산소(O)를 사용하여 스퍼터링한 경우의 벽개면에 대하여 평가한다. 계산에 사용한 InGaZnO4의 결정(2688원자)의 단면 구조를 도 45의 (A)에, 상면 구조를 도 45의 (B)에 도시하였다. 또한, 도 45의 (A)에 도시한 고정층은 위치가 변동되지 않도록 원자의 배치를 고정한 층이다. 또한, 도 45의 (A)에 도시된 온도 제어층은 상시적으로 일정한 온도(300K)로 한 층이다.
고전 분자 동력학 계산에는, Materials Explorer5.0(후지쯔 주식회사 제조)를 이용한다. 또한, 초기 온도를 300K, 셀 사이즈를 일정, 시간 간격 폭을 0.01펨토초, 스텝 수를 1000만번으로 한다. 계산에서는 상기 조건 하에서 원자에 300eV의 에너지를 주어, InGaZnO4의 결정의 a-b면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 46의 (A)는 도 45에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤을 입사하고 나서 99.9피코초(psec) 후의 원자 배열을 도시한 것이다. 또한, 도 46의 (B)는 셀에 산소가 입사되고 나서 99.9피코초 후의 원자 배열을 도시한 것이다. 또한, 도 46은 도 45의 (A)에 도시한 고정층의 일부를 생략하여 도시한 것이다.
도 46의 (A)로부터, 아르곤이 셀에 입사되고 나서 99.9피코초 경과하는 동안에 도 44의 (A)에 도시한 제 2 면에 대응하는 벽개면으로부터 균열이 발생한다. 따라서, InGaZnO4의 결정에 아르곤이 충돌한 경우, 최상면을 제 2 면(0번째)으로 하면, 제 2 면(2번째)에 큰 균열이 발생하는 것을 알 수 있다.
한편, 도 46의 (B)로부터, 산소가 셀에 입사되고 나서 99.9피코초 경과하는 동안에, 도 44의 (A)에 도시한 제 2 면에 대응하는 벽개면으로부터 균열이 발생하는 것을 알 수 있다. 다만, 산소가 충돌한 경우에는 InGaZnO4의 결정의 제 2 면(1번째)에 큰 균열이 발생하는 것을 알 수 있다.
따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제 2 면을 따라 벽개하고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 이 때, 아르곤을 충돌시킨 경우보다 산소를 충돌시킨 경우에 펠릿의 크기가 더 작은 것을 알 수 있다.
또한, 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은 손상으로 인하여 발생한 결함에 산소를 반응시킴으로써 수복(修復)할 수 있는 경우가 있다.
그러므로, 충돌시키는 원자에 따라 펠릿의 크기가 달라지는 것에 대하여 조사한다.
도 47의 (A)는 도 45에 도시한 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사된 후, 0피코초부터 0.3피코초까지의 각 원자의 궤적을 도시한 것이다. 따라서, 도 47의 (A)는 도 45와 도 46의 (A) 사이의 기간에 대응한다.
도 47의 (A)로부터, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 이 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌하고, 그 후에 이 아연이 제 6 층(Ga-Zn-O층)의 근방까지 도달되는 것을 알 수 있다. 또한, 갈륨과 충돌한 아르곤은 밖으로 튀어나간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 아르곤을 충돌시킨 경우, 도 45의 (A)에서의 제 2 면(2번째)에 균열이 발생한다고 생각된다.
또한, 도 47의 (B)는 도 45에 도시된 InGaZnO4의 결정을 갖는 셀에 산소가 입사된 후, 0피코초부터 0.3피코초까지의 각 원자의 궤적을 도시한 것이다. 따라서, 도 47의 (B)는 도 45와 도 46의 (A) 사이의 기간에 대응한다.
한편, 도 47의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 이 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌하고, 그 후에 이 아연이 제 5 층(In-O층)까지 도달되지 않는 것을 알 수 있다. 또한, 갈륨과 충돌한 산소는 밖으로 튀어나간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시킨 경우, 도 45의 (A)에서 제 2 면(1번째)에 균열이 발생한다고 생각된다.
이러한 계산으로부터도, InGaZnO4의 결정은 원자(이온)가 충돌한 경우에 벽개면으로부터 박리되는 것이 시사된다.
또한, 균열의 깊이의 차이를 보존 법칙의 관점에서 검토한다. 에너지 보존 법칙 및 운동량 보존 법칙은 수학식 1 및 수학식 2와 같이 표시될 수 있다. 여기서 E는 충돌 전의 아르곤 또는 산소가 갖는 에너지(300eV), mA는 아르곤 또는 산소의 질량, vA는 충돌 전의 아르곤 또는 산소의 속도, v'A는 충돌 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌 전의 갈륨의 속도, v'Ga는 충돌 후의 갈륨의 속도이다.
(수학식 1)
Figure pat00002
(수학식 2)
Figure pat00003
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 수학식 3과 같이 표시될 수 있다.
(수학식 3)
Figure pat00004
수학식 1, 수학식 2, 및 수학식 3으로부터, vGa를 0으로 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v'Ga는 수학식 4와 같이 표시될 수 있다.
(수학식 4)
Figure pat00005
수학식 4에 있어서, mA에 아르곤의 질량 또는 산소의 질량을 대입하여, 각 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소가 충돌 전에 갖는 에너지가 동일하면, 산소가 충돌한 경우보다 아르곤이 충돌한 경우에 1.24배 갈륨의 속도가 빠른 것을 알 수 있다. 따라서, 갈륨이 갖는 에너지도 산소가 충돌한 경우보다 아르곤이 충돌한 경우에 속도의 제곱만큼 높다.
산소를 충돌시킨 경우보다 아르곤을 충돌시킨 경우에 충돌 후의 갈륨의 속도(에너지)가 높은 것을 알 수 있다. 따라서, 아르곤을 충돌시킨 경우에 산소를 충돌시킨 경우보다 깊은 위치에 균열이 발생한 것으로 생각된다.
이 계산에 의하여, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터링하면, 벽개면으로부터 박리되어 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않는 타깃의 다른 구조의 영역을 스퍼터링하여도 펠릿이 형성되지 않고, 펠릿보다 미세한 원자 수준의 크기의 스퍼터링 입자가 형성된다. 이 스퍼터링 입자는 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 통하여 배기된다고 생각된다. 따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터링한 경우, 다양한 크기나 형상의 입자가 기판까지 비상하여 퇴적함으로써 성막되는 모델은 생각하기 어렵다. 스퍼터링된 펠릿이 퇴적되어 CAAC-OS를 성막하는 도 39의 (A) 등에 도시된 모델이 이치에 맞는다.
이와 같이 하여 성막된 CAAC-OS의 밀도는 단결정 산화물 반도체와 같은 정도의 밀도를 갖는다. 예를 들어, InGaZnO4의 호몰로거스 구조를 갖는 단결정 산화물 반도체의 밀도는 6.36g/cm3인 한편, 같은 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/cm3 정도이다.
도 48은 스퍼터링법으로 성막한 CAAC-OS인 In-Ga-Zn 산화물(도 48의 (A) 참조) 및 그 타깃(도 48의 (B) 참조)의 단면의 원자 배열을 도시한 것이다. 원자 배열의 관찰에는 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM: High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 이용한다. 또한, HAADF-STEM에서 각 원자의 이미지 강도는 원자번호의 제곱에 비례한다. 따라서 Zn(원자번호 30번)과 Ga(원자번호 31번)는 원자번호가 가깝기 때문에 거의 구별할 수 없다. HAADF-STEM에는 히타치 주사 투과 전자 현미경 HD-2700을 이용한다.
도 48의 (A) 및 (B)를 비교하면, CAAC-OS와 타깃은 둘 다 호몰로거스 구조를 가지며, 각 원자의 배치가 대응하는 것을 알 수 있다. 따라서, 도 39의 (A) 등의 성막 모델로 도시된 바와 같이, 타깃의 결정 구조가 전사됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
<밴드 다이어그램>
이하에서는 상술한 트랜지스터의 임의의 단면의 밴드 다이어그램에 대하여 설명한다.
도 18의 (A)는 본 발명의 일 형태에 따른 트랜지스터(150)의 단면도이다.
도 18의 (A)에 도시된 트랜지스터(150)는 도 1에 대한 설명을 참조하면 좋다.
여기서, 도 18의 (B)는 도 18의 (A)에 도시된 트랜지스터(150)의 채널 형성 영역을 포함하는 A-A' 단면의 밴드 다이어그램을 도시한 것이다. 또한, 반도체(106a)는 반도체(106b)보다 에너지 갭이 약간 작은 것으로 한다. 또한, 절연체(102a), 절연체(102b), 및 절연체(112)는 반도체(106a) 및 반도체(106b)보다 에너지 갭이 충분히 큰 것으로 한다. 또한, 반도체(106a), 반도체(106b), 절연체(102a), 절연체(102b), 및 절연체(112)의 페르미 준위(Ef라고 표기함)는 각 진성 페르미 준위(Ei라고 표기함)의 위치로 한다. 또한, 도전체(104a) 및 도전체(114)의 일함수는 진공 준위와 페르미 준위의 에너지 차이와 같은 것으로 한다.
게이트 전압을 트랜지스터(150)의 문턱 전압 이상으로 한 경우, 반도체(106a)와 반도체(106b) 사이의 전도대 하단의 에너지 차이로 인하여 전자가 반도체(106a)를 우선적으로 흐른다. 즉, 반도체(106a)에 전자가 매립되는 것으로 추정할 수 있다. 또한, 전도대 하단의 에너지를 Ec라고 표기하고, 가전자대 상단의 에너지를 Ev라고 표기한다.
따라서, 본 발명의 일 형태에 따른 트랜지스터(150)는 반도체(106a)에 전자가 매립되는 것에 의하여 계면 산란의 영향이 저감되어 있다. 그러므로, 본 발명의 일 형태에 따른 트랜지스터(150)는 채널 저항이 작다.
도 18의 (C)는 도 18의 (A)에 도시된 트랜지스터(150)의 소스 영역 또는 드레인 영역을 포함하는 B-B' 단면의 밴드 다이어그램을 도시한 것이다. 또한, 영역(107a1), 영역(107b1), 영역(107a2), 및 영역(107b2)은 축퇴 상태가 된다. 또한, 영역(107b1)에서 반도체(106a)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다. 또한, 영역(107b2)에서 반도체(106b)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다. 영역(107a1) 및 영역(107a2)도 마찬가지이다.
이 때, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(116b)와, 영역(107b2)은 에너지 장벽이 충분히 작으므로 오믹 접촉이 된다. 또한, 영역(107b2)과 영역(107b1)은 오믹 접촉이 된다. 마찬가지로, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(116a)와 영역(107a2)은 에너지 장벽이 충분히 작으므로 오믹 접촉이 된다. 또한, 영역(107a2)과 영역(107a1)은 오믹 접촉이 된다. 따라서, 도전체(116a) 및 도전체(116b)와, 반도체(106a) 및 반도체(106b) 사이에서 전자를 신속하게 주고받을 수 있는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 소스 전극 및 드레인 전극과 채널 형성 영역 사이에서 전자를 신속하게 주고받을 수 있으며 채널 저항이 작은 트랜지스터이다. 즉, 우수한 스위칭 특성을 갖는 트랜지스터임을 알 수 있다.
다음에, 도 18의 (B)와 같은 밴드 다이어그램을 갖는 반도체(106a) 및 반도체(106b)에 대하여 설명한다.
예를 들어, 반도체(106a)는 반도체(106b)를 구성하는 산소 이외의 원소 중 하나 또는 복수로 구성되는 산화물 반도체이다. 반도체(106b)를 구성하는 산소 이외의 원소 중 하나 또는 복수로 반도체(106a)가 구성되기 때문에, 반도체(106a)와 반도체(106b) 사이의 계면에서 계면 준위가 형성되기 어렵다.
반도체(106a) 및 반도체(106b)는 적어도 인듐을 함유하는 것이 바람직하다. 또한, 반도체(106a)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 M이 50atomic%보다 높고 In이 50atomic% 미만, 더 바람직하게는 M이 75atomic%보다 높고 In이 25atomic% 미만이다. 또한, 반도체(106b)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In이 25atomic%보다 높고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고 M이 66atomic% 미만이다.
반도체(106b)는 반도체(106a)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체(106b)로서, 반도체(106a)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 도 14에 도시된 바와 같이 반도체(106)가 반도체(106a), 반도체(106b), 반도체(106c)를 포함하는 경우에도 마찬가지로 전자를 매립할 수 있다. 이 경우, 반도체(106c)는 반도체(106a)에 대한 설명을 참조하면 좋다.
상술한 트랜지스터의 구조는 일례이며, 이들을 조합한 것도 본 발명의 일 형태의 범주에 포함된다.
<반도체 장치의 응용예>
이하에서는 본 발명의 일 형태에 따른 반도체 장치의 응용예를 제시한다.
<표시 장치>
이하에서는 본 발명의 일 형태에 따른 표시 장치의 구성예에 대하여 설명한다.
[구성예]
도 19의 (A)는 본 발명의 일 형태에 따른 표시 장치의 상면도이다. 도 19의 (B)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용한 경우의 화소 회로를 도시하였다. 도 19의 (C)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용한 경우의 화소 회로를 도시하였다.
화소에 사용하는 트랜지스터에는 상술한 트랜지스터를 사용할 수 있다. 여기서는 n채널형 트랜지스터를 사용하는 예를 제시한다. 또한, 화소에 사용한 트랜지스터와 동일한 공정을 거쳐 제작된 트랜지스터를 구동 회로에 사용하여도 좋다. 또한, 화소에 사용하는 용량 소자에는 상술한 용량 소자를 사용할 수 있다. 이와 같이, 상술한 트랜지스터 및 용량 소자를 화소나 구동 회로에 사용함으로써, 표시 품위 또는/및 신뢰성이 높은 표시 장치로 할 수 있다.
또한, 화소에 사용하는 트랜지스터와, 구동 회로에 사용하는 트랜지스터의 구조를 다르게 함으로써 표시 장치의 성능을 높일 수 있는 경우가 있다. 예를 들어, 화소에는 s-channel 구조를 갖는 트랜지스터를 사용하고 구동 회로에는 s-channel 구조를 갖지 않는 트랜지스터를 사용하여도 좋다. s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터에 비하여 온 전류가 높고 오프 전류가 낮기 때문에, 높은 온 전류 또는/및 낮은 오프 전류가 요구되는 화소에 사용하는 트랜지스터로서 바람직한 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터와 같은 정도의 온 전류를 얻고자 하는 경우에 점유 면적을 작게 할 수 있는 경우가 있다. 따라서, 화소의 개구율을 향상시킬 수 있는 경우가 있다. 구체적으로는 화소의 개구율을 40% 이상, 바람직하게는 50% 이상, 더 바람직하게는 60% 이상으로 할 수 있는 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 높은 차광성을 갖기 때문에, 화소에 사용하는 트랜지스터의 광에 기인하는 열화를 억제할 수 있는 경우가 있다. 한편, 구동 회로에서는 s-channel 구조를 갖지 않는 트랜지스터를 사용하면 기생 용량을 더 저감할 수 있으므로 바람직하다. 또한, 구동 회로에서는 s-channel 구조를 갖지 않는 트랜지스터를 사용하는 것이 설계의 자유도가 향상되는 경우가 있다.
또한, 예를 들어 구동 회로에는 s-channel 구조를 갖는 트랜지스터를 사용하고, 화소에는 s-channel 구조를 갖지 않는 트랜지스터를 사용하여도 좋다. s-channel 구조를 갖는 트랜지스터는 온 전류가 높고 오프 전류가 낮기 때문에, 높은 온 전류 또는/및 낮은 오프 전류가 요구되는 구동 회로에 사용하는 트랜지스터로서 바람직한 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터와 같은 정도의 온 전류를 얻고자 하는 경우에 점유 면적을 작게 할 수 있는 경우가 있다. 따라서, 구동 회로의 면적을 작게 하여, 표시 장치의 베젤을 좁힐 수 있는 경우가 있다. 구체적으로는, 베젤 폭을 각각 3mm 이하, 바람직하게는 1mm 이하, 더 바람직하게는 0.8mm 이하로 할 수 있는 경우가 있다. 한편, 화소에서는 s-channel 구조를 갖지 않는 트랜지스터를 사용하면 기생 용량을 더 저감할 수 있으므로 바람직한 경우가 있다. 특히 발광 장치에서 화소가 문턱 전압 보정 기능을 갖는 경우, 기생 용량을 저감함으로써 그 효과를 높일 수 있는 경우가 있다.
또한, 예를 들어 화소의 일부에는 s-channel 구조를 갖는 트랜지스터를 사용하고, 화소의 다른 일부에는 s-channel 구조를 갖지 않는 트랜지스터를 사용하여도 좋다. s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터에 비하여 온 전류가 높고 오프 전류가 낮기 때문에, 높은 온 전류 또는/및 낮은 오프 전류가 요구되는 화소의 일부에 사용하는 트랜지스터로서 바람직한 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터와 같은 정도의 온 전류를 얻고자 하는 경우에 점유 면적을 작게 할 수 있는 경우가 있다. 따라서, 화소의 개구율을 향상시킬 수 있는 경우가 있다. 구체적으로는 화소의 개구율을 40% 이상, 바람직하게는 50% 이상, 더 바람직하게는 60% 이상으로 할 수 있는 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 높은 차광성을 갖기 때문에, 화소에 사용하는 트랜지스터의 광에 기인하는 열화를 억제할 수 있는 경우가 있다. 한편, 화소의 다른 일부에서는 s-channel 구조를 갖지 않는 트랜지스터를 사용하는 것이 기생 용량을 더 저감할 수 있어 바람직한 경우가 있다. 특히 발광 장치에서 화소가 문턱 전압 보정 기능을 갖는 경우, 기생 용량을 저감함으로써 그 효과를 높일 수 있는 경우가 있다.
또한, 예를 들어 구동 회로의 일부에는 s-channel 구조를 갖는 트랜지스터를 사용하고, 구동 회로의 다른 일부에는 s-channel 구조를 갖지 않는 트랜지스터를 사용하여도 좋다. s-channel 구조를 갖는 트랜지스터는 온 전류가 높고 오프 전류가 낮기 때문에, 높은 온 전류 또는/및 낮은 오프 전류가 요구되는 구동 회로의 일부에 사용하는 트랜지스터로서 바람직한 경우가 있다. 또한, s-channel 구조를 갖는 트랜지스터는 s-channel 구조를 갖지 않는 트랜지스터와 같은 정도의 온 전류를 얻고자 하는 경우에 점유 면적을 작게 할 수 있는 경우가 있다. 따라서, 구동 회로의 면적을 작게 하여, 표시 장치의 베젤을 좁힐 수 있는 경우가 있다. 구체적으로는, 베젤 폭을 각각 3mm 이하, 바람직하게는 1mm 이하, 더 바람직하게는 0.8mm 이하로 할 수 있는 경우가 있다. 한편, 구동 회로의 다른 일부에서는 s-channel 구조를 갖지 않는 트랜지스터를 사용하는 것이 기생 용량을 더 저감할 수 있어 바람직한 경우가 있다.
액티브 매트릭스 표시 장치의 상면도의 일례를 도 19의 (A)에 도시하였다. 표시 장치의 기판(5000) 위에는 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 신호선 구동 회로(5004)가 배치된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주자선 구동 회로(5003)에 전기적으로 접속된다. 또한, 주사선과 신호선에 의하여 구분되는 영역에는 각각 표시 소자를 구비하는 화소가 배치된다. 또한, 표시 장치의 기판(5000)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 화소부(5001)가 형성되는 기판(5000) 위에 형성된다. 따라서, 구동 회로를 별도로 제작하는 경우에 비하여 표시 장치를 제작하는 비용을 저감할 수 있다. 또한, 구동 회로를 별도로 제작한 경우에는 배선간의 접속 수가 증가된다. 따라서, 기판(5000) 위에 구동 회로도 제공함으로써, 배선간의 접속 수를 줄일 수 있어, 신뢰성 또는/및 수율의 향상을 도모할 수 있다.
<액정 표시 장치>
또한, 화소의 회로 구성의 일례를 도 19의 (B)에 도시하였다. 여기서는 VA형 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소에 복수의 화소 전극을 구비하는 구성에 적용할 수 있다. 각 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호에 의하여 구동할 수 있도록 구성되어 있다. 이것에 의하여, 멀티 도메인 설계된 화소의 각 화소 전극에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(5016)의 게이트 배선(5012)과 트랜지스터(5017)의 게이트 배선(5013)은 서로 다른 게이트 신호를 인가할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(5014)은 트랜지스터(5016)와 트랜지스터(5017)에서 공통적으로 사용된다. 트랜지스터(5016)와 트랜지스터(5017)로서는 상술한 트랜지스터(150) 등을 적절히 사용할 수 있다. 또한, 용량 소자(5023A) 및 용량 소자(5023B)로서는 상술한 용량 소자(160)를 적절히 사용할 수 있다. 이로써, 표시 품위 또는/및 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)에 전기적으로 접속된다. 게이트 배선(5012)과 게이트 배선(5013)에 서로 다른 게이트 신호를 인가하여 트랜지스터(5016)와 트랜지스터(5017)의 동작 타이밍을 다르게 함으로써 액정의 배향을 제어할 수 있다.
또한, 용량 배선(5010)과, 유전체로서 기능하는 게이트 절연체와, 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 용량 전극으로 용량 소자를 형성하여도 좋다.
멀티도메인 구조는 하나의 화소에 제 1 액정 소자(5018)와 제 2 액정 소자(5019)를 구비한다. 제 1 액정 소자(5018)는 제 1 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함하고, 제 2 액정 소자(5019)는 제 2 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 19의 (B)에 도시한 화소 회로에 한정되지 않는다. 예를 들어, 도 19의 (B)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 새로 추가하여도 좋다.
<발광 장치>
도 19의 (C)는 화소의 회로 구성의 다른 일례를 도시한 것이다. 여기서는 유기 EL 소자로 대표되는 발광 소자를 사용한 표시 장치(발광 장치라고도 함)의 화소 구조를 도시하였다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 유기 EL 소자의 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 발광성 유기 화합물을 포함한 층에 각각 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때 발광이 일어난다. 이와 같은 메커니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자라고 한다.
도 19의 (C)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 2개의 n채널형 트랜지스터 및 하나의 용량 소자를 사용하는 예를 도시하였다. 또한, n채널형 트랜지스터에는 상술한 트랜지스터(150) 등을 사용할 수 있다. 또한, 용량 소자에는 상술한 용량 소자(160) 등을 사용할 수 있다. 또한, 상기 화소 회로에는 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(5020)는 스위칭용 트랜지스터(5021), 구동용 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 구비한다. 스위칭용 트랜지스터(5021)는 게이트 전극이 주사선(5026)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(5025)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 구동용 트랜지스터(5022)의 게이트 전극에 접속된다. 구동용 트랜지스터(5022)는 용량 소자(5023)를 통하여 게이트 전극이 전원선(5027)에 접속되고, 제 1 전극이 전원선(5027)에 접속되고, 제 2 전극이 발광 소자(5024)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 상당한다. 공통 전극(5028)은 동일 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭용 트랜지스터(5021) 및 구동용 트랜지스터(5022)로서는 상술한 트랜지스터(150) 등을 사용할 수 있다. 또한, 용량 소자(5023)로서는 상술한 용량 소자(160) 등을 사용할 수 있다. 이로써, 표시 품위 또는/및 신뢰성이 높은 유기 EL 표시 장치로 할 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(5027)에 인가되는 고전원 전위보다 낮은 전위이며, 저전원 전위로서 예를 들어 GND, 0V 등을 설정할 수 있다. 발광 소자(5024)의 순방향 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(5024)에 인가함으로써 발광 소자(5024)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(5024)의 순방향 전압이란, 원하는 휘도로 하기 위한 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(5023)는 구동용 트랜지스터(5022)의 게이트 용량을 대용함으로써 생략할 수 있는 경우가 있다. 구동용 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동용 트랜지스터(5022)에 입력되는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(5022)가 온 또는 오프의 두 가지 상태가 되는 비디오 신호를 구동용 트랜지스터(5022)에 입력한다. 또한, 구동용 트랜지스터(5022)를 선형 영역에서 동작시키기 위하여, 전원선(5027)의 전압보다 높은 전압을 구동용 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 신호선(5025)에는 전원선 전압에 구동용 트랜지스터(5022)의 문턱 전압 Vth를 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동의 경우, 발광 소자(5024)의 순방향 전압에 구동용 트랜지스터(5022)의 문턱 전압(Vth)을 더한 값 이상의 전압을 구동용 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 구동용 트랜지스터(5022)가 포화 영역에서 동작하도록 비디오 신호를 입력함으로써 발광 소자(5024)에 전류를 흘린다. 또한, 구동용 트랜지스터(5022)를 포화 영역에서 동작시키기 위하여, 전원선(5027)의 전위를 구동용 트랜지스터(5022)의 게이트 전위보다 높게 한다. 아날로그 비디오 신호를 사용함으로써, 비디오 신호에 따른 전류를 발광 소자(5024)에 흘려, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 19의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 19의 (C)에 도시한 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
<발광 장치의 변형예 1>
예를 들어, 도 20의 (A)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 3개의 n채널형 트랜지스터 및 하나의 용량 소자를 사용하는 예를 도시하였다.
도 20의 (A)는 화소(5111)의 회로도의 일례이다. 화소(5111)는 트랜지스터(5155), 트랜지스터(5156), 트랜지스터(5157), 용량 소자(5158), 및 발광 소자(5154)를 구비한다.
발광 소자(5154)의 화소 전극은 화소(5111)에 입력되는 화상 신호 Sig에 따라 전위가 제어된다. 또한, 발광 소자(5154)의 휘도는 화소 전극과 공통 전극 사이의 전위차에 의하여 결정된다.
트랜지스터(5156)는 배선 SL과 트랜지스터(5155)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5155)는 소스 및 드레인 중 하나가 발광 소자(5154)의 양극에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나가 배선 VL에 전기적으로 접속된다. 트랜지스터(5157)는 배선 ML과, 트랜지스터(5155)의 소스 및 드레인 중 하나 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5158)의 한 쌍의 전극 중 한쪽은 트랜지스터(5155)의 게이트에 전기적으로 접속되고, 다른 쪽은 발광 소자(5154)의 양극에 전기적으로 접속된다.
또한, 트랜지스터(5156)의 스위칭은 트랜지스터(5156)의 게이트에 전기적으로 접속된 배선 GL의 전위에 따라 수행된다. 트랜지스터(5157)의 스위칭은 트랜지스터(5157)의 게이트에 전기적으로 접속된 배선 GL의 전위에 따라 수행된다.
또한, 트랜지스터(5155), 트랜지스터(5156), 및 트랜지스터(5157) 중 적어도 하나에 상술한 트랜지스터(150) 등을 사용할 수 있다. 용량 소자(5158)로서는 상술한 용량 소자(160) 등을 사용할 수 있다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 아래와 같이 표현할 수 있다.
예를 들어, 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속된다'라고 표현할 수 있다. 또는, 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이와 같은 표현 방법을 이용하여 회로 구성의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 이러한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다.
다음에, 도 20의 (A)에 도시된 화소(5111)의 동작예에 대하여 설명한다.
도 20의 (B)는 도 20의 (A)에 도시된 화소(5111)에 전기적으로 접속된 배선 GL의 전위와, 배선 SL에 인가되는 화상 신호 Sig의 전위의 타이밍 차트를 예시한 것이다. 또한, 도 20의 (B)에 도시된 타이밍 차트는 도 20의 (A)에 도시한 화소(5111)에 포함되는 모든 트랜지스터가 n채널형 트랜지스터인 경우를 예시한 것이다.
우선, 기간 t1에는 배선 GL에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5156) 및 트랜지스터(5157)가 온 상태가 된다. 그리고, 배선 SL에는 화상 신호 Sig의 전위 Vdata가 인가되며, 전위 Vdata는 트랜지스터(5156)를 통하여 트랜지스터(5155)의 게이트에 인가된다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 전위 Vano는 전위 Vcat에 발광 소자(5154)의 문턱 전압 Vthe와 트랜지스터(5155)의 문턱 전압 Vth를 더한 값보다 높게 하는 것이 바람직하다. 배선 VL과 배선 CL 사이에 상기 전위차가 제공됨으로써, 전위 Vdata에 따라 트랜지스터(5155)의 드레인 전류값이 결정된다. 그리고, 상기 드레인 전류가 발광 소자(5154)에 공급됨으로써 발광 소자(5154)의 휘도가 정해진다.
또한, 트랜지스터(5155)가 n채널형 트랜지스터인 경우, 기간 t1에는 배선 ML의 전위가 배선 CL의 전위에 발광 소자(5154)의 문턱 전압 Vthe를 더한 값보다 낮고, 배선 VL의 전위가 배선 ML의 전위에 트랜지스터(5155)의 문턱 전압 Vth를 더한 값보다 높은 것이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(5157)가 온 상태인 경우에도 트랜지스터(5155)의 드레인 전류를 발광 소자(5154)가 아니라 배선 ML에 우선적으로 흘릴 수 있다.
다음에, 기간 t2에는 배선 GL에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5156) 및 트랜지스터(5157)가 오프 상태가 된다. 트랜지스터(5156)가 오프 상태가 됨으로써, 트랜지스터(5155)의 게이트에서 전위 Vdata가 유지된다. 또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 따라서, 발광 소자(5154)에서는 기간 t1에 정해진 휘도에 따라 발광이 일어난다.
다음에, 기간 t3에는 배선 GL에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5156) 및 트랜지스터(5157)가 온 상태가 된다. 또한, 배선 SL에 트랜지스터(5155)의 게이트 전압이 문턱 전압 Vth보다 높게 되는 전위가 인가된다. 또한, 배선 CL에는 전위 Vcat가 인가된다. 그리고, 배선 ML의 전위는 배선 CL의 전위에 발광 소자(5154)의 문턱 전압 Vthe를 더한 값보다 낮게 되고, 배선 VL의 전위는 배선 ML의 전위에 트랜지스터(5155)의 문턱 전압 Vth를 더한 값보다 높게 된다. 이러한 구성으로 함으로써, 트랜지스터(5155)의 드레인 전류를 발광 소자(5154)가 아니라 배선 ML에 우선적으로 흘릴 수 있다.
그리고, 트랜지스터(5155)의 드레인 전류는 배선 ML을 통하여 모니터 회로에 공급된다. 모니터 회로는 배선 ML에 흐르는 드레인 전류를 사용하여, 이 드레인 전류의 값을 데이터로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여, 화소(5111)에 인가되는 화상 신호 Sig의 전위 Vdata의 값을 보정할 수 있다.
또한, 도 20의 (A)에 도시된 화소(5111)를 구비하는 발광 장치에서는 기간 t2의 동작 후에 기간 t3의 동작을 수행하지 않아도 된다. 예를 들어, 화소(5111)에서, 기간 t1~기간 t2의 동작을 복수회 반복한 후에 기간 t3의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5111)에서 기간 t3의 동작을 수행한 후, 최소 계조값인 0에 대응하는 화상 신호를, 이 동작을 수행한 1행의 화소(5111)에 기록함으로써, 발광 소자(5154)를 비발광 상태로 한 후, 다음 행의 화소(5111)에 있어서 기간 t3의 동작을 수행하도록 하여도 좋다.
<발광 장치의 변형예 2>
예를 들어, 도 21의 (A)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 4개의 n채널형 트랜지스터 및 하나의 용량 소자를 사용하는 예를 도시하였다.
도 21의 (A)는 화소(5211)의 회로도의 일례이다. 화소(5211)는 트랜지스터(5215), 트랜지스터(5216), 트랜지스터(5217), 용량 소자(5218), 발광 소자(5214), 및 트랜지스터(5219)를 구비한다.
발광 소자(5214)의 화소 전극은 화소(5211)에 입력되는 화상 신호 Sig에 따라 전위가 제어된다. 또한, 발광 소자(5214)의 휘도는 화소 전극과 공통 전극 사이의 전위차에 의하여 결정된다.
트랜지스터(5219)는 배선 SL과 트랜지스터(5215)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5215)는 소스 및 드레인 중 하나가 발광 소자(5214)의 양극에 접속된다. 트랜지스터(5216)는 배선 VL과 트랜지스터(5215)의 소스 및 드레인 중 다른 하나 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5217)는 배선 ML과, 트랜지스터(5215)의 소스 및 드레인 중 다른 하나 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5218)의 한 쌍의 전극 중 한쪽은 트랜지스터(5215)의 게이트에 접속되고, 다른 쪽은 발광 소자(5214)의 양극에 접속된다.
또한, 트랜지스터(5219)의 스위칭은 트랜지스터(5219)의 게이트에 접속된 배선 GLa의 전위에 따라 수행된다. 트랜지스터(5216)의 스위칭은 트랜지스터(5216)의 게이트에 접속된 배선 GLb의 전위에 따라 수행된다. 트랜지스터(5217)의 스위칭은 트랜지스터(5217)의 게이트에 접속된 배선 GLc의 전위에 따라 수행된다.
또한, 트랜지스터(5215), 트랜지스터(5216), 트랜지스터(5217), 및 트랜지스터(5219) 중 적어도 하나에 상술한 트랜지스터(150) 등을 사용할 수 있다. 용량 소자(5218)로서는 상술한 용량 소자(160) 등을 사용할 수 있다.
다음에, 도 21의 (A)에 도시된 화소(5211)의 외부 보정의 동작예에 대하여 설명한다.
도 21의 (B)는 도 21의 (A)에 도시된 화소(5211)에 접속된 배선 GLa, 배선 GLb, 배선 GLc의 전위와, 배선 SL에 인가되는 화상 신호 Sig의 전위의 타이밍 차트를 예시한 것이다. 또한, 도 21의 (B)에 도시한 타이밍 차트는 도 21의 (A)에 도시한 화소(5211)에 포함되는 모든 트랜지스터가 n채널형 트랜지스터인 경우를 예시한 것이다.
먼저, 기간 t1에는 배선 GLa에 High 레벨 전위가 인가되고, 배선 GLb에 High 레벨 전위가 인가되고, 배선 GLc에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5219) 및 트랜지스터(5216)가 온 상태가 되고 트랜지스터(5217)는 오프 상태가 된다. 그리고, 배선 SL에는 화상 신호 Sig의 전위 Vdata가 인가되고, 전위 Vdata는 트랜지스터(5219)를 통하여 트랜지스터(5215)의 게이트에 인가된다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 전위 Vano는 전위 Vcat에 발광 소자(5214)의 문턱 전압 Vthe를 더한 값보다 높게 하는 것이 바람직하다. 배선 VL의 전위 Vano는 트랜지스터(5216)를 통하여 트랜지스터(5215)의 소스 및 드레인 중 다른 하나에 인가된다. 이로써, 전위 Vdata에 따라 트랜지스터(5215)의 드레인 전류값이 정해진다. 그리고, 이 드레인 전류가 발광 소자(5214)에 공급됨으로써 발광 소자(5214)의 휘도가 정해진다.
다음에, 기간 t2에는 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 High 레벨 전위가 인가되고, 배선 GLc에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5216)가 온 상태가 되고, 트랜지스터(5219) 및 트랜지스터(5217)가 오프 상태가 된다. 트랜지스터(5219)가 오프 상태가 됨으로써 트랜지스터(5215)의 게이트에서 전위 Vdata가 유지된다. 또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 따라서, 발광 소자(5214)에서는 기간 t1에 정해진 휘도가 유지된다.
다음에, 기간 t3에는 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 Low 레벨 전위가 인가되고, 배선 GLc에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5217)가 온 상태가 되고, 트랜지스터(5219) 및 트랜지스터(5216)가 오프 상태가 된다. 또한, 배선 CL에는 전위 Vcat가 인가된다. 그리고, 배선 ML에는 전위 Vano가 인가되며 모니터 회로에도 접속된다.
이러한 동작에 의하여 트랜지스터(5217)를 통하여 트랜지스터(5215)의 드레인 전류가 배선 ML에 공급된다. 또한, 상기 드레인 전류는 배선 ML을 통하여 모니터 회로에도 공급된다. 모니터 회로는 배선 ML에 흐르는 드레인 전류를 사용하여, 이 드레인 전류의 값을 데이터로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여, 화소(5211)에 인가되는 화상 신호 Sig의 전위 Vdata의 값을 보정할 수 있다.
또한, 도 21의 (A)에 도시된 화소(5211)를 구비하는 발광 장치에서는 기간 t2의 동작 후에 기간 t3의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간 t1~기간 t2의 동작을 복수회 반복한 후에 기간 t3의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5211)에서 기간 t3의 동작을 수행한 후, 최소 계조값인 0에 대응하는 화상 신호를, 이 동작을 수행한 1행의 화소(5211)에 기록함으로써, 발광 소자(5214)를 비발광 상태로 한 후, 다음 행의 화소(5211)에서 기간 t3의 동작을 수행하도록 하여도 좋다.
<발광 장치의 변형예 3>
예를 들어, 도 22의 (A)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 5개의 n채널형 트랜지스터 및 하나의 용량 소자를 사용하는 예를 도시하였다.
도 22의 (A)는 화소(5311)의 회로도의 일례이다. 도 22의 (A)에 도시된 화소(5311)는 트랜지스터(5315), 트랜지스터(5316), 트랜지스터(5317), 용량 소자(5318), 발광 소자(5314), 트랜지스터(5319), 및 트랜지스터(5320)를 구비한다.
트랜지스터(5320)는 배선 RL과, 발광 소자(5314)의 양극 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5319)는 배선 SL과, 트랜지스터(5315)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5315)는 소스 및 드레인 중 하나가 발광 소자(5314)의 양극에 접속된다. 트랜지스터(5316)는 배선 VL과 트랜지스터(5315)의 소스 및 드레인 중 다른 하나 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5317)는 배선 ML과, 트랜지스터(5315)의 소스 및 드레인 중 다른 하나 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5318)의 한 쌍의 전극 중 한쪽은 트랜지스터(5315)의 게이트에 접속되고, 다른 쪽은 발광 소자(5314)의 양극에 접속된다.
또한, 트랜지스터(5319)의 스위칭은 트랜지스터(5319)의 게이트에 접속된 배선 GLa의 전위에 따라 수행된다. 트랜지스터(5316)의 스위칭은 트랜지스터(5316)의 게이트에 접속된 배선 GLb의 전위에 따라 수행된다. 트랜지스터(5317)의 스위칭은 트랜지스터(5317)의 게이트에 접속된 배선 GLc의 전위에 따라 수행된다. 트랜지스터(5320)의 스위칭은 트랜지스터(5320)의 게이트에 접속된 배선 GLd의 전위에 따라 수행된다.
또한, 트랜지스터(5315), 트랜지스터(5316), 트랜지스터(5317), 트랜지스터(5319), 및 트랜지스터(5320) 중 적어도 하나에 상술한 트랜지스터(150) 등을 사용할 수 있다. 용량 소자(5318)로서는 상술한 용량 소자(160) 등을 사용할 수 있다.
다음에, 도 22의 (A)에 도시된 화소(5311)의 외부 보정의 동작예에 대하여 설명한다.
도 22의 (B)는 도 22의 (A)에 도시된 화소(5311)에 접속된 배선 GLa, 배선 GLb, 배선 GLc, 배선 GLd의 전위와, 배선 SL에 인가되는 화상 신호 Sig의 전위의 타이밍 차트를 예시한 것이다. 또한, 도 22의 (B)에 도시한 타이밍 차트는 도 22의 (A)에 도시한 화소(5311)에 포함되는 모든 트랜지스터가 n채널형 트랜지스터인 경우를 예시한 것이다.
먼저, 기간 t1에는 배선 GLa에 High 레벨 전위가 인가되고, 배선 GLb에 High 레벨 전위가 인가되고, 배선 GLc에 Low 레벨 전위가 인가되고, 배선 GLd에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5319), 트랜지스터(5316), 및 트랜지스터(5320)가 온 상태가 되고 트랜지스터(5317)는 오프 상태가 된다. 또한, 배선 SL에는 화상 신호 Sig의 전위 Vdata가 인가되고, 전위 Vdata는 트랜지스터(5319)를 통하여 트랜지스터(5315)의 게이트에 인가된다. 이로써, 전위 Vdata에 따라 트랜지스터(5315)의 드레인 전류값이 정해진다. 그리고, 배선 VL에 전위 Vano가 인가되고 배선 RL에 전위 V1이 인가되기 때문에, 상기 드레인 전류는 트랜지스터(5316) 및 트랜지스터(5320)를 통하여 배선 VL과 배선 RL 사이에 흐른다.
전위 Vano는 전위 Vcat에 발광 소자(5314)의 문턱 전압 Vthe를 더한 값보다 높게 하는 것이 바람직하다. 배선 VL의 전위 Vano는 트랜지스터(5316)를 통하여 트랜지스터(5315)의 소스 및 드레인 중 다른 하나에 인가된다. 또한, 배선 RL에 인가된 전위 V1은 트랜지스터(5320)를 통하여 트랜지스터(5315)의 소스 및 드레인 중 하나에 인가된다. 배선 CL에는 전위 Vcat가 인가된다.
또한, 전위 V1은 전위 V0으로부터 트랜지스터(5315)의 문턱 전압 Vth를 뺀 값보다 충분히 낮은 것이 바람직하다. 기간 t1에 전위 V1을, 전위 Vcat에 발광 소자(5314)의 문턱 전압 Vthe를 뺀 값보다 충분히 낮게 할 수 있으므로, 발광 소자(5314)는 발광하지 않는다.
다음에, 기간 t2에는 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 High 레벨 전위가 인가되고, 배선 GLc에 Low 레벨 전위가 인가되고, 배선 GLd에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5316)가 온 상태가 되고, 트랜지스터(5319), 트랜지스터(5317), 및 트랜지스터(5320)가 오프 상태가 된다. 트랜지스터(5319)가 오프 상태가 됨으로써 트랜지스터(5315)의 게이트에서 전위 Vdata가 유지된다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 따라서, 기간 t1에 값이 정해진 트랜지스터(5315)의 드레인 전류는 트랜지스터(5320)가 오프 상태가 됨으로써 발광 소자(5314)에 공급된다. 그리고, 발광 소자(5314)에 상기 드레인 전류가 공급됨으로써, 발광 소자(5314)의 휘도가 정해지고, 그 휘도는 기간 t2에서 유지된다.
다음에, 기간 t3에 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 Low 레벨 전위가 인가되고, 배선 GLc에 High 레벨 전위가 인가되고, 배선 GLd에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5317)가 온 상태가 되고, 트랜지스터(5319), 트랜지스터(5316), 및 트랜지스터(5320)가 오프 상태가 된다. 또한, 배선 CL에는 전위 Vcat가 인가된다. 그리고, 배선 ML에는 전위 Vano가 인가되며 모니터 회로에도 접속된다.
이러한 동작에 의하여 트랜지스터(5317)를 통하여 트랜지스터(5315)의 드레인 전류는 배선 ML에 공급된다. 또한, 상기 드레인 전류는 배선 ML을 통하여 모니터 회로에도 공급된다. 모니터 회로는 배선 ML에 흐르는 드레인 전류를 사용하여, 이 드레인 전류의 값을 데이터로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여, 화소(5311)에 인가되는 화상 신호 Sig의 전위 Vdata의 값을 보정할 수 있다.
또한, 도 22의 (A)에 도시된 화소(5311)를 구비하는 발광 장치에서는 기간 t2의 동작 후에 기간 t3의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간 t1~기간 t2의 동작을 복수회 반복한 후에 기간 t3의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5311)에서 기간 t3의 동작을 수행한 후, 최소 계조값인 0에 대응하는 화상 신호를, 이 동작을 수행한 1행의 화소(5311)에 기록함으로써, 발광 소자(5314)를 비발광 상태로 한 후, 다음 행의 화소(5311)에서 기간 t3의 동작을 수행하도록 하여도 좋다.
또한, 도 22의 (A)에 도시된 화소(5311)에서는 발광 소자(5314)의 열화 등에 의하여, 발광 소자(5314)의 양극과 음극 사이의 저항값에 화소간에서 편차가 있어도, 전위 Vdata를 트랜지스터(5315)의 게이트에 인가할 때, 트랜지스터(5315)의 소스의 전위를 소정의 전위 V1로 설정할 수 있다. 따라서, 화소 사이에서 발광 소자(5314)의 휘도에 편차가 생기는 것을 방지할 수 있다.
<발광 장치의 변형예 4>
예를 들어, 도 23의 (A)는 화소 회로의 일례를 도시한 것이다. 여기서는 하나의 화소에 6개의 n채널형 트랜지스터 및 하나의 용량 소자를 사용하는 예를 도시하였다.
도 23의 (A)는 화소(5411)의 회로도의 일례이다. 화소(5411)는 트랜지스터(5415), 트랜지스터(5416), 트랜지스터(5417), 용량 소자(5418), 발광 소자(5414), 트랜지스터(5440), 트랜지스터(5441), 및 트랜지스터(5442)를 구비한다.
발광 소자(5414)의 화소 전극은 화소(5411)에 입력되는 화상 신호 Sig에 따라 전위가 제어된다. 또한, 발광 소자(5414)의 휘도는 화소 전극과 공통 전극 사이의 전위차에 의하여 정해진다.
트랜지스터(5440)는 배선 SL과 용량 소자(5418)의 한 쌍의 전극 중 한쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5418)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(5415)의 소스 및 드레인 중 하나에 접속된다. 트랜지스터(5416)는 배선 VL1과 트랜지스터(5415)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5441)는 용량 소자(5418)의 한 쌍의 전극 중 한쪽과, 트랜지스터(5415)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5442)는 트랜지스터(5415)의 소스 및 드레인 중 하나와, 발광 소자(5414)의 양극 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5417)는 트랜지스터(5415)의 소스 및 드레인 중 하나와 배선 ML 사이의 도통 상태를 제어하는 기능을 갖는다.
또한, 도 23의 (A)에서는 트랜지스터(5415)의 소스 및 드레인 중 다른 하나는 배선 VL에 접속되어 있다.
또한, 트랜지스터(5440)의 온 또는 오프의 전환은 트랜지스터(5440)의 게이트에 접속된 배선 GLa의 전위에 따라 수행된다. 트랜지스터(5416)의 온 또는 오프의 전환은 트랜지스터(5416)의 게이트에 접속된 배선 GLa의 전위에 따라 수행된다. 트랜지스터(5441)의 온 또는 오프의 전환은 트랜지스터(5441)의 게이트에 접속된 배선 GLb의 전위에 따라 수행된다. 트랜지스터(5442)의 온 또는 오프의 전환은 트랜지스터(5442)의 게이트에 접속된 배선 GLb의 전위에 따라 수행된다. 트랜지스터(5417)의 온 또는 오프의 전환은 트랜지스터(5417)의 게이트에 접속된 배선 GLc의 전위에 따라 수행된다.
도 23의 (B)는 도 23의 (A)에 도시된 화소(5411)에 접속된 배선 GLa, 배선 GLb, 배선 GLc의 전위와, 배선 SL에 인가되는 화상 신호 Sig의 전위의 타이밍 차트를 예시한 것이다. 또한, 도 23의 (B)에 도시한 타이밍 차트는 도 23의 (A)에 도시한 화소(5411)에 포함되는 모든 트랜지스터가 n채널형 트랜지스터인 경우를 예시한 것이다.
먼저, 기간 t1에는 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 High 레벨 전위가 인가되고, 배선 GLc에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5441), 트랜지스터(5442), 및 트랜지스터(5417)가 온 상태가 되고, 트랜지스터(5440) 및 트랜지스터(5416)는 오프 상태가 된다. 트랜지스터(5442) 및 트랜지스터(5417)가 온 상태가 됨으로써, 트랜지스터(5415)의 소스 및 드레인 중 하나 및 용량 소자(5418)의 한 쌍의 전극 중 다른 쪽(노드 A라고 기재함)에 배선 ML의 전위 V0이 인가된다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 전위 Vano는 전위 V0에 발광 소자(5414)의 문턱 전압 Vthe를 더한 값보다 높게 하는 것이 바람직하다. 또한, 전위 V0은 전위 Vcat에 발광 소자(5414)의 문턱 전압 Vthe를 더한 값보다 낮은 것이 바람직하다. 전위 V0을 상기 값으로 설정함으로써, 기간 t1에 발광 소자(5414)에 전류가 흐르는 것을 방지할 수 있다.
다음에, 배선 GLb에 Low 레벨 전위가 인가됨으로써, 트랜지스터(5441) 및 트랜지스터(5442)가 오프 상태가 되어 노드 A는 전위 V0으로 유지된다.
다음에, 기간 t2에는 배선 GLa에 High 레벨 전위가 인가되고, 배선 GLb에 Low 레벨 전위가 인가되고, 배선 GLc에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5440) 및 트랜지스터(5416)가 온 상태가 되고, 트랜지스터(5441), 트랜지스터(5442), 및 트랜지스터(5417)가 오프 상태가 된다.
또한, 기간 t1로부터 기간 t2로 이행할 때, 배선 GLa에 인가하는 전위를 Low 레벨로부터 High 레벨로 전환한 후, 배선 GLc에 인가하는 전위를 High 레벨로부터 Low 레벨로 전환하는 것이 바람직하다. 이러한 동작을 수행함으로써, 배선 GLa에 인가되는 전위의 전환으로 인한 노드 A의 전위 변동을 방지할 수 있다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다. 그리고, 배선 SL에 화상 신호 Sig의 전위 Vdata가 인가되고 배선 VL1에 전위 V1이 인가된다. 전위 V1은 전위 Vcat에 트랜지스터(5415)의 문턱 전압 Vth를 더한 값보다 높고, 전위 Vano에 트랜지스터(5415)의 문턱 전압 Vth를 더한 값보다 낮은 것이 바람직하다.
또한, 도 23의 (A)에 도시된 화소 구성에서는 전위 V1을, 발광 소자(5414)의 문턱 전압 Vthe를 전위 Vcat에 더한 값보다 높게 하더라도, 트랜지스터(5442)가 오프 상태인 한, 발광 소자(5414)는 발광하지 않는다. 그러므로, 전위(V0)로서 설정할 수 있는 값의 폭을 넓힐 수 있고, V1-V0으로서 허용 가능한 값의 폭도 넓힐 수 있다. 따라서, V1-V0의 값의 설정 자유도가 향상되기 때문에, 트랜지스터(5415)의 문턱 전압의 취득에 걸리는 시간을 단축한 경우, 또는 문턱 전압의 취득 기간에 제한이 있는 경우에도 트랜지스터(5415)의 문턱 전압을 정확하게 취득할 수 있다.
상기 동작에 의하여, 노드 A의 전위에 문턱 전압을 더한 값보다 높은 전위 V1이 트랜지스터(5415)의 게이트(노드 B라고 기재함)에 입력되어 트랜지스터(5415)가 온 상태가 된다. 따라서, 트랜지스터(5415)를 통하여 용량 소자(5418)의 전하가 방출되고, 전위 V0였던 노드 A의 전위가 상승되기 시작한다. 그리고, 최종적으로 노드 A의 전위가 V1-Vth로 수렴되고, 트랜지스터(5415)의 게이트 전압이 문턱 전압 Vth로 수렴되면 트랜지스터(5415)가 오프 상태가 된다.
또한, 용량 소자(5418)의 한 쌍의 전극 중 한쪽(노드 C라고 기재함)에는 배선 SL에 인가된 화상 신호 Sig의 전위 Vdata가 트랜지스터(5440)를 통하여 인가된다.
다음에, 기간 t3에는 배선 GLa에 Low 레벨 전위가 인가되고 배선 GLb에 High 레벨 전위가 인가되고 배선 GLc에 Low 레벨 전위가 인가된다. 따라서, 트랜지스터(5441) 및 트랜지스터(5442)가 온 상태가 되어 트랜지스터(5440), 트랜지스터(5416), 및 트랜지스터(5417)가 오프 상태가 된다.
또한, 기간 t2로부터 기간 t3으로 이행할 때, 배선 GLa에 인가하는 전위를 High 레벨로부터 Low 레벨로 전환한 후, 배선 GLb에 인가하는 전위를 Low 레벨로부터 High 레벨로 전환하는 것이 바람직하다. 이러한 구성으로 함으로써, 배선 GLa에 인가되는 전위의 전환으로 인한 노드 A의 전위 변동을 방지할 수 있다.
또한, 배선 VL에는 전위 Vano가 인가되고, 배선 CL에는 전위 Vcat가 인가된다.
상기 동작에 의하여, 노드 B에 전위 Vdata가 인가되기 때문에 트랜지스터(5415)의 게이트 전압이 Vdata-V1+Vth가 된다. 즉, 트랜지스터(5415)의 게이트 전압은 문턱 전압 Vth를 더한 값으로 할 수 있다. 상기 구성에 의하여, 트랜지스터(5415)의 문턱 전압 Vth의 편차를 억제할 수 있다. 따라서, 발광 소자(5414)에 공급하는 전류값의 편차를 억제할 수 있어, 발광 장치의 휘도 불균일을 저감할 수 있다.
또한, 배선 GLb에 인가되는 전위의 변동을 크게 함으로써, 발광 소자(5414)에 공급되는 전류값에 트랜지스터(5442)의 문턱 전압의 편차가 영향을 미치는 것을 방지할 수 있다. 즉, 배선 GLb에 인가하는 High 레벨 전위를 트랜지스터(5442)의 문턱 전압보다 충분히 크게 하고, 배선 GLb에 인가하는 Low 레벨 전위를 트랜지스터(5442)의 문턱 전압보다 충분히 작게 함으로써 트랜지스터(5442)의 온 상태와 오프 상태의 전환을 확실히 수행하고, 트랜지스터(5442)의 문턱 전압의 편차가 발광 소자(5414)의 전류값에 영향을 미치는 것을 방지할 수 있다.
다음에, 기간 t4에는 배선 GLa에 Low 레벨 전위가 인가되고, 배선 GLb에 Low 레벨 전위가 인가되고, 배선 GLc에 High 레벨 전위가 인가된다. 따라서, 트랜지스터(5417)가 온 상태가 되고, 트랜지스터(5416), 트랜지스터(5440), 트랜지스터(5441), 및 트랜지스터(5442)가 오프 상태가 된다.
또한, 배선 VL에는 전위 Vano가 인가되고 배선 ML은 모니터 회로에 접속된다.
상기 동작에 의하여 트랜지스터(5415)의 드레인 전류 Id가 발광 소자(5414)가 아니라 트랜지스터(5417)를 통하여 배선 ML에 흐른다. 모니터 회로는 배선 ML에 흐르는 드레인 전류 Id를 사용하여, 이 드레인 전류 Id의 값을 데이터로서 포함하는 신호를 생성한다. 이 드레인 전류 Id는 트랜지스터(5415)의 이동도나 트랜지스터(5415)의 크기(채널 길이, 채널 폭) 등에 의존한 크기가 된다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는 상기 신호를 사용하여, 화소(5411)에 인가되는 화상 신호 Sig의 전위 Vdata의 값을 보정할 수 있다. 즉, 트랜지스터(5415)의 이동도의 편차의 영향을 저감할 수 있다.
또한, 도 23의 (A)에 도시된 화소(5411)를 구비하는 발광 장치에서는 기간 t3의 동작 후에 기간 t4의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간 t1~기간 t3의 동작을 복수회 반복한 후에 기간 t4의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5411)에 기간 t4의 동작을 수행한 후, 최소 계조값인 0에 대응하는 화상 신호를, 이 동작을 수행한 1행의 화소(5411)에 기록함으로써, 발광 소자(5414)를 비발광 상태로 한 후, 다음 행의 화소(5411)에서 기간 t4의 동작을 수행하도록 하여도 좋다.
도 23의 (A)에 도시한 화소(5411)를 구비하는 발광 장치에서는, 트랜지스터(5415)의 소스 및 드레인 중 다른 하나와, 트랜지스터(5415)의 게이트가 전기적으로 분리되어 있으므로, 각각의 전위를 개별적으로 제어할 수 있다. 따라서, 기간 t2에 트랜지스터(5415)의 소스 및 드레인 중 다른 하나의 전위를, 트랜지스터(5415)의 게이트의 전위에 문턱 전압 Vth를 더한 값보다 높은 값으로 설정할 수 있다. 따라서, 트랜지스터(5415)가 노멀리 온인 경우에, 즉 문턱 전압 Vth가 음의 값을 갖는 경우에, 트랜지스터(5415)에서 소스의 전위가 게이트의 전위 V1보다 높게 될 때까지 용량 소자(5418)에 전하를 축적할 수 있다. 이로써, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(5415)가 노멀리 온이어도 기간 t2에 문턱 전압을 취득할 수 있고, 기간 t3에, 취득한 문턱 전압 Vth에 따른 게이트 전압을 설정할 수 있다.
따라서, 본 발명의 일 형태에 따른 발광 장치에서는 트랜지스터(5415)가 노멀리 온이 되어도 표시 불균일을 저감할 수 있어 고화질 표시가 가능하게 된다.
또한, 트랜지스터(5415)의 특성뿐만 아니라 발광 소자(5414)의 특성도 모니터링하여도 좋다. 이 때, 화상 신호 Sig의 전위 Vdata 제어 등에 의하여 트랜지스터(5415)에 전류가 흐르지 않도록 해두는 것이 바람직하다. 이로써, 발광 소자(5414)의 전류를 취득할 수 있다. 따라서, 발광 소자(5414)의 전류 특성의 열화나 편차의 상태를 취득할 수 있다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 구비하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 구비하는 장치인 발광 장치는 다양한 형태를 사용하거나 다양한 소자를 구비할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들어 EL 소자(유기물 및 무기물을 함유하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV: Grating Light Valve), 플라즈마 디스플레이 패널(PDP: plasma display panel), 미세 전자 기계 시스템(MEMS: Micro Electro Mechanical System)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD: Digital Micromirror Device), 디지털 마이크로 셔터(DMS: Digital Micro Shutter), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 하나를 구비한다. 이들 이외에도 전기적 또는 자기적 작용에 의하여 명암비, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 구비하여도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전체가 반사 전극으로서 기능하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 함유하면 좋다. 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써 소비 전력을 더 저감할 수 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치의 풀 컬러화를 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색깔의 재현성(再現性)을 향상시킬 수 있다. 이 때, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 배치함으로써 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시의 경우에 착색층으로 인한 휘도 저하를 줄일 수 있어 소비 전력을 20%~30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 갖는 소자가 발광하여도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비 전력을 더 저감할 수 있는 경우가 있다.
<발광 장치의 화소 구조>
이하에서는 본 발명의 일 형태에 따른 발광 장치의 화소 구조의 일례에 대하여 설명한다.
도 24의 (A)에서는 기판(502) 위에 복수의 트랜지스터(500)(FET라고도 표기함)가 형성되어 있고 각 트랜지스터(500)는 발광 장치의 화소에 포함되는 각 발광 소자(504R, 504G, 504B, 504W)와 전기적으로 접속되어 있다. 구체적으로는, 각 트랜지스터(500)와, 발광 소자가 갖는 도전체(506)는 전기적으로 접속되어 있다. 또한, 각 발광 소자는 도전체(506), 도전체(507), 발광층(510), 및 도전체(512)로 구성된다. 또한, 각 발광 소자 중 발광 소자(504W)를 구비하지 않아도 된다. 또한, 도 24의 (B)는 도 24의 (A)에서의 영역(520)을 확대한 단면도이다.
또한, 각 발광 소자 위에는 착색층(514R, 514G, 514B, 514W)이 각각 배치되어 있다. 또한, 도 24의 (A)에는 착색층이 기판(516) 위에 제공되는 구조를 도시하였지만, 이 구조에 한정되지 않는다. 예를 들어, 착색층이 기판(502) 위에 제공되어 있어도 되는 경우가 있다. 또한, 기판(502)과 기판(516) 사이에 밀봉막(518)이 배치되어 있다. 밀봉막(518)으로서는 예를 들어, 유리 프릿 등이나, 2성분 혼합형 수지 등 상온에서 경화되는 경화 수지, 광 경화성 수지, 열 경화성 수지 등을 사용할 수 있다.
또한, 이웃한 발광 소자들 사이에는 도전체(506) 및 도전체(507)의 단부를 덮도록 격벽(508)이 제공되어 있다. 또한, 격벽(508) 위에는 스페이서(509)가 제공되어 있다. 또한, 도전체(506)는 반사 전극으로서 기능하는 영역 및 발광 소자의 양극으로서 기능하는 영역을 갖는다. 또한, 도전체(507)는 각 발광 소자의 광로 길이 조정에 기여하는 영역을 갖는다. 또한, 도전체(507) 위에는 발광층(510)이 형성되어 있고, 발광층(510) 위에는 도전체(512)가 형성되어 있다. 또한, 도전체(512)는 반투과 반반사 전극으로서 기능하는 영역, 및 발광 소자의 음극으로서 기능하는 영역을 갖는다. 또한, 스페이서(509)는 발광 소자와 착색층 사이에 배치된다.
또한, 각 발광 소자에서 발광층(510)을 공통적으로 사용하여도 좋다. 다만, 각 발광 소자에서 발광층(510)이 달라도 좋다. 또한, 각 발광 소자는 도전체(506)와 도전체(512)에 의하여 발광층(510)으로부터의 발광을 공진시키는 미소 공진기(마이크로캐비티라고도 함) 구조를 가지며, 같은 발광층(510)을 구비하더라도 다른 파장의 광의 선폭을 좁게 하여 얻을 수 있다. 구체적으로는, 각 발광 소자는 발광층(510) 아래에 제공되는 도전체(507)의 두께를 각각 조정함으로써, 발광층(510)으로부터 얻어지는 스펙트럼을 원하는 발광 스펙트럼으로 하고, 색 순도가 높은 발광을 얻을 수 있다. 따라서, 도 24의 (A)에 도시된 구성으로 함으로써, 예를 들어 발광 색마다 발광층을 제공할 필요가 없어져, 고정세화(高精細化)를 실현하기 쉬워지는 경우가 있다. 다만, 본 발명의 일 형태에 따른 발광 장치는 발광 소자마다 발광층이 각각 제공되어 제작되어도 좋다.
또한, 도 24의 (A)에 도시된 발광 장치는 마이크로캐비티 구조에 의하여 협선화(狹線化)된 다른 파장의 광이 착색층을 투과됨으로써 더 협선화되어, 원하는 발광 스펙트럼의 광만 사출되는 구성이다. 따라서, 마이크로캐비티 구조와 착색층을 조합함으로써 색 순도가 더 높은 발광을 얻을 수 있다. 구체적으로는, 발광 소자(504R)는 적색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있으며, 착색층(514R)을 통하여 화살표 방향으로 적색 광이 사출된다. 또한, 발광 소자(504G)는 녹색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있으며, 착색층(514G)을 통하여 화살표 방향으로 녹색 광이 사출된다. 발광 소자(504B)는 청색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있으며, 착색층(514B)을 통하여 화살표 방향으로 청색 광이 사출된다. 발광 소자(504W)는 백색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있으며, 착색층(514W)을 통하여 화살표 방향으로 백색 광이 사출된다.
또한, 각 발광 소자의 광로 길이의 조정 방법에 대해서는 이에 한정되지 않는다. 예를 들어, 각 발광 소자에서 발광층(510)의 두께를 조정하여 광로 길이를 조정하여도 좋다.
또한, 착색층(514R, 514G, 514B)으로서는 특정의 파장 대역의 광을 투과시키는 기능을 가지면 좋고, 예를 들어 적색 파장 대역의 광을 투과시키는 적색(R) 착색층, 녹색 파장 대역의 광을 투과시키는 녹색(G) 착색층, 청색 파장 대역의 광을 투과시키는 청색(B) 착색층 등을 사용할 수 있다. 또한, 착색층(514W)으로서는 예를 들어 안료 등을 함유하지 않는 아크릴계 수지 재료 등을 사용하면 좋다. 또한, 착색층(514W)을 구비하지 않아도 된다. 착색층은 인쇄법, 잉크젯법, 포토리소그래피 공정을 사용한 방법 등에 의하여 원하는 형상으로 형성할 수 있다.
도전체(506)로서는 예를 들어, 반사율이 높은(가시광 반사율이 40% 이상 100% 이하, 바람직하게는 70% 이상 100% 이하) 금속을 사용할 수 있다. 도전체(506)로서는 알루미늄, 은, 또는 이들 금속 재료를 함유한 합금(예를 들어 은과 팔라듐과 구리의 합금)을 단층 또는 적층으로 사용할 수 있다.
또한, 도전체(507)는 예를 들어, 도전성 금속 산화물을 사용하여 형성할 수 있다. 도전성 금속 산화물로서는 산화 인듐, 산화 주석, 산화 아연, 인듐 주석 산화물, 인듐 아연 산화물, 또는 이들 금속 산화물에 실리콘 또는 텅스텐을 함유시킨 것을 사용할 수 있다. 도전체(507)를 제공함으로써, 나중에 형성되는 발광층(510)과 도전체(506) 사이에 형성되는 절연체의 생성을 억제할 수 있어 바람직하다. 또한, 도전체(506) 아래에 도전체(507)에 사용하는 도전성 금속 산화물을 형성하여도 좋다.
또한, 도전체(512)로서는 반사성을 갖는 도전성 재료와 투광성을 갖는 도전성 재료로 형성되고, 가시광의 반사율이 20% 이상 80% 이하, 바람직하게는 40% 이상 70% 이하이면 바람직하다. 도전체(512)로서는 예를 들어, 은, 마그네슘, 또는 이들 금속 재료를 함유하는 합금 등을 얇게(예를 들어, 1nm 이상 10nm 이하) 형성하고 나서 도전체(507)에 사용할 수 있는 도전성 금속 산화물을 형성하면 좋다.
이와 같은 구성에서는 기판(516) 측에 발광을 추출하는 구조(톱 이미션 구조)의 발광 장치가 되지만, 트랜지스터(500)가 형성되는 기판(501) 측에 광을 추출하는 구조(보텀 이미션 구조), 또는 기판(501) 및 기판(516)의 양쪽 모두에 광을 추출하는 구조(듀얼 이미션 구조)의 발광 장치로 하여도 좋다. 보텀 이미션 구조의 경우, 예를 들어 착색층(514R, 514G, 514B, 514W)을 도전체(506) 아래에 형성하는 구성으로 하면 좋다. 또한, 광을 사출하는 측의 기판에는 투광성 기판을 사용하면 좋고, 광을 사출하지 않는 측의 기판에는 투광성 기판 및 차광성 기판을 사용할 수 있다.
<모듈>
이하에서는 본 발명의 일 형태에 따른 반도체 장치를 적용한 표시 모듈에 대하여 도 25를 사용하여 설명한다.
도 25에 도시한 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 셀(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 구비한다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등을 구비하지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 셀(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 셀(8006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 셀(8006)에 중첩시켜 사용할 수 있다. 또한, 셀(8006)의 대향 기판(밀봉 기판)이 터치 패널 기능을 가질 수도 있다. 또는, 셀(8006)의 각 화소 내에 광 센서를 제공하여 광학식 터치 패널로 할 수도 있다. 또는, 셀(8006)의 각 화소 내에 터치 센서용 전극을 제공하여 정전 용량 방식 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 구비한다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 제공하여도 좋다.
프레임(8009)은 셀(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가져도 좋다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)를 구비하지 않아도 된다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
<회로>
이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예에 대하여 설명한다.
도 26의 (A)의 회로도에는 p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 각각의 게이트를 서로 접속시킨, 소위 CMOS 인버터의 구성을 도시하였다. 또한, 트랜지스터(2200) 및 트랜지스터(2100)로서는 상술한 트랜지스터(150)를 사용하여도 좋다.
또한, 도 26의 (B)의 회로도에는 트랜지스터(2100)와 트랜지스터(2200) 각각의 소스와 드레인을 접속한 구성을 도시하였다. 이러한 구성으로 함으로써, 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
본 발명의 일 형태에 따른 트랜지스터를 포함하며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 27에 도시하였다.
도 27의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 구비한다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터(150)를 사용할 수 있다.
트랜지스터(3300)는 예를 들어, 산화물 반도체를 사용한 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 낮으므로, 반도체 장치의 특정한 노드에 기억 내용이 오랫동안 유지될 수 있다. 즉, 리프레시 동작의 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로 소비 전력이 낮은 반도체 장치가 실현된다.
도 27의 (A)에서 제 1 배선(3001)은 트랜지스터(3200)의 소스에 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 하나에 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트와 트랜지스터(3300)의 소스 및 드레인 중 다른 하나는 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다. 또한, 용량 소자(3400)로서는 상술한 용량 소자(160)를 사용할 수 있다.
도 27의 (A)에 도시된 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 갖기 때문에, 이하와 같이 데이터의 기록, 유지, 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 설정하여 트랜지스터(3300)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트와 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되는 노드 FG에 인가된다. 즉, 트랜지스터(3200)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 공급하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급된다. 이 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 설정하여 트랜지스터(3300)를 비도통 상태로 함으로써 노드 FG에 전하가 유지된다(유지).
트랜지스터(3300)는 오프 전류가 매우 낮기 때문에 노드 FG의 전하가 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 인가한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 인가하면, 제 2 배선(3002)의 전위는 노드 FG에 유지된 전하량에 따른 전위가 된다. 이 이유는 트랜지스터(3200)를 n채널형 트랜지스터로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 공급되는 경우의 외견상의 문턱 전압 Vth_H는 트랜지스터(3200)의 게이트에 Low 레벨 전하가 공급되는 경우의 외견상의 문턱 전압 Vth_L보다 낮게 되기 때문이다. 여기서 외견상의 문턱 전압이란, 트랜지스터(3200)를 도통 상태로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써 노드 FG에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서 노드 FG에 High 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면 트랜지스터(3200)는 도통 상태가 된다. 한편, 노드 FG에 Low 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(<Vth_L)이 되더라도 트랜지스터(3200)는 비도통 상태를 유지한다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 노드 FG에 유지된 데이터를 판독할 수 있다.
또한, 메모리셀을 어레이 형태로 배치하는 경우, 판독 시에 원하는 메모리셀의 데이터를 판독할 필요가 있다. 다른 메모리셀의 데이터를 판독하지 않기 위해서는, 노드 FG에 공급된 전하에 상관없이 트랜지스터(3200)가 비도통 상태가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선(3005)에 인가하면 좋다. 또는, 노드 FG에 공급된 전하에 상관없이 트랜지스터(3200)가 도통 상태가 되는 전위, 즉 Vth_L보다 높은 전위를 제 5 배선(3005)에 인가하면 좋다.
도 27의 (B)에 도시된 반도체 장치는 트랜지스터(3200)를 갖지 않는다는 점에서 도 27의 (A)에 도시된 반도체 장치와 다르다. 이 경우에도 도 27의 (A)에 도시된 반도체 장치와 같은 동작에 의하여 데이터를 기록 및 유지할 수 있다.
도 27의 (B)에 도시된 반도체 장치에서의 데이터의 판독에 대하여 설명하기로 한다. 트랜지스터(3300)가 도통 상태가 되면, 플로팅 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어, 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 이로써, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(3400)의 한쪽 전극의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리셀의 상태로서 용량 소자(3400)의 한쪽 전극의 전위가 V1과 V0(V1>V0)의 2가지 상태가 되는 것으로 가정하면, 전위 V1을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 메모리셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
상술한 반도체 장치는 산화물 반도체를 사용한 오프 전류가 매우 낮은 트랜지스터가 적용됨으로써, 기억 내용을 오랫동안 유지할 수 있다. 즉, 리프레시 동작의 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 기억 내용을 오랫동안 유지할 수 있다.
또한, 상기 반도체 장치는 데이터의 기록에 높은 전압이 불필요하기 때문에 소자가 열화되기 어렵다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 전자를 주입하지 않거나 플로팅 게이트로부터 전자를 뽑아내지 않기 때문에, 절연체의 열화 등의 문제가 생기지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태나 비도통 상태에 따라 데이터가 기록되기 때문에 고속 동작이 가능하게 된다.
<RF 태그>
상술한 트랜지스터 또는 기억 장치를 포함하는 RF 태그에 대하여 도 28을 사용하여 이하에서 설명하기로 한다.
본 발명의 일 형태에 따른 RF 태그는 내부에 기억 회로를 갖고, 기억 회로에 데이터를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 이용하여 외부와 데이터를 주고받기 위한 것이다. 이와 같은 특징을 갖기 때문에, RF 태그는 물품 등의 개체 데이터를 판독함으로써 물품을 식별하는 개체 인증 시스템 등에 사용할 수 있다. 또한, 상술한 용도로 이용하기 위해서는 높은 신뢰성이 요구된다.
RF 태그의 구성에 대하여 도 28을 사용하여 설명하기로 한다. 도 28은 RF 태그의 구성예를 도시한 블록도이다.
도 28에 도시된 바와 같이 RF 태그(800)는 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 구비한다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 구비한다. 또한, 복조 회로(807)에 포함되는 정류 작용을 갖는 트랜지스터의 반도체로서는 역방향 전류를 충분히 억제할 수 있는 재료, 예를 들어 산화물 반도체를 사용하여도 좋다. 이로써, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여, 복조 회로의 출력이 포화(飽和)하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형 관계(linear relation)에 가깝게 할 수 있다. 또한, 데이터 전송 방식은 한 쌍의 코일을 대향하도록 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 대별된다. RF 태그(800)에는 이들 중 어느 방식을 이용하여도 좋다.
다음에, 각 회로의 구성에 대하여 설명하기로 한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)간에서 무선 신호(803)의 송수신을 수행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류하고(예를 들어 반파(半波) 2배전압 정류하고), 후단(後段)에 제공된 용량 소자에 의하여 정류 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 큰 경우에, 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정적인 전원 전압을 생성하고 각 회로에 인가하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정적인 전원 전압의 상승을 이용하여 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 포락선 검출(envelope detection)에 의하여 입력 교류 신호를 복조하여, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 데이터를 유지하기 위한 회로이며, 로우 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, ROM(811)은 식별 번호 ID 등을 저장하고, 처리에 따라 출력하기 위한 회로이다.
또한, 상술한 각 회로는 적절히 취사선택할 수 있다.
여기서, 상술한 기억 장치를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 장치는 전원이 차단된 상태에서도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하다. 또한 본 발명의 일 형태에 따른 기억 장치는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비하여 낮기 때문에, 데이터의 판독 시나 기록 시의 최대 통신 거리에 차이가 생기지 않도록 할 수도 있다. 또한 데이터 기록 시에 전력이 부족하여 오동작하거나 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 장치는 비휘발성 메모리로서 사용할 수 있어 ROM(811)에 적용할 수도 있다. 이 경우 생산자가 ROM(811)에 데이터를 기록하기 위한 명령을 별도로 준비하여 사용자가 자유롭게 재기록할 수 없도록 해두는 것이 바람직하다. 생산자가 출하 전에 식별 번호를 기록하고 제품을 출하함으로써, 제작한 RF 태그 모두에 대하여 식별 번호를 부여하는 것이 아니라, 출하하는 우량품에만 식별 번호를 제공하는 것이 가능하게 되고, 출하 후의 제품의 식별 번호가 불연속되는 일이 없어 출하 후의 제품에 대응한 고객 관리가 용이해진다.
<RF 태그의 사용예>
이하에서는 본 발명의 일 형태에 따른 RF 태그의 사용예에 대하여 도 29를 사용하여 설명하기로 한다. RF 태그의 용도는 다양하지만, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 29의 (A) 참조)), 포장용 용기류(포장지나 병 등(도 29의 (C) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 29의 (B) 참조)), 탈 것들(자전거 등(도 29의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제 등을 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화기) 등의 물품, 또는 각 물품에 붙이는 꼬리표(도 29의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 붙이거나 내장시켜 물품에 고정된다. 예를 들어, 책이면 종이에 내장시키고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지 내부에 내장시킴으로써, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는 작고 얇고 가볍기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써, 인증 기능을 부여할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 붙임으로써, 검품 시스템 등 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도 본 발명의 일 형태에 따른 RF 태그(4000)를 붙임으로써 도난 등에 대한 보안성을 높일 수 있다.
이와 같이 본 발명의 일 형태에 따른 RF 태그는 상술한 바와 같은 각 용도로 이용할 수 있다.
<CPU>
상술한 트랜지스터나 기억 장치 등의 반도체 장치를 포함하는 CPU에 대하여 이하에서 설명하기로 한다.
도 30은 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 30에 도시된 CPU는 기판(1190) 위에, ALU(1191)(Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 도 30에 도시된 CPU는 이 구성을 간략화하여 도시한 일례에 불과하며, 실제로는 CPU는 그 용도에 따라 다종다양한 구성을 갖는 것은 물론이다. 예를 들어, 도 30에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 이 코어를 복수로 포함하고 그 코어들이 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호 CLK2를 상기 각종 회로에 인가한다.
도 30에 도시된 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서, 상술한 트랜지스터(150)나 용량 소자(160) 등을 사용할 수 있다.
도 30에 도시된 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 유지 동작을 선택한다. 즉, 레지스터(1196)가 갖는 메모리셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 인가된다. 용량 소자에서의 데이터 유지가 선택되는 경우, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 인가를 정지할 수 있다.
도 31은 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 일례이다. 기억 소자(1200)는 전원 차단에 의하여 기억 데이터가 휘발되는 회로(1201)와, 전원이 차단되어도 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등 기타 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압의 인가가 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)는 하나의 도전형(예를 들어 n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고 스위치(1204)는 상기 하나의 도전형과 반대의 도전형(예를 들어 p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성된 예에 대하여 설명하기로 한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉， 트랜지스터(1213)의 도통 상태 또는 비도통 상태)가 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)에서는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 도통 상태 또는 비도통 상태)가 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2로 한다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 저전원 전위를 인가할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위 VDD를 인가할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 일정 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 인가할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 일정 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 인가할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
또한, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써, 용량 소자(1207) 및 용량 소자(1208)를 생략할 수도 있다.
트랜지스터(1209)의 게이트에는 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204)는 제어 신호 WE와 다른 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되며, 스위치(1203) 및 스위치(1204) 중 한쪽의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 쪽의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 하나에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 31에는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 31에는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가, 논리값이 반전되지 않고 회로(1201)에 입력되도록 하여도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 31에서, 기억 소자(1200)에 사용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를 산화물 반도체에 채널이 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 외에도, 산화물 반도체에 채널이 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 31의 회로(1201)에는 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)에는 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 인가되지 않는 동안은, 회로(1201)에 기억되어 있는 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 낮다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 매우 낮다. 그러므로, 이러한 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 인가되지 않는 동안에도, 용량 소자(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 인가가 정지된 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압의 인가가 재개된 후에, 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대한 전원 전압의 인가가 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되어도 원래의 신호를 정확하게 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 상술한 기억 소자(1200)를 사용함으로써, 전원 전압의 인가 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 인가를 재개한 후, 짧은 시간에 전원 인가 정지 전의 상태로 복귀할 수 있다. 그러므로, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간 동안이라도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
여기서는 기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화기, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자 서적 단말기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 32에 도시하였다.
도 32의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 32의 (A)에 도시된 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 32의 (B)는 휴대 정보 단말기이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경할 수 있다. 제 1 표시부(913)에서의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은 포토센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 32의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 32의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실 도어(932), 냉동실 도어(933) 등을 갖는다.
도 32의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있다. 표시부(943)에 표시되는 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 32의 (F)는 자동차이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
<표시 영역 또는 발광 영역에 곡면을 갖는 전자 기기>
이하에서는 본 발명의 일 형태에 따른 전자 기기의 일례인 표시 영역 또는 발광 영역에 곡면을 갖는 전자 기기에 대하여 도 33을 참조하여 설명한다. 여기서는 전자 기기의 일례로서 정보 기기, 특히 휴대성을 갖는 정보 기기(휴대 기기)에 대하여 설명한다. 휴대성을 갖는 정보 기기로서는 예를 들어, 휴대 전화기(패블릿, 스마트폰), 태블릿 단말기(슬레이트 PC) 등도 포함된다.
도 33의 (A-1)은 휴대 기기(1300A)의 외형을 설명하기 위한 사시도이다. 도 33의 (A-2)는 휴대 기기(1300A)의 상면도이다. 도 33의 (A-3)은 휴대 기기(1300A)의 사용 상태를 설명하기 위한 도면이다.
도 33의 (B-1) 및 (B-2)는 휴대 기기(1300B)의 외형을 설명하기 위한 사시도이다.
도 33의 (C-1) 및 (C-2)는 휴대 기기(1300C)의 외형을 설명하기 위한 사시도이다.
<휴대 기기>
휴대 기기(1300A)는 예를 들어, 전화, 전자 메일 작성/열람, 수첩 또는 정보 열람 등의 기능 중에서 선택된 하나 또는 복수의 기능을 갖는다.
휴대 기기(1300A)는 하우징의 복수의 면을 따라 표시부가 제공된다. 예를 들어, 가요성을 갖는 표시 장치를 하우징의 내측을 따르도록 배치함으로써 표시부를 제공하면 좋다. 이로써, 문자 정보나 화상 정보 등을 제 1 영역(1311) 또는/및 제 2 영역(1312)에 표시할 수 있다.
예를 들어, 3가지 조작에 사용하는 화상을 제 1 영역(1311)에 표시할 수 있다(도 33의 (A-1) 참조). 또한, 도면에서 파선의 직사각형으로 도시한 바와 같이 문자 정보 등을 제 2 영역(1312)에 표시할 수 있다(도 33의 (A-2) 참조).
휴대 기기(1300A)의 상부에 제 2 영역(1312)을 배치한 경우, 휴대 기기(1300A)를 옷의 가슴 주머니에 넣은 상태에서 휴대 기기(1300A)의 제 2 영역(1312)에 표시된 문자나 화상 정보를 사용자가 쉽게 확인할 수 있다(도 33의 (A-3) 참조). 예를 들어, 전화가 걸려왔을 때 발신자의 전화 번호 또는 이름 등을 휴대 기기(1300A) 위로부터 확인할 수 있다.
또한, 휴대 기기(1300A)는 표시 장치와 하우징 사이, 표시 장치 내, 또는 하우징 위에 입력 장치 등을 구비하여도 좋다. 입력 장치로서는 예를 들어, 터치 센서, 광 센서, 초음파 센서 등을 사용하면 좋다. 입력 장치를 표시 장치와 하우징 사이 또는 하우징 위에 배치하는 경우, 매트릭스 스위치 방식, 저항막 방식, 초음파 표면 탄성파 방식, 적외선 방식, 전자 유도 방식, 정전 용량 박식 등의 터치 패널을 사용하면 좋다. 또한, 입력 장치를 표시 장치 내에 배치하는 경우, 인셀 센서 또는 온셀 센서 등을 사용하면 좋다.
또한, 휴대 기기(1300A)는 진동 센서 등과 이 진동 센서 등에 의하여 검지된 진동에 기초하여 착신을 거부하는 모드로 이행하는 프로그램을 기억한 기억 장치를 구비할 수 있다. 이로써, 사용자는 휴대 기기(1300A)를 옷 위에서 가볍게 쳐서 진동을 줌으로써 착신 거부 모드로 이행시킬 수 있다.
휴대 기기(1300B)는 제 1 영역(1311) 및 제 2 영역(1312)을 구비하는 표시부와, 표시부를 지탱하는 하우징(1310)을 구비한다.
하우징(1310)은 복수의 굴곡부를 가지며, 하우징(1310)이 갖는 가장 긴 굴곡부가 제 1 영역(1311)과 제 2 영역(1312) 사이에 있다.
휴대 기기(1300B)는 가장 긴 굴곡부를 따라 제공된 제 2 영역(1312)을 측면을 향하여 사용할 수 있다.
휴대 기기(1300C)는 제 1 영역(1311) 및 제 2 영역(1312)을 구비하는 표시부와, 표시부를 지탱하는 하우징(1310)을 구비한다.
하우징(1310)은 복수의 굴곡부를 가지며, 하우징(1310)이 갖는 2번째로 긴 굴곡부가 제 1 영역(1311)과 제 2 영역(1312) 사이에 있다.
휴대 기기(1300C)는 제 2 영역(1312)을 위를 향하여 사용할 수 있다.
또한, 실시형태에 기재된 내용은 그 일부와 다른 일부에 대하여 적용하거나 조합하거나 치환하거나 할 수 있다. 또한, 실시형태에 기재된 내용이란, 다양한 도면을 사용하여 설명한 내용, 또는 명세서에 기재된 문장을 사용하여 설명하는 내용이다.
또한, 한 도면의 일부와, 이 도면의 다른 일부와, 다른 도면의 일부를 적절히 조합함으로써 더 많은 도면을 구성할 수 있다.
또한, 도면이나 문장으로 규정되지 않은 내용에 관하여 그 내용을 제외하는 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는, 어떤 값에 관하여, 상한값과 하한값 등 수치 범위가 기재된 경우, 그 범위를 임의로 좁힘으로써, 또는 그 범위 내의 한 점을 제외함으로써 그 범위의 일부를 제외한 발명의 일 형태를 규정할 수 있다. 이로써, 예를 들어 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않는 것을 규정할 수 있다.
구체적인 예로서는, 어떤 회로에 관하여, 제 1~제 5 트랜지스터를 사용한 회로도가 기재된 경우, 이 회로가 제 6 트랜지스터를 갖지 않음을 규정하여 발명을 구성할 수 있다. 또는, 상기 회로가 용량 소자를 갖지 않음을 규정하여 발명을 구성할 수 있다. 또한, 상기 회로가, 어떤 특정의 접속 구조를 갖는 제 6 트랜지스터를 갖지 않음을 규정하여 발명을 구성할 수 있다. 또는, 상기 회로가, 어떤 특정의 접속 구조를 갖는 용량 소자를 갖지 않음을 규정하여 발명을 구성할 수 있다. 예를 들어, 게이트가 제 3 트랜지스터의 게이트에 접속된 제 6 트랜지스터를 갖지 않음을 규정하여 발명을 구성할 수 있다. 또는, 예를 들어, 제 1 전극이 제 3 트랜지스터의 게이트에 접속된 용량 소자를 갖지 않음을 규정하여 발명을 구성할 수 있다.
다른 구체적인 예로서는, 어떤 값에 관하여, 예를 들어 '어떤 전압이 3V 이상 10V 이하인 것이 바람직하다'라고 기재된 경우, 예를 들어, 어떤 전압이 -2V 이상 1V 이하인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또는, 예를 들어 어떤 전압이 13V 이상인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또한, 예를 들어, 그 전압이 5V 이상 8V 이하임을 규정하여 발명을 구성할 수도 있다. 또한, 예를 들어, 그 전압이 대략 9V임을 규정하여 발명을 구성할 수도 있다. 또한, 예를 들어, 그 전압이 3V 이상 10V 이하이지만, 9V인 경우를 제외함을 규정하여 발명을 구성할 수도 있다. 또한, 어떤 값에 관하여 '이와 같은 범위인 것이 바람직하다' 등으로 기재되어 있더라도, 그 어떤 값은 이러한 기재에 한정되지 않는다. 즉, '바람직하다' 등으로 기재되어 있더라도 반드시 이러한 기재에 한정되는 것은 아니다.
다른 구체적인 예로서는, 어떤 값에 관하여, 예를 들어 '어떤 전압이 10V인 것이 바람직하다'라고 기재된 경우, 예를 들어, 그 어떤 전압이 -2V 이상 1V 이하인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또는, 예를 들어, 어떤 전압이 13V 이상인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다.
다른 구체적인 예로서는, 어떤 물질의 성질에 관하여, 예를 들어 '어떤 막은 절연막이다'라고 기재된 경우, 예를 들어 이 절연막이 유기 절연막인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또는, 예를 들어 그 절연막이 무기 절연막인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또는, 예를 들어, 그 막이 도전막인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다. 또는, 예를 들어, 그 막이 반도체막인 경우를 제외함을 규정하여 발명의 일 형태를 구성할 수 있다.
다른 구체적인 예로서는, 어떤 적층 구조에 관하여, 예를 들어 'A막과 B막 사이에 어떤 막이 제공된다'라고 기재된 경우, 예를 들어 그 막이 4층 이상의 적층막인 경우를 제외함을 규정하여 발명을 구성할 수 있다. 또는, 예를 들어, A막과 이 막 사이에 도전막이 제공된 경우를 제외함을 규정하여 발명을 구성할 수 있다.
또한, 본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 관하여, 그 접속 대상이 특정되지 않더라도, 당업자이면 발명의 일 형태를 구성할 수 있는 경우가 있다. 즉, 접속 대상이 특정되지 않더라도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고 접속 대상이 특정된 내용이 본 명세서 등에 기재되어 있는 경우, 접속 대상을 특정하지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속 대상으로서 복수의 대상이 상정되는 경우에는, 그 단자의 접속 대상을 특정한 대상에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속 대상을 특정함으로써 발명의 일 형태를 구성할 수 있는 경우가 있다.
또한, 본 명세서 등에서는 어떤 회로에 관하여 적어도 접속 대상을 특정하기만 하면 당업자가 발명을 특정할 수 있는 경우가 있다. 또는, 어떤 회로에 관하여 적어도 기능을 특정하기만 하면 당업자가 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어떤 회로에서 기능을 특정하지 않아도 접속 대상을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 또는, 어떤 회로에서 접속 대상을 특정하지 않아도 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다.
또한, 본 명세서 등에서는 실시형태의 어느 항목에 관한 도면 또는 문장에서 그 일부분을 발췌하여 발명의 일 형태를 구성할 수 있다. 따라서, 어느 부분을 설명하기 위한 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 발췌한 내용도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있는 것으로 한다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다. 그러므로, 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전체, 절연체, 반도체, 유기물, 무기물, 부품, 장치, 동작 방법, 제작 방법 등이 기재된 도면 또는 문장에 있어서, 그 일부분을 발췌하여 발명의 일 형태를 구성할 수 있는 것으로 한다. 예를 들어, N개(N은 자연수)의 회로 소자(트랜지스터, 용량 소자 등)가 제공된 회로도로부터 M개(M은 자연수이고, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 발췌하여 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개(N은 자연수)의 층이 제공된 단면도로부터 M개(M은 자연수이고, M<N)의 층을 발췌하여 발명의 일 형태를 구성할 수 있다. 또한, 다른 예로서는 N개(N은 자연수)의 요소가 제공된 흐름도로부터 M개(M은 자연수이고, M<N)의 요소를 발췌하여 발명의 일 형태를 구성할 수 있다. 다른 예로서는, 'A는 B, C, D, E, 또는 F를 갖는다'라고 기재되어 있는 문장으로부터 일부의 요소를 임의로 발췌하여, 'A는 B와 E를 갖는다', 'A는 E와 F를 갖는다', 'A는 C와 E와 F를 갖는다', 또는 'A는 B와 C와 D와 E를 갖는다" 등의 발명의 일 형태를 구성할 수 있다.
또한, 본 명세서 등에서는 실시형태에 관한 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념을 도출하는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 실시형태에 관한 도면 또는 문장에 적어도 하나의 구체적인 예가 기재되는 경우, 그 구체적인 예의 상위 개념도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
또한, 본 명세서 등에서는, 적어도 도면에 도시한 내용은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 내용에 관하여, 도면에 도시되어 있으면, 문장으로 기재되어 있지 않아도 그 내용은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 마찬가지로, 도면에서 발췌된 일부의 도면에 대해서도, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 그리고, 그 발명의 일 형태는 명확하다고 할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태에 따른 반도체 장치의 단면 형상에 대하여 단면 TEM 이미지에 의하여 평가하였다.
이하에서는 도 37을 참조하여 시료의 제작 방법을 설명한다. 도 37의 (A)~(D)는 시료의 단면 TEM 이미지이다. 또한, 도 37의 (E)는 시료의 제작 방법의 흐름도이다.
우선, 유리 기판을 준비하였다. 다음에, 상기 유리 기판 위에 PECVD법에 의하여 두께 100nm의 질화 실리콘을 성막하였다. 다음에, 이 질화 실리콘 위에 PECVD법에 의하여 두께 400nm의 산화질화 실리콘을 성막하였다. 다음에, 이 산화질화 실리콘 위에 스퍼터링법에 의하여 두께 50nm의 산화물 반도체(OS라고도 표기함)를 성막하였다. 다음에, 이 산화물 반도체 위에 PECVD법에 의하여 두께 100nm의 산화질화 실리콘(SiON이라고도 표기함)을 성막하였다. 다음에, 이 산화질화 실리콘 위에 스퍼터링법에 의하여 두께 30nm의 질화 탄탈럼을 성막하였다. 다음에, 이 질화 탄탈럼 위에 스퍼터링법에 의하여 두께 150nm의 텅스텐을 성막하였다.
또한, 산화물 반도체의 성막은 In:Ga:Zn=5:5:6[원자수비]의 타깃을 사용하여 수행하였다.
다음에, 상기 텅스텐 위에 레지스트 마스크를 형성하였다(도 37의 (E) 단계 S101 참조). 도 37의 (A)는 이 단계에서의 시료의 단면 TEM 이미지이다.
다음에, 레지스트 마스크를 이용하여 텅스텐 및 질화 탄탈럼의 일부를 에칭하였다(도 37의 (E) 단계 S102 참조). 도 37의 (B)는 이 단계에서의 시료의 단면 TEM 이미지이다.
또한, 에칭은 3단계로 나누어 수행하였다. 먼저, 제 1 단계로서 160sccm의 염소 가스, 320sccm의 육불화황 가스, 및 80sccm의 산소 가스를 사용하고 압력을 0.6Pa로 하고 시료 측에 250W(13.56MHz)를 인가하고 시료와 대향하는 코일형 전극에 9000W(13.56MHz)를 인가함으로써, 텅스텐을 에칭하였다. 이 때, 텅스텐을 완전히 에칭하지 않고 질화 탄탈럼이 노출되지 않을 정도로 시간을 조정하였다.
다음에 제 2 단계로서 320sccm의 염소 가스, 160sccm의 육불화황 가스, 및 240sccm의 산소 가스를 사용하고 압력을 0.6Pa로 하고 시료 측에 1000W(13.56MHz)를 인가하고 시료와 대향하는 코일형 전극에 9000W(13.56MHz)를 인가함으로써, 남은 텅스텐을 에칭하였다. 제 2 단계의 에칭 조건은 텅스텐의 에칭 속도에 비해 질화 탄탈럼의 에칭 속도가 느리기 때문에, 제 2 단계를 거침으로써 시료면 내에서의 에칭량의 편차를 저감할 수 있다.
다음에, 제 3 단계로서 540sccm의 염소 가스 및 540sccm의 육불화황 가스를 사용하고 압력을 3.0Pa로 하고 시료와 대향하는 코일형 전극에 3000W(13.56MHz)를 인가함으로써, 질화 탄탈럼을 에칭하였다. 제 3 단계의 에칭 조건은 질화 탄탈럼의 에칭 속도에 비해 산화질화 실리콘의 에칭 속도가 느리기 때문에, 시료면 내에서의 에칭량의 편차를 저감할 수 있다. 또한, 3단계의 에칭은 시료 측 전극의 온도를 80℃로 설정하여 수행하였다.
이와 같이 하여 텅스텐 및 질화 탄탈럼의 일부를 에칭하였다.
다음에, 레지스트 마스크, 및 텅스텐과 질화 탄탈럼을 마스크로 이용하여 산화질화 실리콘의 일부를 에칭함과 동시에 텅스텐 및 질화 탄탈럼의 단부가 테이퍼 각을 가지도록 가공하였다(도 37의 (E) 단계 S103 참조). 도 37의 (C)는 이 단계에서의 시료의 단면 TEM 이미지이다.
또한, 에칭 조건은 240sccm의 사불화 탄소 가스 및 160sccm의 산소 가스를 사용하고 압력을 0.8Pa로 하고 시료 측에 1000W(13.56MHz)를 인가하고 시료와 대향하는 코일형 전극에 7000W(13.56MHz)를 인가함으로써 산화질화 실리콘을 에칭하였다. 이 에칭 조건은 산화질화 실리콘의 에칭 속도에 비해 산화물 반도체의 에칭 속도가 느리기 때문에, 시료면 내에서의 에칭량의 편차를 저감할 수 있다. 또한, 에칭은 시료 측 전극의 온도를 10℃로 설정하여 수행하였다.
도 37의 (C)로부터 질화 탄탈럼의 상면과 텅스텐의 측면이 이루는 테이퍼 각이 약 40°이었다. 또한, 산화질화 실리콘의 상면과 질화 탄탈럼의 측면이 이루는 테이퍼 각은 약 31°이었다. 또한, 산화물 반도체의 상면과 산화질화 실리콘의 측면이 이루는 테이퍼 각은 약 84°이었다.
도 37의 (C)에 도시된 단면 형상은 도 16에 도시된 단면 형상에 상당한다. 구체적으로는, 도 37의 (C)의 산화질화 실리콘이 도 16의 절연체(112)에 상당한다. 또한, 도 37의 (C)의 질화 탄탈럼이 도 16의 도전체(114a)에 상당한다. 또한, 도 37의 (C)의 텅스텐이 도 16의 도전체(114b)에 상당한다.
도 37의 (C)의 시료에 대하여, 추가로 60초 동안 240sccm의 사불화 탄소 가스 및 160sccm의 산소 가스를 사용하고 압력을 0.8Pa로 하고 시료 측에 1000W(13.56MHz)를 인가하고 시료와 대향하는 코일형 전극에 7000W(13.56MHz)를 인가함으로써 산화질화 실리콘을 에칭하였다. 이 에칭 조건은 산화질화 실리콘의 에칭 속도에 비해 산화물 반도체의 에칭 속도가 느리기 때문에, 시료면 내에서의 에칭량의 편차를 저감할 수 있다. 또한, 에칭은 시료 측 전극의 온도를 10℃로 설정하여 수행하였다.
산화질화 실리콘과 질화 탄탈럼과 텅스텐의 에칭 속도의 관계로부터 산화질화 실리콘의 단부가 원호 형상이 되고 질화 탄탈럼의 단부가 텅스텐의 단부보다 돌출된 형상이 된다(도 37의 (E) 단계 S104 참조).
도 37의 (D)는 이 후에 두께 100nm의 질화 실리콘과 두께 300nm의 산화질화 실리콘을 성막한 시료의 단면 TEM 이미지이다.
도 37의 (D)로부터 질화 탄탈럼의 상면과 텅스텐의 측면이 이루는 테이퍼 각이 약 82°이었다. 또한, 산화질화 실리콘의 상면과 질화 탄탈럼의 측면이 이루는 테이퍼 각은 약 23°이었다. 또한, 산화물 반도체의 상면과 산화질화 실리콘의 측면이 이루는 테이퍼 각은 약 55°이었다.
100: 기판
101: 절연체
102: 절연체
102a: 절연체
102b: 절연체
104: 도전체
104a: 도전체
104a1: 도전체
104a2: 도전체
104b: 도전체
104b1: 도전체
104b2: 도전체
104c: 도전체
104d: 도전체
104e: 도전체
104f: 도전체
106: 반도체
106a: 반도체
106b: 반도체
106c: 반도체
107a: 영역
107a1: 영역
107a2: 영역
107a3: 영역
107b: 영역
107b1: 영역
107b2: 영역
107b3: 영역
107c: 영역
107d: 영역
107e: 영역
107f: 영역
108: 절연체
112: 절연체
113: 보호막
114: 도전체
114a: 도전체
114b: 도전체
115a: 도전체
115b: 도전체
116a: 도전체
116a1: 도전체
116a2: 도전체
116b: 도전체
116b1: 도전체
116b2: 도전체
116c: 도전체
116c1: 도전체
116c2: 도전체
116d: 도전체
116e: 도전체
116f: 도전체
118: 절연체
128: 절연체
132: 절연체
138: 절연체
148: 절연체
150: 트랜지스터
160: 용량 소자
200: 펠릿
200a: 펠릿
200b: 펠릿
201: 이온
220: 기판
230: 타깃
500: 트랜지스터
501: 기판
502: 기판
504B: 발광 소자
504G: 발광 소자
504R: 발광 소자
504W: 발광 소자
506: 도전체
507: 도전체
508: 격벽
509: 스페이서
510: 발광층
512: 도전체
514B: 착색층
514G: 착색층
514R: 착색층
514W: 착색층
516: 기판
518: 밀봉막
520: 영역
800: RF 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실 도어
933: 냉동실 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
1300A: 휴대 기기
1300B: 휴대 기기
1300C: 휴대 기기
1310: 하우징
1311: 영역
1312: 영역
2100: 트랜지스터
2200: 트랜지스터
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RF 태그
5000: 기판
5001: 화소부
5002: 주사선 구동 회로
5003: 주사선 구동 회로
5004: 신호선 구동 회로
5010: 용량 배선
5012: 게이트 배선
5013: 게이트 배선
5014: 드레인 전극
5016: 트랜지스터
5017: 트랜지스터
5018: 액정 소자
5019: 액정 소자
5020: 화소
5021: 스위칭용 트랜지스터
5022: 구동용 트랜지스터
5023: 용량 소자
5023A: 용량 소자
5023B: 용량 소자
5024: 발광 소자
5025: 신호선
5026: 주사선
5027: 전원선
5028: 공통 전극
5100: 펠릿
5111: 화소
5120: 기판
5154: 발광 소자
5155: 트랜지스터
5156: 트랜지스터
5157: 트랜지스터
5158: 용량 소자
5161: 영역
5211: 화소
5214: 발광 소자
5215: 트랜지스터
5216: 트랜지스터
5217: 트랜지스터
5218: 용량 소자
5219: 트랜지스터
5311: 화소
5314: 발광 소자
5315: 트랜지스터
5316: 트랜지스터
5317: 트랜지스터
5318: 용량 소자
5319: 트랜지스터
5320: 트랜지스터
5411: 화소
5414: 발광 소자
5415: 트랜지스터
5416: 트랜지스터
5417: 트랜지스터
5418: 용량 소자
5440: 트랜지스터
5441: 트랜지스터
5442: 트랜지스터
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 셀
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (2)

  1. 발광 장치로서,
    제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 발광 소자, 제1 배선, 제2 배선, 및 제3 배선을 갖는 화소를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 제2 트랜지스터의 소스 및 드레인 중 하나와 항상 도통하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 발광 소자와 항상 도통하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 트랜지스터의 소스 및 드레인 중 하나와 항상 도통하고,
    상기 제1 트랜지스터의 상기 소스 및 드레인의 다른 쪽은 상기 제1 배선과 항상 도통하고,
    상기 제2 트랜지스터의 상기 소스 및 드레인의 다른 쪽은 상기 제2 배선과 항상 도통하고,
    상기 제3 트랜지스터의 상기 소스 및 드레인의 다른 쪽은 상기 제3 배선과 항상 도통하고,
    상기 제1 트랜지스터는,
    제1 게이트 전극과,
    상기 제1 게이트 전극 위의 제1 절연체와,
    상기 제1 절연체 위의 산화물 반도체와,
    상기 산화물 반도체 위의 제2 절연체와,
    상기 제2 절연체 위의 제2 게이트 전극과,
    상기 제2 게이트 전극 위의 제3 절연체와,
    상기 제3 절연체 위의 제4 절연체와,
    상기 산화물 반도체의 상면과 접촉하는 영역을 갖는 소스 전극과,
    상기 산화물 반도체의 상면과 접촉하는 영역을 갖는 드레인 전극을 포함하고,
    상기 제4 절연체는, 상기 소스 전극 위에 설치되고,
    상기 제4 절연체는, 상기 드레인 전극 위에 설치되고,
    상기 제3 절연체는, 상기 제2 게이트 전극의 상면과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 제2 게이트 전극의 측면과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 제2 절연체와 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 산화물 반도체의 상면과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 산화물 반도체의 측면과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 소스 전극과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 드레인 전극과 접촉하는 영역을 갖고,
    상기 제3 절연체는, 상기 제1 절연체와 접촉하는 영역을 갖고,
    상기 제4 절연체는, 상기 소스 전극과 접촉하는 영역을 갖고,
    상기 제4 절연체는, 상기 드레인 전극과 접촉하는 영역을 갖고,
    상기 산화물 반도체는, 상기 제2 절연체와 중첩되고, 또한 상기 제2 게이트 전극과 중첩되는 제1 영역을 갖고,
    상기 산화물 반도체는, 상기 제2 절연체와 중첩되고, 또한 상기 제2 게이트 전극과 중첩되지 않는 제2 영역을 갖고,
    상기 산화물 반도체는, 상기 제2 절연체와 중첩되지 않고, 또한 상기 제2 게이트 전극과 중첩되지 않는 제3 영역을 갖고,
    상기 제3 영역은, 상기 제2 영역보다 막 두께가 작은 영역을 갖고,
    상기 제2 게이트 전극은, 제1 층 및 상기 제1 층 위의 제2 층을 갖고,
    상기 제1 층은, 채널 길이 방향에서, 상기 제2 층의 단부보다 돌출된 형상을 갖는, 발광 장치.
  2. 제1항에 있어서,
    상기 제1 층의 단부의 단면은 테이퍼 형상을 갖고,
    상기 제2 층의 단부의 단면은 테이퍼 형상을 갖고,
    상기 제2 절연체의 단부의 단면은 테이퍼 형상을 갖는 발광 장치.
KR1020230128179A 2014-02-05 2023-09-25 발광 장치 KR102646595B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020240032404A KR20240035977A (ko) 2014-02-05 2024-03-07 반도체 장치

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2014020542 2014-02-05
JPJP-P-2014-020542 2014-02-05
JPJP-P-2014-050588 2014-03-13
JP2014050588 2014-03-13
KR1020220037981A KR102584384B1 (ko) 2014-02-05 2022-03-28 반도체 장치, 모듈, 및 전자 기기

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020220037981A Division KR102584384B1 (ko) 2014-02-05 2022-03-28 반도체 장치, 모듈, 및 전자 기기

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020240032404A Division KR20240035977A (ko) 2014-02-05 2024-03-07 반도체 장치

Publications (2)

Publication Number Publication Date
KR20230141710A true KR20230141710A (ko) 2023-10-10
KR102646595B1 KR102646595B1 (ko) 2024-03-13

Family

ID=53755532

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020150015047A KR102307729B1 (ko) 2014-02-05 2015-01-30 반도체 장치, 모듈, 및 전자 기기
KR1020210126936A KR102381183B1 (ko) 2014-02-05 2021-09-27 반도체 장치, 모듈, 및 전자 기기
KR1020220037981A KR102584384B1 (ko) 2014-02-05 2022-03-28 반도체 장치, 모듈, 및 전자 기기
KR1020230128179A KR102646595B1 (ko) 2014-02-05 2023-09-25 발광 장치
KR1020240032404A KR20240035977A (ko) 2014-02-05 2024-03-07 반도체 장치

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020150015047A KR102307729B1 (ko) 2014-02-05 2015-01-30 반도체 장치, 모듈, 및 전자 기기
KR1020210126936A KR102381183B1 (ko) 2014-02-05 2021-09-27 반도체 장치, 모듈, 및 전자 기기
KR1020220037981A KR102584384B1 (ko) 2014-02-05 2022-03-28 반도체 장치, 모듈, 및 전자 기기

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020240032404A KR20240035977A (ko) 2014-02-05 2024-03-07 반도체 장치

Country Status (4)

Country Link
US (2) US9705002B2 (ko)
JP (5) JP6437331B2 (ko)
KR (5) KR102307729B1 (ko)
TW (1) TWI665778B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9640669B2 (en) 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10032924B2 (en) 2014-03-31 2018-07-24 The Hong Kong University Of Science And Technology Metal oxide thin film transistor with channel, source and drain regions respectively capped with covers of different gas permeability
CN107004722A (zh) 2014-12-10 2017-08-01 株式会社半导体能源研究所 半导体装置及其制造方法
CN104576760A (zh) * 2015-02-02 2015-04-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9960281B2 (en) * 2015-02-09 2018-05-01 The Hong Kong University Of Science And Technology Metal oxide thin film transistor with source and drain regions doped at room temperature
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI650817B (zh) * 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9881956B2 (en) 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
KR102613288B1 (ko) * 2016-07-26 2023-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10043860B2 (en) * 2016-10-20 2018-08-07 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US10504939B2 (en) 2017-02-21 2019-12-10 The Hong Kong University Of Science And Technology Integration of silicon thin-film transistors and metal-oxide thin film transistors
WO2018163012A1 (ja) * 2017-03-10 2018-09-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11398560B2 (en) * 2018-09-26 2022-07-26 Intel Corporation Contact electrodes and dielectric structures for thin film transistors
CN209000913U (zh) * 2018-11-06 2019-06-18 惠科股份有限公司 一种显示面板和显示装置
US20220173249A1 (en) * 2019-04-29 2022-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20210083023A (ko) 2019-12-26 2021-07-06 엘지디스플레이 주식회사 산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
JP7387475B2 (ja) * 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003084687A (ja) * 2001-05-23 2003-03-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2003308027A (ja) * 2002-04-15 2003-10-31 Semiconductor Energy Lab Co Ltd 半導体表示装置
KR20110022507A (ko) 2009-08-27 2011-03-07 엘지전자 주식회사 광학 어셈블리, 그를 구비한 백라이트 유닛 및 디스플레이 장치
KR20120059860A (ko) 2010-12-01 2012-06-11 삼성에스엔에스 주식회사 서브 단말에서의 홈 오토메이션 구성 기기 제어 장치 및 방법
JP2012119667A (ja) * 2010-11-11 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012151460A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4326604B2 (ja) * 1997-09-29 2009-09-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4011304B2 (ja) * 2000-05-12 2007-11-21 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP5046439B2 (ja) * 2000-05-12 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI224806B (en) * 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002359376A (ja) * 2001-03-27 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7189997B2 (en) * 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6734463B2 (en) * 2001-05-23 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a window
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4021194B2 (ja) * 2001-12-28 2007-12-12 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4094324B2 (ja) * 2002-04-05 2008-06-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7307317B2 (en) * 2003-04-04 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP5025095B2 (ja) * 2004-05-07 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7521368B2 (en) * 2004-05-07 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP5121145B2 (ja) * 2005-03-07 2013-01-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4215068B2 (ja) * 2006-04-26 2009-01-28 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4277874B2 (ja) * 2006-05-23 2009-06-10 エプソンイメージングデバイス株式会社 電気光学装置の製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5143905B2 (ja) * 2008-08-27 2013-02-13 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5397759B2 (ja) 2009-07-17 2014-01-22 富士ゼロックス株式会社 画像形成装置
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
WO2011027664A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
WO2011070901A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5705559B2 (ja) * 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
KR101108176B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
KR101778009B1 (ko) * 2010-08-19 2017-09-27 삼성디스플레이 주식회사 표시 기판 및 그 제조 방법
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8883556B2 (en) * 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012146805A (ja) * 2011-01-12 2012-08-02 Sony Corp 放射線撮像装置、放射線撮像表示システムおよびトランジスタ
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6091905B2 (ja) 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
JP6087672B2 (ja) * 2012-03-16 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
JP2013247270A (ja) * 2012-05-28 2013-12-09 Sony Corp 撮像装置および撮像表示システム
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003084687A (ja) * 2001-05-23 2003-03-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2003308027A (ja) * 2002-04-15 2003-10-31 Semiconductor Energy Lab Co Ltd 半導体表示装置
KR20110022507A (ko) 2009-08-27 2011-03-07 엘지전자 주식회사 광학 어셈블리, 그를 구비한 백라이트 유닛 및 디스플레이 장치
JP2012119667A (ja) * 2010-11-11 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20120059860A (ko) 2010-12-01 2012-06-11 삼성에스엔에스 주식회사 서브 단말에서의 홈 오토메이션 구성 기기 제어 장치 및 방법
JP2012151460A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Also Published As

Publication number Publication date
JP6700368B2 (ja) 2020-05-27
US20150221775A1 (en) 2015-08-06
US20170271520A1 (en) 2017-09-21
JP2019041122A (ja) 2019-03-14
US9705002B2 (en) 2017-07-11
JP6982655B2 (ja) 2021-12-17
KR20220042342A (ko) 2022-04-05
KR20210119934A (ko) 2021-10-06
JP2015188064A (ja) 2015-10-29
JP2020145443A (ja) 2020-09-10
JP7274553B2 (ja) 2023-05-16
KR102584384B1 (ko) 2023-10-05
JP6437331B2 (ja) 2018-12-12
KR20150092707A (ko) 2015-08-13
TW201535673A (zh) 2015-09-16
JP2022033792A (ja) 2022-03-02
KR102307729B1 (ko) 2021-10-05
KR20240035977A (ko) 2024-03-19
JP2023104930A (ja) 2023-07-28
US10096721B2 (en) 2018-10-09
KR102646595B1 (ko) 2024-03-13
KR102381183B1 (ko) 2022-04-01
TWI665778B (zh) 2019-07-11

Similar Documents

Publication Publication Date Title
KR102646595B1 (ko) 발광 장치
TWI678740B (zh) 半導體裝置
KR102283814B1 (ko) 반도체 장치
JP2022164717A (ja) 半導体装置
KR102392498B1 (ko) 반도체 장치
US10096489B2 (en) Method for manufacturing semiconductor device
JP2015135961A (ja) 半導体装置
JP6570817B2 (ja) 半導体装置
TW201523885A (zh) 半導體裝置及半導體裝置的製造方法
TWI670859B (zh) 半導體裝置
KR102648488B1 (ko) 반도체 장치
US20190067487A1 (en) Semiconductor device, manufacturing method thereof, and electronic device
JP2016119465A (ja) 結晶性半導体膜の作成方法、および半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
A107 Divisional application of patent