KR20190098118A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents
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Abstract
본 발명은 복수의 기준 전위를 필요로 하는 반도체 장치 및 반도체 장치의 구동 방법에 있어서 보다 소비 전력을 경감한다.
전원선에 직렬로 접속된 복수의 저항 소자에 의해, 전원선에 공급된 전위를 저항 분할하고, 전원선과 전기적으로 접속하는 스위치 트랜지스터를 통해 원하는 분할된 전위를 출력하는 전위 분할 회로를 갖는 반도체 장치이며, 스위치 트랜지스터의 드레인 단자는 출력측의 회로에 설치된 트랜지스터의 게이트 단자(또는 용량 소자의 한쪽 단자)와 전기적으로 접속하여 노드를 구성한다.
전원선에 직렬로 접속된 복수의 저항 소자에 의해, 전원선에 공급된 전위를 저항 분할하고, 전원선과 전기적으로 접속하는 스위치 트랜지스터를 통해 원하는 분할된 전위를 출력하는 전위 분할 회로를 갖는 반도체 장치이며, 스위치 트랜지스터의 드레인 단자는 출력측의 회로에 설치된 트랜지스터의 게이트 단자(또는 용량 소자의 한쪽 단자)와 전기적으로 접속하여 노드를 구성한다.
Description
본 발명은 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
다양한 반도체 장치에 있어서, 그의 구동에는 복수의 기준 전위를 필요로 하는 장치가 있다. 이들 기준 전위를 공급하는 수단의 하나로, 직렬로 접속된 복수의 저항 소자에 의해 고전위를 원하는 전위로 분할하는 방법이 있다.
공급해야 할 기준 전위, 및 기준 전위를 공급하는 회로에 대한 요구는 반도체 장치의 용도에 따라 상이하고, 요구에 맞는 기준 전위 발생 회로가 개발되고 있다(예를 들어, 특허문헌 1 참조). 특허문헌 1에서는 회로 규모의 대형화를 억제함과 함께 충분한 정밀도를 확보하면서 기준 전위를 조정할 수 있는 기준 전위 발생 회로가 보고되어 있다.
이러한 복수의 기준 전위를 필요로 하는 반도체 장치 및 반도체 장치의 구동 방법에 있어서, 보다 소비 전력을 경감하는 것을 목적의 하나로 한다.
본 명세서에 개시하는 반도체 장치는, 전원선에 직렬로 접속된 복수의 저항 소자에 의해, 전원선에 공급된 전위를 저항 분할하고, 전원선과 전기적으로 접속하는 스위치 트랜지스터를 통해 원하는 분할된 전위를 출력하는 전위 분할 회로를 갖는다. 스위치 트랜지스터의 드레인 단자는 출력측의 연산 증폭 회로에 설치된 트랜지스터의 게이트 단자와 전기적으로 접속하여 노드를 구성한다.
우선, 스위치 트랜지스터를 온 상태로 하여 전원선으로부터 복수의 저항 소자에 의해 원하는 전위로 분할된 전위를 상기 노드에 공급(축적)한다. 원하는 전위를 공급한 후에는 스위치 트랜지스터를 오프 상태로 하고, 상기 노드에 전위를 유지한다. 상기 노드에 원하는 분할된 전위를 유지함으로써, 전원선으로부터의 전위의 공급이 정지되더라도 원하는 전위를 출력할 수 있다.
노드를 구성하여 전위를 유지하는 스위치 트랜지스터로서는, 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 갭 반도체 재료(보다 구체적으로는, 예를 들어 에너지 갭 Eg가 3eV보다 큰 반도체 재료)를 반도체층으로서 갖는 트랜지스터를 사용한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써, 장기간에 걸쳐 전위를 유지하는 것이 가능하다. 이러한 와이드 갭 반도체 재료의 하나로 산화물 반도체 재료가 있다. 본 명세서에 개시하는 반도체 장치에 있어서는, 산화물 반도체 재료를 사용한 산화물 반도체층을 포함하는 트랜지스터를 적절히 사용할 수 있다.
따라서, 전원선에의 전위의 공급을 연속적으로 행하지 않아도 되며, 또한 전원선에의 전위의 공급 정지 기간을 마련할 수 있기 때문에 소비 전력을 경감할 수 있다. 전원선에의 전위의 공급, 비공급의 선택은 저항 소자에 공급하는 전위를 제어하는 트랜지스터를 전원선에 설치함으로써 실현할 수 있다.
또한, 스위치 트랜지스터 대신에 게이트 단자와 소스 단자가 전기적으로 접속된 트랜지스터를 사용할 수 있다.
또한, 스위치 트랜지스터(또는 게이트 단자와 소스 단자가 전기적으로 접속된 트랜지스터)의 드레인 단자는 출력측의 회로에 설치된 용량 소자의 한쪽 단자와 전기적으로 접속하여 노드를 구성할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 선택선과, 선택선과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터와, 전원선과 스위치 트랜지스터를 통해 전기적으로 접속하는 트랜지스터를 포함하는 연산 증폭 회로가 설치된 전위 분할 회로를 갖고, 제1 저항 소자와 제2 저항 소자와 스위치 트랜지스터의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터의 드레인 단자와 연산 증폭 회로에 포함되는 트랜지스터의 게이트 단자가 전기적으로 접속하는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 선택선과, 선택선과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터와, 전원선과 스위치 트랜지스터를 통해 전기적으로 접속하는 연산 증폭 회로가 설치된 전위 분할 회로를 갖고, 연산 증폭 회로는, 제1 트랜지스터 및 제2 트랜지스터가 설치된 차동 입력 회로와, 제3 트랜지스터 및 제4 트랜지스터가 설치된 커런트 미러 회로와, 정전류원을 포함하고, 제1 트랜지스터의 제1 소스 단자와, 제2 트랜지스터의 제2 소스 단자와, 정전류원이 전기적으로 접속하고, 제3 트랜지스터의 제3 소스 단자와, 제4 트랜지스터의 제4 소스 단자가 전기적으로 접속하고, 제1 트랜지스터의 제1 드레인 단자와, 제3 트랜지스터의 제3 드레인 단자와, 제3 트랜지스터의 제3 게이트 단자와, 제4 트랜지스터의 제4 게이트 단자가 전기적으로 접속하고, 제2 트랜지스터의 제2 게이트 단자와, 제2 트랜지스터의 제2 드레인 단자와, 제4 트랜지스터의 제4 드레인 단자가 전기적으로 접속하고, 제1 저항 소자와 제2 저항 소자와 스위치 트랜지스터의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터의 드레인 단자와 제1 트랜지스터의 제1 게이트 단자가 전기적으로 접속하는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 선택선과, 선택선과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터와, 전원선과 스위치 트랜지스터를 통해 전기적으로 접속하는 용량 소자가 설치된 전위 분할 회로를 갖고, 제1 저항 소자와 제2 저항 소자와 스위치 트랜지스터의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터의 드레인 단자와 용량 소자의 한쪽 단자가 전기적으로 접속하는 반도체 장치이다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 제1 저항 소자와, 제2 저항 소자와, 게이트 단자와 소스 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 트랜지스터와, 전원선과 산화물 반도체층을 포함하는 트랜지스터를 통해 전기적으로 접속하는 트랜지스터가 설치된 전위 분할 회로를 갖고, 산화물 반도체층을 포함하는 트랜지스터의 드레인 단자와 트랜지스터의 게이트 단자가 전기적으로 접속하는 반도체 장치이다.
상기 구성에 있어서, 전원선은 산화물 반도체층을 포함하는 트랜지스터를 갖고, 전원선에 공급된 전위는, 산화물 반도체층을 포함하는 트랜지스터를 통해 제1 저항 소자 및 제2 저항 소자에 공급될 수 있다. 또한, 전원선에 설치되는 산화물 반도체층을 포함하는 트랜지스터의 게이트 단자와, 스위치 트랜지스터의 게이트 단자가 전기적으로 접속하는 구성으로 할 수도 있다.
또한, 상기 구성에 있어서, 반도체 장치는 전위 분할 회로에 전위를 공급하는 전위 공급원과, 전위 분할 회로 및 전위 공급원으로부터 전위를 공급받는 부하를 가질 수 있다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 선택선과, 선택선과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터와, 전원선과 스위치 트랜지스터를 통해 전기적으로 접속하는 트랜지스터를 포함하는 연산 증폭 회로가 설치된 전위 분할 회로를 갖고, 제1 저항 소자와 제2 저항 소자와 스위치 트랜지스터의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터의 드레인 단자와 연산 증폭 회로에 포함되는 트랜지스터의 게이트 단자가 전기적으로 접속하여 노드를 구성하고, 전원선에 공급된 전위는 제1 저항 소자 및 제2 저항 소자에 의해 분할되고, 분할된 전위는 스위치 트랜지스터가 온 상태일 때에 스위치 트랜지스터를 통해 연산 증폭 회로에 공급되고, 분할된 전위는 스위치 트랜지스터가 오프 상태일 때에 노드에 유지되고, 분할된 전위는 스위치 트랜지스터 및 연산 증폭 회로를 통해 출력되는 반도체 장치의 구동 방법이다.
본 명세서에서 개시하는 발명의 구성의 다른 일 형태는, 제1 저항 소자 및 제2 저항 소자가 직렬로 설치된 전원선과, 선택선과, 선택선과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터와, 전원선과 스위치 트랜지스터를 통해 전기적으로 접속하는 용량 소자가 설치된 전위 분할 회로를 갖고, 제1 저항 소자와 제2 저항 소자와 스위치 트랜지스터의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터의 드레인 단자와 용량 소자의 한쪽 단자가 전기적으로 접속하여 노드를 구성하고, 전원선에 공급된 전위는 제1 저항 소자 및 제2 저항 소자에 의해 분할되고, 분할된 전위는 스위치 트랜지스터가 온 상태일 때에 스위치 트랜지스터를 통해 용량 소자에 공급되고, 분할된 전위는 스위치 트랜지스터가 오프 상태일 때에 노드에 유지되고, 분할된 전위는 스위치 트랜지스터 및 용량 소자를 통해 출력되는 반도체 장치의 구동 방법이다.
상기 구성에 있어서, 전원선은 산화물 반도체층을 포함하는 트랜지스터를 갖고, 전원선에 공급된 전위는 산화물 반도체층을 포함하는 트랜지스터가 온 상태일 때에 산화물 반도체층을 포함하는 트랜지스터를 통해 제1 저항 소자 및 제2 저항 소자에 공급되고, 산화물 반도체층을 포함하는 트랜지스터는 스위치 트랜지스터가 오프 상태일 때에 오프 상태로 할 수 있다.
또한, 본 명세서 등에 있어서 「위」이나 「아래」란 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들어, 「게이트 절연층 위의 게이트 전극」이란 표현이면, 게이트 절연층과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한, 「위」 「아래」란 용어는 설명의 편의를 위해 사용하는 표현에 불과하다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이란 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그의 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이란 용어는, 복수의 「전극」이나 「배선」이 일체가 되어서 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는 「소스」나 「드레인」이란 용어는 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」이란 표현에는 「어떠한 전기적 작용을 갖는 것」을 통해 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」이란 표현에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
전원선에 직렬로 접속된 복수의 저항 소자에 의해, 전원선에 공급된 전위를 저항 분할하고, 전원선과 전기적으로 접속하는 스위치 트랜지스터를 통해 원하는 분할된 전위를 출력하는 전위 분할 회로를 갖는다. 스위치 트랜지스터의 드레인 단자는 출력측의 연산 증폭 회로에 설치된 트랜지스터의 게이트 단자와 전기적으로 접속하여 노드를 구성한다.
상기 노드에 원하는 분할된 전위를 유지함으로써, 전원선으로부터의 전위의 공급이 정지되더라도 원하는 전위를 출력할 수 있다.
따라서, 전원선에의 전위의 공급을 연속적으로 행하지 않아도 되며, 또한 전원선에의 전위의 공급 정지 기간을 마련할 수 있기 때문에, 반도체 장치, 반도체 장치의 구동 방법에 있어서 소비 전력을 경감할 수 있다.
스위치 트랜지스터에 사용하는 산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 극히 장기에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전위의 공급을 정지하는 기간을 마련하는 것이 가능해져, 항상 전위를 공급하는 경우와 비교하여 소비 전력을 충분히 저감할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 회로도.
도 2는 반도체 장치의 일 형태를 설명하는 회로도.
도 3은 반도체 장치의 일 형태를 설명하는 회로도.
도 4는 반도체 장치의 일 형태를 설명하는 회로도.
도 5는 반도체 장치의 일 형태를 설명하는 회로도.
도 6a와 도 6b는 반도체 장치의 일 형태를 설명하는 회로도.
도 7a와 도 7b는 반도체 장치의 일 형태를 설명하는 회로도.
도 8은 반도체 장치의 일 형태를 설명하는 타이밍 차트도.
도 9는 반도체 장치의 일 형태를 설명하는 회로도.
도 10a와 도 10b는 반도체 장치의 일 형태를 설명하는 단면도 및 평면도.
도 11a 내지 도 11e는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 12a 내지 도 12d는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 13a 내지 도 13d는 반도체 장치의 일 형태를 설명하는 도면.
도 14a와 도 14b는 반도체 장치의 일 형태를 설명하는 도면.
도 15a 내지 도 15c는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 16은 반도체 장치의 일 형태를 설명하는 블록도.
도 17a 내지 도 17f는 전자 기기를 도시하는 도면.
도 2는 반도체 장치의 일 형태를 설명하는 회로도.
도 3은 반도체 장치의 일 형태를 설명하는 회로도.
도 4는 반도체 장치의 일 형태를 설명하는 회로도.
도 5는 반도체 장치의 일 형태를 설명하는 회로도.
도 6a와 도 6b는 반도체 장치의 일 형태를 설명하는 회로도.
도 7a와 도 7b는 반도체 장치의 일 형태를 설명하는 회로도.
도 8은 반도체 장치의 일 형태를 설명하는 타이밍 차트도.
도 9는 반도체 장치의 일 형태를 설명하는 회로도.
도 10a와 도 10b는 반도체 장치의 일 형태를 설명하는 단면도 및 평면도.
도 11a 내지 도 11e는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 12a 내지 도 12d는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 13a 내지 도 13d는 반도체 장치의 일 형태를 설명하는 도면.
도 14a와 도 14b는 반도체 장치의 일 형태를 설명하는 도면.
도 15a 내지 도 15c는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 16은 반도체 장치의 일 형태를 설명하는 블록도.
도 17a 내지 도 17f는 전자 기기를 도시하는 도면.
이하에서는 본 명세서에 개시하는 발명의 실시 형태에 대하여 도면을 이용하여 상세히 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그의 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 제1, 제2로서 붙여지는 서수사는 편의상 사용하는 것으로서, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다. 또한, 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 이해의 간단함을 위해 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 이로 인해, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 회로 구성 및 구동 방법에 대하여 도 1 내지 도 3 및 도 6a 내지 도 8을 참조하여 설명한다.
또한, 본 명세서에 있어서의 회로도에 있어서는, 산화물 반도체층을 사용한 트랜지스터임을 나타내기 위해, 산화물 반도체층을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 1 내지 도 3, 도 6a, 도 6b, 도 7a 및 도 7b에 있어서, 스위치 트랜지스터(202_1), 스위치 트랜지스터(202_2), 스위치 트랜지스터(202_n), 트랜지스터(204)는 산화물 반도체층을 사용하는 트랜지스터이다.
도 1은 2개의 저항 소자(201_1), 저항 소자(201_2)를 이용하여 전위 V1를 출력하는 전위 분할 회로를 갖는 반도체 장치의 예이다.
도 1에 도시한 반도체 장치는, 저항 소자(제1 저항 소자)(201_1) 및 저항 소자(제2 저항 소자)(201_2)가 직렬로 설치된 전원선(240)과, 선택선(241)과, 선택선(241)과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터(202_1)와, 전원선(240)과 스위치 트랜지스터(202_1)를 통해 전기적으로 접속하는 트랜지스터(211_1)를 포함하는 연산 증폭 회로(203_1)가 설치된 전위 분할 회로를 갖고, 저항 소자(201_1)와 저항 소자(201_2)와 스위치 트랜지스터(202_1)의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터(202_1)의 드레인 단자와 연산 증폭 회로(203_1)에 포함되는 트랜지스터(211_1)의 게이트 단자가 전기적으로 접속하는 반도체 장치이다.
연산 증폭 회로(203_1)는, 트랜지스터(제1 트랜지스터)(211_1) 및 트랜지스터(제2 트랜지스터)(212_1)가 설치된 차동 입력 회로와, 트랜지스터(제3 트랜지스터)(213_1) 및 트랜지스터(제4 트랜지스터)(214_1)가 설치된 커런트 미러 회로와, 정전류원(222_1)을 포함한다.
트랜지스터(211_1)의 소스 단자(제1 소스 단자)와, 트랜지스터(212_1)의 소스 단자(제2 소스 단자)와, 정전류원(222_1)이 전기적으로 접속하고, 트랜지스터(213_1)의 소스 단자(제3 소스 단자)와, 트랜지스터(214_1)의 소스 단자(제4 소스 단자)가 전기적으로 접속하고, 트랜지스터(211_1)의 드레인 단자(제1 드레인 단자)와, 트랜지스터(213_1)의 드레인 단자(제3 드레인 단자)와, 제3 트랜지스터(213_1)의 게이트 단자(제3 게이트 단자)와, 트랜지스터(214_1)의 게이트 단자(제4 게이트 단자)가 전기적으로 접속하고, 트랜지스터(212_1)의 게이트 단자(제2 게이트 단자)와, 트랜지스터(212_1)의 드레인 단자(제2 드레인 단자)와, 트랜지스터(214_1)의 드레인 단자(제4 드레인 단자)가 전기적으로 접속되어 있다. 또한, 트랜지스터(213_1)의 소스 단자(제3 소스 단자)와 트랜지스터(214_1)의 소스 단자(제4 소스 단자)는 고전위 VDD가 공급되는 전원선(242_1)에 전기적으로 접속되어 있다.
도 1에 도시한 반도체 장치에 있어서, 전위 분할 회로는 전원선(240)에 직렬로 접속된 저항 소자(201_1), 저항 소자(201_2)에 의해, 전원선(240)에 공급된 전위를 저항 분할하고, 전원선(240)과 전기적으로 접속하는 스위치 트랜지스터(202_1)를 통해 원하는 분할된 전위 V1을 출력한다.
도 2는, 도 1의 반도체 장치에 있어서, 전원선(240)에 공급되는 고전위(VDDH)를, 저항 소자(201_1) 내지 저항 소자(201_n+1)의 n+1개의 저항 소자로 분할하고, V1 내지 Vn의 n개의 전위를 출력하는 전위 분할 회로를 포함하는 예이다.
저항 소자(201_1) 및 저항 소자(201_2)만큼 전압 강하한 전위는, 산화물 반도체층을 사용한 스위치 트랜지스터(202_2)를 통해, 트랜지스터(제1 트랜지스터)(211_2) 및 트랜지스터(제2 트랜지스터)(212_2)가 설치된 차동 입력 회로와, 트랜지스터(제3 트랜지스터)(213_2) 및 트랜지스터(제4 트랜지스터)(214_2)가 설치된 커런트 미러 회로와, 정전류원(222_2)을 포함하는 연산 증폭 회로(203_2)로부터 전위 V2로서 출력된다.
마찬가지로, 저항 소자(201_1) 내지 저항 소자(201_n)만큼 전압 강하한 전위는, 산화물 반도체층을 사용한 스위치 트랜지스터(202_n)를 통해, 트랜지스터(제1 트랜지스터)(211_n) 및 트랜지스터(제2 트랜지스터)(212_n)가 설치된 차동 입력 회로와, 트랜지스터(제3 트랜지스터)(213_n) 및 트랜지스터(제4 트랜지스터)(214_n)가 설치된 커런트 미러 회로와, 정전류원(222_n)을 포함하는 연산 증폭 회로(203_n)로부터 전위 Vn으로서 출력된다.
본 명세서에 있어서, 스위치 트랜지스터(202_1) 내지 (202_n)의 드레인 단자와 트랜지스터(211_1) 내지 (211_n)의 게이트 단자가 전기적으로 접속되는 부위를 각각 플로팅 노드(노드 FN1 내지 FNn)라 칭한다.
또한, 본 명세서에 개시하는 발명에 있어서, 전원선(242_1)에는 노드 FN1의 전위보다 높은 전위 VDD를 공급한다.
스위치 트랜지스터(202_1) 내지 (202_n)가 오프인 경우, 해당 노드 FN1 내지 FNn은 절연체 내에 매설된 것으로 간주할 수 있고, 노드 FN1 내지 FNn에는 전위가 유지된다. 산화물 반도체층을 사용한 스위치 트랜지스터(202_1) 내지 (202_n)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하(예를 들어 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토암페어)는 1×10-21A) 이하)이기 때문에, 스위치 트랜지스터(202_1) 내지 (202_n)의 누설에 의한, 노드 FN1 내지 FNn에 유지된 전위의 저하를 거의 무시할 수 있다. 즉, 산화물 반도체층을 사용한 스위치 트랜지스터(202_1) 내지 (202_n)에 의해 장기간에 걸쳐 전위를 유지하는 것이 가능하다.
따라서, 반도체 장치에 있어서, 전원선(240)에의 전위 VDDH의 공급을 연속적으로 행하지 않아도 되고, 전원선(240)에의 전위 VDDH의 공급 정지 기간을 마련할 수 있기 때문에, 소비 전력을 경감할 수 있다.
또한, 도 3에 도시한 바와 같이, 전원선(240)은 산화물 반도체층을 포함하는 트랜지스터(204)를 갖고, 전원선(240)에 공급된 전위는, 산화물 반도체층을 포함하는 트랜지스터(204)를 통해, 저항 소자(201_1) 및 저항 소자(201_2)에 공급될 수 있다. 전원선(240)에 설치되는 산화물 반도체층을 포함하는 트랜지스터(204)의 게이트 단자와, 스위치 트랜지스터(202_1)의 게이트 단자가 전기적으로 접속하는 구성으로 할 수 있다.
산화물 반도체층을 포함하는 트랜지스터(204)를 전원선(240)에 설치함으로써, 저항 소자(201_1) 및 저항 소자(201_2)에의 전위의 공급을 제어할 수 있다. 예를 들어, 노드 FN1에 전위를 공급한 후, 스위치 트랜지스터(202_1)를 오프 상태로 하여 노드 FN1에 전위를 유지하는 기간 동안에, 산화물 반도체층을 포함하는 트랜지스터(204)도 오프 상태로 하여 전원선(240)에의 전위의 공급을 정지할 수 있다. 도 3에서 도시한 구성이면, 전원선(240)에의 전위의 공급을 정지하는 동안에도 전원선(242_1)에는 전위를 공급할 수 있다.
도 2에 도시한 반도체 장치의 보다 상세한 구동 방법(동작)을 도 8의 타이밍 차트를 이용하여 설명한다. 타이밍 차트 중의 VDDH, SW, FN1 등의 명칭은 도 2와 대응하고 있다.
반도체 장치의 동작을 설명함에 있어서, 연산 증폭 회로(203_1) 내지 (203_n)가 갖는 트랜지스터(211_1) 내지 (211_n), (212_1) 내지 (212_n), (213_1) 내지 (213_n) 및 (214_1) 내지 (214_n)는 채널 폭, 채널 길이가 동일하고, 트랜지스터의 특성은 동일한 것으로 한다.
전원선(240) 및 VSS에 전위를 인가하면, 전원선(240)과 VSS 사이에 전류가 흐른다. 예를 들어, 스위치 트랜지스터(202_1)의 소스 단자의 전위는, 전원선(240)의 전위보다 저항 소자(201_1)의 저항값과 전원선(240)과 VSS 사이에 흐른 전류로부터 산출되는 전압만큼 전압 강하한 전위가 된다. 선택선 SW는 스위치 트랜지스터(202_1) 내지 (202_n)의 게이트 단자에 전기적으로 접속되어 있고, 스위치 트랜지스터(202_1) 내지 (202_n)의 소스 단자와 드레인 단자가 도통 상태(온 상태)가 되도록 선택선 SW에 전압을 인가하면, 스위치 트랜지스터(202_1) 내지 (202_n)의 각 드레인 단자(FN1 내지 FNn)에 전위가 공급된다. 각 드레인 단자(FN1 내지 FNn)의 전위가 안정된 시점에서, 스위치 트랜지스터(202_1) 내지 (202_n)의 소스 단자와 드레인 단자가 비도통 상태(오프 상태)가 되도록 선택선 SW에 전압을 인가한다.
연산 증폭 회로(203_1)가 갖는 트랜지스터(211_1)의 게이트 단자에는 FN1의 전위가 인가된다. 그리고, 트랜지스터(211_1)에는 게이트 단자의 전위 FN1과 소스 단자의 전위의 차이에 상당하는 전류가 드레인 단자로부터 소스 단자에 흐른다. 트랜지스터(213_1)와 트랜지스터(211_1)은 정전류원(222_1)을 통해 전원선(242_1)과 GND에 접속되어 있으므로, 트랜지스터(211_1)의 드레인 단자로부터 소스 단자에 흐르는 전류와 트랜지스터(213_1)의 소스 단자로부터 드레인 단자로 흐르는 전류는 동일해진다.
또한, 트랜지스터(213_1)의 게이트 단자 및 드레인 단자와 트랜지스터(214_1)의 게이트 단자는 전기적으로 접속되어 있고, 각각의 소스 단자도 전원선(242_1)에 접속되어 있는 점에서, 트랜지스터(213_1)의 소스 단자로부터 드레인 단자에 흐르는 전류와 트랜지스터(214_1)의 소스 단자로부터 드레인 단자에 흐르는 전류는 동일하게 된다(커런트 미러 회로). 또한, 상술한 트랜지스터(213_1)와 트랜지스터(211_1)의 관계와 동일한 이유로, 트랜지스터(214_1)의 소스 단자로부터 드레인 단자에 흐르는 전류와 트랜지스터(212_1)의 드레인 단자로부터 소스 단자에 흐르는 전류는 동일해진다.
따라서, 트랜지스터(211_1)의 드레인 단자로부터 소스 단자에 흐르는 전류와 트랜지스터(212_1)의 드레인 단자로부터 소스 단자에 흐르는 전류는 동일해지고, 트랜지스터(211_1)의 소스 단자와 트랜지스터(212_1)의 소스 단자는 정전류원(222_1)에 전기적으로 접속되어 있는 점에서, 트랜지스터(211_1)의 게이트 단자의 전위와 트랜지스터(212_1)의 게이트 단자의 전위는 동일해진다. 트랜지스터(211_1)의 게이트 단자의 전위는 FN1인 점에서, 트랜지스터(212_1)의 게이트 단자의 전위는 FN1이 되고, V1의 전위는 FN1이 된다.
마찬가지로 저항 소자(201_1) 및 저항 소자(201_2)만큼 전압 강하한 전위가 FN2에 공급되고, V2로서 출력된다. 순차적으로 VDDH로부터, 개재된 저항 소자만큼 각각 전압 강하한 전위가 FN3 내지 FNn에 공급되고, V3 내지 Vn으로서 출력된다.
도 6a, 도 6b 및 도 7a, 도 7b에 전위 분할 회로를 갖는 반도체 장치의 다른 일 형태를 도시하였다. 도 6a, 도 6b 및 도 7a, 도 7b는 도 1과 대응하고 있지만, 여기에 한정되지 않고, 도 3의 구성과도 대응할 수 있다.
도 6a는 도 1에 있어서의 정전류원(222_1)을 저항 소자(217_1)와 트랜지스터(215_1) 및 트랜지스터(216_1)로 제작한 구성이다. 트랜지스터(216_1)와 트랜지스터(215_1)는 커런트 미러 회로를 구성하고 있고, 트랜지스터(215_1)와 트랜지스터(216_1)에는 동일한 전류가 흐른다. 또한, 트랜지스터(215_1)와 트랜지스터(216_1)의 채널 폭, 채널 길이는 동일하고, 트랜지스터의 특성은 동일한 것으로 한다.
도 6b는, 도 6a에 트랜지스터(220_1), 트랜지스터(218_1), 용량 소자(219_1)를 포함하는 증폭 회로를 부가한 구성이다. 증폭 회로 내에서 사용되고 있는 용량 소자(219_1)는 위상 보상용 용량 소자라 하며, 연산 증폭 회로(203_1)가 발진하지 않도록 하기 위해 접속되어 있다.
도 7a, 도 7b는 연산 증폭 회로(203_1)를 발진시키지 않기 위한 위상의 보상, 게인의 조정을 행하기 위해, 도 7a에 있어서는 저항 소자(205_1)와 용량 소자(206_1)를 삽입한 예이며, 도 7b에 있어서는 저항 소자(207_1), 저항 소자(209_1) 및 용량 소자(208_1)를 삽입한 예이다.
본 명세서에 개시하는 반도체 장치의 연산 증폭 회로에는 산화물 반도체 이외의 재료를 사용한 트랜지스터를 사용할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하기 때문에, 이것을, 산화물 반도체층을 사용한 트랜지스터와 조합하여 사용함으로써, 반도체 장치의 동작의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절히 실현하는 것이 가능하다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(보다 넓은 의미로는 충분한 고속 동작이 가능한 트랜지스터)와, 산화물 반도체층을 사용한 트랜지스터(보다 넓은 의미로는 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써, 지금까지 없는 특징을 갖는 반도체 장치를 실현할 수 있다.
전원선에 직렬로 접속된 복수의 저항 소자에 의해, 전원선에 공급된 전위를 저항 분할하고, 전원선과 전기적으로 접속하는 스위치 트랜지스터를 통해 원하는 분할된 전위를 출력하는 전위 분할 회로를 갖는 반도체 장치에 있어서, 스위치 트랜지스터의 드레인 단자는 출력측의 연산 증폭 회로에 설치된 트랜지스터의 게이트 단자와 전기적으로 접속하여 노드를 구성한다.
상기 노드에 원하는 분할된 전위를 유지함으로써, 전원선으로부터의 전위의 공급이 정지되더라도 전위를 출력할 수 있다.
따라서, 전원선에의 전위의 공급을 연속적으로 행하지 않아도 되며, 전원선에의 전위의 공급 정지 기간을 마련할 수 있기 때문에, 반도체 장치, 반도체 장치의 구동 방법에 있어서 소비 전력을 경감할 수 있다.
스위치 트랜지스터에 사용하는 산화물 반도체층을 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 장기에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전위의 공급을 정지하는 기간을 마련하는 것이 가능해져, 항상 전위를 공급하는 경우와 비교하여 소비 전력을 충분히 저감할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는 개시하는 발명의 다른 일 형태에 따른 반도체 장치의 회로 구성 및 구동 방법에 대하여 도 4 및 도 5를 참조하여 설명한다.
도 4 및 도 5는 실시 형태 1에 나타낸 도 2의 반도체 장치에 있어서, 연산 증폭 회로 대신에 용량 소자를 설치한 예이며, 실시 형태 1과 동일 부분 또는 유사한 기능을 갖는 부분은 실시 형태 1과 유사하여, 반복 설명은 생략한다. 또한, 동일한 개소의 상세한 설명은 생략한다.
도 4는, 전원선(240)에 공급되는 고전위(VDDH)를, 저항 소자(201_1) 내지 저항 소자(201_n+1)의 n+1개의 저항 소자로 분할하고, V1 내지 Vn의 n개의 전위를 출력하는 전위 분할 회로를 포함하는 예이다.
저항 소자(201_1) 내지 저항 소자(201_n+1)가 직렬로 설치된 전원선(240)과, 선택선(241)과, 선택선(241)과 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하는 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)와, 전원선(240)과 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)를 통해 각각 전기적으로 접속하는 용량 소자(223_1) 내지 (223_n)이 설치된 전위 분할 회로를 갖고, 저항 소자(201_1) 내지 저항 소자(201_n+1)와 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)의 소스 단자가 전기적으로 접속하고, 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)의 드레인 단자와 용량 소자(223_1) 내지 (223_n)의 한쪽 단자가 전기적으로 접속하는 반도체 장치이다.
본 실시 형태에서는 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)의 드레인 단자는 용량 소자(223_1) 내지 (223_n)의 한쪽 단자와 전기적으로 접속하여 노드(FN1 내지 FNn)를 각각 구성한다.
스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)를 온 상태로 하여 전원선(240)으로부터 저항 소자(201_1) 내지 저항 소자(201_n+1)에 의해 전위 V1 내지 Vn으로 분할된 전위를 노드 FN1 내지 FNn에 공급(축적)한다. 전위 V1 내지 Vn의 공급 후에는 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)를 오프 상태로 하고, 노드 FN1 내지 FNn에 전위를 유지한다. 노드 FN1 내지 FNn에 전위 V1 내지 Vn을 유지함으로써, 전원선(240)으로부터의 전위의 공급이 정지되더라도 전위 V1 내지 Vn을 출력할 수 있다.
또한, 본 실시 형태의 구성에서는, 도 5에 도시한 바와 같이, 용량 소자(223_1)보다 출력측으로, 배선 등에 기인하는 저항 소자(224_1)가 형성되고, 용량 소자(225_1)가 필연적으로 부하되어 있다. 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)의 드레인 단자와 용량 소자(223_1) 내지 (223_n)의 한쪽 단자가 전기적으로 접속함으로써 구성하는 노드(FN1 내지 FNn)에 전위 V1 내지 Vn을 유지하기 위해서는, 용량 소자(223_1)의 용량 C1은 기생 용량인 용량 소자(225_1)의 용량 C2보다 충분히 크게 할 필요가 있다.
또한, 본 실시 형태의 도 4의 구성에 있어서도, 도 3에 도시한 바와 같이, 전원선(240)은 산화물 반도체층을 포함하는 트랜지스터(204)를 갖고, 전원선(240)에 공급된 전위는, 산화물 반도체층을 포함하는 트랜지스터(204)를 통해, 저항 소자(201_1) 내지 저항 소자(201_n+1)에 공급될 수 있다. 또한, 전원선(240)에 설치되는 산화물 반도체층을 포함하는 트랜지스터(204)의 게이트 단자와, 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)의 게이트 단자가 전기적으로 접속하는 구성으로 할 수 있다.
산화물 반도체층을 포함하는 트랜지스터(204)를 전원선(240)에 설치함으로써, 저항 소자(201_1) 내지 저항 소자(201_n+1)에의 전위의 공급을 제어할 수 있다. 예를 들어, 노드 FN1 내지 FNn에 전위를 공급한 후, 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n)를 오프 상태로 하여 노드 FN1 내지 FNn에 전위를 유지하는 기간 동안에, 산화물 반도체층을 포함하는 트랜지스터(204)도 오프 상태로 하여 전원선(240)에의 전위의 공급을 정지할 수 있다.
또한, 본 실시 형태의 반도체 장치는 초기 상태에서는 V1 내지 Vn은 플로팅이 되어 있고, 전위가 부정으로 되어 있다. 도 4에는 도시하지 않았지만, 용량 소자(223_1) 내지 (223_n)의 출력측의 각 말단, 즉 V1 내지 Vn이 공급되는 각 배선의 말단에는, 산화물 반도체층을 포함하는 스위치 트랜지스터 A1 내지 An의 각 드레인 단자가 전기적으로 접속되어 있다. 스위치 트랜지스터 A1 내지 An의 각 게이트 단자는 제어선에 접속되고, 각 소스 단자는 VSS에 접속되어 있다. 그리고, 제어선을 제어함으로써, 산화물 반도체층을 포함하는 스위치 트랜지스터 A1 내지 An의 게이트 단자를 제어하여, 스위치 트랜지스터 A1 내지 An을 도통 상태로 하고, V1 내지 Vn이 공급되는 각 배선을 VSS와 동일한 전위로 하도록 되어 있다. 그리고, V1 내지 Vn이 공급되는 각 배선이 VSS와 동일한 전위가 되면, 다시 제어선을 제어함으로써, 산화물 반도체층을 포함하는 스위치 트랜지스터 A1 내지 An의 게이트 단자를 제어하여, 스위치 트랜지스터 A1 내지 An을 비도통 상태(오프 상태)로 한다. 그리고, 선택선 SW에 전위를 부여함으로써, 스위치 트랜지스터(202_1) 내지 (202_n)이 도통 상태(온 상태)가 되어, FN1 내지 FNn의 전위가 확정하고, 용량 소자(223_1) 내지 (223_n)을 통해 각 배선에 V1 내지 Vn이 공급된다.
이상과 같이, 노드 FN1 내지 FNn에 원하는 분할된 전위 V1 내지 Vn을 유지함으로써, 전원선(240)으로부터의 전위의 공급이 정지되더라도 전위 V1 내지 Vn을 출력할 수 있다.
따라서, 전원선(240)에의 전위의 공급을 연속적으로 행하지 않아도 되며, 전원선에의 전위의 공급 정지 기간을 마련할 수 있기 때문에, 반도체 장치, 반도체 장치의 구동 방법에 있어서 소비 전력을 경감할 수 있다.
스위치 트랜지스터에 사용하는 산화물 반도체층을 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 장기에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전위의 공급을 정지하는 기간을 마련하는 것이 가능해져, 항상 전위를 공급하는 경우와 비교하여 소비 전력을 충분히 저감할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는 개시하는 발명의 다른 일 형태에 따른 반도체 장치의 회로 구성 및 구동 방법에 대하여 도 9를 참조하여 설명한다.
도 9는, 실시 형태 1에 도시한 도 2의 반도체 장치에 있어서, 선택선에 의해 온 오프를 제어하는 스위치 트랜지스터 대신에 게이트 단자와 소스 단자가 전기적으로 접속된 트랜지스터를 사용하는 예이며, 실시 형태 1과 동일 부분 또는 유사한 기능을 갖는 부분은 실시 형태 1과 유사하여, 반복 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
도 9는, 전원선(240)에 공급되는 고전위(VDDH)를, 저항 소자(201_1) 내지 저항 소자(201_n+1)의 n+1개의 저항 소자로 분할하고, 분할한 전위를 이용하여 전원선(245)으로부터 V1' 내지 Vn'의 n개의 전위를 출력하는 전위 분할 회로를 포함하는 예이다.
저항 소자(201_1) 내지 저항 소자(201_n+1)이 직렬로 설치된 전원선(240)과, 게이트 단자가 전기적으로 접속하는 산화물 반도체층을 포함하고, 또한 게이트 단자와 소스 단자가 전기적으로 접속된 트랜지스터(232_1) 내지 트랜지스터(232_n)와, 전원선(240)과 트랜지스터(232_1) 내지 트랜지스터(232_n)를 통해 각각 전기적으로 접속하는 트랜지스터(233_1) 내지 트랜지스터(233_n)가 설치된 전위 분할 회로를 갖고, 저항 소자(201_1) 내지 저항 소자(201_n+1)와 트랜지스터(232_1) 내지 트랜지스터(232_n)의 소스 단자가 전기적으로 접속하고, 트랜지스터(232_1) 내지 트랜지스터(232_n)의 드레인 단자와 트랜지스터(233_1) 내지 트랜지스터(233_n)의 게이트 단자가 전기적으로 접속하는 반도체 장치이다. 또한, 트랜지스터(233_1) 내지 트랜지스터(233_n)은 전원선(245)과 전기적으로 접속되어 있다.
본 실시 형태에서는 트랜지스터(232_1) 내지 트랜지스터(232_n)의 드레인 단자는 트랜지스터(233_1) 내지 트랜지스터(233_n)의 게이트 단자와 전기적으로 접속하여 노드(FN1 내지 FNn)을 각각 구성한다.
트랜지스터(232_1) 내지 트랜지스터(232_n)을 온 상태로 하여 전원선(240)으로부터 저항 소자(201_1) 내지 저항 소자(201_n+1)에 의해 원하는 전위로 분할된 전위를 노드 FN1 내지 FNn에 공급(축적)한다. 원하는 전위의 공급 후에는 트랜지스터(232_1) 내지 트랜지스터(232_n)는 오프 상태가 되어, 노드 FN1 내지 FNn에 전위를 유지한다. 노드 FN1 내지 FNn에 원하는 전위를 유지함으로써, 전원선(240)으로부터의 전위의 공급이 정지되더라도 트랜지스터(233_1) 내지 트랜지스터(233_n)의 게이트 단자에 원하는 전위를 공급할 수 있으므로, 전원선(245)으로부터 전위 V1' 내지 Vn'를 출력할 수 있다.
또한, 본 실시 형태의 도 9의 구성에 있어서도, 도 3에 도시한 바와 같이, 전원선(240)은 산화물 반도체층을 포함하는 트랜지스터(204)를 갖고, 전원선(240)에 공급된 전위는, 산화물 반도체층을 포함하는 트랜지스터(204)를 통해, 저항 소자(201_1) 내지 저항 소자(201_n+1)에 공급될 수 있다.
산화물 반도체층을 포함하는 트랜지스터(204)를 전원선(240)에 설치함으로써, 저항 소자(201_1) 내지 저항 소자(201_n+1)에의 전위의 공급을 제어할 수 있다. 예를 들어, 노드 FN1 내지 FNn에 전위를 공급한 후, 트랜지스터(232_1) 내지 트랜지스터(232_n)가 오프 상태가 되어 노드 FN1 내지 FNn에 전위를 유지하는 기간 동안에, 산화물 반도체층을 포함하는 트랜지스터(204)도 오프 상태로 하여 전원선(240)에의 전위의 공급을 정지할 수 있다.
이상과 같이, 노드 FN1 내지 FNn에 원하는 분할된 전위를 유지함으로써, 전원선(240)으로부터의 전위의 공급이 정지되더라도 전위 V1' 내지 Vn'을 출력할 수 있다.
따라서, 전원선(240)에의 전위의 공급을 연속적으로 행하지 않아도 되며, 전원선에의 전위의 공급 정지 기간을 마련할 수 있기 때문에, 반도체 장치, 반도체 장치의 구동 방법에 있어서 소비 전력을 경감할 수 있다.
트랜지스터(232_1) 내지 트랜지스터(232_n)에 사용하는, 산화물 반도체층을 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 장기에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전위의 공급을 정지하는 기간을 마련하는 것이 가능해져, 항상 전위를 공급하는 경우와 비교하여 소비 전력을 충분히 저감할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 실시 형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 구성 및 그의 제작 방법에 대하여 도 10a 내지 도 12d를 참조하여 설명한다.
도 10a 및 도 10b는 도 1의 회로도에서 도시한 전위 분할 회로를 갖는 반도체 장치의 구성의 일례이다. 도 10a에는 반도체 장치의 단면을, 도 10b에는 반도체 장치의 평면을 각각 나타낸다. 도 10a는 도 10b의 A1-A2에 있어서의 단면도이다. 또한, 도 10b의 평면도에 있어서는, 절연층(150), 절연층(152) 및 배선(158)은 생략하여 도면을 간략화하고 있다.
도 10a 및 도 10b에 도시된 반도체 장치는. 하부에 제1 반도체 재료를 사용한 트랜지스터(211_1)를 갖고, 상부에 제2 반도체 재료를 사용한 스위치 트랜지스터(202_1)를 갖는 것이다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 본 실시 형태에서는 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그의 특성으로 인해 장시간의 전위의 유지를 가능하게 한다.
도 10a 및 도 10b에 있어서의 트랜지스터(211_1)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(185)에 설치된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 설치된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 설치된 게이트 절연층(108)과, 게이트 절연층(108) 위에 설치된 게이트 전극(110)을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이란 기재에는 소스 영역이, 드레인 전극이란 기재에는 드레인 영역이 포함될 수 있다.
또한, 기판(100) 위에는 트랜지스터(211_1)를 둘러싸도록 소자 분리 절연층(106)이 설치되어 있고, 트랜지스터(211_1)를 덮도록 절연층(128), 절연층(130)이 설치되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 10a 및 도 10b에 도시한 바와 같이 트랜지스터(211_1)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(211_1)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 설치하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)을 설치할 수 있다.
여기서, 절연층(130)은 평탄성이 양호한 표면을 갖고 있는 것이 바람직하다.
도 10a 및 도 10b에 있어서의 스위치 트랜지스터(202_1)는 절연층(130) 위에 형성된 산화물 반도체층(144)과, 소스 전극(142a) 및 드레인 전극(142b)과, 산화물 반도체층(144) 및 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩되도록 설치된 게이트 전극(148)을 갖는다. 또한, 게이트 전극(148)은, 도 1에 도시한 회로도에 도시한 선택선(241)과 전기적으로 접속되어 있다.
드레인 전극(142b)은 트랜지스터(211_1)의 게이트 전극(110)과 접하여 형성되어 있고, 스위치 트랜지스터(202_1)의 드레인 전극(142b)과 트랜지스터(211_1)의 게이트 전극(110)이 전기적으로 접속함으로써, 노드(FN1)를 구성한다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거되어, 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들어 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 상술한 산화물 반도체층(144) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 또한, 예를 들어 실온(25℃)에서의 오프 전류(여기서는 단위 채널 폭(1μm)당의 값)는 100zA(1zA(젭토암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 극히 우수한 오프 전류 특성의 스위치 트랜지스터(202_1)를 얻을 수 있다.
또한, 산화물 반도체층(144)은 2차 이온 질량 분석법으로 측정되는 최저값이, 나트륨(Na)이 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하로 하고, 리튬(Li)이 5×1015cm-3 이하, 바람직하게는 1×1015 cm-3 이하로 하고, 칼륨(K)이 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다.
알칼리 금속 및 알칼리 토금속은 산화물 반도체층(144)에 있어서는 악성 불순물로서, 적은 편이 좋다. 특히 알칼리 금속 중 Na는, 산화물 반도체층(144)에 접하는 절연막이 산화물이었을 경우, 그 안에 확산되어 Na+가 된다. 또한, 산화물 반도체층(144) 내에 있어서, 금속과 산소의 결합을 분단하거나 혹은 결합 중에 끼어든다. 그 결과, 산화물 반도체층(144)을 사용한 트랜지스터의 특성의 열화(예를 들어, 노멀리 온화(임계값의 부에의 시프트), 이동도의 저하 등)를 초래한다. 게다가, 특성의 편차의 원인이 되기도 한다. 이러한 문제는 특히 산화물 반도체층(144) 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체층(144) 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는 알칼리 금속의 농도를 상기 값으로 하는 것이 강하게 요구된다.
또한, 절연층(130)의 표면으로서 산화물 반도체층(144)과 접하는 영역은, 그의 제곱 평균 평방근(RMS) 조도를 1nm 이하로 하는 것이 바람직하다. 이와 같이, 제곱 평균 평방근(RMS) 조도가 1nm 이하라는 극히 평탄한 영역에 스위치 트랜지스터(202_1)의 채널 형성 영역을 설치함으로써, 스위치 트랜지스터(202_1)가 미세화되는 상황에 있어서도 단채널 효과 등의 문제를 방지하여, 양호한 특성을 갖는 스위치 트랜지스터(202_1)를 제공하는 것이 가능하다.
스위치 트랜지스터(202_1)와 트랜지스터(211_1)를 적층 구조로 함으로써 반도체 장치에서 차지하는 점유 면적을 축소할 수 있다. 따라서, 반도체 장치의 고집적화를 도모할 수 있다.
스위치 트랜지스터(202_1) 위에는 절연층(150)이 설치되어 있고, 절연층(150) 위에는 절연층(152)이 설치되어 있다. 게이트 절연층(146), 절연층(150) 및 절연층(152)에는 소스 전극(142a)에 도달하는 개구가 형성되고, 상기 개구에는 전극(156)이 형성되어 있다. 절연층(152) 위에 절연층(152)에 매립되도록 형성된 전극(156)에 접하여 배선(158)을 형성함으로써, 소스 전극(142a)과 배선(158)이 전기적으로 접속되어 있다. 여기서, 배선(158)은 도 1에 도시한 회로에 있어서 전원선(240), 또는 전원선(240)과 전기적으로 접속하는 배선이다.
또한, 개시하는 발명에 따른 반도체 장치의 구성은 도 10a 및 도 10b에 도시된 것으로 한정되지 않는다. 개시하는 발명의 일 형태의 기술적 사상은, 산화물 반도체와, 산화물 반도체 이외의 재료를 사용한 적층 구조를 형성하는 점에 있기 때문에, 전극의 접속 관계 등의 상세한 내용에 대하여는 적절히 변경할 수 있다.
이어서, 상기 반도체 장치의 제작 방법의 일례에 대하여 설명한다. 이하에서는 처음에 하부의 트랜지스터(211_1)의 제작 방법에 대하여 도 11a 내지 도 11e를 참조하여 설명하고, 그 후, 상부의 스위치 트랜지스터(202_1) 및 용량 소자(164)의 제작 방법에 대하여 도 12a 내지 도 12d 및 도 13a 내지 도 13d를 참조하여 설명한다.
우선, 반도체 재료를 포함하는 기판(185)을 준비한다(도 11a 참조). 반도체 재료를 포함하는 기판(185)으로서는, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는 반도체 재료를 포함하는 기판(185)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대하여 나타내는 것으로 한다. 또한, 일반적으로 「SOI 기판」은 절연 표면 위에 실리콘 반도체층이 설치된 구성의 기판을 말하지만, 본 명세서 등에 있어서는 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 설치된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, 「SOI 기판」이 갖는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 설치된 구성의 것이 포함되는 것으로 한다.
반도체 재료를 포함하는 기판(185)으로서, 특히 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는 반도체 장치의 회로의 동작을 고속화할 수 있기 때문에 적합하다.
또한, 트랜지스터의 임계값 전압을 제어하기 위해, 나중에 트랜지스터(211_1)의 채널 형성 영역(116)이 되는 영역에 불순물 원소를 첨가할 수 있다. 여기에서는 트랜지스터(211_1)의 임계값 전압이 양이 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우, 상기 도전성을 부여하는 불순물에는, 예를 들어 붕소, 알루미늄, 갈륨 등이 있다. 또한, 불순물 원소의 첨가 후에는 가열 처리를 행하여, 불순물 원소의 활성화나 불순물 원소의 첨가시에 발생하는 결함의 개선 등을 도모하는 것이 바람직하다.
기판(185)에 소자 분리 절연층(106)을 형성한다(도 11b 참조). 소자 분리 절연층(106)은 기판(185)을 선택적으로 제거하고, 상기 제거 영역을 매립하도록 절연층을 성막하고, 선택적으로 제거함으로써 형성할 수 있다. 해당 절연층은 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 중 어느 하나를 사용할 수 있다. 또한, 소자 분리 절연층(106)의 형성 영역 이외의 기판(185)은 반도체 영역으로서 사용할 수 있다.
이어서, 기판(185)의 표면에 절연층을 형성하고, 해당 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 나중의 게이트 절연층이 되는 것으로서, 예를 들어 기판(185) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에 고밀도 플라즈마 처리를 적용할 수도 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성할 수도 있다. 해당 절연층은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 포함하는 층은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 포함하는 층을 형성할 수 있다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다. 또한, 본 실시 형태에서는 도전 재료를 포함하는 층을, 금속 재료를 사용하여 형성하는 경우의 일례에 대하여 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여 게이트 절연층(108) 및 게이트 전극(110)을 형성한다(도 11c 참조).
이어서, 기판(185)에 인(P)이나 비소(As) 등을 첨가하여 채널 형성 영역(116) 및 불순물 영역(120)을 형성한다. 또한, 여기에서는 n형 트랜지스터를 형성하기 위해 인이나 비소를 첨가하고 있지만, p형 트랜지스터를 형성하는 경우에는 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는 그의 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(110) 주위에 사이드 월 절연층을 형성하여, 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성할 수 있다.
이어서, 게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다. 해당 금속층(122)은 진공 증착법이나 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층은, 기판(185)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
이어서, 열처리를 실시하여 상기 금속층과 반도체 재료를 반응시킨다. 이에 따라, 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다. 또한, 게이트 전극(110)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(110)의 금속층과 접촉하는 부분에도 금속 화합물 영역이 형성되게 된다.
상기 열처리로서는, 예를 들어 플래시 램프의 조사에 의한 열처리를 사용할 수 있다. 물론, 그 밖의 열처리 방법을 이용할 수 있지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는, 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료와의 반응에 의해 형성되는 것으로서, 충분히 도전성이 높아진 영역이다. 해당 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124)을 형성한 후에는 금속층은 제거한다.
이상에 의해, 반도체 재료를 포함하는 기판(185)을 사용한 트랜지스터(211_1)가 형성된다(도 11d 참조). 이러한 트랜지스터(211_1)는 고속 동작이 가능하다는 특징을 갖는다.
또한, 상기 각 공정 전후에는 추가로 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함할 수 있다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
이어서, 상술한 공정에 의해 형성된 각 구성을 덮도록 절연층(128) 및 절연층(130)을 형성한다. 절연층(128), 절연층(130)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히 절연층(128), 절연층(130)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연층(128), 절연층(130)에는 이들 재료를 사용한 다공성의 절연층을 적용할 수 있다. 다공성의 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또한, 절연층(128), 절연층(130)은 폴리이미드, 아크릴 수지 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다.
본 실시 형태에서는 절연층(128)으로서 스퍼터링법에 의해 막 두께 50nm의 산화질화실리콘막을 형성하고, 절연층(130)으로서 스퍼터링법에 의해 막 두께 550nm의 산화실리콘막을 형성한다.
이어서, 스위치 트랜지스터(202_1)의 형성 전의 처리로서, 절연층(128) 및 절연층(130)에 CMP 처리를 실시하여, 평탄화된 절연층(128), 절연층(130)을 형성하고, 동시에 게이트 전극(110)의 상면을 노출시킨다(도 11e 참조). 게이트 전극(110)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용하는 것도 가능하다.
또한, 절연층(130) 위에는 바탕으로서 기능하는 절연층을 설치할 수 있다. 해당 절연층은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다.
CMP 처리에 의해 충분히 평탄화된 절연층(130) 위에 산화물 반도체층(144)을 형성한다(도 12a 참조).
산화물 반도체층(144)은 4원계 금속 산화물인 In-Sn-Ga-Zn-O계나, 3원계 금속 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, In-O계, Sn-O계, Zn-O계 등을 사용하여 형성할 수 있다. 또한, 상기 산화물 반도체에 SiO2를 포함할 수 있다.
그 중에서도 In-Ga-Zn-O계의 산화물 반도체 재료는 무전계시의 저항이 충분히 높아 오프 전류를 충분히 작게 하는 것이 가능하고, 또한 전계 효과 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표예로서는 InGaO3(ZnO)m(m>0)으로 표기되는 것이 있다. 또한, Ga 대신에 M의 표기를 이용하여 InMO3(ZnO)m(m>0)과 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 도출되는 것으로서, 어디까지나 일례에 불과함을 부기한다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
산화물 반도체층(144)을 스퍼터링법으로 제작하기 위한 산화물 타깃으로서는, In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비로 표시되는 것을 사용하는 것이 적합하다. 예를 들어, In:Ga:Zn=1:1:1[원자비](x=1, y=1), (즉, In2O3:Ga2O3:ZnO=1:1:2 [몰수비])의 조성비를 갖는 타깃 등을 사용할 수 있다. 또한, In:Ga:Zn=1:1:0.5[원자비](x=1, y=0.5)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:1:2[원자비](x=1, y=2)의 조성비를 갖는 타깃이나, In:Ga:Zn=1:0:1 [원자비](x=0, y=1)의 조성비를 갖는 타깃을 사용할 수도 있다.
본 실시 형태에서는 비정질 구조의 산화물 반도체층(144)을, In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터링법에 의해 형성하는 것으로 한다. 또한, 그의 막 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 20nm 이하, 보다 바람직하게는 3nm 이상 15nm 이하로 한다.
금속 산화물 타깃 중의 금속 산화물의 상대 밀도는 80％ 이상, 바람직하게는 95％ 이상, 더욱 바람직하게는 99.9％ 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체층을 형성하는 것이 가능하다.
산화물 반도체층(144)의 형성 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기 또는 희가스(대표적으로는 아르곤)과 산소와의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어 수소, 물, 수산기, 수소화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)로까지 제거된 고순도 가스 분위기를 사용하는 것이 적합하다.
산화물 반도체층(144)의 형성시에는, 예를 들어 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하로 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(144)의 형성시의 피처리물의 온도는 실온(25℃±10℃)으로 할 수도 있다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 이용하여 산화물 반도체층(144)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(144)을 형성함으로써, 산화물 반도체층(144)에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 저온 펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 부가한 것을 이용할 수도 있다. 저온 펌프 등을 이용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(144)의 형성 조건으로서는, 예를 들어 피처리물과 타깃 간의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100％) 분위기 또는 아르곤(아르곤 100％) 분위기, 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지(성막시에 형성되는 가루 형상의 물질 등)를 저감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체층(144)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 20nm 이하, 보다 바람직하게는 3nm 이상 15nm 이하로 한다. 개시하는 발명에 따른 구성을 채용함으로써, 이러한 두께의 산화물 반도체층(144)을 사용하는 경우이더라도, 미세화에 따른 단채널 효과를 억제하는 것이 가능하다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 따라 적절한 두께는 달라지기 때문에, 그의 두께는 사용하는 재료나 용도 등에 따라 선택할 수도 있다. 또한, 상기와 같이 절연층(140)을 형성함으로써, 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 형성 표면을 충분히 평탄화할 수 있으므로, 두께가 작은 산화물 반도체층이더라도 적절히 형성하는 것이 가능하다. 또한, 도 12a에 도시한 바와 같이, 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 하는 것이 바람직하다. 산화물 반도체층(144)의 채널 형성 영역에 상당하는 부분의 단면 형상을 평탄한 형상으로 함으로써, 산화물 반도체층(144)의 단면 형상이 평탄하지 않은 경우와 비교하여 누설 전류를 저감할 수 있다.
또한, 산화물 반도체층(144)을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 형성 표면(예를 들어 절연층(140)의 표면)의 부착물을 제거할 수 있다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에 있어서는 스퍼터링 타겟에 이온을 충돌시키는 바를, 반대로 처리 표면에 이온을 충돌시킴으로써 그의 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성시키는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용할 수 있다.
산화물 반도체층(144)의 형성 후에는 산화물 반도체층(144)에 대하여 열처리(제1 열처리)를 행하는 것이 바람직하다. 이 제1 열처리에 의해 산화물 반도체층(144) 중의 과잉의 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체층(144)의 구조를 정돈하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 제1 열처리의 온도는, 예를 들어 300℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 이하로 한다.
열처리는, 예를 들어 저항 발열체 등을 이용한 전기로에 피처리물을 도입하고, 질소 분위기 하에 450℃에서 1시간의 조건으로 행할 수 있다. 그동안 산화물 반도체층은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용할 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제1 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 해당 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행할 수 있다. GRTA 처리를 이용하면 단시간으로의 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이더라도 적용이 가능해진다. 또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 전환할 수 있다. 산소를 포함하는 분위기에 있어서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
어느 것으로 하든, 제1 열처리에 의해 불순물을 저감하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성함으로써, 극히 우수한 특성의 트랜지스터를 실현할 수 있다.
그런데, 상술한 열처리(제1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 해당 열처리를 탈수화 처리나 탈수소화 처리 등이라 칭할 수도 있다. 해당 탈수화 처리나 탈수소화 처리는 산화물 반도체층(144)의 형성 후나 게이트 절연층(146)의 형성 후, 게이트 전극의 형성 후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회에 한정되지 않고 복수회 행할 수 있다.
산화물 반도체층(144)의 에칭은 상기 열처리 전 또는 상기 열처리 후 중 어느 시점에서든 행할 수 있다. 또한, 소자의 미세화라는 측면에서는 건식 에칭을 이용하는 것이 적합하지만, 습식 에칭을 이용할 수도 있다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다. 또한, 소자에 있어서의 누설 등이 문제가 되지 않는 경우에는, 산화물 반도체층을 섬 형상으로 가공하지 않고 사용할 수도 있다.
이어서, 게이트 전극(110), 절연층(128), 절연층(130) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여, 게이트 전극(110)과 접하는 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 12b 참조).
도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나 또는 이들을 복수 조합한 재료를 사용할 수 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성할 수 있다. 도전성의 금속 산화물로서는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2, ITO라 약기하는 경우가 있음), 산화인듐 산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 사용할 수 있다. 또한, 도전층으로서 그래펜을 사용할 수 있다.
도전층은 단층 구조일 수도 있고, 2층 이상의 적층 구조로 할 수도 있다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)에의 가공이 용이하다는 장점이 있다.
상부의 스위치 트랜지스터(202_1)의 채널 길이(L)는 소스 전극(142a) 및 드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때에는, 수 nm 내지 수십 nm로 파장이 짧은 초자외선을 이용하는 것이 바람직하다.
이어서, 소스 전극(142a), 드레인 전극(142b) 및 산화물 반도체층(144)을 덮도록 게이트 절연층(146)을 형성한다.
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성하는 것이 적합하다. 또한, 게이트 절연층(146)은 단층 구조로 할 수도 있고, 적층 구조로 할 수도 있다. 또한, 그의 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는 1nm이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연층(146)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위해 막 두께를 크게 하는 것이 가능해진다. 예를 들어, 산화하프늄은 비유전율이 15 정도로서, 산화실리콘의 비유전율의 3 내지 4와 비교하여 매우 큰 값을 갖고 있다. 이러한 재료를 사용함으로써, 산화실리콘 환산으로 15nm 미만, 바람직하게는 2nm 이상 10nm 이하의 게이트 절연층을 실현하는 것도 용이해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막과의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(146)과 같이, 산화물 반도체층(144)과 접하는 막에는 금속 산화물막을 사용하는 것이 바람직하다. 금속 산화물막은, 예를 들어 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 재료를 사용하여 형성한다. 또한, 13족 원소 및 산소를 포함하는 재료를 사용하여 형성할 수도 있다. 13족 원소 및 산소를 포함하는 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄 갈륨 및 산화갈륨 알루미늄 중 어느 하나 또는 복수를 포함하는 재료 등이 있다. 여기서, 산화알루미늄 갈륨이란, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화갈륨 알루미늄이란 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상인 것을 나타낸다. 금속 산화물막은 상술한 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
게이트 절연층(146)의 형성 후에는 불활성 가스 분위기 하 또는 산소 분위기 하에서 제2 열처리를 행하는 것이 바람직하다. 열처리 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기 하에 250℃에서 1시간의 열처리를 행하면 좋다. 제2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하고, 상기 산화물 반도체층(144)의 산소 결손을 보충하여, i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시 형태에서는 게이트 절연층(146)의 형성 후에 제2 열처리를 행하고 있지만, 제2 열처리의 타이밍은 여기에 한정되지 않는다. 예를 들어, 게이트 전극의 형성 후에 제2 열처리를 행할 수도 있다. 또한, 제1 열처리에 계속해서 제2 열처리를 행할 수도 있고, 제1 열처리에 제2 열처리를 겸하게 할 수도 있으며, 제2 열처리에 제1 열처리를 겸하게 할 수도 있다.
상술한 바와 같이, 제1 열처리와 제2 열처리 중 적어도 한쪽을 적용함으로써, 산화물 반도체층(144)을, 그의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다.
이어서, 게이트 절연층(146) 위에 게이트 전극(148)을 형성한다.
게이트 전극(148)은 게이트 절연층(146) 위에 도전층을 형성한 후에, 해당 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(148)이 되는 도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 상세한 내용은 소스 전극(142a) 또는 드레인 전극(142b) 등의 경우와 마찬가지이며, 이들 기재를 참작할 수 있다.
이상에 의해, 고순도화된 산화물 반도체층(144)을 사용한 스위치 트랜지스터(202_1)가 완성된다(도 12c 참조). 이러한 스위치 트랜지스터(202_1)는 오프 전류가 충분히 저감되어 있다는 특징을 갖는다. 이로 인해, 해당 트랜지스터를 스위치 트랜지스터로서 사용함으로써, 장시간의 전위의 유지를 행할 수 있다.
이어서, 게이트 절연층(146) 및 게이트 전극(148) 위에 절연층(150)을 형성한다. 절연층(150)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 단층 또는 적층으로 형성할 수 있다.
또한, 절연층(150)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다.
이어서, 게이트 절연층(146), 절연층(150) 및 절연층(152)에, 소스 전극(142a)에까지 도달하는 개구를 형성한 후, 개구에 전극(156)을 형성하고, 절연층(152) 위에 전극(156)에 접하는 배선(158)을 형성한다(도 12d 참조). 해당 개구의 형성은 마스크 등을 이용한 선택적인 에칭에 의해 행해진다.
절연층(152)은 절연층(150)과 마찬가지로, PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 단층 또는 적층으로 형성할 수 있다.
또한, 절연층(152)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연층(152)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다.
또한, 상기 절연층(152)은 그의 표면이 평탄해지도록 형성하는 것이 바람직하다. 표면이 평탄해지도록 절연층(152)을 형성함으로써, 반도체 장치를 미세화한 경우 등에 있어서도, 절연층(152) 위에 전극이나 배선 등을 적절히 형성할 수 있기 때문이다. 또한, 절연층(152)의 평탄화는 CMP(화학적 기계적 연마) 등의 방법을 이용하여 행할 수 있다.
전극(156)은, 예를 들어 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP와 같은 방법을 이용하여 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
보다 구체적으로는, 예를 들어 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, CVD법에 의해 질화티타늄막을 얇게 형성한 후에, 개구에 매립되도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성할 수 있다.
배선(158)은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용하여 도전층을 형성한 후, 해당 도전층을 원하는 형상으로 에칭 가공함으로써 형성된다. 또한, 도전층이 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용할 수 있다. 상세한 내용은 소스 전극(142a) 등과 마찬가지이다.
또한, 상기 공정 후에 각종 배선이나 전극 등을 형성할 수 있다. 배선이나 전극은 소위 다마신법이나 듀얼 다마신법 등의 방법을 이용하여 형성할 수 있다.
이상의 공정으로부터, 도 10a, 도 10b에 도시한 바와 같은 구성의 반도체 장치를 제작할 수 있다.
또한, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 설치할 수 있다. 도 10a, 도 10b에 있어서 스위치 트랜지스터(202_1)로서 도시한 트랜지스터에 산화물 도전층을 설치한 트랜지스터(252, 262)를 도 14a, 도 14b에 도시하였다.
도 14a, 도 14b의 트랜지스터(252, 262)는 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(155a, 155b)이 형성되어 있다. 도 14a, 도 14b의 트랜지스터(252, 262)는 제작 공정에 따라 산화물 도전층(155a, 155b)의 형상이 상이한 예이다.
또한, 도 14a, 도 14b에서는 절연층(130)과 트랜지스터(252, 262)와의 사이에 절연층(159)을 설치한 예이다. 절연층(159)은 PCVD법 또는 스퍼터링법을 이용하여 50 nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들의 적층을 이용할 수 있다.
도 14a의 트랜지스터(252)에서는 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막과의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 위에 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여 섬 형상의 산화물 도전막을 에칭하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(155a, 155b)을 형성한다.
도 14b의 트랜지스터(262)에서는, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하여, 소스 영역 및 드레인 영역이 되는 산화물 도전층(155a, 155b), 소스 전극(142a), 드레인 전극(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉으로 에칭되지 않도록 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(155a, 155b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자 빔 증착법 등), 아크 방전 이온 플레이팅법, 스프레이법을 이용한다. 산화물 도전층의 재료로서는, 산화아연, 산화아연 알루미늄, 산화질화아연 알루미늄, 산화아연 갈륨, 산화인듐, 산화주석, 산화인듐 산화주석 합금, 산화인듐 산화아연 합금 등을 적용할 수 있다. 또한, 상기 재료에 산화실리콘을 포함시킬 수 있다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)과의 사이에 설치함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어, 트랜지스터(252, 262)가 고속 동작할 수 있다.
또한, 산화물 반도체층(144), 산화물 도전층(155b), 드레인 전극(142b)의 구성으로 함으로써, 트랜지스터(252, 262)의 내압을 향상시킬 수 있다.
본 실시 형태에서 나타내는 스위치 트랜지스터(202_1)에서는 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만)을 취한다. 그리고, 스위치 트랜지스터(202_1)의 오프 전류도 충분히 작아진다. 예를 들어, 스위치 트랜지스터(202_1)의 실온(25℃)에서의 오프 전류(여기서는 단위 채널 폭(1μm)당의 값)는 100zA(1zA(젭토암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이와 같이 고순도화되고, 진성화된 산화물 반도체층(144)을 이용함으로써, 스위치 트랜지스터(202_1)의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이러한 스위치 트랜지스터(202_1)를 이용함으로써, 장기에 걸쳐 전위를 유지하는 것이 가능한 반도체 장치가 얻어진다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터의 예를 나타낸다. 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들어 톱 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 이용할 수 있다. 또한, 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조일 수도 있고, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조일 수도 있다. 또한, 채널 영역의 상하에 게이트 절연층을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형일 수도 있다.
본 명세서에 개시하는 반도체 장치(예를 들어, 실시 형태 1 내지 4에 있어서의 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n), 트랜지스터(232_1) 내지 트랜지스터(232_n), 트랜지스터(204))에 적용할 수 있는 트랜지스터의 단면 구조의 예를 도 13a 내지 도 13d에 도시하였다. 도 13a 내지 도 13d에 도시한 트랜지스터는 절연층(400) 위에 설치하는 예를 나타내지만, 유리 기판 등의 기판 위에 설치될 수도 있다. 또한, 도 13a 내지 도 13d에 도시한 트랜지스터를 실시 형태 4에 있어서의 스위치 트랜지스터(202_1)에 적용하는 경우, 절연층(400)은 절연층(130)에 상당한다.
도 13a에 도시한 트랜지스터(410)는 보텀 게이트 구조의 박막 트랜지스터의 하나이며, 역스태거형 박막 트랜지스터라고도 한다.
트랜지스터(410)는, 절연층(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 트랜지스터(410)를 덮고, 산화물 반도체층(403)에 적층하는 절연층(407)이 설치되어 있다. 절연층(407) 위에는 추가로 절연층(409)이 형성되어 있다.
도 13b에 도시한 트랜지스터(420)는 채널 보호형(채널 스톱형이라고도 함)이라 불리는 보텀 게이트 구조의 하나로서, 역스태거형 박막 트랜지스터라고도 한다.
트랜지스터(420)는, 절연층(400) 위에 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 산화물 반도체층(403)의 채널 형성 영역을 덮는 채널 보호층으로서 기능하는 절연층(427), 소스 전극층(405a) 및 드레인 전극층(405b)을 포함한다. 또한, 트랜지스터(420)를 덮어 절연층(409)이 형성되어 있다.
도 13c에 도시한 트랜지스터(430)는 보텀 게이트형의 박막 트랜지스터이며, 절연 표면을 갖는 기판인 절연층(400) 위에 게이트 전극층(401), 게이트 절연층(402), 소스 전극층(405a), 드레인 전극층(405b) 및 산화물 반도체층(403)을 포함한다. 또한, 트랜지스터(430)를 덮고, 산화물 반도체층(403)에 접하는 절연층(407)이 설치되어 있다. 절연층(407) 위에는 추가로 절연층(409)이 형성되어 있다.
트랜지스터(430)에 있어서는, 게이트 절연층(402)은 절연층(400) 및 게이트 전극층(401) 위에 접하여 설치되고, 게이트 절연층(402) 위에 소스 전극층(405a), 드레인 전극층(405b)이 접하여 설치되어 있다. 그리고, 게이트 절연층(402) 및 소스 전극층(405a), 드레인 전극층(405b) 위에 산화물 반도체층(403)이 설치되어 있다.
도 13d에 도시한 트랜지스터(440)는 톱 게이트 구조의 박막 트랜지스터의 하나이다. 트랜지스터(440)는, 절연층(400) 위에 절연층(437), 소스 전극층(405a) 및 드레인 전극층(405b), 산화물 반도체층(403), 게이트 절연층(402), 게이트 전극층(401)을 포함하고, 소스 전극층(405a), 드레인 전극층(405b)에 각각 배선층(436a), 배선층(436b)이 접하여 설치되어 전기적으로 접속되어 있다.
보텀 게이트 구조의 트랜지스터(410, 420, 430)를 기판 위에 설치하는 경우, 바탕막이 되는 절연막을 기판과 게이트 전극층 사이에 설치할 수 있다. 바탕막은 기판으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘막, 산화실리콘막, 질화산화실리콘막, 또는 산화질화실리콘막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
게이트 절연층(402)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 또는 산화하프늄층을 단층으로 또는 적층하여 형성할 수 있다. 예를 들어, 제1 게이트 절연층으로서 플라즈마 CVD법에 의해 막 두께 50nm 이상 200nm 이하의 질화실리콘층(SiNy(y>0))을 형성하고, 제1 게이트 절연층 위에 제2 게이트 절연층으로서 막 두께 5nm 이상 300nm 이하의 산화실리콘층(SiOx(x>0))을 적층하여, 합계 막 두께 200nm의 게이트 절연층으로 한다.
소스 전극층(405a), 드레인 전극층(405b)에 사용하는 도전막으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 사용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속층을 적층시킨 구성으로 할 수도 있다. 또한, Al막에 발생하는 힐록이나 위스커의 발생을 방지하는 원소(Si, Nd, Sc 등)가 첨가되어 있는 Al 재료를 사용함으로써 내열성을 향상시키는 것이 가능해진다.
소스 전극층(405a), 드레인 전극층(405b)에 접속하는 배선층(436a), 배선층(436b)과 같은 도전막도 소스 전극층(405a), 드레인 전극층(405b)과 동일한 재료를 사용할 수 있다.
또한, 소스 전극층(405a), 드레인 전극층(405b)(이와 동일한 층으로 형성되는 배선층을 포함함)이 되는 도전막은 도전성의 금속 산화물로 형성할 수 있다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2, ITO라 약기함), 산화인듐 산화아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
절연층(407, 427, 437)으로는, 대표적으로 산화실리콘막, 산화질화실리콘막, 산화알루미늄막 또는 산화질화알루미늄막 등의 무기 절연막을 사용할 수 있다.
절연층(409)으로는, 질화실리콘막, 질화 알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다.
또한, 절연층(409) 위에 트랜지스터에 기인하는 표면 요철을 저감하기 위해 평탄화 절연막을 형성할 수 있다. 평탄화 절연막으로서는, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 6)
상기 실시 형태 1 내지 5에 있어서, 트랜지스터(예를 들어, 실시 형태 1 내지 4에 있어서의 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n), 트랜지스터(232_1) 내지 트랜지스터(232_n), 트랜지스터(204))의 반도체층에 사용할 수 있는 산화물 반도체층의 일 형태를 도 15a 내지 도 15c를 이용하여 설명한다.
본 실시 형태의 산화물 반도체층은, 제1 결정성 산화물 반도체층 위에 제1 결정성 산화물 반도체층보다 두꺼운 제2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층(130) 위에 절연층(159)을 형성한다. 본 실시 형태에서는, 절연층(159)로서, PCVD법 또는 스퍼터링법을 이용하여 50nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들어, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.
이어서, 절연층(159) 위에 막 두께 1nm 이상 10nm 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막의 형성은 스퍼터링법을 이용하고, 그 스퍼터링법에 의한 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시 형태에서는 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[몰수비])을 사용하여, 기판과 타깃 간의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5nm의 제1 산화물 반도체막을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(450a)을 형성한다(도 15a 참조).
성막시에 있어서의 기판 온도나 제1 가열 처리의 온도에도 의하지만, 성막이나 제1 가열 처리에 의해 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부를 향해 결정 성장하여, C축 배향한 결정이 얻어진다. 제1 가열 처리에 의해 아연과 산소가 막 표면에 많이 모여, 상부 평면이 육각형을 이루는 아연과 산소로 이루어지는 그래펜 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하여 중첩되어 적층이 된다. 가열 처리의 온도를 올리면 표면으로부터 내부, 그리고 내부로부터 저부와 결정 성장이 진행된다.
제1 가열 처리에 의해, 산화물 절연층인 절연층(159) 중의 산소를 제1 결정성 산화물 반도체층(450a)과의 계면 또는 그의 근방(계면으로부터 플러스 마이너스 5nm)에 확산시켜서, 제1 결정성 산화물 반도체층의 산소 결손을 저감한다. 따라서, 하지 절연층으로서 사용되는 절연층(159)은 막 내(벌크 내), 제1 결정성 산화물 반도체층(450a)과 절연층(159)의 계면 중 어느 하나에는 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
계속해서, 제1 결정성 산화물 반도체층(450a) 위에 10nm보다 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막의 형성은 스퍼터링법을 이용하고, 그 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제1 결정성 산화물 반도체층의 표면 위에 접하여 성막하는 산화물 반도체층에 전구체의 정렬이 일어나, 소위 질서성을 갖게 할 수 있다.
본 실시 형태에서는 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3:Ga2O3:ZnO=1:1:2[몰수비])을 사용하여, 기판과 타깃 간의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25nm의 제2 산화물 반도체막을 성막한다.
계속해서, 기판을 배치하는 챔버 분위기를 질소, 산소 또는 건조 공기로 하여 제2 가열 처리를 행한다. 제2 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(450b)을 형성한다(도 15b 참조). 제2 가열 처리는 질소 분위기 하, 산소 분위기 하, 혹은 질소와 산소의 혼합 분위기 하에서 행함으로써, 제2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제2 가열 처리에 의해, 제1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부에 결정 성장이 진행되어 제2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(159)의 형성으로부터 제2 가열 처리까지의 공정을 대기에 접촉시키지 않고 연속적으로 행하는 것이 바람직하다. 절연층(159)의 형성으로부터 제2 가열 처리까지의 공정은 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에 제어하는 것이 바람직하고, 예를 들어 수분에 대해서는 노점 -40℃ 이하, 바람직하게는 노점 -50℃ 이하의 건조 질소 분위기로 한다.
계속해서, 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 15c 참조). 도면에서는 제1 결정성 산화물 반도체층(450a)과 제2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층이라 설명하고 있지만, 명확한 계면이 존재하는 것은 아니며, 어디까지나 이해하기 쉽게 설명하기 위해 도시하고 있다.
산화물 반도체 적층의 가공은 원하는 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 해당 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성할 수도 있다.
또한, 산화물 반도체 적층의 에칭은 건식 에칭이든 습식 에칭이든 좋다. 물론, 이들을 조합하여 사용할 수 있다.
또한, 상기 제작 방법에 의해, 얻어지는 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 C축 배향을 갖고 있는 것을 특징의 하나로 하고 있다. 단, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, C축 배향을 갖는 결정(C Axis Aligned Crystal; CAAC라고도 칭함)을 포함하는 산화물을 갖는다. 또한, 제1 결정성 산화물 반도체층 및 제2 결정성 산화물 반도체층은 일부에 결정립계를 갖고 있다.
또한, 제1 및 제2 결정성 산화물 반도체층은 적어도 Zn을 갖는 산화물 재료이며, 4원계 금속 산화물인 In-Al-Ga-Zn-O계의 재료나, In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Al-Zn-O계의 재료, In-Sn-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료나, Zn-O계의 재료 등이 있다. 또한, In-Si-Ga-Zn-O계의 재료나, In-Ga-B-Zn-O계의 재료나, In-B-Zn-O계의 재료를 사용할 수 있다. 또한, 상기 재료에 SiO2를 포함시킬 수 있다. 여기서, 예를 들어 In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막이라는 의미이며, 그의 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소를 포함할 수도 있다.
또한, 제1 결정성 산화물 반도체층 위에 제2 결정성 산화물 반도체층을 형성하는 2층 구조에 한정되지 않고, 제2 결정성 산화물 반도체층의 형성 후에 제3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복 수행하여 3층 이상의 적층 구조로 할 수 있다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(예를 들어, (예를 들어, 실시 형태 1 내지 4에 있어서의 스위치 트랜지스터(202_1) 내지 스위치 트랜지스터(202_n), 트랜지스터(232_1) 내지 트랜지스터(232_n), 트랜지스터(204, 252, 262)), 실시 형태 5에 있어서의 트랜지스터(410, 420, 430, 440))에 적절히 사용할 수 있다.
또한, 산화물 반도체층(144)으로서 본 실시 형태의 산화물 반도체 적층을 사용한 실시 형태 4에 있어서의 스위치 트랜지스터(202_1)에 있어서는, 산화물 반도체층의 한쪽 면으로부터 다른 쪽 면에 전계가 인가되는 일은 없고, 또한 전류가 산화물 반도체 적층의 두께 방향(한쪽 면으로부터 다른 쪽 면으로 흐르는 방향, 구체적으로 도 10b에서는 상하 방향)으로 흐르는 구조는 아니다. 전류는 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광 조사가 행해지거나 또는 BT 스트레스가 부여되더라도 트랜지스터 특성의 열화는 억제되거나 또는 저감된다.
산화물 반도체층(453)과 같은 제1 결정성 산화물 반도체층과 제2 결정성 산화물 반도체층의 적층을 트랜지스터에 이용함으로써, 안정된 전기적 특성을 가지면서 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 7)
상기 실시 형태에서 나타낸 본 명세서에 개시하는 반도체 장치가 갖는 전위 분할 회로로부터 출력된 전위는 다양한 부하에 사용할 수 있어, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다. 도 16에 본 명세서에 개시하는 반도체 장치의 일 형태의 블록도를 도시하였다.
도 16에 도시한 반도체 장치는 전위 공급원(300), 전위 분할 회로(301), 부하(302)를 갖고 있다. 전위 공급원(300)은 전위 분할 회로(301)에 고전위 VDDH를 공급하고, 부하(302)에 전위 VDD와 전위 VSS를 공급하고 있다. 전위 분할 회로(301)는 전위 공급원(300)으로부터 공급된 전위를 분할하여, 전위 V1 내지 Vn으로서 부하(302)에 공급하고 있다.
부하(302)로서는, 화소부, 구동 회로부 등이 설치된 디스플레이 패널(액정 패널이나 발광 패널)이나, 로우 디코더 회로, 컬럼 디코더 회로, 메모리 셀 등이 설치된 메모리 등을 사용할 수 있다. 전위 공급원(300)으로서는 부하(302)에 메모리를 사용하는 경우에는 승압 회로 등을 사용할 수 있다.
본 명세서에 개시하는 반도체 장치는 다양한 부하(302)에의 전위 공급에 대응할 수 있고, 부하(302)를 선택함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
상술한 실시 형태에서 설명한 반도체 장치를 적용한 전자 기기에 대하여 도 17a 내지 도 17f를 이용하여 설명한다. 본 실시 형태에서는 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 17a는 노트북형의 퍼스널 컴퓨터로서, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 중 적어도 하나에는 상기 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 17b는 휴대 정보 단말기(PDA)로서, 본체(711)에는, 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는 상기 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 17c는 전자 페이퍼를 실장한 전자 서적으로서, 전자 서적(720)은 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723) 중 적어도 하나에는 상기 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 17d는 휴대 전화기로서, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 17d와 같이 전개되어 있는 상태로부터 중첩된 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741) 중 적어도 하나에는 상기 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 17e는 디지털 카메라로서, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는 상기 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 17f는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는 상기 실시 형태에 도시한 반도체 장치가 탑재되어 있다. 그로 인해, 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타낸 전자 기기에는 상기 실시 형태에 따른 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감한 전자 기기가 실현된다.
100: 기판
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
122: 금속층
124: 금속 화합물 영역
128: 절연층
130: 절연층
140: 절연층
142a: 소스 전극
142b: 드레인 전극
144: 산화물 반도체층
146: 게이트 절연층
148: 게이트 전극
150: 절연층
152: 절연층
155a: 산화물 도전층
155b: 산화물 도전층
156: 전극
158: 배선
159: 절연층
164: 용량 소자
185: 기판
201: 저항 소자
202: 스위치 트랜지스터
203: 연산 증폭 회로
204: 트랜지스터
205: 저항 소자
206: 용량 소자
207: 저항 소자
208: 용량 소자
209: 저항 소자
211: 트랜지스터
212: 트랜지스터
213: 트랜지스터
214: 트랜지스터
215: 트랜지스터
216: 트랜지스터
217: 저항 소자
220: 트랜지스터
222: 정전류원
223: 용량 소자
224: 저항 소자
225: 용량 소자
232: 트랜지스터
233: 트랜지스터
240: 전원선
241: 선택선
242: 전원선
245: 전원선
252: 트랜지스터
262: 트랜지스터
300: 전위 공급원
301: 전위 분할 회로
302: 부하
400: 절연층
401: 게이트 전극층
402: 게이트 절연층
403: 산화물 반도체층
405a: 소스 전극층
405b: 드레인 전극층
407: 절연층
409: 절연층
410: 트랜지스터
420: 트랜지스터
427: 절연층
430: 트랜지스터
436a: 배선층
436b: 배선층
437: 절연층
440: 트랜지스터
450a: 제1 결정성 산화물 반도체층
450b: 제2 결정성 산화물 반도체층
453: 산화물 반도체층
701: 하우징
702: 하우징
703: 표시부
704: 키보드
711: 본체
712: 스타일러스
713: 표시부
714: 조작 버튼
715: 외부 인터페이스
720: 전자 서적
721: 하우징
723: 하우징
725: 표시부
727: 표시부
731: 전원
733: 조작 키
735: 스피커
737: 축부
740: 하우징
741: 하우징
742: 표시 패널
743: 스피커
744: 마이크로폰
745: 조작 키
746: 포인팅 디바이스
747: 카메라용 렌즈
748: 외부 접속 단자
749: 태양 전지 셀
750: 외부 메모리 슬롯
761: 본체
763: 접안부
764: 조작 스위치
765: 표시부
766: 배터리
767: 표시부
770: 텔레비전 장치
771: 하우징
773: 표시부
775: 스탠드
780: 리모콘 조작기
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
122: 금속층
124: 금속 화합물 영역
128: 절연층
130: 절연층
140: 절연층
142a: 소스 전극
142b: 드레인 전극
144: 산화물 반도체층
146: 게이트 절연층
148: 게이트 전극
150: 절연층
152: 절연층
155a: 산화물 도전층
155b: 산화물 도전층
156: 전극
158: 배선
159: 절연층
164: 용량 소자
185: 기판
201: 저항 소자
202: 스위치 트랜지스터
203: 연산 증폭 회로
204: 트랜지스터
205: 저항 소자
206: 용량 소자
207: 저항 소자
208: 용량 소자
209: 저항 소자
211: 트랜지스터
212: 트랜지스터
213: 트랜지스터
214: 트랜지스터
215: 트랜지스터
216: 트랜지스터
217: 저항 소자
220: 트랜지스터
222: 정전류원
223: 용량 소자
224: 저항 소자
225: 용량 소자
232: 트랜지스터
233: 트랜지스터
240: 전원선
241: 선택선
242: 전원선
245: 전원선
252: 트랜지스터
262: 트랜지스터
300: 전위 공급원
301: 전위 분할 회로
302: 부하
400: 절연층
401: 게이트 전극층
402: 게이트 절연층
403: 산화물 반도체층
405a: 소스 전극층
405b: 드레인 전극층
407: 절연층
409: 절연층
410: 트랜지스터
420: 트랜지스터
427: 절연층
430: 트랜지스터
436a: 배선층
436b: 배선층
437: 절연층
440: 트랜지스터
450a: 제1 결정성 산화물 반도체층
450b: 제2 결정성 산화물 반도체층
453: 산화물 반도체층
701: 하우징
702: 하우징
703: 표시부
704: 키보드
711: 본체
712: 스타일러스
713: 표시부
714: 조작 버튼
715: 외부 인터페이스
720: 전자 서적
721: 하우징
723: 하우징
725: 표시부
727: 표시부
731: 전원
733: 조작 키
735: 스피커
737: 축부
740: 하우징
741: 하우징
742: 표시 패널
743: 스피커
744: 마이크로폰
745: 조작 키
746: 포인팅 디바이스
747: 카메라용 렌즈
748: 외부 접속 단자
749: 태양 전지 셀
750: 외부 메모리 슬롯
761: 본체
763: 접안부
764: 조작 스위치
765: 표시부
766: 배터리
767: 표시부
770: 텔레비전 장치
771: 하우징
773: 표시부
775: 스탠드
780: 리모콘 조작기
Claims (3)
- 반도체 장치로서,
제1 저항 소자 및 제2 저항 소자를 포함하는 회로;
제1 트랜지스터; 및
제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제1 저항 소자의 한쪽의 단자 및 상기 제2 저항 소자의 한쪽의 단자에 전기적으로 접속되고,
상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
상기 제2 트랜지스터의 게이트의 전위는 상기 제1 트랜지스터가 오프됨으로써 유지되는, 반도체 장치. - 반도체 장치로서,
전위를 생성하는 회로;
제1 트랜지스터; 및
제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 회로에 전기적으로 접속되고,
상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
상기 제2 트랜지스터의 게이트의 전위는 상기 제1 트랜지스터가 오프됨으로써 유지되는, 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 회로의 전원선에의 전원 공급이 정지되는 기간에 있어서, 상기 제2 트랜지스터의 게이트의 전위는 상기 제1 트랜지스터가 오프됨으로써 유지되는, 반도체 장치.
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