KR20190080838A - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR20190080838A KR20190080838A KR1020190076137A KR20190076137A KR20190080838A KR 20190080838 A KR20190080838 A KR 20190080838A KR 1020190076137 A KR1020190076137 A KR 1020190076137A KR 20190076137 A KR20190076137 A KR 20190076137A KR 20190080838 A KR20190080838 A KR 20190080838A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- semiconductor layer
- gate
- electrode
- wiring
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 179
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 11
- 229910052725 zinc Inorganic materials 0.000 claims description 9
- 229910052738 indium Inorganic materials 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 145
- 239000000758 substrate Substances 0.000 description 33
- 239000011701 zinc Substances 0.000 description 33
- 238000010438 heat treatment Methods 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 26
- 239000010703 silicon Substances 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 239000002356 single layer Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 230000001603 reducing effect Effects 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- 229910020994 Sn-Zn Inorganic materials 0.000 description 3
- 229910009069 Sn—Zn Inorganic materials 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052693 Europium Inorganic materials 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 1
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- OGPBJKLSAFTDLK-UHFFFAOYSA-N europium atom Chemical compound [Eu] OGPBJKLSAFTDLK-UHFFFAOYSA-N 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- FRNOGLGSGLTDKL-UHFFFAOYSA-N thulium atom Chemical compound [Tm] FRNOGLGSGLTDKL-UHFFFAOYSA-N 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H01L27/115—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
연상 메모리는 1개의 메모리 셀 내의 소자수가 많아 1개의 메모리 셀의 면적이 커지기 쉽다. 그래서, 1개의 메모리 셀의 면적을 작게 하는 것을 목적으로 한다.
판독용 트랜지스터의 채널 용량(게이트 전극과 채널 형성 영역 사이의 용량)을 사용하여 전하의 유지를 행한다. 즉, 판독용 트랜지스터를 전하 유지용 트랜지스터로서 겸용한다. 또한, 판독용 또한 전하 유지용 트랜지스터의 게이트에 전하 공급용 트랜지스터의 소스 또는 드레인의 한쪽을 전기적으로 접속한다.
판독용 트랜지스터의 채널 용량(게이트 전극과 채널 형성 영역 사이의 용량)을 사용하여 전하의 유지를 행한다. 즉, 판독용 트랜지스터를 전하 유지용 트랜지스터로서 겸용한다. 또한, 판독용 또한 전하 유지용 트랜지스터의 게이트에 전하 공급용 트랜지스터의 소스 또는 드레인의 한쪽을 전기적으로 접속한다.
Description
기술 분야는 연상 메모리를 구비한 반도체 장치에 관한 것이다.
연상 메모리(CAM(Content Addressable Memory))란, 데이터 워드라고 불리는 일련의 정보에 관해서 일치 또는 불일치의 판단을 행할 수 있는 메모리이다.
연상 메모리에서는 예를 들면 「10110」과 같은 데이터 워드의 일치 또는 불일치의 판단을 행한다.
연상 메모리로서는, 2치 연상 메모리(BCAM(Binary CAM)), 3치 연상 메모리(TCAM(Ternary CAM)) 등이 있다.
2치 연상 메모리에서는 「Low(0)」, 「High(1)」의 2치 중 어느 하나가 각 메모리 셀에 기억되어 있다.
3치 연상 메모리에서는 「Low(0)」, 「High(1)」, 「X(Don't Care)」의 3치 중 어느 하나가 메모리 회로의 각 메모리 셀에 기억되어 있다.
또한, 「X(Don't Care)」는, 판독 동작시에 어떤 값이 입력되어도 일치라고 판단하는 값이다.
연상 메모리의 일례로서, 특허문헌 1에 기재되어 있는 용량 소자를 사용한 연상 메모리가 있다.
연상 메모리는 1개의 메모리 셀 내의 소자수가 많아 1개의 메모리 셀의 면적이 커지기 쉽다.
그래서, 1개의 메모리 셀의 면적을 작게 하는 것을 목적으로 한다.
판독용 트랜지스터의 채널 용량(게이트 전극과 채널 형성 영역간의 용량)을 사용하여 전하의 유지를 행한다.
즉, 판독용 트랜지스터를 전하 유지용 트랜지스터로서 겸용한다.
또한, 판독용 또한 전하 유지용 트랜지스터의 게이트에 전하 공급용 트랜지스터의 소스 또는 드레인의 한쪽을 전기적으로 접속한다.
여기에서, 판독용 또한 전하 유지용 트랜지스터에 사용하는 반도체는, 판독 속도 향상을 위해, 실리콘을 함유하는 반도체를 사용하면 바람직하다. 판독 속도를 보다 향상시키기 위해서는, 실리콘을 함유하는 반도체는 결정성을 가지고 있으면 바람직하다.
한편, 전하 공급용 트랜지스터의 리크량이 많은 경우, 판독용 또한 전하 유지용 트랜지스터의 채널 용량을 크게 하지 않으면 안되어 판독용 또한 전하 유지용 트랜지스터의 채널 형성 영역의 면적을 크게 할 필요가 생기는 경우가 있다.
그래서, 전하 공급용 트랜지스터에는 산화물 반도체를 사용하면 바람직하다.
즉, 산화물 반도체는 실리콘보다도 밴드 갭이 넓다.
그리고, 트랜지스터에 사용하는 반도체의 밴드 갭이 넓을수록, 트랜지스터의 오프 전류가 작아진다.
따라서, 적어도 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는, 실리콘을 함유하는 반도체를 사용한 트랜지스터와 비교하여, 소스와 드레인간의 리크량(트랜지스터의 오프 전류)이 매우 적다.
따라서, 전하 공급용 트랜지스터에 사용하는 반도체로서, 산화물 반도체를 적용함으로써, 판독용 또한 전하 유지용 트랜지스터의 채널 형성 영역의 면적을 감소시킬 수 있다.
또한, 전하 공급용 트랜지스터의 리크량이 많은 경우, 리프레쉬 동작이 필요하게 된다.
그러나, 산화물 반도체를 사용한 트랜지스터와 같이 리크량이 매우 적은 트랜지스터를 사용함으로써, 리프레쉬 동작의 회수를 저감시킬 수 있다.
그리고, 리프레쉬 동작의 회수를 저감시키면, 소비 전력을 적게 할 수 있다.
즉, 산화물 반도체를 전하 공급용 트랜지스터에 사용함으로써, 리프레쉬 동작의 회수를 저감시켜 소비 전력을 적게 할 수 있다고 하는 부차적인 효과도 있다.
제 1 내지 제 4 트랜지스터와, 제 1 내지 제 4 배선을 가지며, 상기 제 1 배선에는, 상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과, 상기 제 3 트랜지스터의 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 상기 제 2 배선에는, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과, 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 상기 제 3 배선에는, 상기 제 1 트랜지스터의 게이트와, 상기 제 2 트랜지스터의 게이트가 전기적으로 접속되고, 상기 제 4 배선에는, 상기 제 3 트랜지스터의 소스 또는 드레인의 다른쪽과, 상기 제 4 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트에는, 상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 4 트랜지스터의 게이트에는, 상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 1 및 상기 제 2 트랜지스터의 반도체층으로서, 산화물 반도체층이 사용되고, 상기 제 3 및 상기 제 4 트랜지스터의 반도체층으로서, 실리콘을 함유하는 반도체층이 사용되고 있는 것을 특징으로 하는 반도체 장치를 제공할 수 있다.
또한, 상기 제 3 트랜지스터의 반도체층과 상기 제 4 트랜지스터의 반도체층은 공유되어 있는 것을 특징으로 하는 반도체 장치를 제공할 수 있다.
또한, 제 1 내지 제 5 트랜지스터와, 제 1 내지 제 5 배선을 가지며, 상기 제 1 배선에는, 상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과, 상기 제 3 트랜지스터의 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 상기 제 2 배선에는, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과, 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 상기 제 3 배선에는, 상기 제 1 트랜지스터의 게이트와, 상기 제 2 트랜지스터의 게이트가 전기적으로 접속되고, 상기 제 4 배선에는, 상기 제 5 트랜지스터의 소스 또는 드레인의 한쪽이 전기적으로 접속되고, 상기 제 5 배선에는, 상기 제 5 트랜지스터의 게이트가 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트에는, 상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 4 트랜지스터의 게이트에는, 상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 5 트랜지스터의 소스 또는 드레인의 다른쪽에는, 상기 제 3 트랜지스터의 소스 또는 드레인의 다른쪽과, 상기 제 4 트랜지스터의 소스 또는 드레인의 다른쪽이 전기적으로 접속되고, 상기 제 1 및 상기 제 2 트랜지스터의 반도체층으로서, 산화물 반도체층이 사용되고, 상기 제 3 내지 상기 제 5 트랜지스터의 반도체층으로서, 실리콘을 함유하는 반도체층이 사용되고 있는 것을 특징으로 하는 반도체 장치를 제공할 수 있다.
또한, 상기 제 1 트랜지스터는, 상기 제 3 트랜지스터의 상방에 형성되어 있고, 상기 제 2 트랜지스터는, 상기 제 4 트랜지스터의 상방에 형성되어 있고, 상기 제 3 트랜지스터의 반도체층과 상기 제 4 트랜지스터의 반도체층과 상기 제 5 트랜지스터의 반도체층은 공유되어 있는 것을 특징으로 하는 반도체 장치를 제공할 수 있다.
상기 제 1 트랜지스터의 반도체층과 상기 제 3 트랜지스터의 반도체층은 중첩되고, 상기 제 2 트랜지스터의 반도체층과 상기 제 4 트랜지스터의 반도체층은 중첩되는 것임을 특징으로 하는 반도체 장치를 제공할 수 있다.
상기 제 1 트랜지스터의 반도체층의 일단과 상기 제 3 트랜지스터의 반도체층의 일단은 제 1 접속 전극을 통하여 전기적으로 접속되고, 상기 제 2 트랜지스터의 반도체층의 일단과 상기 제 4 트랜지스터의 반도체층의 일단은 제 2 접속 전극을 통하여 전기적으로 접속되고, 상기 제 1 트랜지스터의 반도체층의 일단은, 상기 제 1 접속 전극과 접하고, 상기 제 1 트랜지스터의 반도체층의 타단은, 상기 제 3 트랜지스터의 상기 게이트로서 기능하는 게이트 전극과 접하고, 상기 제 2 트랜지스터의 반도체층의 일단은, 상기 제 2 접속 전극과 접하고, 상기 제 2 트랜지스터의 반도체층의 타단은, 상기 제 4 트랜지스터의 상기 게이트로서 기능하는 게이트 전극과 접하고, 상기 제 1 접속 전극, 상기 제 2 접속 전극, 상기 제 3 트랜지스터의 게이트 전극, 및 상기 제 4 트랜지스터의 게이트 전극은 동일 공정으로 형성된 것임을 특징으로 하는 반도체 장치를 제공할 수 있다.
제 1 내지 제 4 트랜지스터는 메모리 셀에 포함되고, 상기 메모리 셀은, 상기 제 3 트랜지스터의 채널 용량 및 상기 제 4 트랜지스터의 채널 용량에 의해 전하의 유지를 행하는 것을 특징으로 하는 반도체 장치를 제공할 수 있다.
판독용 트랜지스터의 채널 용량을 사용하여 전하의 유지를 행함으로써, 1개의 메모리 셀의 면적을 작게 할 수 있다.
판독용 또한 전하 유지용 트랜지스터에는 결정성을 가지며 실리콘을 함유하는 반도체를 사용하고 또한 전하 공급용 트랜지스터에는 산화물 반도체를 사용함으로써, 판독 속도를 향상시키고 또한 1개의 메모리 셀의 면적을 작게 할 수 있다.
도 1은 반도체 장치의 일례.
도 2는 반도체 장치의 일례.
도 3은 반도체 장치의 일례.
도 4는 반도체 장치의 일례.
도 5는 반도체 장치의 일례.
도 6은 반도체 장치의 제작 방법의 일례.
도 7은 반도체 장치의 제작 방법의 일례.
도 8은 반도체 장치의 제작 방법의 일례.
도 9는 반도체 장치의 제작 방법의 일례.
도 10은 반도체 장치의 제작 방법의 일례.
도 11은 반도체 장치의 제작 방법의 일례.
도 12는 반도체 장치의 제작 방법의 일례.
도 13은 반도체 장치의 제작 방법의 일례.
도 14는 반도체 장치의 제작 방법의 일례.
도 15는 반도체 장치의 제작 방법의 일례.
도 16은 실시예 1에 있어서의 샘플의 초기 특성.
도 17은 실시예 1에 있어서의 샘플의 BT 시험 결과.
도 18은 실시예 1에 있어서의 샘플의 BT 시험 결과.
도 19는 오프 전류와 측정시의 기판 온도의 관계.
도 2는 반도체 장치의 일례.
도 3은 반도체 장치의 일례.
도 4는 반도체 장치의 일례.
도 5는 반도체 장치의 일례.
도 6은 반도체 장치의 제작 방법의 일례.
도 7은 반도체 장치의 제작 방법의 일례.
도 8은 반도체 장치의 제작 방법의 일례.
도 9는 반도체 장치의 제작 방법의 일례.
도 10은 반도체 장치의 제작 방법의 일례.
도 11은 반도체 장치의 제작 방법의 일례.
도 12는 반도체 장치의 제작 방법의 일례.
도 13은 반도체 장치의 제작 방법의 일례.
도 14는 반도체 장치의 제작 방법의 일례.
도 15는 반도체 장치의 제작 방법의 일례.
도 16은 실시예 1에 있어서의 샘플의 초기 특성.
도 17은 실시예 1에 있어서의 샘플의 BT 시험 결과.
도 18은 실시예 1에 있어서의 샘플의 BT 시험 결과.
도 19는 오프 전류와 측정시의 기판 온도의 관계.
실시형태에 관해서, 도면을 사용하여 상세하게 설명한다.
단, 발명의 취지로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다.
따라서, 발명의 범위는 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 이하의 실시형태는, 몇가지를 적절히 조합하여 실시할 수 있다.
(실시형태 1)
연상 메모리를 갖는 반도체 장치의 일례에 관해서 도 1, 도 2를 사용하여 설명한다.
도 1은 도 2의 i행 j열의 메모리 셀(도 2의 bij에 대응)의 일례를 도시하고 있다. 또한, 도면 중, i, j, m, n은 자연수이다. 또한, i는 m보다 작고, j는 n보다 작다.
도 1에 있어서, 1개의 메모리 셀에는, 트랜지스터(11), 트랜지스터(12), 트랜지스터(21), 트랜지스터(22), 배선(31), 배선(32), 배선(33), 및 배선(34)이 배치되어 있다.
트랜지스터(11) 및 트랜지스터(12)는, 전하 공급용 트랜지스터로서의 기능을 가진다.
또한, 트랜지스터(11) 및 트랜지스터(12)에는 산화물 반도체(Oxide Semiconductor(OS))를 사용하고 있기 때문에, 트랜지스터의 회로 기호 밑에 OS라는 부호를 붙이고 있다.
트랜지스터(21) 및 트랜지스터(22)는, 판독용 트랜지스터 및 전하 유지용 트랜지스터로서의 기능을 가진다.
도 1에서는 트랜지스터(11), 트랜지스터(12), 트랜지스터(21), 트랜지스터(22)는 n채널형 트랜지스터를 사용하고 있지만 필요에 따라 p채널형 트랜지스터를 사용해도 좋다.
또한, p채널형 트랜지스터를 사용하는 경우에는 필요에 따라 입력 신호 또는 입력 전압의 극성을 반전시키면 좋다.
배선(31) 및 배선(32)은, 서치선으로서의 기능을 가진다.
또한, 도면 중의 SL 및 /SL은 서치선을 의미한다.
또한, SLx(x는 임의의 수)라고 표기한 경우, x번째 열의 메모리 셀에 배치된 서치선(SL)인 것을 의미한다.
배선(33)은, 워드선으로서의 기능을 가진다.
또한, 도면 중의 WL은 워드선을 의미한다.
또한, WLy(y는 임의의 수)라고 표기한 경우, y번째 행의 메모리 셀에 배치된 워드선(WL)인 것을 의미한다.
배선(34)은, 매치선으로서의 기능을 가진다.
또한, 도면 중의 ML은 매치선을 의미한다.
또한, MLy(y는 임의의 수)라고 표기한 경우, y번째 행의 메모리 셀에 배치된 매치선(ML)인 것을 의미한다.
배선(31)에는, 트랜지스터(11)의 소스 또는 드레인의 한쪽과, 트랜지스터(21)의 소스 또는 드레인의 한쪽이 전기적으로 접속되어 있다.
배선(32)에는, 트랜지스터(12)의 소스 또는 드레인의 한쪽과, 트랜지스터(22)의 소스 또는 드레인의 한쪽이 전기적으로 접속되어 있다.
배선(33)에는, 트랜지스터(11) 게이트와, 트랜지스터(12)의 게이트가 전기적으로 접속되어 있다.
또한, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트를 각각 상이한 배선에 전기적으로 접속해도 좋다.
단, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트에는 동일한 신호를 입력하기 위해서, 도 1과 같이 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트를 공통의 배선에 전기적으로 접속하는 것이 바람직하다.
배선(34)에는, 트랜지스터(21)의 소스 또는 드레인의 다른쪽과, 트랜지스터(22)의 소스 또는 드레인의 다른쪽이 전기적으로 접속되어 있다.
배선(31) 및 배선(32)은, 열 방향을 따라 나열되는 메모리 셀 군에 공통적으로 형성되어 있다.
배선(33) 및 배선(34)은, 행 방향을 따라 나열되는 메모리 셀 군에 공통적으로 형성되어 있다.
트랜지스터(11)의 소스 또는 드레인의 다른쪽에는, 트랜지스터(21)의 게이트가 전기적으로 접속되어 있다.
트랜지스터(12)의 소스 또는 드레인의 다른쪽에는, 트랜지스터(22)의 게이트가 전기적으로 접속되어 있다.
또한, 본 명세서에서는, 직접 접속되어 있는 상태, 또는, 회로 동작에 영향이 없는 소자를 통하여 접속되어 있는 상태를 「전기적으로 접속」되어 있다고 부르고 있다.
회로 동작에 영향이 없는 소자란, 입력이 신호인 경우에는 신호의 내용을 바꾸지 않고 출력하는 소자이며, 입력이 전압인 경우에는 전압의 극성을 바꾸지 않고 출력하는 소자이며, 구체적으로는, 저항 소자, 스위치, 다이오드 등이다. 스위치로서는 예를 들면 트랜지스터 등이 있다. 또한, 입력이 전압인 경우에는 용량 소자 등도 포함된다.
또한, 도 2에 있어서 메모리 셀(bxy라고 표기)이 행 방향 및 열 방향을 따라 나열되어 있다.
또한, bxy(x, y는 임의의 수)라고 표기한 경우, x번째의 열, y번째의 행에 배치된 메모리 셀인 것을 의미한다.
또한, 도 2에 있어서, 각 행에 프리차지를 행하기 위한 수단(도 2에서는 「High(1)」가 입출력되는 트랜지스터)과, 각 행의 출력을 조정하기 위한 버퍼가 구비되어 있다.
또한, 출력(Gy)은 판정 회로에 입력되고, 판정 회로에서 출력(Gy)(「High(1)」또는 「Low(0)」)에 따라 일치, 불일치를 판정한다.
여기에서, 각 동작(기록 동작, 판독 동작)에 관해서 설명한다.
이하에서는, 도 1 및 도 2의 i행 j열의 메모리 셀의 동작을 예로 들어 설명 하지만, 다른 메모리 셀에서도 같은 동작을 반복함으로써, 모든 메모리 셀에 있어서 기록 동작 및 판독 동작을 행할 수 있다.
기록 동작을 행하는 경우, 우선, 워드선(WLi)을 선택하고, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트를 연 상태(트랜지스터를 온 상태)로 한다.
그리고, 서치선(SLj) 및 서치선(/SLj)에 「High(1)」또는 「Low(0)」에 대응하는 전압을 입력한다.
여기에서, 3치 연상 메모리(TCAM)의 경우, 서치선(SLj)의 입력(Sj) 및 서치선(/SLj)의 입력(/Sj)의 조합은, Sj가 「High(1)」 또한 /Sj가 「Low(0)」인 제 1 상태, Sj가 「Low(0)」 또한 /Sj가 「High(1)」인 제 2 상태, 및 Sj가 「Low(0)」 또한 /Sj가 「Low(0)」인 제 3 상태이다.
또한, 「High(1)」는 전원 전압(Vdd)이다.
또한, 「Low(0)」는 저전원 전압(Vss) 또는 접지 전위(GND)이다.
저전원 전압(Vss)은 전원 전압(Vdd)보다도 낮은 전압이다.
기준 전위가 접지 전위(GND)가 안되는 경우에는, 전원 전위(Vdd)와 쌍이 되는 전원 전압을 저전원 전압(Vss)라고 부르고 있다.
제 1 상태 및 제 2 상태는, Sj와 /Sj가 반대 극성이다.
그리고, 제 1 상태는 Sj에 「High(1)」가 입력되기 때문에, 메모리 셀(bij) 상태는 「High(1)」이다.
또한, 제 2 상태는 Sj에 「Low(0)」가 입력되기 때문에, 메모리 셀(bij)의 상태는 「Low(0)」이다.
그리고, 제 3 상태는 Sj 및 /Sj의 쌍방에 「Low(0)」가 입력되기 때문에, 메모리 셀(bij)의 상태는 「X(Don't Care)」이다.
또한, 메모리 셀(bij) 안에 정보(bij)」 및 정보(/bij)가 각각 기억된다.
bij는 트랜지스터(21)의 채널 용량에 기억된 정보이며, /bij는 트랜지스터(22)의 채널 용량에 기억된 정보이다.
「X(Don't Care)」는, 판독 동작시에 어떤 값이 입력되어도 일치라고 판단하는 값이다.
이상과 같은 동작을 각 메모리 셀에 있어서 행함으로써, 각 메모리 셀에 기록을 행한다.
기록 동작이 종료된 후에는, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트를 닫은 상태(트랜지스터를 오프 상태)로 한다.
따라서, 판독 동작을 행하는 경우에는, 트랜지스터(11)의 게이트 및 트랜지스터(12)의 게이트가 닫힌 상태(트랜지스터를 오프 상태)로 되어 있다.
판독 동작을 행하는 경우에는, 매치선(MLi)에 「High(1)」를 프리차지한다.
다음에, 서치선(SLj) 및 서치선(/SLj)에 「High(1)」또는 「Low(0)」에 대응하는 전압을 입력한다.
또한, 판독 동작시에는, 서치선(SLj)의 입력(Sj)과 서치선(/SLj)의 입력(/Sj)을 반대 극성으로 한다.
판독 동작시에 있어서의 bij, /bij, Sj, /Sj, 및 MLi의 관계를 표 1에 기재한다.
표 1에 기재하는 바와 같이, 메모리 셀로의 기록 동작이 제 1 상태 또는 제 2 상태에서 행해진 경우로, 입력(Sj)이 메모리 셀 내의 bij와 일치하는 경우에는 매치선(MLi)의 전위가 「High(1)」그대로가 된다.
한편, 메모리 셀로의 기록 동작이 제 1 상태 또는 제 2 상태에서 행해진 경우로, 입력(Sj)이 메모리 셀 내의 bij와 일치하지 않는 경우에는 매치선(MLi)의 전위가 「Low(0)」가 된다.
또한, 메모리 셀로의 기록 동작이 제 3 상태(「X(Don't Care)」)에서 행해진 경우에는, 판독 동작시, 트랜지스터(21)의 게이트 및 트랜지스터(22)의 게이트가 닫힌 상태(트랜지스터를 오프 상태)로 되어 있기 때문에, 서치선(SLj)의 입력(Sj)과 서치선(/SLj)의 입력(/Sj)이 매치선(MLi)에 공급되는 경우가 없다.
따라서, 메모리 셀로의 기록 동작이 제 3 상태(「X(Don't Care)」)에서 행해진 경우에는, 입력(Sj)과 메모리 셀 내의 bij의 일치 또는 불일치에 관계 없이, 매치선(MLi)의 전위는 「High(1)」그대로가 된다.
여기에서, 매치선(MLi)의 출력(Gi)을 판정하는 판정 회로에 있어서, 출력(Gi)이 「High(1)」인 경우에는 일치라고 판단하고, 출력(Gi)이 「Low(0)」인 경우에는 불일치라고 판단한다.
따라서, 행 방향으로 나열되는 메모리 셀 중 모두가 일치하는 경우에는 매치선(MLi)의 전위가 「High(1)」가 되어 일치라고 판단된다. 즉, 행 방향으로 나열되는 모든 메모리 셀에 있어서, 기록 동작이 제 1 상태 또는 제 2 상태에서 행해지고, 또한 입력(Sj)이 bj와 일치하는 경우, 또는 기록 동작이 제 3 상태에서 행해진 경우에는, 매치선(MLi)의 전위가 「High(1)」가 되어 일치라고 판단된다.
한편, 행 방향으로 나열되는 메모리 셀 중 하나라도 일치하지 않는 경우에는 매치선(MLi)의 전위가 「Low(0)」가 되기 때문에 불일치라고 판단된다. 즉, 행 방향으로 나열되는 모든 메모리 셀에 있어서, 기록 동작이 제 1 상태 또는 제 2 상태에서 행해지고, 또한 입력(Sj)이 메모리 셀 내의 bj와 일치하지 않는 경우에는, 매치선(MLi)의 전위가 「Low(0)」가 되기 때문에 불일치라고 판단된다.
이상과 같이, 연상 메모리에서는 데이터 워드의 일치 또는 불일치를 행마다 판단하고, 일치하는 행이 하나라도 있는 경우에는 연상 메모리 전체로서 일치라고 판단하고, 일치하는 행이 하나도 없는 경우에는 연상 메모리 전체로서 불일치라고 판단한다.
예를 들면, 도 3과 같이 데이터 워드「10110」이 입력되는 경우, 1번째 행은 데이터 워드 「10100」이 기억되어 있고, 입력된 데이터 워드 「10110」와 일치하지 않기 때문에 1번째 행은 불일치라고 판단된다.
또한, 도 3에 있어서, L번째 행은 데이터 워드 「10110」이 기억되어 있고, 입력된 데이터 워드 「10110」와 일치하기 때문에 L번째 행은 일치라고 판단된다.
또한, 도 3에 있어서, M번째 행은 데이터 워드 「1011X」가 기억되어 있고, X는 모두 일치인 점에서, 입력된 데이터 워드 「10110」와 일치하기 때문에 M번째 행은 일치라고 판단된다.
또한, 도 3에 있어서, N번째 행은 데이터 워드 「101XX」가 기억되어 있고, X는 모두 일치인 점에서, 입력된 데이터 워드 「10110」와 일치하기 때문에 N번째 행은 일치라고 판단된다.
따라서, 도 3의 경우에는 일치하는 행이 있기 때문에, 연상 메모리 전체로서 일치라고 판단된다.
한편, 일치하는 행이 하나도 없는 경우에는, 연상 메모리 전체로서 불일치라고 판단된다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 2)
도 1, 도 2, 도 4, 도 5에 있어서, 「X(Don't Care)」를 기억하지 않고, 제 1 상태 및 제 2 상태만을 기록한 경우에는 2치 연상 메모리(BCAM)가 된다.
즉, 도 1, 도 2, 도 4, 도 5는, 2치 연상 메모리(BCAM) 및 3치 연상 메모리(TCAM)의 쌍방에 이용할 수 있다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 3)
2치 연상 메모리(BCAM) 또는 3치 연상 메모리(TCAM)에 있어서, 각 메모리 셀의 기억 내용을 기록후에 확인하고 싶은 경우가 있다.
2치 연상 메모리(BCAM)의 경우라면, 판독 동작을 반복함으로써, 각 행에 기억된 데이터 워드를 확인할 수 있기 때문에, 판독 동작만으로 각 메모리 셀의 기억 내용을 확인할 수 있다.
그러나, 도 3에 도시한 예와 같이, 3치 연상 메모리(TCAM)에 있어서는 복수의 행이 일치하는 경우가 있다.
이로 인해, 복수의 행이 일치한 경우에는, 일치한 각 행의 내용에 「X」가 포함되는지 여부의 판별이 어렵기 때문에, 판독 동작을 반복해도, 각 메모리 셀의 기억 내용을 판단할 수 없는 경우가 있다.
또한, 다른 메모리를 준비하여 기록 정보를 기억해 두는 방법도 있다.
그러나, 다른 메모리에 기억하는 방법은 면적이 큰 메모리를 별도 준비 형성하기 때문에 바람직한 방법이라고는 할 수 없다.
그래서, 본 실시형태에서는 각 메모리 셀의 기억 내용을 기록후에 확인 가능한 구성에 관해서 도 4, 도 5를 사용하여 설명한다.
도 4의 구성은, 도 1에 있어서, 트랜지스터(21)의 소스 또는 드레인의 다른쪽과 트랜지스터(22)의 소스 또는 드레인의 다른쪽의 접속부와, 매치선인 배선(34) 사이에 트랜지스터(23)를 추가한 구성이다.
도 4에 있어서, 트랜지스터(23)의 소스 또는 드레인의 한쪽은, 트랜지스터(21)의 소스 또는 드레인의 다른쪽과 트랜지스터(22)의 소스 또는 드레인의 다른쪽의 접속부와 전기적으로 접속되어 있다.
도 4에 있어서, 트랜지스터(23)의 소스 또는 드레인의 다른쪽은, 배선(34)과 전기적으로 접속되어 있다.
도 4에 있어서, 트랜지스터(23)의 게이트는, 배선(35)과 전기적으로 접속되어 있다.
또한, 본 실시형태에서는 트랜지스터(23)는 n채널형 트랜지스터이지만, p채널형 트랜지스터로 해도 좋다.
p채널형 트랜지스터로 하는 경우에는, 적절히 입력 신호 또는 입력 전압의 극성을 조정하면 좋다.
배선(35)은, 판독 선택선으로서의 기능을 가진다.
또한, 도면 중의 RL은 판독 선택선을 의미한다.
또한, RLy(y는 임의의 수)라고 표기한 경우, y번째 행의 메모리 셀에 배치된 판독 선택선(RL)인 것을 의미한다.
배선(35)은, 행 방향을 따라 나열되는 메모리 셀 군에 공통적으로 형성되어 있다.
도 5의 구성은, 도 2에 있어서, 판독 선택선(RL)을 추가하고, 판독 선택선(RL)으로 「High(1)」또는 「Low(0)」를 입력하는 수단(트랜지스터 등)을 추가하고, 동시에, 매치선(ML)으로 「Low(0)」를 입력하는 수단(트랜지스터 등)을 추가한 구성이다.
본 실시형태에서는 트랜지스터(23) 및 판독 선택선(RL)을 추가함으로써, 기록 동작 및 판독 동작 이외에 확인 동작을 행하는 것이 가능해진다.
도 4 및 도 5의 동작에 관해서 설명한다.
이하에서는, 도 4 및 도 5의 i행 j열의 메모리 셀의 동작을 예로 들어 설명 하지만, 다른 메모리 셀에서도 같은 동작을 반복함으로써, 모든 메모리 셀에 있어서 기록 동작, 판독 동작, 및 확인 동작을 행할 수 있다.
우선, 기록 동작에 관해서는, 도 1, 도 2와 같다.
기록 동작시, 트랜지스터(23)는 온 상태라도 오프 상태라도 어느 쪽이라도 좋다.
단, 기록 동작시에 매치선(MLi)의 전기적인 상태가, 서치선(SLj)에 영향을 주지 않도록 하기 위해서, 트랜지스터(23)를 오프 상태로 하는 것이 바람직하다.
따라서, 확인 동작을 행하지 않는 실시형태 1에 있어서도, 매치선(ML)의 전기적인 상태가 서치선(SL)에 영향을 주지 않도록 하기 위해서 트랜지스터(23)를 추가해도 좋다.
다음에, 판독 동작에 관해서도, 도 1, 도 2와 같다.
단, 판독 동작시에는, 매치선(MLi)과, 트랜지스터(21)의 소스 또는 드레인의 다른쪽과 트랜지스터(22)의 소스 또는 드레인의 다른쪽의 접속부를 도통시킬 필요가 있기 때문에, 판독 동작시는 트랜지스터(23)를 온 상태로 한다.
다음에, 확인 동작의 경우, 모든 서치선(S1 내지 Sn) 및 서치선(/S1 내지 /Sn)을 「Low(0)」에 프리차지한다.
그리고, i번째 행의 데이터를 판독하는 경우, i번째 행의 매치선(MLi) 및 판독 선택선(RLi)을 「High(1)」로 하고, 또한, i번째 행 이외의 매치선(MLi 내지 MLi-1, MLi+1 내지 MLm) 및 판독 선택선(RLi 내지 RLi-1, RLi+1 내지 RLm)을 「Low(0)」로 한다.
이 때, i번째 행의 메모리 셀에 기억된 bij에 따라 Sj의 출력이 「High(1)」또는 「Low(0)」가 된다.
즉, bij가 「High(1)」인 경우에는 트랜지스터(21)가 온 상태로 되어 있기 때문에, 매치선(MLi)의 전압 「High(1)」가 SLj에 입력되고, Sj로서 「High(1)」가 출력된다.
한편, bij가 「Low(0)」인 경우에는 트랜지스터(21)가 오프 상태로 되어 있기 때문에, 매치선(MLi)의 전압 「High(1)」가 SLj에 입력되지 않고, Sj는 프리차지된 「Low(0)」그대로이다.
또한, i번째 행의 메모리 셀에 기억된 /bij에 따라 /Sj의 출력이 「High(1)」또는 「Low(0)」가 된다.
즉, /bij가 「High(1)」인 경우에는 트랜지스터(22)가 온 상태로 되어 있기 때문에, 매치선(MLi)의 전압 「High(1)」가 /SLj에 입력되고, /Sj로서 「High(1)」가 출력된다.
한편, /bij가 「Low(0)」인 경우에는 트랜지스터(22)가 오프 상태로 되어 있기 때문에, 매치선(MLi)의 전압 「High(1)」가 /SLj에 입력되지 않고, /Sj는 프리차지된 「Low(0)」그대로이다.
이상과 같이, 확인 동작에 의해, Sj의 출력으로부터 bij의 내용을 확인할 수 있고, /Sj의 출력으로부터 /bij의 내용을 확인할 수 있다. 즉, 확인 동작에 의해, 각 메모리 셀의 기억 내용을 확인할 수 있다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 4)
도 1, 도 4에서는 채널 용량을 사용하여 전하를 유지(데이터를 기억)함으로써, 1개의 메모리 셀의 면적을 작게 하고 있다.
한편, 트랜지스터(21)의 게이트에 제 1 용량 소자의 한쪽의 전극을 전기적으로 접속하고, 또한, 제 1 용량 소자의 다른쪽의 전극을 「Low(0)」로 하고, 트랜지스터(22)의 게이트에 제 2 용량 소자의 한쪽의 전극을 전기적으로 접속하고, 또한, 제 2 용량 소자의 다른쪽의 전극을 「Low(0)」로 해도 좋다.
상기 구성의 경우, 제 1 용량 소자 및 제 2 용량 소자를 형성할 필요가 있는데, 트랜지스터(11) 및 트랜지스터(12)의 반도체로서 산화물 반도체를 사용하고 있기 때문에, 제 1 용량 소자 및 제 2 용량 소자의 면적을 작게 해도 전하의 유지가 가능하다.
따라서, 제 1 용량 소자 및 제 2 용량 소자를 형성한 경우라도, 제 1 용량 소자 및 제 2 용량 소자의 면적을 최소한으로 억제할 수 있기 때문에, 1개의 메모리 셀의 면적을 작게 할 수 있다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 5)
도 1 및 도 4에 있어서, 판독용 또한 전하 유지용 트랜지스터(트랜지스터(21), 트랜지스터(22))에 사용하는 반도체는, 판독 속도 향상을 위해, 결정성을 가지며, 실리콘을 함유하는 반도체를 사용하면 바람직하다.
한편, 전하 공급용 트랜지스터(트랜지스터(11), 트랜지스터(12))의 리크량이 많으면, 판독용 또한 전하 유지용 트랜지스터의 채널 용량을 크게 할 필요가 있기 때문에, 판독용 또한 전하 유지용 트랜지스터의 채널 형성 영역의 면적을 크게 하지 않으면 안된다.
그래서, 전하 공급용 트랜지스터(트랜지스터(11), 트랜지스터(12))는 산화물 반도체를 사용하면 바람직하다.
산화물 반도체는 실리콘보다도 밴드 갭이 넓고, 산화물 반도체를 사용한 트랜지스터는, 실리콘을 사용한 트랜지스터와 비교하여, 소스와 드레인간의 리크량(트랜지스터의 오프 전류)이 매우 적다.
따라서, 전하 공급용 트랜지스터(트랜지스터(11), 트랜지스터(12))에 사용하는 반도체로서, 산화물 반도체를 적용함으로써, 판독용 또한 전하 유지용 트랜지스터의 채널 형성 영역의 면적을 감소시킬 수 있다.
판독 속도 향상을 위해, 판독용 또한 전하 유지용 트랜지스터(트랜지스터(21), 트랜지스터(22))는 매치선(ML)(배선(34))에 프리차지한 전위를 신속하게 변화시킬 필요가 있다.
이로 인해, 판독용 또한 전하 유지용 트랜지스터(트랜지스터(21), 트랜지스터(22))의 채널 폭은 넓게 하는 편이 바람직하다.
한편, 오프 전류를 작게 하기 위해서, 전하 공급용 트랜지스터(트랜지스터(11), 트랜지스터(12))의 채널 폭은 좁게 한 편이 바람직하다.
따라서, 판독용 또한 전하 유지용 트랜지스터(트랜지스터(21), 트랜지스터(22))의 채널 폭을 전하 공급용 트랜지스터(트랜지스터(11), 트랜지스터(12))의 채널 폭보다도 넓게 하는 것이 바람직하다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 재료에 관해서 설명한다.
결정성을 가지며, 실리콘을 함유하는 반도체로서는, 실리콘(Si), 실리콘 게르마늄(SiGe) 등이 있다.
실리콘을 함유하는 반도체는, 단결정, 다결정, 미결정 등과 같이 결정성을 가지고 있으면 어떤 것이라도 좋지만, 이동도 향상을 위해서는 단결정이 가장 바람직하다.
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다.
또한, 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 란타노이드로부터 선택된 1종 또는 복수종을 갖는 것이 바람직하다.
란타노이드로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)이 있다.
예를 들면, 1원계 금속의 산화물 반도체로서, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다.
또한, 예를 들면, 2원계 금속의 산화물 반도체로서, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용할 수 있다.
또한, 예를 들면, 3원계 금속의 산화물 반도체로서, In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 예를 들면, 4원계 금속의 산화물 반도체로서, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-A1-Zn계 산화물 등을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 함유시켜도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다.
또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용해도 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다.
비단결정의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋다. 또한, 비정질은 결함이 많기 때문에, 비비정질이 바람직하다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 7)
연상 메모리를 사용한 반도체 장치의 제작 방법의 일례에 관해서, 도 6 내지 도 15를 사용하여 설명한다.
또한, 도 10 내지 도 13은 도 1 내지 도 2에 대응하는 상면도이며, 4개의 메모리 셀을 도시하고 있다.
또한, 도 14 내지 도 15는 도 4 내지 도 5에 대응하는 상면도이며, 1개의 메모리 셀을 도시하고 있다.
그리고, 도 10 내지 도 15의 A-B 단면에 있어서의 단면도가 도 6 내지 도 9에 대응하고 있다.
도 6 내지 도 15 사이에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 공통적으로 붙이고 있다.
우선, 기판(101) 위의 절연층(102)과, 절연층(102) 위의 반도체층(200)을 갖는 구조체를 준비한다(도 6a).
도 6a의 구조체로서는, SOI 기판(Semiconductor On Insulator) 등을 사용할 수 있다.
또는, 기판(101) 위에 절연층(102), 반도체층(200)을 순차 형성함으로써 도 6a의 구조체를 형성해도 좋다.
기판(101)으로서는, 실리콘 웨이퍼, 유리 기판, 석영 기판, 금속 기판(스테인레스 기판 등)을 사용할 수 있지만 이들에 한정되지 않는다.
또한, 도 6a의 구조체 대신에 실리콘 웨이퍼를 사용하여 트랜지스터를 형성해도 좋다.
절연층(102)으로서는, 절연성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 함유하는 산화규소막, 산소를 함유하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 절연층(102)은, 단층 구조라도 적층 구조라도도 좋다.
반도체층(200)은, 결정성을 가지며, 실리콘을 함유하는 반도체를 사용하는 것이 바람직하지만 이것에 한정되지 않는다. 예를 들면, 결정성 또는 비정질의 산화물 반도체를 사용해도 좋다. 또한, 비정질의 실리콘을 함유하는 반도체를 사용해도 좋다.
실리콘을 함유하는 반도체로서는, 실리콘(Si), 실리콘 게르마늄(SiGe) 등이 있다.
실리콘을 함유하는 반도체는, 단결정, 다결정, 미결정 등과 같이 결정성을 가지고 있으면 어떤 것이라도 좋지만, 이동도 향상을 위해서는 단결정이 가장 바람직하다.
다음에, 반도체층(200)을 에칭 가공하여 섬 형상의 반도체층(210)을 형성하고, 반도체층(210) 위에 게이트 절연층(300)을 형성한다(도 6b, 도 10a, 도 14a).
게이트 절연층(300)은, 절연성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 함유하는 산화규소막, 산소를 함유하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 반도체층(210)을 산화 또는 질화된 막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 게이트 절연층(300)은, 단층 구조라도 적층 구조라도 좋다.
도 6b에서는, 도 1의 트랜지스터(21)에 사용하는 반도체층과, 도 1의 트랜지스터(22)에 사용하는 반도체층을 공유하고 있다(일체 형성하고 있다).
도 6b와 같이, 도 1의 트랜지스터(21)에 사용하는 반도체층과, 도 1의 트랜지스터(22)에 사용하는 반도체층을 공유함으로써, 도 1의 메모리 셀을 제작할 때, 1개의 메모리 셀의 면적을 작게 할 수 있다.
또한, 트랜지스터(21)에 사용하는 반도체층과, 트랜지스터(22)에 사용하는 반도체층을 분리해도 좋다.
도 10a에서는, 도 4의 트랜지스터(21)에 사용하는 반도체층과, 도 4의 트랜지스터(22)에 사용하는 반도체층과, 도 4의 트랜지스터(23)에 사용하는 반도체층을 공유하고 있다(일체 형성하고 있다).
도 10a와 같이, 도 4의 트랜지스터(21)에 사용하는 반도체층과, 도 4의 트랜지스터(22)에 사용하는 반도체층과, 도 4의 트랜지스터(23)에 사용하는 반도체층을 공유함으로써, 도 4의 메모리 셀을 제작할 때, 1개의 메모리 셀의 면적을 작게 할 수 있다.
또한, 트랜지스터(21)에 사용하는 반도체층과, 트랜지스터(22)에 사용하는 반도체층과, 도 4의 트랜지스터(23)에 사용하는 반도체층을 분리해도 좋다.
다음에, 게이트 절연층(300)에 복수의 개구부를 형성한다(도 6c).
복수의 개구부는, 트랜지스터의 소스 또는 드레인이 되는 위치에 형성된다.
다음에, 게이트 절연층(300) 위의 게이트 전극과, 개구부를 통하여 반도체층(210)에 전기적으로 접속되는 접속 전극을 동시에 형성한다. 또한, 게이트 전극 및 접속 전극을 마스크로 하여 불순물 원소를 첨가한다(도 7a, 도 10b, 도 14b). 게이트 전극과 접속 전극은 동일 공정에서 동시에 형성되어 있기 때문에, 게이트 전극과 접속 전극은 동층이라고 할 수 있다. 게이트 전극과 접속 전극은 동일 공정에서 동시에 형성되어 있기 때문에, 게이트 전극과 접속 전극은 동일한 출발막을 사용하여 형성된 것이라고도 할 수 있다.
불순물 원소로서는 도너 원소(인, 비소 등) 또는 억셉터 원소(붕소 등)를 사용할 수 있다.
또한, 접속 전극과 반도체층이 접하는 개소의 저항을 낮추기 위해서, 접속 전극 형성전에, 접속 전극이 접하는 개소에 선택적으로 불순물 원소를 첨가해 두어도 좋다.
또한, 전극(411), 전극(412), 전극(413)이 게이트 전극에 대응한다.
또한, 전극(421), 전극(422), 전극(423), 전극(424)이 접속 전극에 대응한다.
그리고, 전극(411)은, 도 1, 도 4의 트랜지스터(21)의 게이트 전극에 대응한다.
또한, 전극(412)은, 도 1, 도 4의 트랜지스터(22)의 게이트 전극에 대응한다.
또한, 전극(413)은, 도 4의 트랜지스터(23)의 게이트 전극에 대응한다.
게이트 전극 및 접속 전극은, 도전성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 금, 은, 구리, 도전성을 부여하는 불순물을 첨가한 실리콘, 여러 가지 합금, 산화물 도전층(대표적으로는 인듐주석 산화물 등) 등을 사용할 수 있지만 이들에 한정되지 않는다. 게이트 전극 및 접속 전극은, 단층 구조라도 적층 구조라도 좋다.
다음에, 사이드 월용 절연층을 형성한 후, 사이드 월용 절연층을 에치백함으로써, 게이트 전극의 측면 및 접속 전극의 측면에 사이드 월(510)을 형성하고, 사이드 월, 게이트 전극 및 접속 전극을 마스크로 하여 불순물 원소를 첨가한다(도 7b).
또한, 사이드 월 형성시에 게이트 절연층(300)의 일부도 동시에 제거한다(도 7b).
사이드 월용 절연층으로서는, 절연성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 함유하는 산화규소막, 산소를 함유하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 사이드 월용 절연층은, 단층 구조라도 적층 구조라도 좋다.
다음에, 게이트 전극 위 및 접속 전극 위에 층간 절연막(600)을 형성한다(도 7c).
층간 절연막(600)은, 산화실리콘막, 질화실리콘막, 질소를 함유하는 산화실리콘막, 산소를 함유하는 질화실리콘막, 폴리이미드, 아크릴, 실록산 중합체, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 층간 절연막(600)은, 단층 구조라도 적층 구조라도 좋다.
다음에, 층간 절연막(600)을 에치백 또는 연마(기계 연마, CMP(Chemical Mechanical Polishing) 등)함으로써, 게이트 전극 및 접속 전극의 상면(표면)을 노출시킨다(도 8a).
층간 절연막(600)의 매립을 행함으로써, 콘택트 홀을 형성하지 않고, 게이트 전극의 상면(표면) 및 접속 전극의 상면(표면)을 노출시킬 수 있기 때문에, 마스크수를 삭감할 수 있다.
게이트 전극 및 접속 전극의 상면(표면)을 노출시킨 층간 절연막(600)은, 게이트 전극 및 접속 전극 사이에 매립된 상태로 되어 있다.
따라서, 게이트 전극 및 접속 전극의 상면(표면)을 노출시킨 층간 절연막(600)은, 매립 절연층이라고 할 수 있다.
또한, 나중에 형성하는 산화물 반도체층을 결정성을 갖는 것으로 하는 경우, 산화물 반도체층이 형성되는 층간 절연막(600) 표면의 평탄성이 높은 것이 바람직하다.
이로 인해, 게이트 전극 및 접속 전극의 상면(표면)을 노출시키는 방법은 CMP를 사용하는 것이 바람직하다.
다음에, 층간 절연막(600)(매립 절연층) 위, 접속 전극 위, 및, 게이트 전극 위에 산화물 반도체층(711), 산화물 반도체층(712)을 형성한다(도 8b, 도 11a, 도 14c).
또한, 산화물 반도체층(711)은, 도 1, 도 4의 트랜지스터(11)의 반도체층에 대응한다.
또한, 산화물 반도체층(712)은, 도 1, 도 4의 트랜지스터(12)의 반도체층에 대응한다.
그리고, 산화물 반도체층의 일단은 접속 전극에 접하고 있고, 산화물 반도체층의 타단은 게이트 전극에 접하고 있다.
또한, 산화물 반도체층은, 접속 전극과 게이트 전극 사이의 영역과 중첩되는 위치에 배치되어 있고, 또한, 하층의 반도체층과 중첩되는 위치에 배치되어 있다.
이상과 같은 구성으로 함으로써, 1개의 메모리 셀의 면적을 축소시킬 수 있다.
여기에서, 수소 원소는 산화물 반도체층 중에 있어서 캐리어(도너)가 된다.
또한, 수소 원소는 환원성을 갖기 때문에 산소 결손을 유발하는 원소이기도 하다.
따라서, 수소 원소는 캐리어를 유발하는 2개의 요인을 모두 가지고 있기 때문에, 수소 원소를 함유하는 물질은 산화물 반도체층을 고순도화하여 I형에 가깝게 하는 것을 방해하는 물질이라고 할 수 있다.
또한, 수소 원소를 함유하는 물질이란, 수소, 수분, 수산화물, 수소화물 등을 포함한다.
한편, 층간 절연막(600)을 플라즈마 CVD법으로 형성한 경우, 성막 가스에 수소 원소가 함유되기 때문에, 층간 절연막(600) 중에 수소가 들어가 산화물 반도체층에 악영향을 준다.
또한, 폴리이미드, 아크릴, 실록산 중합체 등의 수지막은 수분을 다량으로 함유하기 때문에, 수분이 산화물 반도체층에 악영향을 준다.
이로 인해, 산화물 반도체층(711) 및 산화물 반도체층(712)과 접하는 층간 절연막(600)은 수소를 함유하지 않는 스퍼터링법으로 형성된 막인 것이 바람직하다. 특히 스퍼터링법으로 형성된 산화실리콘막 또는 산화알루미늄막이 적합하다.
다음에, 산화물 반도체층(711) 위 및 산화물 반도체층(712) 위에 게이트 절연층(800)을 형성하고, 게이트 절연층(800) 위에 게이트 전극(811)(게이트 배선)을 형성한다(도 8c, 도 11b, 도 15a).
게이트 절연층(800)은, 절연성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 함유하는 산화규소막, 산소를 함유하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 게이트 절연층(800)은, 단층 구조라도 적층 구조라도 좋다.
게이트 전극(811)은, 도전성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 금, 은, 구리, 도전성을 부여하는 불순물을 첨가한 실리콘, 여러 가지 합금, 산화물 도전층(대표적으로는 인듐주석 산화물 등) 등을 사용할 수 있지만 이들에 한정되지 않는다. 게이트 전극(게이트 배선)은, 단층 구조라도 적층 구조라도 좋다.
게이트 전극(811)은, 도 1, 도 4의 트랜지스터(11)의 게이트 전극, 트랜지스터(12)의 게이트 전극, 및, 배선(33)(워드선(WL))에 대응한다.
다음에, 사이드 월용 절연층을 형성한 후, 사이드 월용 절연층을 에치백함으로써, 게이트 전극의 측면에 사이드 월(910)을 형성한다(도 9a).
또한, 사이드 월 형성시에 게이트 절연층(800)의 일부도 동시에 제거한다(도 9a).
사이드 월용 절연층으로서는, 절연성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 산화규소막, 질화규소막, 질소를 함유하는 산화규소막, 산소를 함유하는 질화규소막, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 사이드 월용 절연층은, 단층 구조라도 적층 구조라도 좋다.
다음에, 산화물 반도체층(711) 위의 전극(1011) 및 전극(1021)과, 산화물 반도체층(712) 위의 전극(1012) 및 전극(1022)과, 전극(423) 위 및 층간 절연막(600) 위의 배선(1023)을 동시에 형성한다(도 9b, 도 12, 도 15b).
또한, 도 4의 메모리 셀을 형성하는 경우에는, 도 15b와 같이, 전극(413) 위 및 층간 절연막(600) 위의 배선(1024), 및, 전극(424) 위 및 층간 절연막(600) 위의 배선(1025)도 동시에 형성한다.
도 9b의 전극 및 배선은, 도전성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 금, 은, 구리, 도전성을 부여하는 불순물을 첨가한 실리콘, 여러 가지 합금, 산화물 도전층(대표적으로는 인듐주석 산화물 등) 등을 사용할 수 있지만 이들에 한정되지 않는다. 전극 및 배선은, 단층 구조라도 적층 구조라도 좋다.
전극(1011) 및 전극(1021)은, 한쪽이 도 1, 도 4의 트랜지스터(11)의 소스 전극에 대응하고, 다른쪽이 도 1, 도 4의 트랜지스터(11)의 드레인 전극에 대응한다.
전극(1012) 및 전극(1022)은, 한쪽이 도 1, 도 4의 트랜지스터(12)의 소스 전극에 대응하고, 다른쪽이 도 1, 도 4의 트랜지스터(12)의 드레인 전극에 대응한다.
배선(1023)은, 도 1의 배선(34)(매치선(ML))에 대응한다.
배선(1023)은, 도 4의 트랜지스터(23)와, 도 4의 트랜지스터(21) 및 도 4의 트랜지스터(22)를 전기적으로 접속하는 배선에 대한 보조 배선이 된다. 또한, 보조 배선의 형성을 생략해도 좋지만, 보조 배선을 형성함으로써, 매치선(ML)으로의 전하 공급을 신속하게 행할 수 있기 때문에 보조 배선을 형성한 방법이 바람직하다.
배선(1024)은, 도 4의 배선(35)(판독 선택선(RL))에 대응한다.
배선(1025)은, 도 4의 배선(34)(매치선(ML))에 대응한다.
또한, 도 9b와 같이, 소스 전극 또는 드레인 전극(전극(1011), 전극(1021), 전극(1012), 전극(1022) 등)을, 하층의 게이트 전극 또는 접속 전극과도 접하도록 함으로써, 산화물 반도체층과 하층의 게이트 전극 또는 접속 전극과의 사이에 접촉 불량이 생긴 경우라도, 산화물 반도체층과 하층의 게이트 전극 또는 접속 전극과의 전기적인 접속이 가능하게 된다.
또한, 산화물 반도체층(711)과 전극(1011)이 중첩되는 영역, 산화물 반도체층(711)과 전극(1021)이 중첩되는 영역, 산화물 반도체층(712)과 전극(1012)이 중첩되는 영역, 산화물 반도체층(712)과 전극(1022)이 중첩되는 영역은 각각 트랜지스터의 소스 영역 또는 드레인 영역으로 간주할 수 있다.
그리고, 사이드 월(510)이 존재함으로써, 채널 형성 영역과, 소스 영역 또는 드레인 영역 사이에 고저항 영역(사이드 월과 중첩되는 산화물 반도체층의 영역)이 형성되기 때문에, 산화물 반도체를 사용한 트랜지스터의 오프 전류를 저감시킬 수 있어 산화물 반도체를 사용한 트랜지스터의 리크량을 감소시킬 수 있다.
다음에, 게이트 전극 위에 층간 절연막(1100)을 형성하고, 층간 절연막(1100)에 콘택트 홀을 형성하고, 층간 절연막(1100) 위에 배선(1211) 및 배선(1212)을 형성한다(도 9c, 도 13, 도 15c).
배선(1211)은 콘택트 홀을 통하여 전극(1021)과 전기적으로 접속되어 있다.
배선(1212)은 콘택트 홀을 통하여 전극(1022)과 전기적으로 접속되어 있다.
층간 절연막(1100)은, 산화실리콘막, 질화실리콘막, 질소를 함유하는 산화실리콘막, 산소를 함유하는 질화실리콘막, 폴리이미드, 아크릴, 실록산 중합체, 질화알루미늄막, 산화알루미늄막, 산화하프늄막 등을 사용할 수 있지만 이들에 한정되지 않는다. 층간 절연막(1100)은, 단층 구조라도 적층 구조라도 좋다.
배선(1211) 및 배선(1212)은, 도전성을 가지고 있으면 어떤 재료라도 사용할 수 있다. 예를 들면, 알루미늄, 티타늄, 몰리브덴, 텅스텐, 금, 은, 구리, 도전성을 부여하는 불순물을 첨가한 실리콘, 여러 가지 합금, 산화물 도전층(대표적으로는 인듐주석 산화물 등) 등을 사용할 수 있지만 이들에 한정되지 않는다. 배선(1211) 및 배선(1212)은, 단층 구조라도 적층 구조라도 좋다.
배선(1211)은, 도 1, 도 4의 배선(31)(서치선(SL))에 대응한다.
배선(1212)은, 도 1, 도 4의 배선(32)(서치선(/SL))에 대응한다.
각 층을 이상과 같이 배치, 제작함으로써, 도 1 또는 도 4의 메모리 셀을 제작하는 경우에 1개의 메모리 셀의 면적을 작게 할 수 있다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 8)
실시형태 7에서는, 톱 게이트형 트랜지스터의 경우를 나타냈지만, 보텀 게이트형 트랜지스터로 해도 좋고, 핀형 트랜지스터로 해도 좋다.
실시형태 7에서 나타낸 구조와 상이한 톱 게이트형의 트랜지스터로 해도 좋다.
즉, 트랜지스터의 구조는 어떤 것이라도 적용 가능하다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시예 1)
In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다.
또한, In, Sn, Zn은 조성비로 각각 5atomic% 이상 함유되어 있으면 바람직하다.
In, Sn, Zn을 함유하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다.
또한, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다.
n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킴으로써, n채널형 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮게 할 수 있고, 저소비 전력화가 가능해진다.
또한, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시켜서, 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성하는 것이 가능해진다.
In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터의 특성을 이하에 나타낸다.
(샘플 A 내지 C 공통 조건)
조성비로서 In:Sn:Zn=1:1:1의 타깃을 사용하고, 가스 유량비를 Ar/O2=6/9sccm, 성막 압력을 0.4Pa, 성막 전력 100W로 하고, 15nm의 두께가 되도록 기판 위에 산화물 반도체층을 성막하였다.
다음에, 산화물 반도체층을 섬 형상이 되도록 에칭 가공하였다.
그리고, 산화물 반도체층 위에 50nm의 두께가 되도록 텅스텐층을 성막하고, 이것을 에칭 가공하여 소스 전극 및 드레인 전극을 형성하였다.
다음에, 플라즈마 CVD법을 사용하여 실란 가스(SiH4)와 일산화이질소(N2O)를 사용하여 100nm의 두께가 되도록 산화질화규소막(SiON)을 형성하여 게이트 절연막으로 하였다.
다음에, 15nm의 두께가 되도록 질화탄탈을 형성하고, 135nm의 두께가 되도록 텅스텐을 형성하고, 이들을 에칭 가공하여 게이트 전극을 형성하였다.
또한, 플라즈마 CVD법을 사용하여 300nm의 두께가 되도록 산화질화규소막(SiON)을 형성하고, 1.5㎛의 두께가 되도록 폴리이미드막을 형성하여 층간 절연막으로 하였다.
다음에, 층간 절연막에 콘택트 홀을 형성하고, 50nm의 두께가 되도록 제 1 티타늄막을 형성하고, 100nm의 두께가 되도록 알루미늄막을 형성하고, 50nm의 두께가 되도록 제 2 티타늄막을 형성하고, 이들을 에칭 가공하여 측정용의 패드를 형성하였다.
이상과 같이 하여 트랜지스터를 갖는 반도체 장치를 형성하였다.
(샘플 A)
샘플 A는 산화물 반도체층의 성막 중에 기판에 의도적인 가열을 가하지 않았다.
또한, 샘플 A는 산화물 반도체층의 성막후로, 산화물 반도체층의 에칭 가공 전에 가열 처리를 가하지 않았다.
(샘플 B)
샘플 B는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 B는 산화물 반도체층의 성막후로, 산화물 반도체층의 에칭 가공전에 가열 처리를 가하지 않았다.
기판을 가열한 상태에서 성막을 행한 이유는, 산화물 반도체층 중에서 도너가 되는 수소를 내보내기 위해서이다.
(샘플 C)
샘플 C는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 C는 산화물 반도체층의 성막후로, 산화물 반도체층의 에칭 가공전에 질소 분위기에서 650℃ 1시간의 가열 처리를 가한 후, 산소 분위기에서 650℃ 1시간의 가열 처리를 가하였다.
질소 분위기에서 650℃ 1시간의 가열 처리를 가한 이유는, 산화물 반도체층중에서 도너가 되는 수소를 내보내기 위해서이다.
여기에서, 산화물 반도체층 중에서 도너가 되는 수소를 내보내기 위한 가열 처리로 산소도 이탈하고, 산화물 반도체층 중에서 캐리어가 되는 산소 결손도 발생하여 버린다.
그래서, 산소 분위기에서 650℃ 1시간의 가열 처리를 가함으로써, 산소 결손을 저감시키는 효과를 목적으로 하였다.
(샘플 A 내지 C의 트랜지스터의 특성)
도 16a에 샘플 A의 트랜지스터의 초기 특성을 도시한다.
도 16b에 샘플 B의 트랜지스터의 초기 특성을 도시한다.
도 16c에 샘플 C의 트랜지스터의 초기 특성을 도시한다.
샘플 A의 트랜지스터의 전계 효과 이동도는 18.8㎠/Vsec이었다.
샘플 B의 트랜지스터의 전계 효과 이동도는 32.2㎠/Vsec이었다.
샘플 C의 트랜지스터의 전계 효과 이동도는 34.5㎠/Vsec이었다.
여기에서, 샘플 A 내지 C와 같은 성막 방법으로 형성한 산화물 반도체층의 단면을 투과형 현미경(TEM)으로 관찰한 결과, 성막시에 기판 가열을 행한 샘플 B 및 샘플 C와 같은 성막 방법으로 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도, 성막시에 기판 가열을 행한 샘플은, 결정성 부분과 비결정성 부분을 가지며, 결정성 부분의 배향이 c축 배향으로 정렬되어 있는 결정성이었다.
통상의 다결정에서는 결정성 부분의 배향이 정렬되어 있지 않으며, 각각 다른 방향을 향하고 있기 때문에, 성막시에 기판 가열을 행한 샘플은 새로운 구조를 가지고 있다.
또한, 도 16a 내지 도 16c를 비교하면, 성막시에 기판 가열을 행하는 것, 또는, 성막후에 가열 처리를 행함으로써, 도너가 되는 수소 원소를 내보낼 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 시프트할 수 있는 것을 이해할 수 있다.
즉, 성막시에 기판 가열을 행한 샘플 B의 임계값 전압은, 성막시에 기판 가열을 행하지 않은 샘플 A의 임계값 전압보다도 플러스 시프트하고 있다.
또한, 성막시에 기판 가열을 행한 샘플 B 및 샘플 C를 비교한 경우, 성막후에 가열 처리를 행한 샘플 C쪽이, 성막후에 가열 처리를 행하지 않은 샘플 B보다도 플러스 시프트하고 있는 것을 알 수 있다.
또한, 수소와 같은 경원소는 가열 처리의 온도가 높을수록 이탈하기 쉽기 때문에, 가열 처리의 온도가 높을수록 수소가 이탈하기 쉽다.
따라서, 성막시 또는 성막후의 가열 처리의 온도를 더욱 높이면 보다 플러스 시프트가 가능한 것으로 고찰하였다.
(샘플 B와 샘플 C의 게이트 BT 스트레스 시험 결과)
샘플 B(성막후 가열 처리 없음) 및 샘플 C(성막후 가열 처리 있음)에 대해 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하고, 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 인가되는 Vgs에 20V를 인가하고, 그대로 1시간 유지하였다.
다음에, Vgs를 0V로 하였다.
다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하고, 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여, 가열 및 플러스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 플러스 BT 시험이라고 부른다.
한편, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 Vgs -20V를 인가하고, 그대로 1시간 유지하였다.
다음에, Vgs를 0V로 하였다.
다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여, 가열 및 마이너스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 마이너스 BT 시험이라고 한다.
도 17a는 샘플 B의 플러스 BT 시험 결과이며, 도 17b는 샘플 B의 마이너스 BT 시험 결과이다.
도 18a는 샘플 C의 플러스 BT 시험 결과이며, 도 18b는 샘플 C의 마이너스 BT 시험 결과이다.
플러스 BT 시험 및 마이너스 BT 시험은 트랜지스터의 열화 상태를 판별하는 시험이지만, 도 17a 및 도 18a를 참조하면 적어도 플러스 BT 시험의 처리를 행함으로써, 임계값 전압을 플러스 시프트시킬 수 있는 것을 알 수 있었다.
특히, 도 17a에서는 플러스 BT 시험의 처리를 행함으로써, 트랜지스터가 노멀리 오프형이 된 것을 알 수 있다.
따라서, 트랜지스터 제작시의 가열 처리 외에, 플러스 BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 시프트화를 촉진시킬 수 있고, 노멀리 오프형의 트랜지스터를 형성할 수 있었다.
도 19는 샘플 A의 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한다.
여기에서는, 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
또한, 도 19에서는 채널 폭 1㎛당 오프 전류량을 도시하고 있다.
기판 온도가 125℃(1000/T가 약 2.51)일 때 1×10-19A 이하로 되어 있었다.
기판 온도가 85℃(1000/T가 약 2.79)일 때 1×10-20A 이하로 되어 있었다.
즉, 실리콘 반도체를 사용한 트랜지스터와 비교하여 매우 낮은 오프 전류인 것을 알 수 있었다.
또한, 온도가 낮을수록 오프 전류가 저하되기 때문에, 상온이면 보다 낮은 오프 전류가 되는 것은 명확하다.
11; 트랜지스터
12; 트랜지스터
21; 트랜지스터 22; 트랜지스터
23; 트랜지스터 31; 배선
32; 배선 33; 배선
34; 배선 35; 배선
101; 기판 102; 절연층
200; 반도체층 210; 반도체층
300; 게이트 절연층 411; 전극
412; 전극 413; 전극
421; 전극 422; 전극
423; 전극 424; 전극
510; 사이드 월 600; 층간 절연막
711; 산화물 반도체층 712; 산화물 반도체층
800; 게이트 절연층 811; 게이트 전극
910; 사이드 월 1011; 전극
1012; 전극 1021; 전극
1022; 전극 1023; 배선
1024; 배선 1025; 배선
1100; 층간 절연막 1211; 배선
1212; 배선
21; 트랜지스터 22; 트랜지스터
23; 트랜지스터 31; 배선
32; 배선 33; 배선
34; 배선 35; 배선
101; 기판 102; 절연층
200; 반도체층 210; 반도체층
300; 게이트 절연층 411; 전극
412; 전극 413; 전극
421; 전극 422; 전극
423; 전극 424; 전극
510; 사이드 월 600; 층간 절연막
711; 산화물 반도체층 712; 산화물 반도체층
800; 게이트 절연층 811; 게이트 전극
910; 사이드 월 1011; 전극
1012; 전극 1021; 전극
1022; 전극 1023; 배선
1024; 배선 1025; 배선
1100; 층간 절연막 1211; 배선
1212; 배선
Claims (7)
- 제 1 산화물 반도체층에 채널 형성 영역을 갖는 제 1 트랜지스터와,
제 2 산화물 반도체층에 채널 형성 영역을 갖는 제 2 트랜지스터와,
제 3 산화물 반도체층에 채널 형성 영역을 갖는 제 3 트랜지스터와,
제 4 산화물 반도체층에 채널 형성 영역을 갖는 제 4 트랜지스터와,
제 1 도전층과, 제 2 도전층과, 제 3 도전층과, 제 4 도전층을 갖고,
상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트는, 제 1 배선과 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽은, 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽은, 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 또는 드레인의 한쪽과 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽은, 제 2 배선과 전기적으로 접속되고,
상기 제 1 도전층은, 상기 제 3 트랜지스터의 소스 또는 드레인의 한쪽으로서의 기능을 갖고, 또한, 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽으로서의 기능을 갖고,
상기 제 1 도전층은 상기 제 2 도전층과 전기적으로 접속되고,
상기 제 2 도전층은 상기 제 2 배선으로서의 기능을 갖고,
상기 제 3 도전층은 상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽으로서의 기능을 갖고, 상기 제 4 도전층은 상기 제 1 트랜지스터의 게이트로서의 기능을 갖고,
상기 제 1 산화물 반도체층은, 제 1 영역과, 제 2 영역과, 제 3 영역을 갖고,
상기 제 1 영역은 상기 제 3 도전층과 겹치고,
상기 제 2 영역은 상기 제 4 도전층과 겹치고,
상기 제 3 영역은, 상기 제 1 영역과 상기 제 2 영역 사이에 위치하고, 상기 제 3 도전층과 겹치지 않고, 또한, 상기 제 4 도전층과 겹치지 않는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 상기 제 3 산화물 반도체층, 및 상기 제 4 산화물 반도체층은 각각, In, Ga, 및 Zn을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 채널 폭은 상기 제 3 트랜지스터의 채널 폭보다 작고,
상기 제 2 트랜지스터의 채널 폭은 상기 제 4 트랜지스터의 채널 폭보다 작은 반도체 장치. - 제 1 항에 있어서,
상기 제 3 트랜지스터의 게이트와 전기적으로 접속되는 제 1 용량 소자와,
상기 제 4 트랜지스터의 게이트와 전기적으로 접속되는 제 2 용량 소자를 갖는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 채널 폭은 상기 제 3 트랜지스터의 채널 폭보다 작고,
상기 제 2 트랜지스터의 채널 폭은 상기 제 4 트랜지스터의 채널 폭보다 작고,
상기 제 3 트랜지스터의 게이트와 전기적으로 접속되는 제 1 용량 소자와,
상기 제 4 트랜지스터의 게이트와 전기적으로 접속되는 제 2 용량 소자를 갖는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽과 상기 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은, 제 3 배선과 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽과 상기 제 4 트랜지스터의 소스 또는 드레인의 다른 쪽은, 제 4 배선과 전기적으로 접속되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 배선은 상기 제 2 배선을 따르는 방향에 배치되어 있는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2011-110391 | 2011-05-17 | ||
| JP2011110391 | 2011-05-17 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120051314A Division KR101996214B1 (ko) | 2011-05-17 | 2012-05-15 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190080838A true KR20190080838A (ko) | 2019-07-08 |
| KR102079492B1 KR102079492B1 (ko) | 2020-02-21 |
Family
ID=47174272
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120051314A KR101996214B1 (ko) | 2011-05-17 | 2012-05-15 | 반도체 장치 |
| KR1020190076137A KR102079492B1 (ko) | 2011-05-17 | 2019-06-26 | 반도체 장치 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120051314A KR101996214B1 (ko) | 2011-05-17 | 2012-05-15 | 반도체 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9859268B2 (ko) |
| JP (8) | JP6068829B2 (ko) |
| KR (2) | KR101996214B1 (ko) |
| TW (1) | TWI570891B (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5960000B2 (ja) * | 2012-09-05 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9318484B2 (en) | 2013-02-20 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI644433B (zh) | 2013-03-13 | 2018-12-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP2015084418A (ja) * | 2013-09-23 | 2015-04-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN105097793B (zh) * | 2014-04-22 | 2018-03-16 | 中芯国际集成电路制造(北京)有限公司 | 一种集成电路的设计方法和集成电路 |
| US10305460B2 (en) | 2016-02-23 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Data comparison circuit and semiconductor device |
| WO2018004663A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell with metal oxide semiconductors and silicon transistors |
| WO2018004667A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell using high mobility metal oxide semiconductors |
| WO2018004659A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Three transistor memory cell with metal oxide semiconductors and si transistors |
| US10714181B2 (en) * | 2016-11-30 | 2020-07-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory cell |
| US10283411B1 (en) * | 2018-01-02 | 2019-05-07 | International Business Machines Corporation | Stacked vertical transistor device for three-dimensional monolithic integration |
| CN108615812B (zh) * | 2018-05-14 | 2020-02-07 | 浙江大学 | 一种基于记忆二极管的三态内容寻址存储器 |
| US10741585B2 (en) * | 2018-06-29 | 2020-08-11 | Sandisk Technologies Llc | Content addressable memory using threshold-adjustable vertical transistors and methods of forming the same |
| US11328775B2 (en) | 2020-10-07 | 2022-05-10 | Macronix International Co., Ltd. | Ternary content addressable memory and memory cell thereof |
| TWI752667B (zh) * | 2020-10-07 | 2022-01-11 | 旺宏電子股份有限公司 | 三態內容可定址記憶體及其記憶胞 |
| JPWO2022168832A1 (ko) | 2021-02-03 | 2022-08-11 | ||
| JP2023170727A (ja) * | 2022-05-20 | 2023-12-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319589A (en) * | 1992-04-17 | 1994-06-07 | Mitsubishi Denki Kabushiki Kaisha | Dynamic content addressable memory device and a method of operating thereof |
| JP2003272386A (ja) | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 |
| US20110101351A1 (en) * | 2009-10-29 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (142)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) * | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
| US3750115A (en) * | 1972-04-28 | 1973-07-31 | Gen Electric | Read mostly associative memory cell for universal logic |
| EP0053878B1 (en) | 1980-12-08 | 1985-08-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPS6396799A (ja) | 1986-10-13 | 1988-04-27 | Nec Corp | 連想メモリ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| US5146300A (en) | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
| JPH088342B2 (ja) | 1989-11-27 | 1996-01-29 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5930608A (en) * | 1992-02-21 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity |
| JPH05101681A (ja) * | 1991-10-08 | 1993-04-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JPH07121444A (ja) | 1993-10-21 | 1995-05-12 | Fuji Xerox Co Ltd | 補助記憶装置 |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| EP0892440A1 (en) | 1997-07-18 | 1999-01-20 | Hitachi Europe Limited | Controllable conduction device |
| US6753568B1 (en) | 1996-11-15 | 2004-06-22 | Hitachi, Ltd. | Memory device |
| EP0843360A1 (en) | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| US6060723A (en) | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| EP0843361A1 (en) | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| JP3554666B2 (ja) | 1997-10-07 | 2004-08-18 | 株式会社日立製作所 | 半導体メモリ装置 |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US5888872A (en) * | 1997-06-20 | 1999-03-30 | Advanced Micro Devices, Inc. | Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall |
| DE69840518D1 (de) | 1998-02-06 | 2009-03-19 | Hitachi Ltd | Steuerbare Festkörperanordnung mit einer Tunnelbarrierestruktur |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| GB2360113B (en) * | 2000-03-08 | 2004-11-10 | Seiko Epson Corp | Dynamic random access memory |
| JP2001338992A (ja) * | 2000-05-30 | 2001-12-07 | Seiko Epson Corp | メモリセル、メモリセルの製造方法、半導体記憶装置及び電子機器 |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| JP2002093178A (ja) | 2000-09-13 | 2002-03-29 | Sony Corp | 半導体記憶装置および動作方法 |
| JP2003050405A (ja) * | 2000-11-15 | 2003-02-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| CA2342575A1 (en) | 2001-04-03 | 2002-10-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| US6888730B2 (en) | 2001-04-03 | 2005-05-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7216284B2 (en) * | 2002-05-15 | 2007-05-08 | International Business Machines Corp. | Content addressable memory having reduced power consumption |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| JP2004111562A (ja) * | 2002-09-17 | 2004-04-08 | Seiko Epson Corp | 素子基板及びその製造方法、電気光学装置、投射型表示装置 |
| JP4602635B2 (ja) | 2002-10-03 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP2004295967A (ja) | 2003-03-26 | 2004-10-21 | Kawasaki Microelectronics Kk | 連想メモリ |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| JP4803953B2 (ja) * | 2003-07-09 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| EP1737044B1 (en) | 2004-03-12 | 2014-12-10 | Japan Science and Technology Agency | Amorphous oxide and thin film transistor |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| CA2708335A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| AU2005302964B2 (en) | 2004-11-10 | 2010-11-04 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| EP1998375A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101112652B1 (ko) | 2005-11-15 | 2012-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| JP5015470B2 (ja) * | 2006-02-15 | 2012-08-29 | 財団法人高知県産業振興センター | 薄膜トランジスタ及びその製法 |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP5608347B2 (ja) * | 2008-08-08 | 2014-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR101872229B1 (ko) | 2009-10-21 | 2018-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101969279B1 (ko) | 2009-10-29 | 2019-04-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR101752348B1 (ko) | 2009-10-30 | 2017-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CN105070717B (zh) | 2009-10-30 | 2019-01-01 | 株式会社半导体能源研究所 | 半导体装置 |
| JP6023453B2 (ja) | 2011-04-15 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US8729545B2 (en) | 2011-04-28 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8897049B2 (en) | 2011-05-13 | 2014-11-25 | Semiconductor Energy Laboratories Co., Ltd. | Semiconductor device and memory device including semiconductor device |
-
2012
- 2012-05-07 TW TW101116218A patent/TWI570891B/zh not_active IP Right Cessation
- 2012-05-10 JP JP2012108657A patent/JP6068829B2/ja not_active Expired - Fee Related
- 2012-05-11 US US13/469,175 patent/US9859268B2/en not_active Expired - Fee Related
- 2012-05-15 KR KR1020120051314A patent/KR101996214B1/ko active Application Filing
-
2016
- 2016-07-28 JP JP2016147997A patent/JP6285509B2/ja not_active Expired - Fee Related
-
2017
- 2017-01-09 JP JP2017001504A patent/JP6333419B2/ja active Active
-
2018
- 2018-04-24 JP JP2018082845A patent/JP6570694B2/ja active Active
-
2019
- 2019-06-26 KR KR1020190076137A patent/KR102079492B1/ko active IP Right Grant
- 2019-08-06 JP JP2019144565A patent/JP2019220698A/ja not_active Withdrawn
-
2020
- 2020-10-30 JP JP2020182480A patent/JP6987949B2/ja active Active
-
2021
- 2021-12-01 JP JP2021195344A patent/JP7340584B2/ja active Active
-
2023
- 2023-08-28 JP JP2023137665A patent/JP2023162325A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319589A (en) * | 1992-04-17 | 1994-06-07 | Mitsubishi Denki Kabushiki Kaisha | Dynamic content addressable memory device and a method of operating thereof |
| JP2003272386A (ja) | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 |
| US20110101351A1 (en) * | 2009-10-29 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6333419B2 (ja) | 2018-05-30 |
| JP6068829B2 (ja) | 2017-01-25 |
| JP6987949B2 (ja) | 2022-01-05 |
| JP2012256411A (ja) | 2012-12-27 |
| US20120292614A1 (en) | 2012-11-22 |
| JP6570694B2 (ja) | 2019-09-04 |
| TW201250990A (en) | 2012-12-16 |
| US9859268B2 (en) | 2018-01-02 |
| JP2017073194A (ja) | 2017-04-13 |
| JP2022027814A (ja) | 2022-02-14 |
| JP6285509B2 (ja) | 2018-02-28 |
| JP2019220698A (ja) | 2019-12-26 |
| JP2023162325A (ja) | 2023-11-08 |
| KR20120128566A (ko) | 2012-11-27 |
| JP2018142719A (ja) | 2018-09-13 |
| KR102079492B1 (ko) | 2020-02-21 |
| JP7340584B2 (ja) | 2023-09-07 |
| TWI570891B (zh) | 2017-02-11 |
| JP2016192250A (ja) | 2016-11-10 |
| JP2021015995A (ja) | 2021-02-12 |
| KR101996214B1 (ko) | 2019-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102079492B1 (ko) | 반도체 장치 | |
| JP6434567B2 (ja) | 半導体装置 | |
| KR102351193B1 (ko) | 기억 장치 및 반도체 장치 | |
| US8847326B2 (en) | Semiconductor device | |
| KR101912575B1 (ko) | 반도체 장치의 구동 방법 | |
| KR101904812B1 (ko) | 반도체 장치 | |
| KR101852193B1 (ko) | 반도체 장치의 구동 방법 | |
| KR101842181B1 (ko) | 반도체 장치 | |
| KR101913422B1 (ko) | 반도체 장치 | |
| KR20120096953A (ko) | 반도체장치 및 반도체장치의 구동방법 | |
| US9754657B2 (en) | Semiconductor device, memory device, electronic device, and method for driving semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |