JP2001338992A - メモリセル、メモリセルの製造方法、半導体記憶装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＤＲＡＭ並みの簡素な構成であってさ
らに低消費電力化を図るメモリセル、メモリセルの製造
方法、そのメモリセルを含む半導体記憶装置及び電子機
器を提供する。 【解決手段】 ソース領域／ドレイン領域がＢＬとノー
ドＱとに接続されゲート電極がＷＬに接続されたｎ型Ｍ
ＯＳトランジスタ５０に対し、ノードＱに他端が接地さ
れたキャパシタ５４とソース領域及びゲート電極が互い
に接続されドレイン領域が電源線に接続されるｎ型ＭＯ
Ｓトランジスタ５２を接続する。ＭＯＳトランジスタ５
０とＭＯＳトランジスタ５２の駆動能力を、各トランジ
スタのチャネル長及びチャネル幅を制御して、ノードＱ
の電位がリークにより上昇することを回避する。また、
基板上に形成した凸部の対向する両側壁の高さ方向をチ
ャネル長とするようにＭＯＳトランジスタ５０、５２を
形成することで、従来のＤＲＡＭ並みの面積で、リフレ
ッシュ動作の不要なメモリセルを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリセル、メモリ
セルの製造方法、半導体記憶装置及び電子機器に関する
ものであり、さらに詳しくは低コスト化及び低消費電力
化を図るメモリセル、メモリセルの製造方法、半導体記
憶装置及び電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年の集
積化技術や情報処理技術の進歩に伴い、半導体記憶装置
の大容量化が進んでいる。中でも、処理すべき情報を自
由に書き込み或いは読み出すことができる半導体記憶装
置としてのランダム・アクセス・メモリ（Random Acces
s Memory：以下、ＲＡＭと略す。）の大容量化及び低消
費電力化に対する要求が強まっている。

【０００３】ＲＡＭは、それぞれが１ビットの情報を記
憶する複数のメモリセルから構成されており、これらメ
モリセルがマトリックス状に配置される。ＲＡＭは、行
方向及び列方向にそれぞれワードライン及びビットライ
ンが配線され、これらラインに各メモリセルが接続され
る。各メモリセルは、ワードライン及びビットラインに
よって特定され、所望の記憶情報の書き込み或いは読み
出しが行われる。

【０００４】このようなＲＡＭは、各メモリセルにおけ
る情報の記憶の仕方によって、ダイナミックＲＡＭ（Dy
namic RAM：以下、ＤＲＡＭと略す。）とスタティック
ＲＡＭ（Static RAM：以下、ＳＲＡＭと略す。）とに大
きく分類される。

【０００５】図１７は、ＤＲＡＭのメモリセルの構成の
一例を示す。このメモリセルは、１トランジスタセルと
呼ばれるものであり、ｎ型の金属酸化膜半導体（Metal-
Oxide-Semiconductor：以下、ＭＯＳと略す。）電界効
果トランジスタ（以下、単にＭＯＳトランジスタと略
す。）１０と、キャパシタ１２とを有している。ＭＯＳ
トランジスタ１０は、スイッチ素子の機能を有する。Ｍ
ＯＳトランジスタ１０のゲート電極はワードラインＷＬ
に接続され、ソース領域（電極）或いはドレイン領域
（電極）はビットラインＢＬに接続される。ＭＯＳトラ
ンジスタ１０のＢＬに接続されない他方の領域（電極）
には、ノードＱ₀が接続される。このノードＱ₀は、他端
が接地されたキャパシタ１２の一端が接続される。

【０００６】このメモリセルは、キャパシタに蓄積され
る電荷の有無に応じてノードＱ₀の電位の高低が記憶情
報の論理レベル「Ｈ」と「Ｌ」とに対応付けられてい
る。

【０００７】メモリセルへの書き込み動作は、まずＷＬ
を活性化することによって導通状態となったＭＯＳトラ
ンジスタ１０のソース領域／ドレイン領域を介して、ノ
ードＱ₀が、書き込むべき情報に対応してＢＬに印加さ
れた電位に設定される。その後、ＷＬを非活性化してＭ
ＯＳトランジスタ１０を非導通状態とすることによっ
て、キャパシタ１２に蓄積された電荷が記憶情報として
保持される。

【０００８】一方、メモリセルの読み出し動作は、まず
ＢＬをあらかじめ一定の電位にプリチャージし、ＷＬを
活性化してＭＯＳトランジスタ１０が導通状態とされ
る。これにより、ＭＯＳトランジスタ１０のソース領域
／ドレイン領域を介して、ノードＱ₀とＢＬとの電荷の
再分配が行われる。再分配された電荷によってＢＬの電
位に生じた微小な変化は、ＢＬに接続されたセンスアン
プで増幅される。そして、この増幅信号を保持されてい
た情報の論理レベルとして判別することで、記憶情報の
読み出しが行われる。

【０００９】このようにＤＲＡＭのメモリセルは非常に
簡素な構成のため、ＲＡＭの大容量化に最適である。し
かしながら、実際にはＭＯＳトランジスタ１０のｐｎ接
合部のリーク等によってキャパシタ１２の蓄積電荷が消
失するという問題がある。したがって、ＤＲＡＭでは、
消失した蓄積電荷を所定の周期で再生するためのリフレ
ッシュ動作を必要としていた。そのため、ＲＡＭ周りの
制御回路の複雑化を招いていた。

【００１０】これに対して、ＳＲＡＭのメモリセルでは
電源電圧が供給されている限り、保持している情報が消
失することがないため、リフレッシュ動作を行う必要が
ない。

【００１１】図１８は、ＳＲＡＭのメモリセルの構成の
一例を示す。このメモリセルは、６トランジスタセルと
呼ばれるものであり、ｎ型のＭＯＳトランジスタ２０、
２２と、２つの相補型ＭＯＳ（Complementary MOS：以
下、ＣＭＯＳと略す。）インバータ回路２４、２６によ
って構成されたフリップフロップとを有している。ＭＯ
Ｓトランジスタ２０、２２は、スイッチ素子の機能を有
する。

【００１２】ＭＯＳトランジスタ２０のゲート電極はワ
ードラインＷＬに接続され、ソース領域（電極）或いは
ドレイン領域（電極）の一方はビットラインＢＬに接続
され、他方の領域(電極)はＣＭＯＳインバータ回路２４
の入力端子とＣＭＯＳインバータ回路２６の出力端子と
の接続ノードに接続される。ＭＯＳトランジスタ２２の
ゲート電極はＭＯＳトランジスタ２０のゲート電極に接
続されるものと同じワードラインＷＬに接続され、ソー
ス領域（電極）或いはドレイン領域（電極）の一方はビ
ットラインＢＬ（−）に接続され、他方の領域（電極）
はＣＭＯＳインバータ回路２４の出力端子とＣＭＯＳイ
ンバータ回路２６の入力端子との接続ノードに接続され
る。ビットラインＢＬ（−）は、ＢＬと対をなしてお
り、互いに反転動作するようになっている。

【００１３】ＳＲＡＭのメモリセルは、ＣＭＯＳインバ
ータ回路２４、２６によって構成されるフリップフロッ
プのうち例えばＣＭＯＳインバータ回路２６の出力電位
レベルが記憶情報の論理レベル「Ｈ」と「Ｌ」とに対応
付けられている。

【００１４】メモリセルへの書き込み動作は、まずＷＬ
を活性化することによって導通状態となったＭＯＳトラ
ンジスタ２０、２２のソース領域／ドレイン領域を介し
て、それぞれノードＱ₁、Ｑ₂が、書き込むべき情報に対
応してＢＬに印加された電位と、その反転した情報に対
応してＢＬ（−）に印加された電位に設定される。その
後、ＷＬを非活性化してＭＯＳトランジスタ２０、２２
が非導通状態とされ、ＣＭＯＳインバータ回路２４、２
６によって構成されるフリップフロップのノードＱ₁の
蓄積電位が記憶情報として保持される。

【００１５】一方、メモリセルの読み出し動作は、ＷＬ
を活性化してＭＯＳトランジスタ２０、２２が導通状態
とすると、ＭＯＳトランジスタ２０、２２のソース領域
／ドレイン領域を介し、ノードＱ₁の記憶情報の論理レ
ベルに対応した電位がＢＬに設定され、ノードＱ₂の記
憶情報の論理レベルに対応した電位がＢＬ（−）に、そ
れぞれ設定される。ＢＬ及びＢＬ（−）の電位に生じた
変化は、これらに接続されたセンスアンプで高速に差動
増幅される。そして、この増幅信号を保持されていた情
報の論理レベルとして判別することで、記憶情報の読み
出しが行われる。

【００１６】このようにＳＲＡＭのメモリセルは電源電
圧が供給されている限り記憶情報が消失されることがな
いためリフレッシュ動作が不要となり、制御回路が簡素
化される。しかしながら、メモリセルを構成するトラン
ジスタ数が多いため、ＲＡＭの大容量化には不利とな
る。

【００１７】上述したようにＲＡＭを構成するメモリセ
ルは、大容量化と構成の簡素化とを両立することが困難
とされており、ＤＲＡＭ並みの大容量化を実現し、リフ
レッシュ動作が不要なメモリセルの実現が望まれる。こ
のようなメモリセルに関して種々提案がなされており、
例えば特開平８−２３５８６７号公報「２トランジスタ
ー高抵抗負荷型エスラム」にメモリセルの大容量化と構
成の簡素化に関する技術が開示されている。

【００１８】図１９は、特開平８−２３５８６７号公報
に開示されたメモリセルに関する技術を適用したメモリ
セルの構成の一例を示す。このメモリセルは、ｎ型のＭ
ＯＳトランジスタ３０、３２と、抵抗素子３４とを有し
ている。ＭＯＳトランジスタ３０は、スイッチ素子の機
能を有する。

【００１９】ＭＯＳトランジスタ３０のゲート電極はワ
ードラインＷＬに接続され、ソース領域（電極）或いは
ドレイン領域（電極）はビットラインＢＬに接続され
る。ＭＯＳトランジスタ３０のＢＬに接続されない他方
の領域（電極）には、ノードＱ ₃が接続される。このノ
ードＱ₃は、他端が接地された抵抗素子３４の一端が接
続される。ＭＯＳトランジスタ３２のドレイン領域（電
極）は電源線に接続され、ゲート電極とソース領域（電
極）は共にノードＱ₃に接続される。

【００２０】このメモリセルは、図１７に示したＤＲＡ
Ｍのメモリセルと同様に、ノードＱ ₃の電位の高低が記
憶情報の論理レベル「Ｈ」と「Ｌ」とに対応付けられて
いる。

【００２１】メモリセルへの書き込み動作は、まずＷＬ
を活性化し、導通状態となったＭＯＳトランジスタ３０
のソース領域／ドレイン領域を介して、ノードＱ₃が、
書き込むべき情報に対応してＢＬに印加された電位に設
定される。その後、ＷＬを非活性化してＭＯＳトランジ
スタ３０が非導通状態とされ、設定された電位に応じて
ＭＯＳトランジスタ３２をスイッチングすることで記憶
情報が保持される。すなわち、設定された電位が記憶情
報の論理レベル「Ｈ」に対応した電位であるとき、ＭＯ
Ｓトランジスタ３２が導通状態とされ、ノードＱ₃がほ
ぼ電源線に供給される電源電位レベルに設定される。ま
た、ＢＬにより設定された電位が記憶情報の論理レベル
「Ｌ」に対応したものであるとき、ＭＯＳトランジスタ
３２が非導通状態とされ、ノードＱ₃が抵抗素子３４に
より接地レベルの電位に設定される。

【００２２】メモリセルの読み出し動作は、図１７に示
したＤＲＡＭのメモリセルと同様である。

【００２３】このように特開平８−２３５８６７号公報
に開示されたメモリセルに関する技術を適用したメモリ
セルは、非常に簡素な構成でありながら蓄積された電荷
の消失がなくリフレッシュ動作が不要となる。しかしな
がらこのメモリセルでは、抵抗素子３４の抵抗値が十分
大きな値であっても、ノードＱ₃が論理レベル「Ｈ」に
対応する電位に設定されている間は、抵抗素子３４に電
流が流れてしまう。これは今後の大容量化に伴い、ＲＡ
Ｍを構成するメモリセルの数が増えれば増えるほど、各
メモリセルを構成する抵抗素子に流れる消費電流の総計
は無視できなくなる程大きくなってしまうという問題が
ある。

【００２４】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、従来の
ＤＲＡＭ並みの簡素な構成であってさらに低消費電力化
を図るメモリセル、メモリセルの製造方法、そのメモリ
セルを含む半導体記憶装置及び電子機器を提供すること
にある。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に本発明は、ワードラインが活性化されたときビットラ
インを介して読み書き可能な１ビットの情報を保持する
メモリセルであって、ゲート電極に前記ワードラインが
接続されソース領域／ドレイン領域にビットライン若し
くは記憶ノードが接続されたｎ型の第１のトランジスタ
と、ゲート電極及びソース領域に前記記憶ノードが接続
されドレイン領域に電源線が接続されたｎ型の第２のト
ランジスタと、前記記憶ノードと接地線との間に接続さ
れたキャパシタとを含むことを特徴とするメモリセル。

【００２６】本発明によれば、従来の１トランジスタセ
ルの蓄積ノードにソース領域及びゲート電極が接続され
ドレイン領域が電源線に接続されるｎ型トランジスタを
設けるようにした。これにより、論理レベル「Ｈ」に対
応する記憶情報を保持しているときにリーク等によって
消失する電荷を電源線から補うことができるので、リフ
レッシュ動作の不要なメモリセルであって、同一容量で
も従来のＳＲＡＭに比べて大幅に面積を削減するメモリ
セルを実現することができるようになる。

【００２７】また本発明は、１ビットの情報を保持する
メモリセルであって、基板の主面上に形成された凸部の
上面に埋め込み形成された拡散層を介して電気的に接続
され前記凸部の対向する第１及び第２の側壁の高さ方向
がチャネル長となるように形成されたｎ型の第１及び第
２のトランジスタと、前記凸部の上面に形成され前記拡
散層と前記第２のトランジスタのゲート電極を電気的に
接続するための導電層と、前記導電層に電気的に接続さ
れたキャパシタとを含むことを特徴とする。

【００２８】本発明によれば、従来の１トランジスタセ
ルの蓄積ノードにソース領域及びゲート電極が接続され
ドレイン領域が電源線に接続されるｎ型トランジスタを
有する２トランジスタのメモリセルを、基板の主面上に
形成された凸部の上面に形成された拡散層を介して電気
的に接続され、凸部の対向する第１及び第２の側壁の高
さ方向がチャネル長となるように形成するようにした。
これにより、リフレッシュ動作の不要なメモリセルであ
って、従来のＤＲＡＭ並みの面積で同一容量のＲＡＭを
構成することができるメモリセルを実現することができ
るようになる。

【００２９】また本発明は、前記導電層はシリサイド層
であることを特徴とする。これにより、上述したリフレ
ッシュ動作の不要で、従来のＤＲＡＭ並みの面積で同一
容量のＲＡＭを構成することができるメモリセルを簡素
な工程で実現することができ、より低コスト化を図るこ
とができるようになる。

【００３０】また本発明は、少なくとも前記第１のトラ
ンジスタのチャネル長は前記第２のトランジスタのチャ
ネル長より短く、若しくは前記第１のトランジスタのチ
ャネル幅は前記第２のトランジスタのチャネル幅より大
きく形成されていることを特徴とする。これにより、論
理レベル「Ｌ」に対応する記憶情報が保持している場合
に、プロセス条件によっては、各種要因に起因して発生
したリークによって記憶ノードの電位が上昇してしまう
ことを効果的に回避することができるようになる。

【００３１】また本発明は、前記第１及び第２のトラン
ジスタは電界効果トランジスタであることを特徴とす
る。これにより、従来のＤＲＡＭと同じ製造ラインをそ
のまま流用することができ、効果的に低コストかつ低消
費電力を図るＲＡＭを提供することができる。

【００３２】また本発明は、１ビットの情報を保持する
メモリセルの製造方法であって、基板の主面上に凸部を
形成する工程と、前記凸部が形成された前記基板の主面
の表面上に絶縁膜を形成する工程と、前記表面上に形成
された絶縁膜の上部にゲート電極膜を形成する工程と、
異方性エッチングにより前記凸部の対向する第１及び第
２の側壁部分のゲート電極膜を第１及び第２のトランジ
スタの第１及び第２のゲート電極として形成する工程
と、前記凸部の上面と、前記凸部の第１及び第２の側壁
の近傍とに、前記第１及び第２のトランジスタのソース
領域或いはドレイン領域としての拡散層を形成する工程
と、前記拡散層が形成された基板の主面の表面上に絶縁
膜を形成する工程と、前記基板の主面の表面上に形成さ
れた絶縁膜のうち、前記凸部の上面に形成された拡散層
と前記凸部の第１及び第２の側壁の一方に形成されたゲ
ート電極膜の上側の部分の絶縁膜を除去する工程と、前
記絶縁膜を除去した部分に導電層を形成する工程とを含
むことを特徴とする。

【００３３】本発明によれば、従来のＲＡＭのメモリセ
ルの製造工程を流用して、基板の主面上に形成された凸
部の上面に形成された拡散層を介して電気的に接続さ
れ、凸部の対向する第１及び第２の側壁の高さ方向がチ
ャネル長となるように形成され、従来の１トランジスタ
セルの蓄積ノードにソース領域及びゲート電極が接続さ
れドレイン領域が電源線に接続されるｎ型トランジスタ
を有する２トランジスタのメモリセルを製造するように
した。これにより、設備コストを新たに投資することな
く、リフレッシュ動作が不要で従来のＤＲＡＭ並みの大
容量化を図るメモリセルを容易かつ低コストで製造する
ことができるようになる。

【００３４】また本発明は、１ビットの情報を保持する
メモリセルの製造方法であって、前記凸部が形成された
前記基板の主面の表面上に絶縁膜を形成する工程と、前
記表面上に形成された絶縁膜の上部にゲート電極膜を形
成する工程と、異方性エッチングにより前記凸部の対向
する第１及び第２の側壁部分のゲート電極膜を第１及び
第２のトランジスタの第１及び第２のゲート電極として
形成する工程と、前記凸部の上面と、前記凸部の第１及
び第２の側壁の近傍とに、前記第１及び第２のトランジ
スタのソース領域或いはドレイン領域としての拡散層を
形成する工程と、前記拡散層が形成された基板の主面の
表面上に絶縁膜を形成する工程と、前記基板の主面の表
面上に形成された絶縁膜のうち、前記凸部の上面に形成
された拡散層と前記凸部の第１及び第２の側壁の一方に
形成されたゲート電極膜の上側の部分の絶縁膜を除去す
る工程と、前記絶縁膜を除去した部分に導電層を形成す
る工程と、前記拡散層が形成された基板の主面の表面上
に絶縁膜を形成する工程と、前記絶縁膜をシリサイド化
することによって形成されたシリサイド層により、前記
凸部の上面に形成された拡散層と前記凸部の第１及び第
２の側壁の一方に形成されたゲート電極膜の上側の部分
を電気的に接続する工程とを含むことを特徴とする。

【００３５】本発明によれば、従来のＤＲＡＭ並みの面
積で同一容量のＲＡＭを構成することができるメモリセ
ルの製造工程を簡素化することができるので、信頼性が
高く、低コストのメモリセルを提供することができるよ
うになる。

【００３６】また本発明の半導体記憶装置は、上記いず
れかに記載のメモリセルからなるメモリセルアレイと、
このメモリセルアレイを構成する各メモリセルに対して
情報の読み出し或いは書き込みを行う制御回路とを含む
ことを特徴とする。これにより、リフレッシュ動作の不
要な大容量かつ低消費電力の半導体記憶装置を低コスト
で提供することができるようになる。

【００３７】また本発明の半導体記憶装置は、上記記載
のメモリセルを含み、画像のフレームデータを記憶する
ビデオメモリであることを特徴とする。これにより、プ
ロセス条件によっては論理レベル「Ｌ」に対応した記憶
情報を保持している場合に記憶ノードの電位が上昇して
しまうメモリセルを含んで構成されていても、フレーム
周期で記憶情報の内容が書き換えられるため、記憶情報
が誤って読み出されてしまうといった問題を考慮する必
要がなくなる。

【００３８】また本発明の半導体記憶装置は、上記記載
のメモリセルを含むキャッシュメモリであることを特徴
とする。これにより、プロセス条件によっては論理レベ
ル「Ｌ」に対応した記憶情報を保持している場合に記憶
ノードの電位が上昇してしまうメモリセルを含んで構成
されていても、処理の状況によってある周期で記憶情報
の内容が書き換えられるため、記憶情報が誤って読み出
されてしまうといった問題を考慮する必要がなくなる。

【００３９】また本発明の半導体記憶装置は、論理レベ
ル「Ｈ」を書き込むことによって記憶情報が初期化され
ることを特徴とする。これにより、プロセス条件によっ
ては論理レベル「Ｌ」に対応した記憶情報を保持してい
る場合に記憶ノードの電位が上昇してしまうメモリセル
を含んで構成されていても、初期状態における記憶情報
の信頼性を高めることができる。

【００４０】また本発明の電子機器は、上記記載の半導
体記憶装置と、この半導体記憶装置に記憶される記憶情
報を用いて所与の処理を行う処理装置とを含むことを特
徴とする。これにより、低消費電力で処理速度の速い電
子機器を提供することができる。

【００４１】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。

【００４２】１．回路構成 図１は、本実施形態のメモリセルの回路構成の一例を示
す。

【００４３】本実施形態のメモリセルは、ｎ型のＭＯＳ
トランジスタ５０、５２と、キャパシタ５４とを有して
いる。ＭＯＳトランジスタ５０、５２は、スイッチ素子
の機能を有する。

【００４４】ＭＯＳトランジスタ５０のゲート電極はワ
ードラインＷＬに接続され、ソース領域（電極）或いは
ドレイン領域（電極）はビットラインＢＬに接続され
る。ＭＯＳトランジスタ５０のＢＬに接続されない他方
の領域（電極）には、記憶ノードとしてのノードＱが接
続される。このノードＱは、他端が接地線に接続されて
接地されたキャパシタ５４の一端が接続される。ＭＯＳ
トランジスタ５２のドレイン領域（電極）は電源線に接
続され、ゲート電極とソース領域（電極）は共にノード
Ｑに接続される。

【００４５】このメモリセルは、ノードＱの電位の高低
が記憶情報の論理レベル「Ｈ」と「Ｌ」とに対応付けら
れている。

【００４６】２．動作タイミング このような構成のメモリセルに対する記憶情報の書き込
み動作及び読み出し動作の概要についてタイミングチャ
ートを参照しながら説明する。

【００４７】図２（Ａ）〜（Ｃ）は、本実施形態のメモ
リセルに論理レベル「Ｈ」に対応する記憶情報を書き込
むためのタイミングチャートの一例を示す。

【００４８】同図（Ａ）は、論理レベル「Ｈ」に対応す
る記憶情報を書き込む際のＢＬの動作タイミングを示
す。同図（Ｂ）は、論理レベル「Ｈ」に対応する記憶情
報を書き込む際のＷＬの動作タイミングを示す。同図
（Ｃ）は、論理レベル「Ｈ」に対応する記憶情報を書き
込む際のノードＱの様子を示す。

【００４９】まず、同図（Ａ）に示すようにＢＬを記憶
させる論理レベル「Ｈ」に対応した電位に設定した後、
同図（Ｂ）に示すように所望のメモリセルが接続された
ＷＬを活性化する。これにより、ＭＯＳトランジスタ５
０は導通状態となり、ノードＱは、そのソース領域／ド
レイン領域を介して、書き込むべき情報の論理レベル
「Ｈ」に対応してＢＬに印加された電位に設定される。
ここで、ＢＬに印加された電位をＶ_BL、ＭＯＳトランジ
スタ５０の閾値をＶ_th1とすると、ノードＱの電位Ｖ_Q0
は次の（１）式のようになる。

【００５０】Ｖ_Q0＝Ｖ_BL−Ｖ_th1 …（１） その後、同図（Ａ）に示すようにＷＬを非活性化してＭ
ＯＳトランジスタ５０を非導通状態とする。ノードＱは
（１）式に示す電位レベルＶ_Q0に設定されるため、ＭＯ
Ｓトランジスタ５２が導通状態となる。したがって、Ｗ
Ｌが非活性化された後のノードＱの電位Ｖ_Q1は、ＭＯＳ
トランジスタ５２の閾値をＶ_th2とすると、次の（２）
式のようになる。

【００５１】Ｖ_Q1＝Ｖｃｃ−Ｖ_th2 …（２） したがって、Ｖ_BLとＶｃｃが同電位レベルであり、かつ
Ｖ_th1とＶ_th2とが同一の場合、論理レベル「Ｈ」に対応
した記憶情報を保持するとき、ノードＱではＭＯＳトラ
ンジスタ５２を介して同電位レベルを維持することがで
きる。これにより、リフレッシュ動作を行うことなく、
論理レベル「Ｈ」に対応した記憶情報を保持し続けるこ
とができる。

【００５２】また、ノードＱと接地面との間に抵抗素子
が接続されていないため、論理レベル「Ｈ」に対応した
記憶情報を保持しているときに抵抗素子に流れる電流も
存在しない。これにより、大容量化に伴いＲＡＭを構成
するメモリセルの数が多くなった場合であっても、低消
費電力化に効果的なメモリセルを提供することができ
る。

【００５３】図３（Ａ）〜（Ｃ）は、本実施形態のメモ
リセルに論理レベル「Ｌ」に対応する記憶情報を書き込
むためのタイミングチャートの一例を示す。

【００５４】同図（Ａ）は、論理レベル「Ｌ」に対応す
る記憶情報を書き込む際のＢＬの動作タイミングを示
す。同図（Ｂ）は、論理レベル「Ｌ」に対応する記憶情
報を書き込む際のＷＬの動作タイミングを示す。同図
（Ｃ）は、論理レベル「Ｌ」に対応する記憶情報を書き
込む際のノードＱの様子を示す。

【００５５】まず、同図（Ａ）に示すようにＢＬを記憶
させる論理レベル「Ｌ」に対応した電位に設定する。こ
れは、通常ほぼ接地レベルがそのまま維持される。その
後、同図（Ｂ）に示すように所望のメモリセルが接続さ
れたＷＬを活性化する。これにより、ＭＯＳトランジス
タ５０は導通状態となり、ノードＱは、そのソース領域
／ドレイン領域を介して、書き込むべき情報の論理レベ
ル「Ｌ」に対応してＢＬに印加された電位“０”に設定
される。同図（Ｃ）は、ノードＱが論理レベル「Ｈ」を
保持している状態で、論理レベル「Ｌ」が書き込まれた
様子を示している。

【００５６】その後、同図（Ａ）に示すようにＷＬを非
活性化してＭＯＳトランジスタ５０を非導通状態とす
る。したがって、ノードＱは、ＭＯＳトランジスタ５２
を非導通状態とする。

【００５７】したがって、ノードＱは論理レベル「Ｌ」
に対応した記憶情報を保持することになる。

【００５８】図４（Ａ）〜（Ｄ）は、本実施形態のメモ
リセルに論理レベル「Ｈ」に対応する記憶情報を読み出
すためのタイミングチャートの一例を示す。

【００５９】同図（Ａ）は、ノードＱに保持されている
電位レベルのタイミングを示す。同図（Ｂ）は、論理レ
ベル「Ｈ」に対応する記憶情報を読み出す際のＷＬの動
作タイミングを示す。同図（Ｃ）は、論理レベル「Ｈ」
に対応する記憶情報を読み出す際のＢＬの動作タイミン
グを示す。同図（Ｄ）は、論理レベル「Ｈ」に対応する
記憶情報を読み出す際のＢＬ（−）の動作タイミングを
示す。

【００６０】ここで、ＢＬ（−）は、ＢＬと互いに反転
動作するビットラインであり、両ビットラインの電位の
微小変化を検出することで、高速、かつ容易に大容量化
されたメモリセルの記憶情報の論理レベルを判別するこ
とができる。このＢＬ（−）は、ＢＬと別個に並行に配
線するようにしてもよいが、ＢＬ（−）は電位が固定さ
れていればよいので、隣接するＢＬを併用するようにし
てもよい。

【００６１】同図（Ａ）に示すようにノードＱが論理レ
ベル「Ｈ」に対応した電位に設定されている状態で読み
出し動作を行う際には、同図（Ｃ）、（Ｄ）に示すよう
にＢＬ及び上述したＢＬ（−）をプリチャージしてお
く。ここでは、電源線を介して供給される電源電位レベ
ルの半分である１／２Ｖｃｃにプリチャージしている。
その後、同図（Ｂ）に示すように所望のメモリセルが接
続されたＷＬを活性化する。これにより、ＭＯＳトラン
ジスタ５０は導通状態となり、ＭＯＳトランジスタ５０
のソース領域／ドレイン領域を介して、ノードＱとＢ
Ｌ、ＢＬ（−）それぞれについて電荷の再分配をそれぞ
れ行う。再分配された電荷によってＢＬとＢＬ（−）の
電位差に生じた微小な変化ΔＶ_BL0+は、これらに接続さ
れたセンスアンプで差動増幅される。そして、この差動
増幅信号を保持されていた情報の論理レベルとして判別
することで、記憶情報の読み出しを行う。

【００６２】図５（Ａ）〜（Ｄ）は、本実施形態のメモ
リセルに論理レベル「Ｌ」に対応する記憶情報を読み出
すためのタイミングチャートの一例を示す。

【００６３】同図（Ａ）は、ノードＱに保持されている
電位レベルのタイミングを示す。同図（Ｂ）は、論理レ
ベル「Ｌ」に対応する記憶情報を読み出す際のＷＬの動
作タイミングを示す。同図（Ｃ）は、論理レベル「Ｌ」
に対応する記憶情報を読み出す際のＢＬの動作タイミン
グを示す。同図（Ｄ）は、論理レベル「Ｌ」に対応する
記憶情報を読み出す際のＢＬ（−）の動作タイミングを
示す。

【００６４】同図（Ａ）に示すようにノードＱが論理レ
ベル「Ｌ」に対応した電位に設定されている状態で読み
出し動作を行う際には、同図（Ｃ）、（Ｄ）に示すよう
にＢＬ及び上述したＢＬ（−）をプリチャージしてお
く。ここでは、電源線を介して供給される電源電位レベ
ルの半分である１／２Ｖｃｃにプリチャージしている。
その後、同図（Ｂ）に示すように所望のメモリセルが接
続されたＷＬを活性化する。これにより、ＭＯＳトラン
ジスタ５０は導通状態となり、ＭＯＳトランジスタ５０
のソース領域／ドレイン領域を介して、ノードＱとＢ
Ｌ、ＢＬ（−）それぞれについて電荷の再分配をそれぞ
れ行う。再分配された電荷によってＢＬとＢＬ（−）の
電位差に生じた微小な変化ΔＶ_BL1-は、これらに接続さ
れたセンスアンプで差動増幅される。そして、この差動
増幅信号を保持されていた情報の論理レベルとして判別
することで、記憶情報の読み出しを行う。

【００６５】３．レイアウト 次に、このような本実施形態のメモリセルの構造につい
て説明する。

【００６６】図６は、このような本実施形態のメモリセ
ルのレイアウトの一例を示す。なお、ここではキャパシ
タについては図示を省略している。

【００６７】Ｓｉ（シリコン）基板上に形成されたｎ型
の第１〜第３の拡散領域６０、６２、６４が配置されて
いる。これら拡散領域間がチャネル領域６６、６８とな
るようにゲート酸化膜を介してゲート電極７０、７２が
配置される。ｎ型の第１〜第３の拡散領域６０、６２、
６４には、それぞれコンタクト７４、７６、７８が設け
られている。

【００６８】コンタクト７４はｎ型の第１の拡散領域６
０とＢＬとを電気的に接続する。コンタクト７６はｎ型
の第２の拡散領域６２とゲート電極７２を電気的に接続
する。ゲート電極６６は、ＷＬに接続される。コンタク
ト７８はｎ型の第３の拡散領域６４と電源線Ｖｃｃとを
電気的に接続する。

【００６９】これにより、ゲート電極７２と第２の拡散
領域６２（ソース領域）とが接続され第３の拡散領域６
４（ドレイン領域）が電源線Ｖｃｃに接続されたＭＯＳ
トランジスタ７１と、ＷＬをゲート電極としドレイン領
域若しくはソース領域がＢＬに接続され、他方の領域が
上述したＭＯＳトランジスタのソース領域と接続された
ＭＯＳトランジスタ７３とが形成される。

【００７０】図７は、図６に示したＡ−Ａ´線に沿った
断面構造を示す。ただし、図６に示したレイアウト部分
と同一部分には同一符号を付している。

【００７１】本実施形態のメモリセルは、Ｓｉ基板８０
上に例えばボロンのイオン注入によって形成されたｐウ
ェル８２に、例えばＳｉＯ₂からなるゲート酸化膜８
４、８６を介して例えば多結晶シリコン（polycrystall
ine silicon：以下、ポリシリコンと略す。）からなる
ゲート電極７０、７２が配置されている。さらにｐウェ
ル８２には、ゲート電極７０、７２をゲート電極とする
ｎ型のＭＯＳトランジスタ７１、７３が形成され、それ
ぞれソース領域若しくはドレイン領域となるｎ型の第１
〜第３の拡散領域（ｎ＋）６０、６２、６４が形成され
ている。さらに、ｐウェル８２には、さらに高濃度のボ
ロン等の不純物がイオン注入されて形成されたｐ型の拡
散領域（ｐ＋）８８が形成され、このｐ型の拡散領域
（ｐ＋）８８は接地されている。

【００７２】第１の拡散領域６０は、ＢＬと電気的に接
続される。ゲート電極７０は、ＷＬと電気的に接続され
る。第２の拡散領域６２は、ゲート電極７２と電気的に
接続される。第３の拡散領域６４は、電源電位Ｖｃｃが
供給される電源線と接続される。

【００７３】このように構成することで、ゲート電極７
０の下部をチャネル領域とするＭＯＳトランジスタ７３
を図１に示すＭＯＳトランジスタ５０に、ゲート電極７
２の下部をチャネル領域とするＭＯＳトランジスタ７１
を図１に示すＭＯＳトランジスタ５２に、それぞれ相当
する本実施形態のメモリセルを実現することができる。
なお、図１に示すキャパシタ５４に相当するキャパシタ
は、第２の拡散領域６２及びゲート電極７２と電気的に
接続すればよい。

【００７４】４．複数のメモリセル 本実施形態のメモリセルにおいて、複数のメモリセル同
士で電源線を共有化することによって、レイアウト面積
を削減することができるようになる。

【００７５】図８は、本実施形態の２つのメモリセルで
電源線及び電源線に接続される拡散領域を共有化した場
合の回路構成の一例を示す。

【００７６】すなわち、図１に示した本実施形態の２つ
のメモリセルを構成するｎ型のＭＯＳトランジスタ９
０、９２、９４、９６と、キャパシタ９８、１００とを
有している。ＭＯＳトランジスタ９０、９６は、スイッ
チ素子の機能を有し、ゲート電極はそれぞれワードライ
ンＷＬ０、ＷＬ１に接続される。

【００７７】ＭＯＳトランジスタ９０、９６のソース領
域（電極）或いはドレイン領域（電極）はそれぞれビッ
トラインＢＬ０、ＢＬ１に接続される。ＭＯＳトランジ
スタ９０、９６のＢＬ０、ＢＬ１に接続されない他方の
領域（電極）には、各メモリセルの記憶情報が電荷とし
て蓄積される記憶ノードとしてのノードＱ_A、Ｑ_Bが接続
される。このノードＱ_A、Ｑ_Bは、それぞれ他端が接地さ
れたキャパシタ９８、１００の一端が接続される。ＭＯ
Ｓトランジスタ９２、９４のドレイン領域（電極）は同
一の電源線に接続され、それぞれゲート電極とソース領
域（電極）は共にノードＱ_A、Ｑ_Bに接続される。

【００７８】このような構成のメモリセルの動作は、そ
れぞれ図１に示した構成のメモリセルと同様であるため
説明を省略する。

【００７９】図９は、図８に示した構成のメモリセルの
レイアウトの一例を示す。

【００８０】Ｓｉ基板上に形成されたｎ型の第４〜第８
の拡散領域１１０、１１２、１１４、１１６、１１８が
配置されている。これら拡散領域間がチャネル領域１２
０、１２２、１２４、１２６となるようにゲート酸化膜
を介してゲート電極１２８、１３０、１３２、１３４が
配置される。ｎ型の第４〜第８の拡散領域１１０、１１
２、１１４、１１６、１１８には、コンタクト１３６、
１３８、１４０、１４２、１４４が設けられている。

【００８１】コンタクト１３６はｎ型の第４の拡散領域
１１０とＢＬ０とを電気的に接続する。コンタクト１３
８はｎ型の第５の拡散領域１１２とゲート電極１３０を
電気的に接続する。ゲート電極１２８は、ＷＬ０に接続
される。

【００８２】コンタクト１４０はｎ型の第６の拡散領域
１１４と電源線Ｖｃｃとを電気的に接続する。

【００８３】コンタクト１４２はｎ型の第７の拡散領域
１１６とゲート電極１３２を電気的に接続する。コンタ
クト１４４は、ｎ型の第８の拡散領域１１８とＢＬ１と
を電気的に接続する。ゲート電極１３４は、ＷＬ１に接
続される。

【００８４】これにより、ゲート電極１２８の下部をチ
ャネル領域とするＭＯＳトランジスタ１２９を図８に示
すＭＯＳトランジスタ９０に、ゲート電極１３０の下部
をチャネル領域とするＭＯＳトランジスタ１３１を図８
に示すＭＯＳトランジスタ９２に、それぞれ相当するメ
モリセルを実現することができる。同様に、ゲート電極
１３２の下部をチャネル領域とするＭＯＳトランジスタ
１３３を図８に示すＭＯＳトランジスタ９４に、ゲート
電極１３４の下部をチャネル領域とするＭＯＳトランジ
スタ１３５を図８に示すＭＯＳトランジスタ９６に、そ
れぞれ相当するメモリセルを実現することができる。

【００８５】なお、図８に示すキャパシタ９８、１００
に相当するキャパシタは、第５及び第７の拡散領域１１
２、１１６と電気的に接続するようにすればよい。

【００８６】以上説明したように本実施形態におけるメ
モリセルは、従来の１トランジスタセルの蓄積ノードに
ソース領域及びゲート電極が接続されドレイン領域が電
源線に接続されるｎ型ＭＯＳトランジスタを設けるよう
にしたことを第１の特徴としている。これにより、ＲＡ
Ｍに用いるメモリセルとして構成を簡素化すると共に、
論理レベル「Ｈ」に対応する記憶情報を保持している場
合であっても電流が消費することがないため、低消費電
力化を図ることができるようになる。

【００８７】５．メモリセルを構成するトランジスタ ところで、図１に示した本実施形態のメモリセルでは、
各ＭＯＳトランジスタの構造について特に考慮しなけれ
ば、プロセス条件によっては、論理レベル「Ｌ」を保持
している間にｐｎ接合間のリークによって蓄積ノードの
電位が次第に上昇してしまう場合がある。そこで、本実
施形態のメモリセルは、各ＭＯＳトランジスタの構造に
ついて工夫することで、上述したノードの電位上昇を回
避することを第２の特徴とする。

【００８８】次に、この第２の特徴について説明する。

【００８９】図１０（Ａ）、（Ｂ）は、各論理レベルの
記憶情報を保持しているときの本実施形態のメモリセル
の状態を説明するための断面構造を示す。

【００９０】同図（Ａ）は、論理レベル「Ｈ」に対応す
る記憶情報を保持しているときのメモリセル各部の状態
を示す。同図（Ｂ）は、論理レベル「Ｌ」に対応する記
憶情報を保持しているときのメモリセル各部の状態を示
す。ただし、図７に示したメモリセルの断面構造図と同
一部分には同一符号を付している。

【００９１】本実施形態のメモリセルは、図２乃至５で
説明したように論理レベル「Ｈ」に対応する記憶情報を
保持しているとき、ＢＬ及びＷＬの電位は“０Ｖ”に設
定される。したがって、図１０（Ａ）に示すように、Ｍ
ＯＳトランジスタ５０は“ｏｆｆ”となって非導通状態
となるが、ＭＯＳトランジスタ５２は“ｏｎ”となって
導通状態となる。これにより、ＭＯＳトランジスタ５２
の閾値をＶｔｈとすると、ゲート電極７２と第２の拡散
領域６２の電位は“Ｖｃｃ−Ｖｔｈ”に設定される。

【００９２】一方、本実施形態のメモリセルは、図２乃
至５で説明したように論理レベル「Ｌ」に対応する記憶
情報を保持しているときも、ＢＬ及びＷＬの電位は“０
Ｖ”に設定される。したがった、図１０（Ｂ）に示すよ
うにＭＯＳトランジスタ５０、５２は、それぞれ“ｏｆ
ｆ”となって非導通状態となる。

【００９３】一般に、記憶情報に関わらず、第１〜第３
の拡散領域（ｎ＋）６０、６２、６４では、ｐウェル８
２との間で形成されるｐｎ接合の逆バイアスによる層間
リークが発生する。同図（Ａ）に示したように、第２の
拡散領域６２とゲート電極７２の電位が論理レベル
「Ｈ」に対応する記憶情報が保持されているときは、導
通状態となったＭＯＳトランジスタ５２を介して電荷が
供給されるため、保持される電位レベルは変化しない。
これに対して、同図（Ｂ）に示したように、第２の拡散
領域６２とゲート電極７２の電位が論理レベル「Ｌ」に
対応する記憶情報が保持されているときは、上述したよ
うな層間リーク１５０によって電位が上昇してしまう。
したがって、ある電位に達したとき、ＭＯＳトランジス
タ５２を“ｏｎ”状態にして、第２の拡散領域６２とゲ
ート電極７２の電位が導通状態となったＭＯＳトランジ
スタ５２を介して電荷が供給されて、論理レベル「Ｈ」
に対応する記憶情報に電位が設定されてしまう可能性が
生ずる。

【００９４】そこで、本実施形態のメモリセルでは、図
１に示したＭＯＳトランジスタ５０のチャネル長をＭＯ
Ｓトランジスタ５２のチャネル長より短くし、あるいは
ＭＯＳトランジスタ５０のチャネル幅をＭＯＳトランジ
スタ５２のチャネル幅より大きくする。これにより、電
源線に接続されたＭＯＳトランジスタ５２のリークを、
ＭＯＳトランジスタ５０より小さくして、電源線からの
リークによる電位上昇を回避すると共に、上昇した電位
に伴うリークをできるだけＢＬに方向に逃がすようにし
ている。このような各ＭＯＳトランジスタのチャネル領
域については、チャネル長及びチャネル幅の両方につい
て制御してリーク制御することで、より効果的に電位上
昇を回避することができる。

【００９５】したがって、上述したように各ＭＯＳトラ
ンジスタの駆動能力を制御することで、完全スタティッ
クのＲＡＭを実現することができるので、本実施形態の
メモリセルからなるＲＡＭを従来のＳＲＡＭに置き換え
ることが可能となる。また、このような各ＭＯＳトラン
ジスタの駆動能力を制御しなくても、例えばキャッシュ
メモリやビデオメモリといった、ある時間間隔ごとに頻
繁に記憶情報が置き換わる半導体記憶装置として好適で
ある。その場合、初期化として論理レベル「Ｈ」に対応
する電位に設定されるように記憶情報を書き込むことに
よって、上述した電荷の上昇に伴う問題を回避すること
ができる。

【００９６】６．メモリセルの構造 さらに本実施形態のメモリセルは、図１７に示したＤＲ
ＡＭのメモリセルよりトランジスタが１個増える構成と
なるため、このままではメモリセルの面積が増加してし
まう。そこで、本実施形態のメモリセルは、２トランジ
スタからなる構造を縦型とすることで、面積増加を抑え
る点を第３の特徴としている。

【００９７】図１１（Ａ）、（Ｂ）は、本実施形態のメ
モリセルの縦型構造を説明するために、従来のＤＲＡＭ
のメモリセルとともにその断面構造を示す。

【００９８】同図（Ａ）は、例えば図１７に示した従来
のＤＲＡＭのメモリセルの断面構造を示す。同図（Ｂ）
は、本実施形態のメモリセルの縦型に形成したときの断
面構造を示す。

【００９９】同図（Ａ）に示すように基板１６０上にＳ
ｉＯ₂からなるゲート酸化膜１６２を介してポリシリコ
ンからなるゲート電極１６４の下部がチャネル領域とな
るように、拡散層としての第９及び第１０の拡散領域
（ｎ＋）１６６、１６８が埋め込み形成されている。特
に、第１０の拡散領域（ｎ＋）１６８は、トレンチ構造
の断面に沿って埋め込み形成される。トレンチ１７０に
は、例えばポリシリコンからなる電極１７２が埋め込ま
れ、これが接地される。第９の拡散領域１６６は、ＢＬ
に接続される。ゲート電極１６４は、ＷＬに接続され
る。

【０１００】これに対して、同図（Ｂ）に示すように基
板１８０にエッチングにより形成された凸部１８２の上
面に拡散層としての第２の拡散領域（ｎ＋）１８４が埋
め込み形成される。この第２の拡散領域（ｎ＋）１８４
は、図１に示したＭＯＳトランジスタ５２のソース領域
となる。凸部１８２の対向する両側壁の高さ方向にＳｉ
Ｏ₂からなる酸化膜１８６、１８８を介して形成された
ポリシリコンからなるゲート電極１９０、１９２は、そ
れぞれ両側壁の高さ方向をチャネル長とする図１に示し
たＭＯＳトランジスタ５０、５２のゲート電極となる。

【０１０１】凸部１８２の近傍領域のうち、ゲート電極
１９２が形成された側壁近傍には、第３の拡散領域（ｎ
＋）１９４が形成される。凸部１８２の近傍領域のう
ち、ゲート電極１９０が形成された側壁近傍には、第１
の拡散領域１９６が形成される。

【０１０２】凸部１８２の上面に形成された第２の拡散
領域１８４は、金属膜１９８により電気的に接続され
る。

【０１０３】第１の拡散領域１９６はＢＬに接続し、ゲ
ート電極１９０をＷＬに接続し、金属膜１９８をキャパ
シタ１９９に接続し、第３の拡散領域１９４をＶｃｃに
接続する。これにより、図１に示すメモリセルを、図１
１（Ａ）に示す従来のＳＲＡＭセルよりは大幅に面積を
削減するとともに、ＤＲＡＭのメモリセル並みの面積で
実現することができる。本実施形態のメモリセルは、２
トランジスタを凸部の対向する両側壁の高さ方向をチャ
ネル長とするように形成し、凸部の上面でキャパシタに
接続する必要があるため、トレンチ構造ではその構成が
非常に困難となる。

【０１０４】７．メモリセルの製造方法 以下、このような本実施形態の縦型構造のメモリセルの
製造工程について説明する。

【０１０５】図１２（Ａ）〜（Ｅ）及び図１３（Ａ）〜
（Ｄ）は、図１１（Ｂ）に示した本実施形態の縦型構造
のメモリセルの一連の製造工程を示す。

【０１０６】まず、図１２（Ａ）に示すようにＳｉ基板
２００に、レジスト２０２によりパターニングを行う。

【０１０７】同図（Ｂ）に示すように、Ｓｉエッチング
を行って凸部を形成する。

【０１０８】その後同図（Ｃ）に示すように全面を酸化
して酸化膜２０４を形成する。

【０１０９】さらに、同図（Ｄ）に示すように全面に、
例えばＣＶＤ法によりポリシリコン２０６を形成する。

【０１１０】そして、同図（Ｅ）に示すように、異方性
エッチングによりポリシリコン２０６を除去すること
で、凸部の対向する両側壁部分のポリシリコン２０８、
２１０を残す。

【０１１１】続いて、図１３（Ａ）に示すようにレジス
ト２２０、２２２を配置して、例えばリンをドーピング
することで、第１〜第３の拡散領域（ｎ＋）２２８、２
２４、２２６を形成する。

【０１１２】次に、同図（Ｂ）に示すように、例えばＣ
ＶＤ法によりＳｉＯ₂からなる酸化膜２３０を形成す
る。

【０１１３】次に、同図（Ｃ）に示すように凸部の上面
の絶縁膜のうち、第２の拡散領域２２４の一部とポリシ
リコン２１０からなるゲート電極２１０の上側の部分の
酸化膜２３０をエッチングにより除去し、開口部２３２
を形成する。

【０１１４】次に、同図（Ｄ）に示すように開口部２３
２に金属膜２３４を形成する。

【０１１５】ここで、第１の拡散領域２２８は図１に示
すＭＯＳトランジスタ５０におけるＢＬに接続される。
ポリシリコン２０８からなるゲート電極は、ＭＯＳトラ
ンジスタ５０においてＷＬが接続される。第２の拡散領
域２２４は、ノードＱ及びＭＯＳトランジスタ５２のソ
ース領域に相当する。ポリシリコン２１０からなるゲー
ト電極は、ＭＯＳトランジスタ５２におけるゲート電極
に相当する。第３の拡散領域２２６には、電源線Ｖｃｃ
が接続される。なお、実際には金属膜２３４にキャパシ
タが接続される。

【０１１６】なお、ここでは基板の主面上に形成した凸
部の上面に形成した拡散層と、凸部の側壁に形成したゲ
ート電極とを金属膜で電気的に接続するようにしたが、
これに限定されるものではない。例えば、シリサイド層
によって、基板の主面上に形成した凸部の上面に形成し
た拡散層と、凸部の側壁に形成したゲート電極とを金属
膜で電気的に接続するようにしてもよい。このため、例
えば図１３の（Ｂ）に続いて、凸部の上面に形成された
ＳＩＯ₂上にチタン、コバルト、タングステン等の金属
膜をスパッタリングし、熱処理が施されるシリサイド処
理を行う。これにより、マスク処理が不要となって、熱
処理工程による工程の簡素化を図り、低コストのメモリ
セルを提供することができるようになる。

【０１１７】これまで説明したメモリセルは、次のよう
な半導体記憶装置を構成するメモリセルとして適用する
ことができる。

【０１１８】図１４は、本実施形態の半導体記憶装置の
ハードウェアのブロック図の一例を示す。

【０１１９】半導体記憶装置３００は、本実施形態のメ
モリセルがマトリックス状に配置されたメモリセルアレ
イ３０２を含んで構成されており、アクセス対象のメモ
リセルを特定するためのカラムアドレスバッファ３０
４、ロウアドレスバッファ３０６、カラムアドレスデコ
ーダ３０８、ロウアドレスデコーダ３１０、センスアン
プ３１２及びこれら各部を制御する制御回路３１４等を
含む。

【０１２０】本実施形態のメモリセルを半導体記憶装置
に適用することによって、リフレッシュ動作の不要な大
容量かつ低消費電力の半導体記憶装置を提供することが
できる。

【０１２１】なお、本実施形態を利用できる半導体記憶
装置としては、図１５に示すもの以外にも、上述したよ
うにキャッシュメモリやビデオメモリ等の種々の半導体
記憶装置を考えることができる。

【０１２２】さらに本実施形態のメモリセルを次のよう
な電子機器に適用することができる。

【０１２３】図１５は、本実施形態の電子機器のブロッ
ク図の一例を示す。本電子機器８００は、マイクロコン
ピュータ（またはＡＳＩＣ）８１０、入力部８２０、メ
モリ８３０、電源生成部８４０、画像出力部８５０、音
出力８６０を含む。

【０１２４】本マイクロコンピュータ（またはＡＳＩ
Ｃ）８１０或いはメモリ８３０は、本実施形態のメモリ
セルから構成されるＲＡＭを有する半導体記憶装置を含
んでいる。

【０１２５】ここで、入力部８２０は、種々のデータを
入力するためのものである。マイクロコンピュータ８１
０は、この入力部８２０により入力されたデータに基づ
いて種々の処理を行うことになる。メモリ８３０は、マ
イクロコンピュータ８１０等の作業領域となるものであ
る。電源生成部８４０は、電子機器８００で使用される
各種電源を生成するためのものである。画像出力部８５
０は、電子機器が表示する各種の画像（文字、アイコ
ン、グラフィック等）を出力するためのものであり、そ
の機能は、ＬＣＤやＣＲＴ等のハードウェアにより実現
できる。音出力部８６０は、電子機器８００が出力する
各種の音（音声、ゲーム音等）を出力するためのもので
あり、その機能は、スピーカ等のハードウェアにより実
現できる。

【０１２６】図１６（Ａ）に、電子機器の１つである携
帯電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、画
像出力部として機能し電話番号や名前やアイコン等を表
示するＬＣＤ９５４や、音出力部として機能し音声を出
力するスピーカ９５６を備える。

【０１２７】図１６（Ｂ）に、電子機器の１つである携
帯型ゲーム装置９６０の外観図の例を示す。この携帯型
ゲーム装置９６０は、入力部として機能する操作ボタン
９６２、十字キー９６４や、画像出力部として機能しゲ
ーム画像を表示するＬＣＤ９６６や、音出力部として機
能しゲーム音を出力するスピーカ９６８を備える。

【０１２８】図１６（Ｃ）に、電子機器の１つであるパ
ーソナルコンピュータ９７０の外観図の例を示す。この
パーソナルコンピュータ９７０は、入力部として機能す
るキーボード９７２や、画像出力部として機能し文字、
数字、グラフィック等を表示するＬＣＤ９７４，音出力
部９７６を備える。

【０１２９】本実施形態のメモリセルからなるＲＡＭを
含む半導体記憶装置を図１６（Ａ）〜図１６（Ｃ）の電
子機器に組み込むことにより、低消費電力で処理速度の
速い電子機器を提供することができる。

【０１３０】なお、本実施形態を利用できる電子機器と
しては、図１６（Ａ）、（Ｂ）、（Ｃ）に示すもの以外
にも、携帯型情報端末、ページャ、電子卓上計算機、タ
ッチパネルを備えた装置、プロジェクタ、ワードプロセ
ッサ、ビューファインダ型又はモニタ直視型のビデオテ
ープレコーダ、カーナビゲーション装置、プリンタ等、
種々の電子機器を考えることができる。

【０１３１】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１３２】なおまた、本実施の形態では、ＭＯＳトラ
ンジスタとして電界効果トランジスタについて説明した
が、これに限定されるものではない。

【０１３３】なおさらに、本実施形態の縦型構造のメモ
リセルは、記憶ノードに論理レベル「Ｈ」に対応した記
憶情報が保持している場合に消費電流が流れないため低
消費電力化と面積の削減という点で最適であるが、これ
に限定されるものではない。例えば、図１９に示した記
憶ノードに抵抗素子が接続されている場合であっても、
２トランジスタの縦型構造により面積の削減という効果
を得ることができる。

【図面の簡単な説明】

【図１】本実施形態のメモリセルの回路構成の一例を示
す構成図である。

【図２】図２（Ａ）〜（Ｃ）は本実施形態のメモリセル
に論理レベル「Ｈ」に対応する記憶情報を書き込むため
のタイミングを示すタイミング図である。

【図３】図３（Ａ）〜（Ｃ）は本実施形態のメモリセル
に論理レベル「Ｌ」に対応する記憶情報を書き込むため
のタイミングを示すタイミング図である。

【図４】図４（Ａ）〜（Ｄ）は本実施形態のメモリセル
に論理レベル「Ｈ」に対応する記憶情報を読み出すため
のタイミングを示すタイミング図である。

【図５】図５（Ａ）〜（Ｄ）は本実施形態のメモリセル
に論理レベル「Ｌ」に対応する記憶情報を読み出すため
のタイミングを示すタイミング図である。

【図６】本実施形態のメモリセルのレイアウトの一例を
示すレイアウト図である。

【図７】Ａ−Ａ´線に沿った断面構造を示す断面図であ
る。

【図８】本実施形態の２つのメモリセルで電源線を共有
化した場合の回路構成の一例を示す回路構成図である。

【図９】本実施形態の２つのメモリセルで電源線を共有
化した場合のレイアウトの一例を示すレイアウト図であ
る。

【図１０】図１０（Ａ）、（Ｂ）は、各論理レベルの記
憶情報を保持しているときの本実施形態のメモリセルの
状態を説明するための断面図である。

【図１１】図１１（Ａ）、（Ｂ）は、従来のＤＲＡＭの
メモリセルと本実施形態のメモリセルの縦型構造の断面
構造を示す断面図である。

【図１２】図１２（Ａ）〜（Ｅ）は、本実施形態の縦型
構造のメモリセルの一連の製造工程の前半部を説明する
ための説明図である。

【図１３】図１３（Ａ）〜（Ｄ）は、本実施形態の縦型
構造のメモリセルの一連の製造工程の後半部を説明する
ための説明図である。

【図１４】本実施形態の半導体記憶装置の構成の概要を
示すブロック図である。

【図１５】半導体記憶装置を含む電子機器の一例を示す
ブロック図である。

【図１６】図１６（Ａ）〜（Ｃ）は、種々の電子機器の
一例を示す外観図である。

【図１７】従来のＤＲＡＭのメモリセルの回路構成の一
例を示す構成図である。

【図１８】従来のＳＲＡＭのメモリセルの回路構成の一
例を示す構成図である。

【図１９】特開平８−２３５８６７号公報に開示された
メモリセルに関する技術を適用したメモリセルの回路構
成の一例を示す構成図である。

【符号の説明】

５０、５２ ＭＯＳトランジスタ ５４、１９９ キャパシタ ６０、１９６、２２８ ｎ型の第１の拡散領域（ｎ＋）
（拡散層） ６２、１８４、２２４ ｎ型の第２の拡散領域（ｎ＋）
（拡散層） ６４、１９４、２２６ ｎ型の第３の拡散領域（ｎ＋）
（拡散層） ６６、６８ チャネル領域 ７０、７２、１９０、１９２、２０６、２０８、２１０
ゲート電極（ポリシリコン） ７４、７６、７８ コンタクト ８０、２００ Ｓｉ基板 ８２ ｐウェル ８４、８６ ゲート酸化膜 ８８ ｐ型の拡散領域（ｐ＋） １８２ 凸部 １８６、１８８、２０４、２３０ 酸化膜 １９８、２３４ 金属膜 ２０２、２２０、２２２ レジスト ２３２ 開口部 ３００ 半導体記憶装置 ３０２ メモリセルアレイ ３０４ カラムアドレスバッファ ３０６ ロウアドレスバッファ ３０８ カラムアドレスデコーダ ３１０ ロウアドレスでコーダ ３１２ センスアンプ ３１４ 制御回路 ８００ 電子機器 ８１０ マイクロコンピュータ（ＡＳＩＣ） ８２０ 入力部 ８３０ メモリ ８４０ 電源生成部 ８５０ 画像出力部 ８６０、９７６ 音出力部 ９５０ 携帯電話 ９５２ ダイヤルボタン ９５４、９６６、９７４ ＬＣＤ ９５６、９６８ スピーカ ９６０ 携帯型ゲーム装置 ９６２ 操作ボタン ９６４ 十字キー ９７０ パーソナルコンピュータ ９７２ キーボード

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ワードラインが活性化されたときビット
   ラインを介して読み書き可能な１ビットの情報を保持す
   るメモリセルであって、 ゲート電極に前記ワードラインが接続されソース領域／
   ドレイン領域にビットライン若しくは記憶ノードが接続
   されたｎ型の第１のトランジスタと、 ゲート電極及びソース領域に前記記憶ノードが接続され
   ドレイン領域に電源線が接続されたｎ型の第２のトラン
   ジスタと、 前記記憶ノードと接地線との間に接続されたキャパシタ
   と、 を含むことを特徴とするメモリセル。
2. 【請求項２】 １ビットの情報を保持するメモリセルで
   あって、 基板の主面上に形成された凸部の上面に埋め込み形成さ
   れた拡散層を介して電気的に接続され前記凸部の対向す
   る第１及び第２の側壁の高さ方向がチャネル長となるよ
   うに形成されたｎ型の第１及び第２のトランジスタと、 前記凸部の上面に形成され前記拡散層と前記第２のトラ
   ンジスタのゲート電極を電気的に接続するための導電層
   と、 前記導電層に電気的に接続されたキャパシタと、 を含むことを特徴とするメモリセル。
3. 【請求項３】 請求項２において、 前記導電層はシリサイド層であることを特徴とするメモ
   リセル。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 少なくとも前記第１のトランジスタのチャネル長は前記
   第２のトランジスタのチャネル長より短く、若しくは前
   記第１のトランジスタのチャネル幅は前記第２のトラン
   ジスタのチャネル幅より大きく形成されていることを特
   徴とするメモリセル。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記第１及び第２のトランジスタは電界効果トランジス
   タであることを特徴とするメモリセル。
6. 【請求項６】 １ビットの情報を保持するメモリセルの
   製造方法であって、 基板の主面上に凸部を形成する工程と、 前記凸部が形成された前記基板の主面の表面上に絶縁膜
   を形成する工程と、 前記表面上に形成された絶縁膜の上部にゲート電極膜を
   形成する工程と、 異方性エッチングにより前記凸部の対向する第１及び第
   ２の側壁部分のゲート電極膜を第１及び第２のトランジ
   スタの第１及び第２のゲート電極として形成する工程
   と、 前記凸部の上面と、前記凸部の第１及び第２の側壁の近
   傍とに、前記第１及び第２のトランジスタのソース領域
   或いはドレイン領域としての拡散層を形成する工程と、 前記拡散層が形成された基板の主面の表面上に絶縁膜を
   形成する工程と、 前記基板の主面の表面上に形成された絶縁膜のうち、前
   記凸部の上面に形成された拡散層と前記凸部の第１及び
   第２の側壁の一方に形成されたゲート電極膜の上側の部
   分の絶縁膜を除去する工程と、 前記絶縁膜を除去した部分に導電層を形成する工程と、 を含むことを特徴とするメモリセルの製造方法。
7. 【請求項７】 １ビットの情報を保持するメモリセルの
   製造方法であって、 前記凸部が形成された前記基板の主面の表面上に絶縁膜
   を形成する工程と、 前記表面上に形成された絶縁膜の上部にゲート電極膜を
   形成する工程と、 異方性エッチングにより前記凸部の対向する第１及び第
   ２の側壁部分のゲート電極膜を第１及び第２のトランジ
   スタの第１及び第２のゲート電極として形成する工程
   と、 前記凸部の上面と、前記凸部の第１及び第２の側壁の近
   傍とに、前記第１及び第２のトランジスタのソース領域
   或いはドレイン領域としての拡散層を形成する工程と、 前記拡散層が形成された基板の主面の表面上に絶縁膜を
   形成する工程と、 前記基板の主面の表面上に形成された絶縁膜のうち、前
   記凸部の上面に形成された拡散層と前記凸部の第１及び
   第２の側壁の一方に形成されたゲート電極膜の上側の部
   分の絶縁膜を除去する工程と、 前記絶縁膜を除去した部分に導電層を形成する工程と、 前記拡散層が形成された基板の主面の表面上に絶縁膜を
   形成する工程と、 前記絶縁膜をシリサイド化することによって形成された
   シリサイド層により、前記凸部の上面に形成された拡散
   層と前記凸部の第１及び第２の側壁の一方に形成された
   ゲート電極膜の上側の部分を電気的に接続する工程と、 を含むことを特徴とするメモリセルの製造方法。
8. 【請求項８】 請求項１乃至５のいずれかに記載のメモ
   リセルからなるメモリセルアレイと、 このメモリセルアレイを構成する各メモリセルに対して
   情報の読み出し或いは書き込みを行う制御回路と、 を含むことを特徴とする半導体記憶装置。
9. 【請求項９】 請求項１乃至５のいずれかに記載のメモ
   リセルを含み、画像のフレームデータを記憶するビデオ
   メモリであることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項１乃至５のいずれかに記載のメ
    モリセルを含むキャッシュメモリであることを特徴とす
    る半導体記憶装置。
11. 【請求項１１】 請求項９又は１０において、 論理レベル「Ｈ」を書き込むことによって記憶情報が初
    期化されることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項８乃至１１のいずれかに記載の
    半導体記憶装置と、 この半導体記憶装置に記憶される記憶情報を用いて所与
    の処理を行う処理装置と、 を含むことを特徴とする電子機器。