JP6570694B2 - 半導体装置 - Google Patents
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Description
は、データワードと呼ばれる一連の情報について一致又は不一致の判断を行うことができ
るメモリである。
行う。
想メモリ(TCAM(Ternary CAM))等がある。
リセルに記憶されている。
re)」の3値のいずれかがメモリ回路の各メモリセルに記憶されている。
されても一致と判断する値である。
ある。
りやすい。
量)を用いて電荷の保持を行う。
のソース又はドレインの一方を電気的に接続する。
上のため、シリコンを含有する半導体を用いると好ましい。読み出し速度をより向上させ
るためには、シリコンを含有する半導体は結晶性を有していると好ましい。
トランジスタのチャネル容量を大きくしなければならなくなり、読み出し用且つ電荷保持
用のトランジスタのチャネル形成領域の面積を大きくする必要が生じる場合がある。
フ電流が小さくなる。
リコンを含有する半導体を用いたトランジスタと比較して、ソースとドレインと間のリー
ク量(トランジスタのオフ電流)が極めて少ない。
とにより、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を減らす
ことができる。
る。
ランジスタを用いることにより、リフレッシュ動作の回数を低減することができる。
ュ動作の回数を低減して消費電力を少なくすることができるという副次的な効果もある。
、前記第1のトランジスタのソース又はドレインの一方と、前記第3のトランジスタのソ
ース又はドレインの一方と、が電気的に接続され、前記第2の配線には、前記第2のトラ
ンジスタのソース又はドレインの一方と、前記第4のトランジスタのソース又はドレイン
の一方と、が電気的に接続され、前記第3の配線には、前記第1のトランジスタのゲート
と、前記第2のトランジスタのゲートと、が電気的に接続され、前記第4の配線には、前
記第3のトランジスタのソース又はドレインの他方と、前記第4のトランジスタのソース
又はドレインの他方と、が電気的に接続され、前記第3のトランジスタのゲートには、前
記第1のトランジスタのソース又はドレインの他方が電気的に接続され、前記第4のトラ
ンジスタのゲートには、前記第2のトランジスタのソース又はドレインの他方が電気的に
接続され、前記第1及び前記第2のトランジスタの半導体層として、酸化物半導体層が用
いられ、前記第3及び前記第4のトランジスタの半導体層として、シリコンを含有する半
導体層が用いられていることを特徴とする半導体装置を提供することができる。
有されていることを特徴とする半導体装置を提供することができる。
線には、前記第1のトランジスタのソース又はドレインの一方と、前記第3のトランジス
タのソース又はドレインの一方と、が電気的に接続され、前記第2の配線には、前記第2
のトランジスタのソース又はドレインの一方と、前記第4のトランジスタのソース又はド
レインの一方と、が電気的に接続され、前記第3の配線には、前記第1のトランジスタの
ゲートと、前記第2のトランジスタのゲートと、が電気的に接続され、前記第4の配線に
は、前記第5のトランジスタのソース又はドレインの一方が電気的に接続され、前記第5
の配線には、前記第5のトランジスタのゲートが電気的に接続され、前記第3のトランジ
スタのゲートには、前記第1のトランジスタのソース又はドレインの他方が電気的に接続
され、前記第4のトランジスタのゲートには、前記第2のトランジスタのソース又はドレ
インの他方が電気的に接続され、前記第5のトランジスタのソース又はドレインの他方に
は、前記第3のトランジスタのソース又はドレインの他方と、前記第4のトランジスタの
ソース又はドレインの他方と、が電気的に接続され、前記第1及び前記第2のトランジス
タの半導体層として、酸化物半導体層が用いられ、前記第3乃至前記第5のトランジスタ
の半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導
体装置を提供することができる。
前記第2のトランジスタは、前記第4のトランジスタの上方に設けられており、前記第3
のトランジスタの半導体層と前記第4のトランジスタの半導体層と前記第5のトランジス
タの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
前記第2のトランジスタの半導体層と前記第4のトランジスタの半導体層とは重なること
を特徴とする半導体装置を提供することができる。
とは第1の接続電極を介して電気的に接続され、前記第2のトランジスタの半導体層の一
端と前記第4のトランジスタの半導体層の一端とは第2の接続電極を介して電気的に接続
され、前記第1のトランジスタの半導体層の一端は、前記第1の接続電極と接し、前記第
1のトランジスタの半導体層の他端は、前記第3のトランジスタの前記ゲートとして機能
するゲート電極と接し、前記第2のトランジスタの半導体層の一端は、前記第2の接続電
極と接し、前記第2のトランジスタの半導体層の他端は、前記第4のトランジスタの前記
ゲートとして機能するゲート電極と接し、前記第1の接続電極、前記第2の接続電極、前
記第3のトランジスタのゲート電極、及び前記第4のトランジスタのゲート電極は同一工
程で形成されたものであることを特徴とする半導体装置を提供することができる。
ランジスタのチャネル容量及び前記第4のトランジスタのチャネル容量により電荷の保持
を行うことを特徴とする半導体装置を提供することができる。
つのメモリセルの面積を小さくすることができる。
を用い且つ電荷供給用のトランジスタには酸化物半導体を用いることによって、読み出し
速度を向上し且つ一つのメモリセルの面積を小さくすることができる。
当業者であれば容易に理解される。
ない。
符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
連想メモリを有する半導体装置の一例について図1、図2を用いて説明する。
、図中、i、j、m、nは自然数である。また、iはmより小さく、jはnより小さい。
ジスタ21、トランジスタ22、配線31、配線32、配線33、及び配線34が配置さ
れている。
有する。
iconductor(OS))を用いているため、トランジスタの回路記号の下にOS
という符号を付している。
のトランジスタとしての機能を有する。
はnチャネル型トランジスタを用いているが必要に応じてpチャネル型トランジスタを用
いても良い。
極性を反転させれば良い。
チ線SLであることを意味する。
ド線WLであることを意味する。
チ線MLであることを意味する。
ソース又はドレインの一方と、が電気的に接続されている。
ソース又はドレインの一方と、が電気的に接続されている。
に接続されている。
に電気的に接続しても良い。
るため、図1のようにトランジスタ11のゲート及びトランジスタ12のゲートを共通の
配線に電気的に接続することが好ましい。
ソース又はドレインの他方と、が電気的に接続されている。
。
。
的に接続されている。
的に接続されている。
を介して接続されている状態を「電気的に接続」されていると呼んでいる。
子であり、入力が電圧の場合は電圧の極性を変えずに出力する素子であり、具体的には、
抵抗素子、スイッチ、ダイオード等である。スイッチとしては例えばトランジスタ等があ
る。なお、入力が電圧の場合は容量素子等も含まれる。
る。
れたメモリセルであることを意味する。
)」が入出力されるトランジスタ)と、各行の出力を整えるためのバッファと、が備えら
れている。
は「Low(0)」)に応じて一致、不一致を判定する。
セルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作及び
読み出し動作を行うことができる。
ト及びトランジスタ12のゲートを開いた状態(トランジスタをオン状態)とする。
)」に対応する電圧を入力する。
/SLjの入力/Sjの組み合わせは、Sjが「High(1)」且つ/Sjが「Low
(0)」の第1状態、Sjが「Low(0)」且つ/Sjが「High(1)」の第2状
態、及びSjが「Low(0)」且つ/Sjが「Low(0)」の第3状態である。
電源電圧Vssと呼んでいる。
状態は「High(1)」である。
は「Low(0)」である。
リセルbijの状態は「X(Don’t Care)」である。
ジスタ22のチャネル容量に記憶された情報である。
も一致と判断する値である。
行う。
トを閉じた状態(トランジスタをオフ状態)とする。
2のゲートが閉じた状態(トランジスタをオフ状態)となっている。
。
」に対応する電圧を入力する。
Sjとを逆極性とする。
示す。
合であって、入力Sjがメモリセル内のbijと一致する場合はマッチ線MLiの電位が
「High(1)」のままとなる。
入力Sjがメモリセル内のbijと一致しない場合はマッチ線MLiの電位が「Low(
0)」となる。
行われた場合は、読み出し動作のとき、トランジスタ21のゲート及びトランジスタ22
のゲートが閉じた状態(トランジスタをオフ状態)になっているので、サーチ線SLjの
入力Sjとサーチ線/SLjの入力/Sjがマッチ線MLiに供給されることがない。
」)で行われた場合は、入力Sjとメモリセル内のbijの一致又は不一致にかかわらず
、マッチ線MLiの電位は「High(1)」のままとなる。
h(1)」の場合は一致と判断し、出力Giが「Low(0)」の場合は不一致と判断す
る。
「High(1)」となり一致と判断される。つまり、行方向に並ぶ全てのメモリセルに
おいて、書き込み動作が第1の状態又は第2の状態で行われ、かつ入力Sjがbjと一致
する場合、又は書き込み動作が第3の状態で行われた場合は、マッチ線MLiの電位が「
High(1)」となり一致と判断される。
が「Low(0)」となるので不一致と判断される。つまり、行方向に並ぶ全てのメモリ
セルにおいて、書き込み動作が第1の状態又は第2の状態で行われ、かつ入力Sjがメモ
リセル内のbjと一致しない場合は、マッチ線MLiの電位が「Low(0)」となるの
で不一致と判断される。
る行が一つでもあった場合は連想メモリ全体として一致と判断し、一致する行が一つもな
かった場合は連想メモリ全体として不一致と判断する。
ワード「10100」が記憶されており、入力されたデータワード「10110」と一致
しないため1行目は不一致と判断される。
れたデータワード「10110」と一致するためL行目は一致と判断される。
て一致であることから、入力されたデータワード「10110」と一致するためM行目は
一致と判断される。
て一致であることから、入力されたデータワード「10110」と一致するためN行目は
一致と判断される。
。
て実施することができる。
図1、図2、図4、図5において、「X(Don’t Care)」を記憶せずに、第
1状態及び第2状態のみを書き込んだ場合は2値連想メモリ(BCAM)となる。
(TCAM)の双方に利用できる。
て実施することができる。
2値連想メモリ(BCAM)又は3値連想メモリ(TCAM)において、各メモリセル
の記憶内容を書き込み後に確認したい場合がある。
記憶されたデータワードを確認できるため、読み込み動作のみで各メモリセルの記憶内容
を確認することができる。
が一致する場合がある。
かの判別が難しいため、読み出し動作を繰り返しても、各メモリセルの記憶内容が判断で
きない場合がある。
め好ましい方法とはいえない。
いて図4、図5を用いて説明する。
ジスタ22のソース又はドレインの他方との接続部と、マッチ線である配線34と、の間
にトランジスタ23を追加した構成である。
ソース又はドレインの他方とトランジスタ22のソース又はドレインの他方との接続部と
電気的に接続されている。
接続されている。
ャネル型トランジスタとしても良い。
れば良い。
出し選択線RLであることを意味する。
High(1)」又は「Low(0)」を入力する手段(トランジスタ等)を追加し、且
つ、マッチ線MLへ「Low(0)」を入力する手段(トランジスタ等)を追加した構成
である。
書き込み動作及び読み出し動作の他に確認動作を行うことが可能となる。
セルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作、読
み出し動作、及び確認動作を行うことができる。
いようにするため、トランジスタ23をオフ状態とすることが好ましい。
サーチ線SLに影響しないようにするためにトランジスタ23を追加しても良い。
ンの他方とトランジスタ22のソース又はドレインの他方との接続部と、を導通させる必
要があるため、読み込み動作時はトランジスタ23をオン状態とする。
ow(0)」にプリチャージする。
RLiを「High(1)」とし、且つ、i行目以外のマッチ線ML1〜MLi−1、M
Li+1〜MLm及び読み出し選択線RL1〜RLi−1、RLi+1〜RLmを「Lo
w(0)」とする。
1)」又は「Low(0)」となる。
るため、マッチ線MLiの電圧「High(1)」がSLjに入力され、Sjとして「H
igh(1)」が出力される。
め、マッチ線MLiの電圧「High(1)」がSLjに入力されず、Sjはプリチャー
ジされた「Low(0)」のままである。
1)」又は「Low(0)」となる。
いるため、マッチ線MLiの電圧「High(1)」が/SLjに入力され、/Sjとし
て「High(1)」が出力される。
ため、マッチ線MLiの電圧「High(1)」が/SLjに入力されず、/Sjはプリ
チャージされた「Low(0)」のままである。
出力から/bijの内容が確認できる。つまり、確認動作によって、各メモリセルの記憶
内容を確認することができる。
て実施することができる。
図1、図4ではチャネル容量を用いて電荷を保持(データを記憶)することにより、一
つのメモリセルの面積を小さくしている。
つ、第1の容量素子の他方の電極を「Low(0)」とし、トランジスタ22のゲートに
第2の容量素子の一方の電極を電気的に接続し、且つ、第2の容量素子の他方の電極を「
Low(0)」としても良い。
スタ11及びトランジスタ12の半導体として酸化物半導体を用いているため、第1の容
量素子及び第2の容量素子の面積を小さくしても電荷の保持が可能である。
及び第2の容量素子の面積を最小限に抑えることができるので、一つのメモリセルの面積
を小さくすることができる。
て実施することができる。
図1及び図4において、読み出し用且つ電荷保持用のトランジスタ(トランジスタ21
、トランジスタ22)に用いる半導体は、読み出し速度向上のため、結晶性を有し、シリ
コンを含有する半導体を用いると好ましい。
が多いと、読み出し用且つ電荷保持用のトランジスタのチャネル容量を大きくする必要が
あるため、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を大きく
しなければならない。
半導体を用いると好ましい。
スタは、シリコンを用いたトランジスタと比較して、ソースとドレインと間のリーク量(
トランジスタのオフ電流)が極めて少ない。
半導体として、酸化物半導体を適用することにより、読み出し用且つ電荷保持用のトラン
ジスタのチャネル形成領域の面積を減らすことができる。
1、トランジスタ22)はマッチ線ML(配線34)にプリチャージした電位を素早く変
化させる必要がある。
タ22)のチャネル幅は広くした方が好ましい。
ランジスタ12)のチャネル幅は狭くした方が好ましい。
スタ22)のチャネル幅を電荷供給用のトランジスタ(トランジスタ11、トランジスタ
12)のチャネル幅よりも広くすることが好ましい。
て実施することができる。
本実施の形態では、半導体材料について説明する。
マニウム(SiGe)等がある。
ばどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
ことが好ましい。特にInとZnを含むことが好ましい。
ライザーとして、それらに加えてガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)
、アルミニウム(Al)、又はランタノイドから選ばれた一種又は複数種を有することが
好ましい。
ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)
、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(E
r)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)がある。
用いることができる。
酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系
酸化物、In−Ga系酸化物等を用いることができる。
Oとも表記する)、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、In−Al
−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−
Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Z
n系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn
系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系
酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸
化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物等を用いることができる。
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al
−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等
を用いることができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素を含有させても良い。
Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。
:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:
5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍
の酸化物を用いても良い。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい
。
て実施することができる。
連想メモリを用いた半導体装置の作製方法の一例について、図6〜図15を用いて説明
する。
している。
している。
している。
構造体を用意する(図6(A))。
sulator)等を用いることができる。
(A)の構造体を形成しても良い。
基板等)を用いることができるがこれらに限定されない。
も良い。
。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒
化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこ
れらに限定されない。絶縁層102は、単層構造でも積層構造でも良い。
がこれに限定されない。例えば、結晶性又は非晶質の酸化物半導体を用いても良い。また
、非晶質のシリコンを含有する半導体を用いてもよい。
Ge)等がある。
ばどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
210上にゲート絶縁層300を形成する(図6(B)、図10(A)、図14(A))
。
。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒
化アルミニウム膜、酸化アルミニウム膜、半導体層210を酸化又は窒化した膜、酸化ハ
フニウム膜等を用いることができるがこれらに限定されない。ゲート絶縁層300は、単
層構造でも積層構造でも良い。
2に用いる半導体層と、を共有している(一体形成している)。
タ22に用いる半導体層と、を共有することにより、図1のメモリセルを作製するに際し
て、一つのメモリセルの面積を小さくすることができる。
を分離しても良い。
22に用いる半導体層と、図4のトランジスタ23に用いる半導体層と、を共有している
(一体形成している)。
スタ22に用いる半導体層と、図4のトランジスタ23に用いる半導体層と、を共有する
ことにより、図4のメモリセルを作製するに際して、一つのメモリセルの面積を小さくす
ることができる。
図4のトランジスタ23に用いる半導体層と、を分離しても良い。
に接続される接続電極と、を同時に形成する。さらに、ゲート電極及び接続電極をマスク
として不純物元素を添加する(図7(A)、図10(B)、図14(B))。ゲート電極
と接続電極とは同一工程で同時に形成されているため、ゲート電極と接続電極とは同層で
あるといえる。ゲート電極と接続電極とは同一工程で同時に形成されているため、ゲート
電極と接続電極とは同じ出発膜を用いて形成されたものであるともいえる。
いることができる。
続電極が接する箇所に選択的に不純物元素を添加しておいても良い。
きる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性
を付与する不純物を添加したシリコン、様々な合金、酸化物導電層(代表的にはインジウ
ム錫酸化物等)等を用いることができるがこれらに限定されない。ゲート電極及び接続電
極は、単層構造でも積層構造でも良い。
することにより、ゲート電極の側面及び接続電極の側面にサイドウォール510を形成し
、サイドウォール、ゲート電極及び接続電極をマスクとして不純物元素を添加する(図7
(B))。
))。
とができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化
珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることが
できるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも
良い。
酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニ
ウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定
されない。層間絶縁膜600は、単層構造でも積層構造でも良い。
l Mechanical Polishing)等)することにより、ゲート電極及び
接続電極の上面(表面)を露出させる(図8(A))。
く、ゲート電極の上面(表面)及び接続電極の上面(表面)を露出することができるので
、マスク数を削減することができる。
及び接続電極の間に埋め込まれた状態となっている。
込絶縁層であるといえる。
が形成される層間絶縁膜600表面の平坦性が高いことが好ましい。
ことが好ましい。
半導体層711、酸化物半導体層712を形成する(図8(B)、図11(A)、図14
(C))。
。
。
ト電極に接している。
れており、且つ、下層の半導体層と重なる位置に配置されている。
る。
含む物質は酸化物半導体層を高純度化してI型に近づけることを妨げる物質であるといえ
る。
まれるため、層間絶縁膜600中に水素が取り込まれて酸化物半導体層に悪影響を与える
。
、水分が酸化物半導体層に悪影響を与える。
は水素を含まないスパッタ法で形成された膜であることが好ましい。特にスパッタ法で形
成された酸化シリコン膜又は酸化アルミニウム膜が好適である。
成し、ゲート絶縁層800上にゲート電極811(ゲート配線)を形成する(図8(C)
、図11(B)、図15(A))。
。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒
化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこ
れらに限定されない。ゲート絶縁層800は、単層構造でも積層構造でも良い。
例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与
する不純物を添加したシリコン、様々な合金、酸化物導電層(代表的にはインジウム錫酸
化物等)等を用いることができるがこれらに限定されない。ゲート電極(ゲート配線)は
、単層構造でも積層構造でも良い。
のゲート電極、及び、配線33(ワード線WL)に対応する。
することにより、ゲート電極の側面にサイドウォール910を形成する(図9(A))。
))。
とができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化
珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることが
できるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも
良い。
12上の電極1012及び電極1022と、電極423上及び層間絶縁膜600上の配線
1023と、を同時に形成する(図9(B)、図12、図15(B))。
層間絶縁膜600上の配線1024、並びに、電極424上及び層間絶縁膜600上の配
線1025も同時に形成する。
できる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電
性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層(代表的にはインジ
ウム錫酸化物等)等を用いることができるがこれらに限定されない。電極及び配線は、単
層構造でも積層構造でも良い。
に対応し、他方が図1、図4のトランジスタ11のドレイン電極に対応する。
に対応し、他方が図1、図4のトランジスタ12のドレイン電極に対応する。
ンジスタ22と、を電気的に接続する配線に対する補助配線となる。なお、補助配線の形
成を省略しても良いが、補助配線を形成することにより、マッチ線MLへの電荷供給を素
早く行うことができるため補助配線を形成した方が好ましい。
1、電極1012、電極1022等)を、下層のゲート電極又は接続電極とも接するよう
することによって、酸化物半導体層と下層のゲート電極又は接続電極との間に接触不良が
生じた場合であっても、酸化物半導体層と下層のゲート電極又は接続電極との電気的な接
続が可能になる。
極1021が重なる領域、酸化物半導体層712と電極1012が重なる領域、酸化物半
導体層712と電極1022が重なる領域、はそれぞれトランジスタのソース領域又はド
レイン領域とみなすこともできる。
領域又はドレイン領域と、の間に高抵抗領域(サイドウォールと重なる酸化物半導体層の
領域)が形成されるため、酸化物半導体を用いたトランジスタのオフ電流を低減すること
ができ、酸化物半導体を用いたトランジスタのリーク量を減少させることができる。
ホールを形成し、層間絶縁膜1100上に配線1211及び配線1212を形成する(図
9(C)、図13、図15(C))。
、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミ
ニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限
定されない。層間絶縁膜1100は、単層構造でも積層構造でも良い。
とができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、
導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層(代表的にはイ
ンジウム錫酸化物等)等を用いることができるがこれらに限定されない。配線1211及
び配線1212は、単層構造でも積層構造でも良い。
る場合に一つのメモリセルの面積を小さくすることができる。
て実施することができる。
実施の形態7では、トップゲート型トランジスタの場合を示したが、ボトムゲート型ト
ランジスタとしても良いし、フィン型トランジスタとしても良い。
て実施することができる。
成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を
行うことで良好な特性を得ることができる。
しい。
、トランジスタの電界効果移動度を向上させることが可能となる。
。
ネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、
低消費電力化が可能となる。
電圧を0V以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる
。
組成比としてIn:Sn:Zn=1:1:1のターゲットを用いて、ガス流量比をAr
/O2=6/9sccm、成膜圧力を0.4Pa、成膜電力100Wとして、15nmの
厚さとなるように基板上に酸化物半導体層を成膜した。
れをエッチング加工してソース電極及びドレイン電極を形成した。
を用いて100nmの厚さとなるように酸化窒化珪素膜(SiON)を形成してゲート絶
縁膜とした。
うにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
SiON)を形成し、1.5μmの厚さとなるようにポリイミド膜を形成し層間絶縁膜と
した。
タン膜を形成し、100nmの厚さとなるようにアルミニウム膜を形成し、50nmの厚
さとなるように第2のチタン膜を形成し、これらをエッチング加工して測定用のパッドを
形成した。
サンプルAは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
工前に加熱処理を施さなかった。
サンプルBは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行っ
た。
工前に加熱処理を施さなかった。
い出すためである。
サンプルCは基板を200℃になるように加熱した状態で酸化物半導体層の成膜を行っ
た。
加工前に窒素雰囲気で650℃1時間の加熱処理を施した後、酸素雰囲気で650℃1時
間の加熱処理を施した。
なる水素を追い出すためである。
し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
る効果を狙った。
図16(A)にサンプルAのトランジスタの初期特性を示す。
微鏡(TEM)で観察したところ、成膜時に基板加熱を行ったサンプルB及びサンプルC
と同様の成膜方法で形成したサンプルには結晶性が確認された。
性部分とを有し、結晶性部分の配向がc軸配向に揃っている結晶性であった。
、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、n
チャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
っていないサンプルAのしきい値電圧よりもプラスシフトしている。
加熱処理を行ったサンプルCの方が、成膜後に加熱処理を行っていないサンプルBよりも
プラスシフトしていることがわかる。
温度が高いほど水素が離脱しやすい。
あると考察した。
サンプルB(成膜後加熱処理なし)及びサンプルC(成膜後加熱処理あり)とに対して
ゲートBTストレス試験を行った。
性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した
。
を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
較することをプラスBT試験と呼ぶ。
s特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測
定した。
を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
比較することをマイナスBT試験と呼ぶ。
マイナスBT試験結果である。
マイナスBT試験結果である。
が、図17(A)及び図18(A)を参照すると少なくともプラスBT試験の処理を行う
ことにより、しきい値電圧をプラスシフトさせることができることがわかった。
マリーオフ型になったことがわかる。
により、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを
形成することができた。
との関係を示す。
している。
ていた。
いた。
とがわかった。
ことは明らかである。
12 トランジスタ
21 トランジスタ
22 トランジスタ
23 トランジスタ
31 配線
32 配線
33 配線
34 配線
35 配線
101 基板
102 絶縁層
200 半導体層
210 半導体層
300 ゲート絶縁層
411 電極
412 電極
413 電極
421 電極
422 電極
423 電極
424 電極
510 サイドウォール
600 層間絶縁膜
711 酸化物半導体層
712 酸化物半導体層
800 ゲート絶縁層
811 ゲート電極
910 サイドウォール
1011 電極
1012 電極
1021 電極
1022 電極
1023 配線
1024 配線
1025 配線
1100 層間絶縁膜
1211 配線
1212 配線
Claims (3)
- 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体層にチャネル形成領域を有し、
前記第2のトランジスタは、第2の酸化物半導体層にチャネル形成領域を有し、
前記第3のトランジスタは、第3の酸化物半導体層にチャネル形成領域を有し、
前記第4のトランジスタは、第4の酸化物半導体層にチャネル形成領域を有し、
前記第1のトランジスタのゲートは、第1の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第4の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、第2の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、前記第4の配線と電気的に接続される半導体装置であって、
第1の導電層と、第2の導電層と、第3の導電層と、第4の導電層と、を有し、
前記第1の導電層は、前記第3のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第4のトランジスタのソース又はドレインの一方としての機能を有し、
前記第1の導電層は、前記第2の導電層と電気的に接続され、
前記第2の導電層は、前記第2の配線としての機能を有し、
前記第3の導電層は、前記第1のトランジスタのソース又はドレインの一方としての機能を有し、
前記第4の導電層は、前記第1のトランジスタのゲートとしての機能を有し、
前記第1の酸化物半導体層は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記第1の領域は、前記第3の導電層と重なり、
前記第2の領域は、前記第4の導電層と重なり、
前記第3の領域は、前記第1の領域と前記第2の領域との間に位置し、前記第3の導電層と重ならず、かつ、前記第4の導電層と重ならないことを特徴とする半導体装置。 - 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、を有し、
前記第1のトランジスタは、第1の酸化物半導体層にチャネル形成領域を有し、
前記第2のトランジスタは、第2の酸化物半導体層にチャネル形成領域を有し、
前記第3のトランジスタは、第3の酸化物半導体層にチャネル形成領域を有し、
前記第4のトランジスタは、第4の酸化物半導体層にチャネル形成領域を有し、
前記第1のトランジスタのチャネル幅は、前記第3のトランジスタのチャネル幅より小さく、
前記第2のトランジスタのチャネル幅は、前記第4のトランジスタのチャネル幅より小さく、
前記第1のトランジスタのゲートは、第1の配線と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第4の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、第2の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第3の配線と電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、前記第4の配線と電気的に接続される半導体装置であって、
第1の導電層と、第2の導電層と、第3の導電層と、第4の導電層と、を有し、
前記第1の導電層は、前記第3のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第4のトランジスタのソース又はドレインの一方としての機能を有し、
前記第1の導電層は、前記第2の導電層と電気的に接続され、
前記第2の導電層は、前記第2の配線としての機能を有し、
前記第3の導電層は、前記第1のトランジスタのソース又はドレインの一方としての機能を有し、
前記第4の導電層は、前記第1のトランジスタのゲートとしての機能を有し、
前記第1の酸化物半導体層は、第1の領域と、第2の領域と、第3の領域と、を有し、
前記第1の領域は、前記第3の導電層と重なり、
前記第2の領域は、前記第4の導電層と重なり、
前記第3の領域は、前記第1の領域と前記第2の領域との間に位置し、前記第3の導電層と重ならず、かつ、前記第4の導電層と重ならないことを特徴とする半導体装置。 - 請求項1または請求項2において、
前記第1の配線は、前記第2の配線に沿う方向に配置されていることを特徴とする半導体装置。
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