KR20180086501A - 직접 접합을 위한 증가된 접촉 정렬 허용오차 - Google Patents

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KR20180086501A
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폴 엠. 엔퀴스트
가이우스 길맨 주니어 파운틴
하비에르 에이. 드라크루즈
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인벤사스 본딩 테크놀로지스 인코포레이티드
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    • H01L2224/0554—External layer
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05609—Indium [In] as principal constituent
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
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    • H01L2224/05599—Material
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80035—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by heating means
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/8093—Reshaping
    • H01L2224/80935—Reshaping by heating means, e.g. reflowing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

접합된 디바이스 구조체가 제1 기판 - 제1 기판은 바람직하게는 디바이스 또는 회로에 접속되는 제1 세트의 전도성 접촉 구조체를 갖고, 제1 기판 상의 접촉 구조체에 인접한 제1 비-금속 영역을 가짐 -, 제2 기판 - 제2 기판은 바람직하게는 디바이스 또는 회로에 접속되는 제2 세트의 전도성 접촉 구조체를 갖고, 제2 기판 상의 접촉 구조체에 인접한 제2 비-금속 영역을 가짐 -, 및 제2 비-금속 영역에 대한 제1 비-금속 영역의 접촉 접합에 의해 형성되는 제1 및 제2 세트의 접촉 구조체들 사이의 접촉-접합된 계면을 포함한다. 접촉 구조체는 2개의 기판 상에서 평행하지 않은, 개별 라인 또는 그리드로 접속된 라인과 같은 세장형 접촉 피쳐를 포함하여, 교차부에서 접촉을 형성한다. 따라서, 디싱 및 기생 커패시턴스를 최소화시키면서 정렬 허용오차가 개선된다.

Description

직접 접합을 위한 증가된 접촉 정렬 허용오차
관련 출원에 대한 상호 참조
본 출원은, 그 전체 내용이 모든 목적을 위해 본 명세서에 참고로 포함되는, 2015년 12월 18일자로 출원된 미국 가특허 출원 제62/269,412호의 이익을 청구한다.
기술분야
본 분야는 직접 웨이퍼 접합(direct wafer bonding)에 관한 것으로, 보다 상세하게는 반도체 디바이스 및 집적 회로 제조에 이용될 기판(substrate)의 접합 및 전기적 상호접속(interconnection)에 관한 것이다.
통상적인 CMOS 디바이스의 물리적인 한계에 근접하고 있고, 고성능 전자 시스템에 대한 요구가 절박해짐에 따라, 시스템-온-칩(system-on-a chip, SOC)이 반도체 산업의 자연스러운 해결책이 되고 있다. 시스템-온-칩 제조를 위해, 하나의 칩 상에서 다양한 기능이 요구된다. 규소 기술(silicon technology)이 다수의 디바이스를 처리하기 위한 주요 기술이지만, 현재 요구되는 회로 및 광전자 기능들 중 많은 것이 규소 이외의 재료로 제조된 개별 디바이스 및/또는 회로로부터 최상으로 얻어질 수 있다. 따라서, 비-규소 기반 디바이스를 규소 기반 디바이스와 통합하는 하이브리드 시스템(hybrid system)이 순수한 규소 또는 순수한 비-규소 디바이스 단독으로 가능하지 않은 고유한 SOC 기능을 제공할 가능성을 제시한다.
이종 디바이스 통합(heterogeneous device integration)을 위한 하나의 방법으로 규소 상에서의 상이한 재료의 헤테로-에피텍셜 성장(hetero-epitaxial growth)이 있었다. 지금까지, 그러한 헤테로-에피텍셜 성장은 주로 비-규소 막(film)과 기판 사이의 격자 상수(lattice constant)의 부정합으로 인해, 헤테로-에피텍셜 성장 막에서 높은 밀도의 결함을 보여왔다.
이종 디바이스 통합에 대한 다른 접근법으로 웨이퍼 접합 기술이 있었다. 그러나, 상승된 온도에서 상이한 열 팽창 계수를 갖는 상이한 재료의 웨이퍼 접합은 전위 발생(dislocation generation), 박리(debonding), 또는 크랙발생(cracking)으로 이어지는 열 응력(thermal stress)을 도입시킨다. 따라서, 저온 접합이 요구된다. 상이한 재료가 낮은 분해 온도를 가진 재료, 또는 예를 들어 초박막 소스(ultrashallow source) 및 드레인 프로파일(drain profile)을 가진 InP 이종접합 양극성 트랜지스터(heterojunction bipolar transistor) 또는 처리된 Si 디바이스와 같은 온도 민감성 디바이스를 포함하는 경우에, 상이한 재료의 접합을 위해 저온 접합이 또한 중요하다.
상이한 재료를 포함하는 동일한 칩 상에서 상이한 기능을 생성하는 데 필요한 공정의 설계는 최적화하기에 어렵고 힘들다. 실제로, 결과적으로 생성된 SOC 칩들 중 많은 것(특히, 보다 큰 통합 크기의 것)이 낮은 수율을 보인다. 하나의 접근법은 웨이퍼 접착제 접합(wafer adhesive bonding) 및 층 전사(layer transfer)에 의해 완전히 처리된 IC를 상호접속시키는 것이었다. 예를 들어, 문헌[Y. Hayashi, S. Wada, K. Kajiyana, K. Oyama, R. Koh, S Takahashi and T. Kunio, Symp. VLSI Tech. Dig. 95 (1990)] 및 미국 특허 제5,563,084호를 참조하며, 두 참고 문헌 모두의 전체 내용이 본 명세서에 참고로 포함된다. 그러나, 웨이퍼 접착제 접합은 보통 상승된 온도에서 작용하고, 열 응력, 가스방출(out-gassing), 기포 형성 및 접착제의 불안정성을 겪어, 공정 중의 감소된 수율 및 시간 경과에 따른 열악한 신뢰도로 이어진다. 또한, 접착제 접합부는 보통 밀폐성이 아니다.
웨이퍼 직접 접합은 임의의 접착제를 사용함이 없이 웨이퍼가 실온에서 접합되도록 허용하는 기술이다. 실온 직접 웨이퍼 접합부는 전형적으로 밀폐성이다. 그것은 접착제 접합에서와 같이 응력 및 이질성을 쉽게 도입시키지 않는다. 또한, 저온 접합된 웨이퍼 쌍이 박화 공정(thinning process)을 견딜 수 있다면, 접합된 쌍 중 하나의 웨이퍼가 특정 재료 조합을 위해 각각의 임계값 미만의 두께로 박화될 때, 층 내에서의 불일치 전위(misfit dislocation)의 발생 및 후속 열 처리 단계 중의 접합된 쌍의 미끄러짐 또는 크랙발생이 회피될 수 있다. 예를 들어, 그 전체 내용이 본 명세서에 참고로 포함되는 문헌[Q.-Y. Tong and U.
Figure pct00001
, Semiconductor Wafer Bonding: Science and Technology, John Wiley & Sons, New York, (1999)]을 참조한다.
또한, 웨이퍼 직접 접합 및 층 전사는 VLSI(Very Large Scale Integration(초고밀도 집적 회로))에 적합하고 상당히 유연하며 제조가능한 기술이며, 따라서 3차원 시스템-온-칩(3-D SOC)을 형성하기에 적합하다. 3-D SOC 접근법은 시스템-온-칩을 형성하기 위한 기존 집적 회로의 통합으로 볼 수 있다.
또한, 통합 복잡도가 증가함에 따라, 다양한 회로를 저온에서, 바람직하게는 실온에서 강건하게 일체화하여 부가적인 응력을 낮추거나 제거하고 더욱 신뢰성 있는 회로를 형성하기 위한 통합 공정에 대한 요구 또한 증가한다.
접합되는 웨이퍼들 또는 다이들(dies) 사이의 금속의 저온 또는 실온 직접 웨이퍼 접합이 3D-SOC 제조를 위해 바람직하다. 그러한 직접 금속 접합은 웨이퍼들 또는 다이들 사이의 비-금속의 직접 웨이퍼 접합과 함께 사용되어, 웨이퍼들 또는 다이들이 기계적으로 접합될 때, 접합되는 웨이퍼들 또는 다이들 사이의 전기적 상호접속을 생성할 수 있다. 동시 금속 및 비-금속 접합은 접합된 웨이퍼들 또는 다이 사이의 전기적 상호접속을 달성하기 위한, 기판 박화, 비아 에칭(via etching), 및 상호접속부 금속화와 같은 후-접합 처리(post-bond processing)에 대한 필요성을 없앨 수 있다. 매우 낮은 기생 임피던스(parasitic impedance) 및 그로 인한 감소된 전력과 증대된 대역폭 능력(bandwidth capability)을 생성하는 매우 작은 접합 금속 패드(bonding metal pad)가 사용될 수 있다.
청정한 표면과의 금속의 접합은 잘 알려진 현상이다. 예를 들어, 열압착 와이어 접합(thermocompression wire bonding)이 웨이퍼-레벨 접합에 적용되었다. 온도, 압력 및 저 경도 금속이 전형적으로 채용되고, 보통 잔류 응력을 생성한다. 예를 들어, 문헌[M.A. Schmidt, Proc. IEEE, Vol. 86, No. 8, 1575 (1998), Y. Li, R.W. Bower, I. Bencuya, Jpn. J. Appl. Phys. Vol. 37, L1068 (1988)]을 참조한다. 250 내지 350oC에서의 Pd 금속 층이 덮인 규소 또는 III V족 화합물 웨이퍼의 직접 접합이 문헌[B. Aspar, E. Jalaguier, A. Mas, C. Locatelli, O. Rayssac, H. Moricean, S. Pocas, A. Papon, J. Michasud and M. Bruel, Electon. Lett., 35, 12 (1999)]에 의해 보고되었다. 그러나, 금속 Pd가 아닌 Pd2Si 규화물 또는 Pd-III V족 합금이 실제로 형성되고 접합된다. 실온에서의 Au와 Al의 접합이 플립 칩 접합(flip chip bonding)에서 초음파 및 압축 부하를 사용함으로써 달성되었으며, 예를 들어, 문헌[M. Hizukuri, N. Watanabe and T. Asano, Jpn. J. Appl. Phys. Vol. 40, 3044 (2001)]을 참조한다. 웨이퍼 레벨에서의 실온 금속 접합이 3x10-8 mbar보다 낮은 기저 압력을 가진 초고진공(ultrahigh vacuum, UHV) 시스템에서 실현되었다. 보통, 이온 아르곤 스퍼터링(ion argon sputtering) 또는 고속 원자-빔(fast atom-beam)이 사용되어 접합 표면을 세정한 다음에 접합 기판에 대한 외부 압력의 인가가 이어진다. 예를 들어, 문헌[T. Suga, Proc. The 2nd Intl. Symposium on semiconductor wafer bonding, the Electrochemical Soc. Proc. Vol. 93-29, p.71 (1993)]을 참조한다. 얇은 스퍼터링된 Ti, Pt 및 Au 막을 가진 2개의 Si 기판들 사이의 실온 접합이 또한 3x10-8 mbar보다 낮은 기저 압력을 가진 UHV 시스템에서 4 내지 40 μbar의 Ar 압력에서의 박막 스퍼터 침착 후 인가된 힘을 사용하여 달성되었다. 예를 들어, 문헌[T. Shimatsu, R.H. Mollema, D. Monsma, E.G. Keim and J.C. Lodder, J. Vac. Sci. Technol. A 16(4), 2125 (1998)]을 참조한다.
금속 피쳐 또는 접촉부와 비-금속 필드 영역(field region)의 직접 접합이, 각각의 개시 내용이 명백하게 본 명세서에 참고로 포함되는 미국 특허 제7,485,968호 및 미국 특허 제6,962,835호에 개시된다. 그러나, 2개의 기판으로부터의 금속 피쳐의 정렬을 달성할 뿐만 아니라, 주위 비-금속 영역을 또한 직접 접합하면서 신뢰성 있는 금속 접합도 달성하는 것은 어려울 수 있다.
일 실시예에서, 접합된 구조체(bonded structure)가 개시된다. 접합된 구조체는 전도성 제1 접촉 구조체(contact structure) 및 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역(bonding region)을 포함하는 제1 반도체 요소를 포함할 수 있고, 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐(elongate contact feature)를 포함한다. 접합된 구조체는 또한 전도성 제2 접촉 구조체 및 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소를 포함할 수 있고, 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함한다. 제1 접합 영역은 제2 접합 영역과 접촉하고 제2 접합 영역에 직접 접합될 수 있다. 제1 세장형 접촉 피쳐는 제2 접촉 피쳐와 평행하지 않게 배향될 수 있고, 제1 세장형 접촉 피쳐와 제2 접촉 피쳐 사이의 교차부(intersection)에서 제2 접촉 피쳐와 직접 접촉할 수 있다.
다른 실시예에서, 접합 방법이 개시된다. 접합 방법은 전도성 제1 접촉 구조체 및 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역을 포함하는 제1 반도체 요소를 제공하는 단계를 포함할 수 있고, 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐를 포함한다. 방법은 전도성 제2 접촉 구조체 및 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소를 제공하는 단계를 포함할 수 있고, 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함한다. 방법은 제1 세장형 접촉 피쳐와 제2 접촉 피쳐가 평행하지 않도록 제1 반도체 요소와 제2 반도체 요소를 배향시키고 합착(bringing together)시키는 단계를 포함할 수 있다. 방법은 제1 접합 영역을 제2 접합 영역과 직접 접합시키는 단계를 포함할 수 있다. 방법은 제1 세장형 접촉 피쳐와 제2 접촉 피쳐를 제1 세장형 접촉 피쳐와 제2 접촉 피쳐 사이의 교차부에서 직접 접합시키는 단계를 포함할 수 있다.
또 다른 실시예에서, 접합된 구조체가 개시된다. 접합된 구조체는 전도성 제1 접촉 구조체 및 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역을 포함하는 제1 반도체 요소를 포함할 수 있고, 제1 접촉 구조체는 다수의 교차하는 라인들(lines)의 전도성 제1 그리드 패턴(grid pattern)을 포함한다. 접합된 구조체는 전도성 제2 접촉 구조체 및 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소를 포함할 수 있고, 제2 접촉 구조체는 다수의 교차하는 라인들의 전도성 제2 그리드 패턴을 포함한다. 제1 접합 영역은 제2 접합 영역과 접촉하고 제2 접합 영역에 직접 접합될 수 있다. 제1 그리드 패턴은 제2 그리드 패턴과 교차하고 제2 그리드 패턴과 직접 접촉할 수 있다.
다른 실시예에서, 접합된 구조체가 개시된다. 접합된 구조체는 전도성 제1 접촉 구조체 및 제1 접촉 구조체를 둘러싸는 비-금속 제1 접합 영역을 포함하는 제1 반도체 요소를 포함할 수 있다. 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐를 포함할 수 있고, 제1 세장형 접촉 피쳐는 고농도 도핑된(heavily doped) 반도체 재료를 포함한다. 제1 접합 영역은 저농도 도핑된(lightly doped) 또는 도핑되지 않은 반도체 재료를 포함할 수 있다. 접합된 구조체는 전도성 제2 접촉 구조체 및 제2 접촉 구조체를 둘러싸는 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소를 포함할 수 있고, 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함한다. 제1 접합 영역은 제2 접합 영역과 접촉하고 제2 접합 영역에 직접 접합될 수 있다. 제1 세장형 접촉 피쳐는 제2 접촉 피쳐와 직접 접촉하고 제2 접촉 피쳐에 직접 접합될 수 있다.
또 다른 실시예에서, 반도체 요소가 개시된다. 반도체 요소는 비-금속 재료의 하나 이상의 층들을 포함하는 기판을 포함할 수 있다. 반도체 요소는 기판 내에 매립되는 복수의 전도성 트레이스들(traces)을 포함할 수 있고, 트레이스들은 기판을 통해 측방향으로 연장되어 전기 신호들을 측방향으로 라우팅한다(route). 반도체 요소는 복수의 트레이스들 중 제1 트레이스를 따라 연장되고 제1 트레이스와 직접 접촉하는 세장형 접촉 피쳐를 포함할 수 있고, 접촉 피쳐는 기판의 상부 표면에서 노출된다.
따라서, 목적은 단일 접합 단계에 의해 웨이퍼들과 다이 사이의 기계적 및 전기적 접촉을 얻는 것이다.
다른 목적은 반도체 회로들의 웨이퍼들 또는 다이 사이의 금속 접합이 외부 압력을 사용함이 없이 대기 중에서 형성될 수 있는 저온 또는 실온 접합 방법을 제공하는 것이다.
추가의 목적은 반도체 회로들의 웨이퍼들 또는 다이 사이의 임의의 금속의 층들의 금속 접합이 금속 층들을 금 또는 구리 또는 팔라듐의 박막으로 덮음으로써 외부 압력을 사용함이 없이 대기 중에서 웨이퍼 레벨에서 실온에서 형성될 수 있는 저온 또는 실온 접합 방법을 제공하는 것이다.
또 다른 목적은 금속 및 공유 결합이 금속 및 다른 비-금속 층들이 공존하는 반도체 회로들로 구성되는 웨이퍼들 또는 다이의 접합 표면들 상에서 실온에서 동시에 형성되는, 외부 압력을 사용함이 없이 대기 중에서 웨이퍼 레벨에서의 실온 접합 방법을 제공하는 것이다.
다른 목적은 상이한 열 팽창 계수를 가진 상이한 기판들 또는 상이한 기판들 상의 상이한 재료들이 상이한 기판들 또는 상이한 기판들 상의 상이한 재료들 사이의 파국적 응력(catastrophic stress)의 생성 없이 함께 접합될 수 있는 실온 접합 방법을 제공하는 것이다.
또 다른 목적은 기판들 사이의 접합 강도가 기판들의 기계적 파단 강도에 근접하는 실온 접합 방법이다.
다른 목적은 별개의 기판들 상에 개별적으로 제조되고 공통 기판 상에 접합되는 디바이스들을 포함하는 접합된 디바이스 구조체를 제공하는 것이다.
또 다른 추가의 목적은 신뢰성 있는 기계적 접합이 실온에서 또는 실온 부근에서 형성될 수 있고 신뢰성 있는 전기적 접촉이 후속하여 간단한 저온 어닐링(anneal)에 의해 형성될 수 있는 방법 및 디바이스를 제공하는 것이다.
이들 및 다른 목적은 제1 기판 - 제1 기판은 바람직하게는 디바이스 또는 회로에 접속되는 제1 복수의 금속 접합 패드들을 갖고, 제1 기판 상의 금속 접합 패드들에 인접한 제1 비-금속 영역을 가짐 -, 제2 기판 - 제2 기판은 바람직하게는 제2 디바이스 또는 회로에 접속되고 제1 복수의 금속 접합 패드들과 정렬되거나 정렬가능한 제2 복수의 금속 접합 패드들을 갖고, 제2 기판 상의 금속 접합 패드들에 인접한 제2 비-금속 영역을 가짐 -, 및 제1 및 제2 세트의 금속 접합 패드들 사이의 접촉-접합된 계면을 포함하는 접합 방법 및 접합된 디바이스 구조체에 의해 달성된다.
개시된 실시예 및 그의 많은 부수적인 이점의 더욱 완전한 이해가, 이들이 첨부 도면과 함께 고려될 때 하기의 상세한 설명을 참조함으로써 더 잘 이해됨에 따라 용이하게 얻어질 것이다.
도 1a는 정렬된 금속 접합 패드를 갖는 한 쌍의 비접합 기판의 개략도.
도 1b는 정렬된 금속 접합 패드가 접촉된 한 쌍의 비접합 기판의 개략도.
도 1c는 금속 접합 패드로부터 떨어진 비-금속 영역에서 접합된 한 쌍의 접촉된 기판의 개략도.
도 1d는 금속 접합 패드 부근의 작은 비접합 링(ring) 영역을 제외하고는 비-금속 영역에 걸쳐 접합된 한 쌍의 접촉된 기판의 개략도.
도 2a는 접합 전의 다수의 접합 패드를 가진 접합 기판을 예시한 개략도.
도 2b는 접합 패드가 접촉된 후의 접합 기판의 개략도.
도 2c는 비전도성 영역이 접합될 때의 접합 기판의 개략도.
도 2d는 삽도(insert)에 도시한 바와 같이 반도체 다이를 분리시키는 금속 패드 두께(2h)의 함수로서 비접합 링 영역의 폭(W)을 도시한 그래프.
도 3a는 표면 평탄화 후의 반도체 다이 또는 웨이퍼의 개략도.
도 3b는 접촉 윈도우(contact window)가 금속 패드 상에서 개방된 상태로 제2 금속 층이 형성되고 평탄화된 반도체 다이 또는 웨이퍼의 개략도.
도 3c는 제2 금속 층을 가진 제2 반도체 다이 또는 웨이퍼의 개략도.
도 3d는 2개의 다이 또는 웨이퍼의 정렬된 금속 접합의 개략도.
도 4a는 산화물 코팅 내의 매립된 금속 패드를 도시한 기판의 일부의 개략도.
도 4b는 상호 금속 접합 패드를 갖는 한 쌍의 비접합 기판의 개략도.
도 4c는 비-금속 영역이 접촉되고 접합될 때 생성된 힘에 의해 접촉된 상호 금속 접합 패드를 도시한 한 쌍의 접합된 기판의 개략도.
도 4d는 보다 큰 기판에 접합된 한 쌍의 보다 작은 기판의 개략도.
도 5a는 금속 패드 아래에 변형가능한 재료 또는 공극(void)을 갖는 일 실시예의 개략도.
도 5b는 금속 패드 아래에 변형가능한 재료를 갖는 일 실시예의 개략도.
도 5c는 함께 접합된 도 5a에 도시된 바와 같은 2개의 디바이스의 개략도.
도 6a는 리플로우가능(reflowable) 금속 재료가 비-금속 표면의 직접 웨이퍼 접합 전에 2개의 디바이스 상의 표면에 노출된 일 실시예의 개략도.
도 6b는 리플로우가능 금속 재료가 비-금속 표면의 직접 웨이퍼 접합 후에 밀봉된 일 실시예의 개략도.
도 6c는 비-금속 표면의 직접 웨이퍼 접합이 리플로우가능 금속을 밀봉한 후에 리플로우가능 금속이 리플로우된 일 실시예의 개략도.
도 7a는 리플로우가능 금속 재료가 비-금속 표면의 직접 웨이퍼 접합 전에 2개의 디바이스 상의 표면에 노출된 일 실시예의 개략도.
도 7b는 리플로우가능 금속 재료가 비-금속 표면의 직접 웨이퍼 접합 후에 밀봉된 일 실시예의 개략도.
도 7c는 비-금속 표면의 직접 웨이퍼 접합이 리플로우가능 금속을 밀봉한 후에 리플로우가능 금속이 리플로우된 일 실시예의 개략도.
도 8a는 제1 반도체 요소와 제2 반도체 요소가 합착되기 전의 두 요소의 개략적인 측단면도.
도 8b는 접합 영역이 함께 직접 접합된 후의 중간 접합된 구조체의 개략적인 측단면도.
도 8c는 접촉 피쳐가 함께 직접 접합된 후의 접합된 구조체의 개략적인 측단면도.
도 9a는 일 실시예에 따른, 접합된 반도체 구조체 내의 전도성 피쳐의 위치의 개략적인 평면도.
도 9b는 도 9a의 접합된 반도체 구조체의 개략적인 측단면도.
도 10은 다른 실시예에 따른, 접합된 반도체 구조체 내의 전도성 피쳐의 위치의 개략적인 평면도.
도 11a는 대응하는 아래에 놓인 트레이스와 접속된 복수의 세장형 접촉 피쳐를 갖는 제1 반도체 요소의 개략적인 평면도.
도 11b는 제1 반도체 요소의 예시적인 접촉 피쳐 및 관련된 아래에 놓인 트레이스, 및 제1 반도체 요소의 접촉 피쳐와 교차하는 배향으로 접촉하도록 정렬된 제2 반도체 요소의 접촉 피쳐의 개략적인 평면도.
도 11c는 두 요소의 교차하는 접촉 피쳐들 사이의 직접 접속부를 포함하는 2개의 접합된 반도체 요소의 개략적인 측단면도.
도 12a는 다양한 다른 실시예에 따른, 사각형 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12b는 다른 실시예에 따른, 사각형 프로파일을 갖는 다각형 전도성 접촉 구조체의 개략적인 평면도.
도 12c는 다양한 실시예에 따른, 오각형 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12d는 다른 실시예에 따른, 오각형 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12e는 다양한 실시예에 따른, 육각형 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12f는 다른 실시예에 따른, 육각형 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12g는 다양한 실시예에 따른, 둥근 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
도 12h는 다른 실시예에 따른, 둥근 프로파일을 갖는 전도성 접촉 구조체의 개략적인 평면도.
이제 여러 도면 전반에 걸쳐 유사한 도면 부호가 유사하거나 대응하는 부분을 나타내는 도면, 보다 상세하게는 접합 공정의 제1 실시예를 예시한 도 1a 내지 도 1d 및 도 2를 참조한다. 제1 실시예에서, 정렬되어 있는 별개의 웨이퍼 상의 금속 접촉 영역이, 금속 영역 주변의 비-금속 영역이 실온 화학 결합을 겪을 때 생성되는 고유 힘에 의해 가압 접촉되어 접합될 때, 직접 금속-금속 접합이 발생된다. 본 명세서 전반에 걸쳐 사용되는 바와 같은 화학 결합은 하나의 웨이퍼의 표면 상의 표면 접합부가 대향하는 웨이퍼의 표면 상의 표면 접합부와 반응하여, 표면 요소에 걸쳐 공유 결합과 같은 직접 접합을 형성할 때 발생되는 접합 강도로 정의된다. 화학 결합은 예를 들어 웨이퍼 재료의 파단 강도에 근접하는 그들의 높은 접합 강도에 의해 명백해지며, 따라서 예를 들어 단순한 반 데르 발스 결합(Van der Waals bonding)과 구별된다. 개시된 실시예의 방법에 의해 달성되는 화학 결합 강도의 예가 아래에서 논의된다. 화학 결합 과정에서, 상당한 힘이 발생된다. 이들 힘은 화학 결합이 대향하는 비-금속 영역들 사이에서 전파됨에 따라 금속 영역의 내부 압력을 증가시키기에 충분히 클 수 있다.
도 1a는 각각의 대향하는 웨이퍼 표면(11, 14)을 가진 2개의 웨이퍼(10, 13)를 도시한다. 웨이퍼 표면은 순수한 원소의 반도체 표면일 수 있거나, 비교적 소량의 자연 산화물을 포함하는 순수한 원소의 반도체 표면일 수 있거나, 산화물-코팅된 표면과 같은 절연체일 수 있다. 다양한 실시예에서, 웨이퍼 표면은 유리, 절연체 상 규소(silicon-on-insulator), 질화규소, 탄화규소, 사파이어, 게르마늄, 비화갈륨, 질화갈륨, 중합체, 인화인듐, 또는 임의의 다른 적합한 재료 중 적어도 하나를 포함할 수 있다. 표면은 매끄러운, 활성화된 표면을 생성하기 위해, 각각의 내용이 전체적으로 본 명세서에 참고로 포함되는 미국 특허 제6,984,571호; 제6,902,987호; 및 제6,500,694호에 기술된 바와 같이 제조될 수 있다. 폴리싱(polishing) 또는 폴리싱 및 매우 약간의 에칭(very slightly etching, VSE)과 같은 기술이 사용될 수 있다. 접합 층은 침착되고 폴리싱되거나 폴리싱된 다음에 약간 에칭될 수 있다. 결과적으로 생성된 표면은 상보적이고, 5 내지 15 Å 범위 내의, 바람직하게는 10 Å 이하의, 더욱 바람직하게는 5 Å 이하의 화학 결합 표면 조도(surface roughness)를 갖는, 평탄하고 매끄러운 화학 결합 표면을 갖는다.
각각의 웨이퍼는 일 세트의 금속 패드(12, 15) 및 표면(11, 14) 내의 금속 접합 패드에 인접한 비-금속 영역을 포함한다. 금속 접합 패드의 비-평탄도 및 표면 조도는 화학 결합 표면의 그것보다 클 수 있다. 패드(12, 15)는 내부 회로 및/또는 규소 관통 비아(through silicon via, TSV)에 직접적으로 또는 간접적으로 전기적으로 접속될 수 있고, 전기 접속부를 웨이퍼 상에 사전-제조된 각각의 디바이스 및/또는 회로로 라우팅하기 위해 사용될 수 있다. 패드는 바람직하게는 표면 처리 전에 형성되고, VSE는 바람직하게는 패드가 형성된 후에 수행된다. 도 1a에 도시된 바와 같이, 각각의 웨이퍼 상의 패드(12, 15)가 정렬된다. 도 1b는 각각의 패드를 접촉시키도록 웨이퍼를 함께 배치할 때의 웨이퍼를 도시한다. 이러한 단계에서, 패드(12, 15)는 분리가능할 것이다. 도 1c에서, 약간의 부가적인 압력이 웨이퍼에 인가되어 반도체 웨이퍼들 중 하나 또는 둘 모두를 탄성 변형시켜, 웨이퍼 상의 비-금속 영역들 중 일부 사이의 접촉을 생성한다. 도시된 접촉 위치는 일례이고, 접촉은 상이한 위치에서 이루어질 수 있다. 또한, 접촉은 하나 초과의 지점에서 이루어질 수 있다. 이러한 접촉은 화학적 웨이퍼-대-웨이퍼 접합을 개시하고, 접합된 구조체가 도 1d에 도시된다. 접합 시임(bonding seam)(16)이 초기 화학 결합 후 확장되어 도 1d에 도시된 접합 시임(17)을 생성한다. 전체적으로 본 명세서에 참고로 포함되는 미국 특허 제6,984,571호; 제6,902,987호; 및 제6,500,694호에서 설명된 바와 같이, 접합 강도는 초기에는 약하고, 접합이 전파됨에 따라 증가한다. 대향하는 비-금속 영역은 실온 또는 저온에서 화학적으로 결합된다.
보다 상세하게는, 금속 접합 패드를 포함하는 웨이퍼 표면이 실온에서 접촉함에 따라, 대향하는 웨이퍼 표면의 접촉하는 비-금속 부분이 접촉 지점 또는 지점들에서 접합부를 형성하기 시작하였고, 접촉 화학 결합 면적이 증가함에 따라 웨이퍼들 사이의 끌어당기는 접합력이 증가한다. 금속 패드가 없다면, 웨이퍼는 전체 웨이퍼 표면에 걸쳐 접합될 것이다. 금속 패드의 존재는, 대향하는 웨이퍼들 사이의 접합 시임을 중단시키지만, 화학적 웨이퍼 대 웨이퍼 접합을 막지 않는다. 금속 접합 패드의 가단성(malleability) 및 연성(ductility)으로 인해, 비-금속 영역에서의 화학적 웨이퍼-대-웨이퍼 접합에 의해 생성되는 압력이 힘을 생성할 수 있으며, 이러한 힘에 의해 금속 패드 상의 평탄하지 않은 그리고/또는 거친 영역이 변형되어 금속 패드의 개선된 평탄도 및/또는 조도와 금속 패드들 사이의 밀착 접촉을 생성할 수 있다. 화학 결합에 의해 생성된 압력은 이들 금속 패드가 서로 밀착 접촉되도록 인가될 외부 압력을 불필요하게 하기에 충분하다. 정합 계면에서의 금속 원자의 상호-확산(inter-diffusion) 또는 자체-확산(self-diffusion)으로 인해, 심지어 실온에서도, 밀착 접촉된 금속 패드들 사이에 강한 금속 접합부가 형성될 수 있다. 이러한 확산은 표면 자유 에너지를 감소시키도록 열역학적으로 구동되고, 전형적으로 높은 상호-확산 및/또는 자체 확산 계수를 갖는 금속에 대해 향상된다. 이들 높은 확산 계수는 확산 중에 금속 이온의 운동에 의해 방해받지 않는 이동 자유 전자 가스에 의해 전형적으로 주로 결정되는 응집 에너지(cohesive energy)의 결과이다. 따라서, 비-금속 영역에서의 웨이퍼-대-웨이퍼 화학 결합은 2개의 상이한 웨이퍼 상의 금속 패드들 사이의 전기적 접속을 달성한다. 이러한 효과를 지배하는 기하학적 및 기계적 제약이 후술된다.
2개의 웨이퍼의 비-금속 표면이 접촉으로부터 배제되는, 폭(W)을 갖는 접합 패드 주위의 비접합 영역(unbonded area)이 생성될 것이다(도 1d 참조). 금속 막의 두께가 너무 크지 않는 한, 2개의 접합 웨이퍼들 또는 다이들 사이의 갭(gap)이 감소되어, 각각의 금속 패드 주위에 작은 비접합 영역을 남길 수 있다. 이것이 도 2a 내지 도 2c에 예시되며, 여기서 금속 패드(21)를 가진 웨이퍼(20)가 패드(23)를 가진 웨이퍼(22)에 접합될 준비가 되어 있다. 측방향 갭(24)이 인접한 패드들 사이에 있다. 금속 패드가 접촉되고(도 2b), 웨이퍼가 탄성 변형되어 갭(24) 내에서 접합되어 접합부(25)를 형성한다(도 2c). 도 2a 내지 도 2c의 치수가 축척에 맞게 도시되지는 않은 것에 유의하여야 한다.
금속 막 두께, 웨이퍼 또는 다이의 기계적 특성, 웨이퍼 또는 다이 두께, 결합 에너지의 함수로서 비접합 영역의 폭을 계산하기 위한 공식이 아래에 표시될 것이다. 도 2d는 갭 높이(2h)와 비접합 영역의 폭(W) 사이의 관계를 도시한 그래프이다. 웨이퍼의 변형이 영 계수(Young's modulus)(E)에 의해 주어지는 탄성 상수를 따르고, 웨이퍼들 각각이 tw의 두께를 가질 때, 박판의 작은 편향의 단순 이론에 따라, 비접합 영역의 폭(W)이 W > 2tw에 대해 하기의 수학식에 의해 대략 추정될 수 있으며, 여기서 한 쌍으로서의 금속 접합 패드는 웨이퍼 표면 위로 2h의 높이를 가지며:
[수학식 1]
Figure pct00002
여기서 E'는 E/(1-ν2)에 의해 주어지며, 이때 ν는 푸아송 비(Poisson's ratio)이다.
h가 감소함에 따라, 상황이 급격히 변화하는 것이 제안되었다. 예를 들어, 문헌[U. Goesele and Q.-Y. Tong, Proc. The 2nd Intl. Symposium on Semiconductor Wafer Bonding, the Electrochemical Soc. Proc. Vol. 93-29, p.395 (1993)]을 참조한다. 수학식 1에 의해 계산된 W가, hcrit =5(twγ/E')1/2인 h< hcrit에 대응하는 Wcrit =2tw 미만의 값으로 이어진다면, 탄성기계적 불안정성이 발생하는 것으로 간주되어, 웨이퍼 두께(tw)에 독립적인 그리고 하기에 의해 주어지는 훨씬 더 작은 W를 가진 비접합 영역으로 이어지며:
[수학식 2]
Figure pct00003
여기서 k는 대략 1의 무차원 상수이다. 실험적으로, 도 2d에 도시된 바와 같이, h < 300 Å이면, W는 수학식 1에 의해 예측되는 것보다 훨씬 더 작다. 본 출원의 발명자에 의한 추가의 연구는 금속 접합 패드 쌍(2R) 사이의 간격이 2W보다 작다면, 웨이퍼 쌍이 서로 접합되지 않을 수 있음을 보여주었다. 그러나, 2R > 2W일 때, 금속 포스트(post) 주위의 2개의 비접합 영역들 사이의 표면이 접합될 것이고, 금속 포스트가 접합되고 전기적으로 접속될 것이다.
주위 영역의 접합에 의해 생성되는 금속 접합 쌍에 대한 압력(P)은 하기와 같이 표현될 수 있다:
[수학식 3]
Figure pct00004
수학식 1 또는 수학식 2와 수학식 3을 조합하면, W > 2 tw일 때, 하기가 얻어지고:
[수학식 4]
Figure pct00005
W < 2 tw일 때, 하기가 얻어진다:
[수학식 5]
Figure pct00006
금속 패드가 500 Å의 높이(h)를 갖고, 결합 에너지가 300 mJ/m2인 접합된 규소 웨이퍼에 대해, 금속 접합 패드에 대한 압축 압력은 약 1.6x108 다인(dyne)/㎠, 즉 160 기압이다. 이러한 압력이 금속 접합에 대해 충분히 높기 때문에, 접합 중에 임의의 외부 압력을 인가할 필요가 없다. 금속 높이(h)가 300 Å 이하일 때, W < 2tw가 충족되고, 금속 쌍에 대한 압력은 k =1이 가정되면 대략 5000 기압이다.
일례에서, 300 Å 미만의 두께 및 1 mm의 이격 거리를 가진 5 mm 직경 Au 접합 패드가 산화물이 덮인 100 mm 규소 웨이퍼 상에 침착되었다. Au 접합 패드가 산화물의 표면 상에 형성되었기 때문에, 그들은 또한 산화물의 표면 위로 300 옹스트롬(Angstrom)의 높이를 가졌다. 그러나, 금속이 산화물 또는 다른 절연체 내에 부분적으로 매립될 수 있고, h가 금속이 다이 표면 위로 연장되는 높이이기 때문에, h는 실제 금속 두께보다 훨씬 더 작을 수 있다. 금속 및 산화물 표면을 적합하게 그리고 동시에 세정하고 활성화시키는 실온 접합 기술이 개발되었다. Au 포스트는 금속 두께 및 결합 에너지에 따라 일정 기간, 예컨대 60시간 동안의 공기 중에서의 보관 후에 외부 압력을 사용함이 없이 대기 중에서 웨이퍼 레벨에서의 실온 접합에 의해 금속 접합부를 형성하였다. 접합된 계면 사이에 웨지(wedge)를 삽입함으로써, 웨이퍼 쌍이 강제로 분리되었을 때, Au 또는 Au/산화물 층이 규소 기판으로부터 박리되었으며, 이는 형성된 금속-대-금속 접합이 산화물 표면 상의 Au 패드 또는 규소 표면 상의 산화물의 접착보다 강하였음을 나타낸다. 위에 언급된 바와 같이, 정합 계면 상의 금속 원자의 상호-확산 또는 자체-확산으로 인해 실온에서 밀착 접촉된 금속 패드들 사이에 강한 금속 접합부가 형성되어 표면 자유 에너지를 감소시킬 수 있다. 금속 원자들 사이의 상호-확산 또는 자체-확산 계수는 온도에 따라 지수 함수적으로 증가하고, 완전한 금속 접합을 달성하기 위한 보관 시간을 단축시키기 위해, 어닐링이 실온 접합 후에 수행될 수 있다. Au 포스트들 사이의 금속 접합을 위한 바람직한 어닐링 시간은 온도가 증가함에 따라 단축되었다. 이러한 경우에 대해, 100oC에 대해 5시간이, 150℃에 대해 1시간이, 그리고 250℃에 대해 5분이 바람직하였다. 보다 얇은 금속은 비-금속 주위 영역의 접합에 의해 생성되는 보다 높은 압력으로 인해 보다 두꺼운 금속보다 낮은 온도에서 접합될 수 있다. 실온 및 상승된 온도에서의 금속 접합부의 형성을 위한 시간은 Au 두께(즉, 높이)가 증가함에 따라 길어진다. 예를 들어, Au 패드의 두께(h)가 600 Å일 때에는, 250oC에서의 5분이 금속 접합부를 형성할 것인 한편, h = 500 Å일 때에는, 동일한 온도에서의 15분이 금속 접합부를 형성할 것이다.
최신 기술의 집적 회로의 플립-칩 접합에서, 솔더 볼 피치(solder ball pitch)는 약 1000 μm이다. 따라서, 1000 μm와 유사하거나 그보다 작은, 접합된 금속 포스트 주위의 비접합 영역 폭이 실제 응용을 위해 충분히 작다. 이러한 양보다 상당히 더 작은 비접합 영역 폭이 이러한 방법에 의해 얻어질 수 있다. 예를 들어, 실험 결과는 h = 200 Å일 때, W가 20 μm,이고, h = 300 Å일 때, W가 30 μm인 것을 보여준다. h가 금속이 다이 표면 위로 연장되는 높이이기 때문에, h는 실제 금속 두께보다 훨씬 더 작을 수 있는데, 왜냐하면 금속이 산화물 또는 다른 절연체 내에 부분적으로 매립될 수 있기 때문이며, 200 Å보다 작은 h가 용이하게 달성될 수 있다. 이러한 경우에, 금속 패드 주위의 비접합 링 폭은 0에 근사할 수 있다. 전술된 금속 패드는 스퍼터링, 증착(evaporation), 레이저 절제(laser ablation), 화학 증착(chemical vapor deposition), 및 100 Å 미만의 범위 내에서의 두께 제어가 전형적인 당업자에게 알려진 다른 기술과 같은, 그러나 이에 제한되지 않는 공정에 의해 형성될 수 있다.
도 3a 내지 도 3c는 2개의 상이한 완전히 처리된 다이가 접합되는 제2 실시예에 따른 공정의 개략도이다. 개시된 실시예가 균일하고 평탄한 층 두께 이외의 다른 경우에 사용될 수 있음을 보여주기 위해, 다이는 평탄하지만 불균일한 층 두께를 갖는 것으로 도시된다. 이러한 공정에서, 도 3a에 도시된 바와 같이, 별개의 다이(30)(설명의 편의를 위해, 다이(30)의 산화물 층만이 도시됨)는 금속 패드(31)를 갖는다. 다이는 SiO2의 대향하는 표면을 갖는 반도체 디바이스 및 회로를 포함하는 규소 웨이퍼일 수 있다. 표면(32)은 CMP 작업 후에 생성된다.
도 3b에 도시된 바와 같이, 비아(36)가 금속 패드(31)와 접속되도록 형성되고 금속으로 충전되었으며, 금속 상호접속부(33)가 비아(36) 내의 금속과 접속되도록 웨이퍼(30) 상에 형성되며, SiO2 또는 다른 절연 재료의, 두께(t2)의 층(34)이 웨이퍼(30) 상에 형성된다. 폭(w2)을 갖는 SiO2 층의 부분(35)이 제거되어 금속 패드(35)를 노출시켰다. 층(34)의 표면은 폴리싱 또는 폴리싱 및 약간의 에칭을 포함하는, 미국 특허 제6,984,571호; 제6,902,987호; 및 제6,500,694호에 기술된 바와 같이 처리된다.
도 3c에서, 제2 웨이퍼(37)는 패드(38), 금속으로 충전되는 비아(39), 및 도시된 바와 같이 형성되는 상호접속부(40)를 갖는다. 상호접속부(40)는 폭(w1) 및 높이(t1)를 갖는다. 웨이퍼(37)의 표면(41)은 위에서 논의된 바와 같이, 표면(32)과 같이 처리되었다. 별개의 다이(30, 37)가 정렬되고 서로 접촉되어 도 3d에 도시된 접합된 구조체를 생성한다. 하기의 관계에 대해:
t1 = t2 + δ1 및 w1 = w2 + δ2,
여기서 t1 및 δ1은 사용되는 침착 기술에 대해 가능한 최소 두께인 것이 바람직하고, δ2는 2h=t1의 경우에 대응하는 2W이어야 한다. 접합될 두 다이 상에서의 h= t1과 비교하여, 비접합 영역 폭(W)이 상당히 감소된다. 따라서, 웨이퍼(30, 37) 상의 패드들 사이의 상호접속이 이루어진다. 두 다이 상에서의 t1이 임계 두께(hcrit)보다 작다면, 층(34)이 생략될 수 있다.
실온에서의 2개의 웨이퍼의 초기 접촉 중에, 금속 패드가 정렬되고, 접합 웨이퍼의 표면 토포그래피(topography)로 인한 갭이 충분히 작고 결합 에너지(γ)가 충분히 높을 때, 웨이퍼의 표면이 탄성 변형에 의해 서로 합치한다. 인접한 다이 상의 디바이스들 또는 회로들 사이의 금속 상호접속부를 형성하는 접촉된 재료들 사이에서 그리고 웨이퍼 표면들 사이에서 직접 접합이 이루어진다. 실온에서, 접촉시 접합부가 형성되기 시작하고, 접합 강도가 증가하여, 금속 접합부를 형성한다.
제1 실시예에서와 같이, 금속 패드(33, 40)를 포함하는 웨이퍼 표면(32, 41)이 접촉하고, 대향하는 웨이퍼 표면(32, 41)의 접촉하는 비-금속(예컨대, 반도체 또는 절연체) 부분이 접촉 지점에서 접합부를 형성하기 시작하였으며, 접촉 접합 면적이 증가함에 따라 접합력이 증가한다. 돌출되는 금속 패드(33, 40)가 없다면, 웨이퍼는 전체 웨이퍼 표면에 걸쳐 접합될 것이다. 돌출되는 금속 패드(33, 40)의 존재는, 대향하는 웨이퍼들 사이의 접합 시임을 중단시키지만, 웨이퍼 대 웨이퍼 접합을 막지 않는다. 오히려, 비-금속 영역에서 웨이퍼-대-웨이퍼 접촉에 의해 생성되는 압력이 힘으로 전환되며, 이러한 힘에 의해 금속 패드(33, 40)가 임의의 외부 압력 없이도 접촉된다.
본 방법은 고진공 또는 초고진공(UHV) 상태로 제한되기보다는 대기 상태에서 수행될 수 있다. 결과적으로, 본 방법은 저-비용, 대량-생산 제조 기술이다. 접합될 금속 막의 크기는 직접 금속 접합이 분자간 인력에만 의존하기 때문에 유연하고 매우 작은 기하학적 구조로 크기조정가능하다(scalable).
직접 금속 접합은 반도체 디바이스의 보다 우수한 열 관리 및 전력 능력을 위해 바람직하다. 직접 금속 접합은 플립-칩 접합을 크기조정가능한 훨씬 더 작은 접합 패드로 대체할 수 있다. 또한, 이러한 금속 접합이 새로운 금속 기저 디바이스(반도체-금속-반도체 디바이스)를 실현하기 위해 사용될 수 있는 것이 가능하며, 예를 들어 문헌[T. Shimatsu, R.H. Mollema, D. Monsma, E.G. Keim and J.C. Lodder, IEEE Tran. Magnet. 33, 3495 (1997)]을 참조한다.
또한, 이러한 공정은 VLSI 기술에 적합하다. 직접 금속-대-금속 접합은 웨이퍼가 완전히 처리될 때 수행될 수 있다. 직접 금속-대-금속 접합은 또한 열 팽창의 차이로 인한 영향을 최소화시키기 위해 비교적 저온 또는 실온 접합을 이용하는데, 왜냐하면 거의 모든 금속이 위에 언급된 것(예컨대, 규소 또는 이산화규소)과 같은 반도체 및 절연체보다 상당히 더 높은 열 팽창 계수를 갖기 때문이다.
본 명세서에 기술된 방법은 국소적으로 또는 전체 웨이퍼 표면적에 걸쳐 접합될 수 있다. 본 방법은, 하기의 예로 제한되지 않지만, 금속/금속, 산화물/산화물, 반도체/반도체, 반도체/산화물, 및/또는 금속/산화물 영역이 실온에서 2개의 웨이퍼들 사이에서 접합될 수 있도록 이종 표면을 접합시킨다.
다수의 이점이 제공된다. 예를 들어, 웨이퍼 접합 및 전기적으로 상호접속되는 구성 전기 접촉부의 다른 방법은 웨이퍼 접합 후에 접합된 기판의 박화, 비아 에칭 및 금속 침착을 필요로 한다. 본 명세서에 개시된 방법은 그러한 후-접합 공정 단계 없이도 전기적 상호접속을 허용하여, 다이 박화에 의해 야기되는 기계적 손상의 배제를 허용한다. 또한, 깊은 비아 에칭의 배제는 단차 피복(step coverage) 문제를 회피하고, 전기 접속부가 보다 작은 치수로 크기조정되도록 허용하여, 접합된 웨이퍼들 사이의 감소된 전기 기생 전력 및 보다 작은 풋프린트(footprint)를 가진 전기적 상호접속을 생성한다. 본 방법은 다른 표준 반도체 공정에 적합하고, VLSI에 적합하다.
이와 같이, 본 명세서에 기술된 방법은 3-D SOC(3차원 시스템-온-칩) 제조에 적합하다. 접합된 다이들 사이의 플러그(plug)를 사용한 금속 패드 또는 상호접속부의 이러한 수직 금속 접합은 SOC 제조 공정을 상당히 간단하게 하고, SOC 속도-전력 성능을 개선한다. 본 명세서에 기술된 직접 금속-대-금속 접합은 크기조정가능하고, 다중-다이 적층 SOC에 적용될 수 있다.
금속-대-금속 접속부를 형성하기에 충분한 힘의 생성 외에, 본 방법은 금속 접합 금속 패드의 산화물이 없거나 거의 산화물이 없는 표면에 의해 저 저항 금속 접합을 용이하게 한다. 예를 들어, Au 표면은 표면 상에 산화물이 전혀 남겨지지 않는 상태로 자외선/오존 및 질소 플라즈마에 의해 세정될 수 있다.
다른 실시예에서, (예를 들어 Al 또는 Cu와 같은 금속으로부터 제조되는) 접합 금속 패드의 표면은 예를 들어 금(Au) 또는 백금(Pt) 층과 같은 내산화성 금속으로 코팅된다. Au 및 Pt 둘 모두가 불활성 금속이기 때문에, 어떠한 산화물도 표면 상에 형성되지 않을 것이다. Au 또는 Pt와 호스트 금속(host metal) 사이에 최소량의 산화물이 있는 것을 보장하기 위해, 바람직하게는 접합 공정 직전에, 스퍼터 세정 및 증착이 채용된다.
제1 실시예의 변형에서, 얇은 금속 오버코트 층(overcoat layer)이 금속 패드 상에 형성되고 전술된 바와 같이 접합될 수 있다. 예를 들어, Al 패드 상의 Au 층의 50 Å만큼 얇은 층이 실온에서 성공적인 금속 패드 접합을 생성하였다. 따라서, Au와 같은 금속이 접합 층으로서 사용되어, 거의 모든 금속이 전술한 방법에 의해 실온에서 직접 접합에 이용되도록 할 수 있다. 절연체 층이 완전히 처리된 웨이퍼 상에 배치되고, 접촉 개구가 금속 패드 상에 형성된 후에 접촉 윈도우의 깊이보다 100 Å 더 큰 두께를 가진 금속 침착이 이어질 때, 금속 패드는 이제 산화물 층 위로 단지 100 Å만 연장되고, 패드는 매우 작은 거리, 예컨대 20 μm만큼 서로 분리될 수 있다.
Au 또는 Pt 외에, 팔라듐(Pd)이 오버코트 층으로서 본 명세서에 기술된 직접 접합에 이용되었는데, 왜냐하면 Pd가 우수한 내산화성을 갖기 때문이다. Pd 상에서의 Pd의 표면 확산도는 매우 높아, 특히 비-금속 웨이퍼 표면 영역의 접합에 의해 금속 접합 패드 상에 가해지는 접촉 압력을 고려할 때, 심지어 실온에서도 Pd의 상당한 물질 수송(mass transport)을 생성한다. 2개의 Pd 접합 층들 사이의 자연 산화물은, 존재할 경우, 기계적으로 분산되어, 2개의 접촉된 금속 접합 패드들 사이의 물리적 계면을 Pd로 완전히 덮는 것을 허용할 것이다.
제1 실시예의 다른 변형에서, UV/오존 세정이 금속 접합 패드의 표면을 UV 광 하에서 높은 오존 농도에 노출시켜, 탄화수소 오염물을 제거한다. 금속 접합 패드의 표면 상의 잔류 탄화수소는 금속 접합을 열화시키고, 접합 계면들 사이의 기포 형성을 위한 핵형성 위치가 되어, 접촉된 표면들 사이에서의 가스방출을 야기한다.
실험은 UV/오존 처리가 계면 기포 형성을 방지할 수 있음을 보여주었다. 규소 웨이퍼의 HF 침지(dip)는 대부분 H로 종단되는 소수성 표면으로 이어진다. 소수성 규소 웨이퍼는 15분 동안 실온에서 2개의 235 W UV 램프로부터의 1850 Å 및 2540 Å UV 조사와 조합되는 농도 4.77 g/㎥의 오존으로 처리된 후에, 제2 HF 침지 및 접합이 이어진다. HF 침지된 소수성 규소 웨이퍼의 접합된 쌍은 웨이퍼 표면으로부터의 탄화수소의 효과적인 제거를 명확히 나타내는 각각의 온도에서 15시간 동안의 300oC 내지 700oC의 어닐링 시에 계면 기포를 전혀 생성하지 않았다.
Au 및 Pt에 대해, 금속 표면 상에의 금속 산화물의 형성 없이 접합 전에 UV/오존 세정을 사용하는 것이 적절하다. 오존에 의해 산화될 수 있는 다른 금속에 대해, 금속 상의 Au의 얇은 층이 산화를 방지할 수 있거나, 산화물이 예를 들어 접합 전에 NH4OH 내에 침지됨으로써 제거될 수 있다. 또한, 불활성 및/또는 질소-함유 가스에 의한 플라즈마 처리, 예를 들어 플라즈마 챔버 내의 질소 및 아르곤과 같은 가스에 의한 반응성 이온 에칭 모드(reactive ion etch mode, RIE)에서의 플라즈마 처리가 금속 표면을 세정할 수 있고, 금속/금속 및 산화물/산화물 접합부 둘 모두에 대해 실온에서 결합 에너지를 증대시킬 수 있다. 또한, 산소 플라즈마가 Au 및 Pt와 같은 금속의 표면으로부터 오염물을 제거하기 위해 사용될 수 있다.
다수의 표면 제조 처리 및 금속/금속 및 산화물/산화물 및 반도체/반도체 예가 기술되었지만, 실온 접합의 형성이 억제되지 않도록 대응하는 금속, 절연체, 및 반도체 표면이 접촉 전에 충분히 세정되는 다른 표면 및 제조 절차가 사용될 수 있다. Au 보호 또는 Au 접합의 경우에, 공정은 금속 및 이산화규소에 적합하다. CMP 및 산화물 표면의 표면 평탄화 및 평활화 후에, 금속 접합 패드가 전술된 바와 같이 접합 웨이퍼 상에 형성되고, 변형된 RCA 1 (H2O:H2O2:NH4OH =5:1:0.25), UV/오존, 및 플라즈마 처리가 접합 표면을 조화(roughening)시킴이 없이 금속 및 산화물 둘 모두의 표면을 세정한다. 실온 표준 29% NH4OH 침지가 이산화규소 표면을 열화시킴이 없이 존재할 경우 금속 표면 상의 입자 및 산화물을 제거한다. 스핀-건조(spin-drying) 및 실온 접합 및 보관 후에, 강한 공유 결합 및 금속 접합이 각각 산화물 층들 사이 및 금속 표면들 사이의 접합 계면에서 자발적으로 형성된다. 도 1a 내지 도 1d에 도시된 거의 평탄한 접합 구조체 외에, 다른 구조체가 또한 본 명세서에 기술된 원리를 이용할 수 있다. 예를 들어, 금속 비아 상호접속을 포함하는 웨이퍼가 보다 작은 다이에 접합되는 제2 실시예가 도 4a 내지 도 4c에 도시된다. 도 4a는 금속 상호접속부(51)를 포함하는 기판(50)의 확대도를 도시한다. 도 4a에서, 금속 상호접속부는 PECVD 산화물, 열 산화물, 또는 스핀-온 유리(spin-on glass)와 같은 이산화규소 층(52) 내에 매립된다. 상호접속부(51)는 층(52) 위로 이전에 논의된 바와 같은 높이로 연장된다. 도 4a는 또한 금속 접촉부(54) 및 이산화규소 층(55)을 갖는 보다 작은 다이(53)를 도시한다.
이산화규소와 같은 재료의 두 다이 상에 절연 층(58)을 형성한 후에, 표준 비아 에칭 및 금속 충전에 이은 화학 기계적 폴리싱 및 표면 처리가 접합을 위한 층(58)을 제조하기 위해 사용된다. 도 4b는 상호 금속 접합 패드(56, 57)를 가진 한 쌍의 대향하는 웨이퍼를 도시한다. 도 4c는 접합부(59)를 형성하는, 이들 2개의 대향하는 기판의 접촉 및 후속 접합을 도시한다.
여기서, 이전과 같이, 비-금속 영역의 접합은 다이에 걸쳐 금속-대-금속 상호접속을 형성하는 데 필요한 힘을 생성한다. 도 4c에 도시된 바와 같이, 산화물 층의 접합은 금속 접합 패드(56, 57)의 직접 금속-대-금속 접촉에 필요한 접합력을 생성한다. 도 4d에 도시된 바와 같이, 복수의 다이(53)가 제조되고 다이(60)에 접합될 수 있다.
제1 및 제2 실시예의 금속-대-금속 직접 접합에서, 다이 표면 위로 연장되는 접합 금속 막의 두께는 바람직하게는 금속 포스트 주위의 비접합 링 영역을 최소화시키기 위해 얇다. 또한, 접합 금속 패드의 두께는 크기조정가능하고, VLSI에 적합한 크기의 금속 포스트 또는 패드가 제조되고 접합될 수 있다. 금속 막 두께가 소정 값 미만일 때, 비접합 링 영역의 폭이 상당히 감소되어, 금속 포스트들 사이의 간격이 사용될 금속 접합 패드들 사이의 작은 간격(예컨대, 10 μm 미만)을 허용한다.
제3 실시예는 별개의 웨이퍼 상에 형성되는 금속 부분들 사이의 허용가능한 전기적 접속을 유지하면서, 비-금속 표면 위로의 금속 높이의 상당한 증가 및/또는 금속 부근의 비접합 영역의 상당한 감소를 허용한다. 이러한 실시예에서, 전기적 접촉을 형성하는 금속 재료 부근의 재료의 변형이 비-금속 부분의 웨이퍼-대-웨이퍼 화학 결합으로 인한 금속 표면에서의 압력에 기인하도록 설계된다. 이러한 변형은 접합 공정이 완료된 후에 금속에 인가되는 보다 작은 압력을 생성할 수 있지만, 이러한 압력은 금속 부분들 사이의 허용가능한 전기 접속부를 형성하기에 적절한 압력이다. 이러한 변형은 금속 표면 부근의 갭이 상당히 감소되거나 제거되도록 허용한다.
전기적 접촉을 형성하는 금속 재료 부근의 변형가능한 재료의 목적은 비-금속 표면의 화학 결합에 의해 생성되는 압력이 금속 재료를 충분히 그의 각각의 표면 내로 함몰(recess)시키기에 충분하도록 허용하여, 금속 표면 부근의 갭이 상당히 감소되거나 제거될 수 있도록 하는 것이다. 일반적으로, 웨이퍼-대-웨이퍼 화학 결합에 의해 생성되는 압력이 전형적으로 약 10,000 중 1부 또는 전형적인 금속을 변형시키는 데 필요한 것 중 1%의 1%이기 때문에, 변형가능한 재료는 비-금속 부분으로 구성된다. 금속의 각각의 표면 내로의 금속의 함몰은 비-금속 표면 위로의 금속 표면의 시작 높이가 함몰 후보다 상당히 더 높도록 허용한다. 이는 접합을 위한 웨이퍼를 제조하는 데 필요한 금속 표면의 허용오차 및 이어서 이러한 실시예의 제조성을 상당히 증가시킨다. 변형은 또한 금속 주위의 비접합 영역을 상당히 감소시키거나 제거하여, 주어진 영역에서 형성될 수 있는 접속부의 수의 상당한 증가를 허용하고, 접합되고 상호접속된 부분의 접합 강도를 증가시킨다.
도 5a에 예시된 바와 같이, 금속 표면 아래에 비-금속 영역을 포함함으로써 변형이 용이해질 수 있다. 기판(55)을 가진 다이가 다른 디바이스 상의 대응하는 층에 접합될 층(51) 상에 형성되는 금속 패드(50)를 갖는다. 저 K 유전체 재료와 같은 변형가능한 비-금속 재료로 충전되는 영역(53)이 표준 포토리소그래피, 에칭 및 침착 기술에 의해 층(52) 내에 형성된다. 층(52) 및 영역(53)은 층(54) 상에 형성된다. 임의의 수의 층이 기판(54) 상에 형성될 수 있다. 또한, 도 5b에 도시된 바와 같이, 영역(53)이 훨씬 더 클 수 있거나, 층(52)이 저 K 재료로 형성될 수 있다.
영역(53)은 또한 진공 또는 공기와 같은 압축성 가스를 포함하는 공극일 수 있거나, 그것은 충분히 낮은 압축성을 가진 압축가능한 비-가스 고체 재료일 수 있어, 접합에 의해 생성되는 압력이 금속을 영역 내로 변형시킬 것이다. 공극은 화합물 반도체 집적 회로 제조에 공통적인 금속 공기 브리지(metallic air bridge)를 제조하기 위해 사용되는 것과 유사한 방식으로 형성될 수 있다. 이러한 제조의 일례는 하기와 같다: 1) 평탄한 비-금속 표면 내에 리세스(recess)를 에칭함, 2) 리세스를 포토레지스트(photoresist)와 같은 제거가능한 재료로 충전하되, 이러한 제거가능한 재료가 리세스 내에 있고 리세스 외부에는 없도록 충전함. 이는 예를 들어 리세스 외부보다 리세스 내에 보다 두꺼운 포토레지스트를 생성하는 통상적인 포토레지스트의 스핀 코팅에 이은 리세스 외부의 재료를 제거하기에는 충분하지만 리세스 내의 재료를 제거하기에는 충분하지 않은 양의 포토레지스트의 블랭킷(blanket) (비-패턴화) 에칭에 의해 행해질 수 있음, 3) 리세스를 횡단하지만 리세스를 전체적으로 덮지는 않는 금속 피쳐를 패턴화하여, 리세스의 노출된 부분을 남김, 및 4) 리세스의 노출된 부분에 접근함으로써 리세스 내의 제거 재료를 제거함. 압축가능한, 비-가스 고체 재료의 일례는 반도체 제조에 사용되는 저 K 유전체이다. 이러한 영역의 깊이는 전형적으로 비-금속 표면 위로의 금속의 원하는 높이와 유사하거나 그보다 크다. 도 5a의 다이가 접합될 다른 다이가 또한 패드(50)에 접합될 금속 패드 아래의 대응하는 위치에서 영역(53)과 같은 영역을 가질 수 있다. 이것이 도 5c에 예시되며, 여기서 도 5c가 개략도이고 축척에 맞게 도시되지는 않은 것에 유의하여야 한다. 여기서, 패드(50, 56)는 층(51, 57)의 접합에 의해 생성되는 압축력에 의해 접합된다. 도 5c의 상부 다이는 층(58) 내의 공극 또는 저 K 재료 영역(59) 위에 형성되는 패드(56)를 가진 기판(61)을 포함한다. 층(58)은 층(59) 상에 형성된다. 역시, 상부 다이는 많은 층을 가질 수 있다.
이러한 실시예에서, 웨이퍼가 접합될 때, 금속 표면이 접촉되고, 화학 결합 과정 중에 서로에 대한 변형이 발생한다. 변형은 접합 공정에 의해 인가되는 압력 중 일부를 경감시키지만, 접촉시 금속 표면을 유지시키고 2개의 별개의 웨이퍼 상의 2개의 금속 표면들 사이의 허용가능한 최소 접촉 저항을 유지시키기에 충분한 압력이 남는다. 금속이 금속 아래의 영역 내로 변형됨에 따라, 접합 표면은 금속에 매우 근접하거나 바로 인접한 측방향 환체(annulus)와 접촉하도록 허용되어, 비-금속 표면들 사이의 최대 접합 영역을 생성한다. 따라서, 금속 접촉부에 인접한, 1 내지 10 마이크로미터 이하의 최소 화학-비결합 영역이 개시된 실시예에 의해 형성될 수 있다.
변형가능한 영역은 가능한 전기 상호접속부의 수를 최대화시키기 위해 최소 폭을 갖도록 설계된다. 변형가능한 영역 폭은 주로 금속 두께 및 비-금속 표면 위로의 금속 높이에 의존한다. 이들 파라미터는 하기의 관계에 의해 대략적으로 결정된다.
응력 = (2/3)*(금속의 영 계수)(1/1 - 금속 푸아송비)*(표면 위로의 금속 높이/영역의 반폭)2
및
압력 = 응력*4*금속 두께*표면 위로의 금속 높이/(영역의 반폭)2
여기서 압력은 접합 공정에 의해 생성된 것이다. 이들 관계에 대한 참고 문헌은 문헌["Handbook of Thin Film Technology", Maissel and Glang, 1983 Reissue, pp. 12-24]에서 확인될 수 있다.
예를 들어, 약 0.1 마이크로미터의 금속 두께, 및 표면 위로 약 0.1 마이크로미터의 영역 위로의 금속 높이, 및 약 1 마이크로미터의 영역 폭에 대해, 접합 중에 생성된 압력은 금속을 영역 내로 변형시키기에 대략 충분하다(영역의 압축성이 무시될 수 있다고 가정함). 이러한 0.1 마이크로미터 금속 높이는 금속이 변형가능하지 않았다면, 약 1 mm의 금속 주위의 비접합 환체 또는 링 폭을 생성하였을 것에 유의하여야 한다. 따라서, 비-금속 표면 위로의 금속 높이의 덜한 제어를 필요로 함으로써 제조성이 상당히 증가된다. 또한, 비접합 영역이 상당히 감소되어, 형성될 수 있는 금속 대 금속 접촉부의 수의 상당한 증가를 허용하고, 화학 결합 에너지의 증가를 생성한다. 영역의 압축성이 무시될 수 있다면, 금속의 두께가 상응하게 감소되어야 하고/하거나 비-금속 표면 위로의 금속 높이가 상응하게 감소되어야 하고/하거나 영역의 폭이 상응하게 증가되어야 한다. 영역의 폭이 증가되어야 하는 백분율 양이 비-금속 표면 위로의 금속 높이, 또는 금속 두께가 감소되어야 하는 백분율 양보다 적은 것에 유의하여야 한다.
제4 실시예는 화학적으로 결합된 웨이퍼들 사이의 신뢰성 있는 전기 상호접속부를 형성하기 위해 저온, 후-접합 리플로우 어닐링에 의존함으로써 제1, 제2, 및 제3 실시예에 기술된 금속 접촉부 부근에서의 기계적 설계 제약을 추가로 완화시킨다. 이러한 실시예의 설명이 도 6a 내지 도 6c 및 도 7a 내지 도 7c를 참조하여 제공된다.
도 6a는 평탄한 표면을 가진 기판(60, 61)을 도시한다. 리세스(62, 63)가 각각 기판(60, 61) 내에 형성되고, 금속 패드(64, 65)가 각각 리세스(62, 63) 내에 형성된다. 평탄한 표면은 전술된 바와 같이 화학 결합에 적합하다. 패드(64, 65)를 구성하는 금속 또는 금속의 조합은 저온에서 리플로우할 수 있다. 그러한 금속의 예는 160℃의 용융 온도에서 리플로우하는 인듐이고, 그러한 금속의 조합은 220℃의 공융(eutectic) 용융 온도에서 리플로우하는 96.5% 주석 및 3.5% 은이다.
도 6a의 표면이 직접 화학 결합을 위해 제조되고 표면이 함께 배치된 후에, 평탄한 표면들 사이에 화학 결합이 형성된다. 실시예 1 및 실시예 2와 비교하면, 신뢰성 있는 전기적 상호접속이 아직 형성되지 않았지만, 접촉부가 함몰되기 때문에 금속 접촉부 부근에 간극이 전혀 존재하지 않는다.
도 6b의 화학 결합이 형성된 후에, 두 웨이퍼로부터의 부분적으로 금속-충전된 리세스에 의해 공극(66)이 형성된다. 이러한 공극은 웨이퍼 표면이 합쳐져, 제1 및 제2 실시예에서 금속 접촉부가 행하는 바와 같이 화학 결합을 형성하는 것을 방해하지 않는다. 따라서, 결합 에너지를 최대화시키는 최대 접합 영역이 실현된다. 이러한 고 결합 에너지 화학 결합이 형성된 후에, 저온 리플로우 어닐링이 리세스 내의 금속을 리플로우시켜, 대향하는 웨이퍼 모두로부터의 금속의 습윤을 생성하고, 높은 신뢰도를 가진 상호접속된 금속 구조체를 생성한다. 부분(67)이 리플로우에 의해 형성되어 패드(64, 65)를 접속시킨다. 이러한 리플로우는, 예를 들어 웨이퍼가 어닐링 중에 회전되는 것처럼, 고 종횡비 및 중력과의 리세스에 대한 모세관 작용의 조합에 의해 보조된다.
제4 실시예와 유사한 제5 실시예에서, 도 6a의 표면들 중 하나는 하나의 웨이퍼 상의 평탄한 표면 위로의 금속 고원부(plateau)의 높이가 도 7a에 도시된 바와 같이 다른 웨이퍼 상의 평탄한 표면 아래로의 금속 리세스의 깊이보다 작도록 금속 리세스를 금속 고원부로 대체하였다. 기판(70, 71)은 각각의 금속 패드(72, 73)를 갖는다. 패드(72)는 리세스(74) 내에 형성된다. 이러한 경우에, 금속 표면은 일반적으로, 화학 결합을 형성하는 평탄한 표면이 도 7b에 도시된 바와 같이 접촉하도록 배치된 후에 접촉하지 않는다. 기판(70, 71)의 표면은 직접 화학 결합을 위해 제조되고, 표면은 위의 예에서와 같이 함께 배치되며, 평탄한 표면들 사이에 화학 결합이 형성된다(도 7b). 리플로우 후에, 2개의 상이한 웨이퍼 상의 금속이 함께 습윤되어, 도 6c와 유사한 방식으로 부분(75)을 형성하여, 도 7c를 생성한다.
따라서, 본 명세서에 개시된 실시예는 다수의 이점 및 종래의 저온 웨이퍼 접합 기술과의 차이점을 제공한다. 금속 대 금속 직접 접합은 자발적이고, 실온에서 외력을 전혀 필요로 하지 않는다. 금속-대-금속 접합에 필요한 금속 포스트에 인가되는 압력은 외력이 아니라 접합 과정 자체에 의해 생성된다. 전술된 금속-대-금속 직접 접합은 대기 상태 하에서 수행될 수 있고, 하기 사항이 실현된다: 웨이퍼 레벨 또는 다이 크기 접합부, 실온에서 형성되는 강한 금속 Au-Au, Cu-Cu 또는 금속-대-금속 접합부, 및 Au 및 Cu 이외의 금속의 강한 금속 접합부가 금속을 대략 50 Å Au 층으로 덮음으로써 실온에서 형성될 수 있다. 따라서, 금속/금속, 산화물/산화물 및 금속/산화물의 동시 접합이 달성될 수 있다. 금속-대-금속 직접 접합은 표준 VLSI 처리에 적합하며, 따라서 제조가능한 기술이다. 금속 대 금속 직접 접합은 산화규소, 규소, 또는 질화규소로 덮인 재료의 접합에 적합하다. 다양한 실시예에서, 금속 대 금속 직접 접합은 유리, 절연체 상 규소, 탄화규소, 사파이어, 게르마늄, 비화갈륨, 질화갈륨, 중합체, 인화인듐, 또는 임의의 다른 적합한 재료 중 적어도 하나로 덮인 재료의 접합에 적합하다.
금속-대-금속 직접 접합을 용이하게 하는 것은 금속 접합 패드에 근접한 비-금속 영역의 직접 접합이다. 이전에 논의된 바와 같이, 대향하는 금속 접합 패드에 대한 결과적인 힘을 생성하는 것이 이들 영역에서의 직접 접합이다. 비-금속 영역의 직접 접합은 공기 중에서 이산화규소 또는 다른 절연체가 덮인 웨이퍼, 예컨대 유리, 절연체 상 규소, 탄화규소, 사파이어, 게르마늄, 비화갈륨, 질화갈륨, 중합체, 인화인듐, 또는 임의의 다른 적합한 재료 중 적어도 하나로 덮인 웨이퍼를 공유 결합시킨다. 다른 재료, 예를 들어 또한 접합 전에 암모니아 용액 내에 침지될 수 있는 플루오르화 산화물 표면 층이 이용될 수 있다. 보다 일반적으로, OH, NH 또는 FH 기로 종단될 수 있는 개방 구조 표면을 가진 임의의 재료, 및 다공성 저 k 재료가 실온에서 접촉될 때 공유 결합을 형성할 수 있다.
침착, 열적 또는 화학적 산화, 및 스핀-온 유리와 같은 임의의 방법에 의해 형성되는 이산화규소가 순수한 또는 도핑된 상태로 사용될 수 있다.
응용은 3-D SOC를 위한 처리된 집적 회로의 수직 통합(vertical integration), 마이크로-패드 패키징(micro-pad packaging), 플립 칩 접합의 저-비용 및 고-성능 대체, 웨이퍼 스케일 패키징, 열 관리 및 고유한 디바이스 구조체, 예컨대 금속 기저 디바이스를 포함하지만 이에 제한되지 않는다.
도 8a는 제1 반도체 요소(101a)와 제2 반도체 요소(101b)가 합착되기 전의 두 요소(101a, 101b)의 개략적인 측단면도이다. 반도체 요소(101a, 101b)는 대응하는 비-금속 접합 영역(106a, 106b) 및 접촉 피쳐(103a, 103b)를 갖는 전도성 접촉 구조체(102)를 포함할 수 있다. 도 8a에 도시된 바와 같이, 접촉 피쳐(103a, 103b)는 대응하는 리세스(115a, 115b)가 반도체 요소(101a, 101b) 내에 형성되도록 접합 표면(106a, 106b) 아래에 배치될 수 있다. 접촉 피쳐(103a, 103b)는 임의의 적합한 방식으로 리세스(115a, 115b) 내에 형성될 수 있다. 예를 들어, 일부 실시예에서, 함몰형 접촉 피쳐(103a, 103b)는 다마신 공정(damascene process)을 사용하여 형성될 수 있다. 그러한 다마신 공정에서, 하나 이상의 트렌치(trench)가 반도체 요소(101) 내에 형성될 수 있고(예컨대, 에칭에 의해), 전도성 재료가 트렌치 내에 공급될 수 있다. 필드 영역 위의 전도성 재료는 도 8a의 함몰형 접촉 피쳐(103a, 103b)를 형성하도록 폴리싱되거나 달리 제거될 수 있다.
접촉 피쳐(103a, 103b)는 후술되는 도 9a 및 도 9b의 실시예에 적합한 임의의 전도성 재료를 포함할 수 있다. 접합 영역(106a, 106b) 및 접촉 피쳐(103a, 103b)는 후술되는 도 9a 및 도 9b의 실시예와 함께 사용하기에 적합한 임의의 재료를 포함할 수 있다. 아래에서 설명되는 바와 같이, 접합 영역(106a, 106b)은 직접 접합을 위해 제조될 수 있다. 예를 들어, 도 9a 및 도 9b의 실시예에 관하여 설명되는 바와 같이, 접합 영역(106a, 106b)은 폴리싱되고, 매우 약간 에칭되고/되거나, 원하는 화학종(예컨대, 질소)으로 종단될 수 있다. 또한, 도 8a에 도시된 바와 같이, 상호접속부(105)(예컨대, TSV)가 접촉 피쳐(103b)를 반도체 요소(101b)의 외부에 접속시켜 보다 큰 전기 시스템에 대한 전기 연통(electrical communication)을 제공할 수 있다. 또한, 도시되지 않지만, 상호접속부(105)와 접촉 피쳐(103a) 사이에 내부 금속화부(internal metallization)의 추가의 층이 존재할 수 있다. 금속화부 및/또는 상호접속부(105)는 2개의 요소(101a, 101b)를 함께 접합하기 전 또는 후에 형성될 수 있다. 추가의 상세 사항은 적어도, 전체적으로 그리고 모든 목적을 위해 본 명세서에 참고로 포함되는 미국 특허 제7,485,968호에서 확인될 수 있다.
도 8b는 접합 영역(106a, 106b)이 함께 직접 접합된 후의 중간 접합된 구조체(100')의 개략적인 측단면도이다. 접합 영역(106a, 106b)이 접촉될 때, 접합 영역(106a, 106b)은 함께 직접 접합되어 접착제를 개재시킴이 없이 화학 결합(예컨대, 공유 결합)을 형성할 수 있다. 위에서 설명된 바와 같이, 직접 접합은 실온에서 그리고/또는 외부 압력의 인가 없이 수행될 수 있다. 접합 영역(106a, 106b)이 함께 직접 접합된 후에, 대응하는 접촉 피쳐들(103a, 103b) 사이에 초기 갭(120)이 남을 수 있다. 그러한 갭(120)이 또한 도 7b에 도시된 바와 같이, 일 면 상의 접촉부가 돌출되는 경우에도, 접합 영역(106a, 106b)을 접촉시킨 후에 달성될 수 있는 것이 이해될 것이다.
도 8c는 접촉 피쳐(103a, 103b)가 함께 직접 접합된 후의 접합된 구조체(100)의 개략적인 측단면도이다. 다양한 실시예에서, 예를 들어, 반도체 요소(101a, 101b)는 비전도성 접합 영역(106a, 106b)을 직접 접합시킨 후에 가열될 수 있다. 다양한 실시예에서, 반도체 요소(101a, 101b)는 75℃ 내지 350℃ 범위 내로, 또는 보다 특정하게는 100℃ 내지 250℃ 범위 내로 가열될 수 있다. 반도체 요소(101a, 101b)를 가열하는 것은 접촉 피쳐(103a, 103b)의 내부 압력을 증가시킬 수 있고, 그들이 팽창되어 갭(120)을 충전하게 할 수 있다. 따라서, 접촉 피쳐(103a, 103b)가 함께 직접 접합된 후에, 접촉부(125)는 2개의 반도체 요소들(101a, 101b) 사이의 공극을 실질적으로 충전할 수 있다.
도 8c에 도시된 바와 같이, 제1 접합 영역(106a)은 계면(130)을 따라 제2 접합 영역(106b)에 직접 접합될 수 있다. 제1 접합 영역(106a)과 제2 접합 영역(106b) 사이의 계면(130)은 실질적으로 제1 및 제2 접촉 피쳐(103a, 103b)까지, 즉 직접 접합된 접촉부(125)까지 연장될 수 있다. 따라서, 도 8c에 도시된 바와 같이, 접촉 피쳐(103a, 103b)가 함께 접합된 후에, 접촉 피쳐(103a, 103b)와 근접 접합 영역(106a, 106b) 사이에 갭이 없을 수 있다. 도 1a 내지 도 5c의 실시예와 달리, 요소는 접촉부(125)를 둘러싸는 소성 변형을 나타내지 않을 수 있다.
반도체 요소(101a, 101b)의 접합 영역들(106a, 106b) 사이의 거리는 20 nm 미만, 바람직하게는 10 nm 미만일 수 있다. 접합에 이은 온도 증가는 전술된 바와 같이 접촉 피쳐들(103a, 103b) 사이의 내부 압력을 증가시킬 수 있고, 접촉 구조체들(102) 사이의 개선된 금속 접합, 금속 접촉, 금속 상호접속, 또는 전도도(conductance)를 생성할 수 있다. 각각의 접합 영역(106a, 106b) 아래로의 접촉 피쳐(103a, 103b)의 약간의 거리는 접촉 구조체(102)의 범위에 걸친 평균 거리일 수 있다. 접촉 구조체(102)의 토포그래피는 또한 평균 거리와 동일한 위치, 그보다 위에 있는 위치, 및 그보다 아래에 있는 위치를 포함할 수 있다. 최대 높이와 최소 높이의 차이에 의해 주어지는, 접촉 구조체(102)의 총 높이 변동은 제곱-평균-제곱근(root-mean-square, RMS) 변동보다 상당히 더 클 수 있다. 예를 들어, 1 nm의 RMS를 가진 접촉 구조체가 10 nm의 총 높이 변동을 가질 수 있다.
따라서, 접촉 피쳐(103a, 103b)가 접합 영역(106a, 106b) 약간 아래에 있을 수 있지만, 접촉 피쳐(103a, 103b)의 일부분이 접합 영역(106a, 106b) 위로 연장되어, 비-금속 접합 영역(106b)에 대한 비-금속 접합 영역(106a)의 접합 후에 접촉 피쳐들(103a, 103b) 사이의 기계적 접속을 생성할 수 있다. 이러한 기계적 접속은 불완전한 기계적 접속 또는 접촉 피쳐(103a, 103b) 상의 자연 산화물 또는 다른 오염물로 인해 접촉 피쳐들(103a, 103b) 사이의 적절한 전기적 접속을 생성하지 못할 수 있다. 후속 온도 증가가 전술된 바와 같이 접촉 피쳐들(103a, 103b) 사이의 금속 접합, 금속 접촉, 금속 상호접속, 및/또는 전도도를 개선할 수 있다.
대안적으로, 온도 증가는, 접촉 피쳐(103a, 103b)의 가장 높은 부분이 접합 영역(106a, 106b) 아래에 있고 접합 후에 접촉 피쳐들(103a, 103b) 사이의 기계적 접촉이 없으면, 접촉 피쳐들(103a, 103b) 사이의 기계적 접촉 및/또는 원하는 전기적 상호접속을 생성할 수 있다.
대안적으로, 접촉 피쳐(103a)가 접합 영역(106a)의 표면 아래에 있을 수 있고 접촉 피쳐(103b)가 접합 영역(106b) 위에 있을 수 있거나, 접촉 피쳐(103a)가 접합 영역(106a)의 표면 위에 있을 수 있고 접촉 피쳐(103b)가 접합 영역(106b)의 표면 아래에 있을 수 있다. 접합 영역(106a, 106b) 아래로의 접촉 피쳐(103a, 103b)의 거리들(또는 그 반대) 사이의 차이는 약간 양(positive)일 수 있다. 대안적으로, 접합 영역(106a, 106b) 아래로의 접촉 피쳐(103a, 103b)의 거리들 사이의 차이는 공칭적으로 0 또는 약간 음(negative)일 수 있고, 후-접합 온도 증가가 전술된 바와 같이 접촉 피쳐들(103a, 103b) 사이의 금속 접합, 금속 접촉, 금속 상호접속, 전도도를 개선할 수 있다.
요소(101a, 101b)의 접합 영역(106a, 106b)에 대한 접촉 피쳐(103a, 103b)의 높이 또는 깊이는 예를 들어 화학 기계적 폴리싱(CMP)을 사용하여 요소(101a, 101b)의 표면을 형성하는 폴리싱 공정으로 제어될 수 있다. CMP 공정은 전형적으로 폴리싱 슬러리의 타입, 슬러리 첨가의 비율, 폴리싱 패드, 폴리싱 패드 회전율, 및 폴리싱 압력을 이에 제한됨이 없이 포함하는 다수의 공정 변수를 가질 수 있다. CMP 공정은 또한 반도체 요소(101a, 101b)를 포함하는 특정 비-금속 및 금속 재료, 비-금속 및 금속 재료의 상대 폴리싱 비율(유사한 폴리싱 비율이 바람직함, 예를 들어 니켈 및 산화규소), 접촉 피쳐(103a, 103b)의 크기, 피치 및 그레인 구조(grain structure), 및 접합 영역(106a, 106b)의 비-평탄도에 의존할 수 있다. 대안적인 폴리싱 기술, 예를 들어 무슬러리 폴리싱(slurry-less polishing)이 또한 사용될 수 있다.
접합 영역(106a, 106b)에 대한 접촉 피쳐(103a, 103b)의 높이 또는 깊이는 또한 소정 유전체 재료, 예를 들어 산화규소, 질화규소, 또는 산질화규소로 구성되는 표면에 대해, 예를 들어 CF4와 O2의 혼합물을 사용한 플라즈마 또는 반응성 이온 에칭을 사용하여, 반도체 요소(101a, 101b)의 표면 상의 접촉 피쳐(103a, 103b) 주위의 재료의 약간의 건식 에칭(slight dry etch)에 의해, 바람직하게는 상기 표면들 사이의 결합 에너지를 상당히 감소시킬 표면 조도의 증가가 이루어지도록 제어될 수 있다. 대안적으로, 접촉 피쳐(103a, 103b)의 높이는 접촉 피쳐(103a, 103b) 상에의 매우 얇은 금속 층의 형성에 의해 제어될 수 있다. 예를 들어, 일부 금속, 예를 들어 금의 무전해 도금이 예를 들어 대략 5 내지 50 nm의 매우 얇은 층으로 자기-제한(self-limiting)할 수 있다. 이러한 방법은 예를 들어 니켈 상의 금과 같이 산화 금속을 매우 얇은 비-산화 금속으로 종단시켜 전기 접속부의 형성을 용이하게 하는 추가의 이점을 가질 수 있다.
따라서, 접합 순서에서, 도 1a 내지 도 5c의 그것과 같은 실시예에 대해서는, 대향하는 기판으로부터의 접촉 구조체들 사이의 접촉이 대향하는 기판의 접합 영역들 사이의 접촉에 선행하거나 그와 동시에 행해질 수 있다. 도 6a 내지 도 8c의 그것과 같은 실시예에 대해서는, 대향하는 기판으로부터의 접촉 구조체들 사이의 접촉이 대향하는 기판의 접합 영역들 사이의 접촉 후에 행해질 수 있다.
세장형 접촉 피쳐의 예
일부 배열에서, 하나의 반도체 요소의 접촉 패드를 다른 반도체 요소의 대응하는 접촉 패드와 정렬시키는 것이 어려울 수 있다. 일부 접촉 패드(예컨대, 도 1a 내지 도 1d의 금속 패드(12, 15))는 비교적 작은 또는 소형 크기 및 형상을 가질 수 있으며, 이는 전통적인 픽-앤드-플레이스(pick-and-place) 공구가 대응하는 접촉 패드를 정렬시키는 것을 어렵게 할 수 있다. 예를 들어, 많은 픽-앤드-플레이스 공구는 2 마이크로미터 내지 10 마이크로미터 범위 내의, 또는 5 마이크로미터 내지 10 마이크로미터 범위 내의 정렬 능력을 갖는다. 이들 범위 밖의 또는 부근의 주 치수(major dimension)를 갖는 접촉 패드는 전통적인 픽-앤드-플레이스 공구를 사용하여 정렬시키기 어려울 수 있고, 더욱 고가의 정렬 장비 및/또는 절차를 수반할 수 있다.
일부 배열에서, 접촉 패드의 전체 크기는 2개의 접합된 반도체 요소로부터의 대응하는 패드의 정렬을 개선하기 위해 증가될 수 있다. 그러나, 접촉 패드의 크기를 증가시키는 것은 반도체 요소 상의 매우 유용한 면적(valuable real estate)을 차지할 수 있다. 또한, 접촉 패드의 크기를 증가시키는 것은 또한 기생 커패시턴스(parasitic capacitance)를 증가시켜, 전력 소비를 증가시키고/시키거나 반도체 요소의 대역폭을 감소시킬 수 있다. 또한, 보다 큰 접촉 패드는 또한 각각의 반도체 요소의 폴리싱된 표면에 대한 디싱(dishing)의 영향을 증가시킬 수 있다. 결과적인 큰 디싱 영향은 비-전도성 접합 및/또는 전도성 영역이 불균일한 방식으로 접합되게 할 수 있다. 본 명세서에 기술된 바와 같은 금속(또는 전도성-도핑된(conductively-doped) 반도체) 및 비-금속 영역의 직접 접합에 대해, 기판 표면 위로의 접촉부의 높이 또는 그 아래로의 접촉부의 깊이가 원하는 접촉 접합을 달성하는 데 중요할 수 있다.
따라서, 접합 중에 비교적 작은 피쳐 크기를 유지시키면서 대응하는 접촉 패드들 사이의 개선된 정렬 정확도를 제공할 지속적인 필요가 여전히 존재한다. 본 명세서에 개시된 다양한 실시예에서, 제1 반도체 요소는 전도성 제1 접촉 구조체 및 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역을 포함할 수 있다. 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐를 포함할 수 있다. 제2 반도체 요소는 전도성 제2 접촉 구조체 및 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함할 수 있다. 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함할 수 있다. 제1 접합 영역은 제2 접합 영역과 접촉하고 그에 직접 접합될 수 있다. 제1 세장형 접촉 피쳐는 제2 접촉 피쳐와 평행하지 않게 배향될 수 있고, 제1 세장형 접촉 피쳐와 제2 접촉 피쳐 사이의 교차부에서 제2 접촉 피쳐와 직접 접촉할 수 있다. 제2 접촉 피쳐는 또한 세장형 접촉 피쳐일 수 있다.
접촉 피쳐들 중 적어도 하나가 세장형이기 때문에, 2개의 반도체 요소가 합착될 때 보다 큰 오정렬이 허용될 수 있다. 또한, 세장형 접촉 피쳐의 사용은 비교적 작은 피쳐 크기, 예컨대 보다 큰 접촉 영역에 비해 상대적으로 좁은 라인의 사용을 가능하게 할 수 있다. 예를 들어, 접촉 피쳐가 정렬을 용이하게 하기 위해 그의 폭보다 그의 길이를 따라 훨씬 더 길 수 있지만, 세장형 접촉 피쳐의 비교적 얇은 폭은 폴리싱 중의 디싱으로 인한 접촉부 높이 또는 깊이 변동을 상당히 감소시킨다. 또한, 좁은 피쳐 폭은 비교적 작은 기생 커패시턴스 및 요소 상의 비교적 낮은 풋프린트를 용이하게 한다.
도 9a는 일 실시예에 따른, 접합된 반도체 구조체(100)의 개략적인 평면도이다. 도 9b는 도 9a의 접합된 반도체 구조체의 개략적인 측단면도이다. 도 9a 및 도 9b의 접합된 구조체(100)는 한 쌍의 접합된 반도체 요소(101)를 포함할 수 있다. 예시의 용이함을 위해, 한 쌍의 접합된 반도체 요소들(101) 중 하나만이 도 9a에 도시된다. 반도체 요소(101)는 웨이퍼, 부분적으로 처리된 웨이퍼, 및/또는 다이싱(diced)되거나 부분적으로 다이싱된 반도체 디바이스, 예컨대 집적 회로 다이 또는 미세전자기계 시스템(microelectromechanical system, MEMS) 다이를 포함할 수 있다. 각각의 반도체 요소(101)는 전도성 접촉 구조체(102) 및 접촉 구조체(102)에 근접한 비-금속 접합 영역(106)을 포함할 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 예를 들어, 접합 영역(106)은 접촉 구조체(102)를 둘러싸거나 그 주위에 배치될 수 있다. 전도성 접촉 구조체(102)는 예컨대 금속 또는 전도성-도핑된 반도체 재료를 포함하는 임의의 적합한 전도성 재료를 포함할 수 있다. 예를 들어, 접촉 구조체(102)는 금, 구리, 텅스텐, 니켈, 은, 이들의 합금, 또는 임의의 다른 적합한 재료를 포함할 수 있다. 비-금속 접합 영역(106)은 예컨대 반도체 재료 또는 절연 재료(예컨대, 중합체)를 포함하는 임의의 적합한 비전도성 재료를 포함할 수 있다. 예를 들어, 접합 영역(106)은 규소, 산화규소, 질화규소, 유리, 절연체 상 규소, 탄화규소, 사파이어, 게르마늄, 비화갈륨, 질화갈륨, 중합체, 인화인듐, 또는 임의의 다른 적합한 비-금속 재료 중 적어도 하나를 포함할 수 있다.
접촉 구조체(102)는 대향하는 또는 접합된 쌍의 반도체 요소들(101) 각각으로부터의 접촉 피쳐를 포함한다. 제1 반도체 요소(101)의 접촉 구조체(102)는 제1 세장형 접촉 피쳐(103a)를 포함할 수 있고, (도 9a에 도시되지 않은) 제2 반도체 요소의 접촉 구조체(102)는 제2 세장형 접촉 피쳐(103b)를 포함할 수 있다. 도 9a 및 도 9b의 실시예에서, 제1 및 제2 세장형 접촉 피쳐(103a, 103b)는 폭보다 큰 길이를 갖는 대체로 선형 요소일 수 있다. 예를 들어, 접촉 피쳐(103a, 103b)의 길이는 폭의 2배 이상, 폭의 5배 이상, 또는 폭의 10배 이상일 수 있다. 길이는 접합 평면(예컨대, 그것을 따라 2개의 요소(101)가 직접 접합되는 계면 평면) 내의 각각의 피쳐의 보다 긴 치수를 지칭하기 위해 사용되는 한편, 폭은 접합 평면 내의 보다 좁은 치수를 지칭한다. 또한, 다른 실시예에서 세장형 접촉 피쳐가 선형이 아닐 수 있는 것이 인식되어야 한다. 오히려, 세장형 접촉 피쳐는 예컨대 접합 평면 내에서 접촉 피쳐가 횡단하는 경로 길이가 접합 평면 내의 접촉 피쳐의 폭보다 길도록 곡선형일 수 있다.
제1 반도체 요소(101)의 제1 세장형 접촉 피쳐(103a)는 아래에 놓인 상호접속부(105), 예컨대 규소-관통 비아(TSV) 위에 배치되고 그와 적어도 부분적으로 정렬될 수 있다. 내부 금속화부(도시되지 않음)가 상호접속부(105)를 제1 반도체 요소(101)의 접촉 구조체(102)(예컨대, 제1 세장형 접촉 구조체(103a))와 접속시킬 수 있다. 예를 들어, 내부 금속화부 또는 트레이스는 상호접속부(105)와 접촉 구조체(102) 사이의 연통을 제공하도록 반도체 요소(101) 내에 측방향으로 그리고/또는 수직으로 배치될 수 있다. 또한, 일부 실시예에서, 전도성 배리어(barrier)(도시되지 않음)가 접촉 구조체(102)와 상호접속부(105) 또는 개재하는 내부 금속화부 사이에 제공될 수 있다. 예를 들어, 일부 실시예에서, 전도성 배리어는 다마신 구조체의 트렌치를 라이닝(line)할 수 있다. 추가의 금속화부가 또한 요소의 폭에 걸쳐 측방향으로 신호를 라우팅하도록 반도체 요소(101)의 표면에 또는 그 부근에 제공될 수 있다. 도 9a에 도시된 바와 같이, 상호접속부(105)는 상호접속부 피치(p)만큼 이격될 수 있고, 접촉 구조체(102)를 보다 큰 전자 시스템과 연통하는 외부 리드(external lead)에 전기적으로 접속시키는 역할을 할 수 있다. 피치(p)는 예컨대 0.1 마이크로미터 내지 500 마이크로미터 범위 내의, 0.1 마이크로미터 내지 100 마이크로미터 범위 내의, 0.1 마이크로미터 내지 50 마이크로미터 범위 내의, 1 마이크로미터 내지 50 마이크로미터 범위 내의, 또는 10 마이크로미터 내지 50 마이크로미터 범위 내의 임의의 적합한 거리일 수 있다.
2개의 반도체 요소를 접합시키기 위해, 위에서 설명된 바와 같이, 대향하는 요소들(101) 중 하나의 제1 세장형 접촉 피쳐(103a)가 대향하는 요소들(101) 중 다른 하나의 제2 세장형 접촉 피쳐(103b)와 평행하지 않도록 반도체 요소(101)가 서로에 대해 배향될 수 있다. 2개의 반도체 요소(101)는 적어도 제1 및 제2 비-금속 접합 영역(106)이 접촉하도록 합착될 수 있다. 위에서 설명된 바와 같이, 접합 영역(106)의 표면은 2개의 반도체 요소(101)의 접합 영역(106)이 접촉될 때, 비-금속 접합 영역(106)이 서로 직접 접합되어 접착제를 개재시킴이 없이 화학 결합을 형성하도록 제조될 수 있다. 따라서, 제1 접촉 피쳐(103a)의 제1 측부 상에 배치되는 비-금속 접합 영역(106)의 부분이 제2 접촉 피쳐(103b)의 양 측부 상에 배치되는 비-금속 접합 영역(106)의 대응하는 부분과 직접 접합될 수 있다.
예를 들어, 다양한 실시예에서, 접합 영역(106)은 폴리싱된 다음에 매우 약간 에칭되어 매끄러운 접합 표면을 생성할 수 있다. 다양한 실시예에서, 에칭된 표면은 예를 들어 에칭된 표면을 (질소 가스와 같은) 질소를 포함하는 플라즈마에 노출시키거나 에칭된 표면을 (암모니아-함유 용액과 같은) 질소-함유 용액 내에 침지시킴으로써 질소-함유 화학종으로 종단될 수 있다. 다른 실시예에서, 다른 종단 화학종이 비-금속 접합 영역(106a, 106b)의 화학, 공유 결합을 용이하게 할 수 있다. 다양한 실시예에서, 접합 영역(106)은 실온에서 함께 직접 접합될 수 있다. 접합 영역(106)은 또한 반도체 요소(101)에 외부 압력을 인가함이 없이 함께 직접 접합될 수 있다.
제1 및 제2 세장형 접촉 피쳐(103a, 103b)는 접촉 교차부(104)에서 서로 교차할 수 있다. 도 1a 내지 도 8c에 관하여 위에서 설명된 실시예와 마찬가지로, 세장형 접촉 피쳐(103a, 103b)는 서로 직접 접합되어 피쳐들(103a, 103b) 사이의 전기 연통을 제공할 수 있다. 예를 들어, 접촉부가 돌출되는, 도 1a 내지 도 5c의 그것과 유사한 실시예에서, 접촉부들 사이의 비-금속(예컨대, 반도체 또는 절연체) 표면의 접합은 열의 부가가 있거나 없이, 대향하는 반도체 요소로부터의 접촉 피쳐(103a, 103b)를 접합시킬 수 있는 내부 압력을 생성한다. 도 8a 내지 도 8c의 그것과 유사한 실시예에서, 접합 영역(106)이 서로 직접 접합된 후에, 반도체 요소(101)는 가열되어 세장형 접촉 피쳐(103a, 103b)가 주위 재료에 비해 상이한 열 팽창 계수(CTE)로 인해 서로를 향해 팽창되게 하여, 피쳐(103a, 103b)가 교차부(104)에서 서로 직접 접합되게 하는 내부 압력을 생성할 수 있다. 반도체 요소(101)는 75℃ 내지 350℃ 범위 내로, 또는 보다 특정하게는 100℃ 내지 250℃ 범위 내로 가열될 수 있다.
유리하게는, 하나 이상의 세장형 접촉 피쳐(103a 및/또는 103b)를 제공하는 것은 전도성 접촉 구조체(102)를 함께 직접 접합시키기 위한 정렬 허용오차를 상당히 증가시킬 수 있다. 접촉 피쳐들(103a 및/또는 103b) 중 적어도 하나가 접합 평면 내에서 그의 폭보다 긴 경로 길이를 가진 세장형이기 때문에, 2개의 반도체 요소(101)는 여전히 접촉 피쳐들(103a, 103b) 사이의 직접 접합을 용이하게 하면서 비교적 큰 양만큼 오정렬될 수 있다. 예를 들어, 보다 작거나 비-세장형인 접촉 피쳐를 이용하는 접합된 구조체에서, 통상적인 픽-앤드-플레이스 기계의 정렬 허용오차는 1 마이크로미터 내지 5 마이크로미터 범위 내에, 또는 1 마이크로미터 내지 10 마이크로미터 범위 내에 있을 수 있다.
반면에, 40 마이크로미터의 상호접속부 피치(p)에 대해, 세장형 접촉 피쳐(103a, 103b)는 약 20 마이크로미터의, 또는 상호접속부 피치(p)의 피치의 약 절반의 길이(l)를 가질 수 있다. 각각의 접촉 피쳐(103a, 103b)의 길이(l)가 상호접속부 피치(p)에 비해 크기 때문에, 픽-앤드-플레이스 기계가 2개의 접촉 피쳐들(103a, 103b) 사이의 중첩 또는 교차를 달성하는 것이 보다 용이하며, 이는 오정렬에 대한 보다 큰 허용오차를 생성한다. 예를 들어, 40 마이크로미터 상호접속부 피치의 예에서, 오정렬 허용오차(즉, 반도체 요소(101)가 측방향으로 서로에 대해 오정렬될 수 있는 정도)는 5 마이크로미터 내지 10 마이크로미터 범위 내에 있을 수 있다.
다른 실시예에서, 다른 적합한 길이(l)가 사용될 수 있는 것이 인식되어야 한다. 예를 들어, 도 9a 및 도 9b에 도시된 세장형 접촉 피쳐(103a, 103b)의 길이(l)는 0.05 마이크로미터 내지 500 마이크로미터 범위 내에, 0.05 마이크로미터 내지 100 마이크로미터 범위 내에, 0.05 마이크로미터 내지 50 마이크로미터 범위 내에, 0.1 마이크로미터 내지 50 마이크로미터 범위 내에, 1 마이크로미터 내지 50 마이크로미터 범위 내에, 5 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 40 마이크로미터 범위 내에, 또는 15 마이크로미터 내지 30 마이크로미터 범위 내에 있을 수 있다. 접촉 피쳐(103a, 103b)의 폭은 기생 커패시턴스를 감소시키기에 그리고 반도체 요소(101) 상의 작은 풋프린트를 유지시키기에 충분히 작을 수 있다. 예를 들어, 접촉 피쳐(103a)의 폭은 0.01 마이크로미터 내지 10 마이크로미터 범위 내에, 0.01 마이크로미터 내지 5 마이크로미터 범위 내에, 0.1 마이크로미터 내지 10 마이크로미터 범위 내에, 0.1 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 4 마이크로미터, 1 마이크로미터 내지 5 마이크로미터 범위 내에, 1 마이크로미터 내지 3.5 마이크로미터 범위 내에, 또는 1.5 마이크로미터 내지 3 마이크로미터 범위 내에 있을 수 있다.
도 9a 및 도 9b에 도시된 두 접촉 피쳐(103a, 103b)가 선형 접촉 피쳐로 예시되고 기술되지만, 다른 실시예에서, 세장형 접촉 피쳐가 대신에 곡선형 형상을 포함할 수 있는 것이 인식되어야 한다. 예를 들어, 제1 반도체 요소가 곡선형 접촉 피쳐를 포함할 수 있고, 제2 반도체 요소가 선형 접촉 피쳐, 2차원으로 패턴화된 접촉 피쳐(예컨대, 그리드 접촉 피쳐), 곡선형 접촉 피쳐 등 중 임의의 것을 포함할 수 있는 것이 인식되어야 한다. 따라서, 경로 길이가 (예컨대, 선형 경로 길이든 곡선형 경로 길이든 간에) 접촉 피쳐의 폭보다 충분히 더 긴 한, 여전히 디싱(및 그에 따른 접촉부의 높이/깊이에 대한 균일성 문제)을 최소화시키면서 오정렬이 감소될 수 있다. 추가의 세장형 접촉 피쳐가 도 12a 내지 도 12h와 관련하여 아래에 예시된다.
접촉 피쳐(103a, 103b)는 접합 영역(106) 위로 연장되는 돌출된 접촉부를 포함할 수 있다. 예를 들어, 접촉 피쳐(103a, 103b)는 도 1a 내지 도 1d의 실시예에 도시된 금속 패드(12, 15)와 유사한 돌출된 접촉부를 포함할 수 있다. 다른 실시예에서, 접촉 피쳐(103a, 103b)는 접촉 피쳐(103a, 103b)가 초기에 접합 영역(106) 아래에 배치되고 접합 영역(106)이 함께 직접 접합된 후에 접촉되는 함몰형 접촉부(예컨대, 도 6a 내지 도 6c 및 도 8a내지 도 8c에 도시된 것과 유사함)를 포함할 수 있다. 또 다른 실시예에서, 접촉 피쳐 중 하나(103a 또는 103b)가 돌출된 접촉부를 포함할 수 있고, 접촉 피쳐(103a, 103b) 중 다른 하나가 함몰형 접촉부를 포함할 수 있다(예컨대, 도 7a 내지 도 7c에 도시된 것과 유사함).
도 10은 다른 실시예에 따른, 접합된 반도체 구조체(100)의 개략적인 평면도이다. 달리 언급되지 않는 한, 도 10에 도시된 도면 부호는 도 9a 및 도 9b에 도면 부호 부여된 것과 대체로 유사한 구성요소를 나타낸다. 예를 들어, 2개의 접합된 반도체 요소들(101) 각각은 대응하는 전도성 접촉 구조체(102) 및 접촉 구조체(102)에 근접하게 배치되는 비-금속 접합 영역(106)을 포함할 수 있다. 전도성 접촉 구조체(102)는 세장형 접촉 피쳐(103a, 103b)를 포함할 수 있다. 그러나, 도 9a 및 도 9b의 실시예와 달리, 도 10의 실시예에서는, 접촉 피쳐(103a, 103b)가 2차원으로 패턴화된 접촉 피쳐, 예컨대 접합된 구조체의 정렬을 개선하기 위해 세장형 접촉 피쳐의 2차원 패턴을 형성하는 복수의 교차하는 전도성 세그먼트(segment)를 포함할 수 있다. 교차하는 전도성 세그먼트는 곡선형, 선형, 다각형, 원형, 타원형 등일 수 있다. 예를 들어, 도 10에서, 대응하는 직교 그리드 패턴이 반도체 요소(101) 상에 배치될 수 있다. 반면에, 도 12a 내지 도 12h는 세장형 접촉 피쳐(103a, 103b)의 패턴이 접합된 구조체의 회전 정렬을 개선하는 데 도움을 줄 수 있는 다른 2차원 형상을 형성할 수 있는 추가의 실시예를 예시한다.
도 10의 접촉 피쳐(103a, 103b)의 그리드 패턴은 다수의 교차하는 라인을 포함할 수 있다. 도 10의 그리드 패턴의 교차하는 라인이 서로 수직한 것으로 도시되지만, 다른 실시예에서는, 그리드 패턴의 교차 라인이 대신에 비-수직 각도로 배치될 수 있다. 또한, 도 10에서는 그리드 패턴의 다수의 라인들 각각이 선형이지만, 다른 실시예에서는, 그리드 패턴의 라인이 대신에 곡선형일 수 있다. 예를 들어 도 12a 내지 도 12h의 패턴을 참조한다.
그리드 패턴의 길이(l)는 도 9a 및 도 9b의 실시예의 라인과 동일한 길이(l)를 가질 수 있다. 예를 들어, 그리드 패턴의 길이(l)는 0.05 마이크로미터 내지 500 마이크로미터 범위 내에, 0.05 마이크로미터 내지 100 마이크로미터 범위 내에, 0.05 마이크로미터 내지 50 마이크로미터 범위 내에, 0.1 마이크로미터 내지 50 마이크로미터 범위 내에, 1 마이크로미터 내지 50 마이크로미터 범위 내에, 5 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 40 마이크로미터 범위 내에, 또는 15 마이크로미터 내지 30 마이크로미터 범위 내에 있을 수 있다. 접촉 피쳐(103a, 103b)의 그리드 패턴의 라인들 각각의 폭은 반도체 요소(101)에 걸쳐 신뢰성 있는 금속 접합을 방해할 수 있는 디싱 문제를 회피하기에 충분히 작을 수 있다. 예를 들어, 접촉 피쳐(103a)의 그리드 패턴의 다수의 라인의 폭은 0.01 마이크로미터 내지 10 마이크로미터 범위 내에, 0.01 마이크로미터 내지 5 마이크로미터 범위 내에, 0.1 마이크로미터 내지 10 마이크로미터 범위 내에, 0.1 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 4 마이크로미터, 1 마이크로미터 내지 5 마이크로미터 범위 내에, 1 마이크로미터 내지 3.5 마이크로미터 범위 내에, 또는 1.5 마이크로미터 내지 3 마이크로미터 범위 내에 있을 수 있다. 그리드 패턴의 인접한 라인들 사이의 이격 거리(d)는 예컨대 0.01 마이크로미터 내지 100 마이크로미터 범위 내의, 0.01 마이크로미터 내지 50 마이크로미터, 0.1 마이크로미터 내지 50 마이크로미터 범위 내의, 0.5 마이크로미터 내지 50 마이크로미터 범위 내의, 0.5 마이크로미터 내지 10 마이크로미터 범위 내의, 0.5 마이크로미터 내지 5 마이크로미터 범위 내의, 또는 1 마이크로미터 내지 5 마이크로미터 범위 내의 임의의 적합한 거리일 수 있다.
유리하게는, 접촉 피쳐(103a, 103b)로서의 그리드 패턴의 사용은 다수의 전기, 직접 접합된 접촉부를 갖는 교차하는 영역(104)을 가능하게 할 수 있다. 그리드 패턴이 다수의 교차하는 라인을 포함하기 때문에, 도 10의 실시예는 대량의 오정렬을 수용하면서 전기 접촉부의 생성을 가능하게 할 수 있다. 또한, 도 9a 및 도 9b의 실시예에 비해, 그리드 패턴 내에서의 다수의 전기 접속부의 생성은 적어도 보다 큰 접촉 면적이 있기 때문에 보다 낮은 전류 밀도를 허용할 수 있다. 예를 들어, 도 10의 실시예에서, 접촉부의 총 표면적(즉, 접촉 피쳐(103a, 103b)가 직접 접합되는 면적)은 10 μm2 내지 30 μm2 범위 내에, 또는 5 μm2 내지 35 μm2 범위 내에, 또는 보다 특정하게는 10 μm2 내지 25 μm2 범위 내에 있을 수 있다. 각각의 접촉부에 대한 전류는 보다 큰 전체 접촉 표면을 가진 보다 많은 수의 접속부에 걸쳐 전파되어, 주어진 전류에 대한 전류 밀도를 감소시킨다.
도 10에 도시된 그리드 패턴은 m = n = 4인 셀(cell)의 m x n 어레이를 포함한다. 그러나, 그리드 패턴이 임의의 수의 셀을 포함할 수 있고, m, n이 짝수 또는 홀수일 수 있는 것이 인식되어야 한다. 예를 들어, 대안적인 그리드 패턴에서, 셀의 m x n 어레이는 홀수개의 셀, 예컨대 m = n = 1, 3, 5, 등을 포함할 수 있다. 그러한 실시예에서, 홀수개의 셀의 사용은 최소 접촉 구조체 면적을 위한 주어진 오정렬에서의 일정한 크로스오버 면적(crossover area)을 가능하게 할 수 있다(예를 들어, 각각의 셀의 범위가 정렬 정확도와 유사할 때). 그리드 패턴의 라인은 디싱을 감소시키고 비-금속 부분의 결합 에너지를 증가시키는 데 도움을 주기 위해 그리드 라인들 사이의 간격보다 좁을 수 있다. 그리드를 포함하도록 반복될 수 있는 셀의 크기 또는 범위는 2개 이상의 접속 지점이 m = 1일 때 대향하는 접합 표면 상의 라인 폭의 곱에 주어지는 면적을 갖도록 접합 표면을 함께 정렬시키고 배치하기 위해 사용되는 정렬 공구(들)의 3 시그마 정렬 정확도(sigma alignment accuracy)와 유사할 수 있다. 그러면, 접속 지점의 수는 m = 1일 때 증가할 수 있다. 상호접속 면적은 접속 지점의 수를 증가시키거나 그리드 내의 라인의 폭을 증가시킴으로써 증가될 수 있다.
통상적인 접합 배열에서, 2개의 접합된 반도체 요소들(101a, 101b) 사이의 전기 연통을 가능하게 하기 위해 별개의 금속 층(예컨대, 알루미늄 패드)이 반도체 요소의 상부 표면 부근에 생성될 수 있다. 또한, 금속 접촉 패드는 기생 커패시턴스를 증가시킬 수 있는, 대향하는 반도체 요소 상의 대응하는 접촉부 또는 범프(bump)를 수용하도록 비교적 클 수 있다. 그러한 통상적인 배열에서, 비아 또는 TSV와 같은 수직 접속부가 접촉 패드로부터 반도체 요소(들) 내로 연장되어 신호 라우팅을 위해 대응하는 트레이스와 접속된다. 따라서, 그러한 배열에서, 접촉 패드는 비교적 크고, 신호가 적절히 라우팅되는 것을 보장하기 위해 다수의 트레이스 층이 사용될 수 있다. 수직 접속부는 그렇지 않을 경우 측방향 라우팅을 위해 채용될 수 있는 층을 점유한다.
도 11a 내지 도 11c는 반도체 요소(101a, 101b)를 통한 전기 신호의 신뢰성 있는 라우팅을 위해 대응하는 아래에 놓인 트레이스(120)와의 전기 연통을 제공하기 위한 세장형 접촉 피쳐(103a, 103b)의 사용을 예시한다. 특히, 도 11a는 대응하는 아래에 놓인 트레이스(120a)와 접속된 복수의 세장형 접촉 피쳐(103a)를 갖는 제1 반도체 요소(101a)의 개략적인 평면도이다. 도 11b는 제1 반도체 요소(101a)의 예시적인 접촉 피쳐(103a) 및 관련된 아래에 놓인 트레이스(120a)의 개략적인 평면도이고, 또한 제1 반도체 요소의 접촉 피쳐와 교차하는 배향으로 접촉하도록 정렬된 제2 반도체 요소의 접촉 피쳐를 도시한다. 도 11c는 각각의 요소(101a, 101b)의 교차하는 접촉 피쳐들(103a, 103b) 사이의 직접 접속부를 포함하는 2개의 접합된 반도체 요소(101a, 101b)의 개략적인 측단면도이다.
도 11a에 도시된 바와 같이, 제1 반도체 요소(101a)는 제1 반도체 요소(101a)의 상부 표면에서 노출되는 세장형 접촉 피쳐(103a)를 포함하는 복수의 접촉 구조체(102)를 포함할 수 있다. 도 8a 내지 도 10의 실시예와 마찬가지로, 비-금속 접합 영역(106)이 접촉 피쳐(103a)에 근접하게 또는 그를 둘러싸게 배치될 수 있고, 비-금속 접합 영역(106)은 트레이스(120a)를 덮을 수 있다. 각각의 접촉 피쳐(103a)는 접촉 피쳐(103a) 아래에 배치되는 대응하는 트레이스(120a)와 전기적으로 접속되고 바람직하게는 그로부터 연장된다. 따라서, 도 11a에 도시된 트레이스(120a)는 접촉 피쳐(103a) 아래에서 반도체 요소(101a) 내에 매립된다. 트레이스(120a)는 크로스토크(crosstalk) 없이 각각의 접촉 피쳐(103a)에 대한 트레이스(120a)의 신뢰성 있는 라우팅을 가능하게 하기 위해 서로에 대해 조깅(jogged) 또는 오프셋(offset)될 수 있다. 도 11a가 예시의 목적을 위해 접촉 피쳐(103a)를 아래에 놓인 트레이스(120a)보다 넓게 도시하지만, 아래의 도 11b 및 도 11c로부터, 실제로는 접촉 피쳐가 아래에 놓인 트레이스(120a)와 동일한 폭을 가질 수 있는 것이 이해될 것이다. 예를 들어, 일부 배열에서, 트레이스(120a)의 폭 및 접촉 피쳐(103a)의 폭은 0.5 마이크로미터 내지 5 마이크로미터 범위 내에, 1 마이크로미터 내지 3 마이크로미터 범위 내에 있을 수 있으며, 예컨대 약 2 마이크로미터일 수 있다.
도 11b 및 도 11c에 도시된 바와 같이, 예시적인 접촉 피쳐(103a)는 예시적인 접촉 피쳐(103a)가 접속되는 대응하는 트레이스(120a)의 상부 상에 배치될 수 있다. 세장형 접촉 피쳐(103a)는 단지 트레이스(120a)의 일부분을 따라 연장될 수 있고, 제1 반도체 요소(101a)의 접촉 피쳐(103a)가 제2 반도체 요소(101b)의 대응하는 접촉 피쳐(103b)와 교차하고 접촉하는 것을 보장하도록 선택되는 길이(l) 및 폭(w)을 가질 수 있다. 제2 반도체 요소(101b)의 접촉 피쳐(103b)는 접촉을 위해 정렬될 때 그들의 상대 배향을 예시하는 목적을 위해 도 11b에 도시된다.
도 11a 내지 도 11c에 도시된 세장형 접촉 피쳐(103a, 103b)의 길이(l)는 0.05 마이크로미터 내지 500 마이크로미터 범위 내에, 0.05 마이크로미터 내지 100 마이크로미터 범위 내에, 0.05 마이크로미터 내지 50 마이크로미터 범위 내에, 0.1 마이크로미터 내지 50 마이크로미터 범위 내에, 1 마이크로미터 내지 50 마이크로미터 범위 내에, 5 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 50 마이크로미터 범위 내에, 10 마이크로미터 내지 40 마이크로미터 범위 내에, 또는 15 마이크로미터 내지 30 마이크로미터 범위 내에 있을 수 있다. 접촉 피쳐(103a, 103b)의 폭(w)은 디싱 문제를 회피하기에, 기생 커패시턴스를 감소시키기에 그리고 반도체 요소(101) 상의 작은 풋프린트를 유지시키기에 충분히 작을 수 있다. 예를 들어, 접촉 피쳐(103a)의 폭은 0.01 마이크로미터 내지 10 마이크로미터 범위 내에, 0.01 마이크로미터 내지 5 마이크로미터 범위 내에, 0.1 마이크로미터 내지 10 마이크로미터 범위 내에, 0.1 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 5 마이크로미터 범위 내에, 0.5 마이크로미터 내지 4 마이크로미터, 1 마이크로미터 내지 5 마이크로미터 범위 내에, 1 마이크로미터 내지 3.5 마이크로미터 범위 내에, 또는 1.5 마이크로미터 내지 3 마이크로미터 범위 내에 있을 수 있다. 접촉 피쳐의 폭(w)은 그들이 연장되는 트레이스(102a)의 폭과 동일하거나 그의 ±10% 내에, 보다 특정하게는 ±5% 내에 있을 수 있다.
도 11c에 도시된 바와 같이, 제1 반도체 요소(101a)로부터의 접촉 피쳐(103a)는 교차 영역(104)에서 제2 반도체 요소(101b)로부터의 대응하는 접촉 피쳐(103b)와 접촉하고 그에 접합될 수 있다. 도 11c에 도시된 예시적인 접촉 피쳐(103a)는 단지 그러한 접촉 피쳐(103a)와 관련된 트레이스(120a) 위에 배치되고 그와 전기적으로 접촉할 수 있다. 동일한 금속화 레벨 내에서, 다른 접촉 피쳐(도시되지 않음)와 관련된 트레이스(120a)는 예시된 접촉 피쳐(103a)와 관련된 트레이스(120a)와 대체로 평행하게 연장되고 그와 교차하지 않을 수 있다. 유사하게, 제2 반도체 요소(101b)의 예시적인 접촉 피쳐(103b)는 단지 그러한 접촉 피쳐(103b)와 관련된 트레이스(120b) 위로 연장되고 그와 전기적으로 접촉할 수 있다. 도 11c에 도시된 바와 같이, 접촉 피쳐(103b) 및 그의 트레이스(120b)는 접촉 피쳐(103a) 및 그의 트레이스(120a)에 대해 평행하지 않게(예컨대, 대체로 수직하게) 연장될 수 있다. 트레이스(120b)가 도 11c에 측방향으로(예컨대, 트레이스(120a)와 평행하지 않게) 연장되는 것으로 예시되지만, 다른 배열에서, 제2 요소(101b)의 접촉 피쳐(103b)는 수직 및/또는 수평 라우팅 피쳐, 또는 임의의 다른 방향으로 연장되는 라우팅 피쳐를 포함하는 다른 타입의 내부 라우팅 피쳐와 접속될 수 있다. 또한, 일부 배열에서, 제1 반도체 요소(101a)를 위한 라우팅 피쳐는 제2 반도체 요소(101b)의 라우팅 피쳐와 상이할 수 있다. 예를 들어, 트레이스(120a)가 단지 제1 요소(101a) 내에 형성될 수 있고, 다른 타입의 라우팅 피쳐가 제2 요소(101b) 내에 형성될 수 있다.
유리하게는, 도 11a 내지 도 11c에 예시된 실시예는 접합된 구조체의 정렬 정확도를 개선하면서 기생 커패시턴스를 감소시킬 수 있는 보다 작은 접촉 피쳐의 사용을 가능하게 할 수 있다. 또한, 대응하는 트레이스(120a, 120b)에 대한 접촉 피쳐(103a, 103b)의 위치설정은 다수의 라우팅 및/또는 접촉 층을 제공함이 없이 전기 신호의 효율적인 라우팅을 가능하게 할 수 있다. 예시된 접촉 피쳐(103a)가 아래에 놓인 측방향 트레이스로부터 직접 연장되기 때문에, 금속화 레벨이 오직 (비아와 같은) 수직 접속부를 위한 개재하는 레벨간 유전체(interlevel dielectric, ILD)에 대한 필요성 없이 측방향 라우팅을 위해 완전히 채용된다. 도 9a 내지 도 10의 실시예와 마찬가지로, 반도체 요소(101a, 101b)는 임의의 적합한 타입의 반도체 요소를 포함할 수 있다. 예를 들어, 일 실시예에서, 제1 반도체 요소(101a)는 인터포저(interposer)를 포함할 수 있고, 제2 반도체 요소(101b)는 집적 디바이스 다이를 포함할 수 있다. 다른 실시예에서, 반도체 요소(101a, 101b) 둘 모두가 집적 디바이스 다이를 포함할 수 있다.
도 12a 내지 도 12h는 다양한 다른 실시예에 따른, 전도성 접촉 구조체(102)의 개략적인 평면도이다. 달리 언급되지 않는 한, 도 12a 내지 도 12h에 도시된 도면 부호는 도 8a 내지 도 11c에 도면 부호 부여된 것과 대체로 유사한 구성요소를 나타낸다. 예를 들어, 반도체 요소(도시되지 않음)는 대응하는 전도성 접촉 구조체(102) 및 접촉 구조체(102)에 근접하게 배치되는 비-금속 접합 영역(106)을 포함할 수 있다. 전도성 접촉 구조체(102)는 세장형 접촉 피쳐(103a, 103b)를 포함할 수 있다. 도 12a 내지 도 12h에, 대응하는 반도체 요소와 관련된 하나의 접촉 피쳐(103a)만이 도시된다. 도 10의 실시예와 마찬가지로, 접촉 피쳐(103a, 103b)는 2차원으로 패턴화된 접촉 피쳐, 예컨대 접합된 구조체의 정렬을 개선하기 위해 세장형 접촉 피쳐의 2차원 패턴을 형성하는 복수의 교차하는 전도성 세그먼트를 포함할 수 있다. 예를 들어, 도 12a 내지 도 12h의 접촉 피쳐(103a)는 중심 영역 주위에 배치되는 세장형 세그먼트의 경계설정된 구조체를 포함할 수 있다. 도 12a 내지 도 12h에 도시된 접촉 피쳐(103a)는 접합된 구조체의 회전 정렬을 개선하는 데 도움을 줄 수 있는 세장형 접촉 피쳐의 패턴을 형성한다. 예를 들어, 도 12a 내지 도 12h에서, 접촉 구조체(102)는 회전 대칭인, 또는 거의 대칭인, 세장형 접촉 피쳐(103a)를 포함할 수 있다. 따라서, 도 12a 내지 도 12h의 세장형 접촉 피쳐(103a)는 선형 오정렬을 수용할 수 있는데, 왜냐하면 접촉 피쳐(102)가 복수의 세장형 전도성 세그먼트를 포함하기 때문이다. 세장형 접촉 피쳐(103a)는 또한 회전 오정렬을 수용할 수 있는데, 왜냐하면 2개의 회전-오정렬된 접촉 피쳐(102)의 외향으로 연장되는 세그먼트(122)가 2개의 접합된 반도체 요소들 사이의 충분한 전기적 접속을 제공할 수 있기 때문이다.
접촉 구조체(102)의 패턴은 임의의 적합한 형상을 포함할 수 있다. 예를 들어, 도 12a에 도시된 바와 같이, 접촉 구조체(102)는 접촉 구조체(102)의 기하학적 중심에 있을 수 있거나 그렇지 않을 수 있는 중심 영역(C) 주위에 배치되는 다각형 경계부(boundary)(B)(예컨대, 사각형, 직사각형 또는 정사각형 경계부)를 포함할 수 있다. 외향으로 연장되는 세그먼트(122)는 회전 및 측방향 오정렬을 감소시키기 위해 중심 영역(C)으로부터 반경방향 외향으로 연장될 수 있다. 도 12a와 마찬가지로, 도 12b의 접촉 구조체(102)는 중심 영역(C) 주위에 배치되는 다각형 경계부(B)를 포함할 수 있다. 또한, 복수의 측방향 커넥터(connector)(124)가 외향으로 연장되는 세그먼트(122)를 상호접속시킬 수 있으며, 이는 오정렬을 추가로 감소시킬 수 있다.
도 12c 및 도 12d는 오각형 경계부를 포함하는 다각형 경계부(B)를 갖는 접촉 구조체(102)를 예시한다. 도 12d에서, 측방향 커넥터(124)는 외향으로 연장되는 세그먼트(120)를 상호접속시킬 수 있다. 도 12e 및 도 12f는 육각형 경계부를 포함하는 다각형 경계부(B)를 갖는 접촉 구조체(102)를 예시한다. 도 12f에서, 측방향 커넥터(124)는 외향으로 연장되는 세그먼트(120)를 상호접속시킬 수 있다. 도 12a 내지 도 12f가 사각형, 오각형, 및 육각형 프로파일의 다각형 경계부를 도시하지만, 임의의 적합한 다각형 경계부가 사용될 수 있는 것이 인식되어야 한다. 또한, 도 12g 및 도 12h에 도시된 바와 같이, 접촉 구조체(102)는 또한 곡선형 접촉 피쳐(103a), 예컨대 원형 또는 타원형 경계부(B)를 포함할 수 있다. 도 12h는 외향으로 연장되는 세그먼트(120)를 접속시키는 측방향 커넥터(124)를 예시한다.
따라서, 본 명세서에 개시된 세장형 접촉 피쳐(103a, 103b)는 임의의 적합한 패턴을 형성할 수 있다. 이롭게는, 접촉 피쳐(103a, 103b)는 직접 접합된 반도체 요소들 사이의 전기적 상호접속을 제공하면서, 측방향 및/또는 회전 오정렬을 개선할 수 있다.
위의 교시 내용을 고려하여 본 발명의 많은 변경 및 변형이 가능하다. 따라서, 첨부된 청구범위의 범주 내에서 본 명세서에 구체적으로 기술된 것과 달리 본 발명이 실시될 수 있는 것이 이해되어야 한다.

Claims (20)

  1. 접합된 구조체(bonded structure)로서,
    전도성 제1 접촉 구조체(contact structure) 및 상기 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역(bonding region)을 포함하는 제1 반도체 요소 - 상기 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐(elongate contact feature)를 포함함 -; 및
    전도성 제2 접촉 구조체 및 상기 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소 - 상기 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함함 - 를 포함하고,
    상기 제1 접합 영역은 상기 제2 접합 영역과 접촉하고 상기 제2 접합 영역에 직접 접합되고,
    상기 제1 세장형 접촉 피쳐는 상기 제2 접촉 피쳐와 평행하지 않게 배향되고 상기 제1 세장형 접촉 피쳐와 상기 제2 접촉 피쳐 사이의 교차부(intersection)에서 상기 제2 접촉 피쳐와 직접 접촉하는, 접합된 구조체.
  2. 제1항에 있어서, 상기 제1 세장형 접촉 피쳐는 상기 교차부에서 상기 제2 접촉 피쳐와 직접 접합되는, 접합된 구조체.
  3. 제1항에 있어서, 상기 제2 접촉 피쳐는 세장형 접촉 피쳐를 포함하는, 접합된 구조체.
  4. 제3항에 있어서, 상기 제1 세장형 접촉 피쳐의 제1 측부 상의 산화물이 상기 제2 세장형 접촉 피쳐의 제1 측부 및 제2 측부 상의 대응하는 산화물 영역들과 접합되는, 접합된 구조체.
  5. 제1항에 있어서, 상기 제1 접촉 구조체는 그리드 패턴(grid pattern)으로 복수의 라인들(lines)을 포함하는, 접합된 구조체.
  6. 제1항에 있어서, 상기 제1 접촉 구조체는 중심 영역 주위에 배치되는 경계부(boundary) 및 상기 중심 영역으로부터 외향으로 연장되는 복수의 전도성 세그먼트들(segments)을 형성하는, 접합된 구조체.
  7. 제6항에 있어서, 상기 복수의 전도성 세그먼트들을 접속시키는 복수의 측방향 커넥터들(connectors)을 추가로 포함하는, 접합된 구조체.
  8. 제7항에 있어서, 상기 경계부는 다각형 또는 둥근 패턴을 포함하는, 접합된 구조체.
  9. 제1항에 있어서, 상기 제1 세장형 접촉 피쳐는 길이 및 폭을 갖고, 상기 길이는 상기 폭의 2배 이상인, 접합된 구조체.
  10. 제9항에 있어서, 상기 제1 세장형 접촉 피쳐의 상기 길이는 상기 폭의 5배 이상인, 접합된 구조체.
  11. 제1항에 있어서, 상기 제1 접촉 구조체 및 제2 접촉 구조체 중 적어도 하나는 금속 및 전도성-도핑된(conductively-doped) 반도체 재료 중 적어도 하나를 포함하는, 접합된 구조체.
  12. 제1항에 있어서, 상기 제1 세장형 접촉 피쳐와 상기 제2 접촉 피쳐의 상기 교차부 아래에서 상기 제1 반도체 요소 내에 배치되는 규소-관통 비아(through-silicon via, TSV)를 추가로 포함하는, 접합된 구조체.
  13. 제12항에 있어서, 상기 TSV와 상기 제1 세장형 접촉 피쳐 사이에 배치되고 상기 TSV를 상기 제1 세장형 접촉 피쳐와 전기적으로 접속시키는 하나 이상의 전도성 트레이스들(traces)을 추가로 포함하는, 접합된 구조체.
  14. 제1항에 있어서, 상기 제1 세장형 접촉 피쳐 및 상기 제2 접촉 피쳐 중 적어도 하나는 곡선형인, 접합된 구조체.
  15. 접합 방법으로서,
    전도성 제1 접촉 구조체 및 상기 제1 접촉 구조체에 근접한 비-금속 제1 접합 영역을 포함하는 제1 반도체 요소를 제공하는 단계 - 상기 제1 접촉 구조체는 전도성 제1 세장형 접촉 피쳐를 포함함 -;
    전도성 제2 접촉 구조체 및 상기 제2 접촉 구조체에 근접한 비-금속 제2 접합 영역을 포함하는 제2 반도체 요소를 제공하는 단계 - 상기 제2 접촉 구조체는 전도성 제2 접촉 피쳐를 포함함 -;
    상기 제1 세장형 접촉 피쳐와 상기 제2 접촉 피쳐가 평행하지 않도록 상기 제1 반도체 요소와 제2 반도체 요소를 배향시키고 합착(bringing together)시키는 단계;
    상기 제1 접합 영역을 상기 제2 접합 영역과 직접 접합시키는 단계; 및
    상기 제1 세장형 접촉 피쳐와 상기 제2 접촉 피쳐를 상기 제1 세장형 접촉 피쳐와 상기 제2 접촉 피쳐 사이의 교차부에서 직접 접합시키는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제1 접합 영역을 상기 제2 접합 영역과 직접 접합시키는 단계는 상기 제1 세장형 접촉부와 상기 제2 접촉 피쳐 사이에 초기 갭(initial gap)을 남기는 단계, 및 상기 제1 반도체 요소 및 제2 반도체 요소를 가열하여 상기 제1 세장형 접촉 피쳐가 제2 세장형 접촉 피쳐와 직접 접촉하게 하는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 상기 방법은 직접 접촉시키기 전에, 상기 제1 세장형 접촉 피쳐를 직접 대응하는 트레이스 상에 형성하는 단계를 추가로 포함하고, 상기 트레이스는 상기 제1 세장형 접촉 피쳐의 길이를 따라 정렬되는, 방법.
  18. 반도체 요소로서,
    비-금속 재료의 하나 이상의 층들을 포함하는 기판(substrate);
    상기 기판 내에 매립되는 복수의 전도성 트레이스들 - 상기 트레이스들은 상기 기판을 통해 측방향으로 연장되어 전기 신호들을 측방향으로 라우팅함(route) -; 및
    상기 복수의 트레이스들 중 제1 트레이스를 따라 연장되고 상기 제1 트레이스와 직접 접촉하는 세장형 접촉 피쳐 - 상기 접촉 피쳐는 상기 기판의 상부 표면에서 노출됨 - 를 포함하는, 반도체 요소.
  19. 제18항에 있어서, 상기 접촉 피쳐는 상기 제1 트레이스의 길이의 일부분을 따라 연장되는, 반도체 요소.
  20. 제18항에 있어서, 상기 세장형 접촉 피쳐는 상기 제1 트레이스의 제1 부분을 덮고, 절연 재료가 상기 제1 트레이스의 제2 부분을 덮는, 반도체 요소.
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