KR20180074634A - 트랜지스터 - Google Patents

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KR20180074634A
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켄고 아키모토
준이치로 사카타
타쿠야 히로하시
마사히로 타카하시
히데유키 키시다
아키하루 미야나가
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 디바이스에 사용하는데 적합한 산화물 반도체의 제공을 목적의 한가지로 한다. 또는, 그것을 사용한 반도체장치의 제공을 목적의 한가지로 한다. In-Ga-Zn-O계 산화물 반도체층을 트랜지스터의 채널 형성 영역에 사용한 반도체장치로서, In-Ga-Zn-O계 산화물 반도체층은, InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)으로 표시되는 결정립을 포함하는 구조를 갖는다.

Description

트랜지스터{TRANSISTER}
본 발명은 산화물 반도체를 사용한 반도체 장치 및 그 제조방법에 관한 것이다.
전계 효과형 트랜지스터는, 현재, 가장 널리 이용되고 있는 반도체소자이다. 전계 효과형 트랜지스터에 사용되는 재료는, 그 용도에 따라 다양하지만, 특히, 실리콘을 포함하는 반도체 재료가 많이 이용되고 있다.
상기 실리콘을 사용한 전계 효과형 트랜지스터는, 많은 용도에 대해 요구되는 특성을 만족시킨다. 예를 들면, 고속동작이 필요한 집적회로 등의 용도에는 단결정 실리콘을 사용함으로써, 그 요구가 충족된다. 또한, 표시장치 등의 대면적 용도에 대해서는, 비정질 실리콘을 사용함으로써, 그 요구를 충족시킬 수 있다.
이렇게, 실리콘은 범용성이 높고, 여러 가지 용도에 사용하는 것이 가능하지만, 최근에는 반도체 재료에 대해, 범용성과 함께 더 높은 성능을 요구하는 경향이 있다. 예를 들면, 대면적 표시장치의 고성능화라고 하는 관점에서는, 스위칭 소자의 고속동작을 실현하기 위해, 대면적화가 용이하고, 또한, 비정질 실리콘을 넘는 성능을 갖는 반도체 재료가 요구되고 있다.
이러한 상황에 있어서, 산화물 반도체를 사용한 전계 효과형 트랜지스터(FET라고도 부른다)에 관한 기술이 주목받고 있다. 예를 들면, 특허문헌 1에는, 호모로거스 화합물 InMO3(ZnO)m(M=In, Fe, Ga, 또는 Al, m=1 이상 50 미만의 정수)을 사용한 투명 박막 전계 효과형 트랜지스터가 개시되어 있다.
또한, 특허문헌 2에는, In, Ga, Zn을 포함하는 비정질 산화물 반도체로서 전자 캐리어 농도가 1018/cm3 미만인 것을 사용한 전계 효과형 트랜지스터가 개시되어 있다. 이때, 이 문헌에 있어서, 비정질 산화물 반도체의 원자수의 비는, In:Ga:Zn=1:1:m(m<6)이다.
더구나, 특허문헌 3에는, 미결정을 포함하는 비정질 산화물 반도체를 활성층으로 하는 전계 효과형 트랜지스터가 개시되어 있다.
[선행기술 문헌]
[특허문헌]
[특허문헌 1] 일본국 특개 2004-103957호 공보
[특허문헌 2] 국제공개 제05/088726호
[특허문헌 3] 일본국 특개 2006-165529호 공보
특허문헌 3에 있어서는, 결정 상태에 있어서의 조성을 InGaO3(ZnO)m(m=6 미만의 정수)로 하는 취지의 개시가 있다. 또한, 특허문헌 3의 실시예 1에 있어서는, InGaO3(ZnO)4의 경우에 대해 개시되어 있다. 그렇지만, 이러한 산화물 반도체를 사용하는 경우에도, 충분한 특성이 얻어지지 않는다고 하는 것이 실상이었다.
상기 문제점을 감안하여, 반도체 디바이스에 사용하는데 적합한 산화물 반도체의 제 공을 목적의 한가지로 한다. 또는, 그것을 사용한 반도체장치의 제공을 목적의 한가지로 한다.
개시하는 발명에 있어서는, InGaO3(ZnO)m(m>0)로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)으로 표시되는 결정립을 포함시켜 반도체장치를 제조한다. 더욱 구체적으로는, 아래와 같다.
개시하는 발명의 한가지는, In-Ga-Zn-O계 산화물 반도체층을 트랜지스터의 채널 형성 영역에 사용한 반도체장치로서, In-Ga-Zn-O계 산화물 반도체층은, InGaO3(ZnO)m(m>0)로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)로 표시되는 결정립을 포함하는 구조를 갖는 것을 특징으로 한다.
상기에 있어서, In-Ga-Zn-O계 산화물 반도체층 중의 Zn의 함유량(원자%)을, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만으로 하는 것이 바람직하다. 또한, 산화물 반도체층은, Zn의 함유량(원자%)이 In의 함유량(원자%) 이하, 또한 Ga의 함유량(원자%) 이하의 타겟을 사용한 스퍼터링법에 의해 형성된 것이 바람직하다. 또한, 상기에 있어서, 결정립은 m=1에 관한 구조만으로 형성되어 있는 것이 바람직하지만, m=1에 관한 구조가 결정립의 80체적% 이상을 차지하는 상황에서는, 소정의 특성을 얻는 것이 가능하다.
개시하는 발명의 다른 한가지는, 스퍼터링법을 사용하여, 기판 위에 비정질 구조를 갖는 In-Ga-Zn-O계 산화물 반도체층을 형성하고, 산화물 반도체층에 열처리를 실시함으로써, InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3 (ZnO)m(m=1)으로 표시되는 결정립을 포함하는 산화물 반도체층을 형성하고, 결정립을 포함하는 산화물 반도체층을 트랜지스터의 채널 형성 영역으로서 사용하는 것을 특징으로 하는 반도체장치의 제조방법이다.
상기에 있어서, 비정질 구조를 갖는 In-Ga-Zn-O계 산화물 반도체층 중의 Zn의 함유량(원자%)이, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만이 되도록 형성되는 것이 바람직하다. 또한, 비정질 구조를 갖는 In-Ga-Zn-O계 산화물 반도체층은, Zn의 함유량(원자%)이 In의 함유량(원자%) 이하, 또한 Ga의 함유량(원자%) 이하의 타겟을 사용한 스퍼터링법에 의해 형성되는 것이 바람직하다. 또한, 열처리는, 350℃ 이상의 온도에서 행해지는 것이 바람직하다.
이때, 본 명세서 중에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시장치, 반도체 회로 및 전자기기는 모두 반도체장치에 포함된다.
InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)으로 표시되는 결정립을 포함시킴으로써, 산화물 반도체의 전기적 특성을 향상시킬 수 있다. 또한, 이 산화물 반도체를 사용함으로써, 뛰어난 반도체장치를 제공할 수 있다.
도 1은 실시형태 1에 관한 산화물 반도체층의 제조공정을 설명하는 도면이다.
도 2는 비단결정 반도체층의 조성 분석 결과를 도시한 도면이다.
도 3은 비단결정 반도체층의 조성 분석 결과를 도시한 도면이다.
도 4는 산화물 반도체층의 Bright-field-STEM 상이다.
도 5는 산화물 반도체층의 Bright-field-STEM 상과 HAADF-STEM 상이다.
도 6은 결정 구조의 확대 사진과 모델도이다.
도 7은 산화물 반도체층(타겟 B)의 HAADF-STEM 상이다.
도 8은 산화물 반도체(InGaZnO4)의 결정 구조를 도시한 도면이다.
도 9는 (Ga, Zn)O2 레이어에 있어서의 Ga 및 Zn의 배치를 도시한 도면이다.
도 10은 원소의 배치에 관한 에너지의 비교 결과를 도시한 도면이다.
도 11은 전자의 DOS와 PDOS의 계산 결과를 도시한 도면이다.
도 12는 전도대의 바닥에 있어서의 전자의 분포도이다.
도 13은 EVO의 기하학적 최적값의 계산 결과를 도시한 도면이다.
도 14는 계산에 관한 구체적인 조합(원자의 배치)을 도시한 도면이다.
도 15는 각 조합의 에너지를 도시한 도면이다.
도 16은 가장 가능성이 높은 배치의 모델도이다.
도 17은 실시형태 2에 관한 반도체장치의 제조공정을 설명하는 도면이다.
실시형태에 대해, 도면을 사용해서 상세히 설명한다. 단, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되지 않고, 발명의 취지에서 일탈하지 않고 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자에게 있어서 자명하다. 또한, 다른 실시형태에 관한 구성은, 적절히 조합해서 사용할 수 있다. 이때, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그것의 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)으로 표시되는 결정립을 포함하는 산화물 반도체층(In-Ga-Zn-O계 산화물 반도체층)을 제조하는 방법에 대해, 도면을 참조해서 설명한다.
처음에, 피형성면 위(여기에서는 기판(100) 위)에 In-Ga-Zn-O계의 비단결정 반도체층(102)을 형성한다(도 1a 참조). 예를 들면, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 타겟을 사용한 스퍼터링법에 의해, 비단결정 반도체층(102)을 형성할 수 있다. 스퍼터의 조건은, 예를 들면, 기판(100)과 산화물 반도체 타겟과의 거리를 30mm∼500mm, 압력을 0.1Pa∼2.0Pa, 직류(DC) 전원을 0.2kW∼5.0kW(직경 8인치의 타겟 사용시), 분위기를 아르곤 분위기, 산소 분위기, 또는 아르곤과 산소의 혼합 분위기로 하면 된다.
여기에서는, 산화물 반도체 타겟의 조성비가 In2O3:Ga2O3:ZnO=1:1:1, 기판(100)과 산화물 반도체 타겟과의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전원이 0.5kW, 아르곤 가스의 유량이 10sccm, 산소 가스의 유량이 5sccm의 조건에서 비단결정 반도체층(102)을 형성했다.
그 후, 상기한 방법으로 제조한 시료에 대해, 유도결합 플라즈마 질량분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS 분석법)을 사용해서 조성 분석을 했다. 아르곤 가스의 유량이 10sccm, 산소 가스의 유량이 5sccm의 조건에서 얻어지는 비단결정 반도체층(102)의 조성은, InGa0.94Zn0.40O3.31이었다. 상기 분석 결과와 더불어, 아르곤 가스의 유량이 40sccm, 산소 가스의 유량이 0sccm의 조건에서 제조한 비단결정 반도체층의 분석 결과를 도 2에 나타낸다.
또한, 분석방법으로서 러더포드 후방산란 분석법(Rutherford Backscattering Spectrometry: RBS 분석법)을 사용한 경우의 결과를 도 3에 나타낸다.
도 2 및 도 3으로부터, 비단결정 반도체층에서는, 타겟의 조성과 비교하여, Ga 및 Zn의 함유량이 작아지는 경향이 있는 것을 알 수 있었다. 또한, 제조 조건이나 분석방법 등에 의해, 비단결정 반도체층의 분석 결과가 다르다.
다음에, 상기 비단결정 반도체층에 대해, 350℃∼800℃(바람직하게는 500∼750℃)에서 10분∼200분 정도의 열처리를 실시한다. 이에 따라, 비정질 구조 중에, 결정립(104)을 포함하는 산화물 반도체층(106)이 얻어진다(도 1b 참조). 상기 산화물 반도체층(106)을 사용해서 제조되는 박막 트랜지스터의 전기 특성은, 게이트 전압 ±20V에 있어서, 온오프 비가 109 이상, 이동도가 10cm2/Vs 이상으로 양호하다. 이때, 여기에서는, 700℃, 1시간의 조건에서 열처리를 행하고 있다.
상기 열처리 후에, 산화물 반도체층(106)의 구조를 분석했다. 구체적으로는 상기 시료의 단면에 대해, STEM(scanning transmission electron microscope) 상의 관찰을 행했다.
도 4에, 상기 시료의 Bright-field-STEM 상을 나타낸다. 도 4a는, In2O3:Ga2O3:ZnO=1:1:1(In:Ga:Zn=1:1:0.5)의 타겟(이하, 타겟 A)을 사용해서 제조한 시료의 STEM 상이며, 도 4b는, 상기 시료와의 비교를 위해, 타겟만을 In2O3:Ga2O3:ZnO=1:1:2(In:Ga:Zn=1:1:1)(이하, 타겟 B)로 변경해서 제조한 시료의 STEM 상이다.
도 4로부터, 상기한 방법으로 제조한 산화물 반도체층(106)은, 비정질 구조 중에 결정립(104)을 포함하는 구조를 갖고 있는 것을 알 수 있었다.
이때, 도 4a와 도 4b의 비교로부터 알 수 있는 것과 같이, 타겟 중의 Zn의 함유량이 적을 경우에는, 타겟 중의 Zn의 함유량이 많을 경우와 비교해서 결정성장의 속도가 완만하다. 이것을 이용함으로써, 결정성장의 제어성을 향상시킬 수 있다. 예를 들면, 비단결정 반도체층(102) 중의 Zn의 함유량(원자%)을, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만으로 해주면, 양호한 산화물 반도체층(106)을 제어성이 좋게 형성할 수 있다. 한편으로, 결정성장 속도를 중시하는 경우에는, 비단결정 반도체층(102) 중의 아연의 함유량을 증가시키면 된다.
다음에, 보다 미세한 영역의 STEM 상 관찰을 행했다. 도 5에, 타겟 A를 사용해서 제조한 시료의 STEM 상을 나타낸다. 도 5a가 Bright-field-STEM 상, 도 5b가 HAADF(high-angle annular dark field)-STEM 상이다. 도 5a에서는 규칙적인 구조가 판독되지만, 각 원자의 위치를 특정하는 것은 곤란하고, 결정 방위도 판별할 수 없다. 한편, 도 5b에서는, 각 원자에 대응하는 흰 점의 위치를 명확히 판별할 수 있다. 또한, 도 5b 중의 우측 하부의 영역에는, 비정질 구조가 잔존하고 있는 것을 알 수 있다.
HAADF-STEM 상에 있어서는, 원자 번호의 2승에 비례한 콘트라스트가 얻어지기 때문에, 밝은 점일수록 무거운 원자를 나타내게 된다. 도 5b에 있어서는 밝은 점이 In, 어두운 점이 Ga 또는 Zn이다.
다음에, 도 6을 참조하여, 상기 결정 구조에 관한 고찰을 행한다. 여기에서, 도 6 중의 좌측 도면(사진)은, 도 5b의 확대도(확대사진)이다. 또한, 도 6 중의 우측 도면은, InGaZnO4(InGaO3(ZnO)m에 있어서의 m=1에 대응)을 [100] 방향에서 본 결정 구조의 모델도이다. 도 6 중의 좌측 도면과 우측 도면의 대비에 의해, 타겟 A를 사용해서 제조한 시료에 있어서의 결정립은, InGaO3(ZnO)1의 결정 구조를 갖고 있는 것을 알 수 있다. 이때, In-Ga-Zn-O계 산화물 반도체에 있어서는, In 및 Ga이 전기전도에 기여하고 있다고 생각되기 때문에, 전기적 특성을 양호하게 유지하기 위해서는, In 및 Ga의 비율이 높은 결정 구조, 즉, InGaO3(ZnO)m에 있어서 m=1인 결정 구조의 비율이 높을수록 바람직하다고 할 수 있다.
도 7에, 타겟 B를 사용해서 제조한 시료의 HAADF-STEM 상을 나타낸다. 밝은 점이 규칙적으로 배열되고, 선 형상으로 되어 있는 모양을 알 수 있다. 상기 밝은 점에 의해 형성되는 선과 선의 간격은, 약 0.9nm, 약 1.15nm, 약 1.4nm이다. 이것은, 각각, m=1, m=2, m=3의 결정 구조에 있어서의 인듐의 간격에 해당한다. 즉, 타겟 B를 사용해서 제조한 시료에 있어서는, 적어도 m=1∼3까지의 복수의 조성의 결정을 갖고 있다고 할 수 있다.
전술한 것과 같이, In-Ga-Zn-O계 산화물 반도체에 있어서는 In 및 Ga이 전기전도에 기여하고 있기 때문에, In 및 Ga의 비율이 낮은 상황(즉, m이 큰 상황)에서는, 그것의 전기적 특성은 악화된다. 따라서, m=1에 관한 구조의 비율을 높여 둠으로써, 전기적 특성을 양호하게 유지하는 것이 가능하다. 구체적으로는, m=1인 결정 구조가, 결정 구조 전체의 80 체적% 이상을 차지하는 것이 바람직하다. 더욱 바람직하게는 90체적% 이상이다.
m=1인 결정 구조의 비율을 높이는 방법의 한가지로서는, Zn의 함유량이 작은 타겟을 사용해서, Zn의 함유량이 작은 비단결정 반도체층(102)을 형성하는 방법이 있다. 예를 들면, 비단결정 반도체층(102) 중 Zn의 함유량(원자%)을, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만으로 해주면 된다. 이렇게, 비단결정 반도체층(102) 중의 Zn의 함유량을 저감해 둠으로써, 전기적으로 양호한 특성의 결정 구조를 얻을 수 있다.
In-Ga-Zn-O계 산화물 반도체의 전자상태는 충분히 해명되어 있지 않아, 이 전자상태의 해명이 산화물 반도체의 전기 특성의 이해에 이어지는 것으로 생각된다. 따라서, 이하에 있어서는, In-Ga-Zn-O계 산화물 반도체에 대해 행한 제1원리 계산의 계산 결과 및 고찰을 나타낸다. 이때, 이하의 계산 결과는 결정 구조에 근거하여 행한 것이지만, 비정질 구조 중에 결정립이 포함되는 구조에 있어서도 동일하게 이해할 수 있다.
도 8에, 계산에 의한 In-Ga-Zn-O계 산화물 반도체(InGaZnO4)의 결정 구조를 나타낸다. InGaZnO4 결정 구조의 단위 격자는 21개의 원자로 구성되지만, 여기에서는 Ga의 배치를 조사하기 위해, 84개의 원자로 구성되는 단위(2×2×1)까지 확장해서 계산을 행했다.
계산은, CASTEP을 사용하여 행하고 있다. CASTEP은, 밀도 범함수 이론(DFT)과 평면파 의사(pseudo) 포텐셜법에 근거한 제1원리 계산 프로그램이다. 여기에서는 교환 상관 범함수로서, GGA(일반화 구배 근사(generalized-gradient approximation) 및 PBE(Perdew-Burke-Ernzerhof)을 선택했다. 또한, 컷오프 에너지(cut-off energy)를 500eV, k-point를 3×3×1로 하였다.
도 8로부터, 단위 격자는, 2개의 (Ga, Zn)O2 레이어와 1개의 InO2 레이어로 구성되어 있는 것을 알 수 있다. 이때, 여기에서는 간략화를 위해, 소정의 원자 배치를 갖는 단위 격자의 반복에 의한 결정 구조를 상정했다.
도 9에, 단위 격자 중의 2개의 (Ga, Zn)O2 레이어에 있어서의 Ga 및 Zn의 배치를 나타낸다. 도 9에서는, 단위 격자를 2×2배로 확장한 구조를 나타내고 있다. 또한, 도면 중의 굵은 선은 단위 격자를 나타낸다. 도 9a는 상부 레이어(Upper Layer) 및 하부 레이어(Lower Layer)에 각각 2개의 Ga가 배치된 경우를 나타내고 있고, 도 9b는 상부 레이어에 1개의 Ga이 배치되고, 하부 레이어에 3개의 Ga이 배치된 경우를 나타내고 있다.
도 9a에 나타낸 경우에는, 각 레이어 내에 있어서의 Ga의 배치는 줄무늬 형상이 된다. 즉, 각 레이어 내에 있어서 Ga은 서로 평행한 선 형상의 배치를 취한다.
또한, 상부 레이어와 하부 레이어의 조합을 생각하면, Ga의 배치는 평행 배치와 교차 배치의 2개의 패턴으로 나뉜다. 평행 배치란, 상부 레이어와 하부 레이어의 Ga에 의한 라인이 서로 평행하게 되는 경우를 말하고, 교차 배치란, 상부 레이어와 하부 레이어의 Ga에 의한 라인이 교차하는 경우를 말한다. 평행 배치의 경우에는, 예를 들면, U1+L1이나 U1+L4과 같은 2가지의 조합이 생각된다. 한편으로, 교차 배치의 경우에는, 회전 대칭이 되기 때문에, 예를 들면, U1+L2과 같은 1가지의 조합이 존재하는 것에 지나지 않는다. 즉, 도 9a에 나타낸 경우에는, 합계 3가지의 조합이 있게 된다.
도 9b에 나타낸 경우, 상부 레이어와 하부 레이어의 조합으로서는, 예를 들면, U7+L7이나 U7+L10과 같은 2가지가 생각된다. 이때, 모든 Ga이 상부 레이어 또는 하부 레이어의 어느 한쪽에 들어갈 경우, 그 조합은 1가지이다(U11+L11: 미도시). 따라서, Ga의 배치에 관해서는 합계 6가지의 조합을 생각하면 된다.
다음에, 상기한 6가지의 배치에 관한 에너지의 비교 결과를 도 10에 나타낸다. InGaZnO4의 최저 에너지는, 상부 레이어 및 하부 레이어에 각각 2개의 Ga이 배치되는 경우에 나타난다. 더욱 구체적으로는, U1+L1과 같은 구조이다.
이 구조(최저 에너지가 되는 구조)에 관한 전자 상태에 관해서, 더욱 상세한 계산을 행했다. 도 11에, 상기 구조에 있어서의 전자의 DOS(density of state)와 PDOS(projected density of state)의 계산 결과를 나타낸다. 도 11에서, Ga이 가장 지배적이고, 이어서 In의 영향이 큰 것을 알 수 있다.
다음에, 전도대의 바닥의 궤도함수 Ψ로부터, 전도대의 바닥에 있어서의 전자의 존재 확률 ｜Ψ｜2을 계산했다. 도 12에 그 분포도를 나타낸다. 여기에서, 도 12a는 In 면(InO2 레이어 내부)에 있어서의 전자의 존재 확률을 나타내고, 도 12b는 (Ga, Zn)O2 레이어에 있어서의 전자의 존재 확률을 나타내고 있다. In의 궤도가 분리되어 있는 점이 흥미롭다.
도 12b로부터, Ga 주변에서는 전자의 존재 확률이 높고, Zn 주변에서는 전자의 존재 확률이 낮아져 있는 것을 알 수 있다. 또한, 전기전도의 패스(path)는 In면 뿐만 아니라, (Ga, Zn)O2 레이어 중에도 존재하고 있는 것 같이 보인다. 이것으로부터, InGaZnO4의 전기전도에는 Ga이 크게 기여하고 있는 것으로 고찰된다. Ga의 궤도는, In의 궤도에 작용하고, 또한, (Ga, Zn)O2 레이어에 관한 전기전도에 기여하는 것 같다.
InGaZnO4의 특징의 한가지로서, 전기전도율의 허용도의 높이를 들 수 있다. 이것은, 산소 중공(결함)의 발생 확률에 기인하는 것이라고 생각된다. 프로세스에 있어서 가해지는 산소의 양에 의해 전기전도도가 다양하게 변화되기 때문이다. 따라서, 이 메커니즘을 해명하기 위해, 산소 중공의 생성 에너지를 계산했다.
이때, 밀도 범함수 이론(DFT)에 근거한 계산에 있어서는, 산소 공공 결함의 에너지 준위는 아직 논의의 대상으로 되고 있다. 예를 들면, LDA(국소 밀도 근사(Local density approximation))나 GGA와 같은 함수에 의해 얻어지는 밴드 갭은, 실측값보다 작아지는 경향이 있다. 이렇게, 스케이링법에 대해서는 아직 논의가 행해지고 있기 때문에, 여기에서는 단순히 스케이링법이 없는 GGA 함수를 사용하는 것으로 했다. 이에 따라, 인위적인 현상이 제거되어, 현상의 본질을 파악할 수 있다고 생각된다.
산소 중공의 에너지(EVO)은 다음과 같이 정의된다.
EVO = E(AmOn-1) + E(O) - E(AmOn)
여기에서, EVO는 산소 분자의 에너지의 1/2이며, E(AmOn-1)은 산소 중공을 갖는 AmOn-1의 에너지를 의미한다. A는 임의의 원소를 나타내고 있다.
도 13에, 산소 중공을 갖는 구조에 있어서의 EVO의 기하학적 최적 값의 계산 결과를 나타낸다. 여기에서, 격자 정수는 이상적인 결정의 것을 사용했다. EVO가 높다고 하는 것은, 즉, 열평형 상태에 있어서의 산소 중공의 밀도가 낮은 것을 의미한다. 이때, 도 13에 있어서는, In2O3, ZnO, Ga2O3의 EVO에 관해서도 함께 나타내고 있다. In2O3, ZnO, Ga2O3의 결정 구조는 각각, 빅스바이트(bixbyte)형, 우르쯔광(wurtzite)형, β-Ga형이다.
InGaZnO4에 있어서의 EVO는 산소 중공 주변의 원소에 의해 변화한다. 구체적으로는, 이하의 3가지의 구조 모델이 생각된다. 모델 1은, 어떤 산소 중공이, 1개의 Zn과 3개의 In 원자에 의해 둘러싸여 있는 모델이다. 모델 2는, 어떤 산소 중공이, 1개의 Ga와 3개의 In 원자에 의해 둘러싸여 있는 모델이다. 모델 3은, 어떤 산소 중공이, 2개의 Zn과 2개의 Ga 원자에 의해 둘러싸여 있는 모델이다. 도 13에서는, InGaZnO4에 있어서의 EVO가, 산소 중공 주변의 Ga수의 증가와 함께 증대하는 것을 읽어낼 수 있다. 또한, Ga2O3의 EVO가 가장 커지고 있어, Ga와 O와는 견고하게 결합하고 있다고 할 수 있다.
InGaZnO4이 비정질의 상태에 있는 경우에는, 상기 3가지의 모델 이외에, 보다 가능성이 높은 구조가 존재한다. 그리고, 각 구조에 있어서의 EVO는 조금 다르다. InGaZnO4 중의 Ga의 비율이 증대함으로써, 산소 중공의 밀도는 저하하고, InGaZnO4 중의 Ga의 비율이 저하함으로써, 산소 중공의 밀도는 증대한다.
이렇게, 비단결정 반도체층(102) 중의 Ga의 비율을 높이는 것에 의해, 산소 중공의 밀도를 저감할 수 있다. 즉, 전기적 특성이 양호한 In-Ga-Zn-O계 산화물 반도체를 얻을 수 있다. 전기전도에 기여하는 In의 존재를 생각하면, In의 비율을 저감하는 것은 바람직하지 않기 때문에, 비단결정 반도체층(102) 중의 Zn의 비율을 낮게 하는 것이 바람직하다. 예를 들면, 비단결정 반도체층(102) 중의 Zn의 함유량(원자%)을, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만으로 해주면 된다. 이렇게, 비단결정 반도체층(102) 중의 Zn의 함유량을 저감해 둠으로써, 전기적으로 양호한 특성의 산화물 반도체층을 얻을 수 있다.
본 실시형태에 의해, 고성능의 산화물 반도체층을 제공할 수 있다. 이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 행한 In-Ga-Zn-O계 산화물 반도체층에 관한 고찰을 한층 더 진척시킨 결과에 대해, 도면을 참조해서 설명한다.
실시형태 1에 있어서, InGaZnO4 결정 구조의 단위격자는, 2개의 (Ga, Zn)O2 레이어와 1개의 InO2 레이어로 구성되어 있다는 것이 표시되었다. 이것을 받아, 본 실시형태에서는, Ga 및 Zn의 배치에 대한 보다 상세한 검토를 행했다. 구체적으로는, 도 9에 도시된 것과 같이 상부 레이어와 하부 레이어의 조합을 몇 가지 생각하고, 2개의 (Ga, Zn)O2 레이어에 있어서의 Ga 및 Zn의 배치와, 에너지의 관계에 대해서, 계산 및 고찰을 행했다.
계산을 행한 구체적인 조합(원자의 배치)을 도 14에 나타낸다. 본 실시형태에 있어서는, 최근접에 관한 동종 원자의 수에 착안해서 이들 조합을 선택했다. 예를 들면, 도 14a의 조합은, 상부 레이어와 하부 레이어에 각각 Ga와 Zn이 분리해서 배치됨으로써, 최근접에 관한 동종 원자의 수를 제로로 한 것이다. 또한, 도 14b의 조합은, 최근접 위치에 동종 원자가 2개 존재하는 경우이며, 도 14c의 조합은, 최근접 위치에 동종 원자가 1.5개 존재하는 경우이며, 도 14d의 조합은, 최근접 위치에 동종 원자가 1개 존재하는 경우이다. 계산 조건은 실시형태 1에 있어서 나타낸 것과 동일하게 하였다.
계산 결과를 도 15에 나타낸다. 도 15에서는, 가장 에너지가 낮은 구조를 원점(에너지가 0eV)으로 하여, 각 구조의 에너지를 나타내고 있다.
본 실시형태에 있어서 조사한 배치는, 다수의 배치 중 극히 일부이지만, 도 15의 결과로부터, Ga와 Zn의 배치의 경향을 판독할 수 있다. 도 15의 결과는, 동종 원소의 응집 정도가 작아짐에 따라, 에너지적으로 안정하게 되는 것을 나타낸 것으로 생각된다. 즉, InGaZnO4결정 구조에 있어서, Ga나 Zn은, GaO나 ZnO로서 응집하는 것이 아니라, Ga와 Zn이 서로 서로 섞인 배치를 취한다고 결론내릴 수 있다. 도 16에는, 가장 가능성이 높은 배치(도 15d에 대응)의 모델도를 나타낸다.
이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 등에 나타낸 방법을 사용해서 제조한 산화물 반도체층을 사용한 반도체장치의 제조공정의 일례에 대해, 도 17을 참조해서 설명한다. 이때, 본 실시형태에 있어서, 실시형태 1 등과 동일한 내용에 대한 상세한 설명은 생략한다.
처음에, 절연 표면을 갖는 기판(200) 위에 게이트 전극(202)을 형성하고, 이어서 해당 게이트 전극(202) 위에 게이트 절연층(204)을 형성한 후, 산화물 반도체층 206과 산화물 반도체층 207을 적층해서 형성한다(도 17a 참조).
절연 표면을 갖는 기판(200)으로서는, 예를 들면, 액정표시장치 등에 사용되는 가시광 투과성을 갖는 유리 기판을 사용할 수 있다. 상기한 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 유리 재료가 이용되고 있다. 그 밖에도, 절연 표면을 갖는 기판(200)으로서, 수지 기판, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어진 절연성 기판, 규소 등의 반도체 재료로 이루어진 반도체 기판의 표면을 절연재료로 피복한 것, 금속이나 스테인레스 등의 도전체로 이루어진 도전성 기판의 표면을 절연재료로 피복한 것 등을 사용할 수 있다. 반도체장치의 대면적화라고 하는 관점에서는, 특히, 유리 기판을 사용하는 것이 바람직하다. 또한, 소정의 내열성을 갖고 있는 것이 바람직하다.
게이트 전극(202)은, 도전층을 기판(200) 전체면에 형성한 후, 포토리소그래피법에 의해 형성된 레지스트 마스크를 사용하여, 이 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 이때, 형성되는 게이트 절연층(204)의 피복성을 향상하고, 단절을 방지하기 위해, 게이트 전극(202)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 이때, 게이트 전극(202)에는 게이트 배선 등, 상기 도전층에 의해 형성되는 전극이나 배선이 포함되는 것으로 한다.
게이트 전극(202)은, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 이때, 배선 및 전극으로서 알루미늄을 사용하는 경우, 알루미늄 단체에서는 내열성이 낮고, 부식하기 쉬운 것 등의 문제점이 있기 때문에, 내열성 도전성 재료와 조합해서 형성하는 것이 바람직하다.
상기한 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금, 또는 전술한 원소를 성분으로 하는 질화물 등을 사용할 수 있다. 이들 내열성 도전성 재료로 이루어지는 막과 알루미늄(또는 구리)을 적층시켜, 배선이나 전극을 형성할 수 있다.
게이트 절연층(204)은, 산화 실리콘 막, 산화질화 실리콘 막, 질화 실리콘 막, 질화산화 실리콘 막, 산화 알루미늄 막, 산화탄탈 막 등으로 형성할 수 있다. 또한, 이들 막을 적층시켜 형성해도 된다. 이들 막은, 스퍼터링법 등을 사용해서 20nm 이상 250nm 이하의 막두께로 형성할 수 있다. 예를 들면, 게이트 절연층(204)으로서, 스퍼터링법에 의해 산화 실리콘 막을 100nm의 두께로 형성한다. 이때, 게이트 절연층(204)은 트랜지스터의 게이트 절연층으로서 기능하면 되고, 제조방법이나 막 두께 등에 관해서도 상기한 수치범위로 한정해서 해석되는 것은 아니다.
이때, 게이트 절연층(204) 위에 산화물 반도체층 206을 형성하기 전에, 게이트 절연층(204)의 표면에 플라즈마 처리를 행해도 된다. 플라즈마 처리를 행함으로써, 게이트 절연층(204)의 표면에 부착되어 있는 먼지를 제거할 수 있다.
상기한 플라즈마 처리는, 진공 상태의 챔버에 아르곤(Ar) 가스 등의 불활성 가스를 도입하고, 피처리물(여기에서는, 게이트 절연층(204)이 형성된 기판(200))에 바이어스 전압을 인가해서 플라즈마 상태를 형성하는 것에 의해 행할 수 있다. 이 경우, 플라즈마 중에는 전자와 Ar의 양이온이 존재하여, 음극 방향(기판(200)측)으로 Ar의 양이온이 가속된다. 가속된 Ar의 양이온이 게이트 절연층(204)의 표면에 충돌함으로써, 해당 게이트 절연층(204)의 표면이 스퍼터 에칭되어, 그 표면을 개질할 수 있다. 이때, 아르곤 가스 대신에, 헬륨 가스를 사용해도 된다. 또한, 아르곤 분위기에 산소, 수소, 질소 등을 첨가한 분위기에서 행해도 된다. 또한, 아르곤 분위기에 염소(Cl2)나 사불화탄소(CF4) 등을 첨가한 분위기에서 행해도 된다. 이러한 플라즈마처리를「역스퍼터」로 부르는 일도 있다.
산화물 반도체층 206은, In-Ga-Zn-O계 비단결정 반도체층으로 형성할 수 있다. 예를 들면, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터링법으로, 산화물 반도체층 206을 형성한다. 스퍼터의 조건 등에 관해서는 실시형태 1 등을 참조하면 된다.
이때, 상기 스퍼터에 있어서 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. 또한, 전술한 플라즈마처리를 행한 후, 대기에 노출하지 않고 산화물 반도체층 206을 형성함으로써, 게이트 절연층(204)과 산화물 반도체층 206의 계면에 먼지나 수분이 부착되는 것을 억제할 수 있다. 산화물 반도체층 206의 막두께는, 5nm∼500nm정도로 하면 된다.
산화물 반도체층 207은, 산화물 반도체층 206과 마찬가지로 In-Ga-Zn-O계 비단결정 반도체층으로 형성할 수 있다. 예를 들면, In, Ga 및 Zn을 포함하는 산화물 반도체 타겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용한 스퍼터링법으로, 산화물 반도체층 206 위에 산화물 반도체층 207을 형성할 수 있다. 이때, 산화물 반도체층 206을 대기에 노출하지 않고 산화물 반도체층 207을 연속해서 형성하는 것이 바람직하다. 스퍼터의 조건은, 예를 들면, 온도를 20℃∼100℃, 압력을 0.1Pa∼2.0Pa, 전력을 250W∼3kW(8인치 ψ일 때)로 할 수 있다. 또한, 분위기 중에 아르곤 가스를 도입하면 된다.
산화물 반도체층 206과 산화물 반도체층 207의 성막 조건은 다르게 하는 것이 바람직하다. 예를 들면, 산화물 반도체층 206의 성막조건에 있어서는, 산화물 반도체층 207의 성막 조건보다, 아르곤 가스의 유량에 대한 산소 가스의 유량의 비를 크게 한다. 구체적으로는, 산화물 반도체층 207의 성막 조건은, 희가스(아르곤, 또는 헬륨 등) 분위기 하, 또는, 산소 가스 10% 이하, 희가스 90% 이상의 분위기 하로 하고, 산화물 반도체층 206의 성막 조건은, 산소 분위기 하, 또는, 희가스에 대한 산소 가스의 유량비가 1 이상인 분위기 하로 한다. 이렇게 함으로써, 산화물 반도체층 206보다 전기전도가 높은 산화물 반도체층 207을 형성할 수 있다.
산화물 반도체층 206이나 산화물 반도체층 207을 형성할 때의 스퍼터링법으로서는, 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터링법이나, DC 스퍼터링법, 펄스식으로 직류 바이어스를 가하는 펄스 DC 스퍼터링법 등을 사용할 수 있다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치를 사용해도 된다. 다원 스퍼터 장치에서는, 동일 챔버에서 다른 막을 적층 형성하는 것도, 동일 챔버에서 복수 종류의 재료를 동시에 스퍼터해서 1개의 막을 형성할 수도 있다. 더구나, 챔버 내부에 자계 발생기구를 구비한 마그네트론 스퍼터 장치를 사용하는 방법(마그네트론 스퍼터링법)이나, 마이크로파를 사용해서 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법 등을 사용해도 된다. 또한, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학반응시켜서 그들의 화합물을 형성하는 리액티브 스퍼터링법이나, 성막중에 기판에도 전압을 거는 바이어스 스퍼터링법 등을 사용해도 된다.
이때, 본 실시형태에서는, 산화물 반도체층 206과 산화물 반도체층 207을 적층시키는 경우의 일례에 대해 설명하고 있지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들면, 산화물 반도체층 207을 설치하지 않는 구성(산화물 반도체층 206만을 형성하는 구성)으로 해도 된다.
다음에, 산화물 반도체층 207 위에 레지스트 마스크(208)를 형성하고, 해당 레지스트 마스크(208)를 사용해서 산화물 반도체층 206 및 산화물 반도체층 207을 선택적으로 에칭해서 섬 형상의 산화물 반도체층 210 및 섬 형상의 산화물 반도체층 211을 형성한다(도 17b 참조).
상기한 에칭으로서는, 웨트에칭을 사용하면 된다. 예를 들면, ITO07N(간토화학사제), 또는 초산과 질산과 인산의 혼합액을 사용한 웨트 에칭에 의해, 산화물 반도체층 206 및 산화물 반도체층 207의 불필요한 부분을 제거하여, 섬 형상의 산화물 반도체층 210 및 섬 형상의 산화물 반도체층 211을 형성한다. 이때, 상기 에칭 후에는 레지스트 마스크(208)는 제거한다. 또한, 웨트에칭에 사용하는 에천트는 산화물 반도체층 206 및 산화물 반도체층 207을 에칭할 수 있는 것이면 되고, 전술한 것에 한정되지 않는다. 물론, 상기한 에칭으로서 드라이 에칭을 사용해도 된다.
다음에, 섬 형상의 산화물 반도체층 211 위에 도전층(212)을 형성한다(도 17c 참조).
도전층(212)은, 스퍼터링법이나 진공증착법 등을 사용하고, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)에서 선택된 원소를 포함하는 금속, 상기한 원소를 성분으로 하는 합금, 전술한 원소를 조합한 합금, 또는 상기한 원소를 성분으로 하는 질화물 등으로 이루어진 재료로 형성할 수 있다. 이때, 본 실시형태에 있어서는, 도전층(212)의 형성 후에 열처리(예를 들면, 350℃∼800℃(바람직하게는 500∼750℃))를 행하기 때문에, 도전층(212)에 소정의 내열성을 갖게 하는 것이 바람직하다.
예를 들면, 상기 도전층(212)을 티타늄 막의 단층 구조로 형성할 수 있다. 또한, 도전층(212)을 적층 구조로 해도 되고, 예를 들면, 알루미늄 막과 티타늄 막의 적층 구조로 할 수 있다. 또한, 티타늄 막과, 네오디뮴을 포함하는 알루미늄(Al-Nd)막과, 티타늄 막의 3층 구조로 해도 된다. 더구나, 도전층(212)을, 실리콘을 포함하는 알루미늄 막의 단층 구조로 해도 된다.
다음에, 도전층(212) 위에 레지스트 마스크 214a, 레지스트 마스크 214b, 레지스트 마스크 214c를 형성하고, 도전층(212)을 선택적으로 에칭하여, 도전층 216a, 도전층 216b, 도전층 218을 형성하는 동시에, 섬 형상의 산화물 반도체층 211을 에칭해서 도전율이 높은 반도체 영역 215a, 도전율이 높은 반도체 영역 215b를 형성하고, 섬 형상의 산화물 반도체층 210의 일부(표면 부근의 일부)를 제거(채널 에치)한다(도 17d 참조).
섬 형상의 산화물 반도체층 210의 일부, 및 섬 형상의 산화물 반도체층 211의 일부가 제거되어 형성되는 오목부(220)는, 도전층 216a와 도전층 216b 사이, 및 도전율이 높은 반도체 영역 215a와 도전율이 높은 반도체 영역 215b 사이의 영역에 대응한다. 그 때문에, 도전층 216a는 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 도전층 216b는 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능한다. 도 17d에 도시된 것과 같이, 산화물 반도체층 210의 일부, 및 섬 형상의 산화물 반도체층 211의 일부를 제거해서 오목부(220)를 형성함으로써, 도전층 216a와 도전층 216b의 절연을 확실한 것으로 할 수 있다. 또한, 도전층 218은, 트랜지스터 등을 전기적으로 접속하는 배선으로서 기능한다.
상기한 에칭으로서는, 드라이 에칭을 사용하면 된다. 드라이 에칭을 사용함으로써, 웨트 에칭을 사용하는 경우와 비교하여 배선 구조 등의 미세화가 가능해진다. 또한, 드라이 에칭을 사용함으로써, 에칭의 제어성이 좋기 때문에, 섬 형상의 산화물 반도체층 210의 제거(오목부(220)의 형성)를 제어성이 좋게 행할 수 있다. 드라이 에칭에 사용할 수 있는 가스로서는, 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등의 염소계 가스나, 사불화탄소(CF4), 불화유황(SF6), 불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소계 가스, 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등이 있다. 물론, 상기 에칭으로서 웨트에칭을 사용해도 된다.
또한, 도전층(212)의 재료로서, 섬 형상의 산화물 반도체층 210, 또는 섬 형상의 산화물 반도체층 211보다 에칭 레이트가 높은 재료를 사용하는 것이 바람직하다. 이것은, 도전층(212), 섬 형상의 산화물 반도체층 210, 및 섬 형상의 산화물 반도체층 211을 1회로 에칭하는 경우, 섬 형상의 산화물 반도체층 210, 또는 섬 형상의 산화물 반도체층 211의 에칭 레이트를 도전층(212)의 에칭 레이트보다 작게 함으로써, 섬 형상의 산화물 반도체층 210이 과도하게 에칭되는 것을 억제할 수 있기 때문이다.
이때, 상기한 에칭 후에는 레지스트 마스크 214a, 레지스트 마스크 214b, 레지스트 마스크 214c는 제거한다.
그 후, 소정의 온도 조건(예를 들면, 350℃∼800℃(바람직하게는 500∼750℃))에서 열처리를 행한다. 이때, 절연 표면을 갖는 기판(200)으로서 유리 기판을 사용하는 경우에는, 유리 기판의 변형점 이하의 온도 조건에서 열처리를 행할 필요가 있다. 열처리의 분위기는, 대기 분위기나 질소 분위기로 하면 된다. 이 열처리에 의해, 섬 형상의 산화물 반도체층 210 중에 산화물 반도체의 결정립이 성장하여, InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)로 표시되는 결정립을 포함하는 산화물 반도체층(In-Ga-Zn-O계 산화물 반도체층)을 얻을 수 있다.
이때, 비정질 구조의 산화물 반도체는 열 등에 의해 용이하게 결정 구조의 산화물 반도체로 변화하기 때문에, 비정질 구조의 비율이 높은 경우에는, 트랜지스터의 신뢰성이 저하하는 경향이 있다. 신뢰성 향상의 관점에서는, 비정질 구조가 90체적% 이하(바람직하게는 80체적% 이하, 더욱 바람직하게는 60체적% 이하)가 되도록 열처리를 행한다.
열처리의 시간은 열처리의 온도와의 관계에서 적절히 변경할 수 있지만, 예를 들면, 700℃의 온도조건에 있어서는, 0.5∼2시간 정도로 하면 된다. 또한, 열처리에 알맞은 온도조건은 목적으로 하는 산화물 반도체의 조성에 따라 다르기 때문에, 원하는 산화물 반도체층이 얻어지는 조건이면 특별하게 한정되지 않는다.
상기한 열처리는, 확산로, 저항 가열로 등의 가열로, RTA(Rapid Thermal Anneal)장치, 마이크로파 가열장치 등을 사용해서 행할 수 있다. 산화물 반도체에 흡수되는 파장의 빛(전자파)을 조사함으로써 열처리를 대체하여도 된다. 즉, 빛(전자파)의 조사에 의해, 비정질 구조 중에 결정립을 포함하는 구조를 실현해도 된다. 이 경우, 광원으로서는, 단파장을 발진할 수 있는 레이저 발진기나, 자외선 램프 등을 사용하면 된다.
이와 같이, InGaO3(ZnO)m(m>0)으로 표시되는 비정질 구조 중에, InGaO3(ZnO)m(m=1)으로 표시되는 결정립을 포함하는 산화물 반도체층을 트랜지스터의 채널 형성 영역으로서 사용함으로써, 고성능의 반도체장치를 제공할 수 있다.
여기에서, 전기적으로 양호한 특성의 산화물 반도체층을 실현하기 위해서는, 예를 들면, 산화물 반도체 중의 Zn의 함유량(원자%)을, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만으로 해주는 것이 바람직하다. 이러한 조성으로 함으로써, 양호한 특성을 갖는 산화물 반도체층을 얻을 수 있다.
이때, 전술한 것과 같은, Zn의 함유량(원자%)이 In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만인 산화물 반도체층은, 목적으로 하는 조성에 가까운 타겟을 사용한 스퍼터링법에 의해 형성할 수 있다. 이 경우, 도 2 및 도 3을 고려하면, 타겟의 조성과 비교하고, 형성된 산화물 반도체층 중에 있어서의 Zn이 저하하는 비율은 In 및 Ga보다도 크기 때문에, 예를 들면, Zn의 함유량(원자%)이, In의 함유량(원자%) 미만, 또한 Ga의 함유량(원자%) 미만인 산화물 반도체층을 형성하기 위해서는, Zn의 함유량(원자%)과 In 또는 Ga의 함유량(원자%)이 동일한 타겟을 사용해도 된다. 즉, 타겟으로서는, Zn의 함유량(원자%)이 In의 함유량(원자%) 이하, 또한 Ga의 함유량(원자%) 이하의 것을 사용하면 된다.
여기에서, 본 실시형태에 있어서는, 상기 열처리를 섬 형상의 산화물 반도체층 210의 형성 후에 행하는 경우의 일례에 대해 나타내고 있지만, 열처리를 행하는 타이밍은, 산화물 반도체층 206의 형성 후이면 특별하게 한정할 필요는 없다. 또한, 성막의 단계에서 비정질 구조 중에 복수의 결정립을 포함하는 구조(비정질 구조 중에 복수의 결정립이 분산된 구조)가 얻어지는 것이면, 열처리는 불필요하다.
이때, 노출되어 있는 섬 형상의 산화물 반도체층 210의 오목부(220)에 대해는, 산소 라디칼 처리를 행해도 된다. 산소 라디칼 처리를 행함으로써 섬 형상의 산화물 반도체층 210을 채널 형성 영역으로 하는 박막 트랜지스터를 노멀리 오프로 하는 것이 용이해진다. 또한, 라디칼 처리를 행함으로써, 섬 형상의 산화물 반도체층 210의 에칭에 의한 데미지를 회복할 수 있다. 라디칼 처리는, O2, N2O, 산소를 포함하는 N2, He, Ar 등의 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4를 첨가한 분위기 하에서 행해도 된다. 이때, 라디칼 처리는, 기판(200)측에 바이어스 전압을 인가하지 않고 행하는 것이 바람직하다.
다음에, 게이트 전극(202), 섬 형상의 산화물 반도체층 210, 도전율이 높은 반도체 영역 215a, 도전율이 높은 반도체 영역 215b, 도전층 216a, 도전층 216b 등을 포함하는 박막 트랜지스터 250을 덮도록, 보호 절연층(222)을 형성한다(도 17e 참조). 보호 절연층(222)으로서는, 스퍼터링법 등을 사용하고, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화 탄탈 등의 재료를 포함하는 층을 형성하면 된다.
그 후, 각종 전극이나 배선을 형성함으로써 반도체장치가 완성된다.
본 실시형태에 의해, 고성능의 반도체장치를 제공할 수 있다. 이때, 본 실시형태는, 다른 실시형태와 적절히 조합해서 사용할 수 있다.
100 기판, 102 비단결정 반도체층, 104 결정립, 106 산화물 반도체층, 200 기판, 202 게이트 전극, 204 게이트 절연층, 206 산화물 반도체층, 207 산화물 반도체층, 208 레지스트 마스크, 210 산화물 반도체층, 211 산화물 반도체층, 212 도전층, 214a 레지스트 마스크, 214b 레지스트 마스크, 214c 레지스트 마스크, 215a 반도체 영역, 215b 반도체 영역, 216a 도전층, 216b 도전층, 218 도전층, 220 오목부, 222 보호 절연층, 250 박막 트랜지스터

Claims (7)

  1. 게이트 전극; 및
    채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 트랜지스터로서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 산화물 반도체층은 InGaZnO4로 표시되는 결정을 포함하고,
    상기 산화물 반도체층에서의 Zn 함유량(원자%)이 In 함유량(원자%) 미만이고,
    상기 산화물 반도체층에서의 상기 Zn 함유량(원자%)이 Ga 함유량(원자%) 미만이고,
    게이트 전압 ±20V에서, 상기 트랜지스터의 온오프 비가 109 이상, 이동도가 10cm2/Vs 이상인, 트랜지스터.
  2. 게이트 전극; 및
    채널 형성 영역을 포함하는 산화물 반도체층을 포함하는 트랜지스터로서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 산화물 반도체층은 InGaZnO4로 표시되는 결정을 포함하고,
    상기 산화물 반도체층에서의 Zn 함유량(원자%)이 In 함유량(원자%) 미만이고,
    상기 산화물 반도체층에서의 상기 Zn 함유량(원자%)이 Ga 함유량(원자%) 미만이고,
    게이트 전압 ±20V에서, 상기 트랜지스터의 온오프 비가 109 이상인, 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 절연층 위에 접하여 형성되는, 트랜지스터.
  4. 제 3 항에 있어서,
    상기 절연층은 산화 실리콘 막, 산화질화 실리콘 막, 질화 실리콘 막, 및 질화산화 실리콘 막으로부터 선택된 적어도 하나의 막을 포함하는, 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층의 전체 결정 구조에 대한 InGaZnO4로 표시되는 결정의 비율이 80 체적% 이상인, 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층에 전기적으로 접속된 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 각각 Al, Cu, Ti, Ta, W, Mo, Cr, Nd, 및 Sc 중 적어도 하나를 포함하는, 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 In:Ga:Zn=2:2:1의 타겟을 사용한 스퍼터링법에 의해 형성되는, 트랜지스터.


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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6183684A (ja) * 1984-09-28 1986-04-28 株式会社日立製作所 セラミツクスの接合方法
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR102503687B1 (ko) * 2009-07-03 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102473731B (zh) 2009-07-10 2015-06-17 株式会社半导体能源研究所 制造半导体器件的方法
CN105810753A (zh) 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
JP2011091386A (ja) * 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 熱処理装置、熱処理方法及び半導体装置の作製方法
KR102321565B1 (ko) 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
SG178056A1 (en) * 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
KR102484475B1 (ko) 2009-11-06 2023-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101750982B1 (ko) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20120103676A (ko) * 2009-12-04 2012-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN113540253A (zh) 2010-02-26 2021-10-22 株式会社半导体能源研究所 制造半导体装置的方法
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562285B (en) * 2010-08-06 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
TWI587405B (zh) 2010-08-16 2017-06-11 半導體能源研究所股份有限公司 半導體裝置之製造方法
JP5727892B2 (ja) * 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
CN102455591A (zh) 2010-10-14 2012-05-16 京东方科技集团股份有限公司 薄膜图案和阵列基板的制造方法
WO2012056933A1 (ja) * 2010-10-25 2012-05-03 株式会社日立製作所 酸化物半導体装置およびその製造方法
TWI541981B (zh) 2010-11-12 2016-07-11 半導體能源研究所股份有限公司 半導體裝置
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN103250256B (zh) 2010-12-17 2017-04-19 株式会社半导体能源研究所 氧化物材料及半导体器件
WO2012090973A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916867B2 (en) 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2012169344A (ja) * 2011-02-10 2012-09-06 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US8514626B2 (en) * 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
JP6006572B2 (ja) * 2011-08-18 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN104025301B (zh) 2011-10-14 2017-01-18 株式会社半导体能源研究所 半导体装置
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9057126B2 (en) * 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device
TW201405828A (zh) * 2012-07-31 2014-02-01 E Ink Holdings Inc 顯示面板、薄膜電晶體及其製造方法
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
TWI527230B (zh) * 2012-10-19 2016-03-21 元太科技工業股份有限公司 薄膜電晶體結構及其製作方法
TWI649794B (zh) 2012-11-08 2019-02-01 日商半導體能源研究所股份有限公司 金屬氧化物膜及形成金屬氧化物膜的方法
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
TWI608523B (zh) * 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
US20150034475A1 (en) * 2013-08-02 2015-02-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film
WO2015125042A1 (en) * 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JPWO2016084636A1 (ja) * 2014-11-25 2017-10-12 住友金属鉱山株式会社 酸化物焼結体、スパッタリング用ターゲット、及びそれを用いて得られる酸化物半導体薄膜
JP6796086B2 (ja) * 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
WO2017199130A1 (en) 2016-05-19 2017-11-23 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and transistor
WO2017208109A1 (en) 2016-06-03 2017-12-07 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor
CN109196656B (zh) 2016-06-03 2022-04-19 株式会社半导体能源研究所 金属氧化物及场效应晶体管
JP6800092B2 (ja) * 2016-06-24 2020-12-16 株式会社半導体エネルギー研究所 トランジスタ及び表示装置
TWI715699B (zh) * 2016-10-21 2021-01-11 日商半導體能源硏究所股份有限公司 複合氧化物及電晶體
JP6392955B2 (ja) * 2017-08-24 2018-09-19 株式会社半導体エネルギー研究所 金属酸化物膜
CN107946365A (zh) * 2017-10-24 2018-04-20 华南理工大学 一种具有复合晶型的无机金属氧化物薄膜及其制造方法
JP6553266B2 (ja) * 2018-08-23 2019-07-31 株式会社半導体エネルギー研究所 金属酸化物膜及び半導体装置
JP6733015B2 (ja) * 2019-07-03 2020-07-29 株式会社半導体エネルギー研究所 金属酸化物膜及び半導体装置
JP6999754B2 (ja) * 2020-07-08 2022-01-19 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
EP0445535B1 (en) * 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3179287B2 (ja) 1993-12-28 2001-06-25 出光興産株式会社 導電性透明基材およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6323317B1 (en) * 1996-11-01 2001-11-27 The Walter And Eliza Hall Institute Of Medical Research Therapeutic and diagnostics proteins comprising a SOCS box
JP2000026119A (ja) * 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005129666A (ja) * 2003-10-22 2005-05-19 Canon Inc 処理方法及び装置
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) * 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) * 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US20060228898A1 (en) 2005-03-30 2006-10-12 Cory Wajda Method and system for forming a high-k dielectric layer
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7683370B2 (en) * 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5058469B2 (ja) * 2005-09-06 2012-10-24 キヤノン株式会社 スパッタリングターゲットおよび該ターゲットを用いた薄膜の形成方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP2007115735A (ja) * 2005-10-18 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007148601A (ja) 2005-11-25 2007-06-14 Fuji Xerox Co Ltd メッセージ公開制御プログラム、装置、方法
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
JP5244295B2 (ja) * 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148601A1 (ja) 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7968884B2 (en) 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP2008171989A (ja) * 2007-01-11 2008-07-24 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
JP5522889B2 (ja) * 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
CN101681928B (zh) * 2007-05-31 2012-08-29 佳能株式会社 使用氧化物半导体的薄膜晶体管的制造方法
CN101681843B (zh) * 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
JP2009033004A (ja) * 2007-07-30 2009-02-12 Fujifilm Corp 薄膜素子とその製造方法、半導体装置
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI570937B (zh) * 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2010070409A (ja) * 2008-09-17 2010-04-02 Idemitsu Kosan Co Ltd 酸化物焼結体の製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2327070B1 (en) * 2008-09-19 2018-10-17 Semiconductor Energy Laboratory Co, Ltd. Display device
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
SG178056A1 (en) * 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
TWI447073B (zh) * 2011-11-23 2014-08-01 Ind Tech Res Inst 銦鎵鋅氧化物（ｉｇｚｏ）奈米粉體及其製備方法與濺鍍用靶材

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