KR20180018364A - 반도체 장치 - Google Patents

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KR20180018364A
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KR1020170099546A
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히로유키 우츠노미야
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

상대적으로 넓은 면적의 배선 혹은 패드 (1) 에 접속하는 제 2 배선 (2) 와의 접합 지점 (6) 의 근방에 슬릿 (3) 을 형성한다. 이로써, 포토리소그래피 공정에서의 베이크 처리나 UV 큐어 등에서 발생하는 레지스트의 인장 응력을 분산시키고, 제 2 배선단의 레지스트의 수축, 변형을 완화할 수 있어 에칭에 의해 형성되는 배선의 치수 및 형상을 안정화할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 면적이 넓은 배선 혹은 패드와 그것에 접속된 세폭 (細幅) 배선을 갖는 반도체 장치에 관한 것이다.
반도체 소자 및 배선은 반도체 기판 위에 절연막 혹은 도전성 막 등을 원하는 형태로 가공하는 공정을 거듭하여 형성된다. 통상은 포토리소그래피 공정에 의해 소정의 막 위에 레지스트 패턴을 형성하고 그것을 마스크로 하여 에칭 등의 가공에 의해 원하는 패턴이나 치수를 얻고 있다. 에칭 가공을 실시하는 경우에는 레지스트의 밀착성이나 에칭의 내성 향상을 목적으로 하여 레지스트 패턴에 베이크 처리나 UV 큐어 등의 처치를 하고 있다.
일본 공개특허공보 2004-22653호
그러나, 넓은 면적의 배선 혹은 패드에 접속한 세폭의 배선을 형성하는 경우, 이하와 같은 문제가 생긴다. 도 4 에 나타내는 바와 같이, 포토리소그래피 공정에서 금속막 위에 형성되는 레지스트 패턴은 공정 내에서 베이크 처리나 UV 큐어가 행해지기 때문에, 넓은 면적의 배선 혹은 패드 (1) 에 대응하는 레지스트 패턴은 레지스트의 중심 방향으로 수축한다. 레지스트 패턴은 상부의 수축률이 높고, 레지스트의 수축률에 따라 레지스트 패턴 단부의 경사 구배가 완만해져, 예를 들어, 배선 혹은 패드 (1) 의 외주부에 변형이 발생하는 등, 에칭에 의해 원하는 치수·형상을 안정적으로 형성하기가 어려워진다. 넓은 면적의 배선 혹은 패드 (1) 에 접속된 세폭의 배선 (2) 는 자체적인 수축 이외에 상기 서술한 넓은 면적의 배선 혹은 패드 (1) 의 수축의 영향도 받아, 큰 레지스트 패턴의 수축이 발생하게 된다. 넓은 면적의 배선 혹은 패드 (1) 와 마찬가지로 레지스트 패턴 단 (端) 에서의 경사 구배도 완만해져, 에칭에 의해 원하는 치수·형상을 안정적으로 형성하기는 어려워진다. 본래라면, 세폭의 배선 (2) 는 결손부 (8) 을 덮어 배선 형성되어야 하겠지만, VIA 콘택트 (5) 가 부분적으로 노출되어 세폭의 배선 (2) 에 의해 피복되지 않는다.
그래서, 본 발명은 넓은 면적의 배선 혹은 패드와 접속하고 있는 세폭의 배선을 원하는 치수나 형상으로 안정적으로 형성할 수 있게 하는 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 넓은 면적의 배선 혹은 패드와 세폭의 배선이 접속하는 접합 지점의 근방에 슬릿을 형성한 반도체 장치로 하였다.
본 발명에 의하면 넓은 면적의 배선 혹은 패드에 접속되는 세폭의 배선 형성에 있어서 원하는 치수 및 형상의 배선 형성이 가능해진다.
도 1 은 본 발명의 제 1 실시형태에 관한 반도체 장치의 평면도이다.
도 2 는 본 발명의 제 2 실시형태에 관한 반도체 장치의 평면도이다.
도 3 은 본 발명의 제 3 실시형태에 관한 반도체 장치의 평면도이다.
도 4 는 종래의 반도체 장치의 평면도이다.
이하, 본 발명의 실시형태에 대해 도면을 사용하여 설명한다.
도 1 은 본 발명의 제 1 실시형태에 관한 반도체 장치의 평면도이고, 반도체 장치에 있어서의 절연막 위의 금속 배선을 도시한 것이다. 금속 배선은 반도체 기판의 표면에 형성된 절연막 위에 배치되어 반도체 소자와 함께 반도체 장치를 구성하고 있다. 세로 (제 1 방향) 의 폭 (a) 가 50 ㎛ 이상이고 가로 (제 2 방향) 의 폭 (b) 가 50 ㎛ 이상이라는 넓은 면적의 배선인 제 1 배선 혹은 패드 (1) 과 제 1 배선 혹은 패드 (1) 에 접속된 세폭의 제 2 배선 (2) 를 나타내었다. 세폭의 제 2 배선 (2) 는 제 1 배선 (1) 과 동일층으로 형성된 배선이다. 제 2 배선 (2) 의 일단은 접합 지점 (6) 에서 제 1 배선 (1) 과 접속하고, 제 2 배선 (2) 의 일단의 반대측의 타단 부근에는 VIA 콘택트 (5) 가 형성되고, VIA 콘택트 (5) 는 노출되지 않고 제 2 배선 (2) 에 의해 피복되어 있다.
제 2 배선 (2) 의 선폭 (c) 는 제 1 배선 혹은 패드 (1) 의 세로 가로의 폭 (a, b) 보다 좁고, 양자가 접속되어 있는 접합 지점 (6) 의 근방의 제 1 배선 혹은 패드 (1) 내에는 슬릿 (3) 이 형성되어 있다. 여기서, 접합 지점 (6) 으로부터 슬릿 (3) 까지의 거리 (f) 는 20 ㎛ 이내가 바람직하다. 그러나, 이와 같이 제 2 배선 (2) 의 근방에 슬릿 (3) 을 설치하면 국소적으로 전류 밀도가 높아져, 마이그레이션에 의한 배선 수명의 저하가 생각되기 때문에, 슬릿 (3) 과 제 2 배선 (2) 의 거리 (f) 는 제 2 배선 (2) 의 선폭 (c) 보다 크게 해 두는 것이 바람직하다.
슬릿 (3) 의 길이 (e) 는 제 2 배선 (2) 의 선폭 (c) 보다 큰 것이 바람직하지만, 예를 들어 제 2 배선 (2) 의 선폭 (c) 의 1/2 ~ 동등의 길이가 있으면 효과가 얻어진다. 또, 도 1 과 같이, 제 2 배선 (2) 의 선폭 방향에 대응하여 1 개의 슬릿이 세로로 길게 형성되어 있는 것이 바람직하지만, 슬릿 (3) 이 분단되어 있어도 되고, 그 경우에는 분단된 슬릿의 합계 길이가 상기 이상 있으면 그 효과는 얻어진다. 또한, 분단된 작은 슬릿의 1 개분의 길이는 적어도 2 ㎛ 정도 이상 있는 것이 바람직하다.
넓은 면적의 배선 혹은 패드 (1) 이나 제 2 배선 (2) 의 선폭 (c) 에 따라 달라지기도 하지만, 제 2 배선 (2) 의 길이 (d) 가 작은 경우에 응력이 강하고, 예를 들어 제 2 배선 (2) 의 길이 (d) 가 20 ㎛ 이하 정도의 범위이면 슬릿 (3) 의 효과가 얻어지게 된다.
또, 도 1 에서는 슬릿 (3) 은 제 2 배선 (2) 의 근방 이외에도 제 1 배선 혹은 패드 (1) 내에 복수 배치되어 있는데, 접합 지점 (6) 이외에 배치된 슬릿 (3) 으로부터 제 2 배선 (2) 의 근방에 배치된 슬릿 (3) 으로의 영향은 적어, 그 배치에 제한은 없다. 즉, 제 1 배선 혹은 패드 (1) 내에 복수의 슬릿 (3) 이 균등, 혹은 랜덤하게 배치되어 있어도 된다. 물론, 제 2 배선 (2) 의 근방에만 슬릿 (3) 이 배치되어 있어도 된다.
여기서, 제 1 배선 혹은 패드 (1) 내에 형성한 슬릿 (3) 의 효과에 대해 설명한다.
슬릿이 없는 경우에는 포토리소그래피 공정에서 제 1 배선 혹은 패드의 제 2 방향에 있어서의 선폭 (b) 및 제 2 배선의 길이 (d) 에 걸치는 광폭의 레지스트 패턴이 형성되게 되는데, 그 제 2 배선단에 있어서의 레지스트 패턴은 단면에서 봤을 때 매우 완만한 경사를 가지게 된다. 이는 베이크 처리나 UV 큐어 처리에 의해 레지스트 패턴이 수축하는 것에 의한 것으로, 슬릿이 없는 경우에는 선폭 (b) 및 제 2 배선의 길이 (d) 에 걸치는 광폭의 레지스트 패턴이 형성되기 때문에 수축이 레지스트 패턴 단부에 크게 영향을 미치게 된다. 이에 비해, 본 실시예와 같이 제 1 배선 혹은 패드 (1) 내에 슬릿 (3) 을 형성한 경우에는 광폭의 레지스트 패턴이 슬릿 (3) 에 의해 분단되게 되어, 베이크 처리나 UV 큐어 처리에 의한 레지스트 패턴의 수축의 영향이 작아진다. 슬릿이 없는 경우와 같이 레지스트 패턴이 완만한 경사를 가지면, 그 경사에 있어서의 레지스트 막두께는 배선의 에칭에 필요로 하는 본래의 막두께보다 얇아지기 때문에 제 2 배선의 결손에 이르게 되지만, 본 실시예의 경우에는 에칭에 견딜 수 있는 레지스트 막두께를 확보할 수 있어 결손에는 이르지 않고, VIA 콘택트 (5) 가 노출되는 일은 없다.
도 2 는 본 발명의 제 2 실시형태에 관한 반도체 장치의 평면도이다.
본 실시 형태가 제 1 실시형태와 다른 점은 제 1 배선 혹은 패드 (1) 의 1 변에 복수의 제 2 배선 (2) 를 형성한 점이다. 복수의 제 2 배선 (2) 가 제 1 배선 혹은 패드 (1) 와 접속하는 각각의 접합 지점 (6) 의 근방에는 대응하는 슬릿 (3) 이 각각 형성되어 있다. 여기서는 복수의 제 2 배선 (2) 의 접속 지점 (6) 의 근방에만 슬릿 (3) 을 형성하고 있지만, 도 1 과 마찬가지로, 제 1 배선 혹은 패드 (1) 의 변을 따라 슬릿 (3) 을 형성해도 된다. 이와 같이 함으로써, 제 1 배선 혹은 패드 (1) 의 단부가 원하는 형상으로 형성되게 된다.
본 발명의 제 3 실시형태에 관한 반도체 장치를 도 3(a) 및 (b) 의 평면도를 사용하여 설명한다.
제 3 실시형태가 제 1 실시형태와 다른 점은 제 2 배선 (2) 가 제 1 배선 (1) 과 접속하는 일단과 반대측의 타단에서 제 3 배선 (4) 에 접속하는 점이다. 도 3(a) 에는 본 실시 형태의 도면을, 도 3(b) 에는 종래의 도면을 나타내고 있다.
먼저, 도 3(b) 를 사용하여 설명한다. 제 2 배선 (2) 는 제 1 접합 지점 (6) 에서 넓은 면적을 갖는 제 1 배선 혹은 패드 (1) 에 접속하고, 제 2 접합 지점 (7) 에서 선폭 (g) 의 세폭 배선인 제 3 배선 (4) 에 접속하고 있다. 반도체 기판 위에 금속막을 성막한 후, 금속막 위에 포토리소그래피 공정에서 레지스트 패턴을 형성하면 레지스트 패턴은 베이크 처리나 UV 큐어 처리에 의해 수축되어 제 1 배선 혹은 패드 (1) 측으로 레지스트 패턴이 끌어당겨지게 되어, 제 3 배선 (4) 의 제 2 접합 지점 (7) 의 반대측의 레지스트 패턴에 막두께가 매우 얇은 부분을 발생시킨다. 이 부분에서는 에칭에 충분한 레지스트 두께가 아니기 때문에 에칭하면 제 3 배선 (4) 의 일부에 결손 (9) 가 발생한다. 이 결손부 (9) 에서는 전류 밀도가 높아져 일렉트로 마이그레이션으로 인한 배선 수명의 저하가 일어나게 된다.
제 3 실시형태를 나타내는 도면 3(a) 에서는 제 1 접합 지점 (6) 근방의 제 1 배선 혹은 패드 (1) 내에 슬릿 (3) 이 형성되어 있고, 이 슬릿 (3) 의 배치에 의해 레지스트 패턴의 수축이 완화되고, 도 3(b) 의 결손부 (9) 에 상당하는 단부에 있어서의 레지스트 패턴의 단면 형상은 가파르게 되어, 에칭에 견딜 수 있는 레지스트 막두께를 확보할 수 있다. 이 때문에 결손에 이르지 않고, 일렉트로 마이그레이션으로 인한 배선 수명의 저하에 대한 우려도 없다.
또한, 도 3(a) 에서는 제 2 배선 (2) 와 제 3 배선 (4) 는 T 자형으로 접속되어 있지만, L 자형으로 접속되어 있는 경우여도 슬릿 (3) 을 형성함으로써 동일한 효과가 얻어진다.
이상 설명한 바와 같이, 본 발명에 의하면 원하는 치수 및 형상의 배선 형성이 가능해진다.
1 : 제 1 배선 혹은 패드
2 : 제 2 배선
3 : 슬릿
4 : 제 3 배선
5 : VIA 콘택트
6 : 제 1 접합 지점
7 : 제 2 접합 지점
8 : 제 2 배선 결손부
9 : 제 3 배선 결손부
a : 제 1 배선 혹은 패드의 제 1 방향에 있어서의 선폭
b : 제 1 배선 혹은 패드의 제 2 방향에 있어서의 선폭
c : 제 2 배선의 선폭 (제 1 방향에 있어서의 선폭)
d : 제 2 배선의 길이 (제 2 방향에 있어서의 선폭)
e : 슬릿의 길이 (제 1 방향에 있어서의 폭)
f : 슬릿과 제 1 접합 지점의 거리
g : 제 3 배선의 선폭 (제 2 방향에 있어서의 선폭)

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 절연막과,
    상기 절연막 위에 배치된, 제 1 방향으로 제 1 폭 및, 상기 제 1 방향에 대해 수직인 제 2 방향으로 제 2 폭을 갖는 제 1 배선과,
    상기 제 1 방향으로 상기 제 1 폭 및 상기 제 2 폭보다 좁은 제 3 폭을 갖는 제 2 배선과,
    상기 제 1 배선과 상기 제 2 배선의 일단과의 상기 제 1 방향으로 형성된 제 1 접합 지점으로부터, 상기 제 3 폭의 길이 이상 떨어트려, 상기 제 1 배선에 형성된, 상기 제 1 방향으로 상기 제 3 폭의 1/2 이상의 길이가 되는 제 4 폭을 갖는 슬릿을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 방향에 있어서, 상기 슬릿은 분단되어 복수의 작은 슬릿으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 배선은 상기 제 1 배선의 1 변에 복수 배치되고, 상기 제 1 배선과 상기 제 2 배선의 일단과의 제 1 접합 지점 근방 각각에 복수의 상기 슬릿이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 배선의 일단과 반대측의 타단에 제 3 배선이 접합되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 배선의 일단과 반대측의 타단에 VIA 콘택트를 갖는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 절연막과,
    상기 절연막 위에 배치된, 제 1 방향으로 제 1 폭 및, 상기 제 1 방향에 대해 수직인 제 2 방향으로 제 2 폭을 갖는 패드와,
    상기 제 1 방향으로 상기 제 1 폭 및 상기 제 2 폭보다 좁은 제 3 폭을 갖는 제 2 배선과,
    상기 패드와 상기 제 2 배선의 일단과의 상기 제 1 방향으로 형성된 제 1 접합 지점으로부터, 상기 제 3 폭의 길이 이상 떨어트려, 상기 패드에 형성된, 상기 제 1 방향으로 상기 제 3 폭의 1/2 이상의 길이가 되는 제 4 폭을 갖는 슬릿을 갖는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 방향에 있어서, 상기 슬릿은 분단되어 복수의 작은 슬릿으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 2 배선은 상기 패드의 1 변에 복수 배치되고, 상기 패드와 상기 제 2 배선의 일단과의 제 1 접합 지점 근방 각각에 복수의 상기 슬릿이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 배선의 일단과 반대측의 타단에 제 3 배선이 접합되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 배선의 일단과 반대측의 타단에 VIA 콘택트를 갖는 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5572139A (en) * 1978-11-22 1980-05-30 Toho Iyaku Kenkyusho:Kk Preparation of 4-allyloxy-3,5-disubstituted-phenylacetic acid
JPS5833704B2 (ja) * 1982-04-26 1983-07-21 株式会社東芝 半導体装置
JP2838933B2 (ja) * 1991-01-22 1998-12-16 日本電気株式会社 樹脂封止型半導体集積回路
DE69233550T2 (de) * 1991-01-22 2006-06-22 Nec Corp. Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht
JP3000830B2 (ja) * 1993-09-14 2000-01-17 日産自動車株式会社 半導体装置
JP3384901B2 (ja) * 1995-02-02 2003-03-10 三菱電機株式会社 リードフレーム
JPH11145135A (ja) * 1997-11-05 1999-05-28 Matsushita Electron Corp 半導体装置の製造方法
JP2003257970A (ja) * 2002-02-27 2003-09-12 Nec Electronics Corp 半導体装置及びその配線構造
JP2004022653A (ja) 2002-06-13 2004-01-22 Denso Corp 半導体装置
US6989614B2 (en) * 2002-08-21 2006-01-24 Canon Kabushiki Kaisha Oscillating device
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
US7042097B2 (en) * 2003-06-06 2006-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for reducing stress-induced voiding in an interconnect of integrated circuits
US20050082677A1 (en) * 2003-10-15 2005-04-21 Su-Chen Fan Interconnect structure for integrated circuits
JP4047324B2 (ja) * 2003-12-03 2008-02-13 松下電器産業株式会社 半導体装置及びその製造方法
JP2005243907A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
JP2005259968A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置
US7301239B2 (en) * 2004-07-26 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wiring structure to minimize stress induced void formation
JP4533804B2 (ja) * 2005-06-02 2010-09-01 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4731456B2 (ja) * 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
JP5446863B2 (ja) 2007-08-23 2014-03-19 株式会社大真空 電子部品用パッケージ及び電子部品用パッケージのベース
US8056039B2 (en) * 2008-05-29 2011-11-08 International Business Machines Corporation Interconnect structure for integrated circuits having improved electromigration characteristics
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
JP2010272810A (ja) * 2009-05-25 2010-12-02 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US10804153B2 (en) * 2014-06-16 2020-10-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method to minimize stress on stack via

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