KR100388220B1 - 반도체장치의 패드부 구조 - Google Patents

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Abstract

본 발명은 반도체장치의 패드부 구조에 관한 것으로서 특히, 와이어 본딩을 위한 패드를 차례로 적층된 제 1 절연층, 스트라이프 또는 매쉬 패턴을 갖는 더미 금속배선, 제 2 내지 제 4 절연층 상에 형성하여 제 2 절연층이 기계적 스트레스를 분산시키는 기하학적 구조를 구현하므로서 패드 필-오프(pad peel-off)의 원인이 되는 평탄화 절연층의 약화를 방지하도록 한 반도체장치의 와이어 본딩을 위한 패드구조에 관한 것으로서, 본 발명에 따른 반도체장치의 패드부 구조는 반도체기판상에 형성된 제 1 산화막과, 상기 제 1 산화막상에 소정의 골을 이루도록 형성된 더미 금속배선 패턴과, 상기 더미 금속배선 사이의 골을 불완전 매립하는 두께로 상기 금속배선을 포함하는 상기 제 1 산화막상에 형성된 제 2 산화막과, 상기 제 2 산화막상에 위치한 평탄화용 제 3 산화막과, 상기 제 3 산화막상에 위치한 제 4 산화막과, 상기 제 4 산화막상에 위치한 패드를 포함하여 이루어진다.

Description

반도체장치의 패드부 구조{Pad for wire-bonding in a semiconductor device}
본 발명은 반도체장치의 패드부 구조에 관한 것으로서 특히, 와이어 본딩을 위한 패드를 차례로 적층된 제 1 절연층, 스트라이프 또는 매쉬 패턴을 갖는 더미 금속배선, 제 2 내지 제 4 절연층 상에 형성하여 제 2 절연층이 기계적 스트레스를 분산시키는 기하학적 구조를 구현하므로서 패드 필-오프(pad peel-off)의 원인이 되는 평탄화 절연층의 약화를 방지하도록 한 반도체장치의 와이어 본딩을 위한 패드구조에 관한 것이다.
반도체장치의 패키지를 위한 와이어 본딩시 패드부에는 기계적인 힘과 열이 가해지게 되므로, 금속 패드가 구조적으로 취약하면 와이어 본딩이 불량해지게 되어 패키지 완성 후 테스트시 불량품으로 판정된다.
이러한 금속 패드의 구조적 취약점을 보강하기 위하여 단차를 제거하는 평탄화층을금속 패드 하부에 형성한다. 이때, 평탄화층으로는 흐름성이 우수한 에스오지(SOG)를 사용하여 형성하는데, 이러한 평탄화층이 패키지 테스트시 금속 패드 파괴의 원인이 된다.
종래 기술에서는 와이어 본딩을 위한 금속 패드의 하지막들이 산화막으로만 구성되어 있다. 즉, 절연층으로 사용되는 산화막과, 평탄화를 위한 산화막, 금속 배선층간의 단차를 없애기 위한 에스오지층으로 구성되어 있다. 이러한 금속 패드부에 기계적인 힘과 열을 동시에 사용하여 와이어 본딩이 이루어지게 된다. 상기한 패드 필-오프 현상은 와이어 본딩시 또는 볼쉬어 테스트(ball shear test)시 발생하게 된다.
따라서, 패드 필 오프에 대한 에스오지 평탄화층의 영향을 최소화하기 위한 기술이 요구된다.
도 1 은 종래 기술에 따른 반도체장치의 와이어 본딩을 위한 패드구조 단면도이다.
도 1을 참조하면, 각종 소자, 금속배선들이 형성된 반도체기판인 실리콘 기판(10)상에 제 1 산화막(11), 제 2 산화막(12), 제 3 산화막(13), 제 4 산화막(14)이 차례로 적층되어 있고, 제 4 산화막(14)상에 금속 패드(15)가 형성되어 있다.
이때, 제 3 산화막(13)은 평탄화를 위한 에스오지층이다. 상기한 바와 같이 패드 필-오프는 금속배선의 평탄화를 위한 에스오지층의 약화에 의한 것이 주된 원인이 된다.
따라서, 상술한 종래 기술에 따른 반도체장치의 패드부는 평탄화층으로는 흐름성이 우수한 에스오지(SOG)를 사용하여 형성하는데, 이러한 평탄화층에 반도체장치의 패키지를 위한 와이어 본딩시 패드부에는 기계적인 힘과 열이 가해지게 되므로, 패키지 테스트시 금속 패드 파괴의 원인이 되는 문제점이 있다.
따라서, 본 발명의 목적은 와이어 본딩을 위한 패드를 차례로 적층된 제 1 절연층, 스트라이프 또는 매쉬 패턴을 갖는 더미 금속배선, 제 2 내지 제 4 절연층 상에 형성하여 제 2 절연층이 기계적 스트레스를 분산시키는 기하학적 구조를 구현하므로서 패드 필-오프(pad peel-off)의 원인이 되는 평탄화 절연층의 약화를 방지하도록 한 반도체장치의 와이어 본딩을 위한 패드구조 및 레이아웃을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 패드부 구조는 반도체기판상에 형성된 제 1 산화막과, 상기 제 1 산화막상에 소정의 골을 이루도록 형성된 더미 금속배선 패턴과, 상기 더미 금속배선 사이의 골을 불완전 매립하는 두께로 상기 금속배선을 포함하는 상기 제 1 산화막상에 형성된 제 2 산화막과, 상기 제 2 산화막상에 위치한 평탄화용 제 3 산화막과, 상기 제 3 산화막상에 위치한 제 4 산화막과, 상기 제 4 산화막상에 위치한 패드를 포함하여 이루어진다.
도 1 은 종래 기술에 따른 반도체장치의 와이어 본딩을 위한 패드구조 단면도
도 2 는 본 발명에 따른 반도체장치의 와이어 본딩을 위한 패드구조 단면도
도 3과 도 4는 본 발명의 실시예에 따른 패드 레이아웃
패키지 패드 필-오프(package pad peel-off)의 원인은 주로 금속 패드의 하부에 위치한 산화막의 저항력 약화에 기인하며, 특히, 금속배선에 의한 단차를 감소시키기 위한 평탄화용 에스오지층의 약화에 영향을 크게 받는다.
따라서, 본 발명에서는 에스오지층의 상기한 문제점을 개선하기 위하여 평탄화용 에스오지층의 두께를 최소화하고, 에스오지층 하부에 HDP 산화막 및 더미 금속배선패턴을 위치시킨다. 그 결과, 더미 금속배선 패턴에 의한 토포그래피에 의하여 HLD 산화막의 토포그래피가 요철형이 되어 에스오지층의 유동성을 억제하여 기계적 강도를 증가시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2 는 본 발명에 따른 반도체장치의 와이어 본딩을 위한 패드구조 단면도이다.
도 2를 참조하면, 각종 소자, 금속배선들이 형성된 반도체기판인 실리콘 기판(20)상에 제 1 산화막(21)이 층간절연층으로 형성되어 있다.
그리고, 제 1 산화막(21) 상에는 소정의 형태의 더미 금속배선(22)이 형성되어 있다. 이때, 더미(dummy) 금속배선(22)은 스트라이프(stripe), 메쉬(mesh) 등의 패턴으로 제 1 산화막(21)상에 위치한다. 더미 금속배선(22) 상에 형성되는 제 2 산화막의 다양한 토포그래피 모양을 위하여 더미 금속배선(22)의 기판상 레이아웃은 다양하게 형성될 수 있다. 또한, 상기 더미 금속배선 패턴은 상기 제 1 산화막상에 형성되는 소자 연결용 금속배선과 동시에 형성될 수 있다.
더미 금속배선(22)을 포함하여 제 1 산화막(21) 상에 제 2 산화막(23)이 소정의 두께로 형성되어 있다. 따라서, 제 2 산화막(23)은 HDP 산화막으로 형성하며, 그 토포그래피는 더미 금속배선(22)의 패턴과 유사하므로 소정의 요철 형태를 갖게 된다.
제 2 산화막(23) 상에는 평탄화용 제 3 산화막(24)이 위치한다. 이때, 제 3 산화막(24)은 기판의 전체적인 평탄화를 위하여 흐름성이 우수한 에스오지층으로 이루어진다. 이때, 제 2 산화막(23)의 토포그래피가 요철을 이루므로 제 2산화막(23)의 요부가 제 3 산화막(24)의 지지대 역할을 하여, 후속 와이어 본딩시 가해지는 열적 및 기계적 스트레스를 분산시키는 역할을 한다. 따라서, 패드 필-오프의 원인이 되는 평탄화 산화막의 약화를 방지한다.
그리고, 평탄화용 제 3 산화막(24) 상에는 제 4 산화막(25)이 위치하며, 제 4 산화막(25)상에 금속 패드(26)가 형성되어 있다.
도 3과 도 4는 본 발명의 실시예에 따른 패드 레이아웃이다.
도 3을 참조하면, 반도체기판인 실리콘기판(20) 상에 더미 금속배선(22)이 스트라이프(stripe) 형태의 레이아웃을 갖고 형성되어 있고, 그 상부에 금속 패드(26)가 위치한다. 이때, 도시되지는 않았지만, 더미 금속배선(22)과 금속 패드(26) 사이에는 HDP와 에스오지 등의 산화막으로 이루어진 절연막들이 적층되어 있다.
도 4를 참조하면, 반도체기판인 실리콘기판(20) 상에 더미 금속배선(22)이 메쉬(mesh) 형태의 레이아웃을 갖고 형성되어 있고, 그 상부에 금속 패드(26)가 위치한다. 이때, 도시되지는 않았지만, 더미 금속배선(22)과 금속 패드(26) 사이에는 HDP와 에스오지 등의 산화막으로 이루어진 절연막들이 적층되어 있다.
따라서, 도 3과 도 4에서 알 수 있듯이, 더미 금속배선(22)의 패턴은 평탄화층인 에스오지층의 유동성을 최대한으로 억제하는 동시에 금속 패드(26)에 인가되는 열적 또는 기계적 스트레스를 효과적으로 분산시키는 패턴으로 형성된다.
따라서, 본 발명에서는 평탄화용 에스오지층의 두께를 최소화하고, 에스오지층 하부에 HDP 산화막 및 더미 금속배선 패턴을 위치시키므로서, 더미 금속배선 패턴에의한 토포그래피에 의하여 HLD 산화막의 토포그래피가 요철형이 되어 에스오지층의 유동성을 억제하여 열적 기계적 강도를 증가시켜 패드 필-오프 현상을 방지하여 패키지 불량을 크게 감소시키는 장점이 있다.

Claims (5)

  1. 반도체기판 상에 형성된 산화막과,
    상기 산화막 상에 소정의 골을 이루도록 형성된 더미 금속배선 패턴과,
    상기 산화막 상에 상기 더미 금속배선 사이의 골을 매립하는 에이치디피(HDP) 산화막과,
    상기 에이치디피(HDP) 산화막 상에 형성된 평탄화용 에스오지(SOG) 산화막과,
    상기 에스오지(SOG) 산화막 상에 형성된 패드로 이루어진 반도체장치의 패드부 구조.
  2. 청구항 1에 있어서, 상기 더미 금속배선 패턴은 줄무늬 형태의 스트라이프 또는 망상의 메쉬 형태 중 어느 하나를 선택적으로 따른 것이 특징인 반도체장치의 패드부 구조.
  3. 삭제
  4. 삭제
  5. 청구항 1 에 있어서, 상기 더미 금속배선 패턴은 상기 산화막 상에 형성되는 소자 연결용 금속배선과 동시에 형성된 것이 특징인 반도체장치의 패드부 구조.
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