KR20160136305A - 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법 Download PDF

Info

Publication number
KR20160136305A
KR20160136305A KR1020167024885A KR20167024885A KR20160136305A KR 20160136305 A KR20160136305 A KR 20160136305A KR 1020167024885 A KR1020167024885 A KR 1020167024885A KR 20167024885 A KR20167024885 A KR 20167024885A KR 20160136305 A KR20160136305 A KR 20160136305A
Authority
KR
South Korea
Prior art keywords
signal
signal lines
photosensitive resin
lines
substrate
Prior art date
Application number
KR1020167024885A
Other languages
English (en)
Other versions
KR102306189B1 (ko
Inventor
준 스즈키
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20160136305A publication Critical patent/KR20160136305A/ko
Application granted granted Critical
Publication of KR102306189B1 publication Critical patent/KR102306189B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G09G2320/064—Adjustment of display parameters for control of overall brightness by time modulation of the brightness of the illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0666—Adjustment of display parameters for control of colour parameters, e.g. colour temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/29078—Plural core members being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/8322—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 반도체 디바이스에서 보이드의 발생을 억제하기 위한 것이다. 본 발명의 반도체 디바이스(210, 220)는, 반도체 소자(211, 212)와, 복수의 신호선(212, 222)과, 보호층(240)을 구비한다. 이 반도체 디바이스에서, 반도체 소자는, 기판(250)에 마련된다. 또한, 그 반도체 디바이스에서의 복수의 신호선은, 기판에서 반도체 소자에 접속된다. 또한, 그 반도체 디바이스에서 보호층은, 기판에서 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된다.

Description

반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE, DISPLAY PANEL, DISPLAY DEVICE, ELECTRONIC DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 기술은 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법에 관한 것이다. 상세하게는, 포토 리소그래피에 의해 제조되는 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법에 관한 것이다.
종래로부터 반도체 디바이스의 제조 공정에서는 사진(寫眞) 현상 기술을 응용하여 미세한 패턴을 형성하는 포토 리소그래피가 이용되는 일이 많다. 이 포토 리소그래피에서는, 일반적으로, 감광성 수지를 기판에 도포하는 공정과, 자외선 등의 조사에 의해 감광성 수지의 용해도를 변화시키는 노광 공정과, 특정한 용매에 의해 감광성 수지를 제거하는 현상 공정의 순서로 행하여져서, 특정한 패턴이 형성된다. 예를 들어, 포토 리소그래피에 의해 반도체 소자의 주위에 감광성 수지를 남겨서 반도체 소자를 고정한 후 그 반도체 디바이스에 신호선을 접속하는 방법이 제안되어있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본국 특개 2011-233733호 공보
그러나, 상술한 종래 기술에서는, 현상 공정에서 반도체 소자의 하부에서 감광성 수지의 단부(端部)가 용매에 의해 침식되어, 반도체 디바이스에 신호선을 접속한 때에 신호선과 감광성 수지 사이에 공간(이하 "침식부"라고 칭한다)이 생겨 버린다. 그리고, 신호선 접속 후 코팅제로 코팅할 때에, 반도체 소자의 주위의 감광성 수지에 의해 코팅제의 부식부로의 충전이 저해되어 버린다. 그 결과, 침식부에 보이드가 생겨, 반도체 디바이스의 온도가 높아진 때에 보이드의 열팽창에 의해 반도체 디바이스가 파손되어 버릴 우려가 있다. 또한 후의 부품 실장 공정에서 리플로우할 때에도 보이드에 존재하는 수분이 팽창하여 반도체 디바이스가 파손되어 버릴 우려가 있다. 또한 보이드를 통하여 금속 이온이 이동하는 이온 마이그레이션이 생겨, 신호선 사이의 절연 불량이 생길 우려가 있다.
본 기술은 이와 같은 상황을 감안하여 만들어진 것으로, 반도체 디바이스에서 보이드의 발생을 억제하는 것을 목적으로 한다.
본 기술은 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1 측면은 기판에 형성된 반도체 소자와 상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과, 상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단(兩端)에 둘러싸여진 신호선 사이 공간에 마련된 보호층을 구비하는 반도체 디바이스이다. 이에 의해, 신호선 사이 영역에 보호층이 형성된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선 사이 영역 중 적어도 하나를 제외한 나머지 영역에 감광성 수지를 마련하여도 좋다. 이에 의해, 신호선 사이 영역 중 적어도 하나를 제외한 나머지 영역에 감광성 수지가 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 감광성 수지는, 상기 신호선 사이 영역 중 전위차가 작은 신호선 사이의 영역에 우선적으로 마련되어도 좋다. 이에 의해, 신호선 사이 영역 중 전위차가 작은 신호선 사이의 영역에 우선하여 감광성 수지가 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 감광성 수지는, 상기 신호선 사이 영역 중 거의 동전위의 신호선 사이의 공간에 마련되어도 좋다. 이에 의해, 신호선 사이 영역 중 거의 동전위의 신호선 사이의 영역에 감광성 수지가 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 감광성 수지는, 상기 반도체 디바이스의 각 변에서 적어도 하나씩 마련되어도 좋다. 이에 의해, 반도체 디바이스의 각 변에서 적어도 하나씩 감광성 수지가 마련된다는 작용을 가져온다.
또한 제1 측면에서, 전위차가 소정의 레벨보다 높은 단자 사이에는 상기 감광성 수지가 마련되지 않아도 된다. 이에 의해, 전위차가 소정의 레벨보다 높은 단자 사이에는 감광성 수지가 마련되지 않는다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선은 발광 소자에 공급하는 소정의 색의 계조를 나타내는 계조 신호를 전송하고, 상기 계조 신호를 전송하는 신호선 사이의 상기 신호선 사이 영역에 상기 감광성 수지가 마련되어도 좋다. 이에 의해, 계조 신호를 전송하는 신호선 사이의 상기 신호선 사이 영역에 상기 감광성 수지가 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선은, 제1 색의 계조를 나타내는 제1 계조 신호를 전송하는 신호선과 제2 색의 계조를 나타내는 제2 계조 신호를 전송하는 신호선을 포함하여도 좋다. 이에 의해, 제1의 계조 신호를 전송하는 신호선과 제2 계조 신호를 전송하는 신호선을 포함하는 신호선 사이의 상기 신호선 사이 영역에 상기 감광성 수지가 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 계조 신호는, 발광 소자의 발광 기간에 응한 펄스 폭의 펄스 신호라도 좋다. 따라서 발광 소자의 발광 기간에 응한 펄스 폭의 펄스 신호에 의해 발광 소자가 발광하는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선은, 신호를 전송하지 않는 비전송선과 신호를 전송하는 전송선을 포함하고, 상기 감광성 수지는, 상기 비전송선과 상기 전송선 사이에 마련되어도 좋다. 이에 의해, 감광성 수지가 비전송선 및 전송선 사이에 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선은, 상기 반도체 디바이스에의 입력 신호를 전송하는 복수의 입력선을 포함하고, 상기 감광성 수지는, 상기 복수의 입력선 사이의 상기 신호선 사이 영역에 마련되어도 좋다. 이에 의해, 감광성 수지가 복수의 입력선 사이의 신호선 사이 공간에 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 신호선은, 상기 반도체 디바이스로부터의 출력 신호를 전송하는 복수의 출력선을 포함하고, 상기 감광성 수지는, 상기 복수의 출력선 사이의 상기 신호선 사이 영역에 마련되어도 좋다. 이에 의해, 감광성 수지가 복수의 출력선 사이의 신호선 사이 공간에 마련된다는 작용을 가져온다.
또한 이 제1 측면에서, 상기 보호층은, 투명 수지로 구성되어도 좋다. 이에 의해, 보호층이 투명 수지로 구성된다는 작용을 가져온다.
또한, 본 기술의 제2 측면은, 발광하는 발광 소자와, 상기 기판에서 상기 발광 소자를 구동시키는 반도체 디바이스와, 상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과, 상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역이 마련된 보호층을 구비하는 표시 패널이다. 이에 의해, 신호선 사이 영역에 보호층이 마련된다는 작용을 가져온다.
또한, 본 기술의 제3 측면은, 발광하는 발광 소자와, 기판에서 제어 신호에 따라 상기 발광 소자를 구동시키는 반도체 소자와, 상기 제어 신호를 생성하는 제어부와, 상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과, 상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역을 덮는 보호층을 구비하는 표시 장치이다. 이에 의해, 신호선 사이 영역이 보호층으로 덮인다는 작용을 가져온다.
또한, 본 기술의 제4 측면은, 기판에서 제어 신호에 따라 동작하는 반도체 소자와 상기 제어 신호를 생성하는 제어부와, 상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과, 상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 공간에 마련된 보호층을 구비하는 전자 장치이다. 이에 의해, 신호선 사이 영역이 보호층으로 덮인다는 작용을 가져온다.
또한, 본 기술의 제5 측면은, 감광성 수지가 도포된 기판에서 복수의 배선로 중 이웃하는 2개의 배선 회로의 각각의 양단에 둘러싸여진 신호선 사이 영역의 적어도 하나로부터 상기 도포된 감광성 수지가 제거되는 제거 순서와, 상기 복수의 배선로의 각각에 신호선이 접속되어 반도체 소자에 접속되는 배선 순서와, 상기 신호선 사이 영역이 보호층에 의해 피복되는 피복 순서를 구비하는 반도체 디바이스의 제조 방법이다. 이에 의해, 신호선 사이 영역이 보호층에 의해 피복된다는 작용을 가져온다.
또한 이 제5의 측면에서, 상기 제거 순서는, 상기 신호선 사이 영역 중 하나의 영역을 제외한 나머지 영역에서 상기 감광성 수지가 노광되는 노광 순서와, 적어도 하나의 상기 신호선 사이 영역부터 특정한 용매에 의해 상기 감광성 수지가 제거되는 현상 순서를 구비하여도 좋다. 이에 의해, 신호선 사이 영역 중 적어도 하나의 영역을 제외한 나머지 영역에서 감광성 수지가 노출되고, 적어도 하나의 신호선 사이 영역부터 특정한 용매에 의해 감광성 수지가 제거된다는 작용을 가져온다.
본 기술에 의하면, 반도체 디바이스에서 보이드의 발생을 억제 할 수 있다는 우수한 효과를 이룰 수 있다. 또한 여기에 기술된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어떤 효과가 있어도 좋다.
도 1은 실시의 형태에서의 표시 장치의 한 구성례를 도시하는 블록도.
도 2는 실시의 형태에서의 표시부의 단면도의 한 예.
도 3은 실시의 형태에서의 반도체 디바이스의 상면도의 한 예.
도 4는 실시의 형태에서의 반도체 디바이스의 제조 공정을 도시하는 플로 차트의 한 예.
도 5는 실시의 형태에서의 감광성 수지의 도포 공정과 반도체 칩의 재치 공정을 설명하기 위한 도면.
도 6은 실시의 형태에서의 노광 공정을 설명하기 위한 도면.
도 7은 실시의 형태에서의 포토 마스크의 상면도의 한 예.
도 8은 실시의 형태에서의 현상 공정을 설명하기 위한 도면.
도 9는 실시의 형태에서의 배선 공정을 설명하기 위한 도면.
도 10은 비교례에서의 반도체 디바이스의 상면도 및 단면도의 한 예.
도 11은 변형례에서의 포토 마스크의 상면도의 한 예.
도 12는 변형례에서의 노광 공정을 설명하기 위한 도면.
도 13은 변형례에서의 현상 공정을 설명하기 위한 도면.
도 14는 변형례에서의 실장 공정을 설명하기 위한 도면.
도 15는 변형례에서의 배선 공정을 설명하기 위한 도면.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 실시의 형태(신호선 사이 영역을 보호층으로 덮는 예)
2. 변형례(포지형의 감광성 수지를 마련하여 신호선 사이 영역을 보호층으로 덮는 예)
<1. 실시의 형태>
[표시 장치의 구성례]
도 1은, 실시의 형태에서의 표시 장치(100)의 한 구성례를 도시하는 블록도이다. 이 표시 장치(100)는, 동화나 정지화를 표시하는 장치이고, 제어부(110) 및 표시부(200)를 구비한다.
제어부(110)는, 표시 장치(100) 전체를 제어하는 것이다. 이 제어부(110)는, 타이밍 신호나 화소 신호 등의 제어 신호와 전원 신호를 생성하고, 그들의 신호를 표시부(200)에 신호선(119)을 통하여 공급한다. 여기서, 타이밍 신호는, 예를 들면, 수평 동기 신호나 수직 동기 신호를 포함한다. 또한, 화소 신호는, 예를 들면, R(Red), G(Green) 및 B(Blue)의 각각의 계조를 나타내는 신호를 포함한다. 표시부(200)는, 제어부(110)의 제어에 따라 동화 등을 표시하는 것이다.
[표시부의 구성례]
도 2는, 실시의 형태에서의 표시부(200)의 단면도의 한 예이다. 동 도면에서의 a는, 표시부(200) 전체의 단면도의 한 예이다. 이 표시부(200)는, 복수의 반도체 디바이스(210)와, 복수의 반도체 디바이스(220)와, 보호층(240)과, 패널 기판(250)을 구비한다.
패널 기판(250)은, 반도체 디바이스(210 및 220)가 실장되는 기판이다. 예를 들면, 유리에폭시기판이 패널 기판(250)으로서 사용된다. 이하, 패널 기판의 평면에 평행한 소정의 축을 X축으로 하고, 그 평면에 평행하며 X축에 수직한 축을 Y축으로 한다. 또한, X축 및 Y축에 수직한 축을 Z축으로 한다.
반도체 디바이스(210)는, 반도체 디바이스(220)의 제어에 따라 발광하는 것이다. 반도체 디바이스(220)는, 화소 신호나 타이밍 신호에 따라 반도체 디바이스(210)을 구동시키는 것이다. 또한, 반도체 디바이스(210)는, 예를 들면, 2차원 격자형상으로 배열되고, 반도체 디바이스(210)마다 1개의 반도체 디바이스(220)가 마련된다.
보호층(240)은, 반도체 디바이스(210 및 220)을 덮어, 그들을 수분이나 먼지로부터 보호하는 층이다. 예를 들면, 코팅제의 코팅에 의해 보호층(240)이 형성된다. 이 코팅제로서는, 내광성이 강한 실리콘계의 재료 등의 투명 수지가 사용된다. 실리콘계의 재료로서는, 예를 들면, 하이브리드실리콘을 들 수 있다.
도 2에서의 b는, 동 도면에서의 a의 점선으로 둘러싸여진 부분을 확대한 단면도이다. 동 도면의 b에 예시하는 바와 같이, 반도체 디바이스(210)는, 트리오 칩(211)과 신호선(212)와 감광성 수지(230)를 구비한다.
트리오 칩(211)은, 적색으로 발광하는 발광 소자와 녹색으로 발광하는 발광 소자와 청색으로 발광하는 발광 소자를 조합시킨 반도체 칩이다.
신호선(212)은, 소정의 신호를 전송하는 것이다. 이 신호선(212)은, 트리오 칩(211)의 주위의 배선로(配線路)에 배선되고, 트리오 칩(211)상의 단자와 패널 기판(250)상의 단자를 접속한다.
감광성 수지(230)는, 특정한 파장의 광(예를 들면, 자외선 광)을 이용한 노광에 의해 특정한 용매에 대한 용해도 또는 친화성이 변화하는 수지이다. 예를 들면, 노광에 의해 용해도가 저하되는 수지가 감광성 수지(230)로서 사용된다. 이와 같은 감광성 수지는, 네가형 감광성 수지라고 불린다. 역으로, 노광에 의해 용해도가 높아지는 감광성 수지는, 포지형 감광성 수지라고 불린다.
또한, 감광성 수지(230)는, 노광 전의 상태에서 택성(환언하면, 점착성)을 갖는 것이 바람직하다. 또한, 감광성 수지(230)는, 노광에 의해 경화하는 광경화성을 갖는 것이 바람직하다.
감광성 수지(230)는, 트리오 칩(211) 및 집적 회로 칩(221)과 패널 기판(250) 사이에 마련된다. Z축방향에 따라 패널 기판(250)을 향하는 방향을 하방향으로 하여 환언하면, 감광성 수지(230)는, 트리오 칩(211) 및 집적 회로 칩(221)의 하부에 마련된다.
집적 회로 칩(221)은, 제어 신호(화소 신호나 타이밍 신호)에 따라 트리오 칩(211)을 구동시키는 반도체 칩이다. 이 집적 회로 칩(221)에는, 예를 들면, 타이밍 신호에 동기하여 화소 신호가 나타내는 계조나 색에 의해 트리오 칩(211)을 발광시키는 발광 제어 회로가 마련된다.
여기서, 트리오 칩(211) 및 집적 회로 칩(221)은, 감광성 수지(230)의 점착력에 의해 패널 기판(250)에 접합된다.
또한, 트리오 칩(211) 및 집적 회로 칩(221)은, 특허청구의 범위에 기재된 반도체 소자의 한 예이다.
신호선(222)은, 소정의 신호를 전송하는 것이다. 이 신호선(222)은, 집적 회로 칩(221)의 주위의 배선로에 배선되고, 집적 회로 칩(221)상의 단자와 패널 기판(250)상의 단자를 접속한다. 또한, 신호선(212 및 222)은, 예를 들면, 50마이크로미터의 간격으로 배선된다.
또한, 반도체 디바이스(210 및 220)는, 표시 장치(100)에 실장되는 구성으로 하고 있지만, 이 구성으로 한정되지 않는다. 반도체 디바이스(210 및 220)를 표시 장치 이외의 전자 장치에 마련하여도 좋다. 표시 장치 이외의 전자 장치로서는, 조명 장치나 화상 처리 장치 등이 상정된다.
또한, 반도체 칩으로서, 트리오 칩(211)이나, 발광 제어를 행하는 집적 회로 칩(221)을 이용하고 있지만, 이 구성으로 한정되지 않는다. 이들 외에, 액정 제어 소자, 광전 변환 소자, 압전(壓電) 소자, 박막 트랜지스터 소자, 박막 다이오드 소자, 저항 소자, 스위칭 소자, 미소 자기(磁氣) 소자 및 미소 광학 소자 등을 탑재한 칩을 반도체 칩으로서 이용할 수도 있다.
[반도체 디바이스의 구성례]
도 3은, 실시의 형태에서의 반도체 디바이스(220)의 상면도의 한 예이다. 동 도면에서 보호층(240)은 생략되어 있다. 반도체 디바이스(220)에서, 집적 회로 칩(221)에는, 복수개(예를 들면, 14개)의 신호선(222)이 접속된다.
이들의 신호선(222)은, 화소 신호나 타이밍 신호 등의 신호(S1∼S14)를 전송한다. 또한, 이웃하는 2개의 신호선(222)의 각각의 양단에 둘러싸여진 영역(이하, 「신호선 사이 영역」이라고 칭한다.)은 보호층(240)에 덮인다. 또한, 이들의 신호선 사이 영역의 적어도 하나를 제외한 나머지 영역에는, 감광성 수지(231)가 마련된다. 이 감광성 수지(231)는, 감광성 수지(230)가 노광에 의해 경화한 것이고, 이 감광성 수지(231)에 의해 집적 회로 칩(221)이 고정되고 위치 어긋남이 방지된다.
여기서, 모든 신호선(222)에서, 신호선(222)의 양측 중 적어도 일방에는, 감광성 수지(231)가 마련되지 않고, 보호층(240)만이 형성되는 것이 바람직하다. 또한, 감광성 수지(231)는, 집적 회로 칩(221)의 4개의 변의 각각에 적어도 하나 마련되는 것이 바람직하다. 또한, 신호선(222)와 감광성 수지(231)의 사이를 떼고, 그들의 사이에 마진(Mg)을 마련하는 것이 바람직하다.
또한, 감광성 수지(231)는, 전위차가 작은 신호선 사이에 우선하여 마련하는 것이 바람직하다. 전위차가 시간의 경과에 수반하여 변동할 때에는, 전위차의 통계량(평균치 등)이 작은 신호선 사이에, 감광성 수지(231)가 우선하여 마련된다. 여기서, 16비트 중 R(Red) 및 B(Blue)의 각각에 5비트가 할당되고, G(Green)에 6비트가 할당되는 경우 등, R, B의 비트수가 G보다도 적은 것이 있다. 이 경우에는, R 및 B의 전위차(즉, 계조의 차)가, R 및 G나 B 및 G와 비교하여 작아진다. 이 때문에, R의 계조 신호를 전송하는 신호선과 G의 계조 신호를 전송하는 신호선 사이에 감광성 수지(231)가 우선하여 마련된다. 또한, 신호를 전송하지 않는 신호선과, G의 계조 신호를 전송하는 신호선 사이에 감광성 수지(231)가 우선하여 마련된다. 이들의 R, G 및 B의 계조 신호는, 발광 소자의 발광 기간에 응한 펄스 폭의 펄스 신호라도 좋다. 이와 같이 펄스 폭에 의해 발광 기간을 제어하는 방식은, PWM(Pulse Width Modulation) 제어라고 불린다. 또한, 입력 신호끼리, 출력 신호끼리는, 서로 동기하여 전송되는 일이 많고, 입력 신호 및 출력 신호의 조합과 비교하여 전위차가 작다. 이 때문에, 반도체 칩에의 입력 신호를 전송하는 2개의 신호선의 사이에 감광성 수지(231)가 우선하여 마련된다. 또는, 반도체 칩으로부터의 출력 신호를 전송하는 2개의 신호선 사이에 감광성 수지(231)가 우선하여 마련된다. 예를 들면, R 및 B의 계조를 나타내는 입력 신호와, R 및 B의 계조를 나타내는 출력 신호가 입출력되는 경우, R의 입력 신호와 G의 입력 신호와의 사이, 또는, R의 출력 신호와 B의 출력 신호와의 사이에 감광성 수지(231)가 우선하여 마련된다. 또한, 일정한 전압(참조 전압 등)의 신호를 전송하는 신호선 사이는, 전위차가 비교적 작기 때문에, 감광성 수지(231)가 우선하여 마련된다.
전위차가 큰 신호선 사이에서는, 보이드와 감광성 수지(230) 사이의 계면이나, 감광성 수지가 노광된 부분(230)과 노광되지 않은 부분(231) 사이의 계면이나 현상(現像)에 의해 생긴 보이드를 통하여, 금속 이온이 이동하는 이온 마이그레이션이 생기기 쉽다. 이 이온 마이그레이션에 의해 신호선끼리에 접촉 불량이 생길 우려가 있다. 전술한 바와 같이, 전위차가 작은 영역에 우선하여 감광성 수지(231)를 마련함에 의해, 전위차의 큰 신호선 사이 영역에서 상술한 계면이 상대적으로 감소하고, 이온 마이그레이션의 발생을 억제할 수 있다.
반도체 디바이스(210)에서도, 반도체 디바이스(220)와 마찬가지로, 신호선 사이 영역의 일부에 감광성 수지(231)가 마련된다. 또한, 반도체 디바이스(210 및 220)의 일방에서는, 신호선 사이 영역의 일부에 감광성 수지(231)를 마련하고, 타방에서는, 신호선 사이 영역의 전부에 감광성 수지(231)를 마련하는 구성으로 하여도 좋다.
[반도체 디바이스의 제조 방법의 예]
도 4는, 실시의 형태에서의 반도체 디바이스(210 및 220)의 제조 공정을 도시하는 플로 차트의 한 예이다. 이 제조 공정은, 예를 들면, 반도체 디바이스의 제조 장치에 패널 기판(250)이 재치된 때에 시작된다. 이 제조 장치는, 도포 장치, 배치 장치, 노광 장치, 현상 장치, 배선 장치 및 코팅 장치 등을 구비한다.
스핀 코터 등의 도포 장치는, 패널 기판(250)에 감광성 수지(230)를 균일하게 도포한다. 이 도포 공정에서는, 예를 들면, 패널 기판(250)을 고속 회전시켜서 원심력에 의해 감광성 수지(230)를 도포하는 스핀 코트 방식이 사용된다(스텝 S901).
칩 마운터 등의 배치 장치는, 감광성 수지(230)가 도포된 패널 기판(250)의 특정한 위치에 반도체 칩(트리오 칩(211)이나 집적 회로 칩(221))을 재치한다(스텝 S902).
노광 장치는, 반도체 칩이 재치된 패널 기판(250)에서 신호선 사이 영역의 적어도 하나를 제외한 나머지 영역을 노광한다(스텝 S903). 그리고, 현상 장치는, 특정한 용매에 패널 기판(250)을 침지하여, 노광되지 않은 감광성 수지(230)를 제거한다. 단, 반도체 칩의 하부의 감광성 수지(230)에 관해서는, 용매가 충분히 침투하지 않기 때문에 단부만이 제거된다(스텝 S904).
배선 장치는, 배선로에 신호선을 배선하고, 도금접합 기술 등을 사용하여 칩에 신호선을 접속한다(스텝 S905).
코팅 장치는, 패널 기판(250)에서, 반도체 칩, 신호선, 및 , 감광성 수지를 투명 수지 등의 코팅제에 의해 코팅한다(스텝 S906). 스텝 S906의 후, 제조 장치는, 필요에 응하여 각종의 처리를 행한 후에 반도체 디바이스의 제조 공정을 종료한다.
도 5는, 실시의 형태에서의 감광성 수지(230)의 도포 공정과 반도체 칩의 재치 공정을 설명하기 위한 도면이다. 동 도면에서의 a는, 감광성 수지(230)의 도포 공정을 설명하기 위한 도면이다. 동 도면에서의 a에 예시하는 바와 같이, 도포 장치에 의해, 패널 기판(250)에 감광성 수지(230)가 균일하게 도포된다.
도 5에서의 b는, 반도체 칩의 재치 공정을 설명하기 위한 도면이다. 동 도면에서의 b에 예시하는 바와 같이, 배치 장치에 의해, 감광성 수지(230)가 도포된 패널 기판(250)의 특정한 위치에 트리오 칩(211) 및 집적 회로 칩(221)이 재치된다.
도 6은, 실시의 형태에서의 노광 공정을 설명하기 위한 도면이다. 동 도면에 예시하는 바와 같이, 포토 마스크(310)를 통하여 트리오 칩(211)의 주위의 노광 부분에 자외선광이 노광 장치에 의해 조사된다. 이 포토 마스크(310)에는, 노광 부분에 대응한 위치에, 자외선광을 투과하는 투과부(311)가 마련되고, 그 투과부(311)를 통하여 자외선광이 조사된다. 마찬가지로, 포토 마스크(320)를 통하여 집적 회로 칩(221)의 주위의 노광 부분에도 자외선광이 조사된다. 이 포토 마스크(320)에도, 노광 부분에 대응하는 위치에 투과부(321)가 마련되고, 그 투과부(321)를 통하여 자외선광이 조사된다.
또한, 노광 장치는, 포토 마스크(310 및 320)를 일체화한 하나의 포토 마스크를 이용하여 노광을 행하여도 좋다.
도 7은, 실시의 형태에서의 포토 마스크(320)의 상면도의 한 예이다. 이 포토 마스크(320)에서, 감광성 수지를 남기는 노광 부분에 대응하는 위치에, 투과부(321)가 마련된다. 투과부(321) 이외의 사선의 부분은, 자외선광을 차광한다. 여기서, 투과부(321)의 면적은, 노광 후에 남기고 싶은 면적보다 큰 것이 바람직하다. 예를 들면, 집적 회로 칩(221)의 변(邊)을 넘는 크기의 투과부(321)가 마련된다.
동 도면에서, 「L」은, 집적 회로 칩(221)의 양변의 일방의 X축상의 위치를 타내고, 「R『은 타방의 위치를 나타낸다. X축방향에 따라 배선되는 신호선 사이의 위치에 마련되는 투과부(321)는, L 또는 R을 넘는 크기로 설정된다.
도 8은, 실시의 형태에서의 현상 공정을 설명하기 위한 도면이다. 노광 공정의 후에 있어서, 현상 장치에 의해 패널 기판(250)은 특정한 용매에 침지되고, 노광 부분을 남긴 감광성 수지가 제거된다. 도 8에서의 a는, 도 7의 X1-X1'선에 따른, 현상 후의 표시부(200)의 단면도의 한 예이다. 도 8의 a에 예시하는 바와 같이, 반도체 칩(트리오 칩(211) 및 집적 회로 칩(221))의 주위가 노광된 감광성 수지(231)와, 반도체 칩의 하부의 감광성 수지(230)가 현상 후에 잔존하고 있다. 또한, 감광성 수지(230)의 단부는, 용매에 의해 침식되어 있다.
도 8에서의 b는, 도 7의 X2-X2'선에 따른, 현상 후의 표시부(200)의 단면도의 한 예이다. 이 단면에서는, 노광 부분이 없기 때문에, 반도체 칩의 하부의 감광성 수지(230)만이, 현상 후에 잔존하고 있다. 그리고, 감광성 수지(230)의 단부는, 용매에 의해 침식되어 있다.
도 9는, 실시의 형태에서의 배선 공정을 설명하기 위한 도면이다. 동 도면에 예시하는 바와 같이, 반도체 칩의 주위의 배선로에 신호선(212 및 222)이 배선되고, 반도체 칩에 접속된다. 여기서, 도 8에 예시함 바와 같이, 반도체 칩의 하부의 감광성 수지(230)의 단부는, 용매에 의해 침식되어 있기 때문에, 반도체 칩의 하부에 있어서 신호선과 감광성 수지(230) 사이에 공간(침식부(260))이 생긴다.
배선 후에는, 투명 수지가 코팅되어 보호층(240)이 형성된다. 여기서,
전술한 바와 같이 반도체 칩의 주위에서, 신호선 사이 영역의 적어도 일부에는 감광성 수지(231)가 마련되어 있지 않기 때문에, 그 영역에서, 반도체 칩의 하부의 침식부(260)에 투명 수지가 간극 없이 충전된다. 이 때문에, 보이드의 발생이 억제된다.
이것에 대해, 도 10에 예시하는 바와 같이, 가령 신호선 사이 영역의 전부에 감광성 수지를 마련하면, 그들의 감광성 수지에 의해 침식부(260)에의 투명 수지의 충전이 저해되어 버린다. 동 도면의 a는, 신호선 사이 영역의 전부에 감광성 수지를 마련한 비교례의 집적 회로 칩의 상면도의 한 예이다. 동 도면의 b는, 그 비교례의 단면도의 한 예이다.
도 10의 a에 예시하는 바와 같이, 감광성 수지와 신호선 사이에 마진(Mg)을 마련하여 두면, 그 마진(Mg)으로부터 침식부(260)에 투명 수지(보호층)가 충전된다. 동 도면의 a에서 점선의 화살표는, 투명 수지가 충전되는 경로를 나타낸다. 그러나, 마진(Mg)이 좁으면, 침식부에 투명 수지가 충분히 충전되지 않고, 동 도면에서 b에 예시하는 바와 같이 침식부(260)에 보이드(261)가 생겨 버린다.
또한, 노광에 의해 용매에 대한 용해도가 높아지는 네가형의 감광성 수지(230)에 의해 반도체 칩을 고정하고 있지만, 노광에 의해 용해도가 저하되는 포지형의 감광성 수지에 의해 반도체 칩을 고정하여도 좋다. 이 경우에는, 도 7에 예시한 포토 마스크(323)에서, 투과부(321) 대신에, 자외선광을 차광하는 차광부가 마련된다. 또한, 포토 마스크(322)에서 차광부 이외의 부분은, 자외선광을 투과한다.
이와 같이, 본 기술의 실시의 형태에 의하면, 제조 장치는, 신호선 사이 영역의 적어도 하나로부터 감광성 수지를 제거하고, 보호층에 의해 덮었기 때문에, 신호선과 감광성 수지와의 사이에 보호층을 간극 없이 충전할 수 있다. 이에 의해, 보이드의 발생을 억제할 수 있다.
[변형례]
제1의 실시의 형태에서는, 반도체 칩을 재치(실장)하고 나서 노광 및 현상을 행하고 있지만, 반도체 칩의 실장 전에 노광 및 현상을 행하여도 좋다. 변형례의 반도체 디바이스는, 반도체 칩의 실장 전에 노광 및 현상이 행해진 점에 있어서 제1의 실시의 형태와 다르다.
도 11은, 변형례에서의 포토 마스크(323)의 상면도의 한 예이다. 변형례의 포토 마스크(323)는, 신호선 사이 영역에 더하여, 반도체 칩에 대응하는 개소도 포함하는 투과부(323)이 마련되어 있는 점에서 제1의 실시의 형태와 다르다. 또한, 반도체 칩의 실장 전에 노광 및 현상을 행하는 경우에는, 신호선 사이 영역의 전부에 대응하는 장소에 투과부(323)을 마련하여도 좋다.
도 12는, 변형례에서의 노광 공정을 설명하기 위한 도면이다. 변형례에서는, 감광성 수지(230)의 도포의 후, 반도체 칩이 실장되지 않은 상태에서 노광이 행하여진다. 도 13은, 변형례에서의 노광 공정을 설명하기 위한 도면이다. 변형례에서는, 노광의 후에 반도체 칩이 실장되지 않은 상태에서 현상이 행하여진다.
도 14는, 변형례에서의 실장 공정을 설명하기 위한 도면이다. 변형례에서는, 노광 및 현상의 후에 반도체 칩이 재치(실장)된다. 도 15는, 변형례에서의 배선 공정을 설명하기 위한 도면이다. 변형례에서는, 반도체 칩의 실장 후에 배선이 행하여진다. 상술한 도 13, 도 14 및 도 15에 예시한 바와 같이, 반도체 칩의 실장 전에 현상이 행해지기 때문에, 반도체 칩의 하부가 용매에 의해 침식된 일이 없어진다. 또한, 변형례에서도 네가형의 감광성 수지 대신에 포지형의 감광성 수지를 사용하여도 좋다.
이와 같이, 변형례에 의하면, 반도체 칩의 실장 전에 노광 및 현상을 행하기 때문에 보이드의 발생을 효과적으로 억제할 수 있다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 특허청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항은 각각 대응 관계를 갖는다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러가지의 변형을 시행함에 의해 구현화할 수 있다.
또한, 상술한 실시의 형태에서 설명한 처리 순서는, 이들 일련의 순서를 갖는 방법으로서 파악하여도 좋고, 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 좋다. 이 기록 매체로서, 예를 들면, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disc), 메모리 카드, 블루레이 디스크(Blu-ray(등록상표) Disc) 등을 이용할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 기판에 마련된 반도체 소자와,
상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을 구비하는 반도체 디바이스.
(2) 상기 신호선 사이 영역 중 적어도 하나를 제외한 나머지 영역에 감광성 수지를 마련한 상기 (1)에 기재된 반도체 디바이스.
(3) 상기 감광성 수지는, 상기 신호선 사이 영역 중 전위차가 작은 신호선 사이의 영역에 우선하여 마련되는 상기 (2)에 기재된 반도체 디바이스.
(4) 상기 감광성 수지는, 상기 신호선 사이 영역 중 거의 동전위의 신호선 사이의 영역에 마련되는 상기 2 또는 3에 기재된 반도체 디바이스.
(5) 상기 감광성 수지는, 상기 반도체 소자의 각 변에서 적어도 하나씩 마련되는 상기 (2)부터 (4)의 어느 하나에 기재된 반도체 디바이스.
(6) 전위차가 소정의 레벨보다 높은 단자 사이에는, 상기 감광성 수지가 마련되지 않는 상기 (2)부터 (5)의 어느 하나에 기재된 반도체 디바이스.
(7) 상기 신호선은, 발광 소자에 공급하는 소정의 색의 계조를 나타내는 계조 신호를 전송하고,
상기 계조 신호를 전송하는 신호선 사이의 상기 신호선 사이 영역에 상기 감광성 수지가 마련되는 상기 (2)부터 (6)의 어느 하나에 기재된 반도체 디바이스.
(8) 상기 신호선은, 제1의 색의 계조를 나타내는 제1의 계조 신호를 전송하는 신호선과 제2의 색의 계조를 나타내는 제2의 계조 신호를 전송하는 신호선을 포함하는 상기 (7)에 기재된 반도체 디바이스.
(9) 상기 계조 신호는, 발광 소자의 발광 기간에 응한 펄스 폭의 펄스 신호인 상기 (7) 또는 (8)에 기재된 반도체 디바이스.
(10) 상기 신호선은, 신호를 전송하지 않는 비전송선과 신호를 전송하는 전송선을 포함하고,
상기 감광성 수지는, 상기 비전송선과 상기 전송선 사이에 마련되는 상기 (2)부터 (9)의 어느 하나에 기재된 반도체 디바이스.
(11) 상기 신호선은, 상기 반도체 디바이스에의 입력 신호를 전송하는 복수의 입력선을 포함하고,
상기 감광성 수지는, 상기 복수의 입력선 사이의 상기 신호선 사이 영역에 마련되는 상기 (2)부터 (10)의 어느 하나에 기재된 반도체 디바이스.
(12) 상기 신호선은, 상기 반도체 디바이스로부터의 출력 신호를 전송하는 복수의 출력선을 포함하고,
상기 감광성 수지는, 상기 복수의 출력선 사이의 상기 신호선 사이 영역에 마련되는 상기 (2)부터 (11)의 어느 하나에 기재된 반도체 디바이스.
(13) 상기 보호층은, 투명 수지로 구성되는 상기 (1)부터 (12)의 어느 하나에 기재된 반도체 디바이스.
(14) 발광하는 발광 소자와,
상기 기판에서 상기 발광 소자를 구동시키는 반도체 소자와,
상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을 구비하는 표시 패널.
(15) 발광하는 발광 소자와,
기판에서 제어 신호에 따라 상기 발광 소자를 구동시키는 반도체 소자와,
상기 제어 신호를 생성하는 제어부와,
상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을 구비하는 표시 장치.
(16) 기판에서 제어 신호에 따라 동작하는 반도체 소자와,
상기 제어 신호를 생성하는 제어부와,
상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을 구비하는 전자 장치.
(17) 감광성 수지가 도포된 기판에서 복수의 배선로 중 이웃하는 2개의 배선로의 각각의 양단에 둘러싸여진 신호선 사이 영역의 적어도 하나로부터 상기 도포된 감광성 수지가 제거되는 제거 순서와,
상기 복수의 배선로의 각각에 신호선이 배선되어 반도체 소자에 접속되는 배선 순서와,
상기 신호선 사이 영역이 보호층에 의해 피복되는 피복 순서를 구비하는 반도체 디바이스의 제조 방법.
(18) 상기 제거 순서는,
상기 신호선 사이 영역 중 적어도 하나의 영역을 제외한 나머지 영역에서 상기 감광성 수지가 노광되는 노광 순서와,
적어도 하나의 상기 신호선 사이 영역에서 특정한 용매에 의해 상기 감광성 수지가 제거되는 현상 순서를 구비하는 상기 (17)에 기재된 반도체 디바이스의 제조 방법.
100 : 표시 장치
110 : 제어부
200 : 표시부
210, 220 : 반도체 디바이스
211 : 트리오 칩
212, 222 : 신호선
221 : 집적 회로 칩
230, 231 : 감광성 수지
240 : 보호층
250 : 패널 기판
310, 320, 323 : 포토 마스크

Claims (18)

  1. 기판에 마련된 반도체 소자와,
    상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
    상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을
    구비하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 신호선 사이 영역 중 적어도 하나를 제외한 나머지 영역에 감광성 수지를 마련한 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 감광성 수지는, 상기 신호선 사이 영역 중 전위차가 작은 신호선 사이의 영역에 우선하여 마련되는 것을 특징으로 하는 반도체 디바이스.
  4. 제2항 또는 제3항에 있어서,
    상기 감광성 수지는, 상기 신호선 사이 영역 중 거의 동전위의 신호선 사이의 영역에 마련되는 것을 특징으로 하는 반도체 디바이스.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 감광성 수지는, 상기 반도체 소자의 각 변에서 적어도 하나씩 마련되는 것을 특징으로 하는 반도체 디바이스.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    전위차가 소정의 레벨보다 높은 단자 사이에는, 상기 감광성 수지가 마련되지 않는 것을 특징으로 하는 반도체 디바이스.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 신호선은, 발광 소자에 공급하는 소정의 색의 계조를 나타내는 계조 신호를 전송하고,
    상기 계조 신호를 전송하는 신호선 사이의 상기 신호선 사이 영역에 상기 감광성 수지가 마련되는 것을 특징으로 하는 반도체 디바이스.
  8. 제7항에 있어서
    상기 신호선은, 제1의 색의 계조를 나타내는 제1의 계조 신호를 전송하는 신호선과 제2의 색의 계조를 나타내는 제2의 계조 신호를 전송하는 신호선을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제7항 또는 제8항에 있어서,
    상기 계조 신호는, 발광 소자의 발광 기간에 응한 펄스 폭의 펄스 신호인 것을 특징으로 하는 반도체 디바이스.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서,
    상기 신호선은, 신호를 전송하지 않는 비전송선과 신호를 전송하는 전송선을 포함하고,
    상기 감광성 수지는, 상기 비전송선과 상기 전송선 사이에 마련되는 것을 특징으로 하는 반도체 디바이스.
  11. 제2항 내지 제10항 중 어느 한 항에 있어서,
    상기 신호선은, 상기 반도체 디바이스에의 입력 신호를 전송하는 복수의 입력선을 포함하고,
    상기 감광성 수지는, 상기 복수의 입력선 사이의 상기 신호선 사이 영역에 마련되는 것을 특징으로 하는 반도체 디바이스.
  12. 제2항 내지 제11항 중 어느 한 항에 있어서,
    상기 신호선은, 상기 반도체 디바이스로부터의 출력 신호를 전송하는 복수의 출력선을 포함하고,
    상기 감광성 수지는, 상기 복수의 출력선 사이의 상기 신호선 사이 영역에 마련되는 것을 특징으로 하는 반도체 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 보호층은, 투명 수지로 구성되는 것을 특징으로 하는 반도체 디바이스.
  14. 발광하는 발광 소자와,
    상기 기판에서 상기 발광 소자를 구동시키는 반도체 소자와,
    상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
    상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을
    구비하는 것을 특징으로 하는 표시 패널.
  15. 발광하는 발광 소자와,
    기판에서 제어 신호에 따라 상기 발광 소자를 구동시키는 반도체 소자와,
    상기 제어 신호를 생성하는 제어부와,
    상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
    상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을
    구비하는 것을 특징으로 하는 표시 장치.
  16. 기판에서 제어 신호에 따라 동작하는 반도체 소자와,
    상기 제어 신호를 생성하는 제어부와,
    상기 기판에서 상기 반도체 소자에 접속된 복수의 신호선과,
    상기 기판에서 상기 복수의 신호선 중 이웃하는 2개의 신호선의 각각의 양단에 둘러싸여진 신호선 사이 영역에 마련된 보호층을
    구비하는 것을 특징으로 하는 전자 장치.
  17. 감광성 수지가 도포된 기판에서 복수의 배선로 중 이웃하는 2개의 배선로의 각각의 양단에 둘러싸여진 신호선 사이 영역의 적어도 하나로부터 상기 도포된 감광성 수지가 제거되는 제거 순서와,
    상기 복수의 배선로의 각각에 신호선이 배선되어 반도체 소자에 접속되는 배선 순서와,
    상기 신호선 사이 영역이 보호층에 의해 피복되는 피복 순서를
    구비하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제17항에 있어서,
    상기 제거 순서는,
    상기 신호선 사이 영역 중 적어도 하나의 영역을 제외한 나머지 영역에서 상기 감광성 수지가 노광되는 노광 순서와,
    적어도 하나의 상기 신호선 사이 영역에서 특정한 용매에 의해 상기 감광성 수지가 제거되는 현상 순서를
    구비하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
KR1020167024885A 2014-03-26 2015-02-10 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법 KR102306189B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014062887A JP6152816B2 (ja) 2014-03-26 2014-03-26 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JPJP-P-2014-062887 2014-03-26
PCT/JP2015/053649 WO2015146328A1 (ja) 2014-03-26 2015-02-10 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
KR20160136305A true KR20160136305A (ko) 2016-11-29
KR102306189B1 KR102306189B1 (ko) 2021-09-30

Family

ID=54194866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167024885A KR102306189B1 (ko) 2014-03-26 2015-02-10 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법

Country Status (5)

Country Link
US (1) US10304787B2 (ko)
JP (1) JP6152816B2 (ko)
KR (1) KR102306189B1 (ko)
CN (1) CN106937533B (ko)
WO (1) WO2015146328A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546796B2 (en) 2016-02-18 2020-01-28 Apple Inc. Backplane structure and process for microdriver and micro LED
CN106681067B (zh) * 2016-12-20 2019-01-22 深圳市华星光电技术有限公司 显示装置
JP7328560B2 (ja) * 2019-12-24 2023-08-17 日亜化学工業株式会社 発光装置の製造方法および発光装置
TWI770813B (zh) * 2021-02-08 2022-07-11 友達光電股份有限公司 顯示裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4859808A (en) * 1988-06-28 1989-08-22 Delco Electronics Corporation Electrical conductor having unique solder dam configuration
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
JP2011233733A (ja) 2010-04-28 2011-11-17 Sony Corp 素子の基板実装方法、および、その基板実装構造
US20130057178A1 (en) * 2009-08-13 2013-03-07 SemiLEDs Optoelectronics Co., Ltd. Light emitting diode (led) system having application specific integrated circuit (asic) and wireless system

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990007792A1 (en) * 1989-01-03 1990-07-12 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
JPH05109819A (ja) * 1991-10-16 1993-04-30 Matsushita Electric Ind Co Ltd 半導体装置の製造法
JP2554542Y2 (ja) * 1992-02-17 1997-11-17 台灣杜邦股▲ふん▼有限公司 プリント回路基板
US6316736B1 (en) * 1998-06-08 2001-11-13 Visteon Global Technologies, Inc. Anti-bridging solder ball collection zones
US6461953B1 (en) * 1998-08-10 2002-10-08 Fujitsu Limited Solder bump forming method, electronic component mounting method, and electronic component mounting structure
JP2002198384A (ja) * 2000-12-27 2002-07-12 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2003298220A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd 回路基板および電子機器、およびそれらの製造方法
JP2004021232A (ja) * 2002-06-20 2004-01-22 Seiko Epson Corp 電気光学装置の製造方法及び電気光学装置並びに電子機器
JP2004095923A (ja) * 2002-09-02 2004-03-25 Murata Mfg Co Ltd 実装基板およびこの実装基板を用いた電子デバイス
KR20050017898A (ko) * 2003-08-11 2005-02-23 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
JP2005311109A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 光デバイスの実装方法及び光モジュール
EP1841756B1 (en) * 2005-01-26 2011-09-07 Allergan, Inc. 3-heterocyclyl-3-hydroxy-2-amino-propionic acid amides and related compounds having analgesic and/or immuno stimulant activity
JP2007157800A (ja) * 2005-11-30 2007-06-21 Sharp Corp 半導体装置の実装構造および半導体装置の実装構造の封止方法
US7785938B2 (en) * 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
JP2008147458A (ja) * 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法
JP2009188275A (ja) * 2008-02-07 2009-08-20 Sharp Corp 半導体チップ、半導体装置、半導体装置の製造方法、および液晶モジュール
JP4693852B2 (ja) * 2008-02-22 2011-06-01 パナソニック株式会社 半導体装置および半導体装置の製造方法
US8094102B2 (en) * 2009-01-18 2012-01-10 Apa Electronic Co.,Ltd. Single full-color LED with driving mechanism
US8619008B2 (en) * 2009-02-13 2013-12-31 Global Oled Technology Llc Dividing pixels between chiplets in display device
JP5481724B2 (ja) * 2009-12-24 2014-04-23 新光電気工業株式会社 半導体素子内蔵基板
CA2801441A1 (en) * 2012-01-06 2013-07-06 D3, Llc Intelligent lighting system for sporting apparatus
JP2013225656A (ja) * 2012-03-22 2013-10-31 Ricoh Co Ltd 半導体回路構造体及びその製造方法
CN105828521B (zh) * 2015-01-08 2018-10-02 上海和辉光电有限公司 印刷电路板的布局方法及印刷电路板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4859808A (en) * 1988-06-28 1989-08-22 Delco Electronics Corporation Electrical conductor having unique solder dam configuration
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
US20130057178A1 (en) * 2009-08-13 2013-03-07 SemiLEDs Optoelectronics Co., Ltd. Light emitting diode (led) system having application specific integrated circuit (asic) and wireless system
JP2011233733A (ja) 2010-04-28 2011-11-17 Sony Corp 素子の基板実装方法、および、その基板実装構造

Also Published As

Publication number Publication date
CN106937533A (zh) 2017-07-07
CN106937533B (zh) 2021-08-06
US20170117262A1 (en) 2017-04-27
JP2015184600A (ja) 2015-10-22
JP6152816B2 (ja) 2017-06-28
WO2015146328A1 (ja) 2015-10-01
KR102306189B1 (ko) 2021-09-30
US10304787B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
KR20160136305A (ko) 반도체 디바이스, 표시 패널, 표시 장치, 전자 장치 및 반도체 디바이스의 제조 방법
JP2007324502A (ja) デバイスの製造方法
JP2009260269A (ja) 光学デバイス及びその製造方法
JP2007110065A (ja) フォトレジストの欠陥を検査および修復する方法、並びにプリント回路基板の製造プロセス
KR20140024230A (ko) 기판 결함들의 영향을 최소화하는 ｅｕｖ 마스크들을 제조하는 방법
KR102201623B1 (ko) 어레이 기판 및 이를 포함하는 표시 장치
JP5691176B2 (ja) プリントヘッドおよび画像形成装置
CN105058771A (zh) 制造液晶显示器件的方法
KR101653213B1 (ko) 디지털 노광 방법 및 이를 수행하기 위한 디지털 노광 장치
US7816168B2 (en) Method for forming color filter
JP2006286851A (ja) 電気光学装置、電気光学装置の製造方法、実装構造体及び電子機器
KR20200077817A (ko) 전사 장치 및 그 동작방법
KR102537380B1 (ko) 구동회로, 구동회로를 갖는 표시장치 및 구동회로와 표시장치의 제조방법
CN111142327A (zh) 制造半导体器件的方法
JP2007264249A (ja) 電気光学装置の製造方法、電気光学装置及び電子機器
US20110296359A1 (en) Method and computer-readable medium of optical proximity correction
CN111031704A (zh) 一种于厚铜PCB板上窄小IC pad间加上拒焊桥的方法
US20230083610A1 (en) Methods and apparatus to reduce stress on lasers in optical transceivers
JP2011121196A (ja) プリントヘッドの製造方法および画像形成装置
JP2005345499A (ja) 表示装置の製造方法
KR20150057028A (ko) 포토 마스크 및 이를 이용한 표시장치의 제조방법
KR101161774B1 (ko) 적응적 포커스 구조를 갖는 카메라 모듈 및 그의 제조방법
US20100208186A1 (en) Display device and manufacturing mehtod thereof
KR100527078B1 (ko) 액정 패널의 제조방법
KR101010507B1 (ko) 이미지센서 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right