JP2015184600A - 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法 - Google Patents

半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法 Download PDF

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Abstract

【課題】半導体デバイスにおいてボイドの発生を抑制する。【解決手段】半導体デバイスは、半導体素子と、複数の信号線と、保護層とを具備する。半導体デバイスにおいて、半導体素子は、基板に設けられる。また、半導体デバイスにおける複数の信号線は、基板において半導体素子に接続される。さらに、半導体デバイスにおいて保護層は、基板において複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられる。【選択図】図２

Description

本技術は、半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法に関する。詳しくは、フォトリソグラフィにより製造される半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法に関する。
従来より、半導体デバイスの製造工程においては、写真現像技術を応用して微細なパターンを形成するフォトリソグラフィが用いられることが多い。このフォトリソグラフィにおいては、一般に、感光性樹脂を基板に塗布する工程と、紫外線等の照射により感光性樹脂の溶解度を変化させる露光工程と、特定の溶媒により感光性樹脂を除去する現像工程とが順に行われて、特定のパターンが形成される。例えば、フォトリソグラフィにより半導体素子の周囲に感光性樹脂を残して半導体素子を固定した後、その半導体素子に信号線を接続する方法が提案されている（例えば、特許文献１参照。）。
特開２０１１−２３３７３３号公報
しかしながら、上述の従来技術では、現像工程において半導体素子の下部において感光性樹脂の端部が溶媒により浸食されて、半導体素子に信号線を接続した際に信号線と感光性樹脂との間に空間（以下、「浸食部」と称する。）が生じてしまう。そして、信号線の接続後にコーティング剤で被覆する際に、半導体素子の周囲の感光性樹脂により、コーティング剤の浸食部への充填が阻害されてしまう。この結果、浸食部にボイドが生じ、半導体素子の温度が高くなった際にボイドの熱膨張により半導体素子が破損してしまうおそれがある。また、後の部品実装工程においてリフローする際にも、ボイドに存在する水分が膨張して半導体素子が破損してしまうおそれがある。さらに、ボイドを介して金属イオンが移動するイオンマイグレーションが生じて、信号線間の絶縁不良が生じるおそれがある。
本技術はこのような状況に鑑みて生み出されたものであり、半導体デバイスにおいてボイドの発生を抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、基板に設けられた半導体素子と、上記基板において上記半導体素子に接続された複数の信号線と、上記基板において上記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層とを具備する半導体デバイスである。これにより、信号線間領域に保護層が設けられるという作用をもたらす。
また、この第１の側面において、上記信号線間領域のうち少なくとも１つを除外した残りの領域に感光性樹脂を設けてもよい。これにより、信号線間領域のうち少なくとも１つを除外した残りの領域に感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、上記感光性樹脂は、上記信号線間領域のうち電位差が小さい信号線間の領域に優先して設けられてもよい。これにより、信号線間領域のうち電位差が小さい信号線間の領域に優先して感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、上記感光性樹脂は、上記信号線間領域のうちほぼ同電位の信号線間の領域に設けられてもよい。これにより、信号線間領域のうちほぼ同電位の信号線間の領域に感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、上記感光性樹脂は、上記半導体素子の各辺において少なくとも１つずつ設けられてもよい。これにより、半導体素子の各辺において少なくとも１つずつ感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、電位差が所定のレベルより高い端子間には、上記感光性樹脂が設けられなくてもよい。これにより、電位差が所定のレベルより高い端子間には、感光性樹脂が設けられないという作用をもたらす。
また、この第１の側面において、上記信号線は、発光素子に供給する所定の色の階調を示す階調信号を伝送し、上記階調信号を伝送する信号線の間の上記信号線間領域に上記感光性樹脂が設けられてもよい。これにより、階調信号を伝送する信号線の間の上記信号線間領域に上記感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、上記信号線は、第１の色の階調を示す第１の階調信号を伝送する信号線と第２の色の階調を示す第２の階調信号を伝送する信号線とを含んでもよい。これにより、第１の階調信号を伝送する信号線と第２の階調信号を伝送する信号線とを含む信号線の間の上記信号線間領域に上記感光性樹脂が設けられるという作用をもたらす。
また、この第１の側面において、上記階調信号は、発光素子の発光期間に応じたパルス幅のパルス信号であってもよい。これにより、発光素子の発光期間に応じたパルス幅のパルス信号により発光素子が発光するという作用をもたらす。
また、この第１の側面において、上記信号線は、信号を伝送しない非伝送線と信号を伝送する伝送線とを含み、上記感光性樹脂は、上記非伝送線と上記伝送線との間に設けられてもよい。これにより、感光性樹脂が、非伝送線と伝送線との間に設けられるという作用をもたらす。
また、この第１の側面において、上記信号線は、上記半導体デバイスへの入力信号を伝送する複数の入力線を含み、上記感光性樹脂は、上記複数の入力線の間の上記信号線間領域に設けられてもよい。これにより、感光性樹脂が、複数の入力線の間の信号線間領域に設けられるという作用をもたらす。
また、この第１の側面において、上記信号線は、上記半導体デバイスからの出力信号を伝送する複数の出力線を含み、上記感光性樹脂は、上記複数の出力線の間の上記信号線間領域に設けられてもよい。これにより、感光性樹脂が、複数の出力線の間の信号線間領域に設けられるという作用をもたらす。
また、この第１の側面において、上記保護層は、透明樹脂で構成されてもよい。これにより、保護層が、透明樹脂で構成されるという作用をもたらす。
また、本技術の第２の側面は、発光する発光素子と、上記基板において上記発光素子を駆動させる半導体素子と、上記基板において上記半導体素子に接続された複数の信号線と、上記基板において上記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域が設けられた保護層とを具備する表示パネルである。これにより、信号線間領域に保護層が設けられるという作用をもたらす。
また、本技術の第３の側面は、発光する発光素子と、基板において制御信号に従って上記発光素子を駆動させる半導体素子と、上記制御信号を生成する制御部と、上記基板において上記半導体素子に接続された複数の信号線と、上記基板において上記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域を覆う保護層とを具備する表示装置である。これにより、信号線間領域が保護層より覆われるという作用をもたらす。
また、本技術の第４の側面は、基板において制御信号に従って動作する半導体素子と、上記制御信号を生成する制御部と、上記基板において上記半導体素子に接続された複数の信号線と、上記基板において上記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層とを具備する電子装置である。これにより、信号線間領域が保護層より覆われるという作用をもたらす。
また、本技術の第５の側面は、感光性樹脂が塗布された基板において複数の配線路のうち隣り合う２つの配線路のそれぞれの両端に囲まれた信号線間領域の少なくとも１つから前記塗布された感光性樹脂が除去される除去手順と、前記複数の配線路のそれぞれに信号線が配線されて半導体素子に接続される配線手順と、前記信号線間領域が保護層により被覆される被覆手順とを具備する半導体デバイスの製造方法である。これにより、信号線間領域が保護層により被覆されるという作用をもたらす。
また、この第５の側面において、上記除去手順は、上記信号線間領域のうち少なくとも１つの領域を除外した残りの領域において上記感光性樹脂が露光される露光手順と、少なくとも１つの上記信号線間領域から特定の溶媒により上記感光性樹脂が除去される現像手順とを備えてもよい。これにより、信号線間領域のうち少なくとも１つの領域を除外した残りの領域において感光性樹脂が露光され、少なくとも１つの信号線間領域から特定の溶媒により感光性樹脂が除去されるという作用をもたらす。
本技術によれば、半導体デバイスにおいてボイドの発生を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
実施の形態における表示装置の一構成例を示すブロック図である。 実施の形態における表示部の断面図の一例である。 実施の形態における半導体デバイスの上面図の一例である。 実施の形態における半導体デバイスの製造工程を示すフローチャートの一例である。 実施の形態における感光性樹脂の塗布工程と半導体チップの載置工程とを説明するための図である。 実施の形態における露光工程を説明するための図である。 実施の形態におけるフォトマスクの上面図の一例である。 実施の形態における現像工程を説明するための図である。 実施の形態における配線工程を説明するための図である。 比較例における半導体デバイスの上面図および断面図の一例である。 変形例におけるフォトマスクの上面図の一例である。 変形例における露光工程を説明するための図である。 変形例における現像工程を説明するための図である。 変形例における実装工程を説明するための図である。 変形例における配線工程を説明するための図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．実施の形態（信号線間領域を保護層で覆う例）
２．変形例（ポジ型の感光性樹脂を設けて信号線間領域を保護層で覆う例）
＜１．実施の形態＞
［表示装置の構成例］
図１は、実施の形態における表示装置１００の一構成例を示すブロック図である。この表示装置１００は、動画や静止画を表示する装置であり、制御部１１０および表示部２００を備える。
制御部１１０は、表示装置１００全体を制御するものである。この制御部１１０は、タイミング信号や画素信号などの制御信号と電源信号とを生成し、それらの信号を表示部２００に信号線１１９を介して供給する。ここで、タイミング信号は、例えば、水平同期信号や垂直同期信号を含む。また、画素信号は、例えば、Ｒ（Red）、Ｇ(Green)およびＢ(Blue)のそれぞれの階調を示す信号を含む。表示部２００は、制御部１１０の制御に従って動画等を表示するものである。
［表示部の構成例］
図２は、実施の形態における表示部２００の断面図の一例である。同図におけるａは、表示部２００全体の断面図の一例である。この表示部２００は、複数の半導体デバイス２１０と、複数の半導体デバイス２２０と、保護層２４０と、パネル基板２５０とを備える。
パネル基板２５０は、半導体デバイス２１０および２２０が実装される基板である。例えば、ガラスエポキシ基板がパネル基板２５０として用いられる。以下、パネル基板の平面に平行な所定の軸をＸ軸とし、その平面に平行でＸ軸に垂直な軸をＹ軸とする。また、Ｘ軸およびＹ軸に垂直な軸をＺ軸とする。
半導体デバイス２１０は、半導体デバイス２２０の制御に従って発光するものである。半導体デバイス２２０は、画素信号やタイミング信号に従って半導体デバイス２１０を駆動させるものである。また、半導体デバイス２１０は、例えば、二次元格子状に配列され、半導体デバイス２１０ごとに１つの半導体デバイス２２０が設けられる。
保護層２４０は、半導体デバイス２１０および２２０を覆い、それらを水分や埃から保護する層である。例えば、コーティング剤のコーティングにより保護層２４０が形成される。このコーティング剤としては、耐光性が強いシリコーン系の材料などの透明樹脂が用いられる。シリコーン系の材料としては、例えば、ハイブリッドシリコーンが挙げられる。
図２におけるｂは、同図におけるａの点線で囲まれた部分を拡大した断面図である。同図のｂに例示するように、半導体デバイス２１０は、トリオチップ２１１と信号線２１２と感光性樹脂２３０とを備える。
トリオチップ２１１は、赤色で発光する発光素子と緑色で発光する発光素子と青色で発光する発光素子とを組み合わせた半導体チップである。
信号線２１２は、所定の信号を伝送するものである。この信号線２１２は、トリオチップ２１１の周囲の配線路に配線され、トリオチップ２１１上の端子とパネル基板２５０上の端子とを接続する。
感光性樹脂２３０は、特定の波長の光（例えば、紫外線光）を用いた露光により特定の溶媒に対する溶解度または親和性が変化する樹脂である。例えば、露光により溶解度が低下する樹脂が感光性樹脂２３０として用いられる。このような感光性樹脂は、ネガ型感光性樹脂と呼ばれる。逆に、露光により溶解度が高くなる感光性樹脂は、ポジ型感光性樹脂と呼ばれる。
また、感光性樹脂２３０は、露光前の状態においてタック性（言い換えれば、粘着性）を有することが望ましい。さらに、感光性樹脂２３０は、露光により硬化する光硬化性を有することが望ましい。
感光性樹脂２３０は、トリオチップ２１１および集積回路チップ２２１とパネル基板２５０との間に設けられる。Ｚ軸方向に沿ってパネル基板２５０へ向かう方向を下方向として言い換えれば、感光性樹脂２３０は、トリオチップ２１１および集積回路チップ２２１の下部に設けられる。
集積回路チップ２２１は、制御信号（画素信号やタイミング信号）に従ってトリオチップ２１１を駆動させる半導体チップである。この集積回路チップ２２１には、例えば、タイミング信号に同期して画素信号の示す階調や色によりトリオチップ２１１を発光させる発光制御回路が設けられる。
ここで、トリオチップ２１１および集積回路チップ２２１は、感光性樹脂２３０の粘着力によりパネル基板２５０に接合される。
なお、トリオチップ２１１および集積回路チップ２２１は、特許請求の範囲に記載の半導体素子の一例である。
信号線２２２は、所定の信号を伝送するものである。この信号線２２２は、集積回路チップ２２１の周囲の配線路に配線され、集積回路チップ２２１上の端子とパネル基板２５０上の端子とを接続する。また、信号線２１２および２２２は、例えば、５０マイクロメートルの間隔で配線される。
なお、半導体デバイス２１０および２２０は、表示装置１００に実装される構成としているが、この構成に限定されない。半導体デバイス２１０および２２０を表示装置以外の電子装置に設けてもよい。表示装置以外の電子装置としては、照明装置や画像処理装置などが想定される。
また、半導体チップとして、トリオチップ２１１や、発光制御を行う集積回路チップ２２１を用いているが、この構成に限定されない。これらの他、液晶制御素子、光電変換素子、圧電素子、薄膜トランジスタ素子、薄膜ダイオード素子、抵抗素子、スイッチング素子、微小磁気素子および微小光学素子などを搭載したチップを半導体チップとして用いることもできる。
［半導体デバイスの構成例］
図３は、実施の形態における半導体デバイス２２０の上面図の一例である。同図において保護層２４０は省略されている。半導体デバイス２２０において、集積回路チップ２２１には、複数本（例えば、１４本）の信号線２２２が接続される。
これらの信号線２２２は、画素信号やタイミング信号などの信号Ｓ１〜Ｓ１４を伝送する。また、隣り合う２つの信号線２２２のそれぞれの両端に囲まれた領域（以下、「信号線間領域」と称する。）は保護層２４０に覆われる。さらに、これらの信号線間領域の少なくとも１つを除外した残りの領域には、感光性樹脂２３１が設けられる。この感光性樹脂２３１は、感光性樹脂２３０が露光により硬化したものであり、この感光性樹脂２３１により集積回路チップ２２１が固定されて位置ずれが防止される。
ここで、全ての信号線２２２において、信号線２２２の両側のうち少なくとも一方には、感光性樹脂２３１が設けられず、保護層２４０のみが形成されることが望ましい。また、感光性樹脂２３１は、集積回路チップ２２１の４つの辺のそれぞれに少なくとも１つ設けられることが望ましい。また、信号線２２２と感光性樹脂２３１との間を離して、それらの間にマージンＭｇを設けることが望ましい。
さらに、感光性樹脂２３１は、電位差の小さい信号線間に優先して設けることが望ましい。電位差が時間の経過に伴って変動する際には、電位差の統計量（平均値など）が小さい信号線間に、感光性樹脂２３１が優先して設けられる。ここで、１６ビットのうちＲ（Red）およびＢ(Blue)のそれぞれに５ビットが割り当てられ、Ｇ（Green）に６ビットが割り当てられる場合など、Ｒ、Ｂのビット数がＧよりも少ないことがある。この場合には、ＲおよびＢの電位差（すなわち、階調の差）が、ＲおよびＧやＢおよびＧと比較して小さくなる。このため、Ｒの階調信号を伝送する信号線とＧの階調信号を伝送する信号線との間に感光性樹脂２３１が優先して設けられる。また、信号を伝送しない信号線と、Ｇの階調信号を伝送する信号線との間に感光性樹脂２３１が優先して設けられる。これらのＲ、ＧおよびＢの階調信号は、発光素子の発光期間に応じたパルス幅のパルス信号であってもよい。このようにパルス幅により発光期間を制御する方式は、ＰＷＭ（Pulse Width Modulation）制御と呼ばれる。また、入力信号同士、出力信号同士は、互いに同期して転送されることが多く、入力信号および出力信号の組合せと比較して電位差が小さい。このため、半導体チップへの入力信号を伝送する２つの信号線の間に感光性樹脂２３１が優先して設けられる。または、半導体チップからの出力信号を伝送する２つの信号線の間に感光性樹脂２３１が優先して設けられる。例えば、ＲおよびＢの階調を示す入力信号と、ＲおよびＢの階調を示す出力信号とが入出力される場合、Ｒの入力信号とＧの入力信号との間、または、Ｒの出力信号とＢの出力信号との間に感光性樹脂２３１が優先して設けられる。また、一定の電圧（参照電圧など）の信号を伝送する信号線間は、電位差が比較的小さいため、感光性樹脂２３１が優先して設けられる。
電位差が大きい信号線間では、ボイドと感光性樹脂２３０との間の界面や、感光性樹脂の露光された部分（２３０）と露光されていない部分（２３１）との間の界面や現像により生じたボイドを介して、金属イオンが移動するイオンマイグレーションが生じやすい。このイオンマイグレーションにより信号線同士に接触不良が生じるおそれがある。前述したように、電位差の小さい領域に優先して感光性樹脂２３１を設けることにより、電位差の大きな信号線間領域において上述の界面が相対的に減少し、イオンマイグレーショの発生を抑制することができる。
半導体デバイス２１０においても、半導体デバイス２２０と同様に、信号線間領域の一部に感光性樹脂２３１が設けられる。なお、半導体デバイス２１０および２２０の一方においては、信号線間領域の一部に感光性樹脂２３１を設け、他方においては、信号線間領域の全てに感光性樹脂２３１を設ける構成としてもよい。
［半導体デバイスの製造方法の例］
図４は、実施の形態における半導体デバイス２１０および２２０の製造工程を示すフローチャートの一例である。この製造工程は、例えば、半導体デバイスの製造装置にパネル基板２５０が載置されたときに開始される。この製造装置は、塗布装置、配置装置、露光装置、現像装置、配線装置およびコーティング装置などを備える。
スピンコーターなどの塗布装置は、パネル基板２５０に感光性樹脂２３０を均一に塗布する。この塗布工程においては、例えば、パネル基板２５０を高速回転させて遠心力により感光性樹脂２３０を塗布するスピンコート方式が使用される（ステップＳ９０１）。
チップマウンターなどの配置装置は、感光性樹脂２３０が塗布されたパネル基板２５０の特定の位置に半導体チップ（トリオチップ２１１や集積回路チップ２２１）を載置する（ステップＳ９０２）。
露光装置は、半導体チップが載置されたパネル基板２５０において信号線間領域の少なくとも１つを除外した残りの領域を露光する（ステップＳ９０３）。そして、現像装置は、特定の溶媒にパネル基板２５０を浸し、露光されていない感光性樹脂２３０を除去する。ただし、半導体チップの下部の感光性樹脂２３０については、溶媒が十分に浸透しないために端部のみが除去される（ステップＳ９０４）。
配線装置は、配線路に信号線を配線して、メッキ接合技術などを使用してチップに信号線を接続する（ステップＳ９０５）。
コーティング装置は、パネル基板２５０において、半導体チップ、信号線、および、感光性樹脂を透明樹脂などのコーティング剤によりコーティングする（ステップＳ９０６）。ステップＳ９０６の後、製造装置は、必要に応じて各種の処理を行った後に半導体デバイスの製造工程を終了する。
図５は、実施の形態における感光性樹脂２３０の塗布工程と半導体チップの載置工程とを説明するための図である。同図におけるａは、感光性樹脂２３０の塗布工程を説明するための図である。同図におけるａに例示するように、塗布装置により、パネル基板２５０に感光性樹脂２３０が均一に塗布される。
図５におけるｂは、半導体チップの載置工程を説明するための図である。同図におけるｂに例示するように、配置装置により、感光性樹脂２３０が塗布されたパネル基板２５０の特定の位置にトリオチップ２１１および集積回路チップ２２１が載置される。
図６は、実施の形態における露光工程を説明するための図である。同図に例示するように、フォトマスク３１０を介してトリオチップ２１１の周囲の露光部分に紫外線光が露光装置により照射される。このフォトマスク３１０には、露光部分に対応する位置に、紫外線光を透過する透過部３１１が設けられ、その透過部３１１を介して紫外線光が照射される。同様に、フォトマスク３２０を介して集積回路チップ２２１の周囲の露光部分にも紫外線光が照射される。このフォトマスク３２０にも、露光部分に対応する位置に透過部３２１が設けられ、その透過部３２１を介して紫外線光が照射される。
なお、露光装置は、フォトマスク３１０および３２０を一体化した１つのフォトマスクを用いて露光を行ってもよい。
図７は、実施の形態におけるフォトマスク３２０の上面図の一例である。このフォトマスク３２０において、感光性樹脂を残す露光部分に対応する位置に、透過部３２１が設けられる。透過部３２１以外の斜線の部分は、紫外線光を遮光する。ここで、透過部３２１の面積は、露光後に残したい面積より大きいことが望ましい。例えば、集積回路チップ２２１の辺を跨ぐ大きさの透過部３２１が設けられる。
同図において、「Ｌ」は、集積回路チップ２２１の両辺の一方のＸ軸上の位置を示し、「Ｒ」は他方の位置を示す。Ｘ軸方向に沿って配線される信号線間の位置に設けられる透過部３２１は、ＬまたはＲを跨いだ大きさに設定される。
図８は、実施の形態における現像工程を説明するための図である。露光工程の後において、現像装置によりパネル基板２５０は特定の溶媒に浸され、露光部分を残した感光性樹脂が除去される。図８におけるａは、図７のＸ１−Ｘ１'線に沿った、現像後の表示部２００の断面図の一例である。図８のａに例示するように、半導体チップ（トリオチップ２１１および集積回路チップ２２１）の周囲の露光された感光性樹脂２３１と、半導体チップの下部の感光性樹脂２３０とが現像後に残存している。また、感光性樹脂２３０の端部は、溶媒により浸食されている。
図８におけるｂは、図７のＸ２−Ｘ２'線に沿った、現像後の表示部２００の断面図の一例である。この断面においては、露光部分がないため、半導体チップの下部の感光性樹脂２３０のみが、現像後に残存している。そして、感光性樹脂２３０の端部は、溶媒により浸食されている。
図９は、実施の形態における配線工程を説明するための図である。同図に例示するように、半導体チップの周囲の配線路に信号線２１２および２２２が配線され、半導体チップに接続される。ここで、図８に例示したように、半導体チップの下部の感光性樹脂２３０の端部は、溶媒により浸食されているため、半導体チップの下部において信号線と感光性樹脂２３０との間に空間（浸食部２６０）が生じる。
配線後には、透明樹脂がコーティングされて保護層２４０が形成される。ここで、前述したように半導体チップの周囲において、信号線間領域の少なくとも一部には感光性樹脂２３１が設けられていないため、その領域から、半導体チップの下部の浸食部２６０に透明樹脂が隙間なく充填される。このため、ボイドの発生が抑制される。
これに対して、図１０に例示するように、仮に信号線間領域の全てに感光性樹脂を設けると、それらの感光性樹脂により浸食部２６０への透明樹脂の充填が阻害されてしまう。同図のａは、信号線間領域の全てに感光性樹脂を設けた比較例の集積回路チップの上面図の一例である。同図のｂは、その比較例の断面図の一例である。
図１０のａに例示するように、感光性樹脂と信号線との間にマージンＭｇを設けておけば、そのマージンＭｇから浸食部２６０に透明樹脂（保護層）が充填される。同図のａにおいて点線の矢印は、透明樹脂が充填される経路を示す。しかし、マージンＭｇが狭いと、浸食部に透明樹脂が十分に充填されず、同図におけるｂに例示するように浸食部２６０にボイド２６１が生じてしまう。
なお、露光により溶媒に対する溶解度が高くなるネガ型の感光性樹脂２３０により半導体チップを固定していたが、露光により溶解度が低下するポジ型の感光性樹脂により半導体チップを固定してもよい。この場合には、図７に例示したフォトマスク３２３において、透過部３２１の代わりに、紫外線光を遮光する遮光部が設けられる。また、フォトマスク３２２において遮光部以外の部分は、紫外線光を透過する。
このように、本技術の実施の形態によれば、製造装置は、信号線間領域の少なくとも１つから感光性樹脂を除去し、保護層により覆ったため、信号線と感光性樹脂との間に保護層を隙間なく充填することができる。これにより、ボイドの発生を抑制することができる。
［変形例］
第１の実施の形態においては、半導体チップを載置（実装）してから露光および現像を行っていたが、半導体チップの実装前に露光および現像を行っててもよい。変形例の半導体デバイスは、半導体チップの実装前に露光および現像が行われた点において第１の実施の形態と異なる。
図１１は、変形例におけるフォトマスク３２３の上面図の一例である。変形例のフォトマスク３２３は、信号線間領域に加え、半導体チップに対応する個所も含む透過部３２３が設けられている点において第１の実施の形態と異なる。なお、半導体チップの実装前に露光および現像を行う場合には、信号線間領域の全てに対応する個所に透過部３２３を設けてもよい。
図１２は、変形例における露光工程を説明するための図である。変形例では、感光性樹脂２３０の塗布の後、半導体チップが実装されていない状態で露光が行われる。図１３は、変形例における露光工程を説明するための図である。変形例では、露光の後に半導体チップが実装されていない状態で現像が行われる。
図１４は、変形例における実装工程を説明するための図である。変形例では、露光および現像の後に半導体チップが載置（実装）される。図１５は、変形例における配線工程を説明するための図である。変形例では、半導体チップの実装後に配線が行われる。上述の図１３、図１４および図１５に例示したように、半導体チップの実装前に現像が行われるため、半導体チップの下部が溶媒により浸食されることがなくなる。なお、変形例においてもネガ型の感光性樹脂の代わりにポジ型の感光性樹脂を用いてもよい。
このように、変形例によれば、半導体チップの実装前に露光および現像を行うためボイドの発生を効果的に抑止することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）基板に設けられた半導体素子と、
前記基板において前記半導体素子に接続された複数の信号線と、
前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
を具備する半導体デバイス。
（２）前記信号線間領域のうち少なくとも１つを除外した残りの領域に感光性樹脂を設けた前記（１）記載の半導体デバイス。
（３）前記感光性樹脂は、前記信号線間領域のうち電位差が小さい信号線間の領域に優先して設けられる前記（２）記載の半導体デバイス。
（４）前記感光性樹脂は、前記信号線間領域のうちほぼ同電位の信号線間の領域に設けられる前記２または３に記載の半導体デバイス。
（５）前記感光性樹脂は、前記半導体素子の各辺において少なくとも１つずつ設けられる
前記（２）から（４）のいずれかに記載の半導体デバイス。
（６）電位差が所定のレベルより高い端子間には、前記感光性樹脂が設けられない
前記（２）から（５）のいずれかに記載の半導体デバイス。
（７）前記信号線は、発光素子に供給する所定の色の階調を示す階調信号を伝送し、
前記階調信号を伝送する信号線の間の前記信号線間領域に前記感光性樹脂が設けられる前記（２）から（６）のいずれかに記載の半導体デバイス。
（８）前記信号線は、第１の色の階調を示す第１の階調信号を伝送する信号線と第２の色の階調を示す第２の階調信号を伝送する信号線とを含む
前記（７）記載の半導体デバイス。
（９）前記階調信号は、発光素子の発光期間に応じたパルス幅のパルス信号である
前記（７）または（８）記載の半導体デバイス。
（１０）前記信号線は、信号を伝送しない非伝送線と信号を伝送する伝送線とを含み、
前記感光性樹脂は、前記非伝送線と前記伝送線との間に設けられる
前記（２）から（９）のいずれかに記載の半導体デバイス。
（１１）前記信号線は、前記半導体デバイスへの入力信号を伝送する複数の入力線を含み、
前記感光性樹脂は、前記複数の入力線の間の前記信号線間領域に設けられる
前記（２）から（１０）のいずれかに記載の半導体デバイス。
（１２）前記信号線は、前記半導体デバイスからの出力信号を伝送する複数の出力線を含み、
前記感光性樹脂は、前記複数の出力線の間の前記信号線間領域に設けられる
前記（２）から（１１）のいずれかに記載の半導体デバイス。
（１３）前記保護層は、透明樹脂で構成される
前記（１）から（１２）のいずれかに記載の半導体デバイス。
（１４）発光する発光素子と、
前記基板において前記発光素子を駆動させる半導体素子と、
前記基板において前記半導体素子に接続された複数の信号線と、
前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
を具備する表示パネル。
（１５）発光する発光素子と、
基板において制御信号に従って前記発光素子を駆動させる半導体素子と、
前記制御信号を生成する制御部と、
前記基板において前記半導体素子に接続された複数の信号線と、
前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
を具備する表示装置。
（１６）基板において制御信号に従って動作する半導体素子と、
前記制御信号を生成する制御部と、
前記基板において前記半導体素子に接続された複数の信号線と、
前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
を具備する電子装置。
（１７）感光性樹脂が塗布された基板において複数の配線路のうち隣り合う２つの配線路のそれぞれの両端に囲まれた信号線間領域の少なくとも１つから前記塗布された感光性樹脂が除去される除去手順と、
前記複数の配線路のそれぞれに信号線が配線されて半導体素子に接続される配線手順と、
前記信号線間領域が保護層により被覆される被覆手順と
を具備する半導体デバイスの製造方法。
（１８）前記除去手順は、
前記信号線間領域のうち少なくとも１つの領域を除外した残りの領域において前記感光性樹脂が露光される露光手順と、
少なくとも１つの前記信号線間領域から特定の溶媒により前記感光性樹脂が除去される現像手順と
を備える前記（１７）記載の半導体デバイスの製造方法。
１００ 表示装置
１１０ 制御部
２００ 表示部
２１０、２２０ 半導体デバイス
２１１ トリオチップ
２１２、２２２ 信号線
２２１ 集積回路チップ
２３０、２３１ 感光性樹脂
２４０ 保護層
２５０ パネル基板
３１０、３２０、３２３ フォトマスク

Claims (18)

  1. 基板に設けられた半導体素子と、
    前記基板において前記半導体素子に接続された複数の信号線と、
    前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
    を具備する半導体デバイス。
  2. 前記信号線間領域のうち少なくとも１つを除外した残りの領域に感光性樹脂を設けた請求項１記載の半導体デバイス。
  3. 前記感光性樹脂は、前記信号線間領域のうち電位差が小さい信号線間の領域に優先して設けられる請求項２記載の半導体デバイス。
  4. 前記感光性樹脂は、前記信号線間領域のうちほぼ同電位の信号線間の領域に設けられる請求項２または３に記載の半導体デバイス。
  5. 前記感光性樹脂は、前記半導体素子の各辺において少なくとも１つずつ設けられる
    請求項２から４のいずれかに記載の半導体デバイス。
  6. 電位差が所定のレベルより高い端子間には、前記感光性樹脂が設けられない
    請求項２から５のいずれかに記載の半導体デバイス。
  7. 前記信号線は、発光素子に供給する所定の色の階調を示す階調信号を伝送し、
    前記階調信号を伝送する信号線の間の前記信号線間領域に前記感光性樹脂が設けられる請求項２から６のいずれかに記載の半導体デバイス。
  8. 前記信号線は、第１の色の階調を示す第１の階調信号を伝送する信号線と第２の色の階調を示す第２の階調信号を伝送する信号線とを含む
    請求項７記載の半導体デバイス。
  9. 前記階調信号は、発光素子の発光期間に応じたパルス幅のパルス信号である
    請求項７または８記載の半導体デバイス。
  10. 前記信号線は、信号を伝送しない非伝送線と信号を伝送する伝送線とを含み、
    前記感光性樹脂は、前記非伝送線と前記伝送線との間に設けられる
    請求項２から９のいずれかに記載の半導体デバイス。
  11. 前記信号線は、前記半導体デバイスへの入力信号を伝送する複数の入力線を含み、
    前記感光性樹脂は、前記複数の入力線の間の前記信号線間領域に設けられる
    請求項２から１０のいずれかに記載の半導体デバイス。
  12. 前記信号線は、前記半導体デバイスからの出力信号を伝送する複数の出力線を含み、
    前記感光性樹脂は、前記複数の出力線の間の前記信号線間領域に設けられる
    請求項２から１１のいずれかに記載の半導体デバイス。
  13. 前記保護層は、透明樹脂で構成される
    請求項１から１２のいずれかに記載の半導体デバイス。
  14. 発光する発光素子と、
    前記基板において前記発光素子を駆動させる半導体素子と、
    前記基板において前記半導体素子に接続された複数の信号線と、
    前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
    を具備する表示パネル。
  15. 発光する発光素子と、
    基板において制御信号に従って前記発光素子を駆動させる半導体素子と、
    前記制御信号を生成する制御部と、
    前記基板において前記半導体素子に接続された複数の信号線と、
    前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
    を具備する表示装置。
  16. 基板において制御信号に従って動作する半導体素子と、
    前記制御信号を生成する制御部と、
    前記基板において前記半導体素子に接続された複数の信号線と、
    前記基板において前記複数の信号線のうち隣り合う２つの信号線のそれぞれの両端に囲まれた信号線間領域に設けられた保護層と
    を具備する電子装置。
  17. 感光性樹脂が塗布された基板において複数の配線路のうち隣り合う２つの配線路のそれぞれの両端に囲まれた信号線間領域の少なくとも１つから前記塗布された感光性樹脂が除去される除去手順と、
    前記複数の配線路のそれぞれに信号線が配線されて半導体素子に接続される配線手順と、
    前記信号線間領域が保護層により被覆される被覆手順と
    を具備する半導体デバイスの製造方法。
  18. 前記除去手順は、
    前記信号線間領域のうち少なくとも１つの領域を除外した残りの領域において前記感光性樹脂が露光される露光手順と、
    少なくとも１つの前記信号線間領域から特定の溶媒により前記感光性樹脂が除去される現像手順と
    を備える請求項１７記載の半導体デバイスの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019507905A (ja) * 2016-02-18 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
JP2021103774A (ja) * 2019-12-24 2021-07-15 日亜化学工業株式会社 発光装置の製造方法および発光装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106681067B (zh) * 2016-12-20 2019-01-22 深圳市华星光电技术有限公司 显示装置
TWI770813B (zh) * 2021-02-08 2022-07-11 友達光電股份有限公司 顯示裝置及其製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109819A (ja) * 1991-10-16 1993-04-30 Matsushita Electric Ind Co Ltd 半導体装置の製造法
JP2002198384A (ja) * 2000-12-27 2002-07-12 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2005311109A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 光デバイスの実装方法及び光モジュール
JP2007157800A (ja) * 2005-11-30 2007-06-21 Sharp Corp 半導体装置の実装構造および半導体装置の実装構造の封止方法
JP2009188275A (ja) * 2008-02-07 2009-08-20 Sharp Corp 半導体チップ、半導体装置、半導体装置の製造方法、および液晶モジュール
JP2009200270A (ja) * 2008-02-22 2009-09-03 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2011233733A (ja) * 2010-04-28 2011-11-17 Sony Corp 素子の基板実装方法、および、その基板実装構造
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割
JP2013225656A (ja) * 2012-03-22 2013-10-31 Ricoh Co Ltd 半導体回路構造体及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4859808A (en) * 1988-06-28 1989-08-22 Delco Electronics Corporation Electrical conductor having unique solder dam configuration
DE68923790T2 (de) * 1989-01-03 1996-05-15 Motorola Inc Verfahren zum herstellen von löthöckern hoher dichte und ein substratsockel für löthöcker hoher dichte.
US5024372A (en) * 1989-01-03 1991-06-18 Motorola, Inc. Method of making high density solder bumps and a substrate socket for high density solder bumps
JP2554542Y2 (ja) * 1992-02-17 1997-11-17 台灣杜邦股▲ふん▼有限公司 プリント回路基板
US6316736B1 (en) * 1998-06-08 2001-11-13 Visteon Global Technologies, Inc. Anti-bridging solder ball collection zones
US6461953B1 (en) * 1998-08-10 2002-10-08 Fujitsu Limited Solder bump forming method, electronic component mounting method, and electronic component mounting structure
JP2003298220A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd 回路基板および電子機器、およびそれらの製造方法
JP2004021232A (ja) * 2002-06-20 2004-01-22 Seiko Epson Corp 電気光学装置の製造方法及び電気光学装置並びに電子機器
JP2004095923A (ja) * 2002-09-02 2004-03-25 Murata Mfg Co Ltd 実装基板およびこの実装基板を用いた電子デバイス
KR20050017898A (ko) * 2003-08-11 2005-02-23 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
CN101151248B (zh) * 2005-01-26 2012-06-20 阿勒根公司 具有镇痛活性和/或免疫刺激物活性的3-芳基-3-羟基-2-氨基丙酸酰胺类、3-杂芳基-3-羟基-2-氨基丙酸酰胺类以及相关化合物
US7785938B2 (en) * 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
JP2008147458A (ja) * 2006-12-11 2008-06-26 Nec Electronics Corp プリント配線板およびその製造方法
US8094102B2 (en) * 2009-01-18 2012-01-10 Apa Electronic Co.,Ltd. Single full-color LED with driving mechanism
US20130057178A1 (en) * 2009-08-13 2013-03-07 SemiLEDs Optoelectronics Co., Ltd. Light emitting diode (led) system having application specific integrated circuit (asic) and wireless system
JP5481724B2 (ja) * 2009-12-24 2014-04-23 新光電気工業株式会社 半導体素子内蔵基板
US20130175943A1 (en) * 2012-01-06 2013-07-11 D3, Llc Intelligent Lighting System for Sporting Apparatus
CN105828521B (zh) * 2015-01-08 2018-10-02 上海和辉光电有限公司 印刷电路板的布局方法及印刷电路板

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109819A (ja) * 1991-10-16 1993-04-30 Matsushita Electric Ind Co Ltd 半導体装置の製造法
JP2002198384A (ja) * 2000-12-27 2002-07-12 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2005311109A (ja) * 2004-04-22 2005-11-04 Seiko Epson Corp 光デバイスの実装方法及び光モジュール
JP2007157800A (ja) * 2005-11-30 2007-06-21 Sharp Corp 半導体装置の実装構造および半導体装置の実装構造の封止方法
JP2009188275A (ja) * 2008-02-07 2009-08-20 Sharp Corp 半導体チップ、半導体装置、半導体装置の製造方法、および液晶モジュール
JP2009200270A (ja) * 2008-02-22 2009-09-03 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割
JP2011233733A (ja) * 2010-04-28 2011-11-17 Sony Corp 素子の基板実装方法、および、その基板実装構造
JP2013225656A (ja) * 2012-03-22 2013-10-31 Ricoh Co Ltd 半導体回路構造体及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019507905A (ja) * 2016-02-18 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
JP2020052404A (ja) * 2016-02-18 2020-04-02 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
JP2021103774A (ja) * 2019-12-24 2021-07-15 日亜化学工業株式会社 発光装置の製造方法および発光装置
JP7328560B2 (ja) 2019-12-24 2023-08-17 日亜化学工業株式会社 発光装置の製造方法および発光装置

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