JP2020052404A - マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス - Google Patents

マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス Download PDF

Info

Publication number
JP2020052404A
JP2020052404A JP2019211597A JP2019211597A JP2020052404A JP 2020052404 A JP2020052404 A JP 2020052404A JP 2019211597 A JP2019211597 A JP 2019211597A JP 2019211597 A JP2019211597 A JP 2019211597A JP 2020052404 A JP2020052404 A JP 2020052404A
Authority
JP
Japan
Prior art keywords
layer
contact
display
array
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019211597A
Other languages
English (en)
Other versions
JP6898977B2 (ja
Inventor
シン−ホア フー，
Hsin-Hua Hu
シン−ホア フー，
ジェイン チョイ，
Jaein Choi
ジェイン チョイ，
ジェームズ イー． ペダー，
E Pedder James
ジェームズ イー． ペダー，
イオン ビタ，
Bita Ion
イオン ビタ，
ハイロン タン，
Hairong Tang
ハイロン タン，
チン ウェイ スー，
Chin Wei Hsu
チン ウェイ スー，
サンディープ シャラサニ，
Chalasani Sandeep
サンディープ シャラサニ，
チー−レイ チェン，
Chih-Lei Chen
チー−レイ チェン，
スング カン，
Sunggu Kang
スング カン，
晋也 小野
Shinya Ono
晋也 小野
ジャン エン ヒュアン，
Jung Yen Huang
ジャン エン ヒュアン，
ルン サイ，
Lun Tsai
ルン サイ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of JP2020052404A publication Critical patent/JP2020052404A/ja
Application granted granted Critical
Publication of JP6898977B2 publication Critical patent/JP6898977B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Led Device Packages (AREA)

Abstract

【課題】マイクロＬＥＤ及びマイクロチップをディスプレイ基板に集積化し機能させる。【解決手段】マイクロＬＥＤ２２０及びマイクロドライバチップ１２０の集積化スキームが説明される。ある実施形態では、マイクロドライバチップは、マイクロドライバチップの底面に形成された複数のトレンチを含み、各トレンチは、マイクロドライバチップ本体の底面の下方に延びる導電性スタッドを囲んでいる。ディスプレイ基板２０２に接合され、マイクロドライバチップに隣接する導電性端子接点２０８及びマイクロＬＥＤへの電気的接続を提供するための集積化スキームが、更に説明される。【選択図】図２２

Description

本明細書で説明する実施形態は、ディスプレイバックプレーンに関する。特に、実施形態は、マイクロＬＥＤディスプレイのためのマイクロデバイス集積化技術に関する。
電話機、タブレット、コンピュータ、及びテレビ用の最新式ディスプレイは、液晶ベースの画素を通るバックライトの透過を制御するために、薄膜トランジスタ（ＴＦＴ；thin film transistor）を有するガラス基板を利用している。より最近では、有機発光ダイオード（ＯＬＥＤ；organic light emitting diode）ベースのディスプレイなどの発光型ディスプレイが、電力効率が高く、ブラックを表示するときに各画素を完全にオフできるものとして、導入されている。更により最近では、発光性の無機半導体ベースのマイクロＬＥＤを高解像度ディスプレイに採用することが提案されている。ＯＬＥＤと比べて、無機半導体ベースのマイクロＬＥＤは、エネルギー効率をより高めることができ、寿命劣化し難く、湿気に対して過敏となり難くすることができる。
実施形態は、マイクロドライバチップ、及びディスプレイバックプレーンの集積化スキームを説明する。ある実施形態では、マイクロドライバチップは、デバイス層と、デバイス層の下方にあるパッシベーション層と、を含む。パッシベーション層は底面を含む。パッシベーション層には複数のトレンチが形成され、複数のトレンチ内には複数の導電性スタッドが位置している。各導電性スタッドは、パッシベーション層の下にあるランディングパッドから延びることができる。各導電性スタッドは、対応するトレンチの側壁により囲まれて、導電性スタッドと対応するトレンチの側壁との間にリザーバが形成されている。実施形態によれば、各導電性スタッドは、パッシベーション層の底面の下方にある底面を含む。
パッシベーション層の底面及び複数のトレンチの側壁に、バリア層を形成することができる。複数のランディングパッドにも、バリア層を形成することができる。ある実施形態では、バリア層は、パッシベーション層よりも薄い。
ある実施形態では、ディスプレイ基板は、コンタクトパッドのアレイを含む。ディスプレイ基板にＬＥＤのアレイが接合され、ディスプレイ基板にチップのアレイが接合され、各チップは、１つ以上のＬＥＤを駆動するために１つ以上のＬＥＤに電気的に接続される。ある実施形態では、各チップは、複数のトレンチを含むパッシベーション層と、複数のトレンチ内にあり、パッシベーション層の底面の下方に延びる複数の導電性スタッドと、を含む。各導電性スタッドは、対応するトレンチにリフローしたはんだ材によって、コンタクトパッドに接合されている。ある実施形態では、導電性端子線のアレイがディスプレイ基板上にあり、上部接触層は、ＬＥＤのアレイ上にあってＬＥＤのアレイと電気的に接続しており、かつ導電性端子線のアレイ上にあって導電性端子線のアレイと電気的に接続している。ある実施形態では、導電性端子線のアレイがディスプレイ基板上にあり、上部接触層は、ＬＥＤのアレイ上にあってＬＥＤのアレイと電気的に接続しており、かつ導電性端子ポストのアレイ上にあって導電性端子ポストのアレイと電気的に接続している。パターニングされた絶縁層は、コンタクトパッドのアレイの縁を更に覆うことができ、各チップは、パターニングされた絶縁層の対応する部分の直上にある複数のコンタクトパッドに接合されている。
ある実施形態では、ディスプレイは、ディスプレイ基板と、ディスプレイ基板上の複数のコンタクトパッドと、複数のコンタクトパッドに接合されたチップと、チップに隣接するバンク構造と、複数のコンタクトパッドのうちの１つをバンク構造の上部のＬＥＤコンタクトパッドに電気的に接続するトレース線と、ＬＥＤコンタクトパッドに接合されたＬＥＤと、を含む。ある実施形態では、トレース線は、バンク構造の側壁に沿って延びる。パッシベーション充填層はＬＥＤ及びチップの側壁の周りにあることができ、上部接触層は、パッシベーション充填層、ＬＥＤ、及びチップの上にわたり、ＬＥＤ及び導電性端子接点の上にあってＬＥＤ及び導電性端子接点と電気的に接触している。
ある実施形態では、バンク構造は、第１のバンクレベルと、第１のバンクレベル上にある第２バンクレベルと、を含み、導電性端子接点は、第２のバンクレベルにある。第２のバンクレベルは、第１のバンクレベルと一体的に形成することができる。
ある実施形態では、導電性端子接点の上に、パッシベーション充填層に開口が形成されている。導電性端子接点はバンク構造上にあることができ、上部接触層は、パッシベーション充填層の開口の側壁沿いにわたっている。
ある実施形態では、第２のバンク構造は、バンク構造の横方向に隣接している。導電性端子接点の上に、パッシベーション充填層に開口を形成することができる。導電性端子接点は第２のバンク構造上にあることができ、上部接触層は、パッシベーション充填層の開口の側壁沿いにわたっている。
実施形態によれば、パターニングされた絶縁層は複数のコンタクトパッドの縁を任意選択的に覆うことができ、チップは、パターニングされた絶縁層の一部分の直上にある複数のコンタクトパッドに接合されている。実施形態によれば、パッシベーション充填層は、平坦な上面及び共形の底面を含むことができる。例えば、底面は、バンク構造上の導電性端子接点のトポグラフィ、及び複数のコンタクトパッドの１つをＬＥＤコンタクトパッドに電気的に接続するトレース線に共形であることができる。実施形態によれば、チップは、デバイス層と、デバイス層の下方にあるパッシベーション層と、を含むことができる。複数のトレンチはパッシベーション層にあり、複数の導電性スタッドは複数のトレンチ内にあって、複数の導電性スタッドがパッシベーション層の底面の下方に延びている。各導電性スタッドを、対応するトレンチにリフローしたはんだ材によって、対応するコンタクトパッドに接合することができる。
ある実施形態によるマイクロドライバチップの斜視図である。
ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。 ある実施形態によるマイクロドライバチップのアレイを製造する方法の概略側断面図である。
ある実施形態による、ディスプレイ基板の上にあるマイクロドライバチップの概略側断面図である。
ある実施形態による、ディスプレイ基板に接合されたマイクロドライバチップの概略側断面図である。
ある実施形態による、マイクロドライバチップ及びマイクロＬＥＤのアレイを含むディスプレイシステムの概略上面図である。 ある実施形態による、マイクロドライバチップ及びマイクロＬＥＤのアレイを含むディスプレイシステムの概略上面図である。
ある実施形態による、マイクロデバイスをディスプレイ基板に集積化する方法を例示するフローチャートである。
ある実施形態による、パターニングされたパッシベーション充填層を有する集積化されたディスプレイ基板の概略側断面図である。
ある実施形態による、コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層を有するディスプレイ基板上へのマイクロデバイスを集積化した際の概略側断面図である。 ある実施形態による、コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層を有するディスプレイ基板上へのマイクロデバイスを集積化した際の概略側断面図である。 ある実施形態による、コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層を有するディスプレイ基板上へのマイクロデバイスを集積化した際の概略側断面図である。 ある実施形態による、コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層を有するディスプレイ基板上へのマイクロデバイスを集積化した際の概略側断面図である。
ある実施形態による、マイクロデバイスをディスプレイ基板に集積化する方法を例示するフローチャートである。
ある実施形態による、持ち上げられたマイクロＬＥＤを有する集積化されたディスプレイ基板の一部分の概略側断面図である。
ある実施形態による、マイクロデバイスをディスプレイ基板に集積化する方法を例示するフローチャートである。
ある実施形態による、持ち上げられたマイクロＬＥＤ及びパターニングされたパッシベーション充填層を有する集積化されたディスプレイ基板の一部分の概略側断面図である。
ある実施形態による、持ち上げられたマイクロＬＥＤ及びパターニングされたパッシベーション充填層を有する集積化されたディスプレイ基板の一部分の概略側断面図である。
ある実施形態による、持ち上げられたマイクロＬＥＤを有する集積化されたディスプレイ基板の一部分の概略側断面図である。
ある実施形態による、マイクロドライバチップ及び持ち上げられたマイクロＬＥＤを含むディスプレイ基板の一部分の概略上面図である。
ある実施形態による、図２７ＡのＸ−Ｘ線に沿って取られた概略側断面図である。
実施形態は、マイクロＬＥＤ及びマイクロチップをディスプレイ基板に集積化し機能させるための様々な方法及び構造を説明する。特に、実施形態は、マイクロＬＥＤを駆動するための回路を含むマイクロチップ（例えば、マイクロドライバチップ）に隣接するマイクロＬＥＤの集積化及び機能化に関する。実施形態によれば、マイクロＬＥＤは、無機半導体系材料で形成することができ、１〜３００μｍ、１〜１００μｍ、１〜２０μｍ、又は、より具体的には、５μｍなど、１〜１０μｍの、側壁間の最大横寸法を有することができる。実施形態によれば、マイクロＬＥＤは、ディスプレイ基板上のコンタクトパッド（例えば、ドライバパッド）に接合される下部電極と、上部接触層により導電性端子構造と電気的に接続される上部電極とを含む、垂直ＬＥＤとすることができる。例えば、導電性端子構造及び対応する信号は、グランド線、又は何らかの他の低電圧（Ｖｓｓ）若しくは逆バイアスの電源プレーン、又は何らかの他の高電圧レベル（Ｖｄｄ）の電流源出力若しくは電圧源出力であることができる。実施形態によれば、マイクロチップ（例えば、マイクロドライバチップ）は、１〜３００μｍの最大横寸法を有することができ、マイクロＬＥＤの画素レイアウトに適合することができる。実施形態によれば、マイクロドライバチップは、薄膜トランジスタ（ＴＦＴ）基板アーキテクチャでよく用いられるような、各表示素子用のドライバトランジスタに置き換わることができる。マイクロドライバチップは、追加回路、例えばスイッチングトランジスタ、発光制御トランジスタ、及び各表示素子用の記憶デバイスさえも、含むことができる。マイクロドライバチップは、デジタル回路、アナログ回路、又はハイブリッド回路を含むことができる。加えて、従来のディスプレイバックプレーン基板でよく用いられる非晶質シリコン又は低温ポリシリコンのＴＦＴ加工技術とは対照的に、単結晶シリコン上のマイクロドライバチップの製造にＭＯＳＦＥＴ加工技術を用いることができる。
一態様では、実施形態は、マイクロチップがディスプレイ基板に超微細ピッチで接合されるように設計されるマイクロチップ（例えば、マイクロドライバチップ）集積化スキームを説明する。実施形態によれば、より多くの回路がディスプレイバックプレーン基板からマイクロドライバチップにオフロードされることで、マイクロドライバチップが有するディスプレイ基板との接点の数が多くなる。更に、単一のマイクロドライバチップにより駆動されるマイクロＬＥＤの数が増加すると、接点の数は増加する。例えば、単一のマイクロドライバチップが、複数の画素内の１つ以上のＬＥＤを駆動することができる。例示的な接点としては、非限定的に、マイクロＬＥＤドライバ接点、Ｖｄｄ、電源、Ｖｓｓ、グランド、データ信号入力、走査信号入力、発光制御信号入力、基準電圧／電流などが挙げられる。
例示的な一実装では、ディスプレイは、赤−緑−青（ＲＧＢ）の画素レイアウトを含む。例として、これは、１９２０×１０８０又は２５６０×１６００の解像度に適合することができる。このようなＲＧＢ配列では、各画素は、赤色発光サブ画素、緑色発光サブ画素、及び青色発光サブ画素を含む。しかし、特定の解像度及びＲＧＢカラースキームは例示のみを目的としており、実施形態はそのように限定されない。他の例示的な画素配列としては、赤−緑−青−黄−シアン（ＲＢＧＹＣ）、赤−緑−青−白（ＲＧＢＷ）、又は、画素が異なる数のサブ画素を有する他のサブ画素マトリクススキームが挙げられる。
例として、水平寸法（ｘ）及び垂直寸法（ｙ）によって各サブ画素を特徴付けることができる。表１には、実施形態による潜在的なアラインメント許容値に関する基準を提供するために、例示のみを目的として、ＲＧＢカラースキーム用の様々な例示的な寸法が提示されている。
Figure 2020052404
これにより、表１に表すように、画素密度（ＰＰＩ）が高くなると、サブ画素ピッチ、特に、サブ画素当りの例示的な水平寸法（ｘ）が小さくなる。１０μｍ又は５μｍの例示的な最大横寸法（ｘ，ｙ）を有するマイクロＬＥＤを採用する例示的なディスプレイでは、サブ画素の水平寸法（ｘ）は、ＰＰＩが高いほどＬＥＤの水平寸法に近づく。更に、マイクロドライバチップのために利用可能な間隔は、更に制約される。高解像度ディスプレイに接合されたマイクロドライバチップのアレイを含む実施形態では、マイクロドライバチップ上の隣接する接点（例えば、導電性スタッド）間の利用可能な間隔は、特に、マイクロドライバチップ内により複雑な回路が含まれる場合に、小さくなる。実施形態によれば、隣接する接点間の利用可能な間隔は、例えば、１〜６μｍなど、例えば１〜１５μｍといった数ミクロン未満になることがある。
ある実施形態では、各マイクロドライバチップは、はんだ材を利用してディスプレイ基板上の複数のコンタクトパッドに接合される。隣接するコンタクトパッド間のはんだ材の横方向の流れを抑制するために、各マイクロドライバチップは、パッシベーション層に形成された対応する複数のトレンチ内に複数の導電性スタッドを含んでいる。ディスプレイ基板上のコンタクトパッドにマイクロドライバチップを接合するときに、はんだ材は、リフローしたはんだ材を収集するリザーバとして作用するトレンチ内にリフローする。加えて、はんだ材は、マイクロドライバチップの底面に沿って形成されたバリア材料（例えば、Ａｌ２Ｏ３）とは対照的に、導電性スタッドを選択的に湿潤させることができる。この選択的な湿潤は、リフローしたはんだ材をマイクロドライバチップのトレンチ内に維持するように更に機能することができる。いくつかの実施形態によれば、隣接するコンタクトパッドを横切るはんだ材のリフロー（及び電気的短絡）に対するバリアとして作用するために、代わりに又は加えて、コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層をディスプレイ基板上に設けることができる。
実施形態によれば、パッシベーション充填層は、ディスプレイ基板上のマイクロＬＥＤ及びマイクロドライバチップの側壁の周りに適用される。パッシベーション充填層は、マイクロＬＥＤ及びマイクロドライバチップをディスプレイ基板に固定し、マイクロＬＥＤの側壁を不動体化し（例えば、垂直マイクロＬＥＤの上部／下部電極間の短絡を防止し）、マイクロＬＥＤを導電性端子構造（例えば、Ｖｓｓ、グランドなど）に電気的に接続する上部接触層の適用のためのステップカバレージを提供するように、機能することができる。
一態様では、実施形態は、マイクロドライバチップの上面との高低差を補償するように導電性端子接点の上面及び／又はマイクロＬＥＤの上面を持ち上げるための、ディスプレイ基板上の様々なバンク構造構成及びピラー構造を説明する。
一態様では、持ち上げられたマイクロＬＥＤは、隣接するマイクロドライバチップから放出された光の反射により生じる低角度光散乱を潜在的に低減させることができる。例えば、シリコンで形成されたマイクロドライバチップは、隣接するマイクロＬＥＤから放出される光を反射するミラーとして作用し、一定の視野角でのディスプレイの光学性能を潜在的に低下させることがある。ある実施形態では、持ち上げられたバンク構造にマイクロＬＥＤを接合することで、低角度光散乱の量を低減させることができる。
一態様では、持ち上げられたマイクロＬＥＤが、ディスプレイ基板に埋め込まれた信号線との結合、及び潜在的に生じ得るＲＣ遅延を少なくすることができる。ある実施形態では、持ち上げられたバンク構造にマイクロＬＥＤを接合することで、結合を少なくするための追加の絶縁をもたらすことができる。
一態様では、持ち上げられたマイクロＬＥＤ及び／又は持ち上げられた導電性端子接点は、上部導電層との電気的接触を作るためのアライメント許容値を緩和することができる。一態様では、マイクロＬＥＤの上面が、隣接するマイクロドライバチップの上面の少なくとも２μｍ以内、より具体的には０．５μｍ以内となる様々なバンク構造が説明されている。いくつかの実施形態では、マイクロＬＥＤの上面と、マイクロドライバチップの上面との両方は、パッシベーション充填層の上面の上方又は上面と同じ高さにある。いくつかの実施形態では、パッシベーション充填層は、ディスプレイ基板の表示領域全体にわたるスリットコーティングによって形成される。スリットコーティング装置の刃が、マイクロドライバチップを損傷せずにマイクロドライバチップをクリアするように、パッシベーション充填層の上面を最も高い構成部品（例えば、マイクロドライバチップ）の上面に持ち上げることができる。
ここで図１を参照すると、ある実施形態によるマイクロドライバチップの斜視図が提示されている。特に、図１は、実施形態による、複数の導電性スタッド１３４と、導電性スタッド１３４を囲む複数のトレンチ１１４との関係を示すために提示されている。例示するように、マイクロドライバチップ１２０は、デバイス層１０４と、デバイス層１０４の下方にあるパッシベーション層１１２と、を含むことができる。パッシベーション層１１２は、底面１１３を含む。パッシベーション層には複数のトレンチ１１４が形成され、複数のトレンチ１１４内には複数の導電性スタッド１３４が位置している。各導電性スタッド１３４は、パッシベーション層１１２下のランディングパッドから延びることができる。各導電性スタッド１３４は、対応するトレンチ１１４の側壁１１５により囲まれることで、導電性スタッド１３４と対応するトレンチ１１４の側壁１１５との間にリザーバが形成される。実施形態によれば、各導電性スタッド１３４は、パッシベーション層１１２の底面１１３の下方にある底面１３５を含む。
図１に提示するイメージでは別個に視認できないが、パッシベーション層１１２の底面１１３及び複数のトレンチ１１４の側壁１１５には、薄い共形のバリア層１１６を形成することができる。複数のランディングパッドにも、バリア層を形成することができる。パッシベーション層１１２の底面１１３に形成されたバリア層１１６は、マイクロドライバチップ１２０の底面１２１を形成することができる。バリア層１１６は、パッシベーション層１１２の側壁１１５に形成され、その側壁と共形の側壁１１７を更に含むことができる。バリア層１１６が形成されていない実施形態では、パッシベーション層１１２の底面１１３は、マイクロドライバチップ１２０の底面１２１に対応することができる。
図２〜図１０は、ある実施形態によるマイクロドライバチップ１２０のアレイを製造する方法の概略側断面図である。ある実施形態では、マイクロドライバチップ１２０は、単結晶シリコンウエハに作製されている。例えば、作製基板は、シリコンウエハ１０２と、シリコンウエハ１０２に形成されたデバイス層１０４とを含むことができる。例えば、デバイス層１０４は、シリコンウエハ１０２上に成長したエピタキシャル層とすることができる。基板スタックは、更に、デバイス層１０４の下にある埋め込み酸化物層を含むシリコン・オン・インシュレータ（ＳＯＩ；silicon on insulator）ウエハとすることができる。マイクロドライバチップデバイス（例えば、ドライバトランジスタ、発光制御トランジスタ、スイッチングトランジスタなど）はデバイス層に形成かつビルドアップ層１０６にて相互配線することができ、ビルドアップ層は、１つ以上の相互配線層（例えば、銅相互配線）及び絶縁層（例えば、層間絶縁膜、ＩＬＤ；interlayer dielectric）を含むことができ、複数のランディングパッド１１０としてビルドアップ層１０６の上部で頂点に達する。例えば、ランディングパッド１１０を銅で形成することができる。
図２に例示する実施形態では、パッシベーション層１１２はビルドアップ層１０６の上に形成され、対応するランディングパッド１１０の上面１１１を露出させる、パッシベーション層１１２を通るトレンチ１１４を形成するように、パターニングされる。ある実施形態では、トレンチは、１〜５ｕｍなど、１〜１０ｕｍの最大幅を有する。ある実施形態では、ランディングパッド１１０はトレンチ１１４よりも広く、ランディングパッド１１０の上面１１１のみがトレンチ１１４の下部で露出される。パッシベーション層１１２は、酸化物、窒化物（例えば、ＳｉＮｘ）、ポリマー（例えば、ポリイミド、エポキシなど）を含む様々な好適な材料から形成することができる。図３を参照すると、トレンチ１１４内及びランディングパッド１１０の上面１１１には、次いでパッシベーション層１１２の上にバリア層１１６を任意選択的に形成することができる。実施形態によれば、バリア層１１６は、マイクロドライバチップ１２０のエッチリリース作業中の化学的保護をもたらすことができる。バリア層１１６は、はんだリフロー用の非湿潤面を更に提供することができる。原子層堆積（ＡＬＤ；atomic layer deposition）などの共形堆積法を用いて、バリア層１１６を形成することができる。ある実施形態では、バリア層１１６はＡｌ２Ｏ３で形成される。ある実施形態では、バリア層１１６の厚さは、２，０００オングストローム（０．２μｍ）未満である。
ここで図３を参照すると、次いで、チップレット１１９のアレイを画定するために、パッシベーション層１１２、ビルドアップ層１０６、及びデバイス層１０４を通って、チップレットトレンチ１２２が形成される。ある実施形態では、チップレットトレンチ１２２は、シリコンウエハ１０２（又は埋め込み酸化物層）上で留まる。例示的なトレンチは、およそ幅１μｍ、及び深さ（例えば、バリア層１１６、パッシベーション層１１２、ビルドアップ層１０６、及びデバイス層１０４の合計厚さ）５〜１０μｍとすることができる。チップレットトレンチ１２２は、誘導接合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ；inductively coupled plasma reactive-ion etching）などの好適なドライエッチング技術を用いて形成することができる。
次いで、図５に例示するように、チップレット１１９のアレイの上及びチップレットトレンチ１２２内に、犠牲剥離層１３０を形成することができる。ある実施形態では、犠牲剥離層１３０は、チップレット１１９を形成する他の材料に対して選択的に除去可能な材料で形成される。ある実施形態では、犠牲剥離層１３０は酸化物（例えば、ＳｉＯ２）で形成されるが、他の材料を用いてもよい。チップレットトレンチ１２２を充填できる、スパッタリング、低温プラズマ化学気相成長（ＰＥＣＶＤ；plasma enhanced chemical vapor deposition）又は電子ビーム蒸着などの好適な技術を用いて、犠牲剥離層１３０を形成することができる。堆積後には、平坦な上面１３１を形成するために研磨作業を任意選択的に行うことができる。
ある代替実施形態では、図４に例示するチップレットトレンチ１２２の形成後、かつ犠牲剥離層１３０の堆積前に、バリア層１１６を形成することができる。このような実施形態では、バリア層１１６はまた、チップレット１１９の側壁に沿って、かつチップレットトレンチ１２２内にもわたる。このような実施形態では、バリア層１１６は、エッチリリース作業中に、マイクロドライバチップ１２０の側壁に沿って追加的な化学的保護をもたらすことができる。
図６を参照すると、ランディングパッド１１０を露出させるために、犠牲剥離層１３０及び任意選択的なバリア層１１６を通って、スタッド開口１３２が形成される。例示するように、スタッド開口１３２は、パッシベーション層１１２に形成されたトレンチ１１４よりも狭くすることができる。これにより、トレンチは、最終構造のリザーバとして機能することができる。スタッド開口１３２には、次いで、導電性材料が充填されて、導電性スタッド１３４が形成される。例えば、導電性スタッド１３４を銅で形成することができ、犠牲剥離層１３０をめっき型として用いる無電解めっき技術を用いて形成することができる。
ここで図８を参照すると、基板スタックは、次いで、安定化層１４０によりキャリア基板１４２に接合される。例えば、安定化層１４０はベンゾシクロブテン（ＢＣＢ；benzocyclobutene）又はエポキシなどの接着性接合材料で形成することができ、接合中に硬化させて架橋熱硬化体を形成することができる。ある実施形態では、キャリア基板１４２はシリコンウエハとすることができるが、他の基板を用いてもよい。次いで、図９に例示するようにチップレットトレンチ１２２内の犠牲剥離層１３０を露出させるように、シリコンウエハ１０２を、研削、又はエッチング及び研削などの好適な加工技術を用いて除去し、続いて、図１０に示すように犠牲剥離層１３０を除去し、安定化層１４０によりキャリア基板１４２に支持されたマイクロドライバ１２０のアレイを生じさせることができる。ある実施形態では、犠牲剥離層１３０は、ＨＦ蒸気などの好適なエッチング化学物質を用いて選択的に除去されるが、犠牲剥離層１３０の組成によっては他の化学物質を用いてもよい。図１０に例示するマイクロドライバチップ１２０は、安定化層１４０に接触する導電性スタッド１３４の底面１３５の接触領域により、安定化層１４０に接着される。マイクロドライバチップ１２０のアレイは、ピックアップ、ディスプレイ基板への移載及び接合の準備が整う。
ここで図１１を参照すると、ある実施形態による、ディスプレイ基板２０２に接合される前の、ディスプレイ基板２０２の上にあるマイクロドライバチップ１２０の概略側断面図が提示されている。例示するように、ディスプレイ基板２０２のうちマイクロドライバチップ１２０を受ける部分は、はんだ材２０６がそれぞれに堆積した複数のコンタクトパッド２０４を含む。コンタクトパッド２０４は、銅及びアルミニウムなどの様々な導電性材料で形成することができ、層状スタックを含むことができる。例えば、コンタクトパッド２０４は、下にある導電層（例えば、銅、アルミニウム）への拡散を防止するための接着／バリア層（例えば、ＴａＮ）を含むことができる。
ある実施形態では、トレンチ１１４は、１〜５ｕｍなど、１〜１０ｕｍの最大幅を有し、１〜３ｕｍなど、０．５〜５ｕｍの最大幅の導電性スタッド１３４を有する。ある実施形態では、隣接するトレンチ１１４を、数ミクロンほどの小さな幅、例えば、１〜６μｍなど、１〜１５μｍで離間させることができる。ある実施形態では、はんだ材２０６の別個の箇所は、対応する導電性スタッド１３４よりも広い。図示するように、導電性スタッド１３４は、導電性スタッド１３４の底面１３５がマイクロドライバチップ１２０の底面１２１の下方に、例えば０．２〜２μｍの範囲にあるように、パッシベーション層１１２及びバリア層１１６よりも厚く（高く）することができる。ある実施形態では、マイクロドライバチップ１２０の本体（導電性スタッド１３４を除く）の合計厚さは、５〜１０μｍなど、３〜２０μｍ、又は８μｍである。
図１２は、ある実施形態による、ディスプレイ基板２０２に接合されたマイクロドライバチップ１２０の概略側断面図である。ある実施形態では、導電性スタッド１３４は、はんだ材２０６を貫通する。実施形態によれば、はんだ材２０６を溶かすために高温で接合作業を行うことができ、はんだ材は、リフローし、マイクロドライバチップ１２０に形成されたトレンチ１１４に収容される。このようにして、トレンチ１１４は、はんだ材２０６の過剰なリフローによる、隣接するコンタクトパッド２０４又は導電性スタッド１３４の間の電気的短絡の可能性を抑制する。
ある実施形態によれば、導電性スタッド１３４は、はんだ材２０６との接触用の増大した表面領域を提供する。増大した接触領域は、バリア層１１６の材料に比べて、はんだ材２０６の選択的な湿潤用の増大した相対領域を更に提供することができる。この選択的な湿潤は、隣接するコンタクトパッド２０４間で、リフローしたはんだ材２０６の横方向の広がりを更に緩和することができる。
別の態様では、導電性スタッド１３４は、コンタクトパッド２０４との金属間接触を可能にするプロファイルを形成することができ、プロファイルは、移載及び接合作業中にクッションとして潜在的に作用し、マイクロドライバチップ１２０の機械的完全性を潜在的に保持することができる。このような構成では、導電性スタッド１３４及びコンタクトパッド２０４を形成する金属又は金属合金材料は、Ａｌ２Ｏ３バリア層１１６など、マイクロドライバチップ１２０又はディスプレイ基板２０２の他の材料よりも相対的に軟質であることができる。このようにして、軟質−硬質又は硬質−硬質の接触とは対照的に、相対的に軟質−軟質の接触が形成される。
図１３〜図１４は、ある実施形態による、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０のアレイを含むディスプレイシステムの概略上面図である。発光コントローラは、表示されるコンテンツ、例えば、画像情報（例えば、データフレーム）に対応する入力信号を、ディスプレイのバックプレーン（の全体又は一部）で入力として受けることができる。発光コントローラは、マイクロＬＥＤ２２０に（例えば、人間の目に見える）光を選択的に放出させるための回路（例えば、ロジック）を含むことができる。発光コントローラは、記憶デバイス（１つ又は複数）（例えば、コンデンサ又はデータレジスタ）にデータ信号（例えば、マイクロＬＥＤ２２０をオフ又はオンするための信号）を受けさせることができる。列ドライバ及び／又は行ドライバが、発光コントローラの構成部品であってもよい。列ドライバは、マイクロドライバチップ１２０の列と通信（例えば、制御）することを、発光コントローラに可能にさせ得る。行ドライバは、マイクロドライバチップ１２０の行と通信（例えば、制御）することを、発光コントローラに可能にさせ得る。列ドライバ及び行ドライバは、個々のマイクロドライバチップ１２０又はマイクロドライバチップ１２０のグループと通信（例えば、制御）することを、発光コントローラに可能にさせ得る。
ある実施形態では、１つ以上のマイクロＬＥＤ２２０は、１つ以上のマイクロＬＥＤ２２０からの光の放出を（例えば、発光コントローラに従って）駆動するマイクロドライバチップ１２０に接続することができる。例えば、ディスプレイバックプレーンのディスプレイ基板に、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０を表面実装することができる。描写されているマイクロドライバチップ１２０は１０個のマイクロＬＥＤ２２０を含むが、本開示はそのように限定されず、マイクロドライバチップ１２０は、１つのマイクロＬＥＤ２２０、又は任意の複数のマイクロＬＥＤ２２０及び複数の画素を駆動してもよい。
一実施形態では、ディスプレイドライバのハードウェア回路（例えば、ハードウェア発光コントローラ）は、ディスプレイパネルの発光グループの行の数を選択するための（例えば、行選択）ロジックであって、単一の行から表示パネルのフルパネルまで行の数を調節可能であるロジック、ディスプレイパネルの発光グループの列の数を選択するための（例えば、列選択）ロジックであって、単一の列からディスプレイパネルのフルパネルまで列の数を調節可能であるロジック、及び、表示されるデータフレーム当たりのパルス数を選択するための（例えば、発光）ロジックであって、データフレーム当たりのパルス数を１から複数まで調節可能であり、連続デューティサイクルから非連続デューティサイクルまでパルス長を調節可能であるロジック、のうちの１つ以上を含むことができる。発光コントローラは、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせを含むことができる。
ここで図１３を参照すると、図示される実施形態では、導電性端子接点２０８のアレイが、マイクロＬＥＤ２２０及びマイクロドライバチップ１２０の行及び列間での、マイクロＬＥＤ２２０を導電性端子構造に電気的に接続するための線の配列として例示されている。図１４に例示する実施形態では、導電性端子接点２０８のアレイは、マイクロＬＥＤ２２０を導電性端子構造に電気的に接続するための別個の箇所（例えば、ピラー又は開口）の配列として例示されている。
以下の説明及び図では、マイクロＬＥＤ２２０及びマイクロドライバチップ１２０をディスプレイ基板２２０に集積化すること、及びマイクロＬＥＤ２２０を導電性端子構造に、例えば、上部接触層２４０で電気的に接続するための集積化スキームの様々な側断面図が提示されている。実施形態によれば、上部接触層２４０は、様々な構成で、及び様々な領域に導電性端子接点２０８との電気的接触を作ることができる。例えば、パッシベーション充填層２３０の露出した線又は開口の直線長に沿って（例えば、図１３）、又はパッシベーション充填層２３０の露出したポスト又は開口に沿った離散した箇所に（例えば、図１４）電気的接触を作ることができる。
ここで図１５を参照すると、ある実施形態による、マイクロデバイスをディスプレイ基板２０２に集積化する方法を例示するフローチャートが提示されている。図１６は、ある実施形態による、パターニングされたパッシベーション充填層２３０を有する集積化されたディスプレイ基板２０２の概略側断面図である。分かり易くするために、図１５〜図１６について、同様の特徴について同じ参照番号を参照して同時に説明している。
作業１５１０では、ディスプレイ基板２０２にバンク構造２１２をパターニングする。バンク構造２１２は、１つ以上の層を含むことができる。例えば、バンク構造２１２は、ＳｉＯ２、ＳｉＮｘ、又は上部にＳｉＮｘを有するＳｉＯ２／ＳｉＮｘのスタックを含むことができる。代わりに、バンク構造２１２を有機（例えば、フォトレジスト）材料で形成してもよい。バンク構造２１２は、線の形態、又は離散したポスト様の突出部の形態とすることができる。
ディスプレイ基板２０２は、様々な基板を含むことができる。ディスプレイ基板２０２は、剛性又は可撓性とすることができる。ある実施形態では、ディスプレイ基板は、ディスプレイを動作させる部分作動回路を含むＴＦＴ基板である。例えば、ＴＦＴ基板は、マイクロドライバチップ１２０に含まれない作動回路、及び、マイクロドライバチップ１２０を行ドライバ、列ドライバ、発光コントローラなどのシステム構成部品と電気的に接続するための経路２１０（例えば、信号線）を含むことができる。ある実施形態では、ディスプレイ基板２０２は、作動回路のいかなる能動デバイスをも含まないが、システム構成部品との電気的接続用の経路２１０は含む。例示的な経路としては、非限定的に、Ｖｄｄ線、電源線、Ｖｓｓ線、グランド線、データ信号入力線、走査信号入力線、発光制御信号入力線、基準電圧／電流線などが挙げられる。
作業１５２０では、ディスプレイ基板２０２に接触層をパターニングする。ある実施形態では、複数のコンタクトパッド２０４、ＬＥＤコンタクトパッド２０３、コンタクトパッド２０４のうちの１つをＬＥＤコンタクトパッド２０３に電気的に接続するトレース線２０５、及び導電性端子接点２０８を形成するために、１つ以上の金属層が堆積されパターニングされる。ある実施形態では、金属層の堆積及びパターニングは、リフトオフ法を含む。代わりに、堆積及びエッチングを用いてもよい。ある実施形態では、コンタクトパッド２０４、ＬＥＤコンタクトパッド２０３、トレース線２０５、及び導電性端子接点２０８は、銅及びアルミニウムなどの様々な導電性材料で形成することができ、層状スタックを含むことができる。例えば、これらは、下にある導電層（例えば、銅、アルミニウム）への拡散を防止するための接着／バリア層（例えば、ＴａＮ）を含むことができる。
作業１５３０では、コンタクトパッド２０４及びＬＥＤコンタクトパッド２０３に接合層（例えば、はんだ材２０６）が堆積される。例えば、蒸着技術を用いて、はんだ材２０６（例えば、Ｉｎ、Ｓｎなど）を堆積させることができる。
作業１５４０では、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０を含むマイクロデバイスを、図１２に関して前に説明したようにはんだ材２０６を用いてディスプレイ基板２０２に移載し接合する。
図１６には、マイクロＬＥＤ２２０の拡大図が提示されている。例示するように、マイクロＬＥＤ２２０は、ドープ層２２５（例えば、ｐ型ドープ）と、ドープ層２２９（例えば、ｎ型ドープ）と、ドープ層２２５とドープ層２２９との間の活性層２２７（例えば、１つ以上の量子井戸層を含む）とを含むマイクロｐ−ｎダイオード２２２を含むことができる。ある実施形態では、ドープ層２２５、２２９のドーピングは反転される。上部ドープ層２２９には上部電極２２６が形成され、下部ドープ層２２５には下部電極２２４が形成される。上部電極及び下部電極は、マイクロＬＥＤ２２０の上面２２３及び底面２２１を形成することができる。示すように、マイクロＬＥＤ２２０は、マイクロｐ−ｎダイオード２２２の層の側縁にわたることができる側壁２２８を含む。実施形態によれば、異なるＩＩ−ＶＩ又はＩＩＩ−Ｖ族の無機半導体ベースのシステムを用いて、マイクロｐ−ｎダイオード２２２を作製することができる。例えば、青色又は緑色発光マイクロｐ−ｎダイオード２２２を、非限定的に、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮ、ＺｎＳｅなどの無機半導体材料を用いて作製することができる。例えば、赤色発光マイクロｐ−ｎダイオード２２２を、非限定的に、ＧａＰ、ＡｌＰ、ＡｌＧａＰ、ＡｌＡｓ、ＡｌＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＧａＡｓＰ、及び任意のＡｓ−Ｐ−Ａｌ−Ｇａ−Ｉｎなどの無機半導体材料を用いて作製することができる。
作業１５５０では、ディスプレイ基板２０２にパッシベーション充填層２３０をコーティングする。図示するように、パッシベーション充填層２３０は、マイクロＬＥＤ２２０及びマイクロドライバチップ１２０を横方向に囲む。パッシベーション充填層２３０は、ディスプレイ基板２０２の表示領域全体の上に形成された単一の層とすることができる。パッシベーション充填層２３０は、誘電体材料で形成することができる。パッシベーション充填層２３０は、アクリル又はエポキシなどの架橋材料で形成することができる。パッシベーション充填層２３０は、感光性とすることができる。パッシベーション充填層２３０を形成するために、スピンコーティング、インク噴射、及びスリットコーティングなどの様々な適用方法を用いることができる。ある実施形態では、ディスプレイ基板２０２は、パネルの大きさで作られる。このような実施形態では、スリットコーティングを利用することができる。スリットコーティング装置の刃が、マイクロドライバチップ１２０を損傷することなくマイクロドライバチップ１２０をクリアするように、パッシベーション充填層２３０の上面を最も高い構成部品（例えば、マイクロドライバチップ）の上面又はその上方に持ち上げることができる。パッシベーション充填層２３０の形成に続いて、パッシベーション充填層２３０の厚さを小さくするために、エッチバックを任意選択的に行うことができる。
ある実施形態では、パッシベーション充填層２３０は、平坦な上面２３３及び共形の底面を含む。示すように、共形の底面は、バンク構造２１２の導電性端子接点２０８のトポグラフィを含む、共形の底面が上に形成されるトポグラフィ、及びＬＥＤコンタクトパッド２０３をコンタクトパッド２０４に電気的に接続するトレース線２０５に、共形であることができる。
作業１５６０では、導電性端子接点２０８を露出させる導電性端子接点開口２３４と、マイクロＬＥＤ２２０の上面２２３を露出させるマイクロＬＥＤ開口２３２とを形成するように、パッシベーション充填層２３０をパターニングする。作業１５７０では、次いで、上部接触層２４０をパッシベーション充填層２３０、マイクロＬＥＤ２２０、及び導電性端子接点２０８に形成して、上部接触層がマイクロＬＥＤ２２０及び導電性端子接点２０８と電気的に接触するようにする。
上部接触層２４０は、透明導電性酸化物（ＴＣＯ；transparent conductive oxide）又は透明導電性ポリマーなどの様々な材料で形成することができる。ある実施形態では、上部接触層２４０は、インジウムスズ酸化物（ＩＴＯ；indium-tin-oxide）で形成され、スパッタリングなどの好適な技術を用いて、及び任意選択的に続いてパターニングにより、形成することができる。ある実施形態では、マイクロＬＥＤのアレイの各マイクロＬＥＤ２２０の上、及び導電性端子接点のアレイの各導電性端子接点２０８の上に、ブランケット上部接触層２４０が形成される。このような構成では、上部接触層２４０は、バックプレーンの画素領域内の全てのマイクロＬＥＤ２２０に対する導電性端子構造及び信号接続を提供する。ある実施形態では、複数の上部接触層２４０が形成される。
ここで図１７〜図２０を参照すると、ある実施形態による、コンタクトパッド２０３、２０４のアレイの縁を覆うパターニングされた絶縁層２１１を有するディスプレイ基板に、マイクロデバイスを集積化する方法の、概略側断面図が提示されている。特に、バンク構造２１２と同じ層によりパターニングされた絶縁層２１１を形成するために、グレートーンフォトマスク３００を利用することができる。図１７を参照すると、ＬＥＤコンタクトパッド２０３、コンタクトパッド２０４、及びトレース線２０５を含むディスプレイ基板２０２の上に絶縁層２１７が形成されている。絶縁層２１７は、フォトレジストなどの感光性材料から形成することができる。図１８を参照すると、コンタクトパッド２０４及び任意選択的にＬＥＤコンタクトパッド２０３のレイの縁を覆うパターニングされた絶縁層２１１、並びにパターニングされたバンク構造２１２を形成するために、グレートーンマスク３００を用いることができる。パターニングされたバンク構造２１２は、導電性の導電性端子線２０１上に任意選択的に形成することができる。
図１９を参照すると、はんだ材２０６は、コンタクトパッド２０４及びＬＥＤコンタクトパッド２０３に堆積されている。はんだ接触層２０７は、バンク構造２１２の上に任意選択的に堆積され、導電性端子線２０１との電気的接触を作ることができる。次いで、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０を、図１２に関して前に説明したようにはんだ材２０６を用いてディスプレイ基板２０２に移載し接合することができる。図２０を参照すると、パッシベーション充填層２３０が形成され、開口２３４、２３２を形成するようにパターニングされ、上部接触層２４０が、図１６に関して説明したのと同様に堆積されている。
パターニングされた絶縁層２１１の集積化は、図２０に例示する実施形態に限定されない。例えば、図１６、図２２、図２４、図２５、及び図２６に例示する構造のいずれかと、パターニングされた絶縁層２１１とを組み合わせることができる。加えて又は代わりに、図１６、図２２、図２４、図２５、及び図２６の接触層２０８とはんだ接触層２０７を置換してもよい。
ここで図２１を参照すると、ある実施形態による、マイクロデバイスをディスプレイ基板に集積化する方法を例示するフローチャートが提示されている。図２２は、ある実施形態による、持ち上げられたマイクロＬＥＤ２２０を有する集積化されたディスプレイ基板２０２の一部分の概略側断面図である。分かり易くするために、図２１〜図２２について、同様の特徴について同じ参照番号を参照して同時に説明している。加えて、図２１〜図２２は、図１５〜図１６と複数の類似点を共有する。本発明を不明瞭にしないために、特有の相違点について論じ、同様の特徴及び作業については詳細に論じない場合がある。
図２２を参照すると、例示される実施形態では、バンク構造２１２は、複数のバンクレベルを含む。具体的に、バンク構造２１２は、第１のバンクレベル２１３と、第１のバンクレベル２１３上の第２のバンクレベル２１４とを含む。作業２１１０では、第１のバンクレベル２１３をパターニングし、続いて作業２１２０で第２のバンクレベル２１４をパターニングする。ある実施形態では、第１のバンクレベル２１３及び第２のバンクレベル２１４は、同じ材料層で一体的に形成される。第２のバンクレベル２１４は、線の形態、又は離散したポスト様の突出部の形態とすることができる。
作業２１３０では、ディスプレイ基板２０２に接触層をパターニングする。ある実施形態では、複数のコンタクトパッド２０４、ＬＥＤコンタクトパッド２０３、コンタクトパッド２０４のうちの１つをＬＥＤコンタクトパッド２０３に電気的に接続するトレース線２０５、及び導電性端子接点２０８を形成するために、１つ以上の金属層が堆積されパターニングされる。図２２に例示する実施形態では、ＬＥＤコンタクトパッド２０３は第１のバンクレベル２１３の上部にあり、トレース線２０５は、第１のバンクレベルの側壁２１５に沿ってディスプレイ基板２０２上の（マイクロドライバチップ１２０の）コンタクトパッド２０４にわたっている。示すように、導電性端子接点２０８は、第２のバンクレベル２１４の上に形成されている。一実施形態では、導電性端子接点２０８の上面は、マイクロドライバチップ１２０の上面１２３（作業２１３０ではまだディスプレイ基板に接合されていない）と同じ高さにあり、又は上面の上方にある。
作業２１４０では、接合層（はんだ材２０６）の別個の箇所がコンタクトパッド２０４及びマイクロＬＥＤコンタクトパッド２０３に堆積される。作業２１５０では、前に説明したように、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０をコンタクトパッド２０４、２０３に移載し接合し、続いて、作業２１５０でパッシベーション層２３０をコーティングし、作業２１７０で上部接触層２４０を堆積させる。
図２２に例示する特定の実施形態では、導電性端子接点２０８の上面及びマイクロＬＥＤ２２０の上面２２３は、マイクロドライバチップ１２０の上面１２３と同じ高さとすることができる。ある実施形態では、導電性端子接点２０８及びマイクロＬＥＤ２２０の上面は、マイクロドライバチップ１２０の上面１２３の２μｍ以内、又は０．５μｍ以内にすることができる。ある実施形態では、パッシベーション充填層２３０は、スリットコーティングなどの好適な技術を用いて形成され、導電性端子接点２０８の上面及びマイクロＬＥＤ２２０の上面２２３を露出させるようにコーティング後に任意選択的にエッチバックされ得る平坦な上面２３３を含む。
図２２に例示する実施形態では、持ち上げられたマイクロＬＥＤ２２０は、潜在的に、低角度光散乱を低減させ、ディスプレイ基板２０２に埋め込まれた経路２１０との結合を少なくすることができる。持ち上げられたマイクロＬＥＤ２２０及び持ち上げられた導電性端子接点２０８によって、電気的接触を作るためにパッシベーション充填層２３０に開口をパターニングするときのアライメント許容値の要件を緩和することができる。他の実施形態では、図２２のディスプレイ構造は、マイクロＬＥＤ開口２３２及び／又は導電性端子開口２３４を任意選択的に含むことができる。このような構成では、バンク構造２１２は、マイクロＬＥＤ開口２３２及び／又は導電性端子開口２３４の深さを減少することによって、アラインメント許容値を部分的に緩和することができる。
ここで図２３を参照すると、ある実施形態による、マイクロデバイスをディスプレイ基板に集積化する方法を例示するフローチャートが提示されている。図２４は、ある実施形態による、持ち上げられたマイクロＬＥＤ２２０及びパターニングされたパッシベーション充填層２３０を有する集積化されたディスプレイ基板２０２の一部分の概略側断面図である。分かり易くするために、図２３〜図２４について、同様の特徴について同じ参照番号を参照して同時に説明している。加えて、図２３〜図２４は、図１５〜図１６及び図２１〜図２２と複数の類似点を共有する。本発明を不明瞭にしないために、特有の相違点について論じ、同様の特徴及び作業については詳細に論じない場合がある。
作業２３１０では、ディスプレイ基板２０２にバンク構造２１２をパターニングし、続いて、作業２３２０で接触層をパターニングする。図２４を参照すると、例示する実施形態では、導電性端子接点２０８とＬＥＤコンタクトパッド２０３の両方が、バンク構造２１２の上面、例えば、バンク構造２１２の平坦な上面に形成されている。加えて、トレース線２０５は、バンク構造２１２の側壁２１５に沿ってディスプレイ基板２０２上の（マイクロドライバチップ１２０の）コンタクトパッド２０４にまでわたっている。次いで、マイクロＬＥＤ開口２３２の形成を除いて、作業１５３０〜１５７０と同様に作業２３３０〜２３７０を行うことができる。
図２４に例示する集積化構造は、導電性端子接点開口２３４がパッシベーション充填層２３０に形成される点と、導電性端子接点２０８がマイクロＬＥＤコンタクトパッド２０３と同様にバンク構造２１２の上部に形成される点とを除いて、図２２に関して例示し説明したものと同様である。図２４に例示する実施形態では、持ち上げられたマイクロＬＥＤ２２０は、潜在的に、低角度光散乱を低減させ、ディスプレイ基板２０２に埋め込まれた経路２１０との結合を少なくすることができる。持ち上げられたマイクロＬＥＤ２２０は、電気的接触を作るためにパッシベーション充填層２３０に開口をパターニングするときのアライメント許容値の要件を緩和することができる。例示する実施形態では、導電性端子接点２０８への電気的接続用の経路を提供するために、導電性端子接点開口２３４は依然としてパッシベーション充填層２３０に形成されるが、いくつかの実施形態では、アライメント許容値は、マイクロＬＥＤ２２０の場合よりも大きくすることができる。例えば、マイクロＬＥＤ２２０の側壁２２８に沿った短絡の危険性は、導電性端子接点２０８との接触を作る上で問題にならない。加えて、いくつかの実施形態によれば、導電性端子接点２０８と対応する開口２３４のための接触領域を、マイクロＬＥＤ２２０の場合よりも更に大きくすることができる。他の実施形態では、図２４のディスプレイ構造は、マイクロＬＥＤ開口２３２を任意選択的に含むことができる。このような構成では、バンク構造２１２は、マイクロＬＥＤ開口２３２の深さの減少によって、アラインメント許容値を部分的に緩和することができる。
ここで図２５を参照すると、ある実施形態による、持ち上げられたマイクロＬＥＤ２２０及びパターニングされたパッシベーション充填層２３０を有する集積化されたディスプレイ基板２０２の一部分の概略側断面図が提示されている。図２５は、図２４に例示する実施形態とのいくつかの点で類似するが、導電性端子接点２０８及びマイクロＬＥＤ２２０のために別個のバンク構造２１２が形成される一点で相違する。他の実施形態では、図２５のディスプレイ構造は、マイクロＬＥＤ開口２３２を任意選択的に含むことができる。このような構成では、バンク構造２１２は、マイクロＬＥＤ開口２３２の深さの減少によって、アラインメント許容値を部分的に緩和することができる。
図２６は、ある実施形態による、持ち上げられたマイクロＬＥＤ２２０及びピラー構造を有する集積化されたディスプレイ基板２０２の一部分の概略側断面図である。図２５は、図２２に例示する実施形態といくつかの点で類似し、特に、導電性端子接点及びマイクロＬＥＤ２２０との電気的接触を作るためのパッシベーション充填層２３０にパターニングされた開口が省略される。このような構成では、バンク構造２１２及び導電性端子接点２０８の形成を伴って、図１６に関して説明したのと同様に加工を進めることができる。バンク構造２１２上の導電性端子接点２０８の上部及びマイクロＬＥＤコンタクトパッド２０３上に、次いで、（例えば、無電解堆積により）ピラー構造２５２、２５０を形成することができる。例えば、ピラー構造２５２、２５０を同じ高さにすることができる。ピラー構造は、複数の材料を含むことができる。例えば、ピラー構造は、銅、ニッケルスタックを含み、続いて、コンタクトパッド２０４に形成されたはんだ材２０６とともに、ピラーの上部にはんだ材２０６を形成することができる。ある実施形態では、マイクロドライバチップ１２０及びマイクロＬＥＤ２２０は、はんだ材２０６の堆積後に移載される。他の実施形態では、図２６のディスプレイ構造は、マイクロＬＥＤ開口２３２及び／又は導電性端子開口２３４を任意選択的に含むことができる。このような構成では、ピラー構造２５２、２５０は、マイクロＬＥＤ開口２３２及び／又は導電性端子開口２３４の深さの減少によって、アラインメント許容値を部分的に緩和することができる。
ここで図２７Ａ〜図２７Ｂを参照すると、ある実施形態による、マイクロドライバチップ及び持ち上げられたマイクロＬＥＤを含むディスプレイ基板の一部分の概略上面図及び側断面図が提示されている。例示するように、図２７Ｂの側断面図は、図２７ＡのＸ−Ｘ線に沿って取られている。図２７Ａに例示する特定の実施形態では、各マイクロドライバチップ１２０は、複数のトレース線２０５によって、各側で９個のマイクロＬＥＤ２２０に、すなわち、例示的なＲＧＢ画素配列の各側で３個の画素（Ｐ）に接続される。図２７Ａに例示するマイクロＬＥＤ２２０及び画素（Ｐ）の数は、例示を目的としており、実施形態はそのように限定されない。例示する実施形態では、マイクロドライバチップ１２０は、導電性端子接点２０８に任意選択的に結合されている。これは、上部接触層２４０が接続されるのと同じ導電性端子接点２０８、又は代わりに、マイクロドライバチップ１２０のために確保された別個の導電性端子接点２０８であってもよい。それでも、別個の導電性端子接点２０８が、やはりマイクロＬＥＤ２２０及びそれらの対応する導電性端子接点２０８に供給される信号と同じ信号を受けることができる。
ある実施形態では、１つ以上のマイクロドライバチップ１２０は、バンク構造２１２の開口内、又はバンク構造２１２の間で横方向に、ディスプレイ基板２０２に実装される。図２７Ａに例示する特定の実施形態では、バンク構造２１２は、ディスプレイ基板を横切って（例えば、垂直又は水平に）延びるレールの形状であり、マイクロドライバチップ１２０は、隣接するバンク構造２１２の間に実装される。バンク構造２１２には、導電性端子接点２０８が任意選択的に形成されてもよい。例えば、バンク構造２１２のレールの突出部に、導電性端子接点２０８を形成することができる。
図２７Ａ〜図２７Ｂに例示する特定の実施形態では、バンク構造２１２に冗長なマイクロＬＥＤ２２０の対が実装される。例えば、隣接する各バンク構造２１２のマイクロＬＥＤ２２０の行／列に各マイクロドライバチップ１２０を接続することができる。冗長化のために様々な動作構成を用いることができる。例示的な実施形態では、一方のバンク構造２１２の（例えば、左側の）一組のマイクロＬＥＤ２２０を一次動作用マイクロＬＥＤ２２０とすることができる一方で、他方のバンク構造２１２上の（例えば右側の）マイクロＬＥＤ２２０の組を冗長にする、又は条件セットが満たされない限り動作しない二次マイクロＬＥＤ２２０とすることができる。なお、全てのマイクロＬＥＤ２２０を動作させてもよい。
図２７Ｂを具体的に参照すると、左側のマイクロＬＥＤ２２０の対の上にマイクロＬＥＤ開口２３２が示されている一方で、右側のマイクロＬＥＤ２２０の対の上にマイクロＬＥＤ開口２３２が例示されていない。この変則については、異なる厚さを有するマイクロＬＥＤ２２０、より具体的には、異なる厚さを有する異なる色発光（例えば、赤、緑、青）用に設計されたマイクロＬＥＤ２２０によって説明することができる。このように、実施形態によれば、異なる色の発光用に設計されたマイクロＬＥＤ２２０は、マイクロＬＥＤ開口２３２の対応する異なる深さを有することができる。ある実施形態では、マイクロＬＥＤ開口２３２は、全てのマイクロＬＥＤ２２０の上に形成される。ある実施形態では、マイクロＬＥＤ開口２３２は、いくつかのマイクロＬＥＤ２２０のみの上に形成される。
実施形態によれば、図２７Ａ〜図２７Ｂに関して例示する物理的レイアウト及び構成は、具体的に限定されず、非限定的に、図１６、図２０、図２２、図２４、図２５、及び図２６を含む、ここで説明する他の物理的レイアウトに適用されてもよい。
実施形態の様々な態様を利用する際、マイクロＬＥＤ及びマイクロドライバチップをディスプレイ基板に集積化し、電気的に接続するために、上記の実施形態の組み合わせ又は変形が可能であることが、当業者には明らかになるであろう。実施形態について、構造上の特徴及び／又は方法論的な作業に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は作業に限定されないことを理解されたい。開示した特定の特徴及び行為は、むしろ、説明上有用な特許請求の範囲の実施形態として理解されたい。

Claims (20)

  1. デバイス層と、
    前記デバイス層の下方にあるパッシベーション層であって、底面を含むパッシベーション層と、
    前記パッシベーション層にある複数のトレンチと、
    前記複数のトレンチ内にある複数の導電性スタッドと、を備えるチップであって、
    各導電性スタッドは、対応するトレンチの側壁により囲まれて、前記導電性スタッドと前記対応するトレンチの前記側壁との間にリザーバが形成され、
    各導電性スタッドは、前記パッシベーション層の前記底面の下方にある底面を含む、チップ。
  2. ランディングパッドのアレイを更に備え、各スタッドは、ランディングパッドから延びている、請求項１に記載のチップ。
  3. 前記パッシベーション層の前記底面及び前記複数のトレンチの前記側壁に形成されたバリア層を更に備える、請求項２に記載のチップ。
  4. 前記バリア層は、前記複数のランディングパッドに形成されている、請求項３に記載のチップ。
  5. 前記バリア層は、前記パッシベーション層よりも薄い、請求項４に記載のチップ。
  6. コンタクトパッドのアレイを含むディスプレイ基板と、
    前記ディスプレイ基板に接合されたＬＥＤのアレイと、
    前記ディスプレイ基板に接合されたチップのアレイと、を備えるディスプレイであって、
    各チップは、１つ以上のＬＥＤを駆動するために前記１つ以上のＬＥＤに電気的に接続され、
    各チップは、
    複数のトレンチを含むパッシベーション層と、
    前記複数のトレンチ内にあり、前記パッシベーション層の底面の下方に延びる複数の導電性スタッドと、を含み、
    各導電性スタッドは、対応するトレンチにリフローされたはんだ材によってコンタクトパッドに接合されている、ディスプレイ。
  7. 前記ディスプレイ基板上の導電性端子線のアレイと、
    前記ＬＥＤのアレイ上にあって前記ＬＥＤのアレイと電気的に接続しており、かつ前記導電性端子線のアレイ上にあって前記導電性端子線のアレイと電気的に接続している、上部接触層と、
    を更に備える、請求項６に記載のディスプレイ。
  8. 前記ディスプレイ基板上の導電性端子ポストのアレイと、
    前記ＬＥＤのアレイ上にあって前記ＬＥＤのアレイと電気的に接続しており、かつ前記導電性端子ポストのアレイ上にあって前記導電性端子ポストのアレイと電気的に接続している、上部接触層と、
    を更に備える、請求項６に記載のディスプレイ。
  9. 前記コンタクトパッドのアレイの縁を覆うパターニングされた絶縁層を更に備え、
    各チップは、前記パターニングされた絶縁層の対応する部分の直上にある複数のコンタクトパッドに接合されている、請求項６に記載のディスプレイ。
  10. ディスプレイ基板と、
    前記ディスプレイ基板上の複数のコンタクトパッドと、
    前記複数のコンタクトパッドに接合されたチップと、
    前記チップに隣接するバンク構造と、
    前記複数のコンタクトパッドのうちの１つを前記バンク構造の上部のＬＥＤコンタクトパッドに電気的に接続するトレース線と、
    前記ＬＥＤコンタクトパッドに接合されたＬＥＤと、
    を備える、ディスプレイ。
  11. 前記トレース線は、前記バンク構造の側壁に沿って延びている、請求項１０に記載のディスプレイ。
  12. 前記ＬＥＤ及び前記チップの側壁の周りのパッシベーション充填層と、
    前記パッシベーション充填層、前記ＬＥＤ、及び前記チップの上にわたる上部接触層であって、前記ＬＥＤ及び導電性端子接点の上にあり、かつ前記ＬＥＤ及び前記導電性端子接点と電気的に接触している、上部接触層と、
    を更に備える、請求項１０に記載のディスプレイ。
  13. 前記バンク構造は、第１のバンクレベルと、前記第１のバンクレベル上にある第２のバンクレベルと、を備え、前記導電性端子接点は、前記第２のバンクレベル上にある、請求項１２に記載のディスプレイ。
  14. 前記第２のバンクレベルは、前記第１のバンクレベルと一体的に形成されている、請求項１３に記載のディスプレイ。
  15. 前記導電性端子接点の上に、前記パッシベーション充填層の開口を更に備え、
    前記導電性端子接点は前記バンク構造上にあり、前記上部接触層は、前記パッシベーション充填層の前記開口の側壁沿いにわたっている、請求項１２に記載のディスプレイ。
  16. 前記バンク構造の横方向に隣接する第２のバンク構造と、
    前記導電性端子接点の上に、前記パッシベーション充填層の開口と、を更に備え、
    前記導電性端子接点は前記第２のバンク構造上にあり、前記上部接触層は、前記パッシベーション充填層の前記開口の側壁沿いにわたっている、請求項１２に記載のディスプレイ。
  17. 前記複数のコンタクトパッドの縁を覆うパターニングされた絶縁層を更に備え、
    前記チップは、前記パターニングされた絶縁層の一部分の直上にある前記複数のコンタクトパッドに接合されている、請求項１２に記載のディスプレイ。
  18. 前記パッシベーション充填層は、上面及び共形の底面を含む、請求項１２に記載のディスプレイ。
  19. 前記共形の底面は、前記バンク構造上の導電性端子接点のトポグラフィ、及び前記複数のコンタクトパッドのうちの１つを前記ＬＥＤコンタクトパッドに電気的に接続する前記トレース線に共形である、請求項１８に記載のディスプレイ。
  20. 前記チップは、
    デバイス層と、
    前記デバイス層の下方のパッシベーション層であって、底面を含むパッシベーション層と、
    前記パッシベーション層にある複数のトレンチと、
    前記複数のトレンチ内にある複数の導電性スタッドと、
    前記複数のトレンチ内にあり、前記パッシベーション層の底面の下方に延びる複数の導電性スタッドと、を含み、
    各導電性スタッドは、対応するトレンチにリフローされたはんだ材によってコンタクトパッドに接合されている、請求項１２に記載のディスプレイ。
JP2019211597A 2016-02-18 2019-11-22 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス Active JP6898977B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662297113P 2016-02-18 2016-02-18
US62/297,113 2016-02-18
JP2018541279A JP6622923B2 (ja) 2016-02-18 2017-02-10 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018541279A Division JP6622923B2 (ja) 2016-02-18 2017-02-10 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス

Publications (2)

Publication Number Publication Date
JP2020052404A true JP2020052404A (ja) 2020-04-02
JP6898977B2 JP6898977B2 (ja) 2021-07-07

Family

ID=58163208

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018541279A Active JP6622923B2 (ja) 2016-02-18 2017-02-10 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
JP2019211597A Active JP6898977B2 (ja) 2016-02-18 2019-11-22 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2018541279A Active JP6622923B2 (ja) 2016-02-18 2017-02-10 マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス

Country Status (6)

Country Link
US (1) US10546796B2 (ja)
EP (1) EP3384530A1 (ja)
JP (2) JP6622923B2 (ja)
KR (1) KR102159873B1 (ja)
CN (1) CN108701691B (ja)
WO (1) WO2017142817A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230093237A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20230093236A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20230093238A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20240026888A (ko) 2021-07-21 2024-02-29 도레이 카부시키가이샤 표시 장치

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
US10115711B2 (en) 2017-01-25 2018-10-30 International Business Machines Corporation Vertical light emitting diode with magnetic back contact
DE102017125276A1 (de) * 2017-10-27 2019-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung mehrere Halbleiterchips und Halbleiterchip
KR102603411B1 (ko) 2017-12-18 2023-11-16 엘지디스플레이 주식회사 마이크로led 표시장치
JP7054802B2 (ja) * 2018-05-28 2022-04-15 パナソニックＩｐマネジメント株式会社 表示基板およびｌｅｄ素子の実装方法
JP7132779B2 (ja) 2018-07-18 2022-09-07 株式会社ジャパンディスプレイ 表示装置及びアレイ基板
KR102533666B1 (ko) * 2018-09-14 2023-05-17 삼성전자주식회사 디스플레이 패널 및 이를 포함하는 디스플레이 장치
CN110970456B (zh) * 2018-09-27 2022-04-19 成都辰显光电有限公司 一种Micro-LED芯片及其制备方法、显示装置
JP7237536B2 (ja) * 2018-11-12 2023-03-13 株式会社ジャパンディスプレイ 表示装置
DE112020000921A5 (de) * 2019-02-25 2021-11-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Kontrollierte benetzung bei der herstellung von elektronischen bauteilen
CN110164830B (zh) * 2019-04-26 2021-02-05 厦门云天半导体科技有限公司 一种功率器件的三维互连结构及其制作方法
CN113906490A (zh) * 2019-06-11 2022-01-07 京瓷株式会社 发光元件基板以及显示装置
WO2021015306A1 (ko) * 2019-07-19 2021-01-28 엘지전자 주식회사 마이크로 led를 이용한 디스플레이 장치 및 이의 제조 방법
USD966207S1 (en) * 2019-09-23 2022-10-11 Star Co Scientific Technologies Advanced Research Co, Llc Light-emitting diode array
US11038088B2 (en) 2019-10-14 2021-06-15 Lextar Electronics Corporation Light emitting diode package
TWI779242B (zh) * 2019-10-28 2022-10-01 錼創顯示科技股份有限公司 微型發光二極體裝置
US10998271B1 (en) 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US11018056B1 (en) * 2019-11-01 2021-05-25 Micron Technology, Inc. Encapsulated solder TSV insertion interconnect
US11088114B2 (en) 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US20210249574A1 (en) 2020-02-06 2021-08-12 Lumileds Llc Light-emitting device with metal inlay and bottom contacts
CN113594194A (zh) * 2020-04-30 2021-11-02 华为机器有限公司 一种堆叠结构、显示屏及显示装置
US11621370B2 (en) * 2020-06-19 2023-04-04 Seoul Viosys Co., Ltd. Single chip multi band led and application thereof
US11575074B2 (en) 2020-07-21 2023-02-07 Lumileds Llc Light-emitting device with metal inlay and top contacts
DE112020007567T5 (de) * 2020-08-31 2023-06-15 Lg Electronics Inc. Lichtemittierende Halbleiterdioden verwendende Anzeigevorrichtung
KR20220038229A (ko) * 2020-09-18 2022-03-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220041484A (ko) * 2020-09-25 2022-04-01 삼성전자주식회사 마이크로 발광 소자, 이를 포함한 디스플레이 장치 및 그 제조 방법
KR20220064004A (ko) * 2020-11-11 2022-05-18 삼성전자주식회사 디스플레이 모듈 및 이를 포함하는 디스플레이 장치
CN112599651B (zh) * 2020-12-07 2022-01-25 深圳市华星光电半导体显示技术有限公司 阵列基板及转移方法
CN113447716B (zh) * 2020-12-09 2022-04-29 重庆康佳光电技术研究院有限公司 一种显示面板的检测方法及显示面板
TWI770813B (zh) * 2021-02-08 2022-07-11 友達光電股份有限公司 顯示裝置及其製造方法
CN115084069A (zh) * 2021-03-12 2022-09-20 京东方科技集团股份有限公司 半导体装置及其制造方法
CN115084110A (zh) * 2021-03-12 2022-09-20 京东方科技集团股份有限公司 半导体装置及其制造方法
WO2022188859A1 (zh) * 2021-03-12 2022-09-15 京东方科技集团股份有限公司 半导体装置及其制造方法
CN117355933A (zh) * 2021-05-27 2024-01-05 苹果公司 利用弹性体压模的单次拾取多次印刷微型led批量转移

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002335016A (ja) * 2001-03-06 2002-11-22 Sony Corp 表示装置及び半導体発光素子
JP2003100811A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
US20110273410A1 (en) * 2010-05-07 2011-11-10 Snu R&Db Foundation Led display apparatus having active devices and fabrication method thereof
WO2012102303A1 (ja) * 2011-01-26 2012-08-02 株式会社村田製作所 電子部品モジュールおよび電子部品素子
JP2015184600A (ja) * 2014-03-26 2015-10-22 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JP2015197544A (ja) * 2014-03-31 2015-11-09 ソニー株式会社 実装基板および電子機器
US20150333221A1 (en) * 2014-05-15 2015-11-19 LuxVue Technology Corporation Flexible display and method of formation with sacrificial release layer
WO2015198837A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528857B1 (en) * 2000-11-13 2003-03-04 Amkor Technology, Inc. Chip size image sensor bumped package
CN101740560B (zh) * 2003-04-01 2012-11-21 夏普株式会社 发光装置、背侧光照射装置、显示装置
US20040219774A1 (en) * 2003-05-02 2004-11-04 Yu-Nung Shen Method for forming conductive bump and device formed with such a conductive bump
KR100683685B1 (ko) * 2004-10-28 2007-02-15 삼성에스디아이 주식회사 유기박막 트랜지스터를 구비한 유기전계 발광표시장치 및그의 제조방법
US7952206B2 (en) 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US20080251927A1 (en) 2007-04-13 2008-10-16 Texas Instruments Incorporated Electromigration-Resistant Flip-Chip Solder Joints
CN102197479A (zh) 2008-10-30 2011-09-21 Nxp股份有限公司 具有金属膏的基板贯通过孔和重分布层
US8440505B2 (en) 2009-01-29 2013-05-14 International Business Machines Corporation Semiconductor chips including passivation layer trench structure
US8164153B2 (en) 2009-05-27 2012-04-24 Continental Automotive Systems, Inc. Thin semiconductor device having embedded die support and methods of making the same
US8617926B2 (en) 2010-09-09 2013-12-31 Advanced Micro Devices, Inc. Semiconductor chip device with polymeric filler trench
FR2973573A1 (fr) 2011-04-01 2012-10-05 St Microelectronics Grenoble 2 Boitier semi-conducteur comprenant un dispositif semi-conducteur optique
US20130256871A1 (en) * 2012-03-29 2013-10-03 Roden R. Topacio Semiconductor chip device with fragmented solder structure pads
CN103855142B (zh) * 2012-12-04 2017-12-29 东芝照明技术株式会社 发光装置及照明装置
KR20140144963A (ko) * 2013-06-12 2014-12-22 삼성전자주식회사 표시 장치
CN103728747A (zh) * 2014-01-08 2014-04-16 友达光电股份有限公司 一种覆晶薄膜结构及其液晶显示器
CN105244347B (zh) * 2014-07-07 2018-09-11 万国半导体股份有限公司 一种嵌入式封装及封装方法
US9799719B2 (en) * 2014-09-25 2017-10-24 X-Celeprint Limited Active-matrix touchscreen
CN104392976A (zh) * 2014-10-11 2015-03-04 合肥京东方光电科技有限公司 一种驱动芯片及显示装置
US9698134B2 (en) * 2014-11-27 2017-07-04 Sct Technology, Ltd. Method for manufacturing a light emitted diode display
KR102399346B1 (ko) * 2014-12-19 2022-05-18 글로 에이비 백플레인 상에 발광 다이오드 어레이 제조 방법
US10529696B2 (en) * 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof
CN107437551B (zh) * 2016-05-25 2020-03-24 群创光电股份有限公司 显示装置及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002335016A (ja) * 2001-03-06 2002-11-22 Sony Corp 表示装置及び半導体発光素子
JP2003100811A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
US20110273410A1 (en) * 2010-05-07 2011-11-10 Snu R&Db Foundation Led display apparatus having active devices and fabrication method thereof
WO2012102303A1 (ja) * 2011-01-26 2012-08-02 株式会社村田製作所 電子部品モジュールおよび電子部品素子
JP2015184600A (ja) * 2014-03-26 2015-10-22 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JP2015197544A (ja) * 2014-03-31 2015-11-09 ソニー株式会社 実装基板および電子機器
US20150333221A1 (en) * 2014-05-15 2015-11-19 LuxVue Technology Corporation Flexible display and method of formation with sacrificial release layer
WO2015198837A1 (ja) * 2014-06-27 2015-12-30 ソニー株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230093237A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20230093236A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20230093238A (ko) 2020-10-23 2023-06-27 도레이 카부시키가이샤 표시 장치 및 표시 장치의 제조 방법
KR20240026888A (ko) 2021-07-21 2024-02-29 도레이 카부시키가이샤 표시 장치

Also Published As

Publication number Publication date
US10546796B2 (en) 2020-01-28
JP2019507905A (ja) 2019-03-22
JP6622923B2 (ja) 2019-12-18
KR102159873B1 (ko) 2020-10-15
US20190115274A1 (en) 2019-04-18
KR20180103093A (ko) 2018-09-18
EP3384530A1 (en) 2018-10-10
JP6898977B2 (ja) 2021-07-07
CN108701691A (zh) 2018-10-23
WO2017142817A1 (en) 2017-08-24
CN108701691B (zh) 2022-05-27

Similar Documents

Publication Publication Date Title
JP6622923B2 (ja) マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
KR102037225B1 (ko) 표면 실장 발광 소자를 구비하는 디스플레이
US20230110862A1 (en) Display apparatus using semiconductor light-emitting device
CN107924964B (zh) 发光面板及制备此类发光面板的方法
US9627457B2 (en) Organic light emitting display device and method of manufacturing the same
US10497682B2 (en) Backplane LED integration and functionalization structures
KR20200026681A (ko) 디스플레이 장치 제조를 위한 기판 및 디스플레이 장치의 제조방법
CN113228288A (zh) 使用半导体发光器件的显示装置及其制造方法
US11908841B2 (en) Back emission display
JP2024059811A (ja) 発光ダイオード構造及びその製造方法
US20220278260A1 (en) Display apparatus using semiconductor light emitting device
US20220278082A1 (en) Display device using semiconductor light-emitting elements and manufacturing method therefor
KR20200026760A (ko) 반도체 발광소자를 이용한 디스플레이 장치
US20230135290A1 (en) Display device using semiconductor light-emitting diodes, and method for manufacturing same
US20230023582A1 (en) Display device using semiconductor light emitting device
CN112567522A (zh) 使用半导体发光二极管的显示装置及其制造方法
US20240038930A1 (en) Display device using semiconductor light-emitting devices, and method for manufacturing same
CN116235305A (zh) 图像显示装置的制造方法以及图像显示装置
US20240014354A1 (en) Image display device and method for manufacturing image display device
KR20230128460A (ko) 반도체 발광소자를 이용한 디스플레이 장치
KR20240065670A (ko) 발광 소자 및 발광 소자를 포함하는 표시 장치
KR20240090766A (ko) 반도체 발광소자를 포함하는 디스플레이 장치 및 이의 제조 방법
CN118302869A (en) Display apparatus including semiconductor light emitting device and method of manufacturing the same
CN115885332A (zh) 图像显示装置的制造方法以及图像显示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191211

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201026

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20201203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20210210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210611

R150 Certificate of patent or registration of utility model

Ref document number: 6898977

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250