JP2003100811A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003100811A
JP2003100811A JP2001298253A JP2001298253A JP2003100811A JP 2003100811 A JP2003100811 A JP 2003100811A JP 2001298253 A JP2001298253 A JP 2001298253A JP 2001298253 A JP2001298253 A JP 2001298253A JP 2003100811 A JP2003100811 A JP 2003100811A
Authority
JP
Japan
Prior art keywords
resin
layer
wiring
semiconductor device
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001298253A
Other languages
English (en)
Other versions
JP3836349B2 (ja
Inventor
Soichi Honma
荘一 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001298253A priority Critical patent/JP3836349B2/ja
Publication of JP2003100811A publication Critical patent/JP2003100811A/ja
Application granted granted Critical
Publication of JP3836349B2 publication Critical patent/JP3836349B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

(57)【要約】 【課題】 半導体素子が配線基板に金属バンプを介して
接続された半導体装置において、接続強度を高め信頼性
を向上させる。 【解決手段】 本発明の半導体装置では、半導体チップ
３の電極パッド４と配線基板１の配線パッド２とを接続
するはんだバンプ５の外周に、第１の樹脂層６が形成さ
れ、この第１の樹脂層６がはんだバンプ１と配線基板１
との間にフィレットを有している。そして、このような
バンプ接合および第１の樹脂層６の形成は、半導体チッ
プ３のはんだバンプ５の外周に、スキージング方式など
によりフラックス成分含有樹脂の層を形成した後、はん
だバンプ５と配線基板１の配線パッド２とを位置合わせ
し仮固定し、加熱して接合することにより行われる。次
いで、フラックス成分含有樹脂層を硬化させることによ
り、フィレット状の第１の樹脂層６が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、さらに詳しくは、半導体素子あ
るいは半導体パッケージが基板に金属材を介して接続さ
れた半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】従来から、半導体チップを配線基板に実
装する技術の一つとして、フリップチップ接続がある。
フリップチップ接続部は、例えば、配線基板の一方の主
面（配線パッド形成面）上に半導体チップがフェースダ
ウンで搭載され、その電極端子と基板側の配線パッドと
が、はんだなどの金属のバンプにより接続された構造を
有している。半導体チップの電極端子と配線基板の配線
パッドとは、金（Ａｕ）バンプなどを介してはんだによ
り接合することもできる。
【０００３】このようなフリップチップ接続部において
は、配線基板と半導体チップとの熱膨張率の差に起因す
る熱応力が、金属バンプ部分に集中して歪みを生じ、接
続信頼性が低下する場合がある。それを防止するため、
配線基板と半導体チップとの間に、エポキシ樹脂のよう
な絶縁樹脂の封止層をポッティング等により形成するこ
とが行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のフリップチップ接続部においては、絶縁樹脂
層の内部にボイドが発生しやすく、また配線基板の反り
が大きくなりやすいという問題があった。
【０００５】また、電極端子上に金属バンプが形成され
た半導体チップの表面に、樹脂を塗布することにより、
金属バンプの周りに樹脂層を形成し、さらに金属バンプ
の頂点を研磨した後、得られた半導体チップを金属バン
プを介してフリップチップ接続する方法が開発されてい
る。
【０００６】しかしこの方法では、半導体チップをフリ
ップチップ接続する工程で、バンプの周りの樹脂層が硬
化しているため、樹脂層と配線基板との接着性が弱く、
信頼性が不十分であった。さらに、工程が複雑になると
いう問題があった。
【０００７】さらに、樹脂層の形成方法として、感光性
樹脂を塗布し、露光・現像する方法を採ることにより、
金属バンプの周りにのみ樹脂層を形成することも行われ
ているが、この方法でも、前記方法と同様に、工程が複
雑になるばかりでなく、樹脂層の配線基板との密着性が
弱く、十分な信頼性が得られなかった。
【０００８】本発明は、これらの問題を解決するために
なされたもので、半導体素子あるいは半導体パッケージ
が基板に金属材を介して接続された半導体装置とその製
造方法において、接続強度を高め信頼性を向上させるこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の発明の半
導体装置は、絶縁基板の少なくとも一方の主面に配線層
が形成された配線基板と、前記配線基板の配線層形成面
上にフェースダウンに搭載された半導体素子と、前記半
導体素子の電極端子上に形成された金属バンプとを備
え、前記半導体素子の電極端子と前記配線基板の配線層
とが、前記金属バンプを介して接合されており、かつ前
記金属バンプと前記配線基板との間に、第１の樹脂層の
フィレットが形成されていることを特徴とする。
【００１０】第１の発明の半導体装置においては、金属
バンプを、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓ
ｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これ
らの混合物または化合物から選ばれる金属から構成する
ことができる。また、半導体素子と配線基板との間に、
第２の樹脂から成る封止層を有することができる。さら
に、金属バンプと半導体素子との間に、さらに樹脂層の
フィレットが形成された構造とすることができる。
【００１１】さらに、第２の樹脂から成る封止層を有す
る半導体装置においては、半導体素子の電極端子と配線
基板の配線層とを接合する複数の金属バンプのうちで、
一部の金属バンプの接合部に第１の樹脂層のフィレット
が形成されており、かつその他の金属バンプの接合部の
周りに前記第２の樹脂から成る封止層が形成されている
ように構成することができる。また、複数の隣接する金
属バンプの接合部に形成された第１の樹脂層のフィレッ
ト同士が、相互に連接されているように構成することが
できる。
【００１２】本発明の第２の発明の半導体装置は、絶縁
基板の少なくとも一方の主面に配線層が形成された実装
用基板と、前記実装用基板の配線層形成面上に搭載され
た半導体パッケージと、前記半導体パッケージと前記実
装用基板の配線層とを接続する金属バンプとを備え、前
記金属バンプと前記実装用基板との間に、第１の樹脂層
のフィレットが形成されていることを特徴とする。
【００１３】第２の発明の半導体装置において、金属バ
ンプを、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、
Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの
混合物または化合物から選ばれる金属から構成すること
ができる。また、金属バンプと半導体パッケージとの間
に、さらに樹脂層のフィレットが形成された構造とする
ことができる。
【００１４】本発明の第３の発明の半導体装置は、絶縁
基板の少なくとも一方の主面に配線層が形成された実装
用基板と、前記実装用基板の配線層形成面上に搭載され
たリードフレームを有する半導体パッケージと、前記半
導体パッケージのリードフレームと前記実装用基板の配
線層とを接合する低融点金属層とを備え、前記低融点金
属層と前記実装用基板との間に、第１の樹脂層のフィレ
ットが形成されていることを特徴とする。
【００１５】第２および第３の発明の半導体装置におい
て、半導体パッケージと実装用基板との間に、第２の樹
脂から成る封止層を有することができる。
【００１６】本発明の第４の発明は、半導体素子を金属
接合部材を介して基板上に搭載する半導体装置の製造方
法において、フラックス成分を含有する樹脂層がその外
周に形成された前記金属接合部材を介在させつつ、前記
基板と前記半導体素子とを位置合わせする工程と、前記
フラックス成分を含有する樹脂層を硬化させ、前記金属
接合部材と前記基板との間に前記樹脂層のフィレットを
形成する工程とを備えることを特徴とする。
【００１７】本発明の第５の発明の半導体装置の製造方
法は、半導体素子の電極端子上に設けられた金属バンプ
の外周または配線基板の配線パッド上に、フラックス成
分を含有する第１の樹脂から成る層を形成する工程と、
前記半導体素子を前記配線基板の配線パッド形成面上に
フェースダウンに配置し、前記金属バンプと前記配線基
板の配線パッドとを位置合わせする工程と、位置合わせ
された前記金属バンプと前記配線パッドとを、加熱して
接合する工程とを備え、前記フラックス成分を含有する
第１の樹脂層を硬化させることで、前記金属バンプと前
記配線基板との間に前記第１の樹脂層のフィレットを形
成することを特徴とする。
【００１８】第５の発明の半導体装置の製造方法におい
て、配線基板と前記半導体素子との間に第２の樹脂層を
形成したうえで、該第２の樹脂層を硬化させる工程をさ
らに有することができる。また、前記第２の樹脂層の形
成を、フラックス成分を含有する第１の樹脂から成る層
を形成する工程に引き続いて行うことができる。
【００１９】本発明の第６の発明の半導体装置の製造方
法は、半導体パッケージの外部端子上に設けられた金属
バンプの外周または実装用基板の配線パッド上に、フラ
ックス成分を含有する第１の樹脂から成る層を形成する
工程と、前記半導体パッケージを前記実装用基板の配線
パッド形成面上に配置し、前記金属バンプと前記実装用
基板の配線パッドとを位置合わせする工程と、位置合わ
せされた前記金属バンプと前記配線パッドとを、加熱し
て接合する工程とを備え、前記フラックス成分を含有す
る第１の樹脂層を硬化させることで、前記金属バンプと
前記実装用基板との間に前記第１の樹脂層のフィレット
を形成することを特徴とする。
【００２０】本発明の第７の発明の半導体装置の製造方
法は、実装用基板の配線パッド上に低融点金属層を形成
する工程と、前記低融点金属層上にフラックス成分を含
有する第１樹脂から成る層を形成する工程と、リードフ
レームを有する半導体パッケージを前記実装用基板の配
線パッド形成面上に搭載し、前記リードフレームと前記
実装用基板の配線パッドとを位置合わせする工程と、位
置合わせされた前記リードフレームと前記配線パッドと
を、加熱して接合する工程とを備え、前記フラックス成
分を含有する第１の樹脂層を硬化させることで、前記低
融点金属層と前記実装用基板との間に前記第１の樹脂層
のフィレットを形成することを特徴とする。
【００２１】第６および第７の発明の半導体装置の製造
方法において、実装用基板と半導体パッケージとの間に
第２の樹脂層を形成したうえで、該第２の樹脂層を硬化
させる工程をさらに有することができる。
【００２２】本発明の半導体装置では、金属接合部材の
外周の少なくとも一部、あるいは基板の配線層上に第１
の樹脂層が形成され、かつこの第１の樹脂層が、金属接
合部材と配線層との間にフィレット状をなすように形成
されており、金属接合部材への熱応力の集中を緩和す
る。したがって、接合部に歪みが生じることがなくな
り、接合強度が高まり接続部の信頼性が向上する。
【００２３】またさらに、半導体素子または半導体パッ
ケージの接続工程において、第１の樹脂層が、半導体素
子または半導体パッケージと対向する基板の面に接着さ
れるため、第１の樹脂層と基板との密着性並びに接着性
が良好である。したがって、耐リフロー性や温度サイク
ルに対する寿命が向上する。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００２５】図１は、本発明の半導体装置の第１の実施
例の概略構成を示す断面図である。図において、符号１
は、絶縁基板１ａの片面（図では上面）に配線パッド２
が形成された配線基板を示す。
【００２６】ここで、絶縁基板１ａとしては、ガラス基
板、セラミック基板、樹脂含浸ガラスクロス基板、ある
いはポリイミド樹脂テープのような樹脂基板などが挙げ
られる。そして、このような絶縁基板１ａの少なくとも
一方の主面に、銅、銅系合金、金等から成る配線層が形
成された配線基板１が使用される。配線層の形成は、樹
脂含浸ガラスクロス基板や樹脂基板では、銅箔のエッチ
ングなどにより行なわれ、ガラス基板やセラミック基板
のような無機材料系の絶縁基板においては、真空蒸着や
スパッタリングなどの物理的蒸着（ＰＶＤ）法や化学的
蒸着（ＣＶＤ）法により薄膜を形成した後、パターニン
グする方法、あるいは導電ペーストを所定のパターンで
印刷した後焼成する方法などを用いて行うことができ
る。
【００２７】また、銅配線層の上には、銅の酸化を防
ぎ、後述するバンプとの接合を強固にするために、Ｎｉ
層およびＡｕ層を積層して形成することができる。な
お、配線層全体に亘ってＮｉ−Ａｕ層を形成しても良い
が、接続用の配線パッド２のみに形成しても十分な効果
を上げることができる。また、配線パッド２以外の領域
に、エポキシ樹脂等のソルダーレジスト層を設けること
ができる。
【００２８】一方、符号３はシリコン等の半導体チップ
を示し、Ａｌからなる電極パッド４を有する。電極パッ
ド４上には、Ｔｉ膜、Ｎｉ膜およびＰｄ膜を順に積層し
て成るバリアメタル層（図示を省略する。）が形成され
ている。そして、このバリアメタル層の上に、Ｓｎ−Ｐ
ｂはんだから成るバンプ５が形成されている。さらに、
このはんだバンプ５の外周の少なくとも一部に、第１の
樹脂層６が形成されている。第１の樹脂層６は、はんだ
酸化膜を除き、かつはんだの酸化を防止するフラックス
成分を含む樹脂の塗布層を硬化させたものである。
【００２９】そして、このようなはんだバンプ５を有す
る半導体チップ３が、前記した配線基板１上にフェース
ダウンに配置されて搭載され、はんだバンプ５の先端部
が配線パッド２に当接され、はんだの溶融により接合さ
れている。また、こうして接合されたはんだバンプ５と
配線基板１との間には、第１の樹脂層６のフィレットが
形成されている。
【００３０】このような構造を有する第１の実施例の半
導体装置は、以下に示すようにして製造することができ
る。まず、図２に示すように、シリコン等の半導体ウェ
ハ７（例えば、直径６インチ、厚さ６２５μｍ）に、Ａ
ｌ電極パッド４を形成した後、その上に電極パッド４の
中心部を開口部（５０μｍ角）とするパッシベーション
膜８を形成する。なお、電極パッド４の大きさは例えば
１００μｍ角とし、後工程で形成される個々の半導体チ
ップ（１５ｍｍ×１５ｍｍ）の周辺部に相当する領域
に、２５０μｍのピッチで形成されている。
【００３１】次に、図３に示すように、この半導体ウェ
ハ７の全面に、Ｔｉ膜９、Ｎｉ膜１０およびＰｄ膜１１
を、スパッタリング、電子ビーム蒸着などの方法により
順に積層して形成し、バリアメタル層とする。
【００３２】次いで、図４に示すように、このバリアメ
タル層上に、フォトレジストを塗布し、約５０μｍの厚
さのレジスト層１２を形成した後、このレジスト層１２
を露光・現像し、Ａｌ電極パッド４に重なるように１０
０μｍ角の開口部を形成する。そして、レジスト層１２
の開口部内にはんだめっきを行い、５０μｍ厚のバンプ
形成用のはんだ層１３を形成する。
【００３３】なお、はんだめっきは、以下に示すように
行われる。例えばＳｎ−Ｐｂはんだをめっきするには、
スズ３０ｇ／Ｌ、鉛２０ｇ／Ｌ、アルキルスルホン酸１
００ｇ／Ｌ、および界面活性剤を主成分とする添加剤を
含有する溶液中に、レジスト層１２のパターンが形成さ
れた半導体ウェハ７を浸漬し、浴温度２０℃でバリアメ
タル層を陰極、Ｓｎ−Ｐｂはんだ板を陽極として、電流
密度１Ａ／ｄｍ２の条件で緩やかに撹拌しながら電解め
っきを行う。
【００３４】その後、図５に示すように、アセトンや公
知のレジスト剥離液を用いてレジストパターンを剥離し
た後、下地電極として残ったＰｄ膜１１およびＮｉ膜１
０を、王水系のエッチング液を用いてエッチング除去す
る。さらに、Ｔｉ膜９を、エチレンジアミン四酢酸系溶
液を用いてエッチングする。
【００３５】次いで、この半導体ウェハ７にロジン系フ
ラックスを塗布した後、窒素雰囲気中で２２０℃の温度
に３０秒間加熱してはんだをリフローし、図６に示すよ
うに、突起状のはんだ電極（はんだバンプ）５を形成す
る。その後、電気的なテストを行った後、半導体ウェハ
７をダイシングして個々の半導体チップ３とする。
【００３６】次いで、図７に示すように、はんだ酸化膜
を除きはんだの酸化を防止するフラックス成分を含む樹
脂（フラックス成分含有樹脂）１４を、ペースト状に調
製し、これを平型の容器１５内に適量塗布した後、スキ
ージ１６を用いて均一に均し（以下、スキージングと示
す。）、樹脂厚を例えば６０μｍにする。
【００３７】そして、図８に示すように、はんだバンプ
５を有する半導体チップ３をツールに吸着して、バンプ
の先端部をフラックス成分含有樹脂１４の表面に押し付
け、はんだバンプ５に前記樹脂を塗布する。ここで、ス
キージング後のフラックス成分含有樹脂１４層の厚さを
調整することにより、はんだバンプ５への樹脂塗布量を
コントロールすることが可能である。
【００３８】一方、図９に示すように、ポリイミド樹脂
テープ、樹脂基板、セラミック基板などの絶縁基板１ａ
の片面にＣｕ配線パッド２が設けられ、かつ配線パッド
２以外の領域にエポキシ樹脂等のソルダーレジスト層
（図示を省略。）が形成された配線基板１を用意し、そ
の配線パッド２上に、無電解めっきなどによりＮｉ層と
Ａｕ層（いずれも図示を省略。）を積層して形成する。
【００３９】そして、このような配線基板１の配線パッ
ド２と、前記した先端部にフラックス成分含有樹脂１４
層が形成されたはんだバンプ５とを、位置合わせして仮
止めする。はんだバンプ５の先端部に、粘着性および接
着性を有するフラックス成分含有樹脂１４層が形成され
ているので、加圧するだけで容易に仮固定することがで
きる。
【００４０】その後、リフロー炉に通し、加熱してはん
だをリフローさせることにより、はんだバンプ５と配線
パッド２とを接合する。リフローの条件は、例えば１５
０℃で１分間とし、ピーク温度を２２０℃に設定する。
はんだバンプ５の外周にフラックス成分含有樹脂１４の
層が形成されており、この樹脂に含有されているフラッ
クス成分により、はんだリフロー時にバンプ表面のはん
だ酸化膜が除去されるため、はんだバンプ５と配線パッ
ド２とが良好に接合される。その後、例えば１５０℃で
３時間加熱することにより樹脂を硬化させて第１の樹脂
層６とし、半導体装置を完成する。なお、はんだリフロ
ー時の加熱で樹脂が十分に硬化される場合、ここでの加
熱を省略することも可能である。
【００４１】また、図１０に示すように、半導体チップ
３と配線基板１との間に、エポキシ樹脂、アクリル樹
脂、シリコーン樹脂等を主体とする第２の樹脂層１７を
形成することで、さらに接続の信頼性を高めることが可
能である。さらに、図１１に示すように、第２の樹脂層
１７の外側に第３の樹脂層１８を被覆・形成することが
できる。このような構造では、さらに樹脂層の密着性が
向上するため、樹脂クラックの発生を防止することがで
き、耐リフロー性がさらに向上する。
【００４２】第１の樹脂、第２の樹脂、第３の樹脂とし
て、同種のものを使用してもよいが、フィラー量を変化
させるなどにより物性を変えたものを使用してもよい。
第２の樹脂として、第１の樹脂と物性の異なる別の樹脂
を使用した場合には、半導体チップ３と配線基板１との
間隙部の封止を１種類の樹脂で行った構造に比べて、信
頼性をより高くすることができる。例えば、第２の樹脂
にフィラーを加えることにより、熱膨張係数を下げるこ
とができ、半導体チップ３と配線基板１との間の熱膨張
率の差異に起因する応力歪を緩和することができる。
【００４３】さらに、第３の樹脂の物性を、第１の樹脂
および／または第２の樹脂と変えることができる。例え
ば、第３の樹脂として、第１の樹脂や第２の樹脂に比べ
てガラス転移温度Ｔｇの高い樹脂を用いることにより、
さらに耐リフロー性を向上させることが可能になる。
【００４４】こうして製造される第１の実施例の半導体
装置においては、はんだバンプ５の外周の少なくとも一
部に第１の樹脂層６を有し、かつこの第１の樹脂層６
が、はんだバンプ５と配線基板１との間にフィレットを
有するように形成されているので、バンプ接合部の強度
が向上する。すなわち、配線基板１上にフィレット状に
形成された第１の樹脂層６が、はんだバンプ５への熱応
力の集中を緩和するので、バンプ接合部に歪みが生じに
くくなり、接続信頼性が向上する。
【００４５】また、第１の樹脂層６がはんだバンプ５の
外周にのみ形成されているため、ボイドが生じることが
ない。したがって、例えば吸湿リフローを行った場合
も、ボイドに起因する不良が発生することがない。な
お、半導体チップ３と配線基板１との間に形成される第
２の樹脂層１７には、ボイドが発生することもあるが、
はんだバンプ５の接合部の近傍に形成される第１の樹脂
層６中にボイドが発生しないので、接続信頼性の高い半
導体装置が得られる。
【００４６】さらに、スキージングされたペースト状の
樹脂をはんだバンプ５に塗布する方式で、第１の樹脂層
６が形成されているため、スキージングの樹脂厚を調整
することで、はんだバンプ５への樹脂塗布量を簡便に定
量化することができ、さらに第１の樹脂層６の形成厚を
コントロールすることができる。
【００４７】なお、第１の実施例の半導体装置では、第
１の樹脂層を、はんだバンプの外周全体を覆うように形
成し、かつこの樹脂層が半導体チップの電極パッドおよ
び配線基板の配線パッドにそれぞれ接着されているよう
に構成することもできる。
【００４８】前述の工程にしたがって製造された第１の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に２５００個のはんだバンプが形成された
１５ｍｍ角のシリコンチップを使用し、これをポリイミ
ド樹脂基板上に実装して試験サンプルとした。温度サイ
クル試験は、（−６５℃×３０分）〜（２５℃×５分）
〜（１５０℃×３０分）を１サイクルとして行った。
【００４９】温度サイクル試験の結果、５００サイクル
後でも接続箇所（フリップチップ接続部）に全く破断の
発生が認められなかった。また、シリコンチップとポリ
イミド樹脂基板との間に、第２の樹脂としてエポキシ系
樹脂を充填した後硬化させたものについて、同様の温度
サイクル試験を行ったところ、３０００サイクル後でも
接続個所に破断が認められなかった。
【００５０】さらに、第３の樹脂として、エポキシ系樹
脂、シリコーン系樹脂、アクリル系樹脂、ポリイミド系
樹脂などを、配線基板との間にフィレットを形成するよ
うにシリコンチップの外側に形成したものについて、同
様の温度サイクル試験を行ったところ、５０００サイク
ル後でも接続個所に破断が認められなかった。さらに、
耐リフロー性も向上し、吸湿リフローレベル１相当にお
いても、接続不良および樹脂の剥離が生じなかった。
【００５１】なお、第１の実施例では、金属バンプとし
てＳｎ−Ｐｂはんだのバンプを設けた場合を述べたが、
Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂ
ｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混合物ま
たは化合物から選ばれる金属から成るバンプとしてもよ
い。また、配線基板の配線パッドも、Ａｕ、Ａｇ、Ｃ
ｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉ
ｎ、Ｓｂ、Ｇｅの単独、これらの混合物または化合物、
あるいは積層膜であってもよい。またさらに、これらの
間の接合に関しても、金属の溶融接合に限定されるもの
ではなく、例えば金属の拡散接合によるものであっても
良い。
【００５２】次に、第２乃至第５の実施例について説明
する。
【００５３】第２の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図１２に示すように、シ
リコン等の半導体ウェハ７（例えば、直径６インチ、厚
さ６２５μｍ）にＡｌ電極パッド４を形成した後、その
上に、電極パッド４の中心部を開口部（９０μｍ角）と
するパッシベーション膜８を形成する。なお、Ａｌ電極
パッド４の大きさは例えば１００μｍ角とし、後工程で
形成される個々の半導体チップ（１０ｍｍ×１５ｍｍ）
の周辺部に相当する領域に、２５０μｍのピッチで形成
されている。
【００５４】この半導体ウェハ７のＡｌ電極パッド４上
に、先端に小突起を有するボール状の金バンプ１９を、
ワイヤボンダにより１個ずつ形成する。金バンプ１９の
径は８５μｍ、高さは７０μｍとする。その後、電気的
なテストを行った後、半導体ウェハをダイシングして個
々の半導体チップとする。
【００５５】次いで、フラックス成分を含む樹脂（フラ
ックス成分含有樹脂）を、ペースト状に調製し、これを
平型の容器内に適量塗布した後、スキージングすること
により、樹脂厚を例えば６０μｍに均す。そして、この
樹脂層の表面に金バンプ１９の先端部を押し付け、金バ
ンプ１９の外周にフラックス成分含有樹脂１４を塗布す
る。ここで、スキージング後のフラックス成分含有樹脂
１４の厚さを調整することにより、金バンプ１９への樹
脂塗布量をコントロールすることができる。
【００５６】次に、この半導体チップを以下に示すよう
にフリップチップ接続して、半導体装置とする。すなわ
ち、図１３に示すように、ポリイミド樹脂テープ、樹脂
基板、セラミック基板などの絶縁基板１ａの片面にＣｕ
配線パッド２が設けられ、かつ配線パッド２以外の領域
にエポキシ樹脂等のソルダーレジスト層２０が形成され
た配線基板１を用意し、その配線パッド２上に、無電解
めっきなどによりＮｉ層２１とＡｕ層２２を積層して形
成する。次に、配線パッド２のＡｕ層２２上に、Ｓｎ−
３．５Ａｇはんだ層２３を印刷等により形成する。
【００５７】そして、図１４に示すように、Ｓｎ−Ａｇ
はんだ層２３が形成された配線パッド２と外周にフラッ
クス成分含有樹脂１４層が形成された金バンプ１９と
を、位置合わせして仮止めする。このとき、金バンプ１
９の先端部に粘着性および接着性を有するフラックス成
分含有樹脂１４の層が形成されているので、加圧するだ
けで容易に仮固定することができる。
【００５８】その後、リフロー炉に通し、加熱してＳｎ
−Ａｇはんだをリフローさせることにより、金バンプ１
９と配線パッド２（Ａｕ層２２）とを接合する。リフロ
ーの条件は、例えば１５０℃で１分間とし、ピーク温度
を２２０℃に設定する。
【００５９】金バンプ１９の外周に形成された樹脂層に
含有されるフラックス成分により、はんだリフロー時に
Ｓｎ−Ａｇはんだ層２３表面の酸化膜が除去されるた
め、金バンプ１９と配線パッド２との良好な接合が得ら
れる。その後、必要に応じ例えば１５０℃で３時間加熱
することにより、樹脂を硬化させる。こうして、金バン
プ１９と配線パッド２との間にフィレットを有する形状
の第１の樹脂層６が形成され、半導体装置を完成する。
【００６０】なお、はんだリフロー炉を用いず、熱圧着
法や超音波併用熱圧着法などにより接合を行うこともで
きる。超音波併用熱圧着法では、例えば超音波印加ツー
ルによって２００℃程度の温度に加熱し、かつ超音波強
度５Ｗで１秒間超音波を印加し、シリコンチップ１個当
たり５ｋｇの荷重をかけて接合を行う。
【００６１】こうして製造される第２の実施例の半導体
装置においては、金バンプ１９の外周の少なくとも一部
に第１の樹脂層６を有し、かつこの第１の樹脂層６が、
金バンプ１９と配線基板１との間にフィレットを有する
ように形成されているので、バンプ接合部の強度が向上
する。すなわち、配線パッド２上にフィレット状に形成
された第１の樹脂層６が、金バンプ１９の接合部への熱
応力の集中を緩和するので、バンプ接合部に歪みが生じ
にくくなり、接続信頼性が向上する。
【００６２】また、第１の樹脂層６が金バンプ９の外周
にのみ形成されているため、ボイドが生じることがな
く、ボイドに起因する不良が発生することがない。さら
に、スキージングされたペースト状の樹脂を金バンプ９
に塗布する方式で、第１の樹脂層６が形成されているた
め、スキージングの樹脂厚を調整することで、金バンプ
１９への樹脂塗布量を簡便に定量化することができ、さ
らに第１の樹脂層６の形成厚をコントロールすることが
できる。
【００６３】なお、第１の実施例と同様に第２の実施例
の半導体装置においても、半導体チップ３と配線基板１
との間に、エポキシ樹脂、アクリル樹脂、シリコーン樹
脂等を主体とする第２の樹脂層を形成することで、さら
に接続の信頼性を高めることが可能である。さらに、第
２の樹脂層の外側に第３の樹脂層を被覆・形成すること
ができる。このような構造では、さらに樹脂層の密着性
が向上するため、樹脂クラックの発生を防止することが
でき、耐リフロー性がさらに向上する。
【００６４】前述の工程にしたがって製造された第２の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に１００個の金バンプが形成された１０ｍ
ｍ×１５ｍｍのシリコンチップを使用し、これをポリイ
ミド樹脂基板上に実装して試験サンプルとした。温度サ
イクル試験は、（−６５℃×３０分）〜（２５℃×５
分）〜（１５０℃×３０分）を１サイクルとして行っ
た。
【００６５】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、シリコンチップとポリイミド樹脂基板との間に、
第２の樹脂としてエポキシ系樹脂を充填した後硬化させ
たものについて、同様の温度サイクル試験を行ったとこ
ろ、３０００サイクル後でも接続個所に破断が認められ
なかった。さらに、第３の樹脂として、エポキシ系樹
脂、シリコーン系樹脂、アクリル系樹脂、ポリイミド系
樹脂などを、配線基板との間にフィレットを有するよう
にシリコンチップの外側に形成したものについて、同様
の温度サイクル試験を行ったところ、５０００サイクル
後でも接続個所に破断が認められなかった。さらに、耐
リフロー性も向上し、吸湿リフローレベル１相当におい
ても、接続不良および樹脂の剥離は生じなかった。
【００６６】なお、第２の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。また、シリコンチップの電極
パッド上に形成する金属バンプとして、金ボールバンプ
の他に、はんだやＣｕあるいはＰｄを含有するＡｕのボ
ールバンプを用いることができる。これらのボール状バ
ンプの形成は、はんだワイヤやＣｕワイヤあるいはＰｄ
の混入されたＡｕワイヤを使用し、ワイヤボンダにより
行うことができる。
【００６７】次に、第３の実施例の半導体装置について
説明する。この半導体装置では、図１５に示すように、
絶縁基板１ａの片面にＣｕの配線パッド２が設けられた
実装用基板２４の片面に、テープＢＧＡパッケージ２５
が搭載されている。テープＢＧＡパッケージ２５は、ポ
リイミド樹脂等のＴＡＢテープ２６にＬＳＩチップ２７
がフェースダウンで搭載され、金バンプ２８を介して実
装された構造を有し、上面に金属キャップ２９が被着さ
れている。パッケージサイズは３０ｍｍ角で、ＴＡＢテ
ープの外部端子上にＳｎ−Ｐｂはんだボール３０が１ｍ
ｍのピッチで８００個形成されている。なお、符号３１
は接着剤層を示し、３２は封止樹脂層をそれぞれ示して
いる。
【００６８】このようなはんだボール３０の外周の少な
くとも一部に、第１の樹脂層６が形成されている。この
第１の樹脂層６の形成は、以下に示すようなスキージン
グ法を用いて行うことができる。すなわち、ペースト状
に調製されたフラックス成分含有樹脂を、平型の容器内
に塗布し表面をスキージングすることにより、樹脂厚を
例えば１００μｍに均した後、この樹脂層の表面にはん
だボール３０の先端部を押し付け、外周にフラックス成
分含有樹脂を塗布する。
【００６９】そして、先端部にフラックス成分含有樹脂
の層が形成されたはんだボール３０と実装用基板２４の
配線パッド２とを、位置合わせし加圧して仮止めし、次
いで加熱してはんだをリフローさせることにより、はん
だボール３０と実装用基板２４の配線パッド２とを接合
する。リフローの条件は、例えば１５０℃で１分間と
し、ピーク温度を２２０℃に設定する。
【００７０】はんだボール３０の外周に形成された樹脂
層に含有されるフラックス成分により、はんだリフロー
時に表面の酸化膜が除去されるため、はんだボール３０
と配線パッド２との良好な接合が得られる。その後必要
に応じ、例えば１５０℃で３時間加熱することにより、
樹脂を硬化させる。こうして、はんだボール３０と配線
パッド２との間にフィレットを有する形状の第１の樹脂
層６が形成され、半導体装置が完成される。
【００７１】こうして製造される第３の実施例の半導体
装置においては、ＢＧＡパッケージ２５のはんだボール
３０の外周の少なくとも一部に第１の樹脂層６を有し、
かつこの第１の樹脂層６が、実装用基板２４との間にフ
ィレットを形成しているので、接合部の強度が向上す
る。すなわち、実装用基板２４上にフィレット状に形成
された第１の樹脂層６が、はんだボール３０接合部への
熱応力の集中を緩和するので、接合部に歪みが生じにく
くなり、接続信頼性が向上する。
【００７２】なお、この実施例の半導体装置において、
第１の樹脂層６が、はんだボール３０の外周全体を覆う
ように形成され、かつこの樹脂層がテープＢＧＡパッケ
ージ２５および実装用基板２４にそれぞれ接着される構
造とすることができる。
【００７３】前述の工程にしたがって製造された第３の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体パッケージとし
ては、８００個のはんだボールバンプが形成された３０
ｍｍ角のテープＢＧＡパッケージを使用し、ポリイミド
樹脂の実装用基板上に実装して試験サンプルとした。温
度サイクル試験は、（−５５℃×３０分）〜（２５℃×
５分）〜（１２５℃×３０分）を１サイクルとして行っ
た。
【００７４】温度サイクル試験の結果、１０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。また、ＢＧＡパッケージとポリイミド樹脂基板との
間に、第２の樹脂として、エポキシ系樹脂を充填した後
硬化させたものについて、同様の温度サイクル試験を行
ったところ、３０００サイクル後でも接続個所に破断が
認められなかった。さらに、第３の樹脂として、エポキ
シ系樹脂、シリコーン系樹脂、アクリル系樹脂、ポリイ
ミド系樹脂などを、実装用基板２４との間にフィレット
を有するようにＢＧＡパッケージ２５の外側に形成した
ものについて、同様の温度サイクル試験を行ったとこ
ろ、５０００サイクル後でも接続個所に破断が認められ
なかった。さらに、耐リフロー性も向上し、吸湿リフロ
ーレベル１相当においても、接続不良および樹脂の剥離
は生じなかった。
【００７５】なお、第３の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させることなどにより物性を
変えたものを使用してもよい。また、ＢＧＡパッケージ
のボールバンプとして、Ｓｎ−Ｐｂはんだボールを形成
した例を述べたが、Ａｇ、Ｃｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
ｂ、Ｃｕ、Ｇｅ等の金属の単独やこれらの混合物あるい
は化合物から成るバンプであってよい。
【００７６】さらに、第１の樹脂層６の形成を、スキー
ジング方式によりはんだボール３０の外周に行ったが、
以下に示す方式で実装用基板２４の配線パッド２上に行
ってもよい。すなわち、図１６に示すように、フラック
ス成分含有樹脂１４をスクリーンマスク３３を用いて実
装用基板２４の配線パッド２上に印刷してもよく、さら
に、図１７に示すように、転写ピン３４を用いて、実装
用基板２４の配線パッド２上に転写することもできる。
【００７７】次に、第４の実施例について説明する。第
４の実施例では、図１８に示すように、配線基板１の配
線パッド２形成面に、はんだバンプ５を有する複数個
（例えば４個）の半導体チップ３がフェースダウンに配
置されて搭載されている。チップサイズは８ｍｍ角で、
バンプ数は１２００個である。
【００７８】そして、各半導体チップ３において、はん
だバンプ５が配線パッド２に当接され、はんだの溶融に
より接合がなされている。また、はんだバンプ５の外周
の少なくとも一部に、フラックス成分を含む樹脂の硬化
層である第１の樹脂層６が形成され、配線基板１との間
に第１の樹脂層６のフィレットが形成されている。
【００７９】このバンプの接合および第１の樹脂層６の
形成は、以下に示すようにして行うことができる。すな
わち、ペースト状に調製されたフラックス成分含有樹脂
を、平型の容器内に塗布し表面をスキージングすること
により、樹脂厚を例えば６０μｍに均した後、この樹脂
層の表面にはんだバンプ５の先端部を押し付け、はんだ
バンプ５の外周にフラックス成分含有樹脂を塗布する。
【００８０】次いで、まず１個目の半導体チップ３につ
いて、先端部にフラックス成分含有樹脂層が形成された
はんだバンプ５と配線基板１の配線パッド２とを、位置
合わせし加圧して仮止めする。次に、２個目の半導体チ
ップも同様な方法で配線基板１上に仮圧着・固定し、同
様に３個目、４個目の半導体チップも仮圧着する。
【００８１】各々の半導体チップ３の間を０．５ｍｍと
非常に狭い間隙で配置しても、はんだバンプ５の外周に
塗布されたフラックス成分含有樹脂が、隣接する半導体
チップ３の搭載領域にまではみ出すことがなく、２個目
以下の半導体チップも１個目と同様に容易に仮圧着する
ことができる。
【００８２】次いで、加熱してはんだをリフローさせ、
全ての半導体チップ３について、はんだバンプ５を配線
基板１の配線パッド２に接合する。リフローの条件は、
例えば１５０℃で１分間とし、ピーク温度を２２０℃に
設定する。
【００８３】各半導体チップ３について、はんだバンプ
５の外周に形成された樹脂層に含有されるフラックス成
分により、はんだリフロー時に表面の酸化膜が除去され
るため、はんだバンプ５と配線基板１の配線パッド２と
の良好な接合が得られる。その後必要に応じ、例えば１
５０℃で３時間加熱することにより、フラックス成分含
有樹脂を硬化させる。こうして、はんだバンプ５と配線
基板１との間にフィレットを有する形状の第１の樹脂層
６が形成され、半導体装置が完成する。
【００８４】こうして製造される第４の実施例の半導体
装置においては、はんだバンプ５の外周の少なくとも一
部に第１の樹脂層６を有し、かつこの第１の樹脂層６
が、配線基板１との間にフィレットを形成しているの
で、バンプ接合部の強度が向上する。すなわち、配線基
板１上にフィレット状に形成された第１の樹脂層６が、
はんだバンプ５の接合部への熱応力の集中を緩和するの
で、接合部に歪みが生じにくくなり、接続信頼性が向上
する。
【００８５】また、複数個の半導体チップ３が近接して
配置されているが、フラックス成分含有樹脂が隣接する
半導体チップ３の搭載領域まではみ出すことがないた
め、複数個の半導体チップ３をまとめてフリップチップ
実装することができる。したがって、各半導体チップに
ついて、フラックス塗布、リフロー、洗浄と煩雑な工程
を繰り返す必要がなくなり、プロセスが簡便になるうえ
に、はんだリフローの際の熱履歴を１回に減らすことが
でき、信頼性が向上する。
【００８６】前述の工程にしたがって製造された第４の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、１２００個のはんだバンプが形成された８ｍｍ角の
シリコンチップ４個を使用し、これらをポリイミド樹脂
基板上に実装してＭＣＭ（マルチチップモジュール）構
造を有する試験サンプルとした。温度サイクル試験は、
（−６５℃×３０分）〜（２５℃×５分）〜（１５０℃
×３０分）を１サイクルとして行った。
【００８７】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、図１９に示すように、各半導体チップ３とポリイ
ミド樹脂の配線基板１との間に、エポキシ系樹脂を充填
し硬化させることにより、第２の樹脂層１７を形成した
装置について、同様の温度サイクル試験を行ったとこ
ろ、３０００サイクル後でも接続個所に破断が認められ
なかった。
【００８８】さらに、図２０に示すように、第２の樹脂
層１７の外側に、エポキシ系樹脂、シリコーン系樹脂、
アクリル系樹脂、ポリイミド系樹脂などから成る第３の
樹脂層１８を、配線基板１との間にフィレットを形成す
るように被覆したものについて、同様の温度サイクル試
験を行ったところ、５０００サイクル後でも接続個所に
破断が認められなかった。さらに、耐リフロー性も向上
し、吸湿リフローレベル１相当においても、接続不良お
よび樹脂の剥離は生じなかった。
【００８９】なお、第４の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。
【００９０】また、金属バンプとしてはんだバンプを形
成した例を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、
Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単
独、これらの混合物または化合物から選ばれる金属から
成るバンプとしてもよい。さらに、配線基板の配線パッ
ドも、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐ
ｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混
合物または化合物、あるいは積層膜であってもよい。ま
たさらに、これらの間の接合に関しても、金属の溶融接
合に限定されるものではなく、例えば金属の拡散接合に
よるものであっても良い。
【００９１】次に、第５の実施例について説明する。第
５の実施例では、図２１に示すように、配線基板１の配
線パッド２形成面に、はんだバンプ５を有する２個の半
導体チップ３ａ、３ｂが、それぞれフェースダウンに配
置され、２段に積み重ねられて搭載されている。
【００９２】それぞれの半導体チップ３において、はん
だバンプ５の外周の少なくとも一部に、フラックス成分
を含む樹脂の硬化層である第１の樹脂層６が形成されて
いる。また、下側に配置された第１の半導体チップ３ａ
のはんだバンプ５ａが配線基板１の配線パッド２に当接
され、はんだの溶融により接合されている。そして、第
１の半導体チップ３ａのはんだバンプ５ａと配線基板１
との間には、第１の樹脂層６のフィレットが形成されて
いる。
【００９３】また、こうしてフリップチップ実装された
第１の半導体チップ３ａの裏面に、第２の半導体チップ
３ｂが載せられ、第２の半導体チップ３ｂのはんだバン
プ５ｂと第１の半導体チップ３ａの裏面に形成された接
続パッド（図示を省略）とが、はんだの溶融により接合
されている。そして、この第２のシリコンチップ３ｂの
はんだバンプ５ｂと第１の半導体チップ３ａとの間に
は、第１の樹脂層６のフィレットが形成されている。
【００９４】この第５の実施例の半導体装置は、以下に
示すようにして製造される。まず、シリコン等の半導体
チップ（第１の半導体チップ３ａ）の所定の位置に、Ｒ
ＩＥ（反応性イオンエッチング）を用いて７０μｍの深
さの穴を形成した後、穴の内壁面にＳｉＯ２などの酸化
膜を形成する。
【００９５】次いで、こうして形成された穴上の面にＴ
ｉ／Ｃｕスパッタ膜を形成した後、穴内をＣｕめっきに
よって埋め込む。また、第１の半導体チップ３ａ表面の
電極端子上に、実施例１と同様にしてはんだバンプ５ａ
を形成する。そして、このチップの裏面をラップし、５
０μｍの厚さに削る。このラッピングにより、Ｃｕで埋
め込まれた穴は、第１のチップ３ａの表面から裏面へ貫
通する導通孔（スループラグ）３５となる。
【００９６】次いで、ペースト状に調製されたフラック
ス成分含有樹脂を、平型の容器内に塗布し表面をスキー
ジングすることにより、樹脂厚を例えば６０μｍに均し
た後、この樹脂層の表面に、第１の半導体チップ３ａの
はんだバンプ５ａの先端部を押し付け、はんだバンプ５
ａの外周にフラックス成分含有樹脂を塗布する。
【００９７】次に、先端部にフラックス成分含有樹脂層
が形成されたはんだバンプ５ａと配線基板１の配線パッ
ド２とを、位置合わせし加圧して仮止めする。次いで、
加熱してはんだをリフローさせ、第１の半導体チップ３
ａについて、はんだバンプ５ａを配線基板１の配線パッ
ド２に接合する。リフローの条件は、例えば１５０℃で
１分間とし、ピーク温度を２２０℃に設定する。
【００９８】第１の半導体チップ３ａについて、はんだ
バンプ５ａの外周に形成された樹脂層に含有されるフラ
ックス成分により、はんだリフロー時に表面の酸化膜が
除去されるため、はんだバンプ５ａと配線基板１の配線
パッド２との良好な接合が得られる。その後必要に応
じ、例えば１５０℃で３時間加熱することにより、フラ
ックス成分含有樹脂を硬化させる。こうして、第１の半
導体チップ３ａのはんだバンプ５ａと配線基板１との間
にフィレットを有する形状の第１の樹脂層６が形成され
る。
【００９９】次に、第１の半導体チップ３ａと同様に電
極端子上にはんだバンプ５ｂが形成された第２の半導体
チップ３ｂを用意し、このはんだバンプ５ｂの先端部に
も、第１の半導体チップ３ａと同様にスキージング方式
によりフラックス成分含有樹脂層を形成する。そして、
このような第２の半導体チップ３ｂを第１の半導体チッ
プ３ａの裏面の上に重ねて配置し、第２の半導体チップ
３ｂのはんだバンプ５ｂと第１の半導体チップ３ａの裏
面に形成された接続パッド（スループラグのランド）と
を、位置合わせして仮止めする。その後、リフロー炉を
通し加熱してはんだをリフローさせることにより、第２
の半導体チップ３ｂのはんだバンプ５ｂと第１の半導体
チップ３ａ裏面の接続パッドとを接合する。次いで必要
に応じ、例えば１５０℃で３時間加熱することにより、
フラックス成分含有樹脂を硬化させる。こうして、第２
の半導体チップ３ｂのはんだバンプ５ｂと第１の半導体
チップ３ａ（裏面）との間にフィレットを有する形状の
第１の樹脂層６が形成される。
【０１００】こうして製造される第５の実施例の半導体
装置においては、第１および第２の半導体チップ３ａ、
３ｂにおいて、はんだバンプ５ａ、５ｂの外周の少なく
とも一部に第１の樹脂層６を有し、かつこの第１の樹脂
層６が、配線基板１あるいは第１の半導体チップ３ａの
裏面との間にフィレットを形成しているので、バンプ接
合部の強度が向上する。すなわち、配線基板１上あるい
は第１の半導体チップ３ａ上にフィレット状に形成され
た第１の樹脂層６が、それぞれのはんだバンプ５ａ、５
ｂの接合部への熱応力の集中を緩和するので、接合部に
歪みが生じにくくなり、接続信頼性が向上する。
【０１０１】また、各半導体チップにおいて、第１の樹
脂層６の形成がスキージング方式で行われているため、
スキージングの樹脂厚を調整することではんだバンプ５
ａ、５ｂへの塗布量を簡便に定量化することができ、塗
布された樹脂が半導体チップの裏面に回りこむという不
良が発生しない。すなわち、厚さが約５０μｍと薄い半
導体チップが複数段に積層され樹脂封止された従来の半
導体装置では、樹脂のはみ出しが多く発生し、はみだし
た樹脂が半導体チップの側面に沿って這い上がって裏面
に回りこみ、裏面の電極やフリップチップ接続用のツー
ルに付着する問題が生じていたが、第５の実施例では、
第１の樹脂層６がはんだバンプ５ａ、５ｂの外周のみに
形成されているため、樹脂量が少なく、半導体チップの
裏面に回り込む現象が発生しない。
【０１０２】前述の工程にしたがって製造された第５の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。温度サイクル試験は、（−６
５℃×３０分）〜（２５℃×５分）〜（１５０℃×３０
分）を１サイクルとして行った。
【０１０３】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、図２２に示すように、第１の半導体チップ３ａと
第２の半導体チップ３ｂとの間および第１の半導体チッ
プ３ａと配線基板１との間に、エポキシ系樹脂を充填し
硬化させることにより、第２の樹脂層１７を形成した装
置について、同様の温度サイクル試験を行ったところ、
３０００サイクル後でも接続個所に破断が認められなか
った。
【０１０４】さらに、図２３に示すように、第２の樹脂
層１７の外側に、エポキシ系樹脂、シリコーン系樹脂、
アクリル系樹脂、ポリイミド系樹脂などから成る第３の
樹脂層１８を、配線基板１との間にフィレットを形成す
るように被覆したものについて、同様の温度サイクル試
験を行ったところ、５０００サイクル後でも接続個所に
破断が認められなかった。さらに、耐リフロー性も向上
し、吸湿リフローレベル１相当においても、接続不良お
よび樹脂の剥離は生じなかった。
【０１０５】なお、第５の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。
【０１０６】また、金属バンプとしてはんだバンプを形
成した例を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、
Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単
独、これらの混合物または化合物から選ばれる金属から
成るバンプとしてもよい。さらに、配線基板の配線パッ
ドも、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐ
ｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混
合物または化合物、あるいは積層膜であってもよい。ま
たさらに、これらの間の接合に関しても、金属の溶融接
合に限定されるものではなく、例えば金属の拡散接合に
よるものであっても良い。
【０１０７】また、半導体チップを２段に積み重ねた構
造の例を示したが、３段以上に重ねてもよいし、また実
施例４に示すＭＣＭ構造において、半導体チップを複数
段に積み重ねてもよい。
【０１０８】次に、本発明の第６乃至第８の実施例につ
いて説明する。
【０１０９】第６の実施例の半導体装置は、以下に示す
ようにして製造される。まず、シリコン等の半導体ウェ
ハ（例えば、直径６インチ、厚さ６２５μｍ）にＡｌ電
極パッドを形成した後、その上に、電極パッドの中心部
を開口部とするパッシベーション膜を形成する。なお、
Ａｌ電極パッドの大きさは例えば８０μｍ角とし、後工
程で形成される個々の半導体チップ（３ｍｍ×３ｍｍ）
の周辺部に相当する領域に、１２０μｍのピッチで形成
されている。
【０１１０】この半導体ウェハのＡｌ電極パッド上に、
先端に小突起を有するボール状の金バンプを、ワイヤボ
ンダにより１個ずつ形成する。金バンプの径は６０μ
ｍ、高さは７０μｍとする。なお、めっき法により、金
バンプを形成することもできる。その後、電気的なテス
トを行った後、半導体ウェハをダイシングして個々の半
導体チップとする。
【０１１１】一方、図２４に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３を
印刷法により形成する。はんだ層２３の形成は、めっき
法あるいはワイヤボンダを用いたボール形成搭載法によ
って行っても良い。また、配線パッド２上に無電解めっ
きなどによりＮｉ層２１とＡｕ層２２を積層して形成し
た後、Ａｕ層２２上に前記はんだ層２３を形成しても良
い。
【０１１２】次いで、こうして形成されたはんだ層２３
の上に、ペースト状に調製されたフラックス成分を含む
樹脂（フラックス成分含有樹脂）を、例えばスクリーン
マスクの上からスキージングすることにより印刷して形
成し、フラックス成分含有樹脂層１４を形成する。その
後、このフラックス成分含有樹脂層１４を覆うように、
配線基板１の全面に、エポキシ樹脂、アクリル樹脂、シ
リコーン樹脂等を主体とするフィルム状あるいはペース
ト状の第２の樹脂層１７を形成する。
【０１１３】次に、前記した半導体チップを以下に示す
ようにフリップチップ接続して、半導体装置とする。
【０１１４】すなわち、図２５に示すように、はんだ層
２３およびフラックス成分含有樹脂層がそれぞれ形成さ
れた配線パッド２と、半導体チップ３の電極パッド４上
に形成された金バンプ１９とを位置合わせし、熱圧着
法、超音波併用熱圧着法などにより接合を行う。
【０１１５】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。
【０１１６】こうして、金バンプ１９と配線パッド２と
がはんだ層２３を介して接合される。その後、例えば１
５０℃で３時間加熱することにより、フラックス成分含
有樹脂層およびその上に形成された第２の樹脂層１７を
硬化させる。こうして、図２５に示すように、金バンプ
１９と配線基板１との間にフィレットを有する形状の第
１の樹脂層６が形成され、さらにその外側が第２の樹脂
層１７により被覆・封止された構造を有する半導体装置
が完成する。
【０１１７】こうして製造される第６の実施例の半導体
装置においては、配線パッド２上のはんだ層２３の外周
に第１の樹脂層６を有し、かつこの第１の樹脂層６が金
バンプ１９とはんだ層２３および配線基板１の間にフィ
レットを有するように形成されているので、バンプ接合
部の強度が向上する。すなわち、フィレット状に形成さ
れた第１の樹脂層６が金バンプ１９の接合部への熱応力
の集中を緩和するので、バンプ接合部に歪みが生じにく
くなり、接続信頼性が向上する。
【０１１８】また、はんだリフロー時に、はんだ層２３
上に形成された樹脂層に含有されるフラックス成分によ
り、はんだ層２３表面の酸化膜が除去される。そのた
め、過大な荷重や高い温度を印加しなくとも、Ａｕ−Ｓ
ｎ金属間化合物が均一に形成され、金バンプ１９と配線
パッド２との良好な接合が得られる。さらに、第１の樹
脂層６の外側にエポキシ樹脂、アクリル樹脂、シリコー
ン樹脂等を主体とする第２の樹脂層１７が形成されてい
るので、接続信頼性がさらに向上する。
【０１１９】前述の工程にしたがって製造された第６の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。
【０１２０】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。
【０１２１】第７の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図２６に示すように、第
６の実施例と同様にして、シリコン等の半導体ウェハ７
（例えば、直径６インチ、厚さ６２５μｍ）のＡｌ電極
パッド４上に、金バンプ１９を形成した後、金バンプ１
９の先端部をフラックス成分を含む樹脂の表面に押し当
て、金バンプ１９の外周にフラックス成分含有樹脂１４
を塗布する。なお、符号８はパッシベーション膜８を示
す。その後、電気的なテストを行った後、半導体ウェハ
をダイシングして個々の半導体チップとする。
【０１２２】一方、図２７に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３
を、印刷法、めっき法、あるいはワイヤボンダを用いた
ボール形成搭載法により形成する。なお、配線パッド２
上に無電解めっきなどにより、Ｎｉ層２１とＡｕ層２２
を積層して形成した後、このＡｕ層２２上に前記はんだ
層２３を形成しても良い。その後、このようにはんだ層
２３が形成された配線基板１の全面に、エポキシ樹脂、
アクリル樹脂、シリコーン樹脂等を主体とするフィルム
状あるいはペースト状の第２の樹脂層１７を形成する。
【０１２３】次いで、前記した半導体チップを以下に示
すようにフリップチップ接続して、半導体装置とする。
すなわち、配線基板１の配線パッド２と外周にフラック
ス成分含有樹脂１４層が形成された金バンプ１９とを位
置合わせし、熱圧着法、超音波併用熱圧着法などにより
接合する。
【０１２４】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。こうして、金バンプ１９と配線パッド２
とがはんだ層２３を介して接合される。その後、例えば
１５０℃で３時間加熱することにより、フラックス成分
含有樹脂１４層および配線基板１上に形成された第２の
樹脂層１７を硬化させる。
【０１２５】こうして、図２８に示すように、金バンプ
１９と配線基板１との間にフィレットを有する形状の第
１の樹脂層６が形成され、さらにその外側が第２の樹脂
層１７により被覆・封止された構造を有する半導体装置
が完成する。
【０１２６】こうして製造される第７の実施例の半導体
装置においては、金バンプ１９とはんだ層２３および配
線基板１の間にフィレットを有する第１の樹脂層６が形
成されており、この第１の樹脂層６が金バンプ１９の接
合部への熱応力の集中を緩和するので、バンプ接合部の
強度が向上する。
【０１２７】また、はんだリフロー時に、金バンプ１９
の外周に形成された樹脂層に含有されるフラックス成分
により、はんだ層２３表面の酸化膜が除去される。その
ため、過大な荷重や高い温度を印加しなくとも、Ａｕ−
Ｓｎ金属間化合物が均一に形成され、金バンプ１９と配
線パッド２との良好な接合が得られる。さらに、第１の
樹脂層６の外側にエポキシ樹脂、アクリル樹脂、シリコ
ーン樹脂等を主体とする第２の樹脂層１７が形成されて
いるので、接続信頼性がさらに向上する。
【０１２８】前述の工程にしたがって製造された第７の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。
【０１２９】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。
【０１３０】第８の実施例の半導体装置は、以下に示す
ようにして製造される。まず、第６の実施例と同様にし
て、シリコン等の半導体ウェハ（例えば、直径６イン
チ、厚さ６２５μｍ）のＡｌ電極パッド上に、金バンプ
を形成し、電気的なテストを行った後、半導体ウェハを
ダイシングして個々の半導体チップとする。
【０１３１】一方、図２９に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３を
印刷法により形成する。はんだ層２３の形成は、めっき
法あるいはボール形成搭載法によって行っても良い。ま
た、配線パッド２上に無電解めっきなどによりＮｉ層２
１とＡｕ層２２を積層して形成した後、このＡｕ層２２
上に前記はんだ層２３を形成しても良い。
【０１３２】次いで、こうしてはんだ層２３が形成され
た配線基板１の全面に、ペースト状に調製されたフラッ
クス成分を含む樹脂１４の層を形成する。その後、この
フラックス成分含有樹脂１４層を覆うように配線基板１
上に、エポキシ樹脂、アクリル樹脂、シリコーン樹脂等
を主体とするフィルム状あるいはペースト状の第２の樹
脂層１７を形成する。
【０１３３】次いで、前記した半導体チップを以下に示
すようにフリップチップ接続して、半導体装置とする。
すなわち、図３０に示すように、全面にフラックス成分
含有樹脂１４層および第２の樹脂層１７が形成された配
線基板１の配線パッド２と半導体チップ３の金バンプ１
９とを位置合わせし、熱圧着法、超音波併用熱圧着法な
どにより接合する。
【０１３４】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。
【０１３５】こうして、金バンプ９とＣｕ配線パッド２
とをはんだ層２３を介して接合した後、例えば１５０℃
で３時間加熱することにより、配線基板１の全面に形成
されたフラックス成分含有樹脂１４層およびその上に形
成された第２の樹脂層１７を硬化させる。
【０１３６】こうして製造される第８の実施例の半導体
装置においては、金バンプ１９とはんだ層２３および配
線基板１の間にフィレットを有する第１の樹脂層６が形
成されており、この第１の樹脂層６が金バンプ１９の接
合部への熱応力の集中を緩和するので、バンプ接合部の
強度が向上する。
【０１３７】また、はんだリフロー時に、配線基板１の
全面に形成された樹脂層に含有されるフラックス成分に
より、はんだ層２３表面の酸化膜が除去される。そのた
め、過大な荷重や高い温度を印加しなくとも、Ａｕ−Ｓ
ｎ金属間化合物が均一に形成され、金バンプ１９と配線
パッド２との良好な接合が得られる。さらに、第１の樹
脂層６が、配線パッド２の領域に相当するはんだ層２３
上だけでなく、配線パッド２が形成されていない領域に
も形成されており、その上にさらに第２の樹脂層１７が
形成されているので、各樹脂層間の密着性並びに第１の
樹脂層６と配線基板１との密着性が向上し、耐リフロー
性が向上する。
【０１３８】前述の工程にしたがって製造された第８の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。
【０１３９】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。
【０１４０】次に、本発明のさらに別の実施例について
説明する。
【０１４１】第９の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図３１に示すように、リ
ードフレーム３６を有する半導体パッケージ３７（例え
ば、ＴＳＯＰパッケージ）を用意する。リードフレーム
３６の材料としては、Ｃｕや４２アロイ等が使用され
る。
【０１４２】一方、図３２に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にソルダーレジスト層（図示を省略。）
が形成された実装用基板２４（基板サイズ５０mm角）を
用意し、その配線パッド２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａ
ｇなどのはんだ層２３を、印刷法、めっき法あるいはボ
ール形成搭載法により形成する。次いで、こうして形成
されたはんだ層２３の上に、ペースト状に調製されたフ
ラックス成分を含む樹脂（フラックス成分含有樹脂）
を、例えば印刷法により塗布し、フラックス成分含有樹
脂１４層を形成する。
【０１４３】次に、実装用基板２４上に半導体パッケー
ジ３７を位置合わせして搭載する。すなわち、図３３に
示すように、はんだ層２３とフラックス成分含有樹脂１
４層が順に形成された配線パッド２と、半導体パッケー
ジ３７のリードフレーム３６とを位置合わせした後、リ
フロー炉を通し、はんだをリフローさせることにより、
リードフレーム３６と実装用基板２４の配線パッド２と
を接合する。リフローの条件は、例えば１５０℃で１分
間とし、ピーク温度を２２０℃に設定する。
【０１４４】その後必要に応じ、例えば１５０℃で３時
間加熱することにより、フラックス成分含有樹脂層を硬
化させる。こうして、リードフレーム３６と実装用基板
２４の配線パッド２とがはんだ層２３を介して接合さ
れ、はんだ接合部と実装用基板２４との間にフィレット
を有する形状の第１の樹脂層６が形成された半導体装置
が完成する。
【０１４５】前述の工程にしたがって製造された第９の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体パッケージとし
ては、１６ピンのリードフレームを有するＴＳＯＰパッ
ケージを使用し、これを実装用の配線基板上に実装して
試験サンプルとした。温度サイクル試験は、（−４０℃
×３０分）〜（２５℃×５分）〜（１２５℃×３０分）
を１サイクルとして行った。
【０１４６】温度サイクル試験の結果、１０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。
【０１４７】なお、この実施例では、配線パッド上にＳ
ｎ−Ｐｂはんだ層を形成した例を述べたが、Ａｇ、Ｃ
ｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅの単独、これ
らの混合物または化合物から選ばれる金属の層を形成し
ても良い。
【０１４８】また、はんだ層２３上にフラックス成分含
有樹脂１４の層を形成するには、例えばメタルマスクを
使用して塗布する方法を採ることができる。フラックス
成分含有樹脂１４層の形成は、実装用基板２４の全面に
行っても良い。さらに、半導体パッケージのリードフレ
ーム側にフラックス成分含有樹脂１４層を形成しても良
い。
【０１４９】第１０の実施例の半導体装置は、以下に示
すようにして製造される。まず、図３４に示すように、
配線基板１上の配線パッド（図示を省略する。）が形成
された領域にはんだ等の低融点金属の層３８を形成した
後、この低融点金属層３８の上に、フラックス成分を含
有する樹脂１４の層を、印刷法やディスペンス法により
形成する。
【０１５０】次に、図３５に示すように、この低融点金
属層３８上にフェースアップされた半導体チップ３を搭
載し、ダイボンディングする。すなわち、加熱してはん
だ等の低融点金属を溶融させ、半導体チップ３を融着す
る。次いで、半導体チップ３の電極パッドと配線基板１
の配線パッド（図示を省略する。）とを金ワイヤ３９に
より接続（ワイヤボンディング）した後、外側に樹脂封
止層４０を形成することにより、半導体装置を完成す
る。
【０１５１】こうして製造される第１０の実施例の半導
体装置においては、低融点金属層３８と配線基板１との
間に、フラックス成分を含有する樹脂１４層の硬化によ
りフィレットを有する第１の樹脂層６が形成されてお
り、この第１の樹脂層６がダイボンディング部への熱応
力の集中を緩和するので、接合部の強度が向上する。
【０１５２】また、低融点金属層３８の加熱溶融時に、
この層の上に形成された樹脂層に含有されるフラックス
成分により、低融点金属層３８表面の酸化膜が除去され
る。そのため、低融点金属による良好な接合が得られ
る。
【０１５３】なお、この実施例では、配線基板の配線パ
ッド上に半導体チップをダイボンディングした例を述べ
たが、基板となるリードフレームのアイランド上に半導
体チップを搭載する場合に、同様にダイボンディングを
行っても良い。
【０１５４】さらに、以下に示す各実施例においても、
それぞれ前記した実施例と同様の効果を上げることがで
きる。
【０１５５】第１１の実施例においては、図３６に示す
ように、第１の実施例と同様にして形成された半導体装
置において、隣接するはんだバンプ５の接合部に形成さ
れた第１の樹脂層６のフィレット同士が、相互に連接さ
れた構造になっている。
【０１５６】このような構造は、例えば第１の実施例と
同様に半導体チップ３側にはんだバンプ５を形成する一
方、配線基板１の全面にフラックス成分を含有する樹脂
層を、薄く例えば２０μｍの厚さに形成することにより
可能である。はんだバンプ５と配線基板１の配線パッド
２とを位置合わせし、加圧して仮止めした後、２２０℃
のピーク温度に設定されたリフロー炉に入れ、はんだを
リフローさせることにより、はんだバンプ５と配線パッ
ド２とを接合する。
【０１５７】こうして、はんだバンプ５の接合部に第１
の樹脂層６のフィレットが形成され、かつ配線基板１全
体も第１の樹脂層６で覆われた構造となる。さらに、こ
の第１の樹脂層６と半導体チップ３との間に第２の樹脂
層を形成しても良い。
【０１５８】第１２の実施例では、図３７に示すよう
に、半導体チップ３の電極パッド（図示を省略。）と配
線基板１の配線パッド２とが多数のはんだバンプ５によ
り接合された構造において、半導体チップ３の周辺領域
に配置されたはんだバンプ５の接合部にだけ、配線基板
１との間にフィレットを有する第１の樹脂層６が形成さ
れている。そして、それ以外の領域（半導体チップの中
央部）に配置されたはんだバンプ５の外側には、第２の
樹脂層１７が形成され、この樹脂層により封止されてい
る。このような構造は、半導体チップ３のはんだバンプ
５上に、あるいは配線基板１側に塗布するフラックス成
分を含有する樹脂１４の量を、少なくコントロールする
ことにより、あるいは周辺領域と中央部とで塗布量を変
えることで、容易に作成することができる。
【０１５９】さらに第１３乃至第１６の実施例では、図
３８乃至図４１にそれぞれ示すように、半導体チップま
たは半導体パッケージ４１の接続パッド４２と配線基板
１の配線パッド２とが多数のはんだバンプ５により接合
された構造において、各はんだバンプ５と配線基板１と
の間に第１の樹脂層６のフィレットが形成されるととも
に、はんだバンプ５と半導体チップまたは半導体パッケ
ージ４１との間にも、樹脂層４３のフィレットが形成さ
れている。この樹脂層４３を構成する樹脂は、第１の樹
脂層６を構成する樹脂と、同一でも異なる種類のもので
も良いが、フラックス成分を含有する樹脂の層が硬化し
たものである。
【０１６０】なお、はんだバンプ５はボール状でなくて
も良く、細長い突起状のものでも良い。また、第１の樹
脂層６と前記樹脂層４３との間に、第２の樹脂から成る
封止層を形成しても良い。
【０１６１】このような構造の半導体装置を製造するに
は、まず、半導体ウェハ上に第１の実施例と同様にして
はんだバンプを形成し、はんだバンプの先端部にフラッ
クス成分を含有する樹脂層を形成した後、ウェハ全体に
前記フラックス成分含有樹脂と同一あるいは異なる樹脂
を、スピンコートにより塗布する。遠心力により、はん
だバンプを覆うフィレット状の樹脂層が形成される。そ
の後、はんだバンプの頂部を研磨し、金属部分を露出さ
せた後、第１の実施例と同様にフリップチップ接続を行
い、半導体装置を完成する。
【０１６２】なお、本発明は以上の実施例に限定され
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することができる。
【０１６３】
【発明の効果】以上の説明から明らかなように、本発明
では、樹脂層が金属材と基板との間にフィレット状をな
すように形成されるので、金属材への熱応力の集中が緩
和される。したがって、接合部に歪みが生じることがな
くなり、接合強度が高まり接続部の信頼性が向上する。
【０１６４】さらに、樹脂層が半導体素子または半導体
パッケージと対向する基板の面に接着されるため、この
樹脂層と基板との密着性並びに接着性が良好である。し
たがって、耐リフロー性や温度サイクルに対する寿命が
向上する。
【図面の簡単な説明】
【図１】第１の実施例の半導体装置の構造を示す断面
図。
【図２】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図３】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図４】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図５】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図６】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図７】第１の実施例の半導体装置の製造方法を説明す
るための図。
【図８】第１の実施例の半導体装置の製造方法を説明す
るための図。
【図９】第１の実施例の半導体装置の製造方法を説明す
るための断面図。
【図１０】第１の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。
【図１１】第１の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。
【図１２】第２の実施例の半導体装置の製造方法を説明
するための断面図。
【図１３】第２の実施例の半導体装置の製造方法を説明
するための断面図。
【図１４】第２の実施例の半導体装置の製造方法を説明
するための断面図。
【図１５】第３の実施例の半導体装置の構造を示す断面
図。
【図１６】第３の実施例の半導体装置の製造方法を説明
するための断面図。
【図１７】第３の実施例の半導体装置の製造方法を説明
するための図。
【図１８】第４の実施例の半導体装置の構造を示す断面
図。
【図１９】第４の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。
【図２０】第４の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。
【図２１】第５の実施例の半導体装置の構造を示す断面
図。
【図２２】第５の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。
【図２３】第５の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。
【図２４】第６の実施例の半導体装置の製造方法を説明
するための断面図。
【図２５】第６の実施例で得られる半導体装置の構造を
示す断面図。
【図２６】第７の実施例の半導体装置の製造方法を説明
するための断面図。
【図２７】第７の実施例の半導体装置の製造方法を説明
するための断面図。
【図２８】第７の実施例で得られる半導体装置の構造を
示す断面図。
【図２９】第８の実施例の半導体装置の製造方法を説明
するための断面図。
【図３０】第８の実施例で得られる半導体装置の構造を
示す断面図。
【図３１】第９の実施例の半導体装置の製造方法を説明
するための断面図。
【図３２】第９の実施例の半導体装置の製造方法を説明
するための断面図。
【図３３】第９の実施例で得られる半導体装置の構造を
示す拡大断面図。
【図３４】第１０の実施例の半導体装置の製造方法を説
明するための断面図。
【図３５】第１０の実施例で得られる半導体装置の構造
を示す断面図。
【図３６】第１１の実施例の半導体装置の構造を示す断
面図。
【図３７】第１２の実施例の半導体装置の構造を示す断
面図。
【図３８】第１３の実施例の半導体装置の構造を示す断
面図。
【図３９】第１４の実施例の半導体装置の構造を示す断
面図。
【図４０】第１５の実施例の半導体装置の構造を示す断
面図。
【図４１】第１６の実施例の半導体装置の構造を示す断
面図。
【符号の説明】
１………配線基板、２………配線パッド、３………半導
体チップ、４………電極パッド、５………はんだバン
プ、６………第１の樹脂層、１４………フラックス成分
含有樹脂、１６………スキージ、１７………第２の樹脂
層、１８………第３の樹脂層、１９………金バンプ、２
３………Ｓｎ−Ａｇはんだ層、２４………実装用基板、
２５………テープＢＧＡパッケージ、２６………ＴＡＢ
テープ、２７………ＬＳＩチップ、３０………はんだボ
ール、３３………スクリーンマスク、３４………転写ピ
ン、３６………リードフレーム、３７………リードフレ
ームを有する半導体パッケージ、３８………低融点金属
層、３９………金ワイヤ、４１………半導体チップまた
は半導体パッケージ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板の少なくとも一方の主面に配線
    層が形成された配線基板と、 前記配線基板の配線層形成面上にフェースダウンに搭載
    された半導体素子と、 前記半導体素子の電極端子上に形成された金属バンプと
    を備え、 前記半導体素子の電極端子と前記配線基板の配線層と
    が、前記金属バンプを介して接合されており、かつ前記
    金属バンプと前記配線基板との間に、第１の樹脂層のフ
    ィレットが形成されていることを特徴とする半導体装
    置。
  2. 【請求項２】 前記金属バンプが、Ａｕ、Ａｇ、Ｃｕ、
    Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
    ｂ、Ｇｅの単独、これらの混合物または化合物から選ば
    れる金属から成ることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記半導体素子と前記配線基板との間
    に、第２の樹脂から成る封止層を有することを特徴とす
    る請求項１または２記載の半導体装置。
  4. 【請求項４】 前記金属バンプと前記半導体素子との間
    に、さらに樹脂層のフィレットが形成されていることを
    特徴とする請求項１乃至３のいずれか１項記載の半導体
    装置。
  5. 【請求項５】 前記半導体素子の電極端子と前記配線基
    板の配線層とを接合する複数の金属バンプのうちで、一
    部の金属バンプの接合部に前記第１の樹脂層のフィレッ
    トが形成されており、かつその他の金属バンプの接合部
    の周りに前記第２の樹脂から成る封止層が形成されてい
    ることを特徴とする請求項３記載の半導体装置。
  6. 【請求項６】 隣接する複数の前記金属バンプの接合部
    に形成された前記第１の樹脂層のフィレット同士が、相
    互に連接されていることを特徴とする請求項１乃至５の
    いずれか１項記載の半導体装置
  7. 【請求項７】 絶縁基板の少なくとも一方の主面に配線
    層が形成された実装用基板と、 前記実装用基板の配線層形成面上に搭載された半導体パ
    ッケージと、 前記半導体パッケージと前記実装用基板の配線層とを接
    続する金属バンプとを備え、 前記金属バンプと前記実装用基板との間に、第１の樹脂
    層のフィレットが形成されていることを特徴とする半導
    体装置。
  8. 【請求項８】 前記金属バンプが、Ａｕ、Ａｇ、Ｃｕ、
    Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
    ｂ、Ｇｅの単独、これらの混合物または化合物から選ば
    れる金属から成ることを特徴とする請求項７記載の半導
    体装置。
  9. 【請求項９】 前記金属バンプと前記半導体パッケージ
    との間に、さらに樹脂層のフィレットが形成されている
    ことを特徴とする請求項７または８記載の半導体装置。
  10. 【請求項１０】 絶縁基板の少なくとも一方の主面に配
    線層が形成された実装用基板と、 前記実装用基板の配線層形成面上に搭載されたリードフ
    レームを有する半導体パッケージと、 前記半導体パッケージのリードフレームと前記実装用基
    板の配線層とを接合する低融点金属層とを備え、 前記低融点金属層と前記実装用基板との間に、第１の樹
    脂層のフィレットが形成されていることを特徴とする半
    導体装置。
  11. 【請求項１１】 前記半導体パッケージと前記実装用基
    板との間に、第２の樹脂から成る封止層を有することを
    特徴とする請求項７乃至１０のいずれか１項記載の半導
    体装置。
  12. 【請求項１２】 半導体素子を金属接合部材を介して基
    板上に搭載する半導体装置の製造方法において、 フラックス成分を含有する樹脂層がその外周に形成され
    た前記金属接合部材を介在させつつ、前記基板と前記半
    導体素子とを位置合わせする工程と、 前記フラックス成分を含有する樹脂層を硬化させ、前記
    金属接合部材と前記基板との間に前記樹脂層のフィレッ
    トを形成する工程とを備えることを特徴とする半導体装
    置の製造方法。
  13. 【請求項１３】 半導体素子の電極端子上に設けられた
    金属バンプの外周または配線基板の配線パッド上に、フ
    ラックス成分を含有する第１の樹脂から成る層を形成す
    る工程と、 前記半導体素子を前記配線基板の配線パッド形成面上に
    フェースダウンに配置し、前記金属バンプと前記配線基
    板の配線パッドとを位置合わせする工程と、 位置合わせされた前記金属バンプと前記配線パッドと
    を、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
    ることで、前記金属バンプと前記配線基板との間に前記
    第１の樹脂層のフィレットを形成することを特徴とする
    半導体装置の製造方法。
  14. 【請求項１４】 前記配線基板と前記半導体素子との間
    に第２の樹脂層を形成したうえで、該第２の樹脂層を硬
    化させる工程をさらに有することを特徴とする請求項１
    ３記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第２の樹脂層の形成を、前記フラ
    ックス成分を含有する第１の樹脂から成る層を形成する
    工程に引き続いて行うことを特徴とする請求項１４記載
    の半導体装置の製造方法。
  16. 【請求項１６】 半導体パッケージの外部端子上に設け
    られた金属バンプの外周または実装用基板の配線パッド
    上に、フラックス成分を含有する第１の樹脂から成る層
    を形成する工程と、 前記半導体パッケージを前記実装用基板の配線パッド形
    成面上に配置し、前記金属バンプと前記実装用基板の配
    線パッドとを位置合わせする工程と、 位置合わせされた前記金属バンプと前記配線パッドと
    を、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
    ることで、前記金属バンプと前記実装用基板との間に前
    記第１の樹脂層のフィレットを形成することを特徴とす
    る半導体装置の製造方法。
  17. 【請求項１７】 実装用基板の配線パッド上に低融点金
    属層を形成する工程と、 前記低融点金属層上にフラックス成分を含有する第１樹
    脂から成る層を形成する工程と、 リードフレームを有する半導体パッケージを前記実装用
    基板の配線パッド形成面上に搭載し、前記リードフレー
    ムと前記実装用基板の配線パッドとを位置合わせする工
    程と、 位置合わせされた前記リードフレームと前記配線パッド
    とを、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
    ることで、前記低融点金属層と前記実装用基板との間に
    前記第１の樹脂層のフィレットを形成することを特徴と
    する半導体装置の製造方法。
  18. 【請求項１８】 前記実装用基板と前記半導体パッケー
    ジとの間に第２の樹脂層を形成したうえで、該第２の樹
    脂層を硬化させる工程をさらに有することを特徴とする
    請求項１６または１７記載の半導体装置の製造方法。
JP2001298253A 2001-09-27 2001-09-27 半導体装置およびその製造方法 Expired - Fee Related JP3836349B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001298253A JP3836349B2 (ja) 2001-09-27 2001-09-27 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001298253A JP3836349B2 (ja) 2001-09-27 2001-09-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2003100811A true JP2003100811A (ja) 2003-04-04
JP3836349B2 JP3836349B2 (ja) 2006-10-25

Family

ID=19119177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001298253A Expired - Fee Related JP3836349B2 (ja) 2001-09-27 2001-09-27 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP3836349B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158154A (ja) * 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd 電子部品実装方法
JP2005045092A (ja) * 2003-07-24 2005-02-17 Konica Minolta Opto Inc 半導体装置及び撮像装置並びに半導体装置製造方法
JP2006156996A (ja) * 2004-11-04 2006-06-15 Ngk Spark Plug Co Ltd 半導体部品付き配線基板
KR100919632B1 (ko) * 2007-10-16 2009-09-30 삼성전기주식회사 패키지 기판 및 그 제조방법
US8814029B2 (en) 2011-08-11 2014-08-26 Sanyo Electric Co., Ltd. Metal bonding method and metal bonded structure
CN104081520A (zh) * 2012-01-06 2014-10-01 美光科技公司 具有衬底穿孔的集成电路构造及形成具有衬底穿孔的集成电路构造的方法
US8939348B2 (en) 2011-02-28 2015-01-27 Sanyo Electric Co., Ltd. Metal bonded structure and metal bonding method
US9536855B2 (en) 2013-07-10 2017-01-03 Mitsubishi Electric Corporation Semiconductor device and method of fabricating same
JP2019021668A (ja) * 2017-07-12 2019-02-07 日立化成株式会社 半導体パッケージ及びその製造方法
JP2019507905A (ja) * 2016-02-18 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017204619A (ja) 2016-05-13 2017-11-16 キヤノン株式会社 モジュール、その製造方法および電子機器
KR20220083438A (ko) * 2020-12-11 2022-06-20 삼성전자주식회사 반도체 패키지

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158154A (ja) * 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd 電子部品実装方法
JP2005045092A (ja) * 2003-07-24 2005-02-17 Konica Minolta Opto Inc 半導体装置及び撮像装置並びに半導体装置製造方法
JP2006156996A (ja) * 2004-11-04 2006-06-15 Ngk Spark Plug Co Ltd 半導体部品付き配線基板
JP4667208B2 (ja) * 2004-11-04 2011-04-06 日本特殊陶業株式会社 半導体部品付き配線基板
KR100919632B1 (ko) * 2007-10-16 2009-09-30 삼성전기주식회사 패키지 기판 및 그 제조방법
US8939348B2 (en) 2011-02-28 2015-01-27 Sanyo Electric Co., Ltd. Metal bonded structure and metal bonding method
US8814029B2 (en) 2011-08-11 2014-08-26 Sanyo Electric Co., Ltd. Metal bonding method and metal bonded structure
CN104081520A (zh) * 2012-01-06 2014-10-01 美光科技公司 具有衬底穿孔的集成电路构造及形成具有衬底穿孔的集成电路构造的方法
JP2015507359A (ja) * 2012-01-06 2015-03-05 マイクロン テクノロジー， インク． スルー基板ビアを有する集積回路構造およびスルー基板ビアを有する集積回路構造の形成方法
US9536855B2 (en) 2013-07-10 2017-01-03 Mitsubishi Electric Corporation Semiconductor device and method of fabricating same
JP2019507905A (ja) * 2016-02-18 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
US10546796B2 (en) 2016-02-18 2020-01-28 Apple Inc. Backplane structure and process for microdriver and micro LED
JP2020052404A (ja) * 2016-02-18 2020-04-02 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
JP2019021668A (ja) * 2017-07-12 2019-02-07 日立化成株式会社 半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
JP3836349B2 (ja) 2006-10-25

Similar Documents

Publication Publication Date Title
JP3829325B2 (ja) 半導体素子およびその製造方法並びに半導体装置の製造方法
TW501208B (en) Semiconductor device and manufacturing method of the same
JP3450236B2 (ja) 半導体装置及びその製造方法
JPH09266230A (ja) 半導体装置およびその製造方法
JPH09246321A (ja) 半導体ユニット及びその形成方法
JP2002368188A (ja) 半導体装置およびその製造方法
JP2006279062A (ja) 半導体素子および半導体装置
US6841884B2 (en) Semiconductor device
US6887778B2 (en) Semiconductor device and manufacturing method
JP2003197856A (ja) 半導体装置
JP3836349B2 (ja) 半導体装置およびその製造方法
JP3868766B2 (ja) 半導体装置
JP3502056B2 (ja) 半導体装置およびこれを用いた積層構造体
JP2000164761A (ja) 半導体装置および製造方法
JPH11168116A (ja) 半導体チップ用電極バンプ
TWI220304B (en) Flip-chip package substrate and flip-chip bonding process thereof
JP4440494B2 (ja) 半導体装置の製造方法
KR20000008347A (ko) 플립칩bga 패키지 제조방법
JPH0350736A (ja) 半導体チップのバンプ製造方法
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
JP2001094004A (ja) 半導体装置、外部接続端子構造体及び半導体装置の製造方法
JP2000124356A (ja) 半導体パッケ―ジ用部材，半導体パッケ―ジ及び半導体パッケ―ジ製造方法
JP2000151086A (ja) プリント回路ユニット及びその製造方法
TWI720728B (zh) 薄膜覆晶封裝結構和其製作方法
TWI424545B (zh) 封裝基板之製法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060725

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060726

R151 Written notification of patent or utility model registration

Ref document number: 3836349

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090804

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100804

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100804

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110804

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110804

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120804

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120804

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130804

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees