JP2003100811A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Abstract

PROBLEM TO BE SOLVED: To increase connection strength for improving reliability in a semiconductor device where a semiconductor element is connected to a wiring board via a metal bump. SOLUTION: In the semiconductor device, at the periphery of a solder bump 5 for connecting an electrode pad 4 of a semiconductor chip 3 to a wiring pad 2 of a wiring board 1, a first resin layer 6 is formed and has a fillet between the solder bump 1 and the wiring board 1. Such a bump junction and the first resin layer 6 are formed by aligning the solder bump 5 and the wiring pad 2 of the wiring board 1 for fixing temporarily to heat and joint them after a layer made of a resin containing flux constituent is formed by a squeegeeing system at the outer periphery of the solder bump 5 of the semiconductor chip 3. Then, the resin containing flux constituent layer is cured, thus forming the fillet-like first resin layer 6.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、さらに詳しくは、半導体素子あ
るいは半導体パッケージが基板に金属材を介して接続さ
れた半導体装置、およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device in which a semiconductor element or a semiconductor package is connected to a substrate via a metal material, and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】従来から、半導体チップを配線基板に実
装する技術の一つとして、フリップチップ接続がある。
フリップチップ接続部は、例えば、配線基板の一方の主
面（配線パッド形成面）上に半導体チップがフェースダ
ウンで搭載され、その電極端子と基板側の配線パッドと
が、はんだなどの金属のバンプにより接続された構造を
有している。半導体チップの電極端子と配線基板の配線
パッドとは、金（Ａｕ）バンプなどを介してはんだによ
り接合することもできる。2. Description of the Related Art Conventionally, flip-chip connection is one of the techniques for mounting a semiconductor chip on a wiring board.
In the flip chip connection part, for example, a semiconductor chip is mounted face down on one main surface (wiring pad formation surface) of a wiring board, and its electrode terminals and wiring pads on the board side are bumps of metal such as solder. It has a structure connected by. The electrode terminals of the semiconductor chip and the wiring pads of the wiring board may be joined by soldering via gold (Au) bumps or the like.

【０００３】このようなフリップチップ接続部において
は、配線基板と半導体チップとの熱膨張率の差に起因す
る熱応力が、金属バンプ部分に集中して歪みを生じ、接
続信頼性が低下する場合がある。それを防止するため、
配線基板と半導体チップとの間に、エポキシ樹脂のよう
な絶縁樹脂の封止層をポッティング等により形成するこ
とが行われている。In such a flip-chip connection portion, thermal stress due to the difference in coefficient of thermal expansion between the wiring board and the semiconductor chip is concentrated in the metal bump portion to cause distortion, resulting in a decrease in connection reliability. There is. To prevent that,
A sealing layer made of an insulating resin such as epoxy resin is formed between the wiring board and the semiconductor chip by potting or the like.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな従来のフリップチップ接続部においては、絶縁樹脂
層の内部にボイドが発生しやすく、また配線基板の反り
が大きくなりやすいという問題があった。However, in such a conventional flip-chip connection portion, there are problems that voids are likely to occur inside the insulating resin layer and the warp of the wiring board is likely to be large.

【０００５】また、電極端子上に金属バンプが形成され
た半導体チップの表面に、樹脂を塗布することにより、
金属バンプの周りに樹脂層を形成し、さらに金属バンプ
の頂点を研磨した後、得られた半導体チップを金属バン
プを介してフリップチップ接続する方法が開発されてい
る。Further, by coating resin on the surface of the semiconductor chip having metal bumps formed on the electrode terminals,
A method has been developed in which a resin layer is formed around metal bumps, the tops of the metal bumps are polished, and then the obtained semiconductor chips are flip-chip connected via the metal bumps.

【０００６】しかしこの方法では、半導体チップをフリ
ップチップ接続する工程で、バンプの周りの樹脂層が硬
化しているため、樹脂層と配線基板との接着性が弱く、
信頼性が不十分であった。さらに、工程が複雑になると
いう問題があった。However, in this method, since the resin layer around the bumps is hardened in the step of flip-chip connecting the semiconductor chips, the adhesiveness between the resin layer and the wiring board is weak,
The reliability was insufficient. Further, there is a problem that the process becomes complicated.

【０００７】さらに、樹脂層の形成方法として、感光性
樹脂を塗布し、露光・現像する方法を採ることにより、
金属バンプの周りにのみ樹脂層を形成することも行われ
ているが、この方法でも、前記方法と同様に、工程が複
雑になるばかりでなく、樹脂層の配線基板との密着性が
弱く、十分な信頼性が得られなかった。Further, as a method of forming the resin layer, a method of applying a photosensitive resin, exposing and developing the resin layer is adopted.
Although a resin layer is formed only around the metal bumps, this method not only complicates the process, but also weakly adheres the resin layer to the wiring board, as in the above method. It was not possible to obtain sufficient reliability.

【０００８】本発明は、これらの問題を解決するために
なされたもので、半導体素子あるいは半導体パッケージ
が基板に金属材を介して接続された半導体装置とその製
造方法において、接続強度を高め信頼性を向上させるこ
とを目的とする。The present invention has been made to solve these problems, and in a semiconductor device in which a semiconductor element or a semiconductor package is connected to a substrate through a metal material and a manufacturing method thereof, the connection strength is increased and the reliability is improved. The purpose is to improve.

【０００９】[0009]

【課題を解決するための手段】本発明の第１の発明の半
導体装置は、絶縁基板の少なくとも一方の主面に配線層
が形成された配線基板と、前記配線基板の配線層形成面
上にフェースダウンに搭載された半導体素子と、前記半
導体素子の電極端子上に形成された金属バンプとを備
え、前記半導体素子の電極端子と前記配線基板の配線層
とが、前記金属バンプを介して接合されており、かつ前
記金属バンプと前記配線基板との間に、第１の樹脂層の
フィレットが形成されていることを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device in which a wiring layer is formed on at least one main surface of an insulating substrate, and a wiring layer is formed on the wiring substrate. A semiconductor element mounted face down and a metal bump formed on an electrode terminal of the semiconductor element are provided, and an electrode terminal of the semiconductor element and a wiring layer of the wiring board are bonded via the metal bump. And a fillet of the first resin layer is formed between the metal bump and the wiring board.

【００１０】第１の発明の半導体装置においては、金属
バンプを、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓ
ｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これ
らの混合物または化合物から選ばれる金属から構成する
ことができる。また、半導体素子と配線基板との間に、
第２の樹脂から成る封止層を有することができる。さら
に、金属バンプと半導体素子との間に、さらに樹脂層の
フィレットが形成された構造とすることができる。In the semiconductor device of the first invention, the metal bumps are made of Au, Ag, Cu, Ni, Fe, Pd, S.
It can be composed of a metal selected from n, Pb, Bi, Zn, In, Sb, and Ge alone, or a mixture or compound thereof. Also, between the semiconductor element and the wiring board,
It is possible to have a sealing layer made of a second resin. Furthermore, a fillet of a resin layer may be further formed between the metal bump and the semiconductor element.

【００１１】さらに、第２の樹脂から成る封止層を有す
る半導体装置においては、半導体素子の電極端子と配線
基板の配線層とを接合する複数の金属バンプのうちで、
一部の金属バンプの接合部に第１の樹脂層のフィレット
が形成されており、かつその他の金属バンプの接合部の
周りに前記第２の樹脂から成る封止層が形成されている
ように構成することができる。また、複数の隣接する金
属バンプの接合部に形成された第１の樹脂層のフィレッ
ト同士が、相互に連接されているように構成することが
できる。Further, in the semiconductor device having the sealing layer made of the second resin, among the plurality of metal bumps for joining the electrode terminals of the semiconductor element and the wiring layer of the wiring board,
The fillet of the first resin layer is formed on the joints of some of the metal bumps, and the sealing layer made of the second resin is formed around the joints of the other metal bumps. Can be configured. Further, the fillets of the first resin layer formed at the joint portions of the plurality of adjacent metal bumps can be configured to be connected to each other.

【００１２】本発明の第２の発明の半導体装置は、絶縁
基板の少なくとも一方の主面に配線層が形成された実装
用基板と、前記実装用基板の配線層形成面上に搭載され
た半導体パッケージと、前記半導体パッケージと前記実
装用基板の配線層とを接続する金属バンプとを備え、前
記金属バンプと前記実装用基板との間に、第１の樹脂層
のフィレットが形成されていることを特徴とする。A semiconductor device according to a second aspect of the present invention is a mounting substrate in which a wiring layer is formed on at least one main surface of an insulating substrate, and a semiconductor mounted on the wiring layer forming surface of the mounting substrate. A package; and a metal bump connecting the semiconductor package and a wiring layer of the mounting substrate, wherein a fillet of a first resin layer is formed between the metal bump and the mounting substrate. Is characterized by.

【００１３】第２の発明の半導体装置において、金属バ
ンプを、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、
Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの
混合物または化合物から選ばれる金属から構成すること
ができる。また、金属バンプと半導体パッケージとの間
に、さらに樹脂層のフィレットが形成された構造とする
ことができる。In the semiconductor device of the second invention, the metal bumps are made of Au, Ag, Cu, Ni, Fe, Pd, Sn,
Pb, Bi, Zn, In, Sb and Ge may be used alone, or may be composed of a metal selected from a mixture or compound thereof. In addition, a fillet of a resin layer may be further formed between the metal bump and the semiconductor package.

【００１４】本発明の第３の発明の半導体装置は、絶縁
基板の少なくとも一方の主面に配線層が形成された実装
用基板と、前記実装用基板の配線層形成面上に搭載され
たリードフレームを有する半導体パッケージと、前記半
導体パッケージのリードフレームと前記実装用基板の配
線層とを接合する低融点金属層とを備え、前記低融点金
属層と前記実装用基板との間に、第１の樹脂層のフィレ
ットが形成されていることを特徴とする。A semiconductor device according to a third aspect of the present invention is a mounting substrate in which a wiring layer is formed on at least one main surface of an insulating substrate, and leads mounted on the wiring layer forming surface of the mounting substrate. A semiconductor package having a frame; and a low melting point metal layer for joining the lead frame of the semiconductor package and a wiring layer of the mounting substrate to each other. The first melting point metal layer is provided between the low melting point metal layer and the mounting substrate. Is characterized in that a fillet of the resin layer is formed.

【００１５】第２および第３の発明の半導体装置におい
て、半導体パッケージと実装用基板との間に、第２の樹
脂から成る封止層を有することができる。In the semiconductor device of the second and third inventions, a sealing layer made of the second resin can be provided between the semiconductor package and the mounting substrate.

【００１６】本発明の第４の発明は、半導体素子を金属
接合部材を介して基板上に搭載する半導体装置の製造方
法において、フラックス成分を含有する樹脂層がその外
周に形成された前記金属接合部材を介在させつつ、前記
基板と前記半導体素子とを位置合わせする工程と、前記
フラックス成分を含有する樹脂層を硬化させ、前記金属
接合部材と前記基板との間に前記樹脂層のフィレットを
形成する工程とを備えることを特徴とする。A fourth invention of the present invention is a method for manufacturing a semiconductor device, in which a semiconductor element is mounted on a substrate via a metal bonding member, wherein the resin bonding layer containing a flux component is formed on the outer periphery thereof. A step of aligning the substrate and the semiconductor element while interposing a member, and curing the resin layer containing the flux component to form a fillet of the resin layer between the metal bonding member and the substrate. And a step of performing.

【００１７】本発明の第５の発明の半導体装置の製造方
法は、半導体素子の電極端子上に設けられた金属バンプ
の外周または配線基板の配線パッド上に、フラックス成
分を含有する第１の樹脂から成る層を形成する工程と、
前記半導体素子を前記配線基板の配線パッド形成面上に
フェースダウンに配置し、前記金属バンプと前記配線基
板の配線パッドとを位置合わせする工程と、位置合わせ
された前記金属バンプと前記配線パッドとを、加熱して
接合する工程とを備え、前記フラックス成分を含有する
第１の樹脂層を硬化させることで、前記金属バンプと前
記配線基板との間に前記第１の樹脂層のフィレットを形
成することを特徴とする。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein the first resin containing a flux component is provided on the outer periphery of a metal bump provided on an electrode terminal of a semiconductor element or on a wiring pad of a wiring board. Forming a layer consisting of
A step of arranging the semiconductor element face down on a wiring pad formation surface of the wiring board and aligning the metal bumps with the wiring pads of the wiring board; and the aligned metal bumps and the wiring pads. And a step of bonding the flux and the first resin layer containing the flux component is cured to form a fillet of the first resin layer between the metal bump and the wiring board. It is characterized by doing.

【００１８】第５の発明の半導体装置の製造方法におい
て、配線基板と前記半導体素子との間に第２の樹脂層を
形成したうえで、該第２の樹脂層を硬化させる工程をさ
らに有することができる。また、前記第２の樹脂層の形
成を、フラックス成分を含有する第１の樹脂から成る層
を形成する工程に引き続いて行うことができる。In the method for manufacturing a semiconductor device of the fifth invention, the method further comprises the step of forming a second resin layer between the wiring board and the semiconductor element and then curing the second resin layer. You can Further, the formation of the second resin layer can be performed subsequent to the step of forming the layer made of the first resin containing the flux component.

【００１９】本発明の第６の発明の半導体装置の製造方
法は、半導体パッケージの外部端子上に設けられた金属
バンプの外周または実装用基板の配線パッド上に、フラ
ックス成分を含有する第１の樹脂から成る層を形成する
工程と、前記半導体パッケージを前記実装用基板の配線
パッド形成面上に配置し、前記金属バンプと前記実装用
基板の配線パッドとを位置合わせする工程と、位置合わ
せされた前記金属バンプと前記配線パッドとを、加熱し
て接合する工程とを備え、前記フラックス成分を含有す
る第１の樹脂層を硬化させることで、前記金属バンプと
前記実装用基板との間に前記第１の樹脂層のフィレット
を形成することを特徴とする。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a flux component is contained on the outer periphery of a metal bump provided on an external terminal of a semiconductor package or on a wiring pad of a mounting substrate. A step of forming a layer made of a resin, a step of arranging the semiconductor package on a wiring pad formation surface of the mounting board, and a step of aligning the metal bump with a wiring pad of the mounting board, And a step of heating the metal bump and the wiring pad to bond them together, and curing the first resin layer containing the flux component to provide a space between the metal bump and the mounting substrate. A fillet of the first resin layer is formed.

【００２０】本発明の第７の発明の半導体装置の製造方
法は、実装用基板の配線パッド上に低融点金属層を形成
する工程と、前記低融点金属層上にフラックス成分を含
有する第１樹脂から成る層を形成する工程と、リードフ
レームを有する半導体パッケージを前記実装用基板の配
線パッド形成面上に搭載し、前記リードフレームと前記
実装用基板の配線パッドとを位置合わせする工程と、位
置合わせされた前記リードフレームと前記配線パッドと
を、加熱して接合する工程とを備え、前記フラックス成
分を含有する第１の樹脂層を硬化させることで、前記低
融点金属層と前記実装用基板との間に前記第１の樹脂層
のフィレットを形成することを特徴とする。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which comprises a step of forming a low melting point metal layer on a wiring pad of a mounting substrate, and a first step of containing a flux component on the low melting point metal layer. A step of forming a layer made of a resin, a step of mounting a semiconductor package having a lead frame on a wiring pad formation surface of the mounting board, and aligning the lead frame with the wiring pad of the mounting board; A step of heating and bonding the aligned lead frame and the wiring pad, and curing the first resin layer containing the flux component to thereby form the low melting point metal layer and the mounting material. A fillet of the first resin layer is formed between the substrate and the substrate.

【００２１】第６および第７の発明の半導体装置の製造
方法において、実装用基板と半導体パッケージとの間に
第２の樹脂層を形成したうえで、該第２の樹脂層を硬化
させる工程をさらに有することができる。In the method of manufacturing a semiconductor device of the sixth and seventh inventions, a step of forming a second resin layer between the mounting substrate and the semiconductor package and then hardening the second resin layer is performed. You can have more.

【００２２】本発明の半導体装置では、金属接合部材の
外周の少なくとも一部、あるいは基板の配線層上に第１
の樹脂層が形成され、かつこの第１の樹脂層が、金属接
合部材と配線層との間にフィレット状をなすように形成
されており、金属接合部材への熱応力の集中を緩和す
る。したがって、接合部に歪みが生じることがなくな
り、接合強度が高まり接続部の信頼性が向上する。In the semiconductor device of the present invention, at least a part of the outer periphery of the metal joining member or the first wiring layer on the wiring layer of the substrate is provided.
The resin layer is formed, and the first resin layer is formed so as to form a fillet between the metal joining member and the wiring layer, and the concentration of thermal stress on the metal joining member is relaxed. Therefore, distortion is not generated in the joint portion, the joint strength is increased, and the reliability of the connection portion is improved.

【００２３】またさらに、半導体素子または半導体パッ
ケージの接続工程において、第１の樹脂層が、半導体素
子または半導体パッケージと対向する基板の面に接着さ
れるため、第１の樹脂層と基板との密着性並びに接着性
が良好である。したがって、耐リフロー性や温度サイク
ルに対する寿命が向上する。Furthermore, in the step of connecting the semiconductor element or the semiconductor package, the first resin layer is adhered to the surface of the substrate facing the semiconductor element or the semiconductor package. And adhesiveness are good. Therefore, the reflow resistance and the life for the temperature cycle are improved.

【００２４】[0024]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００２５】図１は、本発明の半導体装置の第１の実施
例の概略構成を示す断面図である。図において、符号１
は、絶縁基板１ａの片面（図では上面）に配線パッド２
が形成された配線基板を示す。FIG. 1 is a sectional view showing a schematic structure of a first embodiment of a semiconductor device of the present invention. In the figure, reference numeral 1
Is the wiring pad 2 on one surface (the upper surface in the figure) of the insulating substrate 1a.
The wiring board in which the is formed is shown.

【００２６】ここで、絶縁基板１ａとしては、ガラス基
板、セラミック基板、樹脂含浸ガラスクロス基板、ある
いはポリイミド樹脂テープのような樹脂基板などが挙げ
られる。そして、このような絶縁基板１ａの少なくとも
一方の主面に、銅、銅系合金、金等から成る配線層が形
成された配線基板１が使用される。配線層の形成は、樹
脂含浸ガラスクロス基板や樹脂基板では、銅箔のエッチ
ングなどにより行なわれ、ガラス基板やセラミック基板
のような無機材料系の絶縁基板においては、真空蒸着や
スパッタリングなどの物理的蒸着（ＰＶＤ）法や化学的
蒸着（ＣＶＤ）法により薄膜を形成した後、パターニン
グする方法、あるいは導電ペーストを所定のパターンで
印刷した後焼成する方法などを用いて行うことができ
る。Here, examples of the insulating substrate 1a include a glass substrate, a ceramic substrate, a resin-impregnated glass cloth substrate, and a resin substrate such as a polyimide resin tape. Then, the wiring board 1 in which a wiring layer made of copper, a copper-based alloy, gold or the like is formed on at least one main surface of the insulating substrate 1a is used. The wiring layer is formed by etching copper foil on a resin-impregnated glass cloth substrate or a resin substrate, and by using an inorganic material-based insulating substrate such as a glass substrate or a ceramic substrate, a physical layer such as vacuum deposition or sputtering is used. A method of forming a thin film by a vapor deposition (PVD) method or a chemical vapor deposition (CVD) method and then patterning it, or a method of printing a conductive paste in a predetermined pattern and then firing it can be used.

【００２７】また、銅配線層の上には、銅の酸化を防
ぎ、後述するバンプとの接合を強固にするために、Ｎｉ
層およびＡｕ層を積層して形成することができる。な
お、配線層全体に亘ってＮｉ−Ａｕ層を形成しても良い
が、接続用の配線パッド２のみに形成しても十分な効果
を上げることができる。また、配線パッド２以外の領域
に、エポキシ樹脂等のソルダーレジスト層を設けること
ができる。Further, on the copper wiring layer, in order to prevent the oxidation of copper and strengthen the bonding with the bumps described later, Ni is used.
It can be formed by stacking a layer and an Au layer. Although the Ni—Au layer may be formed over the entire wiring layer, it is possible to sufficiently enhance the effect by forming only the connection wiring pad 2. Further, a solder resist layer of epoxy resin or the like can be provided in a region other than the wiring pad 2.

【００２８】一方、符号３はシリコン等の半導体チップ
を示し、Ａｌからなる電極パッド４を有する。電極パッ
ド４上には、Ｔｉ膜、Ｎｉ膜およびＰｄ膜を順に積層し
て成るバリアメタル層（図示を省略する。）が形成され
ている。そして、このバリアメタル層の上に、Ｓｎ−Ｐ
ｂはんだから成るバンプ５が形成されている。さらに、
このはんだバンプ５の外周の少なくとも一部に、第１の
樹脂層６が形成されている。第１の樹脂層６は、はんだ
酸化膜を除き、かつはんだの酸化を防止するフラックス
成分を含む樹脂の塗布層を硬化させたものである。On the other hand, reference numeral 3 indicates a semiconductor chip made of silicon or the like, and has an electrode pad 4 made of Al. On the electrode pad 4, a barrier metal layer (not shown) is formed by sequentially stacking a Ti film, a Ni film and a Pd film. Then, Sn-P is formed on the barrier metal layer.
Bumps 5 made of solder b are formed. further,
The first resin layer 6 is formed on at least a part of the outer periphery of the solder bump 5. The first resin layer 6 is obtained by curing a resin coating layer that removes the solder oxide film and contains a flux component that prevents solder oxidation.

【００２９】そして、このようなはんだバンプ５を有す
る半導体チップ３が、前記した配線基板１上にフェース
ダウンに配置されて搭載され、はんだバンプ５の先端部
が配線パッド２に当接され、はんだの溶融により接合さ
れている。また、こうして接合されたはんだバンプ５と
配線基板１との間には、第１の樹脂層６のフィレットが
形成されている。Then, the semiconductor chip 3 having such solder bumps 5 is placed face down on the wiring substrate 1 and mounted, and the tips of the solder bumps 5 are brought into contact with the wiring pads 2 and soldered. Are joined by melting. In addition, a fillet of the first resin layer 6 is formed between the solder bump 5 and the wiring board 1 thus joined.

【００３０】このような構造を有する第１の実施例の半
導体装置は、以下に示すようにして製造することができ
る。まず、図２に示すように、シリコン等の半導体ウェ
ハ７（例えば、直径６インチ、厚さ６２５μｍ）に、Ａ
ｌ電極パッド４を形成した後、その上に電極パッド４の
中心部を開口部（５０μｍ角）とするパッシベーション
膜８を形成する。なお、電極パッド４の大きさは例えば
１００μｍ角とし、後工程で形成される個々の半導体チ
ップ（１５ｍｍ×１５ｍｍ）の周辺部に相当する領域
に、２５０μｍのピッチで形成されている。The semiconductor device of the first embodiment having such a structure can be manufactured as follows. First, as shown in FIG. 2, a semiconductor wafer 7 made of silicon or the like (for example, a diameter of 6 inches and a thickness of 625 μm) is
After the l electrode pad 4 is formed, a passivation film 8 having an opening (50 μm square) in the center of the electrode pad 4 is formed thereon. The size of the electrode pad 4 is, for example, 100 μm square, and is formed at a pitch of 250 μm in a region corresponding to the peripheral portion of each semiconductor chip (15 mm × 15 mm) formed in a later step.

【００３１】次に、図３に示すように、この半導体ウェ
ハ７の全面に、Ｔｉ膜９、Ｎｉ膜１０およびＰｄ膜１１
を、スパッタリング、電子ビーム蒸着などの方法により
順に積層して形成し、バリアメタル層とする。Next, as shown in FIG. 3, a Ti film 9, a Ni film 10 and a Pd film 11 are formed on the entire surface of the semiconductor wafer 7.
Are sequentially laminated by a method such as sputtering and electron beam evaporation to form a barrier metal layer.

【００３２】次いで、図４に示すように、このバリアメ
タル層上に、フォトレジストを塗布し、約５０μｍの厚
さのレジスト層１２を形成した後、このレジスト層１２
を露光・現像し、Ａｌ電極パッド４に重なるように１０
０μｍ角の開口部を形成する。そして、レジスト層１２
の開口部内にはんだめっきを行い、５０μｍ厚のバンプ
形成用のはんだ層１３を形成する。Next, as shown in FIG. 4, a photoresist is applied on the barrier metal layer to form a resist layer 12 having a thickness of about 50 μm, and then the resist layer 12 is formed.
Is exposed and developed so that it overlaps with the Al electrode pad 10
A 0 μm square opening is formed. Then, the resist layer 12
Solder plating is performed in the openings to form a solder layer 13 for forming bumps having a thickness of 50 μm.

【００３３】なお、はんだめっきは、以下に示すように
行われる。例えばＳｎ−Ｐｂはんだをめっきするには、
スズ３０ｇ／Ｌ、鉛２０ｇ／Ｌ、アルキルスルホン酸１
００ｇ／Ｌ、および界面活性剤を主成分とする添加剤を
含有する溶液中に、レジスト層１２のパターンが形成さ
れた半導体ウェハ７を浸漬し、浴温度２０℃でバリアメ
タル層を陰極、Ｓｎ−Ｐｂはんだ板を陽極として、電流
密度１Ａ／ｄｍ２の条件で緩やかに撹拌しながら電解め
っきを行う。The solder plating is carried out as follows. For example, to plate Sn-Pb solder,
Tin 30g / L, Lead 20g / L, Alkylsulfonic acid 1
The semiconductor wafer 7 on which the pattern of the resist layer 12 is formed is dipped in a solution containing 00 g / L and an additive containing a surfactant as a main component, and the barrier metal layer is made into a cathode and Sn is formed at a bath temperature of 20 ° C. Using the Pb solder plate as an anode, electrolytic plating is performed under conditions of a current density of 1 A / dm 2 while gently stirring.

【００３４】その後、図５に示すように、アセトンや公
知のレジスト剥離液を用いてレジストパターンを剥離し
た後、下地電極として残ったＰｄ膜１１およびＮｉ膜１
０を、王水系のエッチング液を用いてエッチング除去す
る。さらに、Ｔｉ膜９を、エチレンジアミン四酢酸系溶
液を用いてエッチングする。Then, as shown in FIG. 5, after the resist pattern was stripped using acetone or a known resist stripping solution, the Pd film 11 and the Ni film 1 remaining as the underlying electrodes were formed.
0 is removed by etching using an aqua regia etchant. Further, the Ti film 9 is etched using an ethylenediaminetetraacetic acid-based solution.

【００３５】次いで、この半導体ウェハ７にロジン系フ
ラックスを塗布した後、窒素雰囲気中で２２０℃の温度
に３０秒間加熱してはんだをリフローし、図６に示すよ
うに、突起状のはんだ電極（はんだバンプ）５を形成す
る。その後、電気的なテストを行った後、半導体ウェハ
７をダイシングして個々の半導体チップ３とする。Then, after applying a rosin-based flux to the semiconductor wafer 7, the solder is reflowed by heating it to a temperature of 220 ° C. for 30 seconds in a nitrogen atmosphere, and as shown in FIG. Solder bump) 5 is formed. Then, after conducting an electrical test, the semiconductor wafer 7 is diced into individual semiconductor chips 3.

【００３６】次いで、図７に示すように、はんだ酸化膜
を除きはんだの酸化を防止するフラックス成分を含む樹
脂（フラックス成分含有樹脂）１４を、ペースト状に調
製し、これを平型の容器１５内に適量塗布した後、スキ
ージ１６を用いて均一に均し（以下、スキージングと示
す。）、樹脂厚を例えば６０μｍにする。Next, as shown in FIG. 7, a resin (flux component-containing resin) 14 containing a flux component for preventing solder oxidation except the solder oxide film is prepared in a paste form, and this is prepared as a flat container 15 After applying an appropriate amount therein, the squeegee 16 is used to evenly level (hereinafter referred to as squeegee) to make the resin thickness 60 μm, for example.

【００３７】そして、図８に示すように、はんだバンプ
５を有する半導体チップ３をツールに吸着して、バンプ
の先端部をフラックス成分含有樹脂１４の表面に押し付
け、はんだバンプ５に前記樹脂を塗布する。ここで、ス
キージング後のフラックス成分含有樹脂１４層の厚さを
調整することにより、はんだバンプ５への樹脂塗布量を
コントロールすることが可能である。Then, as shown in FIG. 8, the semiconductor chip 3 having the solder bumps 5 is adsorbed on the tool, the tip of the bumps is pressed against the surface of the flux component containing resin 14, and the solder bumps 5 are coated with the resin. To do. Here, it is possible to control the amount of resin applied to the solder bumps 5 by adjusting the thickness of the flux component-containing resin 14 layer after squeezing.

【００３８】一方、図９に示すように、ポリイミド樹脂
テープ、樹脂基板、セラミック基板などの絶縁基板１ａ
の片面にＣｕ配線パッド２が設けられ、かつ配線パッド
２以外の領域にエポキシ樹脂等のソルダーレジスト層
（図示を省略。）が形成された配線基板１を用意し、そ
の配線パッド２上に、無電解めっきなどによりＮｉ層と
Ａｕ層（いずれも図示を省略。）を積層して形成する。On the other hand, as shown in FIG. 9, an insulating substrate 1a such as a polyimide resin tape, a resin substrate, or a ceramic substrate.
A wiring board 1 having a Cu wiring pad 2 provided on one side thereof and a solder resist layer (not shown) made of epoxy resin or the like formed in a region other than the wiring pad 2 is prepared, and on the wiring pad 2, It is formed by stacking a Ni layer and an Au layer (both not shown) by electroless plating or the like.

【００３９】そして、このような配線基板１の配線パッ
ド２と、前記した先端部にフラックス成分含有樹脂１４
層が形成されたはんだバンプ５とを、位置合わせして仮
止めする。はんだバンプ５の先端部に、粘着性および接
着性を有するフラックス成分含有樹脂１４層が形成され
ているので、加圧するだけで容易に仮固定することがで
きる。The wiring pad 2 of the wiring board 1 and the resin 14 containing the flux component are attached to the tip portion.
The layered solder bumps 5 are aligned and temporarily fixed. Since the flux component-containing resin 14 layer having adhesiveness and adhesiveness is formed on the tip end portion of the solder bump 5, it can be easily temporarily fixed only by applying pressure.

【００４０】その後、リフロー炉に通し、加熱してはん
だをリフローさせることにより、はんだバンプ５と配線
パッド２とを接合する。リフローの条件は、例えば１５
０℃で１分間とし、ピーク温度を２２０℃に設定する。
はんだバンプ５の外周にフラックス成分含有樹脂１４の
層が形成されており、この樹脂に含有されているフラッ
クス成分により、はんだリフロー時にバンプ表面のはん
だ酸化膜が除去されるため、はんだバンプ５と配線パッ
ド２とが良好に接合される。その後、例えば１５０℃で
３時間加熱することにより樹脂を硬化させて第１の樹脂
層６とし、半導体装置を完成する。なお、はんだリフロ
ー時の加熱で樹脂が十分に硬化される場合、ここでの加
熱を省略することも可能である。Then, the solder bumps 5 and the wiring pads 2 are joined by passing through a reflow furnace and heating to reflow the solder. The reflow condition is, for example, 15
Set the peak temperature to 220 ° C. for 1 minute at 0 ° C.
A layer of the flux component-containing resin 14 is formed on the outer periphery of the solder bump 5, and the flux component contained in this resin removes the solder oxide film on the bump surface during solder reflow. The pad 2 is well joined. After that, the resin is cured by heating at 150 ° C. for 3 hours to form the first resin layer 6, and the semiconductor device is completed. If the resin is sufficiently hardened by the heating during the solder reflow, the heating here can be omitted.

【００４１】また、図１０に示すように、半導体チップ
３と配線基板１との間に、エポキシ樹脂、アクリル樹
脂、シリコーン樹脂等を主体とする第２の樹脂層１７を
形成することで、さらに接続の信頼性を高めることが可
能である。さらに、図１１に示すように、第２の樹脂層
１７の外側に第３の樹脂層１８を被覆・形成することが
できる。このような構造では、さらに樹脂層の密着性が
向上するため、樹脂クラックの発生を防止することがで
き、耐リフロー性がさらに向上する。Further, as shown in FIG. 10, a second resin layer 17 mainly composed of epoxy resin, acrylic resin, silicone resin or the like is formed between the semiconductor chip 3 and the wiring board 1 to further It is possible to increase the reliability of the connection. Furthermore, as shown in FIG. 11, a third resin layer 18 can be coated / formed on the outside of the second resin layer 17. With such a structure, since the adhesion of the resin layer is further improved, the occurrence of resin cracks can be prevented, and the reflow resistance is further improved.

【００４２】第１の樹脂、第２の樹脂、第３の樹脂とし
て、同種のものを使用してもよいが、フィラー量を変化
させるなどにより物性を変えたものを使用してもよい。
第２の樹脂として、第１の樹脂と物性の異なる別の樹脂
を使用した場合には、半導体チップ３と配線基板１との
間隙部の封止を１種類の樹脂で行った構造に比べて、信
頼性をより高くすることができる。例えば、第２の樹脂
にフィラーを加えることにより、熱膨張係数を下げるこ
とができ、半導体チップ３と配線基板１との間の熱膨張
率の差異に起因する応力歪を緩和することができる。As the first resin, the second resin, and the third resin, the same kind of resin may be used, but those having different physical properties may be used by changing the amount of filler.
When another resin having different physical properties from the first resin is used as the second resin, compared with the structure in which the gap between the semiconductor chip 3 and the wiring board 1 is sealed with one kind of resin. , Can be more reliable. For example, by adding a filler to the second resin, the coefficient of thermal expansion can be lowered, and the stress strain caused by the difference in the coefficient of thermal expansion between the semiconductor chip 3 and the wiring board 1 can be relaxed.

【００４３】さらに、第３の樹脂の物性を、第１の樹脂
および／または第２の樹脂と変えることができる。例え
ば、第３の樹脂として、第１の樹脂や第２の樹脂に比べ
てガラス転移温度Ｔｇの高い樹脂を用いることにより、
さらに耐リフロー性を向上させることが可能になる。Furthermore, the physical properties of the third resin can be changed from those of the first resin and / or the second resin. For example, by using, as the third resin, a resin having a glass transition temperature Tg higher than those of the first resin and the second resin,
Further, it becomes possible to improve the reflow resistance.

【００４４】こうして製造される第１の実施例の半導体
装置においては、はんだバンプ５の外周の少なくとも一
部に第１の樹脂層６を有し、かつこの第１の樹脂層６
が、はんだバンプ５と配線基板１との間にフィレットを
有するように形成されているので、バンプ接合部の強度
が向上する。すなわち、配線基板１上にフィレット状に
形成された第１の樹脂層６が、はんだバンプ５への熱応
力の集中を緩和するので、バンプ接合部に歪みが生じに
くくなり、接続信頼性が向上する。The semiconductor device of the first embodiment thus manufactured has the first resin layer 6 on at least a part of the outer periphery of the solder bump 5, and the first resin layer 6 is provided.
However, since it is formed so as to have a fillet between the solder bump 5 and the wiring substrate 1, the strength of the bump bonding portion is improved. That is, since the first resin layer 6 formed in a fillet shape on the wiring board 1 relieves the concentration of thermal stress on the solder bumps 5, distortion is less likely to occur at the bump bonding portions, and the connection reliability is improved. To do.

【００４５】また、第１の樹脂層６がはんだバンプ５の
外周にのみ形成されているため、ボイドが生じることが
ない。したがって、例えば吸湿リフローを行った場合
も、ボイドに起因する不良が発生することがない。な
お、半導体チップ３と配線基板１との間に形成される第
２の樹脂層１７には、ボイドが発生することもあるが、
はんだバンプ５の接合部の近傍に形成される第１の樹脂
層６中にボイドが発生しないので、接続信頼性の高い半
導体装置が得られる。Further, since the first resin layer 6 is formed only on the outer periphery of the solder bump 5, no void is generated. Therefore, for example, even when moisture absorption reflow is performed, defects due to voids do not occur. Although voids may occur in the second resin layer 17 formed between the semiconductor chip 3 and the wiring board 1,
Since no voids are generated in the first resin layer 6 formed near the joint of the solder bump 5, a semiconductor device with high connection reliability can be obtained.

【００４６】さらに、スキージングされたペースト状の
樹脂をはんだバンプ５に塗布する方式で、第１の樹脂層
６が形成されているため、スキージングの樹脂厚を調整
することで、はんだバンプ５への樹脂塗布量を簡便に定
量化することができ、さらに第１の樹脂層６の形成厚を
コントロールすることができる。Further, since the first resin layer 6 is formed by the method of applying the squeezed paste-like resin to the solder bumps 5, the solder bumps 5 are adjusted by adjusting the resin thickness of the squeegee. It is possible to easily quantify the amount of resin applied to the resin, and to control the formation thickness of the first resin layer 6.

【００４７】なお、第１の実施例の半導体装置では、第
１の樹脂層を、はんだバンプの外周全体を覆うように形
成し、かつこの樹脂層が半導体チップの電極パッドおよ
び配線基板の配線パッドにそれぞれ接着されているよう
に構成することもできる。In the semiconductor device of the first embodiment, the first resin layer is formed so as to cover the entire outer circumference of the solder bump, and the resin layer serves as the electrode pad of the semiconductor chip and the wiring pad of the wiring board. It can also be configured to be adhered to each.

【００４８】前述の工程にしたがって製造された第１の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に２５００個のはんだバンプが形成された
１５ｍｍ角のシリコンチップを使用し、これをポリイミ
ド樹脂基板上に実装して試験サンプルとした。温度サイ
クル試験は、（−６５℃×３０分）〜（２５℃×５分）
〜（１５０℃×３０分）を１サイクルとして行った。The semiconductor device of the first embodiment manufactured according to the above-mentioned steps was actually subjected to a temperature cycle test to examine the connection reliability. As the semiconductor chip, a 15 mm square silicon chip having 2500 solder bumps formed in the peripheral region was used, and this was mounted on a polyimide resin substrate to prepare a test sample. The temperature cycle test is (-65 ° C x 30 minutes) to (25 ° C x 5 minutes)
~ (150 ° C x 30 minutes) was performed as one cycle.

【００４９】温度サイクル試験の結果、５００サイクル
後でも接続箇所（フリップチップ接続部）に全く破断の
発生が認められなかった。また、シリコンチップとポリ
イミド樹脂基板との間に、第２の樹脂としてエポキシ系
樹脂を充填した後硬化させたものについて、同様の温度
サイクル試験を行ったところ、３０００サイクル後でも
接続個所に破断が認められなかった。As a result of the temperature cycle test, no breakage was observed at the connection portion (flip chip connection portion) even after 500 cycles. Further, the same temperature cycle test was performed on the epoxy resin as the second resin filled between the silicon chip and the polyimide resin substrate and then cured, and the same temperature cycle test was performed. I was not able to admit.

【００５０】さらに、第３の樹脂として、エポキシ系樹
脂、シリコーン系樹脂、アクリル系樹脂、ポリイミド系
樹脂などを、配線基板との間にフィレットを形成するよ
うにシリコンチップの外側に形成したものについて、同
様の温度サイクル試験を行ったところ、５０００サイク
ル後でも接続個所に破断が認められなかった。さらに、
耐リフロー性も向上し、吸湿リフローレベル１相当にお
いても、接続不良および樹脂の剥離が生じなかった。Further, as the third resin, epoxy resin, silicone resin, acrylic resin, polyimide resin, or the like is formed on the outside of the silicon chip so as to form a fillet between the resin and the wiring board. When the same temperature cycle test was performed, no fracture was observed at the connection point even after 5000 cycles. further,
The reflow resistance was also improved, and even at a moisture absorption reflow level of 1, no connection failure or resin peeling occurred.

【００５１】なお、第１の実施例では、金属バンプとし
てＳｎ−Ｐｂはんだのバンプを設けた場合を述べたが、
Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂ
ｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混合物ま
たは化合物から選ばれる金属から成るバンプとしてもよ
い。また、配線基板の配線パッドも、Ａｕ、Ａｇ、Ｃ
ｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉ
ｎ、Ｓｂ、Ｇｅの単独、これらの混合物または化合物、
あるいは積層膜であってもよい。またさらに、これらの
間の接合に関しても、金属の溶融接合に限定されるもの
ではなく、例えば金属の拡散接合によるものであっても
良い。In the first embodiment, the case where Sn—Pb solder bumps are provided as metal bumps has been described.
Au, Ag, Cu, Ni, Fe, Pd, Sn, Pb, B
The bump may be made of a metal selected from i, Zn, In, Sb, and Ge alone, a mixture thereof, or a compound thereof. Also, the wiring pads on the wiring board are made of Au, Ag, C
u, Ni, Fe, Pd, Sn, Pb, Bi, Zn, I
n, Sb, Ge alone, a mixture or compound thereof,
Alternatively, it may be a laminated film. Further, the joining between them is not limited to the fusion joining of metals, but may be, for example, the diffusion joining of metals.

【００５２】次に、第２乃至第５の実施例について説明
する。Next, the second to fifth embodiments will be described.

【００５３】第２の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図１２に示すように、シ
リコン等の半導体ウェハ７（例えば、直径６インチ、厚
さ６２５μｍ）にＡｌ電極パッド４を形成した後、その
上に、電極パッド４の中心部を開口部（９０μｍ角）と
するパッシベーション膜８を形成する。なお、Ａｌ電極
パッド４の大きさは例えば１００μｍ角とし、後工程で
形成される個々の半導体チップ（１０ｍｍ×１５ｍｍ）
の周辺部に相当する領域に、２５０μｍのピッチで形成
されている。The semiconductor device of the second embodiment is manufactured as follows. First, as shown in FIG. 12, after forming an Al electrode pad 4 on a semiconductor wafer 7 made of silicon or the like (for example, a diameter of 6 inches and a thickness of 625 μm), the central portion of the electrode pad 4 is provided with an opening ( A 90 μm square passivation film 8 is formed. The size of the Al electrode pad 4 is, for example, 100 μm square, and individual semiconductor chips (10 mm × 15 mm) formed in a later step.
Are formed at a pitch of 250 μm in a region corresponding to the peripheral portion of the.

【００５４】この半導体ウェハ７のＡｌ電極パッド４上
に、先端に小突起を有するボール状の金バンプ１９を、
ワイヤボンダにより１個ずつ形成する。金バンプ１９の
径は８５μｍ、高さは７０μｍとする。その後、電気的
なテストを行った後、半導体ウェハをダイシングして個
々の半導体チップとする。On the Al electrode pad 4 of this semiconductor wafer 7, a ball-shaped gold bump 19 having a small protrusion at its tip is formed.
Form one by one with a wire bonder. The gold bump 19 has a diameter of 85 μm and a height of 70 μm. Then, after conducting an electrical test, the semiconductor wafer is diced into individual semiconductor chips.

【００５５】次いで、フラックス成分を含む樹脂（フラ
ックス成分含有樹脂）を、ペースト状に調製し、これを
平型の容器内に適量塗布した後、スキージングすること
により、樹脂厚を例えば６０μｍに均す。そして、この
樹脂層の表面に金バンプ１９の先端部を押し付け、金バ
ンプ１９の外周にフラックス成分含有樹脂１４を塗布す
る。ここで、スキージング後のフラックス成分含有樹脂
１４の厚さを調整することにより、金バンプ１９への樹
脂塗布量をコントロールすることができる。Next, a resin containing a flux component (a resin containing a flux component) is prepared in the form of a paste, which is applied in a flat container in an appropriate amount and squeezed to make the resin thickness uniform, for example, 60 μm. You Then, the tip of the gold bump 19 is pressed against the surface of this resin layer, and the flux component containing resin 14 is applied to the outer periphery of the gold bump 19. Here, the amount of resin applied to the gold bumps 19 can be controlled by adjusting the thickness of the flux component-containing resin 14 after squeezing.

【００５６】次に、この半導体チップを以下に示すよう
にフリップチップ接続して、半導体装置とする。すなわ
ち、図１３に示すように、ポリイミド樹脂テープ、樹脂
基板、セラミック基板などの絶縁基板１ａの片面にＣｕ
配線パッド２が設けられ、かつ配線パッド２以外の領域
にエポキシ樹脂等のソルダーレジスト層２０が形成され
た配線基板１を用意し、その配線パッド２上に、無電解
めっきなどによりＮｉ層２１とＡｕ層２２を積層して形
成する。次に、配線パッド２のＡｕ層２２上に、Ｓｎ−
３．５Ａｇはんだ層２３を印刷等により形成する。Next, this semiconductor chip is flip-chip connected as shown below to form a semiconductor device. That is, as shown in FIG. 13, Cu is formed on one surface of the insulating substrate 1a such as a polyimide resin tape, a resin substrate, or a ceramic substrate.
A wiring board 1 is provided on which wiring pads 2 are provided and a solder resist layer 20 of epoxy resin or the like is formed in a region other than the wiring pads 2, and a Ni layer 21 is formed on the wiring pad 2 by electroless plating or the like. The Au layer 22 is formed by stacking. Next, on the Au layer 22 of the wiring pad 2, Sn-
The 3.5 Ag solder layer 23 is formed by printing or the like.

【００５７】そして、図１４に示すように、Ｓｎ−Ａｇ
はんだ層２３が形成された配線パッド２と外周にフラッ
クス成分含有樹脂１４層が形成された金バンプ１９と
を、位置合わせして仮止めする。このとき、金バンプ１
９の先端部に粘着性および接着性を有するフラックス成
分含有樹脂１４の層が形成されているので、加圧するだ
けで容易に仮固定することができる。Then, as shown in FIG. 14, Sn-Ag
The wiring pad 2 having the solder layer 23 formed thereon and the gold bump 19 having the flux component-containing resin 14 layer formed on the outer periphery thereof are aligned and temporarily fixed. At this time, gold bump 1
Since the layer of the flux component-containing resin 14 having adhesiveness and adhesiveness is formed at the tip portion of 9, it can be easily temporarily fixed by only applying pressure.

【００５８】その後、リフロー炉に通し、加熱してＳｎ
−Ａｇはんだをリフローさせることにより、金バンプ１
９と配線パッド２（Ａｕ層２２）とを接合する。リフロ
ーの条件は、例えば１５０℃で１分間とし、ピーク温度
を２２０℃に設定する。Then, it is passed through a reflow furnace and heated to Sn.
-By reflowing Ag solder, gold bump 1
9 and the wiring pad 2 (Au layer 22) are joined. The reflow condition is, for example, 150 ° C. for 1 minute, and the peak temperature is set to 220 ° C.

【００５９】金バンプ１９の外周に形成された樹脂層に
含有されるフラックス成分により、はんだリフロー時に
Ｓｎ−Ａｇはんだ層２３表面の酸化膜が除去されるた
め、金バンプ１９と配線パッド２との良好な接合が得ら
れる。その後、必要に応じ例えば１５０℃で３時間加熱
することにより、樹脂を硬化させる。こうして、金バン
プ１９と配線パッド２との間にフィレットを有する形状
の第１の樹脂層６が形成され、半導体装置を完成する。The flux component contained in the resin layer formed on the outer periphery of the gold bump 19 removes the oxide film on the surface of the Sn—Ag solder layer 23 during solder reflow, so that the gold bump 19 and the wiring pad 2 are separated from each other. A good bond is obtained. Then, if necessary, the resin is cured by heating at 150 ° C. for 3 hours, for example. Thus, the first resin layer 6 having a fillet is formed between the gold bump 19 and the wiring pad 2, and the semiconductor device is completed.

【００６０】なお、はんだリフロー炉を用いず、熱圧着
法や超音波併用熱圧着法などにより接合を行うこともで
きる。超音波併用熱圧着法では、例えば超音波印加ツー
ルによって２００℃程度の温度に加熱し、かつ超音波強
度５Ｗで１秒間超音波を印加し、シリコンチップ１個当
たり５ｋｇの荷重をかけて接合を行う。It is also possible to carry out the joining by a thermocompression bonding method or a thermocompression bonding method using ultrasonic waves without using the solder reflow furnace. In the ultrasonic combined thermocompression bonding method, for example, heating is performed to a temperature of about 200 ° C. with an ultrasonic wave applying tool, ultrasonic waves are applied for 1 second at an ultrasonic intensity of 5 W, and a load of 5 kg is applied to each silicon chip to perform bonding. To do.

【００６１】こうして製造される第２の実施例の半導体
装置においては、金バンプ１９の外周の少なくとも一部
に第１の樹脂層６を有し、かつこの第１の樹脂層６が、
金バンプ１９と配線基板１との間にフィレットを有する
ように形成されているので、バンプ接合部の強度が向上
する。すなわち、配線パッド２上にフィレット状に形成
された第１の樹脂層６が、金バンプ１９の接合部への熱
応力の集中を緩和するので、バンプ接合部に歪みが生じ
にくくなり、接続信頼性が向上する。In the semiconductor device of the second embodiment thus manufactured, the first resin layer 6 is provided on at least a part of the outer periphery of the gold bump 19, and the first resin layer 6 is
Since the gold bump 19 and the wiring board 1 are formed so as to have a fillet, the strength of the bump bonding portion is improved. That is, since the first resin layer 6 formed in the fillet shape on the wiring pad 2 relaxes the concentration of thermal stress on the bonding portion of the gold bump 19, distortion is less likely to occur at the bump bonding portion, and connection reliability is improved. The property is improved.

【００６２】また、第１の樹脂層６が金バンプ９の外周
にのみ形成されているため、ボイドが生じることがな
く、ボイドに起因する不良が発生することがない。さら
に、スキージングされたペースト状の樹脂を金バンプ９
に塗布する方式で、第１の樹脂層６が形成されているた
め、スキージングの樹脂厚を調整することで、金バンプ
１９への樹脂塗布量を簡便に定量化することができ、さ
らに第１の樹脂層６の形成厚をコントロールすることが
できる。Further, since the first resin layer 6 is formed only on the outer periphery of the gold bump 9, no void is generated and no defect caused by the void is generated. Further, the squeegeeed paste-like resin is used for the gold bump 9
Since the first resin layer 6 is formed by applying the squeegee, the amount of resin applied to the gold bumps 19 can be easily quantified by adjusting the resin thickness of the squeegee. It is possible to control the formation thickness of the first resin layer 6.

【００６３】なお、第１の実施例と同様に第２の実施例
の半導体装置においても、半導体チップ３と配線基板１
との間に、エポキシ樹脂、アクリル樹脂、シリコーン樹
脂等を主体とする第２の樹脂層を形成することで、さら
に接続の信頼性を高めることが可能である。さらに、第
２の樹脂層の外側に第３の樹脂層を被覆・形成すること
ができる。このような構造では、さらに樹脂層の密着性
が向上するため、樹脂クラックの発生を防止することが
でき、耐リフロー性がさらに向上する。In the semiconductor device of the second embodiment as well as the first embodiment, the semiconductor chip 3 and the wiring board 1 are
By forming a second resin layer mainly composed of an epoxy resin, an acrylic resin, a silicone resin, or the like, the connection reliability can be further improved. Furthermore, a third resin layer can be coated / formed on the outside of the second resin layer. With such a structure, since the adhesion of the resin layer is further improved, the occurrence of resin cracks can be prevented, and the reflow resistance is further improved.

【００６４】前述の工程にしたがって製造された第２の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に１００個の金バンプが形成された１０ｍ
ｍ×１５ｍｍのシリコンチップを使用し、これをポリイ
ミド樹脂基板上に実装して試験サンプルとした。温度サ
イクル試験は、（−６５℃×３０分）〜（２５℃×５
分）〜（１５０℃×３０分）を１サイクルとして行っ
た。The semiconductor device of the second embodiment manufactured according to the above-mentioned steps was actually subjected to a temperature cycle test to check the connection reliability. In addition, as a semiconductor chip, 10 m in which 100 gold bumps were formed in the peripheral region was used.
A m × 15 mm silicon chip was used and mounted on a polyimide resin substrate to give a test sample. The temperature cycle test is (-65 ° C x 30 minutes) to (25 ° C x 5 minutes).
Min) to (150 ° C. × 30 min) as one cycle.

【００６５】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、シリコンチップとポリイミド樹脂基板との間に、
第２の樹脂としてエポキシ系樹脂を充填した後硬化させ
たものについて、同様の温度サイクル試験を行ったとこ
ろ、３０００サイクル後でも接続個所に破断が認められ
なかった。さらに、第３の樹脂として、エポキシ系樹
脂、シリコーン系樹脂、アクリル系樹脂、ポリイミド系
樹脂などを、配線基板との間にフィレットを有するよう
にシリコンチップの外側に形成したものについて、同様
の温度サイクル試験を行ったところ、５０００サイクル
後でも接続個所に破断が認められなかった。さらに、耐
リフロー性も向上し、吸湿リフローレベル１相当におい
ても、接続不良および樹脂の剥離は生じなかった。As a result of the temperature cycle test, even after 500 cycles, no breakage was observed at the connection portion.
Also, between the silicon chip and the polyimide resin substrate,
The same temperature cycle test was performed on the epoxy resin filled as the second resin and then cured. As a result, no fracture was observed at the connection point even after 3000 cycles. Further, as the third resin, epoxy resin, silicone resin, acrylic resin, polyimide resin, or the like formed on the outside of the silicon chip so as to have a fillet between the third substrate and the wiring board, the same temperature When a cycle test was conducted, no fracture was observed at the connection point even after 5000 cycles. Further, the reflow resistance was also improved, and even at the moisture absorption reflow level 1, the connection failure and the resin peeling did not occur.

【００６６】なお、第２の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。また、シリコンチップの電極
パッド上に形成する金属バンプとして、金ボールバンプ
の他に、はんだやＣｕあるいはＰｄを含有するＡｕのボ
ールバンプを用いることができる。これらのボール状バ
ンプの形成は、はんだワイヤやＣｕワイヤあるいはＰｄ
の混入されたＡｕワイヤを使用し、ワイヤボンダにより
行うことができる。In the second embodiment, the same kind of resin may be used as the first resin, the second resin and the third resin, but the physical properties were changed by changing the amount of filler. You may use the thing. As the metal bumps formed on the electrode pads of the silicon chip, Au ball bumps containing solder or Cu or Pd can be used in addition to gold ball bumps. These ball-shaped bumps are formed by solder wire, Cu wire or Pd.
This can be done by a wire bonder using Au wires mixed with

【００６７】次に、第３の実施例の半導体装置について
説明する。この半導体装置では、図１５に示すように、
絶縁基板１ａの片面にＣｕの配線パッド２が設けられた
実装用基板２４の片面に、テープＢＧＡパッケージ２５
が搭載されている。テープＢＧＡパッケージ２５は、ポ
リイミド樹脂等のＴＡＢテープ２６にＬＳＩチップ２７
がフェースダウンで搭載され、金バンプ２８を介して実
装された構造を有し、上面に金属キャップ２９が被着さ
れている。パッケージサイズは３０ｍｍ角で、ＴＡＢテ
ープの外部端子上にＳｎ−Ｐｂはんだボール３０が１ｍ
ｍのピッチで８００個形成されている。なお、符号３１
は接着剤層を示し、３２は封止樹脂層をそれぞれ示して
いる。Next, the semiconductor device of the third embodiment will be described. In this semiconductor device, as shown in FIG.
The tape BGA package 25 is provided on one surface of the mounting substrate 24 in which the Cu wiring pad 2 is provided on one surface of the insulating substrate 1a.
Is installed. The tape BGA package 25 includes a TAB tape 26 made of polyimide resin or the like and an LSI chip 27.
Is mounted face down and mounted via gold bumps 28, and a metal cap 29 is attached to the upper surface. The package size is 30mm square, and Sn-Pb solder ball 30 is 1m on the external terminal of TAB tape.
800 pieces are formed at a pitch of m. Note that reference numeral 31
Indicates an adhesive layer, and 32 indicates a sealing resin layer.

【００６８】このようなはんだボール３０の外周の少な
くとも一部に、第１の樹脂層６が形成されている。この
第１の樹脂層６の形成は、以下に示すようなスキージン
グ法を用いて行うことができる。すなわち、ペースト状
に調製されたフラックス成分含有樹脂を、平型の容器内
に塗布し表面をスキージングすることにより、樹脂厚を
例えば１００μｍに均した後、この樹脂層の表面にはん
だボール３０の先端部を押し付け、外周にフラックス成
分含有樹脂を塗布する。The first resin layer 6 is formed on at least a part of the outer periphery of the solder ball 30. The formation of the first resin layer 6 can be performed using a squeegeeing method as described below. That is, the paste containing flux component-containing resin is applied to a flat container and the surface is squeezed to even out the resin thickness to, for example, 100 μm, and then the solder ball 30 is formed on the surface of the resin layer. The tip is pressed and the resin containing the flux component is applied to the outer periphery.

【００６９】そして、先端部にフラックス成分含有樹脂
の層が形成されたはんだボール３０と実装用基板２４の
配線パッド２とを、位置合わせし加圧して仮止めし、次
いで加熱してはんだをリフローさせることにより、はん
だボール３０と実装用基板２４の配線パッド２とを接合
する。リフローの条件は、例えば１５０℃で１分間と
し、ピーク温度を２２０℃に設定する。Then, the solder ball 30 having the layer of the resin containing the flux component formed at the tip and the wiring pad 2 of the mounting substrate 24 are aligned and pressed to temporarily fix them, and then heated to reflow the solder. By doing so, the solder balls 30 and the wiring pads 2 of the mounting substrate 24 are joined. The reflow condition is, for example, 150 ° C. for 1 minute, and the peak temperature is set to 220 ° C.

【００７０】はんだボール３０の外周に形成された樹脂
層に含有されるフラックス成分により、はんだリフロー
時に表面の酸化膜が除去されるため、はんだボール３０
と配線パッド２との良好な接合が得られる。その後必要
に応じ、例えば１５０℃で３時間加熱することにより、
樹脂を硬化させる。こうして、はんだボール３０と配線
パッド２との間にフィレットを有する形状の第１の樹脂
層６が形成され、半導体装置が完成される。Since the flux component contained in the resin layer formed on the outer periphery of the solder ball 30 removes the oxide film on the surface during the solder reflow, the solder ball 30
And a good connection with the wiring pad 2 can be obtained. After that, if necessary, for example, by heating at 150 ° C. for 3 hours,
Cure the resin. Thus, the first resin layer 6 having a fillet is formed between the solder ball 30 and the wiring pad 2, and the semiconductor device is completed.

【００７１】こうして製造される第３の実施例の半導体
装置においては、ＢＧＡパッケージ２５のはんだボール
３０の外周の少なくとも一部に第１の樹脂層６を有し、
かつこの第１の樹脂層６が、実装用基板２４との間にフ
ィレットを形成しているので、接合部の強度が向上す
る。すなわち、実装用基板２４上にフィレット状に形成
された第１の樹脂層６が、はんだボール３０接合部への
熱応力の集中を緩和するので、接合部に歪みが生じにく
くなり、接続信頼性が向上する。In the semiconductor device of the third embodiment thus manufactured, the first resin layer 6 is provided on at least a part of the outer circumference of the solder ball 30 of the BGA package 25,
Moreover, since the first resin layer 6 forms a fillet with the mounting substrate 24, the strength of the joint portion is improved. That is, since the first resin layer 6 formed in the fillet shape on the mounting substrate 24 relieves the concentration of thermal stress on the joint portion of the solder ball 30, distortion is unlikely to occur at the joint portion, and the connection reliability is improved. Is improved.

【００７２】なお、この実施例の半導体装置において、
第１の樹脂層６が、はんだボール３０の外周全体を覆う
ように形成され、かつこの樹脂層がテープＢＧＡパッケ
ージ２５および実装用基板２４にそれぞれ接着される構
造とすることができる。In the semiconductor device of this embodiment,
The first resin layer 6 may be formed so as to cover the entire outer circumference of the solder ball 30, and the resin layer may be bonded to the tape BGA package 25 and the mounting substrate 24, respectively.

【００７３】前述の工程にしたがって製造された第３の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体パッケージとし
ては、８００個のはんだボールバンプが形成された３０
ｍｍ角のテープＢＧＡパッケージを使用し、ポリイミド
樹脂の実装用基板上に実装して試験サンプルとした。温
度サイクル試験は、（−５５℃×３０分）〜（２５℃×
５分）〜（１２５℃×３０分）を１サイクルとして行っ
た。The semiconductor device of the third embodiment manufactured according to the above-mentioned steps was actually subjected to a temperature cycle test to check the connection reliability. As a semiconductor package, 30 solder balls having 800 solder ball bumps were formed.
A mm-square tape BGA package was used and mounted on a polyimide resin mounting substrate to obtain a test sample. The temperature cycle test is (-55 ° C x 30 minutes) to (25 ° C x
5 minutes) to (125 ° C. × 30 minutes) were performed as one cycle.

【００７４】温度サイクル試験の結果、１０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。また、ＢＧＡパッケージとポリイミド樹脂基板との
間に、第２の樹脂として、エポキシ系樹脂を充填した後
硬化させたものについて、同様の温度サイクル試験を行
ったところ、３０００サイクル後でも接続個所に破断が
認められなかった。さらに、第３の樹脂として、エポキ
シ系樹脂、シリコーン系樹脂、アクリル系樹脂、ポリイ
ミド系樹脂などを、実装用基板２４との間にフィレット
を有するようにＢＧＡパッケージ２５の外側に形成した
ものについて、同様の温度サイクル試験を行ったとこ
ろ、５０００サイクル後でも接続個所に破断が認められ
なかった。さらに、耐リフロー性も向上し、吸湿リフロ
ーレベル１相当においても、接続不良および樹脂の剥離
は生じなかった。As a result of the temperature cycle test, no breakage was observed at the connection portion even after 1000 cycles. In addition, a similar temperature cycle test was performed on a second resin filled with an epoxy resin as a second resin between the BGA package and the polyimide resin substrate and then cured. Was not recognized. Further, as the third resin, epoxy resin, silicone resin, acrylic resin, polyimide resin or the like formed on the outside of the BGA package 25 so as to have a fillet between the mounting substrate 24, When the same temperature cycle test was performed, no fracture was observed at the connection point even after 5000 cycles. Further, the reflow resistance was also improved, and even at the moisture absorption reflow level 1, the connection failure and the resin peeling did not occur.

【００７５】なお、第３の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させることなどにより物性を
変えたものを使用してもよい。また、ＢＧＡパッケージ
のボールバンプとして、Ｓｎ−Ｐｂはんだボールを形成
した例を述べたが、Ａｇ、Ｃｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
ｂ、Ｃｕ、Ｇｅ等の金属の単独やこれらの混合物あるい
は化合物から成るバンプであってよい。In the third embodiment, the same kind of resin may be used as the first resin, the second resin and the third resin, but the physical properties are changed by changing the amount of filler. You may use the thing. Also, an example in which Sn-Pb solder balls are formed as ball bumps of a BGA package has been described, but Ag, Cu, Bi, Zn, In, S
The bump may be a single metal such as b, Cu, or Ge, or a mixture or compound thereof.

【００７６】さらに、第１の樹脂層６の形成を、スキー
ジング方式によりはんだボール３０の外周に行ったが、
以下に示す方式で実装用基板２４の配線パッド２上に行
ってもよい。すなわち、図１６に示すように、フラック
ス成分含有樹脂１４をスクリーンマスク３３を用いて実
装用基板２４の配線パッド２上に印刷してもよく、さら
に、図１７に示すように、転写ピン３４を用いて、実装
用基板２４の配線パッド２上に転写することもできる。Further, the first resin layer 6 was formed on the outer circumference of the solder ball 30 by the squeezing method.
You may perform on the wiring pad 2 of the mounting substrate 24 by the method shown below. That is, as shown in FIG. 16, the flux component-containing resin 14 may be printed on the wiring pad 2 of the mounting substrate 24 by using the screen mask 33, and further, as shown in FIG. It can also be used for transfer onto the wiring pad 2 of the mounting substrate 24.

【００７７】次に、第４の実施例について説明する。第
４の実施例では、図１８に示すように、配線基板１の配
線パッド２形成面に、はんだバンプ５を有する複数個
（例えば４個）の半導体チップ３がフェースダウンに配
置されて搭載されている。チップサイズは８ｍｍ角で、
バンプ数は１２００個である。Next, a fourth embodiment will be described. In the fourth embodiment, as shown in FIG. 18, a plurality of (for example, four) semiconductor chips 3 having solder bumps 5 are mounted face down on the wiring pad 2 formation surface of the wiring substrate 1. ing. The chip size is 8 mm square,
The number of bumps is 1200.

【００７８】そして、各半導体チップ３において、はん
だバンプ５が配線パッド２に当接され、はんだの溶融に
より接合がなされている。また、はんだバンプ５の外周
の少なくとも一部に、フラックス成分を含む樹脂の硬化
層である第１の樹脂層６が形成され、配線基板１との間
に第１の樹脂層６のフィレットが形成されている。Then, in each semiconductor chip 3, the solder bumps 5 are brought into contact with the wiring pads 2 and joined by melting the solder. Further, a first resin layer 6 which is a cured layer of a resin containing a flux component is formed on at least a part of the outer periphery of the solder bump 5, and a fillet of the first resin layer 6 is formed between the solder bump 5 and the wiring board 1. Has been done.

【００７９】このバンプの接合および第１の樹脂層６の
形成は、以下に示すようにして行うことができる。すな
わち、ペースト状に調製されたフラックス成分含有樹脂
を、平型の容器内に塗布し表面をスキージングすること
により、樹脂厚を例えば６０μｍに均した後、この樹脂
層の表面にはんだバンプ５の先端部を押し付け、はんだ
バンプ５の外周にフラックス成分含有樹脂を塗布する。The bonding of the bumps and the formation of the first resin layer 6 can be performed as follows. That is, the paste containing flux component-containing resin is applied in a flat container and the surface is squeezed to even out the resin thickness to, for example, 60 μm, and then the solder bumps 5 are formed on the surface of the resin layer. The tip portion is pressed, and the flux component containing resin is applied to the outer periphery of the solder bump 5.

【００８０】次いで、まず１個目の半導体チップ３につ
いて、先端部にフラックス成分含有樹脂層が形成された
はんだバンプ５と配線基板１の配線パッド２とを、位置
合わせし加圧して仮止めする。次に、２個目の半導体チ
ップも同様な方法で配線基板１上に仮圧着・固定し、同
様に３個目、４個目の半導体チップも仮圧着する。Next, with respect to the first semiconductor chip 3, first, the solder bumps 5 having the resin layer containing the flux component formed on their tip portions and the wiring pads 2 of the wiring board 1 are aligned and pressed to temporarily fix them. . Next, the second semiconductor chip is also temporarily pressure-bonded and fixed on the wiring board 1 by the same method, and similarly the third and fourth semiconductor chips are also temporarily pressure-bonded.

【００８１】各々の半導体チップ３の間を０．５ｍｍと
非常に狭い間隙で配置しても、はんだバンプ５の外周に
塗布されたフラックス成分含有樹脂が、隣接する半導体
チップ３の搭載領域にまではみ出すことがなく、２個目
以下の半導体チップも１個目と同様に容易に仮圧着する
ことができる。Even if the semiconductor chips 3 are arranged with a very small gap of 0.5 mm, the flux component-containing resin applied to the outer periphery of the solder bump 5 reaches the mounting area of the adjacent semiconductor chip 3. Without protruding, the second and subsequent semiconductor chips can be easily temporarily press-bonded similarly to the first semiconductor chip.

【００８２】次いで、加熱してはんだをリフローさせ、
全ての半導体チップ３について、はんだバンプ５を配線
基板１の配線パッド２に接合する。リフローの条件は、
例えば１５０℃で１分間とし、ピーク温度を２２０℃に
設定する。Then, heat is applied to reflow the solder,
The solder bumps 5 of all the semiconductor chips 3 are joined to the wiring pads 2 of the wiring board 1. The reflow condition is
For example, the temperature is set to 150 ° C. for 1 minute, and the peak temperature is set to 220 ° C.

【００８３】各半導体チップ３について、はんだバンプ
５の外周に形成された樹脂層に含有されるフラックス成
分により、はんだリフロー時に表面の酸化膜が除去され
るため、はんだバンプ５と配線基板１の配線パッド２と
の良好な接合が得られる。その後必要に応じ、例えば１
５０℃で３時間加熱することにより、フラックス成分含
有樹脂を硬化させる。こうして、はんだバンプ５と配線
基板１との間にフィレットを有する形状の第１の樹脂層
６が形成され、半導体装置が完成する。With respect to each semiconductor chip 3, the flux component contained in the resin layer formed on the outer periphery of the solder bump 5 removes the oxide film on the surface during solder reflow. Good bonding with the pad 2 can be obtained. Then, if necessary, for example, 1
The flux component-containing resin is cured by heating at 50 ° C. for 3 hours. Thus, the first resin layer 6 having a fillet is formed between the solder bumps 5 and the wiring board 1, and the semiconductor device is completed.

【００８４】こうして製造される第４の実施例の半導体
装置においては、はんだバンプ５の外周の少なくとも一
部に第１の樹脂層６を有し、かつこの第１の樹脂層６
が、配線基板１との間にフィレットを形成しているの
で、バンプ接合部の強度が向上する。すなわち、配線基
板１上にフィレット状に形成された第１の樹脂層６が、
はんだバンプ５の接合部への熱応力の集中を緩和するの
で、接合部に歪みが生じにくくなり、接続信頼性が向上
する。In the semiconductor device of the fourth embodiment thus manufactured, the first resin layer 6 is provided on at least a part of the outer periphery of the solder bump 5, and the first resin layer 6 is provided.
However, since the fillet is formed between the wiring board 1 and the wiring board 1, the strength of the bump bonding portion is improved. That is, the first resin layer 6 formed in a fillet shape on the wiring board 1 is
Since the concentration of thermal stress on the joint portion of the solder bump 5 is relaxed, the joint portion is less likely to be distorted, and the connection reliability is improved.

【００８５】また、複数個の半導体チップ３が近接して
配置されているが、フラックス成分含有樹脂が隣接する
半導体チップ３の搭載領域まではみ出すことがないた
め、複数個の半導体チップ３をまとめてフリップチップ
実装することができる。したがって、各半導体チップに
ついて、フラックス塗布、リフロー、洗浄と煩雑な工程
を繰り返す必要がなくなり、プロセスが簡便になるうえ
に、はんだリフローの際の熱履歴を１回に減らすことが
でき、信頼性が向上する。Further, although the plurality of semiconductor chips 3 are arranged close to each other, the flux component containing resin does not extend to the mounting region of the adjacent semiconductor chips 3, so that the plurality of semiconductor chips 3 are grouped together. It can be flip-chip mounted. Therefore, it is not necessary to repeat the complicated steps of flux application, reflow, and cleaning for each semiconductor chip, the process is simplified, and the thermal history during solder reflow can be reduced to one time, and reliability is improved. improves.

【００８６】前述の工程にしたがって製造された第４の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、１２００個のはんだバンプが形成された８ｍｍ角の
シリコンチップ４個を使用し、これらをポリイミド樹脂
基板上に実装してＭＣＭ（マルチチップモジュール）構
造を有する試験サンプルとした。温度サイクル試験は、
（−６５℃×３０分）〜（２５℃×５分）〜（１５０℃
×３０分）を１サイクルとして行った。The semiconductor device of the fourth embodiment manufactured according to the above-mentioned steps was actually subjected to a temperature cycle test to check the connection reliability. As the semiconductor chip, four 8 mm square silicon chips having 1200 solder bumps were used, and these were mounted on a polyimide resin substrate to obtain a test sample having an MCM (multi-chip module) structure. . The temperature cycle test is
(-65 ° C x 30 minutes) ~ (25 ° C x 5 minutes) ~ (150 ° C
X 30 minutes) was performed as one cycle.

【００８７】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、図１９に示すように、各半導体チップ３とポリイ
ミド樹脂の配線基板１との間に、エポキシ系樹脂を充填
し硬化させることにより、第２の樹脂層１７を形成した
装置について、同様の温度サイクル試験を行ったとこ
ろ、３０００サイクル後でも接続個所に破断が認められ
なかった。As a result of the temperature cycle test, even after 500 cycles, no breakage was observed at the connection portion.
Further, as shown in FIG. 19, the same applies to the device in which the second resin layer 17 is formed by filling the epoxy resin between the semiconductor chips 3 and the wiring board 1 of the polyimide resin and curing the epoxy resin. When a temperature cycle test was conducted, no fracture was observed at the connection point even after 3000 cycles.

【００８８】さらに、図２０に示すように、第２の樹脂
層１７の外側に、エポキシ系樹脂、シリコーン系樹脂、
アクリル系樹脂、ポリイミド系樹脂などから成る第３の
樹脂層１８を、配線基板１との間にフィレットを形成す
るように被覆したものについて、同様の温度サイクル試
験を行ったところ、５０００サイクル後でも接続個所に
破断が認められなかった。さらに、耐リフロー性も向上
し、吸湿リフローレベル１相当においても、接続不良お
よび樹脂の剥離は生じなかった。Further, as shown in FIG. 20, on the outside of the second resin layer 17, epoxy resin, silicone resin,
A similar temperature cycle test was performed on the third resin layer 18 made of an acrylic resin, a polyimide resin, or the like, which was coated so as to form a fillet with the wiring board 1. No breakage was observed at the connection points. Further, the reflow resistance was also improved, and even at the moisture absorption reflow level 1, the connection failure and the resin peeling did not occur.

【００８９】なお、第４の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。In the fourth embodiment, the same kind of resin may be used as the first resin, the second resin and the third resin, but the physical properties were changed by changing the amount of filler. You may use the thing.

【００９０】また、金属バンプとしてはんだバンプを形
成した例を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、
Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単
独、これらの混合物または化合物から選ばれる金属から
成るバンプとしてもよい。さらに、配線基板の配線パッ
ドも、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐ
ｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混
合物または化合物、あるいは積層膜であってもよい。ま
たさらに、これらの間の接合に関しても、金属の溶融接
合に限定されるものではなく、例えば金属の拡散接合に
よるものであっても良い。Although the example in which the solder bump is formed as the metal bump has been described, Au, Ag, Cu, Ni, Fe,
The bump may be made of a metal selected from Pd, Sn, Pb, Bi, Zn, In, Sb, and Ge alone, or a mixture or compound thereof. Further, the wiring pads of the wiring board are also made of Au, Ag, Cu, Ni, Fe, Pd, Sn, P.
It may be b, Bi, Zn, In, Sb, Ge alone, a mixture or compound thereof, or a laminated film. Further, the joining between them is not limited to the fusion joining of metals, but may be, for example, the diffusion joining of metals.

【００９１】次に、第５の実施例について説明する。第
５の実施例では、図２１に示すように、配線基板１の配
線パッド２形成面に、はんだバンプ５を有する２個の半
導体チップ３ａ、３ｂが、それぞれフェースダウンに配
置され、２段に積み重ねられて搭載されている。Next, the fifth embodiment will be described. In the fifth embodiment, as shown in FIG. 21, two semiconductor chips 3a and 3b having solder bumps 5 are arranged face down on the wiring pad 2 formation surface of the wiring board 1 in two stages. It is mounted in a stack.

【００９２】それぞれの半導体チップ３において、はん
だバンプ５の外周の少なくとも一部に、フラックス成分
を含む樹脂の硬化層である第１の樹脂層６が形成されて
いる。また、下側に配置された第１の半導体チップ３ａ
のはんだバンプ５ａが配線基板１の配線パッド２に当接
され、はんだの溶融により接合されている。そして、第
１の半導体チップ３ａのはんだバンプ５ａと配線基板１
との間には、第１の樹脂層６のフィレットが形成されて
いる。In each of the semiconductor chips 3, a first resin layer 6 which is a cured layer of a resin containing a flux component is formed on at least a part of the outer periphery of the solder bump 5. In addition, the first semiconductor chip 3a arranged on the lower side
The solder bumps 5a are brought into contact with the wiring pads 2 of the wiring board 1 and joined by melting the solder. Then, the solder bumps 5a of the first semiconductor chip 3a and the wiring board 1
A fillet of the first resin layer 6 is formed between and.

【００９３】また、こうしてフリップチップ実装された
第１の半導体チップ３ａの裏面に、第２の半導体チップ
３ｂが載せられ、第２の半導体チップ３ｂのはんだバン
プ５ｂと第１の半導体チップ３ａの裏面に形成された接
続パッド（図示を省略）とが、はんだの溶融により接合
されている。そして、この第２のシリコンチップ３ｂの
はんだバンプ５ｂと第１の半導体チップ３ａとの間に
は、第１の樹脂層６のフィレットが形成されている。In addition, the second semiconductor chip 3b is placed on the back surface of the first semiconductor chip 3a thus flip-chip mounted, and the solder bumps 5b of the second semiconductor chip 3b and the back surface of the first semiconductor chip 3a are mounted. The connection pads (not shown) formed on the above are joined by melting the solder. A fillet of the first resin layer 6 is formed between the solder bump 5b of the second silicon chip 3b and the first semiconductor chip 3a.

【００９４】この第５の実施例の半導体装置は、以下に
示すようにして製造される。まず、シリコン等の半導体
チップ（第１の半導体チップ３ａ）の所定の位置に、Ｒ
ＩＥ（反応性イオンエッチング）を用いて７０μｍの深
さの穴を形成した後、穴の内壁面にＳｉＯ２などの酸化
膜を形成する。The semiconductor device of the fifth embodiment is manufactured as follows. First, at a predetermined position of a semiconductor chip such as silicon (first semiconductor chip 3a), R
After forming a hole having a depth of 70 μm by using IE (reactive ion etching), an oxide film such as SiO 2 is formed on the inner wall surface of the hole.

【００９５】次いで、こうして形成された穴上の面にＴ
ｉ／Ｃｕスパッタ膜を形成した後、穴内をＣｕめっきに
よって埋め込む。また、第１の半導体チップ３ａ表面の
電極端子上に、実施例１と同様にしてはんだバンプ５ａ
を形成する。そして、このチップの裏面をラップし、５
０μｍの厚さに削る。このラッピングにより、Ｃｕで埋
め込まれた穴は、第１のチップ３ａの表面から裏面へ貫
通する導通孔（スループラグ）３５となる。Then, the surface on the hole thus formed is T-shaped.
After forming the i / Cu sputtered film, the inside of the hole is filled with Cu plating. Further, the solder bumps 5a are formed on the electrode terminals on the surface of the first semiconductor chip 3a in the same manner as in the first embodiment.
To form. Then wrap the back of this chip and
Grind to a thickness of 0 μm. By this lapping, the hole filled with Cu becomes a conduction hole (through plug) 35 penetrating from the front surface to the back surface of the first chip 3a.

【００９６】次いで、ペースト状に調製されたフラック
ス成分含有樹脂を、平型の容器内に塗布し表面をスキー
ジングすることにより、樹脂厚を例えば６０μｍに均し
た後、この樹脂層の表面に、第１の半導体チップ３ａの
はんだバンプ５ａの先端部を押し付け、はんだバンプ５
ａの外周にフラックス成分含有樹脂を塗布する。Next, the paste containing flux component-containing resin is applied in a flat container and the surface is squeezed to even out the resin thickness to, for example, 60 μm. The tips of the solder bumps 5a of the first semiconductor chip 3a are pressed against the solder bumps 5a.
A resin containing a flux component is applied to the outer periphery of a.

【００９７】次に、先端部にフラックス成分含有樹脂層
が形成されたはんだバンプ５ａと配線基板１の配線パッ
ド２とを、位置合わせし加圧して仮止めする。次いで、
加熱してはんだをリフローさせ、第１の半導体チップ３
ａについて、はんだバンプ５ａを配線基板１の配線パッ
ド２に接合する。リフローの条件は、例えば１５０℃で
１分間とし、ピーク温度を２２０℃に設定する。Next, the solder bumps 5a having the flux component-containing resin layer formed on the tips thereof and the wiring pads 2 of the wiring board 1 are aligned and pressed to temporarily fix them. Then
The first semiconductor chip 3 is heated by reflowing the solder.
For a, the solder bump 5a is bonded to the wiring pad 2 of the wiring board 1. The reflow condition is, for example, 150 ° C. for 1 minute, and the peak temperature is set to 220 ° C.

【００９８】第１の半導体チップ３ａについて、はんだ
バンプ５ａの外周に形成された樹脂層に含有されるフラ
ックス成分により、はんだリフロー時に表面の酸化膜が
除去されるため、はんだバンプ５ａと配線基板１の配線
パッド２との良好な接合が得られる。その後必要に応
じ、例えば１５０℃で３時間加熱することにより、フラ
ックス成分含有樹脂を硬化させる。こうして、第１の半
導体チップ３ａのはんだバンプ５ａと配線基板１との間
にフィレットを有する形状の第１の樹脂層６が形成され
る。With respect to the first semiconductor chip 3a, since the flux component contained in the resin layer formed on the outer periphery of the solder bump 5a removes the oxide film on the surface during solder reflow, the solder bump 5a and the wiring board 1 Good connection with the wiring pad 2 can be obtained. Thereafter, if necessary, the flux component-containing resin is cured by heating at 150 ° C. for 3 hours, for example. Thus, the first resin layer 6 having a shape having a fillet is formed between the solder bump 5a of the first semiconductor chip 3a and the wiring board 1.

【００９９】次に、第１の半導体チップ３ａと同様に電
極端子上にはんだバンプ５ｂが形成された第２の半導体
チップ３ｂを用意し、このはんだバンプ５ｂの先端部に
も、第１の半導体チップ３ａと同様にスキージング方式
によりフラックス成分含有樹脂層を形成する。そして、
このような第２の半導体チップ３ｂを第１の半導体チッ
プ３ａの裏面の上に重ねて配置し、第２の半導体チップ
３ｂのはんだバンプ５ｂと第１の半導体チップ３ａの裏
面に形成された接続パッド（スループラグのランド）と
を、位置合わせして仮止めする。その後、リフロー炉を
通し加熱してはんだをリフローさせることにより、第２
の半導体チップ３ｂのはんだバンプ５ｂと第１の半導体
チップ３ａ裏面の接続パッドとを接合する。次いで必要
に応じ、例えば１５０℃で３時間加熱することにより、
フラックス成分含有樹脂を硬化させる。こうして、第２
の半導体チップ３ｂのはんだバンプ５ｂと第１の半導体
チップ３ａ（裏面）との間にフィレットを有する形状の
第１の樹脂層６が形成される。Next, similarly to the first semiconductor chip 3a, the second semiconductor chip 3b having the solder bumps 5b formed on the electrode terminals is prepared, and the first semiconductor is also attached to the tip portions of the solder bumps 5b. A flux component-containing resin layer is formed by a squeezing method similarly to the chip 3a. And
Such a second semiconductor chip 3b is placed on the back surface of the first semiconductor chip 3a in an overlapping manner, and the solder bumps 5b of the second semiconductor chip 3b are connected to the back surface of the first semiconductor chip 3a. Align the pad (land of the through plug) with the pad and temporarily secure it. After that, by heating the reflow furnace to reflow the solder,
The solder bumps 5b of the semiconductor chip 3b are bonded to the connection pads on the back surface of the first semiconductor chip 3a. Then, if necessary, for example, by heating at 150 ° C. for 3 hours,
The resin containing the flux component is cured. Thus, the second
The first resin layer 6 having a shape having a fillet is formed between the solder bump 5b of the semiconductor chip 3b and the first semiconductor chip 3a (back surface).

【０１００】こうして製造される第５の実施例の半導体
装置においては、第１および第２の半導体チップ３ａ、
３ｂにおいて、はんだバンプ５ａ、５ｂの外周の少なく
とも一部に第１の樹脂層６を有し、かつこの第１の樹脂
層６が、配線基板１あるいは第１の半導体チップ３ａの
裏面との間にフィレットを形成しているので、バンプ接
合部の強度が向上する。すなわち、配線基板１上あるい
は第１の半導体チップ３ａ上にフィレット状に形成され
た第１の樹脂層６が、それぞれのはんだバンプ５ａ、５
ｂの接合部への熱応力の集中を緩和するので、接合部に
歪みが生じにくくなり、接続信頼性が向上する。In the semiconductor device of the fifth embodiment thus manufactured, the first and second semiconductor chips 3a,
3b has a first resin layer 6 on at least a part of the outer periphery of the solder bumps 5a, 5b, and the first resin layer 6 is between the wiring substrate 1 and the back surface of the first semiconductor chip 3a. Since the fillet is formed on the bump, the strength of the bump bonding portion is improved. That is, the first resin layer 6 formed in a fillet shape on the wiring board 1 or the first semiconductor chip 3a is connected to the solder bumps 5a and 5b, respectively.
Since the concentration of the thermal stress on the joint portion of b is relaxed, the joint portion is less likely to be distorted and the connection reliability is improved.

【０１０１】また、各半導体チップにおいて、第１の樹
脂層６の形成がスキージング方式で行われているため、
スキージングの樹脂厚を調整することではんだバンプ５
ａ、５ｂへの塗布量を簡便に定量化することができ、塗
布された樹脂が半導体チップの裏面に回りこむという不
良が発生しない。すなわち、厚さが約５０μｍと薄い半
導体チップが複数段に積層され樹脂封止された従来の半
導体装置では、樹脂のはみ出しが多く発生し、はみだし
た樹脂が半導体チップの側面に沿って這い上がって裏面
に回りこみ、裏面の電極やフリップチップ接続用のツー
ルに付着する問題が生じていたが、第５の実施例では、
第１の樹脂層６がはんだバンプ５ａ、５ｂの外周のみに
形成されているため、樹脂量が少なく、半導体チップの
裏面に回り込む現象が発生しない。Since the first resin layer 6 is formed by the squeezing method in each semiconductor chip,
By adjusting the resin thickness of the squeegee, the solder bumps 5
The amount applied to a and 5b can be easily quantified, and the defect that the applied resin wraps around to the back surface of the semiconductor chip does not occur. That is, in a conventional semiconductor device in which thin semiconductor chips having a thickness of about 50 μm are stacked in a plurality of layers and resin-sealed, a large amount of resin squeezes out, and the squeezed-out resin crawls along the side surface of the semiconductor chip. Although there is a problem that it wraps around on the back surface and adheres to the electrode on the back surface and the tool for flip chip connection, in the fifth embodiment,
Since the first resin layer 6 is formed only on the outer peripheries of the solder bumps 5a and 5b, the amount of resin is small and the phenomenon of wrapping around the back surface of the semiconductor chip does not occur.

【０１０２】前述の工程にしたがって製造された第５の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。温度サイクル試験は、（−６
５℃×３０分）〜（２５℃×５分）〜（１５０℃×３０
分）を１サイクルとして行った。The semiconductor device of the fifth embodiment manufactured according to the above steps was actually subjected to a temperature cycle test to check the connection reliability. The temperature cycle test is (-6
5 ° C x 30 minutes) ~ (25 ° C x 5 minutes) ~ (150 ° C x 30 minutes)
Min) as one cycle.

【０１０３】温度サイクル試験の結果、５００サイクル
後でも接続箇所に全く破断の発生が認められなかった。
また、図２２に示すように、第１の半導体チップ３ａと
第２の半導体チップ３ｂとの間および第１の半導体チッ
プ３ａと配線基板１との間に、エポキシ系樹脂を充填し
硬化させることにより、第２の樹脂層１７を形成した装
置について、同様の温度サイクル試験を行ったところ、
３０００サイクル後でも接続個所に破断が認められなか
った。As a result of the temperature cycle test, no breakage was observed at the connection portion even after 500 cycles.
Further, as shown in FIG. 22, epoxy resin is filled and cured between the first semiconductor chip 3a and the second semiconductor chip 3b and between the first semiconductor chip 3a and the wiring board 1. As a result, a similar temperature cycle test was performed on the device on which the second resin layer 17 was formed.
Even after 3000 cycles, no fracture was observed at the connection points.

【０１０４】さらに、図２３に示すように、第２の樹脂
層１７の外側に、エポキシ系樹脂、シリコーン系樹脂、
アクリル系樹脂、ポリイミド系樹脂などから成る第３の
樹脂層１８を、配線基板１との間にフィレットを形成す
るように被覆したものについて、同様の温度サイクル試
験を行ったところ、５０００サイクル後でも接続個所に
破断が認められなかった。さらに、耐リフロー性も向上
し、吸湿リフローレベル１相当においても、接続不良お
よび樹脂の剥離は生じなかった。Further, as shown in FIG. 23, on the outside of the second resin layer 17, epoxy resin, silicone resin,
A similar temperature cycle test was performed on the third resin layer 18 made of an acrylic resin, a polyimide resin, or the like, which was coated so as to form a fillet with the wiring board 1. No breakage was observed at the connection points. Further, the reflow resistance was also improved, and even at the moisture absorption reflow level 1, the connection failure and the resin peeling did not occur.

【０１０５】なお、第５の実施例では、第１の樹脂、第
２の樹脂、第３の樹脂として、同種のものを使用しても
よいが、フィラー量を変化させるなどにより物性を変え
たものを使用してもよい。In the fifth embodiment, the same kind of resin may be used as the first resin, the second resin and the third resin, but the physical properties were changed by changing the amount of filler. You may use the thing.

【０１０６】また、金属バンプとしてはんだバンプを形
成した例を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、
Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単
独、これらの混合物または化合物から選ばれる金属から
成るバンプとしてもよい。さらに、配線基板の配線パッ
ドも、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐ
ｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅの単独、これらの混
合物または化合物、あるいは積層膜であってもよい。ま
たさらに、これらの間の接合に関しても、金属の溶融接
合に限定されるものではなく、例えば金属の拡散接合に
よるものであっても良い。Although the example in which the solder bump is formed as the metal bump has been described, Au, Ag, Cu, Ni, Fe,
The bump may be made of a metal selected from Pd, Sn, Pb, Bi, Zn, In, Sb, and Ge alone, or a mixture or compound thereof. Further, the wiring pads of the wiring board are also made of Au, Ag, Cu, Ni, Fe, Pd, Sn, P.
It may be b, Bi, Zn, In, Sb, Ge alone, a mixture or compound thereof, or a laminated film. Further, the joining between them is not limited to the fusion joining of metals, but may be, for example, the diffusion joining of metals.

【０１０７】また、半導体チップを２段に積み重ねた構
造の例を示したが、３段以上に重ねてもよいし、また実
施例４に示すＭＣＭ構造において、半導体チップを複数
段に積み重ねてもよい。Although the example of the structure in which the semiconductor chips are stacked in two stages is shown, the semiconductor chips may be stacked in three stages or more, or the semiconductor chips may be stacked in a plurality of stages in the MCM structure shown in the fourth embodiment. Good.

【０１０８】次に、本発明の第６乃至第８の実施例につ
いて説明する。Next, sixth to eighth embodiments of the present invention will be described.

【０１０９】第６の実施例の半導体装置は、以下に示す
ようにして製造される。まず、シリコン等の半導体ウェ
ハ（例えば、直径６インチ、厚さ６２５μｍ）にＡｌ電
極パッドを形成した後、その上に、電極パッドの中心部
を開口部とするパッシベーション膜を形成する。なお、
Ａｌ電極パッドの大きさは例えば８０μｍ角とし、後工
程で形成される個々の半導体チップ（３ｍｍ×３ｍｍ）
の周辺部に相当する領域に、１２０μｍのピッチで形成
されている。The semiconductor device of the sixth embodiment is manufactured as follows. First, an Al electrode pad is formed on a semiconductor wafer such as silicon (for example, a diameter of 6 inches and a thickness of 625 μm), and then a passivation film having an opening at the center of the electrode pad is formed thereon. In addition,
The size of the Al electrode pad is, for example, 80 μm square, and individual semiconductor chips (3 mm × 3 mm) formed in the subsequent process
Are formed at a pitch of 120 μm in a region corresponding to the peripheral portion of the.

【０１１０】この半導体ウェハのＡｌ電極パッド上に、
先端に小突起を有するボール状の金バンプを、ワイヤボ
ンダにより１個ずつ形成する。金バンプの径は６０μ
ｍ、高さは７０μｍとする。なお、めっき法により、金
バンプを形成することもできる。その後、電気的なテス
トを行った後、半導体ウェハをダイシングして個々の半
導体チップとする。On the Al electrode pad of this semiconductor wafer,
Ball-shaped gold bumps each having a small protrusion at the tip are formed one by one with a wire bonder. The diameter of the gold bump is 60μ
m, and the height is 70 μm. Note that gold bumps can also be formed by a plating method. Then, after conducting an electrical test, the semiconductor wafer is diced into individual semiconductor chips.

【０１１１】一方、図２４に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３を
印刷法により形成する。はんだ層２３の形成は、めっき
法あるいはワイヤボンダを用いたボール形成搭載法によ
って行っても良い。また、配線パッド２上に無電解めっ
きなどによりＮｉ層２１とＡｕ層２２を積層して形成し
た後、Ａｕ層２２上に前記はんだ層２３を形成しても良
い。On the other hand, as shown in FIG. 24, an insulating substrate 1 such as a polyimide resin tape, a resin substrate or a ceramic substrate is used.
A wiring board 1 having a Cu wiring pad 2 provided on one surface of a and a solder resist layer 20 such as an epoxy resin formed in a region other than the wiring pad 2 is prepared, and Sn-Pb, A solder layer 23 of Sn-Ag or the like is formed by a printing method. The solder layer 23 may be formed by a plating method or a ball forming and mounting method using a wire bonder. Alternatively, the solder layer 23 may be formed on the Au layer 22 after the Ni layer 21 and the Au layer 22 are formed on the wiring pad 2 by electroless plating.

【０１１２】次いで、こうして形成されたはんだ層２３
の上に、ペースト状に調製されたフラックス成分を含む
樹脂（フラックス成分含有樹脂）を、例えばスクリーン
マスクの上からスキージングすることにより印刷して形
成し、フラックス成分含有樹脂層１４を形成する。その
後、このフラックス成分含有樹脂層１４を覆うように、
配線基板１の全面に、エポキシ樹脂、アクリル樹脂、シ
リコーン樹脂等を主体とするフィルム状あるいはペース
ト状の第２の樹脂層１７を形成する。Next, the solder layer 23 thus formed
A resin containing a flux component prepared in a paste form (a resin containing a flux component) is printed and formed on the above by, for example, squeezing from above a screen mask to form a resin layer 14 containing a flux component. Then, so as to cover the flux component-containing resin layer 14,
A film-shaped or paste-shaped second resin layer 17 mainly composed of epoxy resin, acrylic resin, silicone resin or the like is formed on the entire surface of the wiring board 1.

【０１１３】次に、前記した半導体チップを以下に示す
ようにフリップチップ接続して、半導体装置とする。Next, the above semiconductor chips are flip-chip connected as shown below to obtain a semiconductor device.

【０１１４】すなわち、図２５に示すように、はんだ層
２３およびフラックス成分含有樹脂層がそれぞれ形成さ
れた配線パッド２と、半導体チップ３の電極パッド４上
に形成された金バンプ１９とを位置合わせし、熱圧着
法、超音波併用熱圧着法などにより接合を行う。That is, as shown in FIG. 25, the wiring pad 2 on which the solder layer 23 and the flux component containing resin layer are respectively formed and the gold bump 19 formed on the electrode pad 4 of the semiconductor chip 3 are aligned with each other. Then, joining is performed by a thermocompression bonding method, an ultrasonic combined thermocompression bonding method, or the like.

【０１１５】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。In the thermocompression bonding method, for example, at a temperature of 200 degrees, 2
Heat for 0 seconds to bond. In the ultrasonic thermocompression bonding method, 2
Heating is performed at a temperature of 00 degrees, ultrasonic waves are applied at an ultrasonic wave intensity of 5 W for 1 second, and a load of 100 g per bump is applied to perform bonding.

【０１１６】こうして、金バンプ１９と配線パッド２と
がはんだ層２３を介して接合される。その後、例えば１
５０℃で３時間加熱することにより、フラックス成分含
有樹脂層およびその上に形成された第２の樹脂層１７を
硬化させる。こうして、図２５に示すように、金バンプ
１９と配線基板１との間にフィレットを有する形状の第
１の樹脂層６が形成され、さらにその外側が第２の樹脂
層１７により被覆・封止された構造を有する半導体装置
が完成する。In this way, the gold bump 19 and the wiring pad 2 are bonded to each other via the solder layer 23. Then, for example, 1
By heating at 50 ° C. for 3 hours, the flux component-containing resin layer and the second resin layer 17 formed thereon are cured. Thus, as shown in FIG. 25, the first resin layer 6 having a fillet is formed between the gold bumps 19 and the wiring board 1, and the outer side thereof is covered and sealed with the second resin layer 17. A semiconductor device having the above structure is completed.

【０１１７】こうして製造される第６の実施例の半導体
装置においては、配線パッド２上のはんだ層２３の外周
に第１の樹脂層６を有し、かつこの第１の樹脂層６が金
バンプ１９とはんだ層２３および配線基板１の間にフィ
レットを有するように形成されているので、バンプ接合
部の強度が向上する。すなわち、フィレット状に形成さ
れた第１の樹脂層６が金バンプ１９の接合部への熱応力
の集中を緩和するので、バンプ接合部に歪みが生じにく
くなり、接続信頼性が向上する。The semiconductor device of the sixth embodiment thus manufactured has the first resin layer 6 on the outer circumference of the solder layer 23 on the wiring pad 2, and the first resin layer 6 is a gold bump. Since it is formed so as to have a fillet between 19, the solder layer 23 and the wiring board 1, the strength of the bump bonding portion is improved. That is, since the fillet-shaped first resin layer 6 relaxes the concentration of thermal stress on the bonding portion of the gold bump 19, distortion is less likely to occur at the bump bonding portion, and the connection reliability is improved.

【０１１８】また、はんだリフロー時に、はんだ層２３
上に形成された樹脂層に含有されるフラックス成分によ
り、はんだ層２３表面の酸化膜が除去される。そのた
め、過大な荷重や高い温度を印加しなくとも、Ａｕ−Ｓ
ｎ金属間化合物が均一に形成され、金バンプ１９と配線
パッド２との良好な接合が得られる。さらに、第１の樹
脂層６の外側にエポキシ樹脂、アクリル樹脂、シリコー
ン樹脂等を主体とする第２の樹脂層１７が形成されてい
るので、接続信頼性がさらに向上する。In addition, during the solder reflow, the solder layer 23
The flux component contained in the resin layer formed above removes the oxide film on the surface of the solder layer 23. Therefore, even if an excessive load or high temperature is not applied, Au-S
The n intermetallic compound is uniformly formed, and good bonding between the gold bump 19 and the wiring pad 2 is obtained. Further, since the second resin layer 17 mainly composed of epoxy resin, acrylic resin, silicone resin or the like is formed outside the first resin layer 6, the connection reliability is further improved.

【０１１９】前述の工程にしたがって製造された第６の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。The semiconductor device of the sixth embodiment manufactured according to the above-mentioned steps was actually subjected to a temperature cycle test to check the connection reliability. As the semiconductor chip, a 3 mm square silicon chip in which 50 gold bumps were formed in the peripheral region was used, and this was mounted on a polyimide resin substrate to obtain a test sample. The temperature cycle test is (-65 ° C x 30 minutes) to (25 ° C x 5 minutes) to (15
One cycle was performed at 0 ° C. for 30 minutes.

【０１２０】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。As a result of the temperature cycle test, even after 3000 cycles, no breakage was observed at the connection portion.

【０１２１】第７の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図２６に示すように、第
６の実施例と同様にして、シリコン等の半導体ウェハ７
（例えば、直径６インチ、厚さ６２５μｍ）のＡｌ電極
パッド４上に、金バンプ１９を形成した後、金バンプ１
９の先端部をフラックス成分を含む樹脂の表面に押し当
て、金バンプ１９の外周にフラックス成分含有樹脂１４
を塗布する。なお、符号８はパッシベーション膜８を示
す。その後、電気的なテストを行った後、半導体ウェハ
をダイシングして個々の半導体チップとする。The semiconductor device of the seventh embodiment is manufactured as follows. First, as shown in FIG. 26, as in the sixth embodiment, a semiconductor wafer 7 made of silicon or the like is used.
After forming the gold bumps 19 on the Al electrode pads 4 (for example, diameter 6 inches and thickness 625 μm), the gold bumps 1
9 is pressed against the surface of the resin containing the flux component, and the resin 14 containing the flux component is attached to the outer periphery of the gold bump 19.
Apply. Reference numeral 8 indicates the passivation film 8. Then, after conducting an electrical test, the semiconductor wafer is diced into individual semiconductor chips.

【０１２２】一方、図２７に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３
を、印刷法、めっき法、あるいはワイヤボンダを用いた
ボール形成搭載法により形成する。なお、配線パッド２
上に無電解めっきなどにより、Ｎｉ層２１とＡｕ層２２
を積層して形成した後、このＡｕ層２２上に前記はんだ
層２３を形成しても良い。その後、このようにはんだ層
２３が形成された配線基板１の全面に、エポキシ樹脂、
アクリル樹脂、シリコーン樹脂等を主体とするフィルム
状あるいはペースト状の第２の樹脂層１７を形成する。On the other hand, as shown in FIG. 27, an insulating substrate 1 such as a polyimide resin tape, a resin substrate, or a ceramic substrate is used.
A wiring board 1 having a Cu wiring pad 2 provided on one surface of a and a solder resist layer 20 such as an epoxy resin formed in a region other than the wiring pad 2 is prepared, and Sn-Pb, Solder layer 23 such as Sn-Ag
Are formed by a printing method, a plating method, or a ball forming and mounting method using a wire bonder. Wiring pad 2
Ni layer 21 and Au layer 22 by electroless plating or the like
Alternatively, the solder layer 23 may be formed on the Au layer 22 after the layers are laminated. Then, epoxy resin, on the entire surface of the wiring substrate 1 on which the solder layer 23 is formed in this way,
A film-shaped or paste-shaped second resin layer 17 mainly containing acrylic resin, silicone resin or the like is formed.

【０１２３】次いで、前記した半導体チップを以下に示
すようにフリップチップ接続して、半導体装置とする。
すなわち、配線基板１の配線パッド２と外周にフラック
ス成分含有樹脂１４層が形成された金バンプ１９とを位
置合わせし、熱圧着法、超音波併用熱圧着法などにより
接合する。Next, the above-mentioned semiconductor chip is flip-chip connected as shown below to obtain a semiconductor device.
That is, the wiring pad 2 of the wiring board 1 and the gold bump 19 having the flux component-containing resin 14 layer formed on the outer periphery thereof are aligned with each other and bonded by a thermocompression bonding method, an ultrasonic combined thermocompression bonding method or the like.

【０１２４】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。こうして、金バンプ１９と配線パッド２
とがはんだ層２３を介して接合される。その後、例えば
１５０℃で３時間加熱することにより、フラックス成分
含有樹脂１４層および配線基板１上に形成された第２の
樹脂層１７を硬化させる。In the thermocompression bonding method, for example, at a temperature of 200 degrees, 2
Heat for 0 seconds to bond. In the ultrasonic thermocompression bonding method, 2
Heating is performed at a temperature of 00 degrees, ultrasonic waves are applied at an ultrasonic wave intensity of 5 W for 1 second, and a load of 100 g per bump is applied to perform bonding. Thus, the gold bump 19 and the wiring pad 2
And are joined via the solder layer 23. Then, the flux component-containing resin 14 layer and the second resin layer 17 formed on the wiring board 1 are cured by heating at 150 ° C. for 3 hours, for example.

【０１２５】こうして、図２８に示すように、金バンプ
１９と配線基板１との間にフィレットを有する形状の第
１の樹脂層６が形成され、さらにその外側が第２の樹脂
層１７により被覆・封止された構造を有する半導体装置
が完成する。Thus, as shown in FIG. 28, the first resin layer 6 having a shape having a fillet is formed between the gold bump 19 and the wiring board 1, and the outer side thereof is covered with the second resin layer 17. -A semiconductor device having a sealed structure is completed.

【０１２６】こうして製造される第７の実施例の半導体
装置においては、金バンプ１９とはんだ層２３および配
線基板１の間にフィレットを有する第１の樹脂層６が形
成されており、この第１の樹脂層６が金バンプ１９の接
合部への熱応力の集中を緩和するので、バンプ接合部の
強度が向上する。In the semiconductor device of the seventh embodiment thus manufactured, the first resin layer 6 having the fillet is formed between the gold bump 19, the solder layer 23 and the wiring board 1, and the first resin layer 6 is formed. Since the resin layer 6 reduces the concentration of thermal stress on the joint portion of the gold bump 19, the strength of the bump joint portion is improved.

【０１２７】また、はんだリフロー時に、金バンプ１９
の外周に形成された樹脂層に含有されるフラックス成分
により、はんだ層２３表面の酸化膜が除去される。その
ため、過大な荷重や高い温度を印加しなくとも、Ａｕ−
Ｓｎ金属間化合物が均一に形成され、金バンプ１９と配
線パッド２との良好な接合が得られる。さらに、第１の
樹脂層６の外側にエポキシ樹脂、アクリル樹脂、シリコ
ーン樹脂等を主体とする第２の樹脂層１７が形成されて
いるので、接続信頼性がさらに向上する。Further, during the solder reflow, the gold bumps 19
The oxide film on the surface of the solder layer 23 is removed by the flux component contained in the resin layer formed on the outer periphery of the solder layer 23. Therefore, even if an excessive load or high temperature is not applied, Au-
The Sn intermetallic compound is uniformly formed, and good bonding between the gold bump 19 and the wiring pad 2 is obtained. Further, since the second resin layer 17 mainly composed of epoxy resin, acrylic resin, silicone resin or the like is formed outside the first resin layer 6, the connection reliability is further improved.

【０１２８】前述の工程にしたがって製造された第７の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。The semiconductor device of the seventh embodiment manufactured according to the above steps was actually subjected to a temperature cycle test to check the connection reliability. As the semiconductor chip, a 3 mm square silicon chip in which 50 gold bumps were formed in the peripheral region was used, and this was mounted on a polyimide resin substrate to obtain a test sample. The temperature cycle test is (-65 ° C x 30 minutes) to (25 ° C x 5 minutes) to (15
One cycle was performed at 0 ° C. for 30 minutes.

【０１２９】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。As a result of the temperature cycle test, even after 3000 cycles, no breakage was observed at the connection portion.

【０１３０】第８の実施例の半導体装置は、以下に示す
ようにして製造される。まず、第６の実施例と同様にし
て、シリコン等の半導体ウェハ（例えば、直径６イン
チ、厚さ６２５μｍ）のＡｌ電極パッド上に、金バンプ
を形成し、電気的なテストを行った後、半導体ウェハを
ダイシングして個々の半導体チップとする。The semiconductor device of the eighth embodiment is manufactured as follows. First, in the same manner as in the sixth embodiment, after gold bumps were formed on the Al electrode pads of a semiconductor wafer such as silicon (for example, a diameter of 6 inches and a thickness of 625 μm) and an electrical test was performed, The semiconductor wafer is diced into individual semiconductor chips.

【０１３１】一方、図２９に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にエポキシ樹脂等のソルダーレジスト層
２０が形成された配線基板１を用意し、その配線パッド
２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇなどのはんだ層２３を
印刷法により形成する。はんだ層２３の形成は、めっき
法あるいはボール形成搭載法によって行っても良い。ま
た、配線パッド２上に無電解めっきなどによりＮｉ層２
１とＡｕ層２２を積層して形成した後、このＡｕ層２２
上に前記はんだ層２３を形成しても良い。On the other hand, as shown in FIG. 29, an insulating substrate 1 such as a polyimide resin tape, a resin substrate, or a ceramic substrate is used.
A wiring board 1 having a Cu wiring pad 2 provided on one surface of a and a solder resist layer 20 such as an epoxy resin formed in a region other than the wiring pad 2 is prepared, and Sn-Pb, A solder layer 23 of Sn-Ag or the like is formed by a printing method. The solder layer 23 may be formed by a plating method or a ball forming and mounting method. In addition, the Ni layer 2 is formed on the wiring pad 2 by electroless plating or the like.
1 and the Au layer 22 are laminated to form the Au layer 22.
You may form the said solder layer 23 on it.

【０１３２】次いで、こうしてはんだ層２３が形成され
た配線基板１の全面に、ペースト状に調製されたフラッ
クス成分を含む樹脂１４の層を形成する。その後、この
フラックス成分含有樹脂１４層を覆うように配線基板１
上に、エポキシ樹脂、アクリル樹脂、シリコーン樹脂等
を主体とするフィルム状あるいはペースト状の第２の樹
脂層１７を形成する。Then, a layer of the resin 14 containing a flux component prepared in a paste form is formed on the entire surface of the wiring board 1 on which the solder layer 23 is formed in this manner. After that, the wiring board 1 is formed so as to cover the 14 layers of the flux component-containing resin.
A film-shaped or paste-shaped second resin layer 17 mainly composed of an epoxy resin, an acrylic resin, a silicone resin, or the like is formed on the upper surface.

【０１３３】次いで、前記した半導体チップを以下に示
すようにフリップチップ接続して、半導体装置とする。
すなわち、図３０に示すように、全面にフラックス成分
含有樹脂１４層および第２の樹脂層１７が形成された配
線基板１の配線パッド２と半導体チップ３の金バンプ１
９とを位置合わせし、熱圧着法、超音波併用熱圧着法な
どにより接合する。Next, the above-mentioned semiconductor chip is flip-chip connected as shown below to obtain a semiconductor device.
That is, as shown in FIG. 30, the wiring pads 2 of the wiring substrate 1 and the gold bumps 1 of the semiconductor chip 3 on which the 14 layers of the flux component-containing resin and the second resin layer 17 are formed on the entire surface.
9 and 9 are aligned and joined by a thermocompression bonding method, a thermocompression bonding method using ultrasonic waves, or the like.

【０１３４】熱圧着法では、例えば２００度の温度で２
０秒間加熱して接合する。超音波併用熱圧着法では、２
００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超
音波を印加し、バンプ１個当たり１００ｇの荷重をかけ
て接合を行う。In the thermocompression bonding method, for example, at a temperature of 200 degrees, 2
Heat for 0 seconds to bond. In the ultrasonic thermocompression bonding method, 2
Heating is performed at a temperature of 00 degrees, ultrasonic waves are applied at an ultrasonic wave intensity of 5 W for 1 second, and a load of 100 g per bump is applied to perform bonding.

【０１３５】こうして、金バンプ９とＣｕ配線パッド２
とをはんだ層２３を介して接合した後、例えば１５０℃
で３時間加熱することにより、配線基板１の全面に形成
されたフラックス成分含有樹脂１４層およびその上に形
成された第２の樹脂層１７を硬化させる。Thus, the gold bump 9 and the Cu wiring pad 2
After being joined via the solder layer 23, for example, at 150 ° C.
By heating for 3 hours, the flux component containing resin 14 layer formed on the entire surface of the wiring board 1 and the second resin layer 17 formed thereon are cured.

【０１３６】こうして製造される第８の実施例の半導体
装置においては、金バンプ１９とはんだ層２３および配
線基板１の間にフィレットを有する第１の樹脂層６が形
成されており、この第１の樹脂層６が金バンプ１９の接
合部への熱応力の集中を緩和するので、バンプ接合部の
強度が向上する。In the semiconductor device of the eighth embodiment thus manufactured, the first resin layer 6 having the fillet is formed between the gold bump 19, the solder layer 23 and the wiring board 1, and the first resin layer 6 is formed. Since the resin layer 6 reduces the concentration of thermal stress on the joint portion of the gold bump 19, the strength of the bump joint portion is improved.

【０１３７】また、はんだリフロー時に、配線基板１の
全面に形成された樹脂層に含有されるフラックス成分に
より、はんだ層２３表面の酸化膜が除去される。そのた
め、過大な荷重や高い温度を印加しなくとも、Ａｕ−Ｓ
ｎ金属間化合物が均一に形成され、金バンプ１９と配線
パッド２との良好な接合が得られる。さらに、第１の樹
脂層６が、配線パッド２の領域に相当するはんだ層２３
上だけでなく、配線パッド２が形成されていない領域に
も形成されており、その上にさらに第２の樹脂層１７が
形成されているので、各樹脂層間の密着性並びに第１の
樹脂層６と配線基板１との密着性が向上し、耐リフロー
性が向上する。At the time of solder reflow, the oxide film on the surface of the solder layer 23 is removed by the flux component contained in the resin layer formed on the entire surface of the wiring board 1. Therefore, even if an excessive load or high temperature is not applied, Au-S
The n intermetallic compound is uniformly formed, and good bonding between the gold bump 19 and the wiring pad 2 is obtained. Further, the first resin layer 6 corresponds to the solder layer 23 corresponding to the area of the wiring pad 2.
The second resin layer 17 is formed not only on the upper side but also on the area where the wiring pad 2 is not formed, so that the adhesiveness between the resin layers and the first resin layer are formed. Adhesion between 6 and the wiring board 1 is improved, and reflow resistance is improved.

【０１３８】前述の工程にしたがって製造された第８の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体チップとして
は、周辺領域に５０個の金バンプが形成された３ｍｍ角
のシリコンチップを使用し、これをポリイミド樹脂基板
上に実装して試験サンプルとした。温度サイクル試験
は、（−６５℃×３０分）〜（２５℃×５分）〜（１５
０℃×３０分）を１サイクルとして行った。The semiconductor device of the eighth embodiment manufactured according to the above-described steps was actually subjected to a temperature cycle test to check the connection reliability. As the semiconductor chip, a 3 mm square silicon chip in which 50 gold bumps were formed in the peripheral region was used, and this was mounted on a polyimide resin substrate to obtain a test sample. The temperature cycle test is (-65 ° C x 30 minutes) to (25 ° C x 5 minutes) to (15
One cycle was performed at 0 ° C. for 30 minutes.

【０１３９】温度サイクル試験の結果、３０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。As a result of the temperature cycle test, even after 3000 cycles, no breakage was observed at the connecting portion.

【０１４０】次に、本発明のさらに別の実施例について
説明する。Next, another embodiment of the present invention will be described.

【０１４１】第９の実施例の半導体装置は、以下に示す
ようにして製造される。まず、図３１に示すように、リ
ードフレーム３６を有する半導体パッケージ３７（例え
ば、ＴＳＯＰパッケージ）を用意する。リードフレーム
３６の材料としては、Ｃｕや４２アロイ等が使用され
る。The semiconductor device of the ninth embodiment is manufactured as follows. First, as shown in FIG. 31, a semiconductor package 37 (for example, TSOP package) having a lead frame 36 is prepared. As the material of the lead frame 36, Cu, 42 alloy or the like is used.

【０１４２】一方、図３２に示すように、ポリイミド樹
脂テープ、樹脂基板、セラミック基板などの絶縁基板１
ａの片面にＣｕ配線パッド２が設けられ、かつ配線パッ
ド２以外の領域にソルダーレジスト層（図示を省略。）
が形成された実装用基板２４（基板サイズ５０mm角）を
用意し、その配線パッド２上に、Ｓｎ−Ｐｂ、Ｓｎ−Ａ
ｇなどのはんだ層２３を、印刷法、めっき法あるいはボ
ール形成搭載法により形成する。次いで、こうして形成
されたはんだ層２３の上に、ペースト状に調製されたフ
ラックス成分を含む樹脂（フラックス成分含有樹脂）
を、例えば印刷法により塗布し、フラックス成分含有樹
脂１４層を形成する。On the other hand, as shown in FIG. 32, an insulating substrate 1 such as a polyimide resin tape, a resin substrate, or a ceramic substrate is used.
A Cu wiring pad 2 is provided on one surface of a, and a solder resist layer (not shown) is provided in a region other than the wiring pad 2.
A mounting board 24 (board size 50 mm square) on which is formed is prepared, and Sn-Pb and Sn-A are mounted on the wiring pad 2.
The solder layer 23 such as g is formed by a printing method, a plating method, or a ball forming and mounting method. Next, a resin containing a flux component prepared in a paste form (a resin containing a flux component) is formed on the solder layer 23 thus formed.
Is applied by, for example, a printing method to form a flux component-containing resin 14 layer.

【０１４３】次に、実装用基板２４上に半導体パッケー
ジ３７を位置合わせして搭載する。すなわち、図３３に
示すように、はんだ層２３とフラックス成分含有樹脂１
４層が順に形成された配線パッド２と、半導体パッケー
ジ３７のリードフレーム３６とを位置合わせした後、リ
フロー炉を通し、はんだをリフローさせることにより、
リードフレーム３６と実装用基板２４の配線パッド２と
を接合する。リフローの条件は、例えば１５０℃で１分
間とし、ピーク温度を２２０℃に設定する。Next, the semiconductor package 37 is aligned and mounted on the mounting substrate 24. That is, as shown in FIG. 33, the solder layer 23 and the flux component-containing resin 1
After aligning the wiring pad 2 in which four layers are sequentially formed with the lead frame 36 of the semiconductor package 37, the solder is reflowed by passing through a reflow furnace,
The lead frame 36 and the wiring pad 2 of the mounting substrate 24 are joined. The reflow condition is, for example, 150 ° C. for 1 minute, and the peak temperature is set to 220 ° C.

【０１４４】その後必要に応じ、例えば１５０℃で３時
間加熱することにより、フラックス成分含有樹脂層を硬
化させる。こうして、リードフレーム３６と実装用基板
２４の配線パッド２とがはんだ層２３を介して接合さ
れ、はんだ接合部と実装用基板２４との間にフィレット
を有する形状の第１の樹脂層６が形成された半導体装置
が完成する。Thereafter, if necessary, the flux component-containing resin layer is cured by heating, for example, at 150 ° C. for 3 hours. In this way, the lead frame 36 and the wiring pad 2 of the mounting substrate 24 are bonded via the solder layer 23, and the first resin layer 6 having a shape having a fillet is formed between the solder bonding portion and the mounting substrate 24. The completed semiconductor device is completed.

【０１４５】前述の工程にしたがって製造された第９の
実施例の半導体装置を、実際に温度サイクル試験に供し
て、接続信頼性を調べた。なお、半導体パッケージとし
ては、１６ピンのリードフレームを有するＴＳＯＰパッ
ケージを使用し、これを実装用の配線基板上に実装して
試験サンプルとした。温度サイクル試験は、（−４０℃
×３０分）〜（２５℃×５分）〜（１２５℃×３０分）
を１サイクルとして行った。The semiconductor device of the ninth embodiment manufactured according to the above steps was actually subjected to a temperature cycle test to check the connection reliability. As the semiconductor package, a TSOP package having a 16-pin lead frame was used, and this was mounted on a wiring board for mounting to obtain a test sample. The temperature cycle test is (-40 ℃
× 30 minutes)-(25 ° C × 5 minutes)-(125 ° C × 30 minutes)
Was performed as one cycle.

【０１４６】温度サイクル試験の結果、１０００サイク
ル後でも接続箇所に全く破断の発生が認められなかっ
た。As a result of the temperature cycle test, no breakage was observed at the connection portion even after 1000 cycles.

【０１４７】なお、この実施例では、配線パッド上にＳ
ｎ−Ｐｂはんだ層を形成した例を述べたが、Ａｇ、Ｃ
ｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅの単独、これ
らの混合物または化合物から選ばれる金属の層を形成し
ても良い。In this embodiment, S is placed on the wiring pad.
Although the example of forming the n-Pb solder layer is described, Ag, C
A layer of a metal selected from u, Bi, Zn, In, Sb, Cu and Ge alone, or a mixture or compound thereof may be formed.

【０１４８】また、はんだ層２３上にフラックス成分含
有樹脂１４の層を形成するには、例えばメタルマスクを
使用して塗布する方法を採ることができる。フラックス
成分含有樹脂１４層の形成は、実装用基板２４の全面に
行っても良い。さらに、半導体パッケージのリードフレ
ーム側にフラックス成分含有樹脂１４層を形成しても良
い。Further, in order to form the layer of the flux component containing resin 14 on the solder layer 23, for example, a coating method using a metal mask can be adopted. The flux component-containing resin 14 layer may be formed on the entire surface of the mounting substrate 24. Further, 14 layers of resin containing flux components may be formed on the lead frame side of the semiconductor package.

【０１４９】第１０の実施例の半導体装置は、以下に示
すようにして製造される。まず、図３４に示すように、
配線基板１上の配線パッド（図示を省略する。）が形成
された領域にはんだ等の低融点金属の層３８を形成した
後、この低融点金属層３８の上に、フラックス成分を含
有する樹脂１４の層を、印刷法やディスペンス法により
形成する。The semiconductor device of the tenth embodiment is manufactured as follows. First, as shown in FIG.
After forming a layer 38 of a low melting point metal such as solder on a region of the wiring board 1 where wiring pads (not shown) are formed, a resin containing a flux component is formed on the low melting point metal layer 38. 14 layers are formed by a printing method or a dispensing method.

【０１５０】次に、図３５に示すように、この低融点金
属層３８上にフェースアップされた半導体チップ３を搭
載し、ダイボンディングする。すなわち、加熱してはん
だ等の低融点金属を溶融させ、半導体チップ３を融着す
る。次いで、半導体チップ３の電極パッドと配線基板１
の配線パッド（図示を省略する。）とを金ワイヤ３９に
より接続（ワイヤボンディング）した後、外側に樹脂封
止層４０を形成することにより、半導体装置を完成す
る。Next, as shown in FIG. 35, the face-up semiconductor chip 3 is mounted on the low melting point metal layer 38 and die bonded. That is, the low melting point metal such as solder is melted by heating to fuse the semiconductor chip 3. Next, the electrode pads of the semiconductor chip 3 and the wiring board 1
After connecting (wire bonding) with the wiring pad (not shown) of (1) by the gold wire 39, the resin sealing layer 40 is formed on the outer side to complete the semiconductor device.

【０１５１】こうして製造される第１０の実施例の半導
体装置においては、低融点金属層３８と配線基板１との
間に、フラックス成分を含有する樹脂１４層の硬化によ
りフィレットを有する第１の樹脂層６が形成されてお
り、この第１の樹脂層６がダイボンディング部への熱応
力の集中を緩和するので、接合部の強度が向上する。In the semiconductor device of the tenth embodiment thus manufactured, the first resin having the fillet is formed between the low melting point metal layer 38 and the wiring board 1 by hardening the resin 14 layer containing the flux component. Since the layer 6 is formed and the first resin layer 6 relieves the concentration of thermal stress on the die bonding portion, the strength of the joint portion is improved.

【０１５２】また、低融点金属層３８の加熱溶融時に、
この層の上に形成された樹脂層に含有されるフラックス
成分により、低融点金属層３８表面の酸化膜が除去され
る。そのため、低融点金属による良好な接合が得られ
る。When the low melting point metal layer 38 is heated and melted,
The flux component contained in the resin layer formed on this layer removes the oxide film on the surface of the low melting point metal layer 38. Therefore, good joining with a low melting point metal can be obtained.

【０１５３】なお、この実施例では、配線基板の配線パ
ッド上に半導体チップをダイボンディングした例を述べ
たが、基板となるリードフレームのアイランド上に半導
体チップを搭載する場合に、同様にダイボンディングを
行っても良い。In this embodiment, the example in which the semiconductor chip is die-bonded on the wiring pad of the wiring board has been described. However, when the semiconductor chip is mounted on the island of the lead frame serving as the board, the die-bonding is similarly performed. You may go.

【０１５４】さらに、以下に示す各実施例においても、
それぞれ前記した実施例と同様の効果を上げることがで
きる。Furthermore, in each of the following embodiments,
The same effects as those of the above-described embodiments can be obtained.

【０１５５】第１１の実施例においては、図３６に示す
ように、第１の実施例と同様にして形成された半導体装
置において、隣接するはんだバンプ５の接合部に形成さ
れた第１の樹脂層６のフィレット同士が、相互に連接さ
れた構造になっている。In the eleventh embodiment, as shown in FIG. 36, in the semiconductor device formed in the same manner as in the first embodiment, the first resin formed on the joint portion of the solder bumps 5 adjacent to each other. The fillets of the layer 6 are connected to each other.

【０１５６】このような構造は、例えば第１の実施例と
同様に半導体チップ３側にはんだバンプ５を形成する一
方、配線基板１の全面にフラックス成分を含有する樹脂
層を、薄く例えば２０μｍの厚さに形成することにより
可能である。はんだバンプ５と配線基板１の配線パッド
２とを位置合わせし、加圧して仮止めした後、２２０℃
のピーク温度に設定されたリフロー炉に入れ、はんだを
リフローさせることにより、はんだバンプ５と配線パッ
ド２とを接合する。In such a structure, the solder bumps 5 are formed on the semiconductor chip 3 side as in the first embodiment, while the resin layer containing the flux component is thinly formed on the entire surface of the wiring board 1 to a thickness of, for example, 20 μm. It is possible to form it to a thickness. After the solder bumps 5 and the wiring pads 2 of the wiring board 1 are aligned with each other and pressed and temporarily fixed, 220 ° C.
The solder bumps 5 are bonded to the wiring pads 2 by reflowing the solder by placing them in a reflow furnace whose peak temperature is set to.

【０１５７】こうして、はんだバンプ５の接合部に第１
の樹脂層６のフィレットが形成され、かつ配線基板１全
体も第１の樹脂層６で覆われた構造となる。さらに、こ
の第１の樹脂層６と半導体チップ３との間に第２の樹脂
層を形成しても良い。In this way, the first portion is formed on the joint portion of the solder bump 5.
The fillet of the resin layer 6 is formed, and the entire wiring board 1 is covered with the first resin layer 6. Further, a second resin layer may be formed between the first resin layer 6 and the semiconductor chip 3.

【０１５８】第１２の実施例では、図３７に示すよう
に、半導体チップ３の電極パッド（図示を省略。）と配
線基板１の配線パッド２とが多数のはんだバンプ５によ
り接合された構造において、半導体チップ３の周辺領域
に配置されたはんだバンプ５の接合部にだけ、配線基板
１との間にフィレットを有する第１の樹脂層６が形成さ
れている。そして、それ以外の領域（半導体チップの中
央部）に配置されたはんだバンプ５の外側には、第２の
樹脂層１７が形成され、この樹脂層により封止されてい
る。このような構造は、半導体チップ３のはんだバンプ
５上に、あるいは配線基板１側に塗布するフラックス成
分を含有する樹脂１４の量を、少なくコントロールする
ことにより、あるいは周辺領域と中央部とで塗布量を変
えることで、容易に作成することができる。In the twelfth embodiment, as shown in FIG. 37, in the structure in which the electrode pads (not shown) of the semiconductor chip 3 and the wiring pads 2 of the wiring board 1 are joined by a large number of solder bumps 5. The first resin layer 6 having a fillet with the wiring board 1 is formed only at the joints of the solder bumps 5 arranged in the peripheral region of the semiconductor chip 3. Then, a second resin layer 17 is formed on the outside of the solder bumps 5 arranged in the other region (the central portion of the semiconductor chip) and is sealed with this resin layer. Such a structure is applied by controlling the amount of the resin 14 containing the flux component applied on the solder bumps 5 of the semiconductor chip 3 or on the wiring substrate 1 side to be small, or in the peripheral region and the central portion. It can be easily created by changing the amount.

【０１５９】さらに第１３乃至第１６の実施例では、図
３８乃至図４１にそれぞれ示すように、半導体チップま
たは半導体パッケージ４１の接続パッド４２と配線基板
１の配線パッド２とが多数のはんだバンプ５により接合
された構造において、各はんだバンプ５と配線基板１と
の間に第１の樹脂層６のフィレットが形成されるととも
に、はんだバンプ５と半導体チップまたは半導体パッケ
ージ４１との間にも、樹脂層４３のフィレットが形成さ
れている。この樹脂層４３を構成する樹脂は、第１の樹
脂層６を構成する樹脂と、同一でも異なる種類のもので
も良いが、フラックス成分を含有する樹脂の層が硬化し
たものである。Further, in the thirteenth to sixteenth embodiments, as shown in FIGS. 38 to 41, the connection pads 42 of the semiconductor chip or the semiconductor package 41 and the wiring pads 2 of the wiring board 1 have a large number of solder bumps 5. In the structure joined by, the fillet of the first resin layer 6 is formed between each solder bump 5 and the wiring board 1, and the resin bump is formed between the solder bump 5 and the semiconductor chip or the semiconductor package 41. The fillet of layer 43 is formed. The resin forming the resin layer 43 may be the same as or different from the resin forming the first resin layer 6, but the resin layer containing the flux component is cured.

【０１６０】なお、はんだバンプ５はボール状でなくて
も良く、細長い突起状のものでも良い。また、第１の樹
脂層６と前記樹脂層４３との間に、第２の樹脂から成る
封止層を形成しても良い。The solder bumps 5 do not have to be ball-shaped, but may be elongated protrusions. Further, a sealing layer made of a second resin may be formed between the first resin layer 6 and the resin layer 43.

【０１６１】このような構造の半導体装置を製造するに
は、まず、半導体ウェハ上に第１の実施例と同様にして
はんだバンプを形成し、はんだバンプの先端部にフラッ
クス成分を含有する樹脂層を形成した後、ウェハ全体に
前記フラックス成分含有樹脂と同一あるいは異なる樹脂
を、スピンコートにより塗布する。遠心力により、はん
だバンプを覆うフィレット状の樹脂層が形成される。そ
の後、はんだバンプの頂部を研磨し、金属部分を露出さ
せた後、第１の実施例と同様にフリップチップ接続を行
い、半導体装置を完成する。To manufacture a semiconductor device having such a structure, first, solder bumps are formed on a semiconductor wafer in the same manner as in the first embodiment, and a resin layer containing a flux component is formed at the tip of the solder bump. After forming, the resin which is the same as or different from the resin containing the flux component is applied to the entire wafer by spin coating. A centrifugal force forms a fillet-shaped resin layer that covers the solder bumps. After that, the tops of the solder bumps are polished to expose the metal portions, and then flip-chip connection is performed as in the first embodiment to complete the semiconductor device.

【０１６２】なお、本発明は以上の実施例に限定され
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することができる。The present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the present invention.

【０１６３】[0163]

【発明の効果】以上の説明から明らかなように、本発明
では、樹脂層が金属材と基板との間にフィレット状をな
すように形成されるので、金属材への熱応力の集中が緩
和される。したがって、接合部に歪みが生じることがな
くなり、接合強度が高まり接続部の信頼性が向上する。As is apparent from the above description, in the present invention, the resin layer is formed in a fillet shape between the metal material and the substrate, so that the concentration of thermal stress on the metal material is relaxed. To be done. Therefore, distortion is not generated in the joint portion, the joint strength is increased, and the reliability of the connection portion is improved.

【０１６４】さらに、樹脂層が半導体素子または半導体
パッケージと対向する基板の面に接着されるため、この
樹脂層と基板との密着性並びに接着性が良好である。し
たがって、耐リフロー性や温度サイクルに対する寿命が
向上する。Further, since the resin layer is adhered to the surface of the substrate facing the semiconductor element or the semiconductor package, the adhesion and the adhesion between the resin layer and the substrate are good. Therefore, the reflow resistance and the life for the temperature cycle are improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】第１の実施例の半導体装置の構造を示す断面
図。FIG. 1 is a sectional view showing the structure of a semiconductor device according to a first embodiment.

【図２】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 2 is a sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment.

【図３】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 3 is a sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment.

【図４】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 4 is a sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment.

【図５】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 5 is a cross-sectional view for explaining the method for manufacturing the semiconductor device of the first embodiment.

【図６】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 6 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.

【図７】第１の実施例の半導体装置の製造方法を説明す
るための図。FIG. 7 is a drawing for explaining the manufacturing method of the semiconductor device according to the first embodiment.

【図８】第１の実施例の半導体装置の製造方法を説明す
るための図。FIG. 8 is a diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment.

【図９】第１の実施例の半導体装置の製造方法を説明す
るための断面図。FIG. 9 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment.

【図１０】第１の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。FIG. 10 is a sectional view showing a structure in which a second resin layer is further formed in the semiconductor device of the first embodiment.

【図１１】第１の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。FIG. 11 is a cross-sectional view showing a structure in which second and third resin layers are further formed in the semiconductor device of the first embodiment.

【図１２】第２の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 12 is a sectional view for explaining the manufacturing method for the semiconductor device according to the second embodiment.

【図１３】第２の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 13 is a sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment.

【図１４】第２の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 14 is a sectional view for explaining the manufacturing method for the semiconductor device according to the second embodiment.

【図１５】第３の実施例の半導体装置の構造を示す断面
図。FIG. 15 is a cross-sectional view showing the structure of the semiconductor device of the third embodiment.

【図１６】第３の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 16 is a sectional view for explaining the method for manufacturing the semiconductor device of the third embodiment.

【図１７】第３の実施例の半導体装置の製造方法を説明
するための図。FIG. 17 is a drawing for explaining the manufacturing method of the semiconductor device of the third embodiment.

【図１８】第４の実施例の半導体装置の構造を示す断面
図。FIG. 18 is a sectional view showing the structure of the semiconductor device of the fourth embodiment.

【図１９】第４の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。FIG. 19 is a cross-sectional view showing a structure in which a second resin layer is further formed in the semiconductor device of the fourth embodiment.

【図２０】第４の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。FIG. 20 is a cross-sectional view showing a structure in which second and third resin layers are further formed in the semiconductor device of the fourth embodiment.

【図２１】第５の実施例の半導体装置の構造を示す断面
図。FIG. 21 is a sectional view showing the structure of the semiconductor device of the fifth embodiment.

【図２２】第５の実施例の半導体装置において、さらに
第２の樹脂層を形成した構造を示す断面図。FIG. 22 is a cross-sectional view showing a structure in which a second resin layer is further formed on the semiconductor device of the fifth embodiment.

【図２３】第５の実施例の半導体装置において、さらに
第２および第３の樹脂層をそれぞれ形成した構造を示す
断面図。FIG. 23 is a cross-sectional view showing a structure in which second and third resin layers are further formed in the semiconductor device of the fifth embodiment.

【図２４】第６の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 24 is a sectional view for explaining the manufacturing method for the semiconductor device according to the sixth embodiment.

【図２５】第６の実施例で得られる半導体装置の構造を
示す断面図。FIG. 25 is a sectional view showing the structure of the semiconductor device obtained in the sixth embodiment.

【図２６】第７の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 26 is a sectional view for explaining the manufacturing method for the semiconductor device according to the seventh embodiment.

【図２７】第７の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 27 is a sectional view for explaining the manufacturing method for the semiconductor device according to the seventh embodiment.

【図２８】第７の実施例で得られる半導体装置の構造を
示す断面図。FIG. 28 is a cross-sectional view showing the structure of the semiconductor device obtained in the seventh embodiment.

【図２９】第８の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 29 is a sectional view for explaining the manufacturing method for the semiconductor device according to the eighth embodiment.

【図３０】第８の実施例で得られる半導体装置の構造を
示す断面図。FIG. 30 is a cross-sectional view showing the structure of the semiconductor device obtained in the eighth embodiment.

【図３１】第９の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 31 is a sectional view for explaining the manufacturing method for the semiconductor device according to the ninth embodiment.

【図３２】第９の実施例の半導体装置の製造方法を説明
するための断面図。FIG. 32 is a sectional view for explaining the manufacturing method for the semiconductor device according to the ninth embodiment.

【図３３】第９の実施例で得られる半導体装置の構造を
示す拡大断面図。FIG. 33 is an enlarged cross-sectional view showing the structure of the semiconductor device obtained in the ninth embodiment.

【図３４】第１０の実施例の半導体装置の製造方法を説
明するための断面図。FIG. 34 is a sectional view for explaining the manufacturing method for the semiconductor device according to the tenth embodiment.

【図３５】第１０の実施例で得られる半導体装置の構造
を示す断面図。FIG. 35 is a sectional view showing the structure of the semiconductor device obtained in the tenth embodiment.

【図３６】第１１の実施例の半導体装置の構造を示す断
面図。FIG. 36 is a sectional view showing the structure of a semiconductor device according to an eleventh embodiment.

【図３７】第１２の実施例の半導体装置の構造を示す断
面図。FIG. 37 is a sectional view showing the structure of a semiconductor device according to a twelfth embodiment.

【図３８】第１３の実施例の半導体装置の構造を示す断
面図。FIG. 38 is a sectional view showing the structure of the semiconductor device of the thirteenth embodiment.

【図３９】第１４の実施例の半導体装置の構造を示す断
面図。FIG. 39 is a sectional view showing the structure of the semiconductor device of the fourteenth embodiment.

【図４０】第１５の実施例の半導体装置の構造を示す断
面図。FIG. 40 is a sectional view showing the structure of the semiconductor device according to the fifteenth embodiment.

【図４１】第１６の実施例の半導体装置の構造を示す断
面図。FIG. 41 is a sectional view showing the structure of the semiconductor device according to the sixteenth embodiment.

【符号の説明】[Explanation of symbols]

１………配線基板、２………配線パッド、３………半導
体チップ、４………電極パッド、５………はんだバン
プ、６………第１の樹脂層、１４………フラックス成分
含有樹脂、１６………スキージ、１７………第２の樹脂
層、１８………第３の樹脂層、１９………金バンプ、２
３………Ｓｎ−Ａｇはんだ層、２４………実装用基板、
２５………テープＢＧＡパッケージ、２６………ＴＡＢ
テープ、２７………ＬＳＩチップ、３０………はんだボ
ール、３３………スクリーンマスク、３４………転写ピ
ン、３６………リードフレーム、３７………リードフレ
ームを有する半導体パッケージ、３８………低融点金属
層、３９………金ワイヤ、４１………半導体チップまた
は半導体パッケージ1 ... Wiring substrate, 2 ... Wiring pad, 3 ... Semiconductor chip, 4 ... Electrode pad, 5 ... Solder bump, 6 ... First resin layer, 14 ... Flux Component-containing resin, 16 ... Squeegee, 17 ... Second resin layer, 18 ... Third resin layer, 19 ... Gold bump, 2
3 ... Sn-Ag solder layer, 24 ... Mounting substrate,
25 ……… Tape BGA package, 26 ……… TAB
Tape, 27 ... LSI chip, 30 ... Solder ball, 33 ... Screen mask, 34 ... Transfer pin, 36 ... Lead frame, 37 ... Semiconductor package having lead frame, 38 ... ...... Low melting point metal layer, 39 ...... Gold wire, 41 ...... Semiconductor chip or semiconductor package

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 絶縁基板の少なくとも一方の主面に配線
層が形成された配線基板と、 前記配線基板の配線層形成面上にフェースダウンに搭載
された半導体素子と、 前記半導体素子の電極端子上に形成された金属バンプと
を備え、 前記半導体素子の電極端子と前記配線基板の配線層と
が、前記金属バンプを介して接合されており、かつ前記
金属バンプと前記配線基板との間に、第１の樹脂層のフ
ィレットが形成されていることを特徴とする半導体装
置。1. A wiring board having a wiring layer formed on at least one main surface of an insulating substrate, a semiconductor element mounted facedown on the wiring layer formation surface of the wiring board, and electrode terminals of the semiconductor element. A metal bump formed above, the electrode terminal of the semiconductor element and the wiring layer of the wiring board are bonded via the metal bump, and between the metal bump and the wiring board A semiconductor device having a fillet of a first resin layer formed thereon. 【請求項２】 前記金属バンプが、Ａｕ、Ａｇ、Ｃｕ、
Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
ｂ、Ｇｅの単独、これらの混合物または化合物から選ば
れる金属から成ることを特徴とする請求項１記載の半導
体装置。2. The metal bump is made of Au, Ag, Cu,
Ni, Fe, Pd, Sn, Pb, Bi, Zn, In, S
2. The semiconductor device according to claim 1, wherein the semiconductor device comprises a metal selected from b, Ge alone, or a mixture or compound thereof. 【請求項３】 前記半導体素子と前記配線基板との間
に、第２の樹脂から成る封止層を有することを特徴とす
る請求項１または２記載の半導体装置。3. The semiconductor device according to claim 1, further comprising a sealing layer made of a second resin between the semiconductor element and the wiring board. 【請求項４】 前記金属バンプと前記半導体素子との間
に、さらに樹脂層のフィレットが形成されていることを
特徴とする請求項１乃至３のいずれか１項記載の半導体
装置。4. The semiconductor device according to claim 1, further comprising a fillet of a resin layer formed between the metal bump and the semiconductor element. 【請求項５】 前記半導体素子の電極端子と前記配線基
板の配線層とを接合する複数の金属バンプのうちで、一
部の金属バンプの接合部に前記第１の樹脂層のフィレッ
トが形成されており、かつその他の金属バンプの接合部
の周りに前記第２の樹脂から成る封止層が形成されてい
ることを特徴とする請求項３記載の半導体装置。5. A fillet of the first resin layer is formed at a joint portion of some of the metal bumps among a plurality of metal bumps for joining the electrode terminals of the semiconductor element and the wiring layer of the wiring board. The semiconductor device according to claim 3, wherein a sealing layer made of the second resin is formed around the bonding portion of the other metal bumps. 【請求項６】 隣接する複数の前記金属バンプの接合部
に形成された前記第１の樹脂層のフィレット同士が、相
互に連接されていることを特徴とする請求項１乃至５の
いずれか１項記載の半導体装置6. The fillets of the first resin layer formed at the joints of the plurality of adjacent metal bumps are connected to each other. Item of semiconductor device 【請求項７】 絶縁基板の少なくとも一方の主面に配線
層が形成された実装用基板と、 前記実装用基板の配線層形成面上に搭載された半導体パ
ッケージと、 前記半導体パッケージと前記実装用基板の配線層とを接
続する金属バンプとを備え、 前記金属バンプと前記実装用基板との間に、第１の樹脂
層のフィレットが形成されていることを特徴とする半導
体装置。7. A mounting substrate in which a wiring layer is formed on at least one main surface of an insulating substrate, a semiconductor package mounted on the wiring layer formation surface of the mounting substrate, the semiconductor package and the mounting substrate. A semiconductor device comprising: a metal bump for connecting to a wiring layer of a substrate; and a fillet of a first resin layer formed between the metal bump and the mounting substrate. 【請求項８】 前記金属バンプが、Ａｕ、Ａｇ、Ｃｕ、
Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓ
ｂ、Ｇｅの単独、これらの混合物または化合物から選ば
れる金属から成ることを特徴とする請求項７記載の半導
体装置。8. The metal bumps are Au, Ag, Cu,
Ni, Fe, Pd, Sn, Pb, Bi, Zn, In, S
8. The semiconductor device according to claim 7, wherein the semiconductor device comprises a metal selected from b, Ge alone, or a mixture or compound thereof. 【請求項９】 前記金属バンプと前記半導体パッケージ
との間に、さらに樹脂層のフィレットが形成されている
ことを特徴とする請求項７または８記載の半導体装置。9. The semiconductor device according to claim 7, further comprising a fillet of a resin layer formed between the metal bump and the semiconductor package. 【請求項１０】 絶縁基板の少なくとも一方の主面に配
線層が形成された実装用基板と、 前記実装用基板の配線層形成面上に搭載されたリードフ
レームを有する半導体パッケージと、 前記半導体パッケージのリードフレームと前記実装用基
板の配線層とを接合する低融点金属層とを備え、 前記低融点金属層と前記実装用基板との間に、第１の樹
脂層のフィレットが形成されていることを特徴とする半
導体装置。10. A mounting substrate in which a wiring layer is formed on at least one main surface of an insulating substrate, a semiconductor package having a lead frame mounted on the wiring layer formation surface of the mounting substrate, and the semiconductor package. Of the lead frame and the wiring layer of the mounting substrate, and a fillet of the first resin layer is formed between the low melting point metal layer and the mounting substrate. A semiconductor device characterized by the above. 【請求項１１】 前記半導体パッケージと前記実装用基
板との間に、第２の樹脂から成る封止層を有することを
特徴とする請求項７乃至１０のいずれか１項記載の半導
体装置。11. The semiconductor device according to claim 7, further comprising a sealing layer made of a second resin between the semiconductor package and the mounting substrate. 【請求項１２】 半導体素子を金属接合部材を介して基
板上に搭載する半導体装置の製造方法において、 フラックス成分を含有する樹脂層がその外周に形成され
た前記金属接合部材を介在させつつ、前記基板と前記半
導体素子とを位置合わせする工程と、 前記フラックス成分を含有する樹脂層を硬化させ、前記
金属接合部材と前記基板との間に前記樹脂層のフィレッ
トを形成する工程とを備えることを特徴とする半導体装
置の製造方法。12. A method of manufacturing a semiconductor device in which a semiconductor element is mounted on a substrate via a metal bonding member, wherein a resin layer containing a flux component is interposed while interposing the metal bonding member formed around the resin layer. A step of aligning the substrate and the semiconductor element, and a step of curing the resin layer containing the flux component to form a fillet of the resin layer between the metal bonding member and the substrate. A method for manufacturing a characteristic semiconductor device. 【請求項１３】 半導体素子の電極端子上に設けられた
金属バンプの外周または配線基板の配線パッド上に、フ
ラックス成分を含有する第１の樹脂から成る層を形成す
る工程と、 前記半導体素子を前記配線基板の配線パッド形成面上に
フェースダウンに配置し、前記金属バンプと前記配線基
板の配線パッドとを位置合わせする工程と、 位置合わせされた前記金属バンプと前記配線パッドと
を、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
ることで、前記金属バンプと前記配線基板との間に前記
第１の樹脂層のフィレットを形成することを特徴とする
半導体装置の製造方法。13. A step of forming a layer made of a first resin containing a flux component on the outer circumference of a metal bump provided on an electrode terminal of a semiconductor element or on a wiring pad of a wiring board, and the semiconductor element A step of arranging the metal bumps and the wiring pads of the wiring board face down on the wiring pad formation surface of the wiring board, and heating the aligned metal bumps and the wiring pads. And a step of bonding the first resin layer containing the flux component to form a fillet of the first resin layer between the metal bump and the wiring board. And a method for manufacturing a semiconductor device. 【請求項１４】 前記配線基板と前記半導体素子との間
に第２の樹脂層を形成したうえで、該第２の樹脂層を硬
化させる工程をさらに有することを特徴とする請求項１
３記載の半導体装置の製造方法。14. The method according to claim 1, further comprising the step of forming a second resin layer between the wiring board and the semiconductor element and then curing the second resin layer.
3. The method for manufacturing a semiconductor device according to 3. 【請求項１５】 前記第２の樹脂層の形成を、前記フラ
ックス成分を含有する第１の樹脂から成る層を形成する
工程に引き続いて行うことを特徴とする請求項１４記載
の半導体装置の製造方法。15. The manufacturing of a semiconductor device according to claim 14, wherein the formation of the second resin layer is performed subsequent to the step of forming the layer made of the first resin containing the flux component. Method. 【請求項１６】 半導体パッケージの外部端子上に設け
られた金属バンプの外周または実装用基板の配線パッド
上に、フラックス成分を含有する第１の樹脂から成る層
を形成する工程と、 前記半導体パッケージを前記実装用基板の配線パッド形
成面上に配置し、前記金属バンプと前記実装用基板の配
線パッドとを位置合わせする工程と、 位置合わせされた前記金属バンプと前記配線パッドと
を、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
ることで、前記金属バンプと前記実装用基板との間に前
記第１の樹脂層のフィレットを形成することを特徴とす
る半導体装置の製造方法。16. A step of forming a layer made of a first resin containing a flux component on the outer periphery of a metal bump provided on an external terminal of a semiconductor package or on a wiring pad of a mounting substrate, and the semiconductor package. Is placed on the wiring pad formation surface of the mounting substrate, and the metal bump and the wiring pad of the mounting substrate are aligned, and the aligned metal bump and the wiring pad are heated. Forming a fillet of the first resin layer between the metal bump and the mounting substrate by curing the first resin layer containing the flux component. A method for manufacturing a characteristic semiconductor device. 【請求項１７】 実装用基板の配線パッド上に低融点金
属層を形成する工程と、 前記低融点金属層上にフラックス成分を含有する第１樹
脂から成る層を形成する工程と、 リードフレームを有する半導体パッケージを前記実装用
基板の配線パッド形成面上に搭載し、前記リードフレー
ムと前記実装用基板の配線パッドとを位置合わせする工
程と、 位置合わせされた前記リードフレームと前記配線パッド
とを、加熱して接合する工程とを備え、 前記フラックス成分を含有する第１の樹脂層を硬化させ
ることで、前記低融点金属層と前記実装用基板との間に
前記第１の樹脂層のフィレットを形成することを特徴と
する半導体装置の製造方法。17. A step of forming a low melting point metal layer on a wiring pad of a mounting substrate, a step of forming a layer made of a first resin containing a flux component on the low melting point metal layer, and a lead frame. Mounting the semiconductor package having on the wiring pad formation surface of the mounting substrate, aligning the lead frame and the wiring pad of the mounting substrate, and the aligned lead frame and wiring pad And a step of heating and joining, wherein by curing the first resin layer containing the flux component, a fillet of the first resin layer is provided between the low melting point metal layer and the mounting substrate. A method of manufacturing a semiconductor device, comprising: 【請求項１８】 前記実装用基板と前記半導体パッケー
ジとの間に第２の樹脂層を形成したうえで、該第２の樹
脂層を硬化させる工程をさらに有することを特徴とする
請求項１６または１７記載の半導体装置の製造方法。18. The method according to claim 16, further comprising the step of forming a second resin layer between the mounting substrate and the semiconductor package and then curing the second resin layer. 17. The method for manufacturing a semiconductor device according to item 17.
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