JP2006279062A - Semiconductor element and semiconductor device - Google Patents
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Abstract
Description
本発明は半導体素子および半導体装置に関し、特にフェイスダウン方式で実装されるフリップチップ型の半導体素子のバンプ構造およびその実装構造に関するものである。 The present invention relates to a semiconductor element and a semiconductor device, and more particularly to a bump structure of a flip chip type semiconductor element mounted by a face-down method and a mounting structure thereof.
半導体素子の電極と外部端子との接続方式には、大別して、金属細線を用いるボンディングワイヤ方式と、半導体素子の電極上に形成されたはんだバンプを用いて接続するフリップチップ方式とがあるが、近年の高密度化、多ピン化には、フリップチップ方式が有利であるとされている。近年、半導体パッケージの実装密度を向上させるために、端子ピッチを広く保ちつつ多ピン化に対応できる技術として外部端子にはんだバンプを形成したボール・グリッド・アレイ型の半導体パッケージが多用されているが、その実装基板(インターポーザ)へ実装される半導体素子にもフリップチップ型のものが採用されることが多い。このフリップチップ型の接続方式には、コントロール・コラップス・チップ・コネクション(C4)と称されるものなどを始めとして数多く開発されている。
図35は、フリップチップ型の半導体素子の従来構造を示す断面図である。図35に示されるように、半導体基板1上には内部配線に連なる電極2とその電極2上に開口を有するカバーコート3が形成されている。そして、電極2上には、密着層4、接着層5を介してはんだバンプ20が形成されている。はんだバンプを形成する方法は、蒸着法、電解めっき法、ソルダーペースト印刷法、はんだボール搭載供給法等の各種方法によりはんだを供給し、フラックスを用いてリフローすることで半球状のバンプを形成するのが一般的である。
図36は、フリップチップ型半導体素子の従来の実装構造を示す断面図である。表面にパッド14及びソルダーレジスト膜13が形成された配線基板(インターポーザ)12のパッド14上に、予めはんだを供給しておき、フラックスを塗布した上で、半導体素子を配線基板上に搭載する。そして、はんだをリフローしてはんだフィレット11を形成することによりバンプ−パッド間の接続が完了する。その後、図示されてはいないが、配線基板12と半導体基板1との間の間隙はアンダーフィル樹脂によって充填される。
はんだバンプ以外に、半導体チップの電極上にボンディングワイヤを用いて金スタッドバンプを形成する方法や電解金メッキにより金バンプを形成方法が知られており、これらのバンプは配線基板側に形成された金メッキ、銀/錫はんだ、インジウム/錫/鉛はんだなどの金属層と接合される。
The connection method between the electrode of the semiconductor element and the external terminal is roughly divided into a bonding wire method using a thin metal wire and a flip chip method of connecting using a solder bump formed on the electrode of the semiconductor element. The flip-chip method is considered advantageous for increasing the density and the number of pins in recent years. In recent years, in order to improve the mounting density of semiconductor packages, ball grid array type semiconductor packages in which solder bumps are formed on external terminals have been widely used as a technology that can accommodate a large number of pins while maintaining a wide terminal pitch. In many cases, a flip chip type semiconductor element is also used for the semiconductor element mounted on the mounting substrate (interposer). Many flip chip type connection methods have been developed, including a so-called control collapse chip connection (C4).
FIG. 35 is a sectional view showing a conventional structure of a flip-chip type semiconductor element. As shown in FIG. 35, an
FIG. 36 is a cross-sectional view showing a conventional mounting structure of a flip chip type semiconductor device. Solder is supplied in advance on the
In addition to solder bumps, methods for forming gold stud bumps using bonding wires on semiconductor chip electrodes and methods for forming gold bumps by electrolytic gold plating are known. These bumps are gold plating formed on the wiring board side. And a metal layer such as silver / tin solder or indium / tin / lead solder.
信頼性確保のためにフリップチップ搭載後に半導体チップと配線基板との隙間をアンダーフィル樹脂で充填することが行われているが、樹脂充填の際、ボイドを発生させることなく良好な充填を行うには半導体チップと配線基板の間隙が広いことが望ましい。しかし、はんだバンプは電極上で一旦溶融し半球形状にするため高く形成しようとするとはんだ供給量を増やさなければならず、狭ピッチ化された電極間では隣接のはんだバンプと短絡する可能性が高くなる。そのため、狭ピッチ化の進行とともに電極上に高さのあるはんだバンプを形成することが困難になってきている。一方で、狭ピッチ化は、平面的にも充填樹脂流路が狭窄化されるため、狭ピッチ化により、アンダーフィル樹脂の充填の困難性は加速化される。
また、蒸着法、ソルダーペースト印刷法によりはんだバンプを形成する方法は、マスクが必要となる上にマスクの耐久性が乏しいために製造コスト増を招く。また、はんだボール供給法ははんだボール自体のコストが比較的高く、はんだボールを所要のレイアウトに整列させ半導体チップ上に搭載する装置が必要であり、ウェハ単位での一括搭載が難しいことから、トータルとしてのバンプ形成コストが高くなる。また、狭ピッチ化対応の更なる小径はんだボールは製造が難しく、要求されるボール径が小さくなればなるほど製造歩留まり低下がコスト高へ影響する。
さらに、メモリーセル上に配置された電極がある場合、はんだをバンプ材料として使用すると、はんだを構成する鉛や錫中に含まれる放射性元素の発生するα線によりソフトエラーを引き起こすことがある。
また、金を使用したメッキバンプやスタッドバンプがあるが、金の資材コストが高いという問題点があり、金スタッドバンプにおいては個別形成するためバンプ数が増えるほど形成コストが増加する問題点もある。
さらに、金メッキを使用したバンプをはんだ接合した場合、金は濡れ性が良好であるため、側面にはんだが濡れ上がり、電極と金メッキの界面からはんだが侵入し、界面強度の低下、引いては剥離に到ることがあり、信頼性上の問題がある。
また、銅を用いたメッキバンプを利用してはんだ付けする手法も提案されている。例えば、特開平3−22437号公報には、電解メッキ法により銅バンプを形成した後、銅バンプの上半分が露出するように半導体基板上にポリイミド膜を形成し、ディッピングにより銅バンプ上にはんだ層を形成することが提案されている。しかし、このように厚い樹脂膜によって被覆されたフリップチップでは、配線基板上に実装した場合にアンダーフィル樹脂を充填することが困難となる。また、銅バンプとポリイミド膜との密着性が低いため、銅バンプ側面に特別の処理を施さない場合には、はんだが電極にまで濡れ上がり易く、金バンプの場合と同様に、剥離等の信頼性上の問題が生じる。
In order to ensure reliability, the gap between the semiconductor chip and the wiring board is filled with an underfill resin after flip chip mounting. When filling the resin, good filling is achieved without generating voids. It is desirable that the gap between the semiconductor chip and the wiring board is wide. However, since solder bumps are once melted on the electrodes to form a hemispherical shape, if the solder bumps are to be formed high, it is necessary to increase the amount of solder supplied, and there is a high possibility of short-circuiting between adjacent solder bumps between narrow pitch electrodes. Become. For this reason, it has become difficult to form a solder bump having a height on the electrode as the pitch becomes narrower. On the other hand, narrowing the pitch narrows the filling resin flow path even in a plan view, so that the difficulty in filling the underfill resin is accelerated by narrowing the pitch.
Also, the method of forming solder bumps by vapor deposition or solder paste printing requires a mask and increases the manufacturing cost because the durability of the mask is poor. In addition, the solder ball supply method has a relatively high cost of the solder ball itself, requires an apparatus for arranging the solder balls on a semiconductor chip by aligning the solder balls in a required layout, and it is difficult to perform batch mounting in units of wafers. As a result, the bump formation cost increases. Further, it is difficult to manufacture a further small-diameter solder ball corresponding to a narrow pitch, and as the required ball diameter becomes smaller, a decrease in manufacturing yield affects the cost.
Furthermore, when there is an electrode arranged on the memory cell, if solder is used as a bump material, a soft error may be caused by alpha rays generated by radioactive elements contained in lead or tin constituting the solder.
In addition, there are plating bumps and stud bumps using gold, but there is a problem that the material cost of gold is high, and since gold stud bumps are individually formed, there is also a problem that the formation cost increases as the number of bumps increases. .
Furthermore, when bumps that use gold plating are soldered together, the gold has good wettability, so the solder wets the side surface, the solder penetrates from the interface between the electrode and the gold plating, the interface strength decreases, and then pulls off. There is a problem in reliability.
A method of soldering using a plated bump using copper has also been proposed. For example, in JP-A-3-22437, after forming a copper bump by electrolytic plating, a polyimide film is formed on a semiconductor substrate so that the upper half of the copper bump is exposed, and soldering is performed on the copper bump by dipping. It has been proposed to form a layer. However, in the flip chip covered with such a thick resin film, it is difficult to fill the underfill resin when mounted on the wiring board. In addition, since the adhesion between the copper bump and the polyimide film is low, if no special treatment is applied to the side of the copper bump, the solder will easily wet up to the electrode. Sexual problems arise.
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第1に、電極が狭ピッチ化されてもチップ−基板間距離を十分に確保できるようにすることであり、第2に、低コストで作製可能なフリップチップのバンプ構造を提供することであり、第3に、ソフトエラーやパッド剥離などの信頼性低下を招く恐れの低い実装構造を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and the object of the present invention is to firstly ensure a sufficient chip-substrate distance even when the electrodes are narrowed in pitch. Second, to provide a flip-chip bump structure that can be manufactured at low cost, and third, to provide a mounting structure that is less likely to cause a decrease in reliability such as soft error and pad peeling. That is.
上記目的を達成するため、本発明によれば、電極上にバンプとなる導電性の柱状突起が半導体基板上に露出して形成されている半導体素子において、前記柱状突起の上面または上面および側面の上部部分が前記柱状突起のはんだ付け時に前記柱状突起のはんだに濡れる領域と、前記柱状突起の側面の電極寄りである下部部分がはんだに濡れにくい領域とに区画されており、かつ、前記柱状突起は、密着層および接着層を介して前記電極上に形成されていることを特徴とする半導体素子、が提供される。 In order to achieve the above object, according to the present invention, in a semiconductor element in which conductive columnar protrusions that form bumps on electrodes are exposed on a semiconductor substrate, the upper surface or upper surface and side surfaces of the columnar protrusions are formed. The upper part is divided into a region that gets wet with the solder of the columnar protrusion when soldering the columnar protrusion, and a lower part that is close to the electrode on the side of the columnar protrusion is divided into a region that hardly gets wet with solder, and the columnar protrusion Is provided on the electrode through an adhesion layer and an adhesive layer.
また、上記目的を達成するため、本発明によれば、半導体素子の電極上に密着層および接着層を介して形成された導電性の柱状突起が、配線基板上のパッドにはんだ付けされている半導体装置において、前記柱状突起の上面または上面および側面の上部部分が前記柱状突起の酸化を防止しはんだ付け時に前記柱状突起のはんだに濡れる領域と、前記柱状突起の側面の電極寄りである下部部分がはんだに濡れにくい領域とに区画され、前記はんだが濡れる部分のみがはんだ付けされていることを特徴とする半導体装置、が提供される。 In order to achieve the above object, according to the present invention, the conductive columnar protrusions formed on the electrodes of the semiconductor element via the adhesion layer and the adhesive layer are soldered to the pads on the wiring board. In the semiconductor device, the upper surface of the columnar protrusion or the upper portion of the upper surface and the side surface of the columnar protrusion prevents the columnar protrusion from being oxidized and wets the solder of the columnar protrusion during soldering, and the lower portion close to the electrode on the side surface of the columnar protrusion Is divided into regions that are difficult to wet with solder, and only the portion where the solder gets wet is soldered.
また、上記目的を達成するため、本発明によれば、半導体素子の電極上に形成された導電性の柱状突起が、配線基板上のパッドにはんだ付けされている半導体装置において、前記柱状突起は前記柱状突起の上面、または、前記柱状突起の側面の上部部分および上面に形成された、前記柱状突起よりも酸化し難い金属からなる難酸化性金属膜を介してはんだ付けされていることを特徴とする半導体装置、が提供される。
また、上記目的を達成するため、本発明によれば、半導体素子の電極上に形成された導電性の柱状突起が、配線基板上のパッドに接続されている半導体装置において、前記柱状突起の上面と前記配線基板のパッドの表面は前記柱状突起よりも酸化し難い金属からなる難酸化性金属膜を介して接合されていることを特徴とする半導体装置、が提供される。
In order to achieve the above object, according to the present invention, in a semiconductor device in which a conductive columnar protrusion formed on an electrode of a semiconductor element is soldered to a pad on a wiring board, the columnar protrusion is It is soldered via a non-oxidizing metal film made of a metal that is harder to oxidize than the columnar protrusions formed on the upper surface of the columnar protrusions or the upper part and the upper surface of the side surface of the columnar protrusions. A semiconductor device is provided.
In order to achieve the above object, according to the present invention, in a semiconductor device in which a conductive columnar protrusion formed on an electrode of a semiconductor element is connected to a pad on a wiring board, the upper surface of the columnar protrusion And a surface of a pad of the wiring board is bonded via a hardly oxidizable metal film made of a metal that is less oxidizable than the columnar protrusion.
[作用]
本発明においては、半導体素子と配線基板間との間は、従来のはんだ同士を接続若しくは金スタッドバンプと配線基板側のはんだとの接続方式とは異なり、半導体素子側の柱状バンプと配線基板上のパッド間が少量のはんだを介して接続、若しくははんだを介することなく直接接続されることを特徴としている。そして、本発明においては、はんだで接続される場合であっても、柱状バンプとはんだとの接触は、柱状バンプの上面若しくは上面と側面のごく一部に限定される。柱状バンプは、はんだ付け温度で溶融することのない金属を用いて電解メッキ法等により形成され、リフローにより丸められることがないため、底面サイズに対して比較的高いバンプを形成することができる。また、半導体チップを配線基板上に搭載した際に、柱状バンプは溶融せず形成初期の形状を保つため、配線基板−半導体チップ間の距離を十分に確保することが可能になり、フリップチップ接続後に信頼性向上の目的で行うアンダーフィル樹脂充填を容易にかつ信頼性高く実施することが可能になる。すなわち、狭ピッチ化した場合にバンプの小径化に伴って半導体チップと配線基板の隙間減少が発生するはんだ同士の接続に対して、作業性、信頼性の面で優位性がある。
柱状バンプを電解メッキ法または無電解メッキ法を用いて形成することの他の特長としてウェハ単位の一括処理が可能な点が挙げられ、従来のボール搭載供給法に比べ低コストにて製造することが可能となる。また、半導体チップの配線基板への実装時にバンプ表面の酸化膜除去の目的で使用するフラックスの代わりにフラックス活性効果を有する熱硬化性樹脂を使用する場合には、無洗浄化が可能であり、洗浄工程削除によるコストダウンおよび洗浄残渣が無くなることによる信頼性向上効果がある。
また、はんだ使用量の低減あるいは削除が可能なため、誤動作の原因の一つであるα線量の低減あるいはゼロ化が可能であり、信頼性を高めることも出来る。
また、本発明によれば、実装時にはんだが柱状バンプの基部にまで濡れ上がることがなく、密着層/接着層、接着層/バンプなどの界面へのはんだ浸入による界面剥離を防止して信頼性の向上を図ることができる。
また、はんだを柱状バンプの側面一部まで濡れ上がらせた接合形状を作る場合には、バンプ形成の際にプロセスが増えるが、柱状バンプとはんだとの接触面積が増大したことにより応力が分散され、接合部信頼性を向上させることができる。
本発明の半導体装置製造方法においては、柱状バンプの上面または上面と側面の一部にキャップ膜またははんだメッキ層が形成されており、はんだが柱状バンプの上面全体を被う、または、はんだが柱状バンプの上端部全体を被う接合形状を安定して作ることが可能である。これにより、柱状バンプと接着層間の接合強度低下や応力集中部の形成を防止し、信頼性の高い接合部を得ることが出来る。
[Action]
In the present invention, between the semiconductor element and the wiring board, unlike the conventional method of connecting solders or connecting the gold stud bump and the solder on the wiring board side, the columnar bumps on the semiconductor element side and the wiring board The pads are connected via a small amount of solder, or directly connected without any solder. In the present invention, even when soldering is used, the contact between the columnar bump and the solder is limited to the upper surface of the columnar bump or only a part of the upper surface and the side surface. The columnar bumps are formed by electrolytic plating using a metal that does not melt at the soldering temperature, and are not rounded by reflow, so that bumps that are relatively high with respect to the bottom size can be formed. In addition, when the semiconductor chip is mounted on the wiring board, the columnar bumps are not melted and the initial shape is maintained, so that a sufficient distance between the wiring board and the semiconductor chip can be secured, and the flip chip connection It becomes possible to easily and reliably perform underfill resin filling for the purpose of improving reliability later. That is, when the pitch is narrowed, there is an advantage in terms of workability and reliability with respect to the connection between the solders in which the gap between the semiconductor chip and the wiring board is reduced as the bump diameter is reduced.
Another feature of forming columnar bumps using electrolytic plating or electroless plating is that batch processing can be performed on a wafer-by-wafer basis, and manufacturing at a lower cost than conventional ball-mounted supply methods. Is possible. In addition, when a thermosetting resin having a flux activation effect is used instead of the flux used for the purpose of removing the oxide film on the bump surface when the semiconductor chip is mounted on the wiring board, no cleaning is possible. Cost reduction due to elimination of the cleaning process and improvement in reliability due to elimination of cleaning residues.
In addition, since the amount of solder used can be reduced or eliminated, the α dose, which is one of the causes of malfunction, can be reduced or zero, and the reliability can be improved.
In addition, according to the present invention, the solder does not wet up to the base of the columnar bumps during mounting, and reliability is improved by preventing interfacial delamination due to solder intrusion into the interface of the adhesive layer / adhesive layer, adhesive layer / bump, etc. Can be improved.
In addition, when creating a joint shape in which the solder is wetted up to a part of the side surface of the columnar bump, the number of processes increases when the bump is formed, but the stress is dispersed due to the increased contact area between the columnar bump and the solder. In addition, the reliability of the joint can be improved.
In the semiconductor device manufacturing method of the present invention, the cap film or the solder plating layer is formed on the upper surface of the columnar bump or a part of the upper surface and the side surface, and the solder covers the entire upper surface of the columnar bump, or the solder is columnar. It is possible to stably form a joint shape that covers the entire upper end of the bump. As a result, it is possible to prevent a reduction in the bonding strength between the columnar bump and the adhesive layer and to form a stress concentration portion, and to obtain a highly reliable bonding portion.
以上説明したように、本発明は、半導体素子上の柱状バンプを少量のはんだを用いて若しくははんだを用いることなく配線基板上のパッドに接続するものであるので、ソフトエラーの原因となるα線量を低減して信頼性の向上を図ることができる。また、柱状バンプのはんだと接合される部位が、柱状バンプの上面若しくは上面と上面近辺のバンプ側面に限定されるため、バンプが高くなってもバンプ径を太くする必要がなく、半導体基板と配線基板間の距離を確保しつつ多ピン化に対応することができる。したがって、本発明によれば、LSIの高密度化が進行してもアンダーフィル樹脂の充填を容易にかつ信頼性高く実行することが可能になる。また、本発明によれば、はんだが柱状バンプの基部にまで濡れ上がって柱状バンプと接着層あるいは接着層と密着層の間の接合強度を低下させることがないので、信頼性向上を図ることができる。
本発明の柱状バンプは、ウェハ段階において電解メッキ法等により形成するものであるので、はんだボール搭載法に比べ低コストで製造することが可能である。また、フリップチップ実装時に使用するフラックスの代わりにフラックス活性効果を有する熱硬化性樹脂(活性樹脂)を使用する実施例によれば、洗浄工程削減による低コスト化と、洗浄残渣が無くなることによる信頼性向上を実現することができる。
As described above, the present invention connects the columnar bumps on the semiconductor element to the pads on the wiring board with a small amount of solder or without using solder. And reliability can be improved. In addition, since the portion of the columnar bump that is joined to the solder is limited to the upper surface of the columnar bump or the bump side surface near the upper surface, there is no need to increase the bump diameter even if the bump becomes high, and the wiring to the semiconductor substrate It is possible to cope with the increase in the number of pins while ensuring the distance between the substrates. Therefore, according to the present invention, it is possible to easily and reliably perform the filling of the underfill resin even if the LSI density is increased. In addition, according to the present invention, the solder does not wet up to the base of the columnar bumps and the bonding strength between the columnar bumps and the adhesive layer or between the adhesive layer and the adhesive layer is not lowered, so that the reliability can be improved. it can.
Since the columnar bumps of the present invention are formed by an electrolytic plating method or the like at the wafer stage, they can be manufactured at a lower cost than the solder ball mounting method. Further, according to the embodiment using a thermosetting resin (active resin) having a flux activation effect instead of the flux used at the time of flip chip mounting, the cost is reduced by reducing the cleaning process and the reliability due to the absence of the cleaning residue. Can be improved.
次に、本発明の実施の形態に付いて、図面を参照して詳細に説明する。
図1は、本発明の半導体素子の第1の実施の形態を示す断面図である。図1に示されるように、半導体基板1上には内部回路に接続された電極2が形成されており、そして半導体基板1上は電極2上に開口を有するカバーコート3により覆われている。電極2上には、チタン(Ti)等からなる密着層4、銅(Cu)等からなる接着層5を介して銅等からなる柱状バンプ6が形成されている。柱状バンプ6の側面には、はんだの付着、濡れ上がりを防止する濡れ防止膜7が形成されている。柱状バンプ6は、銅の外、銅合金やニッケル、ニッケル合金を用いて形成してもよい。
図2は、本発明の半導体素子の第2の実施の形態を示す断面図である。図2において、図1の部分と共通する部分には同一の参照番号が付せられているので重複する説明は省略する(他の実施の形態においても同様)。本実施の形態の図1に示した第1の実施の形態と相違する点は、柱状バンプ6の上面に、柱状バンプ6の酸化を防止しはんだ付け時にはんだに濡れる領域を画定する金(Au)等からなるキャップ膜8が形成されている点である。
図3は、本発明の半導体素子の第3の実施の形態を示す断面図である。本実施の形態の図1に示した第1の実施の形態と相違する点は、柱状バンプ6の上面および側面の一部に、柱状バンプ6の酸化を防止しはんだ付け時にはんだに濡れる領域を画定する金(Au)等からなるキャップ膜8が形成されている点とキャップ膜8が形成された柱状バンプ6の側面部分から濡れ防止膜7が削除されている点である。
第2、第3の実施の形態において、キャップ膜8が柱状バンプに対し十分にはんだ濡れ性の高い材料で形成されているときは、濡れ防止膜を省略することができる。また、金属製のキャップ膜に代え、プリフラックスコート材料として知られる、はんだ付け時にフラックスにより溶解する樹脂材料を用いてキャップ膜を形成するようにしてもよい。
図4は、本発明の半導体素子の第4の実施の形態を示す断面図である。本実施の形態の図1に示した第1の実施の形態と相違する点は、柱状バンプ6上面にはんだメッキ層9が形成されている点である。
図5は、本発明の半導体素子の第5の実施の形態を示す断面図である。本実施の形態の図1に示した第1の実施の形態と相違する点は、柱状バンプ6の上面および側面の一部にはんだメッキ層9が形成されている点とはんだメッキ層9が形成された柱状バンプ6の側面部分から濡れ防止膜7が削除されている点である。
図6は、本発明の半導体素子の第6の実施の形態を示す断面図である。本実施の形態の図4に示した第4の実施の形態と相違する点は、はんだメッキ層9の上面に薄い金層10が形成されている点である。
図7は、本発明の半導体素子の第7の実施の形態を示す断面図である。本実施の形態の図5に示した第5の実施の形態と相違する点は、はんだメッキ層9の上面および側面に薄い金層10が形成されている点である。
第6、第7の実施の形態において、金層に代え金合金層を用いることができる。
Next, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor element of the present invention. As shown in FIG. 1, an
FIG. 2 is a cross-sectional view showing a second embodiment of the semiconductor element of the present invention. In FIG. 2, the same reference numerals are given to the portions common to the portions in FIG. 1, and thus the duplicated explanation is omitted (the same applies to other embodiments). This embodiment is different from the first embodiment shown in FIG. 1 in that gold (Au) is formed on the upper surface of the
FIG. 3 is a cross-sectional view showing a third embodiment of the semiconductor element of the present invention. A difference from the first embodiment shown in FIG. 1 of the present embodiment is that an area that prevents oxidation of the
In the second and third embodiments, when the
FIG. 4 is a sectional view showing a fourth embodiment of the semiconductor element of the present invention. The difference from the first embodiment shown in FIG. 1 of the present embodiment is that a
FIG. 5 is a sectional view showing a fifth embodiment of the semiconductor element of the present invention. 1 differs from the first embodiment shown in FIG. 1 in that the
FIG. 6 is a sectional view showing a sixth embodiment of the semiconductor element of the present invention. The fourth embodiment is different from the fourth embodiment shown in FIG. 4 in that a
FIG. 7 is a sectional view showing a seventh embodiment of the semiconductor element of the present invention. The fifth embodiment is different from the fifth embodiment shown in FIG. 5 in that a
In the sixth and seventh embodiments, a gold alloy layer can be used instead of the gold layer.
図8(a)〜(e)は、本発明の半導体素子の製造方法の第1の実施の形態を示す工程順の断面図である。半導体基板1上の電極2とカバーコート3上全面にスパッタ法等により密着層4と接着層5を被着する〔図8(a)〕。密着層4は、チタンにより好適に形成されるが、チタン以外に窒化チタン、チタン/タングステン合金等のチタン合金を含む単層または複数層、クロム、クロム/銅合金を含む単層または複数層であってもよい。接着層5は、銅により好適に形成されるが、銅以外に形成される柱状バンプ(銅メッキ膜など)と密着力が強く、電気抵抗が小さい金属の範囲であれば特に限定されない。次に、フォトレジスト等を用いて、電極2上に開口を有する、形成すべきバンプの高さ以上の膜厚を有するメッキレジスト膜19を形成し、これをマスクとして電解メッキを行い、柱状バンプ6を形成する〔図8(b)〕。次に、メッキレジスト膜19をアッシング等により除去し、露出した接着層5および密着層4を柱状バンプ6をマスクとしてエッチング除去する〔図8(c)〕。次いで、酸化性雰囲気中で熱処理を行い、柱状バンプ6の表面に濡れ防止膜7を形成する〔図8(d)〕。次に、アルゴン(Ar)等の不活性ガスのプラズマに曝して柱状バンプ6の上面の濡れ防止膜のみをスパッタ除去する〔図8(e)〕。
不要な濡れ防止膜を不活性ガスのプラズマに曝して除去する方式に代え、濡れ防止膜を形成する必要のない部分をマスクにより保護した上で酸化処理を行い、その後にマスクを除去するようにしてもよい。また、濡れ防止膜7は、プラズマCVD法等の成膜技術によりシリコン酸化膜やシリコン窒化膜等を堆積して形成してもよい。この場合にも、濡れ防止膜を全面に形成した上で不要な濡れ防止膜を不活性ガスのプラズマに曝して除去することができる。あるいは、濡れ防止膜を形成する必要のない部分をマスクにより被覆した上で成膜を行い、その後にマスクを除去するようにしてもよい。濡れ防止膜7をプラズマCVD法等の成膜技術により形成する場合、密着層4、接着層5の側面にも柱状バンプ6の側面とほぼ同等の膜厚の濡れ防止膜7が形成されることになる。
図9(a)〜(e)は、本発明の半導体素子の製造方法の第2の実施の形態を示す工程順の断面図である。本実施の形態において、図9(b)に示す工程までは、第1の実施の形態と同様である。その後、電解メッキ法若しくは無電解メッキ法によりキャップ膜8を柱状バンプ6の上面に形成する〔図9(c)〕。メッキレジスト膜19およびその下の密着層4および接着層5を除去〔図9(d)〕した後、酸化性雰囲気中で熱処理を行って柱状バンプ6の側面に濡れ防止膜7を形成する〔図9(e)〕。
図10(a)〜(f)は、本発明の半導体素子の製造方法の第3の実施の形態を示す工程順の断面図である。本実施の形態において、図10(b)に示す工程までは、第1の実施の形態と同様である。その後、メッキレジスト膜19に対してハーフエッチングを行って柱状バンプ6の側面の一部を露出させる〔図10(c)〕。続いて、電解メッキ法若しくは無電解メッキ法によりキャップ膜8を柱状バンプ6の上面および上部側面に形成し〔図10(d)〕。メッキレジスト膜19およびその下の密着層4および接着層5を除去〔図10(e)〕した後、酸化性雰囲気中で熱処理を行って柱状バンプ6の側面に濡れ防止膜7を形成する〔図10(f)〕。
第2、第3の実施の形態についても、第1の実施の形態と同様に、濡れ防止膜7をプラズマCVD法等の成膜技術を用いて形成することができ、その際にマスクを用いて膜非形成領域を被覆した上で成膜することができる。他の実施の形態についても同様である。
第2、第3の実施の形態において、キャップ膜8の材料には金が有利に用いられるが、はんだ濡れ性に優れ、柱状バンプの酸化を防止できる材料であれば用いることが出来、外に、金合金、錫、インジウムまたはパラジウム等も利用可能である。
図11(a)〜(e)は、本発明の半導体素子の製造方法の第4の実施の形態を示す工程順の断面図である。本実施の形態において、図11(b)に示す工程までは、第1の実施の形態と同様である。柱状バンプの形成に続けて、電解メッキ法によりはんだメッキ層9を柱状バンプ6の上面に形成する〔図11(c)〕。次に、メッキレジスト膜19トその下の密着層4および接着層5を除去し〔図11(d)〕、酸化性雰囲気中で熱処理を行って柱状バンプ6の表面に濡れ防止膜7を形成した後、不活性ガスのプラズマに曝してはんだメッキ層9上の酸化膜をスパッタ除去する〔図11(e)〕。
図12(a)〜(f)は、本発明の半導体素子の製造方法の第5の実施の形態を示す工程順の断面図である。本実施の形態は、はんだメッキ層9を形成する前にメッキレジスト膜19をハーフエッチングする〔図12(c)〕点を除いて、図11に示した第4の実施の形態と同様である。
第4、第5の実施の形態において、はんだメッキ層9は錫/鉛共晶合金を用いて形成することができるが、これに限定されずはんだ材として使用されている材料を適宜採用することができる。また、鉛を含まないはんだは好適に採用される。また、第4、第5の実施の形態において、はんだメッキ層9の形成後、引き続いて電解若しくは無電解メッキを行って、図6、図7に示すように、はんだメッキ層9上に薄く金層を形成するようにしてもよい。
バンプは無電解メッキ法により形成するようにしてもよい。この場合、図9(a)に示す状態で、密着層と接着層のパターニングを行い、バンプ形成個所に開口を有するレジスト膜を形成し、亜鉛(Zn)等による活性化処理を行い、必要に応じて不要な活性化物層を除去し、ニッケル(Ni)等の無電解メッキを行ってバンプを形成した後、レジスト膜を除去する。密着層と接着層のパターニングは、バンプ形成後バンプをマスクとして行ってもよい。また、密着層と接着層を形成することなく電極上に直接バンプを形成するようにしてもよい。
FIGS. 8A to 8E are cross-sectional views in order of steps showing the first embodiment of the method for manufacturing a semiconductor device of the present invention. An
Instead of removing the unnecessary anti-wetting film by exposing it to inert gas plasma, protect the part that does not need to form the anti-wetting film with a mask and then oxidize it, and then remove the mask. May be. The wetting
FIGS. 9A to 9E are cross-sectional views in order of steps showing a second embodiment of the method for manufacturing a semiconductor device of the present invention. In the present embodiment, the processes up to the step shown in FIG. 9B are the same as those in the first embodiment. Thereafter, the
10A to 10F are cross-sectional views in order of steps showing a third embodiment of the method for manufacturing a semiconductor device of the present invention. In the present embodiment, the processes up to the step shown in FIG. 10B are the same as those in the first embodiment. Thereafter, the plating resist
Also in the second and third embodiments, as in the first embodiment, the wetting
In the second and third embodiments, gold is advantageously used as the material of the
11A to 11E are cross-sectional views in order of steps showing a fourth embodiment of the method for manufacturing a semiconductor device of the present invention. In the present embodiment, the processes up to the step shown in FIG. 11B are the same as those in the first embodiment. Following the formation of the columnar bumps, a
12A to 12F are cross-sectional views in order of steps showing a fifth embodiment of the method for manufacturing a semiconductor element of the present invention. This embodiment is the same as the fourth embodiment shown in FIG. 11 except that the plating resist
In the fourth and fifth embodiments, the
The bump may be formed by an electroless plating method. In this case, in the state shown in FIG. 9A, patterning of the adhesion layer and the adhesive layer is performed, a resist film having an opening is formed at the bump formation portion, and activation treatment with zinc (Zn) or the like is performed. Accordingly, an unnecessary activated material layer is removed, electroless plating of nickel (Ni) or the like is performed to form bumps, and then the resist film is removed. The patterning of the adhesive layer and the adhesive layer may be performed using the bump as a mask after the bump is formed. Alternatively, bumps may be formed directly on the electrodes without forming an adhesion layer and an adhesive layer.
図13は、本発明の半導体装置の第1の実施の形態を示す断面図である。本発明に係る半導体素子は、表面にパッド14とソルダーレジスト膜13が形成された配線基板12上に搭載される。本実施の形態においては、半導体素子の柱状バンプ6は、その上面(本明細書においては柱状バンプの電極2と反対側の面を上面と称する)においてのみ配線基板12上のパッド14とはんだフィレット11により接合されている。
図14は、本発明の半導体装置の第2の実施の形態を示す断面図である。本実施の形態の図13に示した第1の実施の形態と相違する点は、柱状バンプ6の上面にキャップ膜8が形成されている点である。
図15は、本発明の半導体装置の第3の実施の形態を示す断面図である。本実施の形態の図13に示した第1の実施の形態と相違する点は、半導体素子の柱状バンプ6が、その上面のみならずその側面の一部においてもはんだフィレット11と接合されている点である。
図16は、本発明の半導体装置の第4の実施の形態を示す断面図である。本実施の形態の図15に示した第3の実施の形態と相違する点は、半導体素子の柱状バンプ6の上面および側面の一部にキャップ膜8が形成されている点である。
図17は、本発明の半導体装置の第5の実施の形態を示す断面図である。本実施の形態においては、半導体素子の柱状バンプ6は、はんだを介することなく配線基板12上のパッド14に直接接合されている。
図18は、本発明の半導体装置の第6の実施の形態を示す断面図である。本実施の形態においては、半導体素子の柱状バンプ6は、配線基板12上のパッド14にキャップ膜8を介して接合されている。
FIG. 13 is a cross-sectional view showing the first embodiment of the semiconductor device of the present invention. The semiconductor element according to the present invention is mounted on a
FIG. 14 is a sectional view showing a second embodiment of the semiconductor device of the present invention. A difference from the first embodiment shown in FIG. 13 of the present embodiment is that a
FIG. 15 is a sectional view showing a third embodiment of the semiconductor device of the present invention. A difference from the first embodiment shown in FIG. 13 of the present embodiment is that the
FIG. 16 is a sectional view showing a fourth embodiment of the semiconductor device of the present invention. The third embodiment is different from the third embodiment shown in FIG. 15 in that a
FIG. 17 is a sectional view showing a fifth embodiment of the semiconductor device of the present invention. In the present embodiment, the
FIG. 18 is a cross-sectional view showing a sixth embodiment of the semiconductor device of the present invention. In the present embodiment, the
図19(a)〜(c)は、本発明の半導体装置の製造方法の第1の実施の形態を示す工程順の断面図である。本実施の形態は、図1に示した半導体素子の実装方法に係る。半導体素子の柱状バンプ6の先端部にフラックス15を供給し、また配線基板12のパッド14上にははんだ層16を形成しておく〔図19(a)〕。柱状バンプ6がパッド14上に位置するように半導体素子の位置決めを行った後、配線基板12上に半導体素子を搭載し、はんだリフローを行って柱状バンプ6をパッド14にはんだフィレット11を介して接合する〔図19(b)〕。フラックス15を洗浄・除去した後、アンダーフィル樹脂17を充填し、硬化させる〔図19(c)〕。
はんだ層16は、はんだペースト層であってもよく、またそれをリフローしたものであってもよい。はんだ層16には、錫/鉛共晶はんだが好適に用いられるが、これに限定されず、錫/鉛(共晶を除く)、錫/銀、錫/銅、錫/亜鉛、およびこれらの材料に他の添加元素をさらに加えた合金を用いることが出来る。
本実施の形態においては、フラックス15を柱状バンプ6側に塗布していたが、これに代えはんだ層16上ないしパッド14上に塗布するようにしてもよい。他の実施の形態についても同様である。また、本実施の形態のはんだ付け工程において、半導体素子を所定の圧力で配線基板側へ押圧することが望ましい。これにより、応力が集中するくびれ構造が形成されないようにすることができる。
図20(a)〜(c)は、本発明の半導体装置の製造方法の第2の実施の形態を示す工程順の断面図である。本実施の形態は、図2に示した半導体素子の実装方法に係る。本実施の形態の、図19に示した第1の実施の形態と相違する点は、柱状バンプ6の上面にキャップ膜8が形成されている点である。なお、キャップ膜8が薄い金(または金合金)膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜8ははんだ溶融時にはんだ内あるいはフラックス内に溶け込むため、はんだリフロー終了後には、図20(b′)、(c′)に示されるように、消滅してしまう。
図21(a)〜(c)は、本発明の半導体装置の製造方法の第3の実施の形態を示す工程順の断面図である。本実施の形態は、図4に示した半導体素子の実装方法に係る。上面のみにはんだメッキ層9を形成した柱状バンプ6の先端部にフラックス15を塗布し〔図21(a)〕、位置決め後、半導体素子を配線基板上に搭載し、リフローを行ってはんだフィレット11を形成する〔図21(b)〕。その後の処理は、図19に示す第1の実施の形態と同様である。
図22(a)〜(c)は、本発明の半導体装置の製造方法の第4の実施の形態を示す工程順の断面図である。本実施の形態は、図1に示した半導体素子の実装方法に係る。本実施の形態の図19に示した第1の実施の形態と相違する点は、フラックスに代えフラックス活性効果を有する熱硬化性樹脂(以下、活性樹脂)を用いてはんだ付けを行っている点である。すなわち、半導体素子の柱状バンプ6の先端部に活性樹脂18を供給し、また配線基板12のパッド14上にははんだ層16を形成しておく〔図22(a)〕。位置決め後、半導体素子を配線基板12上に搭載し、はんだリフローを行って柱状バンプ6をパッド14にはんだフィレット11を介して接合する〔図22(b)〕。そして、活性樹脂18を残したままアンダーフィル樹脂17を充填し、硬化させる〔図22(c)〕。
本実施の形態においては、活性樹脂18を柱状バンプ6側に塗布していたが、これに代えはんだ層16上ないしパッド14上に塗布するようにしてもよい。他の実施の形態についても同様である。
図23(a)〜(c)は、本発明の半導体装置の製造方法の第5の実施の形態を示す工程順の断面図である。本実施の形態は、図2に示した半導体素子の実装方法に係る。本実施の形態の図20に示した第2の実施の形態と相違する点は、フラックスに代え活性樹脂18を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。なお、キャップ膜8が薄い金(または金合金)膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜8ははんだ溶融時にはんだ内あるいは活性樹脂内に溶け込むため、はんだリフロー終了後には、図23(b′)、(c′)に示されるように、消滅してしまう。
図24(a)〜(c)は、本発明の半導体装置の製造方法の第6の実施の形態を示す工程順の断面図である。本実施の形態は、図4に示した半導体素子の実装方法に係る。本実施の形態の図21に示した第3の実施の形態と相違する点は、フラックスに代え活性樹脂18を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。
19A to 19C are cross-sectional views in order of steps showing the first embodiment of the method for manufacturing a semiconductor device of the present invention. The present embodiment relates to a method for mounting the semiconductor element shown in FIG. A
The
In the present embodiment, the
20A to 20C are cross-sectional views in order of steps showing a second embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG. A difference of the present embodiment from the first embodiment shown in FIG. 19 is that a
21A to 21C are cross-sectional views in the order of steps showing a third embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG.
22A to 22C are cross-sectional views in the order of steps showing the fourth embodiment of the method for manufacturing a semiconductor device of the present invention. The present embodiment relates to a method for mounting the semiconductor element shown in FIG. The difference from the first embodiment shown in FIG. 19 of the present embodiment is that soldering is performed using a thermosetting resin (hereinafter referred to as active resin) having a flux activation effect instead of flux. It is. That is, the
In the present embodiment, the
23A to 23C are cross-sectional views in order of steps showing a fifth embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG. The difference from the second embodiment shown in FIG. 20 of the present embodiment is only that soldering is performed using the
24A to 24C are cross-sectional views in order of steps showing a sixth embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG. The difference from the third embodiment shown in FIG. 21 of the present embodiment is only that soldering is performed using the
図25(a)〜(c)は、本発明の半導体装置の製造方法の第7の実施の形態を示す工程順の断面図である。本実施の形態は、図3に示した半導体素子の実装方法に係る。上面および側面の一部にキャップ膜8が形成された柱状バンプ6の先端部にフラックス15を供給し、また配線基板12のパッド14上にははんだ層16を形成しておく〔図25(a)〕。位置決め後、配線基板12上に半導体素子を搭載し、はんだリフローを行うと、はんだはキャップ膜8に沿って濡れ上がるため、はんだフィレット11は柱状バンプ6の側面にまで形成される〔図25(b)〕。そして、フラックス15を洗浄・除去した後、アンダーフィル樹脂17を充填し、硬化させる〔図25(c)〕。なお、キャップ膜8が薄い金(または金合金)膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜8ははんだ溶融時にはんだ内あるいはフラックス内に溶け込むため、はんだリフロー終了後には、図25(b′)、(c′)に示されるように、消滅してしまう。
図26(a)〜(c)は、本発明の半導体装置の製造方法の第8の実施の形態を示す工程順の断面図である。本実施の形態は、図5に示した半導体素子の実装方法に係る。本実施の形態は、柱状バンプ6の側面の一部にもはんだメッキ層9が形成されている点を除いて、図21に示した第3の実施の形態と同様であるので、詳細な説明は省略する。
図27(a)〜(c)は、本発明の半導体装置の製造方法の第9の実施の形態を示す工程順の断面図である。本実施の形態は、図3に示した半導体素子の実装方法に係る。本実施の形態の図25に示した第7の実施の形態と相違する点は、フラックスに代え活性樹脂18を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。なお、キャップ膜8が薄い金(または金合金)膜あるいはフラックスに溶解する樹脂膜により形成されている場合には、キャップ膜8ははんだ溶融時にはんだ内あるいは活性樹脂内に溶け込むため、はんだリフロー終了後には、図27(b′)、(c′)に示されるように、消滅してしまう。
図28(a)〜(c)は、本発明の半導体装置の製造方法の第10の実施の形態を示す工程順の断面図である。本実施の形態は、図5に示した半導体素子の実装方法に係る。本実施の形態の図26に示した第8の実施の形態と相違する点は、フラックスに代え活性樹脂18を用いてはんだ付けを行っている点のみであるので、詳細な説明は省略する。
第7〜第11の実施の形態において、フラックスや活性樹脂の酸化膜除去能力および供給量については、これら実施の形態の特徴的な構造である、はんだが柱状バンプの側面の一部まで濡れ上がったフィレット形状を得るため、適宜調整する必要がある。
図29(a)〜(c)は、本発明の半導体装置の製造方法の第11の実施の形態を示す工程順の断面図である。本実施の形態において用いられる半導体素子の柱状バンプ6の上面および側面の上部部分は、はんだ付け時にフラックスに溶解する樹脂材料からなるキャップ膜8′によって被覆されている。この被覆により、柱状バンプ6の接合部は、大気中においても酸化されることがなく、清浄な状態に維持される。配線基板12のパッド14上に形成されたはんだ層16上にはフラックスを塗布しておく〔図29(a)〕。柱状バンプ6がパッド14上に位置するように半導体素子の位置決めを行った後、配線基板12上に半導体素子を搭載し、はんだリフローを行うと、キャップ膜8′が溶解して柱状バンプ6の接合部が露出され、柱状バンプ6はパッド14にはんだ付けされる〔図29(b)〕。フラックス15を洗浄・除去した後、アンダーフィル樹脂17を充填し、硬化させる〔図29(c)〕。
本実施の形態においては、フラックス15をはんだ層16に塗布していたが、これに代え柱状バンプ6側に塗布するようにしてもよい。また、フラックスに代えフラックス作用を有する活性樹脂を用いてもよい。
FIGS. 25A to 25C are cross-sectional views in order of steps showing the seventh embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG.
26 (a) to 26 (c) are cross-sectional views in order of steps showing the eighth embodiment of the method for manufacturing a semiconductor device of the present invention. The present embodiment relates to a method for mounting the semiconductor element shown in FIG. Since this embodiment is the same as the third embodiment shown in FIG. 21 except that the
27A to 27C are cross-sectional views in order of steps showing the ninth embodiment of the method for manufacturing a semiconductor device of the present invention. This embodiment relates to a method for mounting the semiconductor element shown in FIG. The difference from the seventh embodiment shown in FIG. 25 of the present embodiment is only that soldering is performed using the
28A to 28C are cross-sectional views in order of steps showing the tenth embodiment of the method for manufacturing a semiconductor device of the present invention. The present embodiment relates to a method for mounting the semiconductor element shown in FIG. The difference from the eighth embodiment shown in FIG. 26 of the present embodiment is only that soldering is performed using the
In the seventh to eleventh embodiments, with respect to the oxide film removal ability and supply amount of flux and active resin, the solder, which is a characteristic structure of these embodiments, wets up to a part of the side surface of the columnar bump. It is necessary to adjust appropriately in order to obtain the fillet shape.
29A to 29C are cross-sectional views in order of steps showing the eleventh embodiment of the method for manufacturing a semiconductor device of the present invention. The upper surface and the upper portion of the side surface of the
In the present embodiment, the
第7〜第11の実施の形態において、フラックスや活性樹脂の酸化膜除去能力および供給量については、これら実施の形態の特徴的な構造である、はんだが柱状バンプの側面の一部まで濡れ上がったフィレット形状を得るため、適宜調整する必要がある。すなわち、本発明の半導体装置製造プロセスにおいて所要の接合形状を安定して得るために重要なことは、フラックス若しくは活性樹脂が適切な酸化膜の除去能力を持ち、適切な量を供給されているかという点である。酸化膜除去能力が強すぎると濡れさせたくない柱状バンプの根元まではんだが濡れ上がってはんだが柱状バンプを包む形状となり、柱状バンプと接着層、若しくは接着層と密着層の間にはんだが進入して接着強度を低下させ剥離に至る恐れが発生する。また、酸化膜除去能力があまり弱くても銅バンプとはんだの界面で金属接合が安定して行われず接続不良となる。従って、適切な酸化膜除去能力を持つフラックス若しくは活性樹脂の選択、および適切な量を均一に供給することが重要である。
しかし、本発明の半導体素子のはんだ付けにおいて、フラックス若しくは活性樹脂は必須ではなく、接合界面やはんだ層表面が十分に清浄に保たれている場合には、これらを用いることなくはんだ付けを行うことも出来る。次の第12、第13の実施の形態はフラックス若しくは活性樹脂を用いないはんだ付け方法に係る。
In the seventh to eleventh embodiments, with respect to the oxide film removal ability and supply amount of flux and active resin, the solder, which is a characteristic structure of these embodiments, wets up to a part of the side surface of the columnar bump. It is necessary to adjust appropriately in order to obtain the fillet shape. That is, what is important for stably obtaining a required junction shape in the semiconductor device manufacturing process of the present invention is whether the flux or the active resin has an appropriate ability to remove an oxide film and is supplied in an appropriate amount. Is a point. If the oxide film removal capability is too strong, the solder wets up to the base of the columnar bumps that you do not want to wet, and the solder wraps around the columnar bumps. The solder enters between the columnar bumps and the adhesive layer, or between the adhesive layer and the adhesive layer. As a result, the adhesive strength may be reduced and peeling may occur. Even if the oxide film removal capability is too weak, metal bonding is not stably performed at the interface between the copper bump and the solder, resulting in poor connection. Therefore, it is important to select a flux or active resin having an appropriate ability to remove an oxide film and to supply an appropriate amount uniformly.
However, in soldering the semiconductor element of the present invention, flux or active resin is not essential, and soldering should be performed without using these if the bonding interface and the solder layer surface are kept sufficiently clean. You can also. The following twelfth and thirteenth embodiments relate to soldering methods that do not use flux or active resin.
図30(a)〜(c)は、本発明の半導体装置の製造方法の第12の実施の形態を示す工程順の断面図である。本実施の形態は、図7に示した半導体素子の実装方法に係る。本実施の形態においては、柱状突起6の上部に設けられたはんだメッキ層9の表面に金層10が設けられると共にパッド14上にも金層10が設けられる〔図30(a)〕。これら金層が形成されていることにより、はんだメッキ層9およびパッド14の表面は酸化されることなく清浄な状態に保持される。柱状バンプ6がパッド14上に位置するように半導体素子の位置決めを行った後、配線基板12上に半導体素子を搭載し、はんだリフローを行うと、金層10ははんだ内に溶け込み、柱状バンプ6はパッド14にはんだフィレット11を介して接合される〔図30(b)〕。その後、アンダーフィル樹脂17を充填し、硬化させる〔図30(c)〕。
本実施の形態においては、はんだメッキ層9およびパッド14上の双方に金層10が形成されていたが、いずれか一方のみであってもよい。その場合には、保管、搬送、実装の一連の過程は、真空、還元性雰囲気などの非酸化性雰囲気中にて行い、接合部表面が汚染されることのないようにすることが肝要である。
図31(a)〜(c)は、本発明の半導体装置の製造方法の第13の実施の形態を示す工程順の断面図である。本実施の形態において用いられる半導体素子の柱状バンプ6の上面および側面の上部部分は、薄い金層10によって被覆されている。また、パッド14上のはんだ層16上にも金層10が形成されている〔図31(a)〕。位置決め後、配線基板12上に半導体素子を搭載し、はんだリフローを行うと、金層10ははんだ内に溶け込み、柱状バンプ6はパッド14にはんだフィレット11を介して接合される〔図31(b)〕。その後、アンダーフィル樹脂17を充填し、硬化させる〔図31(c)〕。
本実施の形態においては、金層10は、柱状バンプ6とはんだ層16上の双方に形成されていたが、いずれか一方のみであってもよい。一方に金層が形成されない場合には、取り扱いは、真空、還元性雰囲気などの非酸化性雰囲気中にて行い、接合部表面が汚染されることのないようにすることが肝要である。
30A to 30C are cross-sectional views in order of steps showing the twelfth embodiment of the method for manufacturing a semiconductor device of the present invention. The present embodiment relates to a method for mounting the semiconductor element shown in FIG. In the present embodiment, the
In the present embodiment, the
31A to 31C are cross-sectional views in order of steps showing the thirteenth embodiment of the method for manufacturing a semiconductor device of the present invention. The upper surface and the upper portion of the side surface of the
In the present embodiment, the
図32(a)〜(c)は、本発明の半導体装置の製造方法の第14の実施の形態を示す工程順の断面図である。半導体素子および配線基板の表面をアルゴン等の不活性ガスのプラズマ雰囲気に曝して柱状バンプ6とパッド14の接合面を清浄化する〔図32(a)〕。位置決め後、配線基板12上に半導体素子を搭載し、加圧してパッド14に柱状バンプ6の先端部を圧着する〔図32(b)〕。このとき、加熱、超音波のいずれかの手段または両方の手段を併用するようにしてもよい。その後、アンダーフィル樹脂17を充填し、硬化させる〔図32(c)〕。
図33(a)〜(c)は、本発明の半導体装置の製造方法の第15の実施の形態を示す工程順の断面図である。本実施の形態では、配線基板のパッド14上に予め金等からなるキャップ膜8が形成されている。本実施の形態の、図32に示した第11の実施の形態と相違する点は、パッド14上にキャップ膜8が形成されている点のみであるので、詳細な説明は省略する。
本実施の形態では、配線基板のパッド側にのみキャップ膜8が形成されていたが、逆に柱状バンプ側にのみキャップ膜を形成するようにできる。また、第11、第12の実施の形態のように、少なくとも一方の接合面にキャップ膜が形成されていない場合には、真空または非酸化性雰囲気において接合を行うことがより好ましい。すなわち、プラズマによる清浄化処理から接合を実行するまでの環境を真空または非酸化性雰囲気状態に維持することがより好ましい。
図34(a)〜(c)は、本発明の半導体装置の製造方法の第16の実施の形態を示す工程順の断面図である。本実施の形態では、半導体素子に、柱状バンプ6の上面にキャップ膜8が形成されているものを用い、また配線基板のパッド14上にも予めキャップ膜8を形成しておく。本実施の形態の、図32に示した第11の実施の形態と相違する点は、柱状バンプ6上およびパッド14上にキャップ膜8が形成されている点のみであるので、詳細な説明は省略する(実施例3参照)。
32A to 32C are cross-sectional views in order of steps showing the fourteenth embodiment of the method for manufacturing a semiconductor device of the present invention. The surfaces of the semiconductor element and the wiring substrate are exposed to a plasma atmosphere of an inert gas such as argon to clean the bonding surface between the
33A to 33C are cross-sectional views in order of steps showing the fifteenth embodiment of the method for manufacturing a semiconductor device of the present invention. In the present embodiment, a
In this embodiment, the
34 (a) to 34 (c) are cross-sectional views in order of steps showing the sixteenth embodiment of the method for manufacturing a semiconductor device of the present invention. In the present embodiment, a semiconductor element having a
次に、本発明の実施例について図面を参照して詳細に説明する。
[実施例1]
本発明の実施例1について、半導体素子の製造方法を図9を参照して説明する。まず半導体基板1上に形成されたアルミニウム合金の配線層上にシリコン酸化膜のカバーコート3を形成し、配線層先端部に形成された電極2上のカバーコート除去する。次に、密着層4としてチタン、接着層5として銅の膜を順にスパッタリングにより全面に形成する。カバーコート膜の厚さを4.5μm、密着層の厚さを60nm、接着層の厚さを500nmとした。次に、メッキレジスト膜19を形成し、電解メッキにより柱状バンプ6として銅を堆積させる。この時柱状バンプの寸法は、直径約140μm、高さ約90μmとした。その後続けて金メッキを行って柱状バンプ上面に約0.1μm厚さのキャップ膜8を形成し、メッキレジストを剥離した後、銅バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより除去し、酸化性雰囲気中で熱処理を行って柱状バンプの側面に濡れ防止膜7を形成して、銅の柱状バンプ形成が完了する。濡れ防止膜7はメッキレジスト剥離直後に形成してもよい。
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[Example 1]
Example 1 of the present invention will be described with reference to FIG. First, a
次に、銅の柱状バンプを有する半導体素子の配線基板への実装方法を図20を参照して説明する。まず、ガラス板等の平滑、平坦なプレート上にスキージングでフラックス15を約40μmの厚さ均一に塗付し、柱状バンプを押しつけ先端にフラックスを転写させる。フラックスを転写させる方法は、ピン上のフラックスを転写するピン転写法などであってもよく、銅バンプの先端への安定した補給が可能な範囲でその方法は制約されない。この後半導体チップを配線基板に実装するが、配線基板には予めパッド部に錫/鉛共晶はんだペーストを印刷により供給し、リフロー後平板を基板面に平行に押しつけ、はんだ上部を潰して高さが均一になるようにしておく。次に、柱状バンプが配線基板のパッド上に位置するように半導体素子を位置決めした後配線基板上に搭載し、半導体素子を押圧しつつはんだリフローして柱状バンプ6を配線基板のパッド14に接続する。半導体素子と配線基板の接合形状は、柱状バンプの上面のみにはんだ濡れ性の良好なキャップ膜が形成されており側面には濡れ防止膜が形成されているため、側面へはんだが回り込むことがなく、柱状バンプの上面のみがパッドと接合したものとなる。すなわち、はんだが柱状バンプを濡れ上がって柱状バンプと接着層あるいは接着層と密着層の間にまで到達してその接合強度を低下させることがなく、かつくびれ形状のような応力集中部を作らないため、信頼性の高い構造が形成できる。次に、フラックス15を洗浄・除去した後、アンダーフィル樹脂17を側面より注入し、充填後硬化させ半導体素子の実装が完了する。本実施例では、配線基板にはんだペーストを供給した後一旦溶融、固化させたものにフリップチップを実装していたが、はんだペーストを溶融・固化させずにフリップチップを搭載、接合することも出来る。
Next, a method of mounting a semiconductor element having copper columnar bumps on a wiring board will be described with reference to FIG. First, a
[実施例2]
本発明の実施例2について、半導体素子の製造方法を図10を参照して説明する。実施例1の場合と同様に、図10(b)に示すように、電極2上に、厚さ60nmの密着層、厚さ500nmの接着層、直径約140μm、高さ約90μmの柱状バンプ6を形成した後、メッキレジスト膜19に酸素プラズマによるエッチング処理を施し、柱状バンプの上部を約15μm露出させ、金メッキを行って約0.1μm厚さのキャップ膜8を形成する。その後、メッキレジストを剥離し、柱状バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより化学的に除去し、酸化性雰囲気中熱処理を行って銅の柱状バンプの側面に濡れ防止膜7を形成する。次に、このようにして形成された柱状バンプを有する半導体素子の配線基板への実装方法を図25を参照して説明する。図25(a)に示すように、配線基板のパッド上に予めはんだ層16を形成しておくと共に、柱状バンプ6の先端部にフラックス15を塗布する。次に、柱状バンプが配線基板のパッド上に位置するように半導体素子を位置決めした後配線基板上に搭載し、半導体素子を押圧しつつはんだリフローして柱状バンプ6を配線基板のパッド14に接続する。半導体素子と配線基板の接合形状は、柱状バンプの上面と側面の一部にはんだ濡れ性の良好なキャップ膜が形成されおり側面には濡れ防止膜が形成されているため、はんだフィレット11が柱状バンプの上部を包み込むように形成される。そして、はんだが柱状バンプの基部にまで濡れ上がることがない。次に、フラックス15を洗浄・除去した後、アンダーフィル樹脂17を側面より注入し、充填後硬化させ半導体素子の実装が完了する。
[Example 2]
Example 2 of the present invention will be described with reference to FIG. As in the case of Example 1, as shown in FIG. 10B, on the
[実施例3]
次に、本発明の実施例3として、半導体素子の製造方法を図12を参照して説明する。実施例1の場合と同様に、カバーコートを形成した後、密着層4としてクロム/銅、接着層5として銅を順にスパッタリングして全面に密着層と接着層を形成する。密着層4の厚さを100nm、接着層5の厚さを500nmとした。メッキレジスト膜19を形成し、直径約140μm、高さ約90μmの銅の柱状バンプ6を電解メッキにより形成した後、ドライ法によりエッチング処理を施し、メッキレジストと銅のエッチング速度の差を利用して銅バンプの上部を露出させる。露出させる部分の高さは約15μmとした。次に、電解メッキにより銅バンプの上に錫96.5重量%/銀3.5重量%の共晶合金のはんだメッキ層9を約15μmの厚さに形成する。
[Example 3]
Next, as Example 3 of the present invention, a method for manufacturing a semiconductor element will be described with reference to FIG. In the same manner as in Example 1, after forming the cover coat, chromium / copper and copper as the
この時、はんだメッキ層9は柱状バンプの側面上にも形成されるため、後の溶融接続時に電極間ショートが起こらないように膜厚の制御が重要である。次に、メッキレジスト剥離し、余分な密着層および接着層をウェットエッチングで除去した後、酸化性雰囲気にて熱処理を行って柱状バンプ6の側面に濡れ防止膜7を形成し、プラズマ処理を行ってはんだメッキ層9上に形成された酸化膜を除去する。
次に、上記のように形成された半導体素子の配線基板への実装方法を図28を参照して説明する。銅バンプ上のはんだメッキ層9の先端に活性樹脂18をガラス板等の平滑、平坦なプレート上にスキージングで約40μmの厚さ均一に塗付し、これに柱状バンプを押しつけ先端に熱硬化性樹脂(活性樹脂18)を転写させる。活性樹脂18を転写させる方法は、ピン転写など柱状バンプの先端への安定した補給が可能な範囲で制約されない。
通常はバンプ表面の酸化膜除去のためにフラックスを使用しているが、実装後のフラックス洗浄は、半導体素子と配線基板の狭い隙間を洗浄しなければならないために特別な洗浄装置の導入が必要となり、洗浄時間も長時間を要しコストアップの要因になっている。また、洗浄残渣が残りやすく信頼性低下の一要因となっている。また、今後の微細ピッチ化によって隙間洗浄は益々難しくなることが予想される。本実施例のように活性樹脂を使用すれば、無洗浄化によって、工数および設備投資の削減、製品歩留まりの向上、実装信頼性の向上の面で効果がある。
At this time, since the
Next, a method of mounting the semiconductor element formed as described above on the wiring board will be described with reference to FIG. The
Normally, flux is used to remove the oxide film on the bump surface, but flux cleaning after mounting requires the introduction of a special cleaning device because it must clean a narrow gap between the semiconductor element and the wiring board. Therefore, a long cleaning time is required, which is a factor in increasing costs. In addition, cleaning residues are likely to remain, which is a factor in reducing reliability. In addition, it is expected that gap cleaning will become increasingly difficult as the pitch becomes finer in the future. If an active resin is used as in this embodiment, no cleaning is effective in reducing man-hours and equipment investment, improving product yield, and improving mounting reliability.
活性樹脂18を塗布した後、半導体素子を配線基板上に位置決めして搭載し、リフローを行って柱状バンプと配線基板のパッドとを接続する。最後にアンダーフィル樹脂を隙間に充填し、硬化させて半導体素子の実装工程を完了する。
ここでは活性樹脂を転写し実装しているが、活性樹脂に変えてフラックスを使用することもである。また、柱状バンプ上に形成したはんだ層の上に金メッキを薄く施すと接合性はさらに向上し、フラックスを使用しないで接合することもできる。
本実施例においては活性樹脂をバンプ先端に微量転写し、アンダーフィル樹脂を後充填したが、信頼性がアンダーフィル樹脂と同等以上に高い活性樹脂を用いれば、配線基板上に適量の活性樹脂を供給し、半導体チップを基板上に搭載し、リフロー時に樹脂硬化も行うようにして、樹脂注入を行うことなく樹脂充填を実現することもできる。また、実施例1〜3において、酸化防止のためにはフラックス成分に可溶な樹脂皮膜をパッド上、はんだ層上、はんだメッキ層上等に設けてもよい。さらに、バンプ先端に転写し接続に使用したフラックスの代わりにフラックス効果を有し、接合時の熱量により硬化して接続後に接続部補強する活性樹脂を使用することも可能である。
After applying the
Here, the active resin is transferred and mounted, but it is also possible to use a flux instead of the active resin. Further, when gold plating is thinly applied on the solder layer formed on the columnar bumps, the bondability is further improved, and the bonding can be performed without using a flux.
In this embodiment, a small amount of the active resin was transferred to the bump tip and the underfill resin was post-filled. However, if an active resin having a reliability equal to or higher than that of the underfill resin is used, an appropriate amount of the active resin is applied on the wiring board. Supplying the semiconductor chip on the substrate and curing the resin at the time of reflow can also realize the resin filling without injecting the resin. In Examples 1 to 3, a resin film soluble in the flux component may be provided on the pad, the solder layer, the solder plating layer, and the like in order to prevent oxidation. Furthermore, it is also possible to use an active resin that has a flux effect instead of the flux that is transferred to the tip of the bump and used for connection, and that cures by the amount of heat at the time of bonding and reinforces the connection after connection.
[実施例4]
次に、本発明の第4の実施例について、半導体素子の製造方法を図2を用いて説明する。まず、半導体基板1上全面に酸化シリコンを堆積してカバーコート3を形成し、その一部除去してアルミニウム合金製の電極2の表面を露出させた後、密着層4としてチタン、接着層5として銅の膜を順にスパッタリングして密着層と接着層を全面に形成する。カバーコートの厚さを4.5μm、密着層の厚さを60nm、接着層の厚さを500nmとした。次に、メッキレジスト膜19を形成し、電解メッキにより銅を堆積させて柱状バンプ6を形成した。柱状バンプの寸法は、直径約140μm、高さ約90μmとした。その後続けて柱状バンプ上面に約5μm厚さのキャップ膜8を金メッキにより形成し、メッキレジストを剥離した後、銅バンプをマスクとして接着層および密着層の不要な部分をウェットエッチングにより除去した(本実施例においては濡れ防止膜は形成されない)。
[Example 4]
Next, a semiconductor device manufacturing method according to a fourth embodiment of the present invention will be described with reference to FIG. First, silicon oxide is deposited on the entire surface of the
次に、銅バンプを有する半導体素子の配線基板への実装工程を図34を参照して説明する。本実施例においては、配線基板12のパッド14上にもキャップ膜8(金メッキ層)が形成されている。半導体素子を配線基板へ搭載する直前に、半導体素子と配線基板とにアルゴンプラズマ洗浄を実施する。この後、半導体素子と配線基板とを位置合わせして半導体素子を配線基板上に搭載し、バンプあたりおよそ5〜50gf(0.049〜0.49N)の荷重を印加しつつ、350℃に加熱してバンプ−パッド間を接合する。ここではフラックスを使用していないため洗浄する必要が無く、この直後にアンダーフィル樹脂を側面より注入し、充填後樹脂を硬化させる。
Next, a process of mounting a semiconductor element having copper bumps on a wiring board will be described with reference to FIG. In the present embodiment, the cap film 8 (gold plating layer) is also formed on the
1 半導体基板
2 電極
3 カバーコート
4 密着層
5 接着層
6 柱状バンプ
7 濡れ防止膜
8、8′ キャップ膜
9 はんだメッキ層
10 金層
11 はんだフィレット
12 配線基板
13 ソルダーレジスト膜
14 パッド
15 フラックス
16 はんだ層
17 アンダーフィル樹脂
18 活性樹脂
19 メッキレジスト膜
20 はんだバンプ
DESCRIPTION OF
Claims (14)
14. The semiconductor according to claim 7, wherein a cross-sectional shape of the solder connecting the semiconductor element and the wiring board swells at a central portion and does not have a constricted shape. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006144904A JP2006279062A (en) | 2006-05-25 | 2006-05-25 | Semiconductor element and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006144904A JP2006279062A (en) | 2006-05-25 | 2006-05-25 | Semiconductor element and semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002030334A Division JP3829325B2 (en) | 2002-02-07 | 2002-02-07 | Semiconductor element, manufacturing method thereof, and manufacturing method of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006279062A true JP2006279062A (en) | 2006-10-12 |
Family
ID=37213408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006144904A Pending JP2006279062A (en) | 2006-05-25 | 2006-05-25 | Semiconductor element and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006279062A (en) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009124130A (en) * | 2007-11-16 | 2009-06-04 | Hwabeak Engineering Co Ltd | Copper pole-tin bump formed in semiconductor chip, and its forming method |
JP2010045234A (en) * | 2008-08-14 | 2010-02-25 | Sony Corp | Semiconductor device and method for manufacturing the same |
US8334594B2 (en) | 2009-10-14 | 2012-12-18 | Advanced Semiconductor Engineering, Inc. | Chip having a metal pillar structure |
US8552553B2 (en) | 2009-10-14 | 2013-10-08 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
US8569885B2 (en) | 2010-10-29 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Stacked semiconductor packages and related methods |
US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
US8698307B2 (en) | 2010-09-27 | 2014-04-15 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with integrated metal pillars and manufacturing methods thereof |
US8785786B2 (en) | 2010-12-15 | 2014-07-22 | Ngk Spark Plug Co., Ltd. | Wiring board and method of manufacturing the same |
US8884443B2 (en) | 2012-07-05 | 2014-11-11 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
JP2015088534A (en) * | 2013-10-29 | 2015-05-07 | パナソニックIpマネジメント株式会社 | Electronic component mounting method |
JP2015115419A (en) * | 2013-12-10 | 2015-06-22 | 新光電気工業株式会社 | Semiconductor package and method for manufacturing the same |
JP2015149459A (en) * | 2014-02-10 | 2015-08-20 | 新光電気工業株式会社 | Semiconductor device and manufacturing method of the same |
DE102011116233B4 (en) | 2010-11-05 | 2022-12-08 | Raytheon Company | METHOD AND APPARATUS FOR REDUCING THE FORMATION OF OXIDES ON SOLDER |
-
2006
- 2006-05-25 JP JP2006144904A patent/JP2006279062A/en active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009124130A (en) * | 2007-11-16 | 2009-06-04 | Hwabeak Engineering Co Ltd | Copper pole-tin bump formed in semiconductor chip, and its forming method |
JP2010045234A (en) * | 2008-08-14 | 2010-02-25 | Sony Corp | Semiconductor device and method for manufacturing the same |
US8334594B2 (en) | 2009-10-14 | 2012-12-18 | Advanced Semiconductor Engineering, Inc. | Chip having a metal pillar structure |
US8552553B2 (en) | 2009-10-14 | 2013-10-08 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
US8698307B2 (en) | 2010-09-27 | 2014-04-15 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with integrated metal pillars and manufacturing methods thereof |
US8569885B2 (en) | 2010-10-29 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Stacked semiconductor packages and related methods |
DE102011116233B4 (en) | 2010-11-05 | 2022-12-08 | Raytheon Company | METHOD AND APPARATUS FOR REDUCING THE FORMATION OF OXIDES ON SOLDER |
US8785786B2 (en) | 2010-12-15 | 2014-07-22 | Ngk Spark Plug Co., Ltd. | Wiring board and method of manufacturing the same |
US8884443B2 (en) | 2012-07-05 | 2014-11-11 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
US9224707B2 (en) | 2012-07-05 | 2015-12-29 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
US9437532B2 (en) | 2012-07-05 | 2016-09-06 | Advanced Semiconductor Engineering, Inc. | Substrate for semiconductor package and process for manufacturing |
US8686568B2 (en) | 2012-09-27 | 2014-04-01 | Advanced Semiconductor Engineering, Inc. | Semiconductor package substrates having layered circuit segments, and related methods |
JP2015088534A (en) * | 2013-10-29 | 2015-05-07 | パナソニックIpマネジメント株式会社 | Electronic component mounting method |
JP2015115419A (en) * | 2013-12-10 | 2015-06-22 | 新光電気工業株式会社 | Semiconductor package and method for manufacturing the same |
JP2015149459A (en) * | 2014-02-10 | 2015-08-20 | 新光電気工業株式会社 | Semiconductor device and manufacturing method of the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080630 |
|
A521 | Written amendment |
Effective date: 20080828 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A02 | Decision of refusal |
Effective date: 20080930 Free format text: JAPANESE INTERMEDIATE CODE: A02 |