JP2009200270A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2009200270A
JP2009200270A JP2008040749A JP2008040749A JP2009200270A JP 2009200270 A JP2009200270 A JP 2009200270A JP 2008040749 A JP2008040749 A JP 2008040749A JP 2008040749 A JP2008040749 A JP 2008040749A JP 2009200270 A JP2009200270 A JP 2009200270A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
semiconductor device
pads
protruding portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008040749A
Other languages
English (en)
Other versions
JP4693852B2 (ja
Inventor
Noriyuki Nagai
紀行 永井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008040749A priority Critical patent/JP4693852B2/ja
Priority to US12/372,760 priority patent/US7977790B2/en
Publication of JP2009200270A publication Critical patent/JP2009200270A/ja
Application granted granted Critical
Publication of JP4693852B2 publication Critical patent/JP4693852B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体チップと基板との電気的接続状態を安定化することを目的とするものである。
【解決手段】基板1に半導体チップ2をフリップチップ実装して半導体装置を製造する際に、半導体チップ2の多重の環状に形成されたパッド4の最内周パッド以外のパッド4間に突出部9を設け、基板1上の最内周パッドの内側に対応する部分に固定用樹脂体3を載置し、加圧,加温することにより基板1と半導体チップ2との間全面に固定用樹脂体3を広げ、基板1と半導体チップ2とを固定用樹脂体3により固定することにより、最内周パッドの外側にボイド等が形成されることを抑制し、半導体チップ2と基板1との電気的接続状態を安定化することができる。
【選択図】図1

Description

本発明は、基板に半導体チップをフリップチップ実装して製造される半導体装置およびその製造方法に関するものである。
各種電子機器のマザー基板上に実装される半導体装置は、基板と、この基板上面に設けた半導体チップと、この半導体チップ下面と前記基板上面間に設けられた固定用樹脂体とを備えている。
また、前記基板の上面には、断続的環状配列の接続端子を内、外の多重状態で設け、前記半導体チップの下面には、断続的環状配列のパッドを内、外の多重状態で設けている。
そして、これら内、外多重状態で、断続的環状配列の接続端子と、内、外多重状態で、断続的環状配列のパッド間を、内、外多重状態で、断続的環状配列のバンプを介して接続した構成となっていた。
また、前記固定用樹脂体は、バンプ接続後に、基板と半導体チップ間に、半導体チップの外側から内側へと毛細管作用により流入させ、これにより半導体チップ下面と前記半導体チップの上面間を固定用樹脂体により固定するようになっていた(例えば、特許文献1参照)。
特開2004−221320号公報
上記従来例における課題は、半導体チップと基板との電気的接続状態が不安定になるということであった。
すなわち、上記従来例の構造においては、バンプ接続後に、基板と半導体チップ間に、固定用樹脂体を、半導体チップの外側から内側へと毛細管作用により流入させ、これにより半導体チップ下面と基板の上面間を、この固定用樹脂体により固定するようになっているが、固定用樹脂体の流入がスムーズに進行しない部分では、所謂空気の巻き込みによるボイドが形成されてしまう。
このボイド部分は、以降の熱的影響で変形することもあり、その場合には固定用樹脂体による固定が不安定になり、この結果として半導体チップと基板との電気的接続状態が不安定になるという問題点があった。
そこで上記先行文献では、基板上面のうち、多重状態に形成された断続的環状配列の内側のバンプ間に突起を設け、ボイド形成を抑制しようとしている。
しかしながら、製造方法として、突起を形成するための工程を設ける必要が有り、コストアップになるという問題点があった。また、半導体チップと樹脂体の界面では最も密着強度が弱くなるため、界面に発生するボイドを抑制することが難しく、このボイドにより電気的接続状態が不安定になるという問題点があった。
本発明は、上記問題点を解決するために、製造工程の工程増加を抑制しながら、半導体チップと基板との電気的接続状態を安定化することを目的とするものである。
上記目的を達成するために請求項1記載の半導体装置は、基板上に半導体チップをフリップチップ実装した構造体であって、前記半導体チップの実装面に配列されたパッドと、内周より外周に環状配列される前記パッド間に前記パッドより前記基板方向に突出する突出部と、前記半導体チップの各パッドとバンプを介して接続されるように前記基板上に形成される複数の接続端子と、前記基板と前記半導体チップとを固定する絶縁体とを有し、前記突出部の前記半導体チップ中心方向の端部が前記パッド間の領域より前記半導体チップ中心方向に形成され、前記突出部と前記基板との間に間隔があることを特徴とする半導体装置であることを特徴とする。
請求項2記載の半導体装置は、請求項1記載の半導体装置において、前記パッドが2重環状で千鳥配置させており、前記突出部が外周のパッド間に形成されることを特徴とする。
請求項3記載の半導体装置は、請求項1または請求項2のいずれかに記載の半導体装置において、前記突出部が、隣接する前記パッドの隣接面に平行な方向の1または複数のスリットにより分割されることを特徴とする。
請求項4記載の半導体装置は、請求項1〜請求項3のいずれかに記載の半導体装置において、前記突出部が、前記基板に近づく程細くなるように断面形状が台形であることを特徴とする。
請求項5記載の半導体装置は、請求項1〜請求項4のいずれかに記載の半導体装置において、前記突出部の先端部分に凹部を備えることを特徴とする。
請求項6記載の半導体装置は、請求項1〜請求項5のいずれかに記載の半導体装置において、前記突出部が形成される周辺の前記半導体チップ表面に凹凸を備えることを特徴とする。
請求項7記載の半導体装置は、請求項6記載の半導体装置において、前記凹凸を備える半導体チップ表面が表面保護膜であることを特徴とする。
請求項8記載の半導体装置は、請求項6または請求項7のいずれかに記載の半導体装置において、前記凹凸を前記半導体チップ表面の下層部分にダミーメタルを設けることにより形成することを特徴とする。
請求項9記載の半導体装置の製造方法は、請求項1〜請求項8のいずれかに記載の半導体装置の製造方法であって、樹脂の形成に際し、前記基板の前記半導体チップ搭載領域の中央部に前記固定用樹脂体を載置する工程と、前記各パッドと前記接続端子がバンプを介して1対1で接続されるように前記半導体チップを前記基板に加熱,加圧接続させる工程とを有し、前記固定用樹脂体が前記半導体チップ下部の中央部から周辺部に流動することを特徴とする。
請求項10記載の半導体装置の製造方法は、請求項9記載の半導体装置の製造方法において、前記半導体チップが、前記パッドが形成される領域の内側の表面に保護膜を備え、前記突出部が前記保護膜と同時に形成されることを特徴とする。
以上により、半導体チップと基板との電気的接続状態を安定化することができる。
以上のように、基板に半導体チップをフリップチップ実装して半導体装置を製造する際に、半導体チップの多重の環状に形成されたパッドの最内周パッド以外のパッド間に突出部を設け、基板上の最内周パッドの内側に対応する部分に固定用樹脂体を載置し、加圧,加温することにより基板と半導体チップとの間全面に固定用樹脂体を広げ、基板と半導体チップとを固定用樹脂体により固定することにより、最内周パッドの外側にボイド等が形成されることを抑制し、半導体チップと基板との電気的接続状態を安定化することができる。
以下、本発明の半導体装置について、図1〜図9を用いて説明する。
図1は本発明の半導体装置の断面図であり、図3におけるA−A部分に相当する断面図である。図2は本発明の半導体装置における固定用樹脂体挿入工程を説明する断面図、図3は本発明の半導体装置における半導体チップの裏面図である。図3においては表現保護膜7を省略している。また、図4は本発明の半導体装置における半導体チップの要部拡大図であり、パッドと突出部の構成を示す図である。図5は複数列の突出部を示す要部拡大図、図6は台形形状の突出部を示す断面図、図7は複数列の台形形状に形成された突出部を示す断面図、図8は底部に表面保護膜の凹凸が形成された突出部を示す断面図、図9は先端部に凹部が設けられた突出部を示す断面図である。
図1に示すごとく本発明の半導体装置は、基板1と、この基板1上面に設けた半導体チップ2と、この半導体チップ2下面と前記基板1上面間に設けられた固定用樹脂体3とを備えている。
前記半導体チップ2の下面には、図3に示すように断続的環状配列のパッド4を内、外の多重状態で設け、また、各パッド4に対応して接続されるように、前記基板1の上面に断続的環状配列の接続端子5を内、外の多重状態で設けている。
そして、これらの接続端子5とパッド4間とをバンプ6を介して電気的に接続している。
また、半導体チップ2の下面で、パッド4が形成される領域より内側の部分とパッド4の外周部分とは表面保護膜7により覆われており、さらに図1、図3に示すようにパッド4の内方部分の表面保護膜7部分は保護膜8により覆われている。
保護膜8は図1に示すように、パッド4よりははるかに基板1側まで突出した厚さとしている。
そして、この保護膜8形成時に、図3、図4に示す突出部9も同時に半導体チップ2の下面側に形成する。
ここで、突出部9について詳述すると、突出部9は、外周において断続的環状配列されたバンプ6間に対応する半導体チップ2下面部分に形成したものであり、パッド4よりも下方の基板1側まで突出しているが、バンプ6よりは半導体チップ2側となる突出量としている。
すなわち、本発明における半導体装置の製造の際に、図2に示すごとく基板1上に、まず固定用樹脂体3として、例えばポリイミド樹脂を載せ、次に、基板1上に半導体チップ2を加熱、加圧しながら押し付け、これによりポリイミド樹脂を軟化させてその外周を外方に押し広げ半導体チップ2と基板1との間に固定用樹脂体3を充填している。
この押し広げにより、ポリイミド樹脂は先ず、断続的環状配列された内周のバンプ6間を通過し、その後外周において断続的環状配列された外周のバンプ6間を通過し、図1のごとく半導体チップ2の外周まで広がることとなる。
バンプ6と接続端子5との接続は、前記ポリイミド樹脂を先に載せておき、バンプが形成されたチップをフリップ実装する際に、加圧することで行い、その後、ポリイミド樹脂の熱収縮にて接続を保持する場合や、あるいはバンプを溶融させるのとほぼ同時に樹脂流動を発生させるプロファイル条件を設定し、バンプ硬化時と同時に、樹脂を硬化させて保持する場合もある。
本発明においては、断続的環状配列された内、外周のバンプ6は、所謂千鳥配置されているので、上記断続的環状配列された内周のバンプ6間を通過したポリイミド樹脂は、このバンプ6を巻き込むように曲がりながら外周のバンプ6間を通過することになる。
さてこの場合、内周のバンプ6間を通過したポリイミド樹脂が、この内周のバンプ6を巻き込むように曲がることで、その外側において空気を巻き込み、ボイドが発生しやすくなる。
そこで本発明では、外周のパッド4間から内周のパッド4に向けてはみ出した領域に突出部9を設けたものであり、突出部9の半導体チップ2中心方向の端部がパッド4間の領域より半導体チップ2中心方向に形成されている。そして、突出部9の形成を保護膜8の形成と同時に行うことにより、特別な工程を追加することなく突出部9を形成している。この突出部9が存在することで、固定用樹脂体3が外周のバンプ6間に流れや込むようになり、空気を巻き込んでボイドが発生することは実質的になくなり、製造工程の工程増加を抑制しながら、半導体チップ2と基板1との電気的接続状態を安定化することができる。従来に比べて、チップ内部との高低差が小さい部分を最も巻き込みボイドの発生しやすい箇所に形成することで、ボイド発生の抑制が出来る。
また、突出部9は、パッド4よりも下方の基板1側まで突出しているが、バンプ6よりは半導体チップ2側となる突出量としているので、バンプ6と接続端子5の電気的接続を阻害することもなく、さらに上記内側から外側に流れるポリイミド樹脂の流れを阻害することもない。
そして、このようにして半導体チップ2の外側まで広がったポリイミド樹脂はその後熱硬化し、図1の固定用樹脂体3となる。
また、図5は本発明の他の実施形態を示し、この実施形態では、突出部として複数列に形成される突出部9Aを設けたものである。1または複数のスリット10で突出部9Aが分割されることにより、ポリイミド樹脂の流れがよりスムーズになるとともに、硬化後はこのスリット10への樹脂の食いつき状態が、より固定強度を高めることになる。
また、図6は本発明の他の実施形態を示し、この実施形態では、突出部として台形形状の突出部9Bを設けたものであり、台形形状の突出部9Bは形成しやすく、また、先端側の面積が小さい分ポリイミド樹脂の流れがよりスムーズになる。
また、図7は本発明の他の実施形態を示し、この実施形態では、図5の構成と図6の構成を同時に実施した突出部9Cとしている。すなわち、スリット11を有する台形形状の突出部9Cを設けたものであり、台形形状の突出部9Cは形成しやすく、また先端側の面積が小さい分ポリイミド樹脂の流れがよりスムーズになる。また、スリット11が存在することにより、ポリイミド樹脂の流れがよりスムーズになるとともに、硬化後はこのスリット11への樹脂の食いつき状態が、より固定強度を高めることになる。
また、図8は本発明の他の実施形態を示し、この実施形態では、スリット12を有する台形形状の突出部9Dを設けたものである。台形の突出部9Dは形成しやすく、また先端側の面積が小さい分ポリイミド樹脂の流れがよりスムーズになる。また、スリット12が存在することにより、ポリイミド樹脂の流れがよりスムーズになるとともに、硬化後はこのスリット12へのポリイミド樹脂の食いつき状態が、より固定強度を高めることになる。さらに、本実施形態では、突出部9Dが形成される半導体チップ2の下面部分に、パッド4形成と同時にダミーメタル13を設け、これによりスリット12の底に対応する表面保護膜7に凹凸が形成され、ポリイミド樹脂がこの底部にも食いつきやすくなっている。前記凹凸は表面保護膜7に形成するに限らず、表面に凹凸が形成されれば良い。また、ダミーメタルを設けることにより凹凸を形成したが、凹凸の形成方法は任意である。
さらに、図9は本発明の他の実施形態を示し、この実施形態では、先端部に凹部14を有する台形形状の突出部9Eを設けたものであり、台形の突出部9Eは先端側の面積が小さい分ポリイミド樹脂の流れがよりスムーズになる。また、凹部14が存在することにより、ポリイミド樹脂の硬化後は、この凹部14へのポリイミド樹脂の食いつき状態が、より固定強度を高めることになる。図9では表面保護膜7に凹凸を設けた構成例を示しているが、必ずしも凹凸を備える必要はない。また、台形形状の突出部に限らず、長方形形状の突出部であってもかまわない。また、スリットにより複数の突出部に分割されていてもかまわない。
また、上記説明では、パッドとして内、外の2重状態で設けた断続的環状配列を例に説明したが、3重以上に設けることもでき、その場合、最内周以外のパッド間に突出部を設けることにより、空気を巻き込んでボイドが発生することは実質的になくなり、半導体チップと基板との電気的接続状態を安定化することができる。
なお、上記図1から図9に記載の半導体装置は、その基板1が、電子機器のマザー基板(図示せず)上に実装され、活用されるようになっている。
本発明は、半導体チップと基板との電気的接続状態を安定化することができ、基板に半導体チップをフリップチップ実装して製造された半導体装置およびその製造方法等に有用である。
本発明の半導体装置の断面図 本発明の半導体装置における固定用樹脂体挿入工程を説明する断面図 本発明の半導体装置における半導体チップの裏面図 本発明の半導体装置における半導体チップの要部拡大図 複数列の突出部を示す要部拡大図 台形形状の突出部を示す断面図 複数列の台形形状に形成された突出部を示す断面図 底部に表面保護膜の凹凸が形成された突出部を示す断面図 先端部に凹部が設けられた突出部を示す断面図
符号の説明
1 基板
2 半導体チップ
3 固定用樹脂体
4 パッド
5 接続端子
6 バンプ
7 表面保護膜
8 保護膜
9 突出部
9A 突出部
9B 突出部
9C 突出部
9D 突出部
9E 突出部
10 スリット
11 スリット
12 スリット
13 ダミーメタル
14 凹部

Claims (10)

  1. 基板上に半導体チップをフリップチップ実装した構造体であって、
    前記半導体チップの実装面に配列されたパッドと、
    内周より外周に環状配列される前記パッド間に前記パッドより前記基板方向に突出する突出部と、
    前記半導体チップの各パッドとバンプを介して接続されるように前記基板上に形成される複数の接続端子と、
    前記基板と前記半導体チップとを固定する絶縁体と
    を有し、前記突出部の前記半導体チップ中心方向の端部が前記パッド間の領域より前記半導体チップ中心方向に形成され、前記突出部と前記基板との間に間隔があることを特徴とする半導体装置。
  2. 前記パッドが2重環状で千鳥配置させており、前記突出部が外周のパッド間に形成されることを特徴とする請求項1記載の半導体装置。
  3. 前記突出部が、隣接する前記パッドの隣接面に平行な方向の1または複数のスリットにより分割されることを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
  4. 前記突出部が、前記基板に近づく程細くなるように断面形状が台形であることを特徴とする請求項1〜請求項3のいずれかに記載の半導体装置。
  5. 前記突出部の先端部分に凹部を備えることを特徴とする請求項1〜請求項4のいずれかに記載の半導体装置。
  6. 前記突出部が形成される周辺の前記半導体チップ表面に凹凸を備えることを特徴とする請求項1〜請求項5のいずれかに記載の半導体装置。
  7. 前記凹凸を備える半導体チップ表面が表面保護膜であることを特徴とする請求項6記載の半導体装置。
  8. 前記凹凸を前記半導体チップ表面の下層部分にダミーメタルを設けることにより形成することを特徴とする請求項6または請求項7のいずれかに記載の半導体装置。
  9. 請求項1〜請求項8のいずれかに記載の半導体装置の製造方法であって、樹脂の形成に際し、
    前記基板の前記半導体チップ搭載領域の中央部に前記固定用樹脂体を載置する工程と、
    前記各パッドと前記接続端子がバンプを介して1対1で接続されるように前記半導体チップを前記基板に加熱,加圧接続させる工程と
    を有し、前記固定用樹脂体が前記半導体チップ下部の中央部から周辺部に流動することを特徴とする半導体装置の製造方法。
  10. 前記半導体チップが、前記パッドが形成される領域の内側の表面に保護膜を備え、前記突出部が前記保護膜と同時に形成されることを特徴とする請求項9記載の半導体装置の製造方法。
JP2008040749A 2008-02-22 2008-02-22 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4693852B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008040749A JP4693852B2 (ja) 2008-02-22 2008-02-22 半導体装置および半導体装置の製造方法
US12/372,760 US7977790B2 (en) 2008-02-22 2009-02-18 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008040749A JP4693852B2 (ja) 2008-02-22 2008-02-22 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009200270A true JP2009200270A (ja) 2009-09-03
JP4693852B2 JP4693852B2 (ja) 2011-06-01

Family

ID=40997491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008040749A Expired - Fee Related JP4693852B2 (ja) 2008-02-22 2008-02-22 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7977790B2 (ja)
JP (1) JP4693852B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015146328A1 (ja) * 2014-03-26 2015-10-01 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JP2015213194A (ja) * 2009-12-23 2015-11-26 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat Al’Energie Atomique Et Aux Energiesalternatives 少なくとも1つのチップとワイヤ要素をアセンブルする方法、変形する接続要素を有する電子チップ、複数のチップを製造する方法、及び、少なくとも1つのチップとワイヤ要素のアセンブリ
JP2022537295A (ja) * 2020-03-13 2022-08-25 チップモア テクノロジー コーポレーション リミテッド ボール植え付け構造および製造プロセス

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005009358B4 (de) * 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
US8476768B2 (en) * 2011-06-28 2013-07-02 Freescale Semiconductor, Inc. System on a chip with interleaved sets of pads
DE102012001346A1 (de) * 2012-01-24 2013-07-25 Giesecke & Devrient Gmbh Verfahren zum Herstellen eines Datenträgers
CN110211935A (zh) * 2019-05-08 2019-09-06 华为技术有限公司 一种防止分层窜锡的封装及制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233544A (ja) * 1998-02-18 1999-08-27 Matsushita Electron Corp 半導体装置
JP2001127198A (ja) * 1999-10-28 2001-05-11 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
JP2002203874A (ja) * 2000-12-28 2002-07-19 Toray Eng Co Ltd チップの実装方法
JP2004221320A (ja) * 2003-01-15 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007059703A (ja) * 2005-08-25 2007-03-08 Matsushita Electric Ind Co Ltd 半導体チップとこれを回路基板に実装した半導体パッケージ、これらの製造方法
WO2007039959A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置
JP2007096096A (ja) * 2005-09-29 2007-04-12 Optrex Corp 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のicチップを備えた半導体装置の構造
US6965166B2 (en) * 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
US7470564B2 (en) 2002-10-28 2008-12-30 Intel Corporation Flip-chip system and method of making same
US20050014313A1 (en) 2003-03-26 2005-01-20 Workman Derek B. Underfill method
JP4175197B2 (ja) * 2003-06-27 2008-11-05 株式会社デンソー フリップチップ実装構造
US7279359B2 (en) 2004-09-23 2007-10-09 Intel Corporation High performance amine based no-flow underfill materials for flip chip applications
JP4919630B2 (ja) 2005-08-03 2012-04-18 大和ハウス工業株式会社 外壁パネルの製作方法
JP5211493B2 (ja) * 2007-01-30 2013-06-12 富士通セミコンダクター株式会社 配線基板及び半導体装置
US7521284B2 (en) * 2007-03-05 2009-04-21 Texas Instruments Incorporated System and method for increased stand-off height in stud bumping process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233544A (ja) * 1998-02-18 1999-08-27 Matsushita Electron Corp 半導体装置
JP2001127198A (ja) * 1999-10-28 2001-05-11 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
JP2002203874A (ja) * 2000-12-28 2002-07-19 Toray Eng Co Ltd チップの実装方法
JP2004221320A (ja) * 2003-01-15 2004-08-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007059703A (ja) * 2005-08-25 2007-03-08 Matsushita Electric Ind Co Ltd 半導体チップとこれを回路基板に実装した半導体パッケージ、これらの製造方法
JP2007096096A (ja) * 2005-09-29 2007-04-12 Optrex Corp 半導体装置
WO2007039959A1 (ja) * 2005-10-05 2007-04-12 Sharp Kabushiki Kaisha 配線基板及びそれを備えた表示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015213194A (ja) * 2009-12-23 2015-11-26 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat Al’Energie Atomique Et Aux Energiesalternatives 少なくとも1つのチップとワイヤ要素をアセンブルする方法、変形する接続要素を有する電子チップ、複数のチップを製造する方法、及び、少なくとも1つのチップとワイヤ要素のアセンブリ
WO2015146328A1 (ja) * 2014-03-26 2015-10-01 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
JP2015184600A (ja) * 2014-03-26 2015-10-22 ソニー株式会社 半導体デバイス、表示パネル、表示装置、電子装置、および、半導体デバイスの製造方法
US10304787B2 (en) 2014-03-26 2019-05-28 Sony Semiconductor Solutions Corporation Semiconductor device, display panel, display device, and electronic device
JP2022537295A (ja) * 2020-03-13 2022-08-25 チップモア テクノロジー コーポレーション リミテッド ボール植え付け構造および製造プロセス

Also Published As

Publication number Publication date
JP4693852B2 (ja) 2011-06-01
US20090212406A1 (en) 2009-08-27
US7977790B2 (en) 2011-07-12

Similar Documents

Publication Publication Date Title
JP4693852B2 (ja) 半導体装置および半導体装置の製造方法
JP4110189B2 (ja) 半導体パッケージ
JP2015149459A5 (ja)
JP2011146415A (ja) 半導体装置、及び半導体装置の製造方法
TW201709296A (zh) 形成球柵陣列半導體封裝的電磁干擾遮罩層的方法和用於所述方法的基帶
JP4760361B2 (ja) 半導体装置
JP2007142017A (ja) 半導体装置およびその製造方法
JP6467775B2 (ja) 部品内蔵基板の製造方法
JP2006351935A (ja) 半導体チップ実装基板及びそれを用いた半導体装置
JP2011077216A (ja) 半導体パッケージ及びその製造方法
JP3745329B2 (ja) 半導体装置の製造方法
JP3794498B2 (ja) 半導体装置の実装方法
US20090051048A1 (en) Package structure and manufacturing method thereof
JP2008041857A (ja) 配線基板、デバイス装置及びその製造方法
JP6467797B2 (ja) 配線基板、配線基板を用いた半導体装置およびこれらの製造方法
JP2006237367A (ja) プリント配線板
JP6858688B2 (ja) 半導体装置
JP2010114243A (ja) 半導体装置
JP2007096087A (ja) 半導体装置の製造方法
JP2008091758A (ja) 半導体装置およびその製造方法
JP2018107302A (ja) 半導体装置
JP2006229030A (ja) リードフレームおよびこれを用いた半導体装置
JP2015159160A (ja) 配線基板及び接続構造
JP2009070931A (ja) 半導体装置及びその製造方法
JP2007208211A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100802

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101122

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20101202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110222

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140304

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees