KR20160134515A - 반도체 장치의 제조 방법 - Google Patents

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KR20160134515A
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다꾸야 하기와라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 의하면, 반도체 장치의 신뢰성을 향상시킨다.
반도체 장치의 제조 방법은, 원형의 반도체 기판 상에 피가공막을 형성하고, 피가공막 상에 표면이 발수성을 갖는 레지스트층을 형성한다. 다음으로, 원형의 반도체 기판의 외주 영역에 선택적으로 제1 주변 노광을 실시하여, 반도체 기판의 외주 영역에 있어서의 레지스트층의 발수성을 저하시킨 후에, 레지스트층에 액침 노광을 실시한다. 다음으로, 원형의 반도체 기판의 외주 영역에 제2 주변 노광을 실시한 후에, 제1 주변 노광, 액침 노광 및 제2 주변 노광이 실시된 레지스트층에 현상 처리하고, 현상 처리된 레지스트층을 이용하여 피가공막의 에칭을 실시하는 것이다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 액침 노광을 이용한 반도체 장치의 제조 방법에 적용하기에 유효한 기술에 관한 것이다.
액침 노광은, 렌즈와 반도체 웨이퍼 사이의 미소한 간극에, 물의 표면 장력을 이용하여 수막(메니스커스)을 형성함으로써, 렌즈와 피조사면(반도체 웨이퍼) 사이를 고굴절률화하는 노광 방식이며, 통상의 드라이 노광보다도 실효적인 렌즈 개구 수(NA)를 크게 하는 것이 가능해진다. 렌즈 개구 수를 크게 함으로써 보다 미세한 패턴을 해상할 수 있는 점에서, 액침 노광의 공업적 실용화가 진행되고 있다.
일본 특허 공개 제2006-108564호 공보(특허문헌 1)에는, 실리콘 기판을 활성 산소 분위기에 노출시키면서 레지스트막에 진공 자외광을 조사함으로써, 레지스트막의 표층에 산화층을 형성하여 레지스트막의 표층을 친수성화하는 기술이 기재되어 있다.
일본 특허 공개 제2008-235542호 공보(특허문헌 2)에는, 액침 리소그래피에 있어서, 웨이퍼 외주부 부근을 노광할 때도 웨이퍼의 외측으로 액체가 유출되는 것을 방지하면서 노광 처리할 수 있는 기술이 기재되어 있다. 구체적으로는, 웨이퍼의 외주 단부면 및 단부면 주변부에 발액제층이 형성되어 있다.
일본 특허 공개 제2009-117873호 공보(특허문헌 3)에는, 액침 노광 전에 프리웨팅액을 공급하여 기판을 미리 적시고, 미리 적셔진 기판과 투영계 사이에 침지 액체를 공급하는 기술이 기재되어 있다.
일본 특허 공표 제2006-528835호 공보(특허문헌 4)에는, 침지 액체 중의 가스 기포의 출현 방지 및 가스 기포의 제거 수단을 구비한 침지 장치에 관한 기술이 기재되어 있다.
일본 특허 공개 제2009-88552호 공보(특허문헌 5)에는, 침지 리소그래피의 결상 품질에 대한 침지액 중의 기포의 영향을 저감시키는 리소그래피 장치에 관한 기술이 기재되어 있다.
일본 특허 공개 제2006-108564호 공보 일본 특허 공개 제2008-235542호 공보 일본 특허 공개 제2009-117873호 공보 일본 특허 공표 제2006-528835호 공보 일본 특허 공개 제2009-88552호 공보
본 발명자의 검토에 의하면, 다음의 것을 알 수 있었다.
액침 노광에서는, 1매의 반도체 웨이퍼의 처리 시간을 단축하기 위하여, 높은 발수성을 갖는 톱코트리스 레지스트가 사용되고 있지만, 이 높은 발수성이 원인으로 되어, 반도체 웨이퍼의 주변부에 있어서 패턴 불량이 발생하여, 반도체 웨이퍼에 형성된 반도체 장치의 신뢰성이 저하되는 것이 판명되었다. 액침 노광을 이용하는 반도체 장치의 제조 방법에 있어서, 반도체 장치의 신뢰성을 향상시키는 기술이 요구되고 있다.
그 외의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 원형의 반도체 기판 상에 피가공막을 형성하고, 피가공막 상에 표면이 발수성을 갖는 레지스트층을 형성한다. 다음으로, 원형의 반도체 기판의 외주 영역에 선택적으로 제1 주변 노광을 실시하여, 반도체 기판의 외주 영역에 있어서의 레지스트층의 발수성을 저하시킨 후에, 레지스트층에 액침 노광을 실시한다. 다음으로, 원형의 반도체 기판의 외주 영역에 제2 주변 노광을 실시한 후에, 제1 주변 노광, 액침 노광 및 제2 주변 노광이 실시된 레지스트층을 현상 처리하고, 현상 처리된 레지스트층을 이용하여 피가공막의 에칭을 실시한다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 액침 노광의 설명도이다.
도 2는 액침 노광에 있어서의 기포의 혼입을 설명하는 도면이다.
도 3은 반도체 장치의 공정 흐름의 일부를 도시하는 공정 흐름도이다.
도 4는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 5는 도 4에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 6은 도 5에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 7은 도 6에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 8은 도 7에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 9는 도 8에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 10은 도 9에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 11은 도 10에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 12는 도 11에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 13은 도 12에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 14는 도 13에서 이어지는 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다.
도 15는 노광 영역을 도시하는 반도체 웨이퍼의 평면도이다.
이하의 실시 형태에 있어서는, 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시했을 경우를 제외하면 그들은 서로 무관한 것은 아니며, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)을 언급하는 경우, 특별히 명시했을 경우 및 원리적으로 명백히 특정한 수에 한정되는 경우 등을 제외하면 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시했을 경우 및 원리적으로 명백히 필수적이라 생각되는 경우 등을 제외하면, 반드시 필수적인 것이 아님은 물론이다. 마찬가지로 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명백히 그렇지 않다고 생각되는 경우 등을 제외하면, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하기로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다. 또한 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한 실시 형태에서 사용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한 평면도이더라도 도면을 보기 쉽게 하기 위하여 해칭을 부여하는 경우도 있다.
먼저, 본 발명자가 본 발명에 이른 검토의 경위부터 설명한다.
도 1은 액침 노광의 설명도이다.
액침 노광에는, 예를 들어 도 1에 도시한 바와 같은 구조의 장치가 사용된다. 도 1의 액침 노광 장치에 있어서는, 렌즈(투영 렌즈) LS의 상방에는 광원 LTS, 포토마스크(레티클) MK1이 배치되고, 렌즈 LS의 하방에 반도체 웨이퍼 SW가 배치되며, 이 반도체 웨이퍼 SW는 웨이퍼 스테이지 ST 상에 배치(진공 흡착)되고 보유 지지되어 있다. 그리고 렌즈 LS와 반도체 웨이퍼 SW의 피조사면(피노광면)과의 사이에 순수가 채워지도록, 순수가 노즐 NZ의 유입구 NZa로부터 들어가 흡입구 NZb로부터 배출된다. 이 순수에 의하여, 렌즈 LS와 반도체 웨이퍼 SW의 피조사면과의 사이의 미소한 간극에 메니스커스(수막)가 형성된다. 이 메니스커스가 액침액 MS로서 기능하는데, 이 메니스커스 형성으로 인하여 반도체 웨이퍼 SW의 피조사면에 발수성이 필요하게 된다. 반도체 웨이퍼 SW의 피조사면에는, 미세 가공용의 레지스트층(레지스트막, 포토레지스트층, 감광성 레지스트층) PR이 단층 레지스트막 또는 다층 레지스트막으로서 형성되어 있다. 반도체 웨이퍼 SW는 반도체 기판 SUB와 레지스트층 PR을 갖는다. 광원 LTS는, 예를 들어 ArF 엑시머 레이저이며, 그 파장은 193㎚이다. 포토마스크 MK1은, 레지스트층 PR에 원하는 패턴을 베이킹하기 위한 마스크이며, 유리 또는 석영 등으로 형성되어 있다.
광원 LTS로부터 발해진 광이, 포토마스크 MK1, 렌즈 LS, 액침액 MS를 통하여 반도체 웨이퍼 SW에 도달함으로써, 포토마스크 MK1이 갖는 패턴과 거의 마찬가지의 축소 투영 패턴이 레지스트층 PR에 베이킹된다.
액침 노광(액침 리소그래피)에서는, 렌즈 LS에 대하여, 반도체 웨이퍼 SW를 스캔시켜 노광 광(ArF 엑시머 레이저 광)을 반도체 웨이퍼 SW(바꾸어 말하면 레지스트층 PR)에 조사하는 스캐닝 노광을 실시한다. 이때, 고속이고 매끄러워 물방울을 남기지 않는 액침액의 이동을 가능하게 하기 위하여, 레지스트층 PR에는 높은 발수성이 필요해진다. 레지스트층 PR의 발수성이 낮으면, 반도체 웨이퍼 SW를 스캔했을 때, 액침액 MS(액침수)의 잔류 물방울의 발생이 우려된다. 잔류 물방울에 의하여, 남은 물방울이 건조될 때 반도체 웨이퍼 SW로부터 기화열을 빼앗아 반도체 웨이퍼 SW를 수축시킴으로써, 포토마스크 MK1과 반도체 웨이퍼 SW의 정렬 어긋남의 원인으로 된다.
높은 발수성을 갖는 레지스트층 PR로서 톱코트리스 레지스트가 사용되고 있다. 톱코트리스 레지스트는, 레지스트액 중에 표면 자유 에너지가 낮은 고분자(불소 함유 중합체)를 발수제로서 미량 혼입시키고, 도포막 형성 시에 발수제의 표면 편석 효과를 이용하여 표면에만 발수제를 집중시킴으로써, 1회의 도포 처리로 높은 발수성을 실현하고 있다.
그러나 본 발명자의 검토에 의하면, 이하의 과제가 있음이 판명되었다.
도 2는, 액침 노광에 있어서의 기포의 혼입을 설명하는 도면이다.
액침 노광 장치에는, 반도체 웨이퍼 SW 주위에, 반도체 웨이퍼 SW의 전체 둘레를 둘러싸도록 웨이퍼 스테이지 가이드 WSG가 배치되어 있다. 웨이퍼 스테이지 가이드 WSG는, 레지스트층 PR이 형성된 반도체 웨이퍼 SW의 주면과 거의 동등한 높이를 가지며, 반도체 웨이퍼 SW와 웨이퍼 스테이지 가이드 WSG 사이에는 수 ㎜ 정도의 갭(간극) GP가 존재하고 있다. 또한 반도체 웨이퍼 SW의 스캔 시에는, 웨이퍼 스테이지 가이드 WSG는, 웨이퍼 스테이지 ST와 일체로 움직이는 기구로 되어 있다.
웨이퍼 스테이지 가이드 WSG는, 액침액 MS가 반도체 웨이퍼 SW의 표면 상으로부터 넘쳐흐르는 것을 방지하기 위하여 설치되어 있으며, 웨이퍼 스테이지 가이드 WSG의 표면에는, 발수성을 갖게 하기 위하여, 예를 들어 불소계 수지 등이 코팅되어 있다. 반도체 웨이퍼 SW의 표면에 형성된 레지스트층 PR 및 웨이퍼 스테이지 가이드 WSG가 높은 발수성을 갖고 있기 때문에, 액침액 MS가 반도체 웨이퍼 SW의 표면, 갭 GP 및 웨이퍼 스테이지 가이드 WSG 상을 타고 넘는 경우에도, 액침액 MS가 갭 GP에 넘쳐흐르는 일은 없다. 바꾸어 말하면, 액침액 MS를 반도체 웨이퍼 SW의 표면 상에 유지하기 위해서도 레지스트층 PR에 발수성이 필요해진다.
그러나 본 발명자의 검토에 의하면, 액침 노광에 있어서의 고속 처리로 인하여, 높은 발수성을 갖는 톱코트리스 레지스트를 레지스트층 PR로서 사용했을 경우에 문제가 발생하는 것을 알 수 있었다. 도 2에 도시한 바와 같이, 액침액 MS가 반도체 웨이퍼 SW의 표면, 갭 GP 및 웨이퍼 스테이지 가이드 WSG 상을 타고 넘는 상태로부터, 반도체 웨이퍼 SW가 렌즈 LS에 대하여 반도체 웨이퍼 SW의 외측 방향으로 이동했을 경우, 갭 GP에 존재하는 공기가 액침액 MS 중에 혼입됨으로써, 액침액 MS 중에 기포 VD가 발생한다. 기포 VD는 반도체 웨이퍼 SW의 주면의 외주부에 발생하며, 수 ㎜ 정도의 크기이고, 기포 VD가 발생한 부분에서는 패턴이 해상되어 있지 않아 패턴 불량이 발생하고 있다. 즉, 기포 VD에 의하여 노광 광의 광로가 흐트러지는 것에 의한 디포커스로 됨으로써, 패턴 불량이 발생하고 있는 것이 판명되었다. 또한 기포 VD는, 레지스트층 PR의 발수성이 높을수록 발생하기 쉬운 것을 알 수 있었다.
이와 같이, 반도체 장치를, 톱코트리스 레지스트를 사용한 액침 노광에 의하여 제조하는 경우, 반도체 장치의 신뢰성이 저하되고 제조 수율이 저하되는 등의 과제가 있음을 알 수 있었다. 이하의 실시 형태에서는, 이 과제를 극복하는 고안을 실시하고 있으며, 그 특징은, 액침 노광 전에 반도체 웨이퍼의 주변 영역에 있어서 레지스트막의 발수성을 제어하는 것이다.
(실시 형태)
본 실시 형태의 반도체 장치는 복수의 MISFET(Meta Insulator Semiconductor Field Effect Transistor)을 갖는다. 반도체 장치는 직사각형의 칩 영역에 형성되며, 반도체 웨이퍼에는 복수의 칩 영역이 행렬 형상으로 배치되어 있다. 복수의 반도체 장치는 1매의 반도체 웨이퍼 상에 형성된다.
도 3은, 반도체 장치의 공정 흐름의 일부를 도시하는 공정 흐름도이며, 도 4 내지 도 14는, 반도체 장치의 제조 공정을 도시하는 주요부 단면도이다. 도 15는, 노광 영역을 도시하는 반도체 웨이퍼의 평면도이다.
먼저, 도 4에 도시한 바와 같이, 예를 들어 실리콘을 포함하는 반도체 기판 SUB를 준비한다(도 3의 스텝 S1). 반도체 기판 SUB는, 평면 형상이 원형(대략 원형)인 반도체 웨이퍼 SW이다. 도 4에서는, 반도체 웨이퍼 SW의 주변부 PC와 중앙부 CP의 일부를 도시하고 있다. 주변부 PC란, 적어도 후술하는 제1 주변 노광 영역 WEE1 및 제2 주변 노광 영역 WEE2를 포함하고 있다. 중앙부 CP란, 주변부 PC보다도 반도체 웨이퍼 SW의 중앙부(내측부)를 의미하고 있다. 또한 반도체 웨이퍼 SW의 외주부의 단면 형상은 간략화하여 사각형으로 도시하고 있지만, 실제로는 도 2에 도시한 바와 같이, 주면측 및 이면측의 코너부가 두께 방향으로 모따기되어 있다.
다음으로, 반도체 기판 SUB 상에, 예를 들어 산화실리콘막을 포함하는 절연막(1)을 개재하여 피가공막(피가공층)(2)을 형성한다(도 3의 스텝 S2). 피가공막(2)은, 예를 들어 질화실리콘막을 포함한다. 다음으로, 피가공막(2) 상에 반사 방지막을 형성한다. 반사 방지막에는, 무기 막을 사용하는 BARL(Bottom Antireflective Layer), 또는 유기 막을 사용하는 BARC(Bottom Antireflective Coating)가 사용된다. BARC의 형성에는 도포와 열경화가 행해진다. 입사각이 큰 광을 이용하여 광을 결상시키는 경우에는, 하층(3)과 중간층(4)의 2개의 층을 이용하여 반사 방지막으로 한 3층 레지스트 프로세스를 이용하는 경우도 있다. 3층 레지스트 프로세스는, 가공 면에서는, 중간층(4)이 하층(3)을 가공하기 위한 마스크로서, 하층(3)이 피가공막(2)을 가공하기 위한 마스크로서 작용한다. 이하에, 3층 레지스트 프로세스를 반사 방지막에 이용한 예를 나타낸다. 하층(3)은, 예를 들어 약액 HM8005(JSR 제조)를 사용하며, 이 약액을 스핀 코트법에 의하여 200㎚의 막 두께로 도포한 후, 열처리에 의하여 중합체를 가교시킴으로써 형성하였다.
다음으로, 하층(3) 상에 탄소(C) 및 실리콘(Si)을 주요한 성분으로서 포함하는 중간층(중간층막)(4)을 형성하였다. 중간층(4)은, 베이스의 재료(베이스 수지)로서 SHB-A759(신에쓰 가가쿠 제조)를 사용하였다. 스핀 코트법에 의하여 80㎚의 막 두께로 도포하고, 그 후, 180℃, 90초의 열처리에 의하여 베이스 중합체를 가교시킴으로써 중간층(4)을 형성하였다.
다음으로, 톱코트리스 레지스트를 스핀 도포하여 레지스트층(감광성 레지스트층, 톱코트리스 레지스트층, 레지스트막) PR을 형성한다(도 3의 스텝 S3). 도포 후에는 열경화를 행한다. 레지스트층 PR은, 화학 증폭형의 포지티브형 레지스트를 사용한다. 레지스트층 PR은, 베이스 중합체로서, 산에 감응하여 탈리되는 2-메틸아다만틸기가 결합한 메타크릴레이트 수지(첨가량: 전체 질량에 대하여 7.0질량%)를 사용하고, PAG로서 트리페닐술포늄노나플레이트(첨가량: 베이스 중합체의 질량에 대하여 5.0질량%)를 사용하였다. ??차로서 트리에탄올아민(첨가량: 베이스 중합체의 질량에 대하여 5.0질량%)을 사용하고, 발수 첨가제로서, 알칼리 현상액에 불용인 불소 화합물(첨가량: 베이스 중합체의 질량에 대하여 4.0질량%)을 사용하였다. 용매로서 사용한 PGMEA(프로필렌글리콜모노메틸에테르아세테이트)에 이들 재료(상기 베이스 중합체, PAG, ??차, 발수 첨가제)를 용해시켜 제작한 재료이다. 레지스트층 PR은, 스핀 코트법에 의하여 100㎚의 막 두께로 도포한 후, 100℃, 60초의 열처리에 의하여 형성하였다. 레지스트층 PR에 첨가한 발수 첨가제는 스핀 코트 시에 표면 편석되고, 그 결과, 레지스트층 PR의 후퇴각(Receding Contact Angle)은 75.0°로 높은 발수성을 나타내었다.
다음으로, 도 5에 도시한 바와 같이, 반도체 웨이퍼 SW의 외주 WF에 가까운 영역(외주 영역)에 있어서, 레지스트층 PR의 발수성을 저하시키기 위하여 제1 주변 노광을 실시한다(도 3의 스텝 S4). 제1 주변 노광은, 도 5 및 도 15에 도시한 바와 같이, 포토마스크 MK2를 사용하여, 반도체 웨이퍼 SW의 외주 WF로부터 약 제1 폭(예를 들어 1㎜)을 갖는 영역에 선택적으로 노광 광을 조사한다. 노광 광이 조사된 영역이 제1 주변 노광 영역 WEE1이다. 도 15에 도시한 바와 같이, 제1 주변 노광 영역 WEE1은 외주 WF와 제1 주변 노광 영역 내주 W1 사이의 영역이다. 제1 주변 노광은, 처리 시간의 단축 및 처리 비용 저감을 위하여, 액침 노광보다도 장파장의 DUV(Deep Ultraviolet) 광에 의한 드라이 노광을 이용하는 것이 적합하다.
제1 주변 노광에서 레지스트층 PR에, 파장 200㎚의 수은 크세논 램프의 노광 광을, 예를 들어 노광량 100mJ/㎠ 조사함으로써, 화학 증폭형의 포지티브형 레지스트 중의 광산 발생제로부터 산이 발생하고, 발생한 산이 레지스트의 베이스 수지의 탈보호 반응을 일부 진행시켜, 베이스 수지에는 극성기가 나타났다. 그 결과, 제1 주변 노광 영역 WEE1의 레지스트층 PR의 표면의 후퇴각은 72.0°로 저하되었다. 즉, 제1 주변 노광에 의하여 제1 주변 노광 영역 WEE1의 레지스트층 PR의 발수성이 저하되었다.
다음으로, 도 6 및 도 15에 도시한 바와 같이 액침 노광을 실시한다(도 3의 스텝 S5). 반도체 웨이퍼 SW의 주면에 형성된 레지스트층 PR에 대하여, 도 1 및 도 2를 이용하여 설명한 바와 같이 액침 노광을 실시한다. 액침 노광은, 포토마스크(레티클) MK1에 형성된 패턴을 축소 투영 노광에 의하여 레지스트층 PR 상에 결상시키는 것이며, 파장 193㎚의 노광 광의 노광량은 20mJ/㎠로 하였다. 액침 노광은, 렌즈 LS에 대하여 반도체 웨이퍼 SW를 스캔시킴으로써, 반도체 웨이퍼 SW의 주면에 순서대로 칩 영역 CH를 형성해 가는 스캐닝 노광이다. 칩 영역 CH는, 반도체 웨이퍼 SW의 주면 상에 가로 세로로 행렬 형상으로 배치되어 있으며, 반도체 웨이퍼 SW의 외주 WF에도 전체 둘레에 걸쳐 칩 영역 CH가 형성되어 있다. 즉, 반도체 웨이퍼 SW의 외주 WF는, 행렬 형상으로 배치된 칩 영역 CH(바꾸어 말하면 액침 노광 영역 IL)의 내측에 위치하고 있다. 이와 같이, 반도체 웨이퍼 SW의 외주 WF에 액침 노광을 실시하기 때문에, 상술한 기포 VD의 과제가 발생하는 것이다. 참고로, 반도체 웨이퍼 SW의 외주 WF에도 칩 영역 CH를 형성하는 것은, 반도체 웨이퍼 SW의 중앙부 CP에 위치하는 칩 영역 CH와 주변부 PC에 위치하는 칩 영역 CH에서, 노광 또는 에칭 등의 가공 환경을 정렬시킴으로써 가공 정밀도, 수율을 향상시키기 위함이다. 또한 반도체 웨이퍼 SW 상의 칩 영역 CH의 수를 증가시키기 위해서이기도 하다.
또한 도 6에서는, 액침 노광의 노광 광이 반도체 웨이퍼 SW의 중앙부 CP의 일부 부분에만 조사되는 예를 도시하고 있다.
다음으로, 도 7에 도시한 바와 같이, 반도체 웨이퍼 SW의 외주부에 있어서 제2 주변 노광을 실시한다(도 3의 스텝 S6). 제2 주변 노광은, 도 7 및 도 15에 도시한 바와 같이, 포토마스크 MK3을 사용하여, 반도체 웨이퍼 SW의 외주 WF로부터 제2 폭(예를 들어 1.5㎜의 폭)을 갖는 영역에 선택적으로 노광 광을 조사한다. 노광 광이 조사된 영역이 제2 주변 노광 영역 WEE2이다. 도 15에 도시한 바와 같이, 제2 주변 노광 영역 WEE2는 외주 WF와 제2 주변 노광 영역 내주 W2 사이의 영역이다. 제2 주변 노광은, 처리 시간의 단축 및 처리 비용 저감을 위하여, 액침 노광보다도 장파장의 DUV 광에 의한 드라이 노광을 이용하는 것이 적합하다.
제2 주변 노광은, 반도체 웨이퍼 SW의 외주 WF에 가까운 부분의 레지스트층 PR을 후술하는 현상 공정에서 제거하기 위하여 실시된다. 반도체 웨이퍼 SW의 외주 WF에 가까운 부분의 레지스트층 PR의 막 두께는, 중앙부 CP에 비하여 변동되기 쉽다. 이는, 반도체 웨이퍼 SW의 주위가 두께 방향으로 모따기되어 있는 것, 또는 레지스트층 PR을 스핀 코트에 의하여 도포하는 것 등에 기인하고 있다. 그리고 이 막 두께 변동은, 반도체 웨이퍼 SW의 외주 WF에 가까운 부분의 피가공막(2)의 패턴 불량을 야기한다. 제2 주변 노광은, 레지스트층 PR의 막 두께 변동이 발생하는 영역의 레지스트층 PR을 제거하기 위하여 실시하고 있다.
제2 주변 노광 영역 내주 W2는, 제1 주변 노광 영역 내주 W1보다도 반도체 웨이퍼 SW의 주면의 내측(중심측)에 위치하고 있는 것이 중요하다. 즉, 제2 주변 노광 영역 내주 W2를 제1 주변 노광 영역 내주 W1로부터 이격함으로써, 제2 주변 노광 영역 내주 W2의 내측(중심측)에 형성되는 칩 영역 CH에 대한, 제1 주변 노광의 노광 광의 영향을 방지(저감)할 수 있다. 제2 주변 노광 영역 내주 W2를 외주 WF로부터 2㎜로 해도 된다. 제2 주변 노광에서는, 레지스트층 PR에 수은 크세논 램프의 노광 광을, 예를 들어 노광량 60mJ/㎠ 조사한다.
다음으로, 레지스트층 PR에 대하여, 예를 들어 100℃, 60초의 조건에서 노광 후 열처리(PEB: Post Exposure Bake)를 실시한다. 상술한 제1 주변 노광, 액침 노광 및 제2 주변 노광에 의하여, 노광 광(자외광)의 조사 영역에서는, 레지스트층 PR에 포함되는 산 발생제로부터 산이 발생한다. 또한 노광 후 열처리를 실시함으로써, 조사 영역의 레지스트층 PR에서는 탈보호 반응이 진행되고 있다. 즉, 조사 영역에서 발생한 산이, 기재 수지의 산 해리성의 알칼리 용해 억제기로 작용하고 분해시켜, 레지스트층 PR을 알칼리 현상액에 용해 가능한 분자 구조로 변화시키고 있다.
다음으로, 도 8에 도시한 바와 같이, 반도체 웨이퍼 SW에 대하여 현상 처리를 실시한다(도 3의 스텝 S7). 현상액으로서는, 알칼리성의 수산화테트라메틸암모늄하이드록사이드액(이하, TMAH(Tetra methyl ammonium hydroxide)액이라 칭함) 등을 사용하여 현상 처리를 30초 간 실시한다. 현상 처리에 의하여, 노광 광이 조사된 조사 영역의 레지스트층 PR이 용해되어 레지스트 패턴 PRa가 완성되고, 레지스트층 PR의 용해 부분인 개구로부터 중간층(4)이 노출된다. 액침 노광에 있어서 ArF 엑시머 레이저 노광 광이 조사된 영역 및 제2 주변 노광 영역 WEE2의 레지스트층 PR이 제거되어 있다.
현상 처리가 완료된 레지스트 패턴 PRa를 검사한 바, 제1 주변 노광을 실시하기 전에 비하여 패턴 불량이 저감되어 있음이 판명되었다. 즉, 액침 노광 전에 반도체 웨이퍼 SW의 레지스트층 PR에 제1 주변 노광을 실시한 것에 의하여, 제1 주변 노광 영역 WEE1의 레지스트층 PR의 발수성을 저감시킬 수 있고, 액침 노광 시에 기포의 혼입을 방지할 수 있어, 레지스트 패턴 PRa의 패턴 불량을 방지할 수 있다.
다음으로, 도 9에 도시한 바와 같이, 중간층(4) 및 하층(3)의 에칭을 실시한다(도 3의 스텝 S8). 레지스트 패턴 PRa를 마스크로 하여, CHF3, CF4, O2의 혼합 가스에 의하여 중간층(4)을 건식 에칭 가공하고, 레지스트 패턴 PRa의 패턴을 중간층(4)에 전사하였다. 또한 레지스트 패턴 PRa와 중간층(4)에 의한 패턴을 마스크로 하여, O2, N2, HBr의 혼합 가스에 의하여 하층(3)을 건식 에칭 가공하고, 레지스트 패턴 PRa의 패턴을 전사한 하층 패턴(3a)이 완성된다. 하층(3)의 에칭 시에 레지스트 패턴 PRa 및 중간층(4)은 제거되어 없어진다.
다음으로, 도 10에 도시한 바와 같이, 하층 패턴(3a)를 마스크로 하여 피가공막(2)을 에칭함과 함께, 홈 GV를 형성한다(도 3의 스텝 S9). 여기서는, Cl, HBr, SF6, O2의 혼합 가스에 의하여, 피가공막(2)인 질화실리콘막, 절연막(1), 반도체 기판(실리콘 기판) SUB를 순차 건식 에칭한다. 레지스트층 PR의 레지스트 패턴 PRa가 피가공막(2)에 전사되고, 피가공막(2)을 마스크로 하여 반도체 기판 SUB에 홈 GV가 형성되기 때문에, 레지스트 패턴 PRa의 개구에 대응하는 위치에 홈 GV가 형성된다.
다음으로, 도 11에 도시한 바와 같이, 반도체 기판 SUB 상에, 예를 들어 산화실리콘막을 포함하는 소자 분리 절연막(5)을 CVD(Chemical Vapor Deposition)법에 의하여 퇴적하고, 소자 분리 절연막(5)으로 홈 GV를 메운다.
다음으로, 도 12에 도시한 바와 같이, 소자 분리 절연막(5)에 CMP(Chemical Mechanical Polishing) 처리를 실시함으로써, 홈 GV 내에만 선택적으로 소자 분리 절연막(5)을 남기고, 소자 분리 영역 STI를 형성한다(도 3의 스텝 S10).
다음으로, 도 13에 도시한 바와 같이, 피가공막(2) 및 절연막(1)을 제거한 후, 반도체 기판 SUB의 주면에 게이트 절연막 GI 및 게이트 전극 GE를 형성한다.
소자 분리 영역 STI를 형성한 후, 피가공막(2) 및 절연막(1)을 제거하면, 반도체 기판 SUB의 주면에는, 평면에서 보아 소자 분리 영역 STI로 둘러싸인 활성 영역이 형성된다. 다음으로, 반도체 기판 SUB의 주면 상에, 게이트 절연막 GI로 되는 절연막과, 게이트 전극 GE로 되는 도체막을 형성한다. 그리고 도체막 및 절연막을 에칭 가공함으로써, 게이트 전극 GE와 게이트 절연막 GI를 형성한다. 이 도체막을 상술한 피가공막으로 하여, 도 3의 스텝 S3으로부터 스텝 S9까지를 실시하여 게이트 전극 GE를 형성할 수 있다. 게이트 절연막 GI는 산화실리콘막 또는 산질화실리콘막 등으로 형성할 수 있다. 또한 게이트 전극 GE는 다결정 실리콘막 또는 금속막 등으로 형성할 수 있다.
또한 도체막을 반도체 기판 SUB에 대응시켜도 된다. 그 경우, 반도체 기판 SUB에 홈 GV를 형성하는 에칭 공정이, 게이트 전극 GE를 형성하는 도체층의 에칭 공정에 대응한다.
다음으로, 도 14에 도시한 바와 같이, 저농도 반도체 영역 NM, 측벽 절연막 SP 및 고농도 반도체 영역 NH를 순차 형성한다. 먼저, 게이트 전극 GE의 양 단부의 반도체 기판 SUB의 표면에 저농도 반도체 영역 NM을 형성한다. 저농도 반도체 영역 NM은, 예를 들어 n형의 반도체 영역이며, 인(P) 또는 비소(As) 등의 불순물을 게이트 전극 GE에 대하여 자기 정합으로 이온 주입하여 형성한다.
다음으로, 측벽 절연막 SP는, 게이트 전극 GE의 상면 및 측면을 덮도록 절연막을 퇴적하고, 이 절연막에 이방성 건식 에칭을 실시함으로써, 게이트 전극 GE의 측벽 상에 선택적으로 형성할 수 있다. 측벽 절연막 SP는 산화실리콘막, 질화실리콘막, 또는 산화실리콘막과 질화실리콘막의 적층 구조로 할 수 있다.
다음으로, 게이트 전극 GE의 양 단부의 반도체 기판 SUB의 표면에 고농도 반도체 영역 NH를 형성한다. 고농도 반도체 영역 NH는, 예를 들어 n형의 반도체 영역이며, 인(P) 또는 비소(As) 등의 불순물을 게이트 전극 GE 및 측벽 절연막 SP에 대하여 자기 정합으로 이온 주입하여 형성한다.
게이트 전극 GE, 게이트 절연막 GI, 저농도 반도체 영역 NM 및 고농도 반도체 영역 NH에 의해 MISFET이 구성된다. 저농도 반도체 영역 NM과 고농도 반도체 영역 NH에 의해 MISFET의 소스, 드레인이 형성된다.
본 실시 형태에 의하면, 액침 노광에 사용하는 레지스트층 PR에 대하여, 액침 노광에 앞서 제1 주변 노광을 실시하여, 반도체 웨이퍼 SW의 주변에 위치하는 제1 주변 노광 영역 WEE1에 있어서의 레지스트층 PR의 발수성을 저감시킨 것에 의하여, 액침 노광에 있어서 기포 VD의 혼입을 방지할 수 있어, 레지스트 패턴 PRa의 패턴 불량을 방지할 수 있다.
또한 레지스트 패턴 PRa의 패턴이 전사된, 피가공막(2)인 질화실리콘막 및 소자 분리 영역 STI의 패턴 불량을 방지할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한 반도체 장치의 제조 수율을 향상시킬 수 있다.
기포 VD의 혼입이 두드러지는 경우에는 제1 주변 노광의 노광량을 크게 한다. 이것에 의하여, 제1 주변 노광 영역 WEE1의 친수화를 보다 진행시켜, 기포 VD의 혼입을 억제할 수 있다. 제1 주변 노광을 가한 것에 의하여 갭 GP에 누수가 발생하는 경우에는 제1 주변 노광의 노광량을 작게 한다. 이것에 의하여, 제1 주변 노광을 가한 것에 의한 과도한 레지스트 표면 친수화를 개선할 수 있다. 제1 주변 노광과 제2 주변 노광을 별도의 공정으로 한 것에 의하여, 상술한 바와 같이 제1 주변 노광의 노광량을 용이하게 변화시킬 수 있어, 액침 노광 시의 기포 VD의 혼입을 방지할 수 있다.
제2 주변 노광 영역 WEE2의 폭을 제1 주변 노광 영역 WEE1의 폭보다도 크게 한 것에 의하여, 제1 주변 노광 영역 WEE1에 조사되는 노광 광은, 제1 주변 노광의 노광량을 변화시켰다고 하더라도, 제2 주변 노광 영역 WEE2의 내측(제2 주변 노광 영역 내주 W2의 내측(중심측))에 형성되는 칩 영역 CH에 대하여 악영향을 미치지 않는다. 따라서 제1 주변 노광에 있어서의 노광량을 충분히 크게 할 수도 있어, 레지스트층 PR의 발수성을 충분히 저감시킬 수 있다.
제1 주변 노광의 노광 광의 파장을, 액침 노광에 있어서의 노광 광의 파장보다도 길게 한 것에 의하여, 예를 들어 제1 주변 노광에는, DUV 광을 이용한 노광 장치를 사용할 수 있으며, 제1 주변 노광의 처리 시간을 단축할 수 있어 제조 비용을 저감시킬 수 있다. 제2 주변 노광에 대해서도, DUV 광을 이용한 노광 장치를 사용할 수 있으므로 마찬가지의 효과가 얻어진다.
또한 마찬가지의 제법을 적용한 게이트 전극 GE의 패턴 불량을 방지할 수 있다.
<변형예 1>
변형예 1은, 도 3의 스텝 S4의 제1 주변 노광 직후에 반도체 웨이퍼 SW(레지스트층 PR)의 표면을 순수에 의하여 수세 처리하는 것이다.
제1 주변 노광 직후, 제1 주변 노광 영역 WEE1의 레지스트층 PR은, 레지스트층 PR을 구성하는 베이스 수지의 탈보호 반응이 일부 진행되어 극성기가 나타나 있다. 극성기는 물과의 친화성이 높으므로, 레지스트층 PR의 표면에 물이 공급되면, 극성기는 레지스트층 PR의 표면 방향으로 배향 변화되기 때문에, 레지스트층 PR의 친화성이 향상된다.
제1 주변 노광에서 레지스트층 PR의 발수성을 충분히 저감시킬 수 없는 경우 등에 특히 유효하다.
<변형예 2>
변형예 2는, 도 3의 스텝 S4의 제1 주변 노광 직후에 반도체 웨이퍼 SW에 열처리를 가하는 것이다. 열처리 조건은, 70℃, 10초 정도로 하여 노광 후 열처리보다도 저온, 단시간으로 하는 것이 적합하다.
제1 주변 노광 직후에 열처리를 추가함으로써, 제1 주변 노광 영역 WEE1에 있어서의 레지스트층 PR의 탈보호 반응을 보다 진행시킬 수 있어, 발수성이 크게 저하된다. 변형예 1의 경우와 마찬가지로, 제1 주변 노광에서 레지스트층 PR의 발수성을 충분히 저감시킬 수 없는 경우 등에 특히 유효하다.
<변형예 3>
변형예 3은, 도 3의 공정 흐름에 있어서, 제2 주변 노광을 액침 노광 전에 실시하는 것이다. 제1 주변 노광과 제2 주변 노광의 순서는, 액침 노광 전이면 어느 쪽이 먼저여도 되지만, 제1 주변 노광과 제2 주변 노광의 양쪽을 실시하는 것이 중요하다. 노광 조건은 상기 실시 형태와 마찬가지이며, 제1 주변 노광과 제2 주변 노광은 각각 노광 영역과 노광 조건이 상이하다. 즉, 제2 주변 노광 영역 WEE2의 폭은, 발수성을 제어하기 위한 제1 주변 노광 영역 WEE1의 폭보다도 넓게 하는 것이 중요하다. 이 관계를 유지함으로써, 제1 주변 노광에 있어서의 노광 광이, 제2 주변 노광 영역 WEE2의 내측(제2 주변 노광 영역 내주 W2의 내측(중심측))에 형성되는 칩 영역 CH에 대하여 악영향을 미치지 않는다. 예를 들어 제2 주변 노광에 있어서, 노광 광의 노광량을 크게 하면 제1 주변 노광을 생략할 수 있지만, 도 15의 제2 주변 노광 영역 내주 W2의 내측의 칩 영역에 영향을 미치기 때문에, 제1 주변 노광과 제2 주변 노광을 병용하는 것이 적합하다.
변형예 3의 경우, 제1 주변 노광과 제2 주변 노광을 단일의 노광 장치 유닛에 있어서 실시할 수 있기 때문에, 노광 공정의 처리 시간을 단축할 수 있다. 상기 실시 형태의 경우, 제1 주변 노광, 액침 노광 및 제2 주변 노광은 각각 별도의 노광 장치 유닛에서 처리되는 것이 일반적이다. 변형예 3에서는, 제1 주변 노광과 제2 주변 노광을 단일의 노광 장치 유닛에서 처리할 수 있기 때문에, 유닛 간의 이동 등의 시간을 단축할 수 있어 스루풋을 단축할 수 있다.
이상과 같이 하여 본 실시 형태의 반도체 장치가 제조된다.
이상, 본 발명자에 의하여 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어 피가공막(2) 상에 하층(3) 및 중간층(4)을 개재하여 레지스트층 PR을 형성하는 예로서 설명했지만, 중간층(4) 또는 하층(3), 또는 그 양자를 생략해도 된다.
1: 절연막
2: 피가공막
3: 하층
3a: 하층 패턴
4: 중간층
5: 소자 분리 절연막
CH: 칩 영역
CP: 중앙부
GE: 게이트 전극
GI: 게이트 절연막
GP: 갭
GV: 홈
IL: 액침 노광 영역
LS: 렌즈
LTS: 광원
MK1, MK2, MK3: 포토마스크
MS: 액침액
NM: 저농도 반도체 영역
NH: 고농도 반도체 영역
NZ: 노즐
NZa: 유입구
NZb: 흡입구
PC: 주변부
PR: 레지스트층
PRa: 레지스트 패턴
ST: 웨이퍼 스테이지
STI: 소자 분리 영역
SUB: 반도체 기판
SP: 측벽 절연막
SW: 반도체 웨이퍼
VD: 기포
WF: 외주
W1: 제1 주변 노광 영역 내주
W2: 제2 주변 노광 영역 내주
WEE1: 제1 주변 노광 영역
WEE2: 제2 주변 노광 영역
WSG: 웨이퍼 스테이지 가이드

Claims (14)

  1. (a) 대략 원형의 외주를 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 상에 피가공막을 형성하는 공정,
    (c) 상기 피가공막 상에 화학 증폭형 레지스트층을 형성하는 공정,
    (d) 상기 반도체 기판의 상기 외주로부터 제1 폭을 갖는 영역에 있어서, 상기 화학 증폭형 레지스트층에 제1 노광 광을 조사하는 제1 주변 노광을 실시하는 공정,
    (e) 상기 화학 증폭형 레지스트층에 제2 노광 광을 조사하는 액침 노광을 실시하는 공정,
    (f) 상기 반도체 기판의 상기 외주로부터 제2 폭을 갖는 영역에 있어서, 상기 화학 증폭형 레지스트층에 제3 노광 광을 조사하는 제2 주변 노광을 실시하는 공정,
    (g) 상기 (f) 공정 후, 상기 화학 증폭형 레지스트층을 현상 처리함으로써, 상기 제2 노광 광 및 상기 제3 노광 광이 조사된 영역의 상기 화학 증폭형 레지스트층을 제거하여, 제1 패턴을 갖는 레지스트 패턴을 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 제1 패턴을 갖도록 상기 피가공막에 에칭을 실시하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 화학 증폭형 레지스트층은 톱코트리스 레지스트(top-coatless resist)인, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 폭은 상기 제1 폭보다도 넓은, 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 액침 노광은, 렌즈와 상기 화학 증폭형 레지스트층 사이에 액침액을 유지한 상태에서, 상기 반도체 기판을 상기 렌즈에 대하여 스캔하면서 실시하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 (e) 공정에서는, 상기 반도체 기판의 주위를 둘러싸도록, 상기 반도체 기판의 외주로부터 소정의 거리 이격되어 웨이퍼 스테이지 가이드가 배치되어 있고, 상기 액침액이 상기 웨이퍼 스테이지 가이드와 상기 반도체 기판에 걸쳐진 상태에서 상기 액침 노광을 실시하는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 노광 광의 파장은 상기 제2 노광 광의 파장보다도 긴, 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (d) 공정과 (e) 공정 사이에,
    (i) 상기 화학 증폭형 레지스트층의 표면을 순수(deionized water)에 의하여 세정하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 (d) 공정과 (e) 공정 사이에,
    (j) 상기 화학 증폭형 레지스트층에 제1 온도의 제1 열처리를 가하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (f) 공정과 (g) 공정 사이에,
    (k) 상기 화학 증폭형 레지스트층에 제2 온도의 제2 열처리를 가하는 공정
    을 더 갖고,
    상기 제1 온도는 상기 제2 온도보다도 낮은, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (h) 공정 후에,
    (l) 상기 반도체 기판에, 상기 제1 패턴을 갖는 홈을 형성하는 공정,
    (m) 상기 홈 내에 선택적으로 절연막을 메워 넣어 소자 분리 영역을 형성하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 피가공막은 도체막이며,
    상기 (h) 공정 후에,
    (n) 상기 에칭이 실시된 상기 피가공막의 양 단부에 있어서, 상기 반도체 기판의 주면에 한 쌍의 반도체층을 형성하는 공정
    을 더 갖는, 반도체 장치의 제조 방법.
  12. (a) 대략 원형의 외주를 갖는 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 상에 피가공막을 형성하는 공정,
    (c) 상기 피가공막 상에 화학 증폭형 레지스트층을 형성하는 공정,
    (d) 상기 반도체 기판의 상기 외주로부터 제1 폭을 갖는 영역에 있어서, 상기 화학 증폭형 레지스트층에 제1 노광 광을 조사하는 제1 주변 노광을 실시하는 공정,
    (e) 상기 반도체 기판의 상기 외주로부터 제2 폭을 갖는 영역에 있어서, 상기 화학 증폭형 레지스트층에 제3 노광 광을 조사하는 제2 주변 노광을 실시하는 공정,
    (f) 상기 화학 증폭형 레지스트층에 제2 노광 광을 조사하는 액침 노광을 실시하는 공정,
    (g) 상기 (f) 공정 후, 상기 화학 증폭형 레지스트층을 현상 처리함으로써, 상기 제2 노광 광 및 상기 제3 노광 광이 조사된 영역의 상기 화학 증폭형 레지스트층을 제거하여, 제1 패턴을 갖는 레지스트 패턴을 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 제1 패턴을 갖도록 상기 피가공막에 에칭을 실시하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (d) 공정 후에 상기 (e) 공정을 실시하고,
    상기 제2 폭은 상기 제1 폭보다도 넓은, 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (e) 공정 후에 상기 (d) 공정을 실시하고,
    상기 제2 폭은 상기 제1 폭보다도 넓은, 반도체 장치의 제조 방법.
KR1020160057451A 2015-05-14 2016-05-11 반도체 장치의 제조 방법 KR20160134515A (ko)

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