KR20050002359A - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

Info

Publication number
KR20050002359A
KR20050002359A KR1020030043736A KR20030043736A KR20050002359A KR 20050002359 A KR20050002359 A KR 20050002359A KR 1020030043736 A KR1020030043736 A KR 1020030043736A KR 20030043736 A KR20030043736 A KR 20030043736A KR 20050002359 A KR20050002359 A KR 20050002359A
Authority
KR
South Korea
Prior art keywords
pattern
wafer
semiconductor device
photoresist film
pattern forming
Prior art date
Application number
KR1020030043736A
Other languages
English (en)
Inventor
김형륜
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043736A priority Critical patent/KR20050002359A/ko
Publication of KR20050002359A publication Critical patent/KR20050002359A/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G03F7/2026—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction
    • G03F7/2028—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction of an edge bead on wafers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • G03F7/3021—Imagewise removal using liquid means from a wafer supported on a rotating chuck

Abstract

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자의 포토리소그라피(photolithography) 공정에서 감광제막이 도포된 웨이퍼의 에지 부위와 패턴 형성 예정 부위를 동시에 노광 및 현상함으로써, 반도체 소자의 공정 단계를 감소시켜, 소자의 제조 단가를 낮출 수 있는 방법을 제공하는 것이다.

Description

반도체 소자의 패턴 형성방법{Method for Forming Pattern of Semiconductor Device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 보다 상세하게는 반도체 소자의 포토리소그라피(photolithography) 공정에서 감광제막이 도포된 웨이퍼의 에지(edge) 부위와 패턴 형성 예정 부위를 동시에 노광 및 현상함으로써, 소자의 제조 공정 단계를 감소시켜 소자의 제조 단가를 낮출 수 있다.
현재 반도체 소자는 고집적화 및 고성능화를 요구함에 따라 제조 공정이 다양하고 복잡해졌을 뿐만 아니라, 공정 단계 또한 증가하고 있는 추세이다. 상기 공정 단계 중 하나인 포토리소그라피(photolithography) 공정은 반도체 집적회로를 제작하기 위해서 웨이퍼 상에 다수의 미세회로를 형성하는 필수 공정인데, 상기 공정은 수행하는 도중에 회로 배선 사이의 미세한 간격 때문에 불순물 입자(particle)가 도입될 경우 불안정한 소자가 제조된다는 문제점이 있다.
상기 불순물 입자는 포토리소그라피 공정에서 기판을 회전시키면서 감광제막을 도포 할 때 웨이퍼 에지 부위에 구형 형태로 존재하면서, 후속 패턴 형성 공정 시에 사용되지 않고 남아 있다가, 베이크 공정을 거친 후 기판의 이송 도중 박리되면서 소자 내부에서 불순물 입자를 발생시키거나, 노광 시에 디포커스(defocus)를 일으키거나, 에칭(etching)이나 이온주입(implantation) 등과 같은 후속 공정을 수행하는 과정에서 소자 형성 장비를 오염시켜 전체 공정 수율을 감소시킨다.
현재, 상기와 같은 문제점을 일으키는 웨이퍼 에지 부위의 감광제는 (i) 웨이퍼 에지 부위의 전면(frontside) 상단에 분사 노즐(nozzle)을 장착한 다음, (ii) 상기 노즐을 통하여 에지 부위에 유기용제 성분으로 구성된 씬너(thinner) 조성물을 분사하여 제거한다.
이와 같은 종래의 씬너 조성물을 이용하여 감광제막을 제거하는 방법은 도 1b 내지 도 1d에 도시한 바와 같다.
도 1a를 참조하면, 모터(1) 및 웨이퍼를 장착하는 진공 원형 받침대(vacuum chuck stage)(3)를 포함하는 소자 제조 장치의 받침대 상부에 웨이퍼(5)를 장착한 다음, 회전 도포공정을 수행하여 웨이퍼(5) 상부에 감광제막(7)을 형성한다.
그리고, 웨이퍼(5) 에지 부위(E)의 전면 상단에 설치한 분사 노즐(9)을 통하여 씬너 조성물(11)을 분사하여 웨이퍼 에지 부위의 감광제막을 제거한다.
도 1b를 참조하면, 에지 부위(E)의 감광제막(7)이 제거된 웨이퍼(5)에 대한 리소그라피 공정을 수행하여 노광 부위(13)를 형성한다.
도 1c를 참조하면, 웨이퍼 전면에 현상액(15)을 분사하여 노광 부위(13)를 제거하기 위한 현상 공정을 수행한다.
도 1d를 참조하면, 상기 현상 공정으로 상부에 패턴(17)이 형성된 웨이퍼(5)를 얻을 수 있다.
그러나, 상기 씬너 조성물은 휘발성이 낮을 경우, 감광제막을 제거한 다음 휘발되지 못하고 잔류하여 후속 에칭 공정 시에 오염원으로 작용한다. 휘발성이 높은 씬너 조성물의 경우에는 웨이퍼를 급속히 냉각시켜 도포된 감광제막의 두께 편차를 발생시켜 반도체 소자의 수율을 저하시킨다.
또한, 상기 씬너 조성물을 사용하여 에지 부위의 감광제막을 제거하는 경우, 1차로 웨이퍼 에지 부위의 감광제막을 제거하는 단계를 수행한 후, 2차로 웨이퍼의 패턴을 노광 시키는 단계가 수행되기 때문에 반도체 공정 단계를 증가시켜, 소자의 생산 단가가 증가된다.
본 발명에서는 상기와 같이 문제점을 해결하기 위하여, 유기 용매에 대한 오염을 방지할 뿐만 아니라, 공정 단계를 감소시켜 제조 단가를 낮출 수 있는 반도체 소자의 패턴 형성방법을 제공하는 것을 목적으로 한다.
도 1a는 내지 도 1d는 종래의 방법에 따른 반도체 소자의 패턴 형성방법을 도시한 공정도.
도 2는 본 발명의 방법에 따른 반도체 소자의 패턴 형성방법을 도시한 공정도.
< 도면의 주요 부분에 대한 간단한 설명 >
1 : 모터 3 : 진공 원형 받침대
5, 35 : 웨이퍼 7, 37 : 감광제막
9 : 노즐(nozzle) 11 : 씬너(thinner)
13, 39, 41 : 노광 부위 15, 45 : 현상액
17, 47 : 패턴 E : 웨이퍼의 에지(edge) 부위
상기 목적을 달성하기 위하여 본 발명에서는 반도체 소자의 패턴을 형성하기 위하여 웨이퍼의 패턴 형성 예정 부위와 에지 부위의 감광제막을 동시에 노광 및 현상하는 반도체 소자의 패턴 형성 방법을 제공한다.
이하 본 발명을 상세히 설명한다.
본 발명에서는
웨이퍼 전면에 감광제막을 형성하는 단계;
리소그라피 공정을 수행하여 상기 웨이퍼의 에지(edge) 부위와 소정의 패턴형성 예정 부위의 감광제막에 대해 동시에 노광 공정을 수행하는 단계; 및
상기 결과물의 전면에 현상액을 분사하여 웨이퍼 에지 부위의 감광제막이 제거된 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.
이하 본 발명을 첨부 도면을 이용하여 상세히 설명한다.
도 2a를 참조하면, 진공 원형 받침대(미도시) 상부에 웨이퍼(35)를 장착한 다음, 회전 도포공정을 수행한다. 이때, 감광제막(37)은 웨이퍼(35) 상부의 에지 부위(E) 까지 형성된다.
상기 웨이퍼는 200∼300㎜의 크기의 웨이퍼를 사용하는 것이 바람직하며, 웨이퍼 상부에는 산화막, 질화막, 다결정 실리콘막, 비피에스지(borophosphosilicate glass; BPSG), 알루미늄, 텅스텐, 코발트, 유기 난반사 방지 물질, 메탈 및 티타늄 등으로 형성된 피식각층이 형성되어 있는 것이 바람직하다.
상기 감광제막은 웨이퍼를 장착한 받침대를 500∼7000rpm 속도로 회전시키면서, 웨이퍼 상부에서부터 700∼5000Å, 바람직하게는 1800∼5000Å의 두께로 형성시키는 것이 바람직하다.
상기 감광제막은 I-line 광원 또는 KrF (249nm), ArF (193nm), EUV(Extreme Ultra Violet) 또는 VUV(Vacuum Ultra Violet)와 같은 원자외선(DUV: Deep Ultra Violet) 영역의 광원을 사용하는 리소그라피 공정에 적합한 감광제막이면 무엇이든 사용하는 것이 가능한데, 바람직하게는 화학증폭형 중합체, 광산발생제 및 유기용매가 혼합된 화학증폭형 감광제를 사용한다.
상기 화학증폭형 중합체는 예를 들면 폴리비닐폐놀계, 폴리하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만틸계, 폴리 이미드계, 폴리아크릴레이트계 및 폴리메타 아크릴레이트계의 중합체 등이 있으며, 바람직하게는 산에 민감한 보호기를 갖는 시클로올레핀 반복단위와, 하이드록시알킬기를 갖는 시클로올레핀 반복단위와, 카르복시 또는 카르복시알킬기를 갖는 시클로올레핀 반복단위와, 말레익 안하이드라이드로 이루어진 반복단위를 포함하는 것이 바람직하다.
또한, 상기 유기 용매는 에틸-3-에톡시 프로피오네이트(ethyl-3-ethoxypropionate), 메틸-3-메톡시 프로피오네이트(methyl-3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜메틸에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔,디옥산, 디메텔 포름아미드 및 이들의 혼합하여 사용하는 것이 바람직하다.
도 2b를 참조하면, 웨이퍼 보다 작은 크기의 마스크를 이용하여 패턴 형성 예정 부위의 감광제막뿐만 아니라, 웨이퍼 에지 부위(E)에 동시에 노광 공정을 수행함으로써, 패턴 형성 예정 부위와 웨이퍼 에지 부위(E)에 노광 부위(39, 41)가 동시에 형성되도록 한다.
상기 노광 공정은 웨이퍼 보다 약 1∼50㎜, 바람직하게는 1∼30㎜ 작은 크기의 노광 마스크를 이용하여 수행되며, 상기 노광 공정으로 웨이퍼 에지 부위에 약 1∼50㎜, 바람직하게는 1∼30㎜ 폭의 노광 부위가 형성된다.
상기 마스크는 위상변이 마스크(phase shift mask; PSM)로써, 교차 위상변이 마스크(alternating-PSM), attanuated-PSM, 크롬 마스크(chromeless-PSM) 또는 바이너리 인텐시티 마스크(binary intensity make; BIM) 등을 사용한다.
상기 노광 공정은 I-line, KrF, ArF, EUV, VUV, E-빔, X-선 또는 이온 빔과 같은 노광원을 이용하여, 10∼300mJ/㎠, 바람직하게는 10∼200mJ/㎠의 에너지로 수행되는 것이 바람직하다.
또한, 상기 감광제막이 화학증폭형 감광제막인 경우, 상기 i) 노광전 및 노광 후; 또는 ii) 노광전 또는 노광후에 각각 베이크 공정을 수행하는 것이 바람직하며, 이때, 베이크 공정은 약 70 내지 200℃에서 수행된다.
도 2c를 참조하면, 상기 결과물의 전면에 현상액(45)을 분사한다.
상기 현상액은 알칼리 현상액, 예를 들면 테트라메틸암모늄 하이드록사이드, 소듐 하이드록사이드 (sodium hydroxide), 포타슘 하이드록사이드 (potassiumhydroxide) 및 리튬 하이드록사이드 (lithium hydroxide) 등을 단독 또는 혼합하여 사용할 수 있으며, 바람직하게는 2.3 wt%의 TMAH 수용액을 사용한다.
이때, 상기 현상액은 스태틱(static) 또는 다이나믹 스캔(dynamic scan) 방법을 이용하여 실온에서 1000∼1100ml/min 속도로 현상액을 분사한 후, 약 5∼10초간 수행되는 것이 바람직하다.
도 2d를 참조하면, 웨이퍼 전면에 대해 현상 공정을 수행하여, 패턴 형성 예정 부위의 노광 부위뿐만 아니라, 웨이퍼 에지 부위에 형성된 노광 부위의 감광제막까지 동시에 제거하여 패턴(47)을 형성한다.
상기 현상 공정 후, 세정액 공급 노즐로부터 린스(rinse) 액을 분사하여 웨이퍼 상에 잔존하고 있는 현상액을 제거하는 린스 공정과 상기 현상액 및 린스 액을 제거한 후 건조(dry) 하는 공정을 수행하는 세정 공정을 더 수행하는 바람직하다.
이때, 상기 린스 공정 시간은 5초∼120초, 바람직하게는 20∼40초 동안 수행되는 것이 바람직하다.
상기 본 발명은 L/S 패턴 및 콘택홀 패턴을 형성하기 위한 모든 패턴 형성 공정에서 사용될 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 웨이퍼의 패턴 형성 예정 부위와 에지 부위에 대해 동시에 노광 및 현상 공정을 수행함으로써, 후속 공정 시에 오염이 원인이 되는 에지 부위의 감광제막 불순물을 제거할 수 있을 뿐만 아니라, 패턴을형성하기 위한 공정 단계를 감소시켜 소자의 제조 단가를 낮출 수 있다.

Claims (14)

  1. 웨이퍼 전면에 감광제막을 형성하는 단계;
    리소그라피 공정을 수행하여 상기 웨이퍼의 에지(edge) 부위와 소정의 패턴형성 예정 부위의 감광제막에 대해 동시에 노광 공정을 수행하는 단계; 및
    상기 결과물의 전면에 현상액을 분사하여 웨이퍼 에지 부위의 감광제막이 제거된 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는 200∼300㎜의 크기의 웨이퍼를 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 노광 공정에 사용되는 노광 마스크는 웨이퍼 크기보다 1∼50㎜작은 것을 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 노광 공정에 사용되는 노광 마스크는 웨이퍼 크기보다 1∼30㎜작은 것을 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 웨이퍼는 상부에 산화막, 질화막, 다결정 실리콘막, 비피에스지 (borophosphosilicate glass; BPSG), 알루미늄, 텅스텐, 코발트, 유기 난반사 방지 물질, 메탈 및 티타늄으로 이루어진 군으로부터 선택된 하나의 물질을 이용한 피식각층이 형성되어 있는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 감광제막은 웨이퍼 상부에 700∼5000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 감광제막은 웨이퍼 상부에 1800∼5000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 감광제막은 I-line, KrF (249nm), ArF (193nm), EUV(Extreme Ultra Violet) 또는 VUV(Vacuum Ultra Violet)용 감광제막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 감광제막은 화학증폭형 중합체, 광산발생제 및 유기용매가 혼합된 화학증폭형 감광제인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 노광 공정은 I-line, KrF, ArF, EUV, VUV, E-빔, X-선 또는 이온 빔과 같은 노광원을 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 노광 공정은 10∼300mJ/㎠의 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  12. 제 1 항에 있어서,
    상기 패턴 형성 단계 후, 결과물의 전면에 대한 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  13. 제 12 항에 있어서,
    상기 세정 공정은 5초∼120초 동안 수행되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  14. 제 1 항에 있어서,
    상기 패턴 형성 방법은 L/S 패턴 또는 콘택홀 패턴을 형성하는 모든 패턴 공정에 사용되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
KR1020030043736A 2003-06-30 2003-06-30 반도체 소자의 패턴 형성방법 KR20050002359A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030043736A KR20050002359A (ko) 2003-06-30 2003-06-30 반도체 소자의 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043736A KR20050002359A (ko) 2003-06-30 2003-06-30 반도체 소자의 패턴 형성방법

Publications (1)

Publication Number Publication Date
KR20050002359A true KR20050002359A (ko) 2005-01-07

Family

ID=37217891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043736A KR20050002359A (ko) 2003-06-30 2003-06-30 반도체 소자의 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR20050002359A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158598A (zh) * 2015-05-14 2016-11-23 瑞萨电子株式会社 半导体器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021330A (ko) * 1996-09-16 1998-06-25 문정환 웨이퍼 가장자리의 감광막 제거방법
KR100248628B1 (ko) * 1997-12-17 2000-03-15 김영환 반도체 소자의 패턴형성방법 및 장치
JP2000306795A (ja) * 1999-04-21 2000-11-02 Nec Corp 半導体装置の製造方法
KR20020081922A (ko) * 2001-04-20 2002-10-30 삼성전자 주식회사 반도체 장치를 제조하기 위한 사진공정 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980021330A (ko) * 1996-09-16 1998-06-25 문정환 웨이퍼 가장자리의 감광막 제거방법
KR100248628B1 (ko) * 1997-12-17 2000-03-15 김영환 반도체 소자의 패턴형성방법 및 장치
JP2000306795A (ja) * 1999-04-21 2000-11-02 Nec Corp 半導体装置の製造方法
KR20020081922A (ko) * 2001-04-20 2002-10-30 삼성전자 주식회사 반도체 장치를 제조하기 위한 사진공정 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158598A (zh) * 2015-05-14 2016-11-23 瑞萨电子株式会社 半导体器件的制造方法
CN106158598B (zh) * 2015-05-14 2021-11-02 瑞萨电子株式会社 半导体器件的制造方法

Similar Documents

Publication Publication Date Title
KR100801159B1 (ko) 이머젼 리소그라피 에지 비드 제거
JP5795481B2 (ja) フォトリソグラフィパターンを形成する方法
TWI387998B (zh) 微影方法
KR100811431B1 (ko) 반도체 소자의 제조 방법
JP3946428B2 (ja) フォトレジストストリッパ組成物およびこれを用いたフォトレジストストリップ方法
EP1223470A1 (en) Method for forming pattern
TWI662369B (zh) 半導體元件的形成方法
CN106325002B (zh) 光刻技术显影成分及用于光刻技术图案化的方法
JP4531726B2 (ja) 微細化されたレジストパターンの形成方法
TW200837492A (en) Mask blanks and a transfer mask
CN109313401B (zh) 光致抗蚀剂图案缩小组合物与图案缩小方法
KR20030043914A (ko) 마이크로 전자 장치의 제조 방법
JP2018109763A (ja) パターン形成方法
KR20050002359A (ko) 반도체 소자의 패턴 형성방법
JP2001318472A5 (ko)
US20020187434A1 (en) Process for device fabrication in which the size of lithographically produced features is subsequently reduced
JP2000250229A (ja) フォトレジスト膜の現像方法
CN115524944A (zh) 用于制造半导体装置的方法和系统
KR100377178B1 (ko) 선택성 포토레지스트를 이용한 포토레지스트 패턴 형성 방법 및 반도체 장치 제조 방법
TW202409737A (zh) 製造半導體裝置之方法及系統
Mishra Photoresist development on sic and its use as an etch mask for sic plasma etch
JP2011071170A (ja) パターン形成方法及びパターン形成装置
JP2000187337A (ja) 現像液及びこれを用いた現像方法
JP2002190469A (ja) コンタクトホールの形成方法
JP2001159816A (ja) ホールパターンの形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application