KR20050113457A - 낸드 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 트랜지스터가 형성되고 밀집도가 높은 셀 어레이 영역과 셀 트랜지스터가 형성되지 않고 밀집도가 낮은 비셀/비노광 영역으로 정의되는 폴리-1 마스크 공정시 비셀/비노광 영역에 더미 스페이스 패턴을 셀 어레이 영역의 가장자리 부분과 인접된 위치에 형성하므로, 노광 장비의 COMA등의 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽인 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상을 방지하고, 레지스트 플로우 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형 및 포토레지스트 패턴의 DICD 변화를 방지할 수 있다.
Description
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 폴리-1 마스크(poly-1 mask) 공정시 노광 장비의 COMA(cyclo-olefin-maleic-anhydride) 등의 수차에 의한 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상, 레지스트 플로우(resist flow) 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형(deformation) 및 포토레지스트 패턴의 DICD(develop inspection critical dimension) 변화(variation)를 방지할 수 있는 낸드 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 낸드 플래시 메모리 소자가 고집적화 되어감에 따라 회로 선폭은 좁아지는 반면, 제한된 면적 하에서 플로팅 게이트와 컨트롤 게이트간의 커플링 비를 증가시켜야 한다. 커플링 비의 증가는 플로팅 게이트의 표면적과 비례하기 때문에, 플로팅 게이트의 표면적을 넓게 하는 방안으로 플로팅 게이트 사이의 공간 부분을 활용해야 한다. 이에 따라 플로팅 게이트간의 간격이 좁아지게 된다. 이와 같이 플로팅 게이트간의 간격을 좁게 하기 위하여 폴리-1 마스크 공정에 레지스트 플로우(resist flow) 공정을 적용하고 있다. 이러한 레지스트 플로우 공정은 질화물 하드 마스크 스킴(nitride HM scheme) 공정 대신에 포토레지스트를 배리어(barrier)로 한 슬롭(slope) 식각 공정을 가능케 하여 공정을 단순화하는 장점이 있을 뿐만 아니라, 디펙트(defect) 문제 유전체막과 플로팅 게이트와의 계면 문제를 해결할 수 있는 장점이 있다. 또한, 플로팅 게이트와 컨트롤 게이트간의 커플링 비는 모든 셀 트랜지스터에서 균일하여야 하는데, 회로 선폭이 좁아지는 관계로 노광 장비의 COMA 등의 수차에 의한 셀 블록의 왼쪽 및 오른쪽(cell block left & right) 최외곽에 위치한 패턴의 왜곡 현상에 주의를 기울려야 한다.
종래 낸드 플래시 메모리 소자에서 셀 트랜지스터가 형성되고 밀집도가 높은 셀 어레이 영역과 셀 트랜지스터가 형성되지 않고 밀집도가 낮은 비셀/비노광 영역으로 정의되는 폴리-1 마스크를 사용하여 플로팅 게이트를 형성할 때, 노광 장비의 COMA 등의 렌즈(lens) 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽에 위치한 패턴이 왜곡될 경우 ISO 최외곽 액티브 지역과의 오버레이 마진(overlay margin) 부족으로 인해 폴리-1 마스크 공정 및 식각 공정시에 서브-액티브 어택(sub-active attack)이 유발된다. 폴리-1 마스크 공정 및 식각 공정 후에 노광 장비의 COMA 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽에 위치한 패턴이 비대칭으로 형성되어 서브-액티브 어택이 유발된 경우가 도 1의 SEM 사진에 나타나 있다. 이러한 상태에서 게이트 공정을 진행하면, 도 2의 SEM 사진의 "A" 부분에 나타나듯이 게이트 라인의 가장자리 부분에서 브릿지(bridge) 현상이 발생된다.
도 3a 내지 도 3e는 레지스트 플로우 공정을 적용하는 종래 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 레지스트 플로우 공정 적용시 패턴 밀집도가 높은 부분과 패턴 밀집도가 낮은 부분 사이에서 스페이스 패턴의 변형(deformation) 및 포토레지스트 패턴의 DICD 변화를 설명하기 위하여, 패턴 밀집도가 높은 셀 트랜지스터 형성 부분을 셀 어레이 영역이라 정의하고, 패턴 밀집도가 낮고 셀 트랜지스터가 형성되지 않는 부분을 비셀/비노광 영역이라 정의한다.
도 3a를 참조하면, 반도체 기판(11) 상에 터널 산화막(12) 및 패드 폴리실리콘층(13)을 형성하고, 소자 격리 마스크 공정 및 식각 공정으로 트렌치를 형성하고, 소자 격리용 절연물 매립 공정 및 화학적 기계적 연마(CMP) 공정으로 소자 격리막(14)을 형성한다. 패터닝된 패드 폴리실리콘층(13) 및 소자 격리막(14)을 포함한 전체 구조 상에 플로팅 게이트용 제 1 폴리실리콘층(15)을 형성한다.
도 3b를 참조하면, 제 1 폴리실리콘층(15) 상에 버텀 반사방지막(BARC; 16) 및 포토레지스트층(17)을 도포한다. 폴리-1 레티클(poly-1 reticle; 20)을 사용한 노광 공정을 실시한다. 폴리-1 레티클(20)은 셀 트랜지스터가 형성되고 밀집도가 높은 셀 어레이 영역에 대응되는 부분에는 광 차단 영역 및 광 투과 영역이 다수개 형성되고, 셀 트랜지스터가 형성되지 않고 밀집도가 낮은 비셀/비노광 영역에 대응되는 부분에는 광 차단 영역이 형성된다.
도 3c를 참조하면, 현상 공정을 실시하여, 셀 어레이 영역에는 패턴 밀집도가 높은 제 1 셀 어레이 포토레지스트층 패턴들(17S)을 형성하고, 비셀/비노광 영역에는 패턴 밀집도가 낮은 제 1 대면적 포토레지스트층 패턴(17L)을 형성한다. 제 1 셀 어레이 포토레지스트층 패턴들(17S)은 제 1 스페이스 패턴(first space pattern; S1)에 의해 각각 이격되고, 제 1 대면적 포토레지스트층 패턴(17L)은 제 2 스페이스 패턴(S2)에 의해 제 1 셀 어레이 포토레지스트층 패턴(17S)과 이격된다.
도 3d를 참조하면, 레지스트 플로우 공정을 실시하고, 이로 인하여 제 1 셀 어레이 포토레지스트층 패턴들 및 제 1 대면적 포토레지스트층 패턴들(17S 및 17L)은 플로우 되어 제 3 스페이스 패턴(S3)을 갖는 제 2 셀 어레이 포토레지스트층 패턴들(17Sf) 및 제 4 스페이스 패턴(S4)만큼 이격되는 제 2 대면적 포토레지스트층 패턴(17Lf)으로 된다.
도 3e를 참조하면, 제 2 셀 어레이 포토레지스트층 패턴들 및 제 2 대면적 포토레지스트층 패턴(17Sf 및 17Lf)을 식각 마스크로 한 식각 공정으로 제 1 폴리실리콘층(15)을 식각하여 셀 어레이 영역에는 플로팅 게이트(15G)가 형성되고, 비셀/비노광 영역에는 제 1 폴리실리콘층 패턴(15P)이 형성된다. 이후, 도시하지는 않았지만, 유전체막 및 컨트롤 게이트용으로 제 2 폴리실리콘층을 형성하고, 게이트 마스크 공정 등을 실시하여 낸드 플래시 메모리 소자를 완성시킨다.
상기한 종래 발명에서, 120nm 급이나 90nm 급의 낸드 플래시 메모리 소자의 경우, 제 1 폴리실리콘층(15)은 약 1200Å의 두께로 형성하고, 버텀 반사방지막(16)은 약 600Å의 두께로 도포하고, 포토레지스트층(17)은 약 3100Å의 두께로 도포하고, 폴리-1 레티클을 사용한 노광 공정 및 현상 공정으로 제 1 및 제 2 스페이스 패턴(S1 및 S2)이 약 100nm인 제 1 셀 어레이 포토레지스트층 패턴들 및 제 1 대면적 포토레지스트층 패턴(17S 및 17L)을 형성한다. 이후, 포토레지스트 플로우 공정으로 제 3 및 제 4 스페이스 패턴(S3 및 S4)은 약 70nm인 제 2 셀 어레이 포토레지스트층 패턴들 및 제 2 대면적 포토레지스트층 패턴(17Sf 및 17Lf)을 형성한다.
그런데, 도 3c에 도시된 바와 같이 셀 어레이 영역에 형성된 제 1 셀 어레이 포토레지스트층 패턴들(17S)과 비셀/비노광 영역에 형성된 제 1 대면적 포토레지스트층 패턴(17L)은 패턴 밀집도가 서로 상이하다. 이에 따라, 포토레지스트 플로우 공정시 레지스트가 많은 비셀/비노광 영역의 제 1 대면적 포토레지스트층 패턴(17L)에서 오버플로잉(overflowing) 현상이 발생되어, 도 3d에 도시된 바와 같이, 셀 어레이 영역의 중앙 부분의 제 3 스페이스 패턴(S3)은 약 70nm의 폭으로 형성되지만 셀 어레이 영역의 가장자리 부분 즉, 비셀/비노광 영역과 경계를 이루는 "A" 부분의 제 4 스페이스 패턴(S4)은 70nm의 폭보다 좁으면서 비셀/비노광 영역 쪽에 경사(slope)가 심한 비대칭(asymmetric)이 되어 셀 어레이 영역의 중앙 부분에 형성된 제 3 스페이스 패턴(S3)과 비교하여 스페이스 패턴의 변형(deformation)이 존재할 뿐만 아니라, 포토레지스트 패턴의 DICD 변화가 발생하게 된다. 이러한 상태에서 식각 공정을 실시하게 되면, 도 3e에 도시된 바와 같이, "B" 부분에서 서브-액티브 어택(sub-active attack)이 유발된다.
상술한 바와 같이, 종래 방법으로 낸드 플래시 메모리 소자 제조시 노광 장비의 COMA등의 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽인 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상이 발생되고, 레지스트 플로우 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형 및 포토레지스트 패턴의 DICD 변화가 발생되어 소자의 성능 및 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현을 어렵게 한다.
따라서, 본 발명은 폴리-1 마스크 공정시 노광 장비의 COMA 등의 수차에 의한 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상을 방지하면서, 레지스트 플로우 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형 및 포토레지스트 패턴의 DICD 변화를 방지할 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래시 메모리 소자 제조 방법은 셀 어레이 영역 및 비셀/비노광 영역으로 구분되며 하부 구조가 형성된 기판 상에 폴리실리콘층을 형성하는 단계; 상기 셀 어레이 영역의 상기 폴리실리콘층 상에 패턴 밀집도가 높은 셀 어레이 포토레지스트층 패턴들을 형성하고, 상기 비셀/비노광 영역의 상기 폴리실리콘층 상에 패턴 밀집도가 낮은 대면적 포토레지스트층 패턴을 형성하되, 상기 대면적 포토레지스트층 패턴은 더미 스페이스 패턴이 포함되도록 형성되는 단계; 및 레지스트 플로우 공정을 실시한 후, 상기 폴리실리콘층의 노출된 부분을 식각하고, 이로 인하여 상기 셀 어레이 영역에는 다수의 플로팅 게이트들이 형성되고, 상기 비셀/비노광 영역에는 다수의 폴리실리콘층 패턴들이 형성되는 단계를 포함한다.
상기 하부 구조가 형성된 기판은, 반도체 기판 형성된 소자 격리막과, 상기 소자 격리막 사이의 상기 반도체 기판 상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성된 패드 폴리실리콘층을 포함한다.
상기 셀 어레이 포토레지스트층 패턴들은 제 1 스페이스 패턴에 의해 각각 이격되고, 상기 더미 스페이스 패턴을 갖는 상기 대면적 포토레지스트층 패턴은 제 2 스페이스 패턴에 의해 상기 셀 어레이 포토레지스트층 패턴과 이격되며, 상기 제 1 및 제 2 스페이스 패턴은 40 내지 120nm의 폭으로 형성된다.
상기 더미 스페이스 패턴은 적어도 1개 이상을 형성하며, 상기 제 1 및 제 2 스페이스 패턴의 폭보다 적어도 10nm 큰 폭으로 형성하며, 상기 레지스트 플로우 공정 후 기준으로 상기 셀 어레이 영역의 가장자리 부분에 형성되는 셀로부터 패턴의 폭보다 적어도 30nm 떨어진 위치에 형성한다.
상기 대면적 포토레지스트 패턴은 상기 더미 스페이스 패턴의 주변에 형성되는 적어도 1개 이상의 어시스트 패턴을 더 포함한다.
상기 대면적 포토레지스트 패턴은 상기 더미 스페이스 패턴의 주변에 형성되는 셀 사이즈와 동일한 혹은 그보다 작은 어시스트 패턴을 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상의 동일 부호는 동일 요소를 지칭한다.
도 4a 내지 도 4e는 레지스트 플로우 공정을 적용하는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 레지스트 플로우 공정 적용시 패턴 밀집도가 높은 부분과 패턴 밀집도가 낮은 부분 사이에서 스페이스 패턴의 변형(deformation) 및 포토레지스트 패턴의 DICD 변화를 설명하기 위하여, 패턴 밀집도가 높은 셀 트랜지스터 형성 부분을 셀 어레이 영역이라 정의하고, 패턴 밀집도가 낮고 셀 트랜지스터가 형성되지 않는 부분을 비셀/비노광 영역이라 정의한다.
도 4a를 참조하면, 반도체 기판(31) 상에 터널 산화막(32) 및 패드 폴리실리콘층(33)을 형성하고, 소자 격리 마스크 공정 및 식각 공정으로 트렌치를 형성하고, 소자 격리용 절연물 매립 공정 및 화학적 기계적 연마(CMP) 공정으로 소자 격리막(34)을 형성한다. 패터닝된 패드 폴리실리콘층(33) 및 소자 격리막(34)을 포함한 전체 구조 상에 플로팅 게이트용 제 1 폴리실리콘층(35)을 형성한다.
상기에서, 120nm 급이나 90nm 급의 낸드 플래시 메모리 소자의 경우, 제 1 폴리실리콘층(25)은 약 1200Å의 두께로 형성한다.
도 4b를 참조하면, 제 1 폴리실리콘층(35) 상에 버텀 반사방지막(BARC; 36) 및 포토레지스트층(37)을 도포한다. 폴리-1 레티클(poly-1 reticle; 40)을 사용한 노광 공정을 실시한다.
상기에서, 120nm 급이나 90nm 급의 낸드 플래시 메모리 소자의 경우, 버텀 반사방지막(26)은 약 600Å의 두께로 도포하고, 포토레지스트층은 약 3000Å이상의 두께로 도포한다. 폴리-1 레티클(40)은 셀 트랜지스터가 형성되고 밀집도가 높은 셀 어레이 영역에 대응되는 부분에는 광 차단 영역 및 광 투과 영역이 다수개 형성되고, 셀 트랜지스터가 형성되지 않고 밀집도가 낮은 비셀/비노광 영역에 대응되는 부분에는 광 차단 영역 및 적어도 1개 이상의 광 투과 영역이 형성된다.
도 4c를 참조하면, 현상 공정을 실시하여, 셀 어레이 영역에는 패턴 밀집도가 높은 제 1 셀 어레이 포토레지스트층 패턴들(37S)을 형성하고, 비셀/비노광 영역에는 패턴 밀집도가 낮은 제 1 대면적 포토레지스트층 패턴(37L)을 형성하되, 제 1 대면적 포토레지스트층 패턴(37L)은 적어도 1개 이상의 제 1 더미 스페이스 패턴(DS1)이 포함되도록 형성한다. 제 1 셀 어레이 포토레지스트층 패턴들(37S)은 제 1 스페이스 패턴(S1)에 의해 각각 이격되고, 제 1 대면적 포토레지스트층 패턴(37L)은 제 2 스페이스 패턴(S2)에 의해 제 1 셀 어레이 포토레지스트층 패턴(37S)과 이격된다.
상기에서, 제 1 및 제 2 스페이스 패턴(S1 및 S2)은 후속 공정인 레지스트 플로우 공정시 레지스트의 플로우 수준을 고려하여 40 내지 120nm의 폭이 되도록 형성한다. 제 1 더미 스페이스 패턴(DS1)은 적어도 1개 이상을 형성하되, 레지스트 플로우 공정 전 기준인 제 1 및 제 2 스페이스 패턴(S1 및 S2)의 폭보다 30nm 이상 큰 폭이 되도록 형성한다. 제 1 더미 스페이스 패턴(DS1)은 레지스트 플로우 공정 후 기준으로 셀 어레이 영역의 가장자리 부분에 형성되는 셀로부터 30nm 이상 떨어진 위치에 형성한다. 한편, 도시하지는 않았지만, 제 1 더미 스페이스 패턴(DS1)의 주변에 적어도 1개 이상의 어시스트 패턴(assist pattern)을 형성하거나, 셀 어레이 영역의 셀 사이즈와 동일한 혹은 그보다 작은 어시스트 패턴(assist pattern)을 형성하여 제 1 더미 스페이스 패턴(DS1)의 역할을 증대시킬 수 있다. 제 1 더미 스페이스 패턴(DS1)의 역할은 본 발명의 목적을 달성하는 것이다.
도 4d를 참조하면, 레지스트 플로우 공정을 실시하고, 이로 인하여 제 1 셀 어레이 포토레지스트층 패턴들 및 제 1 대면적 포토레지스트층 패턴들(37S 및 37L)은 플로우 되어 제 3 스페이스 패턴(S3)을 갖는 제 2 셀 어레이 포토레지스트층 패턴들(37Sf) 및 제 4 스페이스 패턴(S4)만큼 이격되고 제 2 더미 스페이스 패턴(DS2)을 갖는 제 2 대면적 포토레지스트층 패턴(37Lf)으로 된다.
상기에서, 제 3 스페이스 패턴(S3)은 레지스트 플로우 공정 전의 제 1 스페이스 패턴(S1)의 폭보다 좁은 소자에서 원하는 폭으로 형성되고, 셀 어레이 영역의 가장자리에 위치되는 제 4 스페이스 패턴(S4)은 레지스트 플로우 공정 전의 제 2 스페이스 패턴(S2)의 폭보다 좁은 소자에서 원하는 폭으로 형성된다. 제 4 스페이스 패턴(S4)이 종래에는 문제가 되었지만, 본 발명에서는 주변부인 비셀/비노광 영역에 형성된 제 2 더미 스페이스 패턴(DS2)에 의해 종래 문제가 해소된다. 즉, 제 2 더미 스페이스 패턴(DS2)에서 종래 문제점으로 지적된 폴리-1 마스크 공정시 노광 장비의 COMA 등의 수차에 의한 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상, 레지스트 플로우 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형 및 포토레지스트 패턴의 DICD 변화가 발생되기 때문이다.
도 4e를 참조하면, 제 2 셀 어레이 포토레지스트층 패턴들 및 제 2 대면적 포토레지스트층 패턴(37Sf 및 37Lf)을 식각 마스크로 한 식각 공정으로 제 1 폴리실리콘층(35)을 식각하여 셀 어레이 영역에는 다수의 플로팅 게이트(35G)가 형성되고, 비셀/비노광 영역에는 셀 동작과는 무관한 다수의 제 1 폴리실리콘층 패턴(35P)이 형성된다. 이후, 도시하지는 않았지만, 유전체막 및 컨트롤 게이트용으로 제 2 폴리실리콘층을 형성하고, 게이트 마스크 공정 등을 실시하여 낸드 플래시 메모리 소자를 완성시킨다.
상기한 본 발명의 실시예는 낸드 플래시 메모리 소자를 중심으로 설명하였으나, 마스크 공정이 밀집도가 높은 영역과 밀집도가 낮은 영역에 동시에 적용되는 반도체 소자의 제조 공정이나, 레지스트 플로우 공정을 적용하는 모든 반도체 소자에 적용할 수 있다.
상술한 바와 같이, 본 발명은 셀 트랜지스터가 형성되고 밀집도가 높은 셀 어레이 영역과 셀 트랜지스터가 형성되지 않고 밀집도가 낮은 비셀/비노광 영역으로 정의되는 폴리-1 마스크 공정시 비셀/비노광 영역에 더미 스페이스 패턴을 셀 어레이 영역의 가장자리 부분과 인접된 위치에 형성하므로, 노광 장비의 COMA등의 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽인 셀 어레이 영역의 가장자리 부분에서 포토레지스트 패턴의 왜곡 현상을 방지하고, 레지스트 플로우 공정 적용시 셀 어레이 영역의 가장자리 부분에서 스페이스 패턴의 변형 및 포토레지스트 패턴의 DICD 변화를 방지할 수 있어, 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.
도 1은 폴리-1 마스크 공정 및 식각 공정 후에 노광 장비의 COMA 수차에 의해 셀 블록의 왼쪽 및 오른쪽 최외곽에 위치한 패턴이 비대칭으로 형성되어 서브-액티브 어택이 유발된 상태의 SEM 사진;
도 2는 서브-액티브 어택이 발생된 상태에서 게이트 공정을 진행하여 게이트 라인의 가장자리 부분에서 브릿지 현상이 발생된 상태의 SEM 사진;
도 3a 내지 도 3e는 종래 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도; 및
도 4a 내지 도 4e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 31: 반도체 기판 12, 32: 터널 산화막
13, 33: 패드 폴리실리콘층 14, 34: 소자 격리막
15, 35: 제 1 폴리실리콘층 15G, 35G: 플로팅 게이트
15P, 35P: 제 1 폴리실리콘층 패턴 16, 36: 버텀 반사방지막
17S, 37S: 제 1 셀 어레이 포토레지스트층 패턴
17L, 37L: 제 1 대면적 포토레지스트층 패턴
17Sf, 37Sf: 제 2 셀 어레이 포토레지스트층 패턴
17Lf, 37Lf: 제 2 대면적 포토레지스트층 패턴
20, 40: 폴리-1 레티클
S1, S2, S3, S4: 스페이스 패턴 DS1, DS2: 더미 스페이스 패턴
Claims (9)
- 셀 어레이 영역 및 비셀/비노광 영역으로 구분되며 하부 구조가 형성된 기판 상에 폴리실리콘층을 형성하는 단계;상기 셀 어레이 영역의 상기 폴리실리콘층 상에 패턴 밀집도가 높은 셀 어레이 포토레지스트층 패턴들을 형성하고, 상기 비셀/비노광 영역의 상기 폴리실리콘층 상에 패턴 밀집도가 낮은 대면적 포토레지스트층 패턴을 형성하되, 상기 대면적 포토레지스트층 패턴은 더미 스페이스 패턴이 포함되도록 형성되는 단계; 및레지스트 플로우 공정을 실시한 후, 상기 폴리실리콘층의 노출된 부분을 식각하고, 이로 인하여 상기 셀 어레이 영역에는 다수의 플로팅 게이트들이 형성되고, 상기 비셀/비노광 영역에는 다수의 폴리실리콘층 패턴들이 형성되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부 구조가 형성된 기판은,반도체 기판 형성된 소자 격리막과,상기 소자 격리막 사이의 상기 반도체 기판 상에 형성된 터널 산화막과,상기 터널 산화막 상에 형성된 패드 폴리실리콘층을 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 어레이 포토레지스트층 패턴들은 제 1 스페이스 패턴에 의해 각각 이격되고, 상기 더미 스페이스 패턴을 갖는 상기 대면적 포토레지스트층 패턴은 제 2 스페이스 패턴에 의해 상기 셀 어레이 포토레지스트층 패턴과 이격되는 낸드 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 스페이스 패턴은 40 내지 120nm의 폭으로 형성되는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 더미 스페이스 패턴은 적어도 1개 이상을 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 더미 스페이스 패턴은 상기 제 1 및 제 2 스페이스 패턴의 폭보다 적어도 30nm 큰 폭으로 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 더미 스페이스 패턴은 상기 레지스트 플로우 공정 후 기준으로 상기 셀 어레이 영역의 가장자리 부분에 형성되는 셀로부터 적어도 30nm 떨어진 위치에 형성하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 대면적 포토레지스트 패턴은 상기 더미 스페이스 패턴의 주변에 형성되는 적어도 1개 이상의 어시스트 패턴을 더 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 대면적 포토레지스트 패턴은 상기 더미 스페이스 패턴의 주변에 형성되는 셀 사이즈와 동일한 혹은 그보다 작은 어시스트 패턴을 더 포함하는 낸드 플래시 메모리 소자의 제조 방법.
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| KR1020040038643A KR20050113457A (ko) | 2004-05-29 | 2004-05-29 | 낸드 플래시 메모리 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158598A (zh) * | 2015-05-14 | 2016-11-23 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
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2004
- 2004-05-29 KR KR1020040038643A patent/KR20050113457A/ko not_active Application Discontinuation
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