KR20160094123A

KR20160094123A - 칩 전자부품, 그 제조방법 및 이를 구비한 기판

Info

Publication number: KR20160094123A
Application number: KR1020150015309A
Authority: KR
Inventors: 최민성
Original assignee: 삼성전기주식회사
Priority date: 2015-01-30
Filing date: 2015-01-30
Publication date: 2016-08-09
Also published as: US11562851B2; US20160225517A1; US20230128594A1; KR101652850B1

Abstract

본 발명은 금속 자성체 분말을 포함하는 자성체 본체; 및 상기 자성체 본체의 외측에 배치된 외부전극;을 포함하며, 상기 외부전극은 상기 자성체 본체와 직접 접하도록 형성되는 제 1 도금층을 포함하는 칩 전자부품에 관한 것이다.

Description

칩 전자부품, 그 제조방법 및 이를 구비한 기판{Chip electronic component, manufacturing method thereof and board having the same}

본 발명은 칩 전자부품, 그 제조방법 및 이를 구비한 기판에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.

인덕터는 자성체 본체 내부에 내부 코일부를 형성하며, 상기 내부 코일부와 접속하는 외부전극을 상기 자성체 본체의 외측에 형성하여 제조한다.

일본공개특허 제2007-067214호

본 발명은 내부 코일부와 외부전극 간의 접촉 불량을 방지하고, 자성체 본체의 체적 증가를 통해 인덕턴스를 향상시키며, 제조 비용을 절감할 수 있는 칩 전자부품, 그 제조방법 및 이를 구비한 실장 기판에 관한 것이다.

본 발명의 일 실시형태는 금속 자성체 분말을 포함하는 자성체 본체; 및 상기 자성체 본체의 외측에 배치된 외부전극;을 포함하며, 상기 외부전극은 상기 자성체 본체와 직접 접하도록 형성되는 제 1 도금층을 포함하는 칩 전자부품을 제공한다.

본 발명의 일 실시형태에 따르면, 내부 코일부와 외부전극 간의 접촉 불량을 방지하여 과도한 접촉 저항의 상승을 막을 수 있다.

또한, 자성체 본체의 체적 증가를 통해 인덕턴스, DC-Bias 특성, 효율 등을 향상시킬 수 있다.

또한, 전도성 수지 페이스트를 사용하여 외부전극을 형성하는 공정이 제외되기 때문에 제조 비용을 절감할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품을 도시한 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 사시도이다.
도 3은 도 1의 I-I'선에 의한 단면도이다.
도 4는 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 길이-두께(L-T)방향의 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시형태에 따른 칩 전자부품의 외부전극을 형성하는 과정을 나타내는 도면이다.
도 7은 도 1의 칩 전자부품이 회로기판에 실장된 모습을 도시한 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩 전자부품

이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 사시도이고, 도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 사시도이며, 도 3은 도 1의 I-I'선에 의한 단면도이고, 도 4는 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.

도 1 내지 도 4를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(40), 상기 자성체 본체(50)의 외측에 배치된 외부전극(80)을 포함한다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.

상기 자성체 본체(50)는 금속 자성체 분말(51)을 포함한다.

상기 금속 자성체 분말(51)은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.

예를 들어, 상기 금속 자성체 분말(51)은 Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 금속 자성체 분말(51)의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 평균 입자 직경이 서로 다른 2종류 이상의 금속 자성체 분말이 혼합될 수 있다.

평균 입자 직경이 서로 다른 2종류 이상의 금속 자성체 분말을 혼합함으로써 충진율을 향상시켜 고 투자율을 확보할 수 있고, 고주파수 및 고전류에서의 자성 손실(Core Loss)에 따른 효율 저하를 방지할 수 있다.

상기 금속 자성체 분말(51)은 열경화성 수지에 분산된 형태로 포함된다.

상기 열경화성 수지는 예를 들어, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등일 수 있다.

상기 제 1 및 제 2 내부 코일부(41, 42)는 상기 자성체 본체(50) 내부에 배치된 절연 기판(20)의 일면에 형성된 제 1 코일 도체(41)와, 상기 절연 기판(20)의 일면과 대향하는 타면에 형성된 제 2 코일 도체(42)가 연결되어 형성된다.

상기 제 1 및 제 2 코일 도체(41, 42) 각각은 상기 절연 기판(20)의 동일 평면 상에 형성되는 평면 코일 형태일 수 있다.

상기 제 1 및 제 2 코일 도체(41, 42)는 나선(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 코일 도체(41, 42)는 상기 절연 기판(20)을 관통하여 형성되는 비아(46)를 통해 전기적으로 접속된다.

상기 제 1 및 제 2 코일 도체(41, 42)는 절연 기판(20) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.

상기 제 1 및 제 2 코일 도체(41, 42)와 비아(46)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 제 1 및 제 2 코일 도체(41, 42)는 절연막(미도시)으로 피복되어 자성체 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.

상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.

상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(50)를 형성한다.

상기 내부 코일부(40)의 내측에 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스를 향상시킬 수 있다.

도 2 및 도 3을 참조하여 내부 코일부(40)가 절연 기판(20) 상에 도금에 의해 형성된 코일 도체(41, 42)를 포함한 형태로 설명하였으나, 반드시 이에 제한된 것은 아니며 자성체 본체 내부에 배치되어 인가되는 전류에 의해 자속을 발생시킬 수 있는 형태라면 적용 가능하다.

상기 내부 코일부(40)를 이루는 상기 제 1 코일 도체(41)의 일 단부는 연장되어 상기 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출되며, 상기 제 2 코일 도체(42)의 일 단부는 연장되어 상기 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출된다.

상기 자성체 본체(50)의 길이(L) 방향의 양 단면으로 노출된 제 1 및 제 2 코일 도체(41, 42)의 일 단부는 상기 자성체 본체(50)의 외측에 배치된 외부전극(80)과 접속하여 전기적으로 연결된다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)의 상기 외부전극(80)은 상기 자성체 본체(50)와 직접 접하도록 형성되는 제 1 도금층(81)을 포함한다.

즉, 상기 제 1 도금층(81)은 상기 자성체 본체(50)의 표면에 직접 도금에 의해 형성된다.

상기 제 1 도금층(81)은 전기 전도성이 뛰어나고 재료비가 저렴한 Cu 도금층일 수 있으나, 이에 반드시 제한된 것은 아니다.

한편, 상기 제 1 도금층(81)은 도금에 의해 형성되기 때문에 글래스(glass) 성분 및 수지를 포함하지 않을 수 있다.

금속 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하는 경우에는 일반적으로 도전성 금속 및 수지를 포함하는 전도성 수지 페이스트를 사용하여 외부전극을 형성하였다. 이때, 전도성 수지 페이스트에 포함되는 도전성 금속은 비 저항이 낮은 은(Ag)을 주로 사용하였는데, 이는 재료비가 높을 뿐만 아니라 내부 코일부와의 접촉 불량이 빈번하여 과도한 접촉 저항의 상승이 발생하였다.

이에 본 발명의 일 실시형태는 자성체 본체(50)의 표면에 직접 도금에 의해 형성된 제 1 도금층(81)을 포함하는 외부전극(80)을 형성함으로써 내부 코일부와 외부전극 간의 접촉 불량 발생을 방지할 수 있게 하였다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50)에 포함된 금속 자성체 분말(51)에 의해 자성체 본체(50)의 표면에 직접 도금에 의해 제 1 도금층(81)을 형성할 수 있다.

따라서, 전도성 수지 페이스트, 특히, 재료비가 높은 은(Ag)을 포함하는 전도성 수지 페이스트를 사용하여 외부전극을 형성하는 공정이 제외되기 때문에 제조 비용을 절감할 수 있다.

또한, 전도성 수지 페이스트를 사용하여 외부전극을 형성하는 경우 전도성 수지 페이스트의 도포 두께를 조절하기 어려워 외부전극이 두껍게 형성되고, 외부전극이 두꺼워지는 만큼 자성체 본체의 체적이 감소할 수 밖에 없었다.

그러나, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 외부전극(80)은 자성체 본체(50)의 표면에 직접 도금에 의해 형성되기 때문에 두께 조절이 용이하고, 보다 얇게 외부전극을 형성할 수 있다. 이에 따라, 자성체 본체(50)의 체적을 증가시킬 수 있으며, 인덕턴스, DC-Bias 특성, 효율 등을 향상시킬 수 있다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)의 상기 외부전극(80)은 상기 제 1 도금층(81) 상에 형성된 제 2 도금층(82) 및 상기 제 2 도금층(82) 상에 형성된 제 3 도금층(83)을 더 포함한다.

상기 제 2 및 제 3 도금층(82, 83)은 도금에 의해 형성되며, 상기 제 1 도금층(81)과 마찬가지로 도금에 의해 형성되기 때문에 글래스(glass) 성분 및 수지를 포함하지 않을 수 있다.

상기 제 2 도금층(82)은 Ni 도금층이고, 상기 제 3 도금층(83)은 Sn 도금층일 수 있으나, 이에 반드시 제한된 것은 아니다.

상기 외부전극(80)의 최외층인 제 3 도금층(83)을 Sn 도금층으로 형성함으로써 회로기판에 칩 전자부품(100)을 실장 시 솔더와의 접합성을 향상시킬 수 있다.

상기 제 2 도금층(82)을 Ni 도금층으로 형성함으로써 Cu 도금층으로 이루어진 제 1 도금층(81)과 Sn 도금층으로 이루어진 제 3 도금층(83) 간의 연결성을 향상시킬 수 있다.

상기 외부전극(80)은 상기 자성체 본체(50)의 길이(L) 방향의 양 단면에 각각 형성되며, 상기 자성체 본체(50)의 앙 단면과 접하는 폭(W) 방향의 양 측면과 두께(T) 방향의 양 주면으로 연장된다.

다만, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 외부전극의 형상은 이에 반드시 제한되는 것은 아니며, 자성체 본체(50)의 적어도 일면으로 노출된 내부 코일부(40)의 단부와 접속할 수 있으면 적용 가능하다.

한편, 상기 자성체 본체(50)의 표면에는 절연층(60)이 형성된다.

상기 절연층(60)은 상기 외부전극(80)이 형성되는 영역을 제외한 영역에 형성된다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50)에 금속 자성체 분말(51)이 포함되며, 상기 금속 자성체 분말(51)에 의해 자성체 본체(50)의 표면에 직접 도금하여 제 1 도금층(81)을 형성할 수 있다.

다시 말해, 금속 자성체 분말(51)이 포함된 자성체 본체(50)를 그대로 도금할 경우 외부전극을 형성하여야 할 영역 뿐 만 아니라 자성체 본체(50)의 표면 전체에 도금이 될 수 있다.

따라서, 외부전극을 형성하기 위하여 도금을 진행할 때 외부전극을 형성할 영역을 제외한 영역은 금속 자성체 분말에 의해 도금되는 것을 방지할 필요가 있다.

이에, 본 발명의 일 실시형태는 자성체 본체(50)의 표면에 도금으로 제 1 도금층(81)을 형성하기 이전에 제 1 도금층(81)의 형성 부위를 제외한 영역에 절연층(60)을 형성한 후 도금을 진행함으로써 외부전극이 형성될 영역을 제외한 영역에 도금 번짐이 발생하는 것을 방지할 수 있다.

도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 길이-두께(L-T)방향의 단면도이다.

도 5를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품(100)은 상기 자성체 본체(50)의 두께(T) 방향의 양 주면에 형성된 표면 전극층(84)을 더 포함한다.

상기 표면 전극층(84)은 상기 자성체 본체(50)의 양 주면의 일부에 형성되어 양 주면으로 연장되어 형성되는 외부전극(80)의 고착 강도를 향상시킬 수 있다.

상기 표면 전극층(84)은 도전성 페이스트를 인쇄 공법에 의해 도포하거나 스퍼터링 등의 박막 공정을 통해 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.

상기 표면 전극층(84)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 포함할 수 있다.

상기 표면 전극층(84)을 형성할 경우 회로기판에 칩 전자부품(100)을 실장 시 외부전극(80)의 고착 강도를 더욱 향상시킬 수 있으나, 외부전극(80)의 고착 강도의 개선이 필요없는 경우는 표면 전극층(84)을 형성할 필요는 없다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)은 표면 전극층(84)을 형성하지 않더라도 상기 자성체 본체(50)에 포함된 금속 자성체 분말(51)에 의해 도금으로 외부전극(80)을 형성할 수 있으며, 상기 절연층(60)의 형성 영역을 조절하여 외부전극(80)의 양 주면으로의 연장되는 폭을 조절할 수 있다.

다시 말해, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 표면 전극층(84)을 형성하지 않더라도 도금에 의해 외부전극(80)을 형성하는데는 어려움이 없다.

상기 표면 전극층(84)의 구성을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 구성과 중복되는 구성은 동일하게 적용될 수 있다.

칩 전자부품의 제조방법

이하, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 제조방법을 설명한다.

먼저, 내부 코일부(40)를 형성한다.

절연 기판(20)에 비아 홀을 형성하고, 상기 절연 기판(20) 상에 개구부를 갖는 도금 레지스트를 형성한 후, 상기 비아 홀 및 개구부를 도금에 의해 도전성 금속으로 충진하여 제 1 및 제 2 코일 도체(41, 42)와, 이를 연결하는 비아(46)를 형성할 수 있다.

상기 제 1 및 제 2 코일 도체(41, 42)와 비아(46)는 전기 전도성이 뛰어난 도전성 금속으로 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

다만, 내부 코일부(40)의 형성 방법은 이와 같은 도금 공정으로 반드시 제한되는 것은 아니며, 금속 와이어(wire)로 내부 코일부를 형성할 수도 있고, 자성체 본체 내부에 형성되어 인가되는 전류에 의해 자속을 발생시킬 수 있는 형태라면 적용 가능하다.

상기 제 1 및 제 2 코일 도체부(41, 42) 상에 제 1 및 제 2 코일 도체(41, 42)를 피복하는 절연막(미도시)을 형성할 수 있다.

상기 절연막(미도시)은 스크린 인쇄법, 포토 레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연 기판(20)은 제 1 및 제 2 코일 도체(41, 42)가 형성되지 않은 영역의 중앙부가 제거되어 코어부 홀을 형성할 수 있다.

상기 절연 기판(20)의 제거는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 통해 수행할 수 있다.

다음으로, 상기 제 1 및 제 2 내부 코일부(41, 42)의 상부 및 하부에 금속 자성체 분말(51)을 포함하는 자성체 시트를 적층하여 자성체 본체(50)를 형성한다.

상기 자성체 시트는 금속 자성체 분말(51)과, 열경화성 수지, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film) 상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.

상기 자성체 시트는 금속 자성체 분말(51)이 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 제조된다.

상기 자성체 시트를 적층하고, 압착 및 경화하여 내부 코일부(40)가 매설된자성체 본체(50)를 형성한다.

이때, 상기 코어부 홀이 자성 재료로 충진되어 코어부(55)를 형성한다.

본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법으로 자성체 시트를 적층하여 내부 코일부(40)가 매설된 자성체 본체(50)를 형성하는 공정을 설명하였으나, 반드시 이에 제한되는 것은 아니며, 내부 코일부가 매설된 금속 자성체 분말-수지 복합체를 형성할 수 있는 방법이라면 적용 가능하다.

도 6a 및 도 6b는 본 발명의 일 실시형태에 따른 칩 전자부품의 외부전극을 형성하는 과정을 나타내는 도면이다.

도 6a를 참조하면, 상기 자성체 본체(50)의 표면 중 외부전극을 형성할 영역을 제외한 영역에 절연층(60)을 형성한다.

본 발명의 일 실시형태에 따른 칩 전자부품(100)의 외부전극을 형성할 때, 금속 자성체 분말(51)이 포함된 자성체 본체(50)를 그대로 도금할 경우 외부전극을 형성하여야 할 영역 뿐 만 아니라 자성체 본체(50)의 표면 전체에 도금이 될 수 있다.

한편, 상기 자성체 본체(50)의 두께(T) 방향의 양 주면에 표면 전극층(84)을 더 형성할 수 있다.

도 6b를 참조하면, 상기 절연층(60)이 형성되지 않은 자성체 본체(50)의 표면을 도금하여 제 1 도금층(81)을 형성한다.

본 발명의 일 실시형태는 자성체 본체(50)에 포함된 금속 자성체 분말(51)에 의해 자성체 본체(50)의 표면에 직접 도금으로 제 1 도금층(81)을 형성할 수 있다.

이에 본 발명의 일 실시형태는 외부전극(80)을 형성하는 과정에서 자성체 본체(50)의 표면을 직접 도금하여 제 1 도금층(81)을 형성함으로써 내부 코일부와 외부전극 간의 접촉 불량 발생을 방지할 수 있게 하였다.

또한, 전도성 수지 페이스트, 특히, 재료비가 높은 은(Ag)을 포함하는 전도성 수지 페이스트를 사용하여 외부전극을 형성하는 공정이 제외되기 때문에 제조 비용을 절감할 수 있다.

그러나, 본 발명의 일 실시형태는 외부전극(80)을 자성체 본체(50)의 표면에 직접 도금하는 공정을 통해 형성하기 때문에 두께 조절이 용이하고, 보다 얇게 외부전극을 형성할 수 있다. 이에 따라, 자성체 본체(50)의 체적을 증가시킬 수 있으며, 인덕턴스, DC-Bias 특성, 효율 등을 향상시킬 수 있다.

본 발명의 일 실시형태는 상기 제 1 도금층(81) 상에 제 2 도금층(82)을 더 형성하고, 상기 제 2 도금층(82) 상에 제 3 도금층(83)을 더 형성한다.

상기 제 2 및 제 3 도금층(82, 83)은 도금에 의해 형성하며, 상기 제 1 도금층(81)과 마찬가지로 도금에 의해 형성되기 때문에 글래스(glass) 성분 및 수지를 포함하지 않을 수 있다.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.

칩 전자부품의 실장 기판

도 7은 도 1의 칩 전자부품이 회로기판에 실장된 모습을 도시한 사시도이다.

도 7을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)을 구비한 기판(1000)은 상부에 서로 이격되게 형성된 복수 개의 전극 패드(220)를 포함하는 회로기판(210)과, 상기 회로기판(210) 상에 실장된 칩 전자부품(100)을 포함한다.

상기 칩 전자부품(100)의 외측에 배치된 외부전극(80)은 각각 전극 패드(220) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 회로기판(210)과 전기적으로 연결될 수 있다.

이때, 상기 외부전극(80)의 최외층인 제 3 도금층(83)을 Sn 도금층으로 형성함으로써 회로기판에 칩 전자부품(100)을 실장 시 솔더(230)와의 접합성을 향상시킬 수 있다.

한편, 상기 칩 전자부품(100)의 자성체 본체(50)의 양 주면과 상기 양 주면 상에 형성된 제 1 도금층(81) 사이에 표면 전극층(84)을 더 형성할 경우 회로기판(210)에 칩 전자부품(100)을 실장 시 외부전극(80)의 고착 강도를 더욱 향상시킬 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 칩 전자부품 1000 : 칩 전자부품을 구비한 기판
20 : 절연 기판 210 : 회로기판
40 : 내부 코일부 220 : 전극 패드
41, 42 : 제 1 및 제 2 코일 도체 230 : 솔더
46 : 비아
50 : 자성체 본체
51 : 금속 자성체 분말
55 : 코어부
60 : 절연층
80 : 외부전극
81, 82, 83 : 제 1 내지 제 3 도금층
84 : 표면 전극층

Claims

금속 자성체 분말을 포함하는 자성체 본체; 및
상기 자성체 본체의 외측에 배치된 외부전극;을 포함하며,
상기 외부전극은 상기 자성체 본체와 직접 접하도록 형성되는 제 1 도금층을 포함하는 칩 전자부품.
제 1항에 있어서,
상기 외부전극은 상기 제 1 도금층 상에 형성된 제 2 도금층 및 상기 제 2 도금층 상에 형성된 제 3 도금층을 더 포함하는 칩 전자부품.
제 1항에 있어서,
상기 제 1 도금층은 Cu 도금층인 칩 전자부품.
제 2항에 있어서,
상기 제 2 도금층은 Ni 도금층이고, 상기 제 3 도금층은 Sn 도금층인 칩 전자부품.
제 1항에 있어서,
상기 자성체 본체의 표면에 형성되며, 상기 외부전극이 형성되는 영역을 제외한 영역에 형성되는 절연층;을 더 포함하는 칩 전자부품.
제 1항에 있어서,
상기 외부전극은 상기 자성체 본체의 길이 방향의 양 단면에 각각 형성되며, 상기 자성체 본체의 앙 단면과 접하는 폭 방향의 양 측면 및 두께 방향의 양 주면으로 연장된 칩 전자부품.
제 1항에 있어서,
상기 자성체 본체의 두께 방향의 양 주면에 형성된 표면 전극층;을 더 포함하는 칩 전자부품.
제 1항에 있어서,
상기 자성체 본체의 내부에는 절연 기판의 일면과 타면에 배치된 코일 도체가 연결되어 형성된 내부 코일부를 포함하는 칩 전자부품.
제 8항에 있어서,
상기 코일 도체는 도금으로 형성된 칩 전자부품.
제 1항에 있어서,
상기 금속 자성체 분말은 열경화성 수지에 분산되어 포함된 칩 전자부품.
내부 코일부를 형성하는 단계;
상기 내부 코일부의 상부 및 하부에 금속 자성체 분말을 포함하는 자성체 시트를 적층하여 자성체 본체를 형성하는 단계; 및
상기 자성체 본체의 외측에 외부전극을 형성하는 단계;를 포함하며,
상기 외부전극을 형성하는 단계는, 상기 자성체 본체의 적어도 일면에 직접 도금에 의해 제 1 도금층을 형성하는 단계를 포함하는 칩 전자부품의 제조방법.
제 11항에 있어서,
상기 외부전극을 형성하는 단계는, 상기 제 1 도금층 상에 제 2 도금층을 형성하고, 상기 제 2 도금층 상에 제 3 도금층을 형성하는 단계를 더 포함하는 칩 전자부품의 제조방법.
제 11항에 있어서,
상기 제 1 도금층은 Cu 도금층인 칩 전자부품의 제조방법.
제 12항에 있어서,
상기 제 2 도금층은 Ni 도금층이고, 상기 제 3 도금층은 Sn 도금층인 칩 전자부품의 제조방법.
제 11항에 있어서,
상기 자성체 본체의 외측에 외부전극을 형성하는 단계 이전에,
상기 자성체 본체의 표면 중 상기 외부전극이 형성되는 영역을 제외한 영역에 절연층을 형성하는 단계;를 더 포함하는 칩 전자부품의 제조방법.
제 11항에 있어서,
상기 자성체 본체의 외측에 외부전극을 형성하는 단계 이전에,
상기 자성체 본체의 두께 방향의 양 주면에 표면 전극층을 형성하는 단계;를 더 포함하는 칩 전자부품의 제조방법.
상부에 복수의 전극 패드를 갖는 회로기판; 및
상기 회로기판 위에 실장된 제 1 항의 칩 전자부품;을 포함하는 칩 전자부품을 구비한 기판.