KR101607026B1 - 칩 전자부품 및 그 제조방법 - Google Patents

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KR101607026B1 KR1020140152057A KR20140152057A KR101607026B1 KR 101607026 B1 KR101607026 B1 KR 101607026B1 KR 1020140152057 A KR1020140152057 A KR 1020140152057A KR 20140152057 A KR20140152057 A KR 20140152057A KR 101607026 B1 KR101607026 B1 KR 101607026B1
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강도원
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Abstract

본 발명은 금속 자성체 분말을 포함하는 자성체 본체; 상기 자성체 본체 내부에 매설된 내부 코일부; 및 상기 자성체 본체의 상면 및 하면 중 적어도 하나에 배치된 도금 번짐 방지층;을 포함하며, 상기 도금 번짐 방지층은 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말을 포함하는 칩 전자부품에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
일본공개특허 제2008-166455호
본 발명은 외부전극 형성 시 칩 전자부품의 표면에서 발생하는 도금 번짐을 개선한 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 금속 자성체 분말을 포함하는 자성체 본체; 상기 자성체 본체 내부에 매설된 내부 코일부; 및 상기 자성체 본체의 상면 및 하면 중 적어도 하나에 배치된 도금 번짐 방지층;을 포함하며, 상기 도금 번짐 방지층은 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말을 포함하는 칩 전자부품을 제공한다.
본 발명에 따르면, 외부전극 형성 시 칩 전자부품의 표면에서 발생하는 도금 번짐을 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 4는 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 5는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 7a 내지 도 7e는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 순차적으로 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(42, 44), 상기 자성체 본체(50)의 상면 및 하면에 배치된 도금 번짐 방지층(60) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(42, 44)와 전기적으로 연결된 외부전극(80)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 금속 자성체 분말을 포함한다.
상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성체 분말은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 수지 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)에 포함되는 금속 자성체 분말의 충진율을 향상시키기 위하여 입도가 서로 다른 2종 이상의 금속 자성체 분말을 일정 비율로 혼합하여 제조할 수 있다.
정해진 단위 부피에서 높은 인덕턴스를 얻기 위해서 투자율이 높은 입도가 큰 금속 자성체 분말을 사용하며, 상기 입도가 큰 금속 자성체 분말과 함께 입도가 작은 금속 자성체 분말을 혼합함으로써 충진율을 향상시켜 고투자율을 확보할 수 있고, 고주파수 및 고전류에서의 자성 손실(Core Loss)에 따른 효율 저하를 방지할 수 있다.
그러나, 이와 같이 입도가 큰 금속 자성체 분말과 입도가 작은 금속 자성체 분말을 혼합하는 경우, 자성체 본체의 표면 조도가 커지게 된다. 특히, 개별 칩 사이즈로 절단된 자성체 본체를 연마하는 과정에서 자성체 본체의 표면에 입도가 큰 금속 자성체 분말이 돌출되고, 돌출된 부위의 절연 코팅층이 박리된다.
이에 따라, 추후에 외부전극의 도금층 형성 시 절연 코팅층이 박리된 금속 자성체 분말 상에도 도금층이 형성되는 도금 번짐 불량이 발생되는 문제가 있다.
이에, 본 발명의 일 실시형태는 자성체 본체(50)의 상면 및 하면 중 적어도 하나에 입도가 작은 미분으로 이루어진 도금 번짐 방지층(60)을 형성하여 상술한 문제를 해결할 수 있다.
본 발명의 일 실시형태에 따른 도금 방지층(60)에 대한 구체적인 설명은 후술하도록 한다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에 코일 형상의 패턴을 가지는 내부 코일부(42)가 형성되며, 상기 절연 기판(20)의 반대 면에도 코일 형상의 패턴을 가지는 내부 코일부(44)가 형성된다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 금속 자성체 분말로 충진되어 코어부(55)를 형성한다. 금속 자성체 분말로 충진되는 코어부(55)를 형성함에 따라 인덕턴스를 향상시킬 수 있다.
상기 내부 코일부(42, 44)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(42, 44)는 상기 절연 기판(20)에 형성되는 비아 전극을 통해 전기적으로 접속된다.
상기 내부 코일부(42, 44) 및 비아 전극은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 절연 기판(20)의 일면에 형성되는 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 코일부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부전극(80)이 형성된다.
상기 외부전극(80)은 전기 전도성이 뛰어난 도전성 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 자성체 본체(50)는 제 1 금속 자성체 분말(51)과, 상기 제 1 금속 자성체 분말(51)보다 D50이 작은 제 2 금속 자성체 분말(52)이 혼합되어 포함된다.
D50이 큰 제 1 금속 자성체 분말(51)은 고투자율을 구현하며, D50이 큰 제 1 금속 자성체 분말(51)과 D50이 작은 제 2 금속 자성체 분말(52)을 함께 혼합함으로써 충진율을 향상시켜 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
상기 제 1 금속 자성체 분말(51)은 D50이 18㎛ 내지 22㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 D50이 2㎛ 내지 4㎛일 수 있다.
상기 D50은 레이저 회절 산란법을 이용한 입자 지름, 입도 분포 측정 장치를 이용하여 측정된다.
상기 제 1 금속 자성체 분말(51) 및 제 2 금속 자성체 분말(52) 각각의 입경은, 상기 제 1 금속 자성체 분말(51)은 10㎛ 내지 50㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 0.5㎛ 내지 6㎛일 수 있다.
상기 자성체 본체(50)는 평균 입경이 큰 제 1 금속 자성체 분말(51)과, 상기 제 1 금속 자성체 분말(51)보다 평균 입경이 작은 제 2 금속 자성체 분말(52)이 혼합되어 포함된다.
상기 제 1 금속 자성체 분말(51) 및 제 2 금속 자성체 분말(52)은 8:2 내지 5:5의 중량비로 혼합될 수 있다.
상기 제 1 금속 자성체 분말(51) 및 제 2 금속 자성체 분말(52)이 상기 범위 내의 중량비로 혼합됨에 따라 충진율이 향상되어 투자율이 증가하고, 인덕턴스가 향상될 수 있다.
상기 자성체 본체(50)의 투자율은 31H/m 내지 50H/m일 수 있다.
상기 자성체 본체(50)의 외측에는 상기 내부 코일부(42, 44)의 단부와 접속하는 외부전극(80)이 형성된다.
상기 외부전극(80)은 도전성 페이스트를 사용하여 형성한 전극층(81)과, 상기 전극층 상에 도금 공정으로 형성한 도금층(82)을 포함할 수 있다.
상기 전극층(81)은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상의 도전성 금속과 열경화성 수지를 포함하는 전도성 수지층일 수 있다.
상기 도금층(82)은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기 도금층(82)을 형성하는 도금 공정 시 자성체 본체(50)의 표면에 노출된 조분의 금속 자성체 분말 상에 도금층이 형성되는 도금 번짐 불량이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 자성체 본체(50)의 상면 및 하면에 미분의 금속 자성체 분말로 이루어져 높은 절연 저항을 나타내는 고 절연 저항층(60)을 형성함으로써 도금 번짐 방지층의 역할을 할 수 있다.
상기 고 절연 저항층과 도금 번짐 방지층은 동일한 구성요소로서, 이하에서는, 도금 번짐 방지층으로 통일하여 설명한다.
고투자율을 구현하기 위하여 조분의 금속 자성체 분말을 사용하는 경우 자성체 본체(50)의 표면에 조분의 금속 자성체 분말이 노출되고, 외부전극의 도금층(82)을 형성하는 도금 공정 시 상기 조분의 금속 자성체 분말의 노출 부위에 도금층이 형성되는 불량이 발생하는 문제가 있다.
그러나, 본 발명의 일 실시형태는 상기 자성체 본체(50)의 상면 및 하면에 미분의 금속 자성체 분말로 이루어진 도금 번짐 방지층(60)을 형성하여 자성체 본체(50) 표면의 조도를 개선하고, 조분에 의한 도금 번짐 현상을 개선할 수 있다.
상기 도금 번짐 방지층(60)은 금속 자성체 분말(61)을 포함하기 때문에 도금 번짐 방지층의 형성으로 인해서 자성체 본체의 두께가 감소하기 때문에 발생하는 인덕턴스의 저하를 방지할 수 있다.
즉, 상기 도금 번짐 방지층(60)은 미분의 금속 자성체 분말(61)을 포함함으로써 도금 번짐 현상을 개선할 뿐만 아니라 인덕턴스 형성에도 기여하게 된다.
상기 자성체 본체(50)의 두께를 t1, 상기 도금 번짐 방지층(60)의 두께를 t2라 하면, t2/t1은 0.25 이하일 수 있다.
상기 t2/t1가 0.25를 초과할 경우 자성체 본체의 두께가 많이 감소하기 때문에 인덕턴스의 저하가 크게 발생할 수 있다.
상기 도금 번짐 방지층(60)의 두께는 5㎛ 내지 20㎛일 수 있다.
상기 도금 번짐 방지층(60)의 두께가 5㎛ 미만일 경우 자성체 본체의 표면 조도의 개선이 미비하여 도금 번짐이 발생할 수 있으며, 20㎛를 초과할 경우 자성체 본체의 두께가 많이 감소하기 때문에 인덕턴스의 저하가 크게 발생할 수 있다.
상기 도금 번짐 방지층(60)의 절연 저항은 700MΩ 이상일 수 있다.
상기 도금 번짐 방지층(60)은 미분의 금속 자성체 분말(61)로 이루어져 700MΩ 이상의 높은 절연 저항을 나타낼 수 있다.
상기 도금 번짐 방지층(60)의 절연 저항이 700MΩ 미만일 경우 도금 번짐 억제의 효과가 미비하여 외부전극의 도금층(82)을 형성하는 도금 공정 시 조분의 금속 자성체 분말의 노출 부위에 도금층이 형성되는 불량이 발생할 수 있다.
도 4는 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4를 참조하면, 상기 도금 번짐 방지층(60)은 입경이 0.1㎛ 내지 10㎛인 미분의 금속 자성체 분말(61)을 포함한다.
상기 도금 번짐 방지층(60)에 포함된 금속 자성체 분말(61)의 입경이 0.1㎛ 미만일 경우 충진율 및 투자율이 감소되어 인덕턴스가 저하될 수 있으며, 입경이 10㎛를 초과할 경우 자성체 본체의 표면 조도의 개선이 미비하여 도금 번짐이 발생할 수 있다.
상기 도금 번짐 방지층(60)은 열경화성 수지를 더 포함하며, 상기 자성 분말(61)은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 수지 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 도금 번짐 방지층(60)은 상기 열경화성 수지를 15wt% 내지 30wt% 포함할 수 있다.
도 5는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 5를 참조하면, 상기 도금 번짐 방지층(60)은 평균 입경이 서로 다른 미분의 금속자성체 분말(61, 61')이 혼합되어 포함된다.
예를 들어, D50이 1.5㎛ 내지 3.5㎛인 금속 자성체 분말(61)과, 이보다 평균 입경이 작은 D50이 0.3㎛ 내지 1.5㎛인 금속 자성체 분말(61')을 포함할 수 있다.
이와 같이, D50이 상이한 미분의 금속 자성체 분말(61, 61')을 함께 혼합함으로써 충진율을 향상시킬 수 있다. 상기 도금 번짐 방지층(60)에 포함되는 자성 분말의 충진율을 향상시킴에 따라 도금 번짐 방지층(60)의 형성으로 인한 인덕턴스의 저하 및 DC-Bias 특성의 저하를 감소시킬 수 있으며, 표면 조도를 개선하고, 도금 번짐 현상을 개선할 수 있다.
본 발명의 일 실시형태에 따른 도금 번짐 방지층(60)은 투자율이 15H/m 내지 30H/m일 수 있다.
또한, 본 발명의 일 실시형태에 따른 도금 번짐 방지층(60)은 표면 조도가 0.5㎛ 미만으로 구현될 수 있다. 이에 따라, 외부전극의 도금층(82) 형성 시 발생할 수 있는 도금 번짐 현상을 개선할 수 있다.
칩 전자부품의 제조방법
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 나타내는 공정도이며, 도 7a 내지 도 7e는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 순차적으로 설명하는 도면이다.
도 6 및 도 7a를 참조하면, 먼저, 절연 기판(20)의 일면 및 반대 면에 내부 코일부(42, 44)를 형성한다.
내부 코일부(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만, 이에 제한되지는 않으며, 내부 코일부(42, 44)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
도 6 및 도 7b를 참조하면, 상기 내부 코일부(42, 44)의 상부 및 하부에 복수의 제 1 자성체 시트(50a, 50b, 50c, 50d, 50e, 50f)를 적층하여 자성체 본체(50)를 형성한다.
상기 제 1 자성체 시트(50a, 50b, 50c, 50d, 50e, 50f)는 자성체 분말, 예를 들어, 금속 자성체 분말과 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제작할 수 있다.
상기 제 1 자성체 시트(50a, 50b, 50c, 50d, 50e, 50f)는 제 1 금속 자성체 분말(51)과, 상기 제 1 금속 자성체 분말(51)보다 D50이 작은 제 2 금속 자성체 분말(52)을 혼합하여 형성할 수 있다.
상기 제 1 금속 자성체 분말(51)은 D50이 18㎛ 내지 22㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 D50이 2㎛ 내지 4㎛일 수 있다.
상기 제 1 금속 자성체 분말(51) 및 제 2 금속 자성체 분말(52) 각각의 입경은, 상기 제 1 금속 자성체 분말(51)은 10㎛ 내지 50㎛일 수 있고, 상기 제 2 금속 자성체 분말(52)은 0.5㎛ 내지 6㎛일 수 있다.
복수의 제 1 자성체 시트(50a, 50b, 50c, 50d, 50e, 50f)를 적층한 후, 라미네이트법이나 정수압 프레스법을 통해 압착하고, 경화하여 자성체 본체(50)를 형성할 수 있다.
이때, 개별 칩 사이즈로 절단된 자성체 본체를 연마하는 과정에서 자성체 본체의 표면에 조분인 제 1 금속 자성체 분말(51)이 돌출되고, 돌출된 부위의 절연 코팅층이 박리된다.
이에 따라, 외부전극의 도금층 형성 시 절연 코팅층이 박리된 금속 자성체 분말 상에 도금층이 형성되는 도금 번짐 불량이 발생되는 문제가 있다.
도 6 및 도 7c를 참조하면, 상기 자성체 본체(50)의 상면 및 하면 중 적어도 하나에 제 2 자성체 시트(60a, 60b)를 적층하여 도금 번짐 방지층(60)을 형성한다.
상기 제 2 자성체 시트(60a, 60b)는 미분의 금속 자성체 분말과 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제작할 수 있다.
상기 제 2 자성체 시트(60a, 60b)는 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말(61)을 포함할 수 있다.
상기 제 2 자성체 시트(60a, 60b)는 미분의 금속 자성체 분말(61)로 이루어져 상기 제 1 자성체 시트(50a, 50b, 50c, 50d, 50e, 50f)보다 높은 절연 저항을 나타낸다.
상기 제 2 자성체 시트(60a, 60b)를 적층하고, 라미네이트법이나 정수압 프레스법을 통해 압착하여 도금 번짐 방지층(60)을 형성할 수 있다.
이와 같이 상기 자성체 본체(50)의 상면 및 하면에 미분의 금속 자성체 분말로 이루어진 도금 번짐 방지층(60)을 형성함으로써 자성체 본체(50) 표면의 조도를 개선하고, 조분에 의한 도금 번짐 현상을 개선할 수 있다.
도 7c의 본 도면에서는 제 2 자성체 시트(60a, 60b)가 미분인 금속 자성체 분말(61)을 포함한 실시형태만을 도시하였으나, 이에 제한되는 것은 아니며, 평균 입경이 서로 다른 미분의 금속 자성체 분말(61, 61')이 혼합되어 포함된 다른 실시형태일 수 있다.
도 7d를 참조하면, 상기 자성체 본체(50)의 두께를 t1, 상기 도금 번짐 방지층(60)의 두께를 t2라 하면, t2/t1은 0.25 이하를 만족하도록 상기 자성체 본체(50) 및 도금 번짐 방지층(60)을 형성할 수 있다.
상기 t2/t1가 0.25를 초과할 경우 자성체 본체의 두께가 많이 감소하기 때문에 인덕턴스의 저하가 크게 발생할 수 있다.
도 7e를 참조하면, 상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 코일부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부전극(80)을 형성한다.
먼저, 자성체 본체(50)의 길이 방향의 양 단면에 전극층(81)을 형성하고, 상기 전극층(81) 상에 도금층(82)을 형성할 수 있다.
상기 전극층(81)은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상의 도전성 금속과 열경화성 수지를 포함하는 페이스트를 사용하여 전도성 수지층으로 형성할 수 있으며, 예를 들어, 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
상기 도금층(82)은 예를 들어, 니켈(Ni)층과 주석(Sn)층을 순차로 형성할 수 있다.
본 발명의 일 실시형태는 자성체 본체(50)의 상면 및 하면 중 적어도 하나에 상기 도금 번짐 방지층(60)를 형성하여 상기 외부전극의 도금층(82)을 형성하는 도금 공정 시 자성체 본체(50)의 표면에 노출된 금속 자성체 분말 상에 도금층이 형성되는 도금 번짐 현상을 개선할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 전자부품
20 : 절연 기판
42, 44 : 내부 코일부
50 : 자성체 본체
51, 52 : 제 1 및 제 2 금속 자성체 분말
55 : 코어부
60 : 도금 번짐 방지층
61, 61' : 금속 자성체 분말
80 : 외부전극
81 : 전극층
82 : 도금층

Claims (19)

  1. 금속 자성체 분말을 포함하는 자성체 본체;
    상기 자성체 본체 내부에 매설된 내부 코일부; 및
    상기 자성체 본체의 상면 및 하면 중 적어도 하나에 배치된 도금 번짐 방지층;을 포함하며,
    상기 도금 번짐 방지층은 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말을 포함하고, 상기 도금 번짐 방지층의 절연 저항은 700MΩ 이상인 칩 전자부품.
  2. 제 1항에 있어서,
    상기 자성체 본체의 두께를 t1, 상기 도금 번짐 방지층의 두께를 t2라 하면, t2/t1이 0.25 이하인 칩 전자부품.
  3. 제 1항에 있어서,
    상기 도금 번짐 방지층의 두께는 5㎛ 내지 20㎛인 칩 전자부품.
  4. 삭제
  5. 제 1항에 있어서,
    상기 도금 번짐 방지층은 열경화성 수지를 더 포함하며,
    상기 도금 번짐 방지층은 상기 열경화성 수지를 15wt% 내지 30wt% 포함하는 칩 전자부품.
  6. 제 1항에 있어서,
    상기 도금 번짐 방지층의 투자율은 15H/m 내지 30H/m인 칩 전자부품.
  7. 제 1항에 있어서,
    상기 도금 번짐 방지층의 표면 조도는 0.5㎛ 미만인 칩 전자부품.
  8. 제 1항에 있어서,
    상기 자성체 본체는 제 1 금속 자성체 분말 및 상기 제 1 금속 자성체 분말보다 평균 입경이 작은 제 2 금속 자성체 분말을 포함하며,
    상기 제 1 금속 자성체 분말은 입경이 10㎛ 내지 50㎛이고, 상기 제 2 금속 자성체 분말은 입경이 0.5㎛ 내지 6㎛인 칩 전자부품.
  9. 제 8항에 있어서,
    상기 제 1 금속 자성체 분말 및 제 2 금속 자성체 분말은 8:2 내지 5:5의 중량비로 혼합된 칩 전자부품.
  10. 제 1항에 있어서,
    상기 자성체 본체의 투자율은 31H/m 내지 50H/m인 칩 전자부품.
  11. 제 1항에 있어서,
    상기 내부 코일부의 단부와 연결되도록 상기 자성체 본체의 외측에 배치된 외부전극;을 더 포함하며,
    상기 외부전극은 전극층과, 상기 전극층 상에 형성된 도금층을 포함하는 칩 전자부품.
  12. 제 11항에 있어서,
    상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
  13. 금속 자성체 분말을 포함하는 자성체 본체;
    상기 자성체 본체 내부에 매설된 내부 코일부; 및
    상기 자성체 본체의 상면 및 하면 중 적어도 하나에 배치된 고 절연 저항층;을 포함하며,
    상기 고 절연 저항층은 절연 저항이 700MΩ 이상인 칩 전자부품.
  14. 제 13항에 있어서,
    상기 고 절연 저항층은 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말을 포함하는 칩 전자부품.
  15. 제 13항에 있어서,
    상기 자성체 본체의 두께를 t1, 상기 고 절연 저항층의 두께를 t2라 하면, t2/t1이 0.25 이하인 칩 전자부품.
  16. 내부 코일부를 형성하는 단계;
    상기 내부 코일부의 상부 및 하부에 금속 자성체 분말을 포함하는 제 1 자성체 시트를 적층하여 자성체 본체를 형성하는 단계; 및
    상기 자성체 본체의 상면 및 하면 중 적어도 하나에 금속 자성체 분말을 포함하는 제 2 자성체 시트를 적층하여 도금 번짐 방지층을 형성하는 단계;를 포함하며,
    상기 제 2 자성체 시트는 입경이 0.1㎛ 내지 10㎛인 금속 자성체 분말을 포함하고, 상기 제 2 자성체 시트는 상기 제 1 자성체 시트보다 높은 절연 저항을 갖는 칩 전자부품의 제조방법.
  17. 삭제
  18. 제 16항에 있어서,
    상기 제 1 자성체 시트는 제 1 금속 자성체 분말 및 상기 제 1 금속 자성체 분말보다 평균 입경이 작은 제 2 금속 자성체 분말을 포함하며,
    상기 제 1 금속 자성체 분말은 입경이 10㎛ 내지 50㎛이고, 상기 제 2 금속 자성체 분말은 입경이 0.5㎛ 내지 6㎛인 칩 전자부품의 제조방법.
  19. 제 16항에 있어서,
    상기 도금 번짐 방지층이 형성된 자성체 본체의 외측에 상기 내부 코일부의 단부와 연결되도록 외부전극을 형성하는 단계;를 더 포함하며,
    상기 외부전극을 형성하는 단계는,
    상기 자성체 본체의 표면에 전극층을 형성하고, 상기 전극층 상에 도금층을 형성하는 칩 전자부품의 제조방법.
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