KR20160029097A - 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭 - Google Patents

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Abstract

실시예들에서, 초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 구현된다. 레이저 스크라이브 프로세스는 마스크 층, 유기 및 무기 유전체 층들 및 디바이스 층들을 청결하게 제거하기 위해 이용될 수 있다. 다음으로, 웨이퍼 또는 기판의 노출 또는 부분적 에칭 시에 레이저 에칭 프로세스가 종료될 수 있다. 실시예들에서, 웨이퍼들을 다이싱하기 위해 하이브리드 플라즈마 에칭 접근법이 이용되고, 여기서 NF3과 CF4의 조합에 기초한 플라즈마를 이용하여, 이방성 에칭에 후속하여 다이 측벽을 개선하기 위해 등방성 에칭이 이용된다. 등방성 에칭은 다이 싱귤레이션 이후에 이방성 에칭된 다이 측벽들로부터 이방성 에칭 부산물, 거칠기 및/또는 스캘러핑을 제거한다.

Description

높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭{LASER SCRIBING AND PLASMA ETCH FOR HIGH DIE BREAK STRENGTH AND SMOOTH SIDEWALL}
관련 출원들에 대한 상호 참조
본 출원은 2013년 7월 2일자로 출원된 미국 가출원 제61/842,056호의 혜택을 주장하며, 이 가출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
기술분야
본 발명의 실시예들은 반도체 처리 분야에 관한 것이며, 구체적으로는 반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로를 가짐 - 을 다이싱하기 위한 방법들 및 장치들에 관한 것이다.
반도체 웨이퍼 처리에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 구성되는 웨이퍼(기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 집적 회로들을 형성하기 위해, 반도체성, 전도성 또는 절연성인 다양한 재료의 층들이 이용된다. 이러한 재료들은 집적 회로들을 형성하기 위해 다양한 잘 알려진 프로세스들을 이용하여 도핑, 퇴적 및 에칭된다. 각각의 웨이퍼는 다이스(dice)라고 알려진 집적 회로들을 포함하는 다수의 개별 영역을 형성하기 위해 처리된다.
집적 회로 형성 프로세스에 후속하여, 웨이퍼는 더 큰 회로 내에서의 언패키징된 형태로의 사용을 위해 또는 패키징을 위해 개별 다이를 서로로부터 분리하도록 "다이싱"된다. 웨이퍼 다이싱을 위해 이용되는 두가지 주된 기술은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙을 이용하면, 미리 형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러 다이아몬드 팁 스크라이브(diamond tipped scribe)가 이동된다. 이러한 스크라이브 라인들은 다이스들 간의 공간들을 따라 연장된다. 이 공간들은 통상적으로 "스트리트들(streets)"이라고 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라 웨이퍼 표면 내에 얕은 스크래치들을 형성한다. 예컨대 롤러를 이용하여 압력을 인가하면, 웨이퍼는 스크라이브 라인들을 따라 분리된다. 웨이퍼 내에서의 파괴(break)는 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 약 10 밀(1000분의 1 인치) 이하의 두께를 갖는 웨이퍼들을 위해 이용될 수 있다. 더 두꺼운 웨이퍼들에 대하여, 소잉이 현재 다이싱을 위해 선호되는 방법이다.
소잉을 이용하면, 높은 rpm(revolutions per minute)으로 회전하는 다이아몬드 팁 소우(diamond tipped saw)가 웨이퍼 표면에 접촉하고, 스트리트들을 따라 웨이퍼를 소잉한다. 웨이퍼는 필름 프레임에 걸쳐 신장된(stretched) 접착제 필름과 같은 지지 부재 상에 탑재되고, 소우(saw)는 수직 스트리트들 및 수평 스트리트들 둘 다에 대해 반복하여 적용된다. 스크라이빙 또는 소잉에서의 한가지 문제점은 다이스의 절단된 에지들을 따라 칩들(chips) 및 가우지들(gouges)이 형성될 수 있다는 것이다. 추가로, 균열들이 형성되어 다이스의 에지들로부터 기판으로 전파되고, 집적 회로를 동작불능으로 만들 수 있다. 치핑(chipping) 및 균열은 특히 스크라이빙에서 문제가 되는데, 왜냐하면 정사각형 또는 직사각형 다이의 일 측만이 결정질 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측의 클리빙(cleaving)은 들쭉날쭉한 분리 라인을 야기한다. 치핑 및 균열로 인해, 집적 회로들에 대한 손상을 방지하기 위해 웨이퍼 상의 다이스들 간에 추가의 간격이 요구되고, 예를 들어 칩들 및 균열들은 실제 집적 회로들로부터 떨어져서 유지된다. 간격 요건의 결과로서, 표준 크기의 웨이퍼 상에 많지 않은 다이스가 형성될 수 있고, 간격 요건이 아니었으면 회로를 위해 이용되었을 수 있는 웨이퍼 면적(wafer real estate)이 낭비된다. 소우의 이용은 반도체 웨이퍼 상의 면적의 낭비를 악화시킨다. 소우의 블레이드는 대략 15 마이크로미터 두께이다. 이와 같이, 소우에 의해 만들어지는 절단부 주위의 균열 및 다른 손상이 집적 회로들에 해를 끼치지 않는다는 것을 보증하기 위해, 종종 다이스들 각각의 회로는 3백 내지 5백 마이크로미터 분리되어야 한다. 또한, 절단 후에, 각각의 다이는 소잉 프로세스로부터 기인하는 입자들 및 다른 오염물질들을 제거하기 위해 상당한 세정을 필요로 한다.
플라즈마 다이싱도 이용되어 왔지만, 역시 한계를 가질 수 있다. 예를 들어, 플라즈마 다이싱의 구현을 방해하는 하나의 한계는 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 구현 비용을 막대하게 할 수 있다. 아마도 플라즈마 다이싱의 구현을 방해하는 다른 한계는 스트리트들을 따른 다이싱에서 흔하게 만나는 금속들(예를 들어, 구리)의 플라즈마 처리가 생산 문제 또는 수율 한계를 생성할 수 있다는 것이다.
하나 이상의 실시예는 반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로를 가짐 - 을 다이싱하기 위한 방법들 및 장치들에 관한 것이다.
일 실시예에서, 복수의 집적 회로를 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 수반하고, 마스크는 집적 회로들을 커버하고 보호한다. 이 방법은, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키는, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 단계를 또한 수반한다. 이 방법은, 집적 회로들을 싱귤레이션하기 위해서 반도체 웨이퍼를 완전히 관통하여 에칭된 트렌치를 형성하고 전진(advance)시키도록, 패터닝된 마스크에서의 갭들을 통해 반도체 웨이퍼를 이방성 에칭하는 단계를 또한 수반한다. 이 방법은, NF3과 CF4의 조합에 기초한 플라즈마를 이용하여 이방성 에칭된 트렌치를 등방성 에칭하는 단계를 또한 수반한다.
다른 실시예에서, 복수의 IC를 갖는 기판을 다이싱하기 위한 시스템은, 다층 마스크를 패터닝하고 IC들 사이의 기판의 영역들을 노출시키기 위한 레이저 스크라이브 모듈을 포함한다. 이 시스템은, 레이저 스크라이빙 이후에 남아있는 기판의 두께를 관통하여 에칭된 트렌치를 이방성 형성하고 전진시키기 위해 레이저 스크라이브 모듈에 물리적으로 결합된 이방성 플라즈마 에칭 모듈을 또한 포함한다. 이 시스템은, NF3과 CF4의 조합에 기초한 플라즈마를 이용하여 이방성 에칭된 트렌치를 등방성 에칭하기 위해 레이저 스크라이브 모듈에 물리적으로 결합된 등방성 플라즈마 에칭 모듈을 또한 포함한다. 이 시스템은, 레이저 스크라이빙된 기판을 레이저 스크라이브 모듈로부터 이방성 플라즈마 에칭 모듈로 이송하기 위한 로봇식 이송 챔버를 또한 포함한다.
다른 실시예에서, 복수의 집적 회로를 갖는 반도체 웨이퍼를 다이싱하는 방법은 패터닝된 마스크를 위에 갖는 반도체 웨이퍼를 제공하는 단계를 수반하고, 패터닝된 마스크는 집적 회로들을 커버하고 보호하며, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키는 갭들을 갖는다. 이 방법은, 집적 회로들을 싱귤레이션하기 위해서 반도체 웨이퍼를 완전히 관통하여 에칭된 트렌치를 형성하고 전진시키도록, 패터닝된 마스크에서의 갭들을 통해 반도체 웨이퍼를 이방성 에칭하는 단계를 또한 수반한다. 이 방법은, NF3과 CF4의 조합에 기초한 플라즈마를 이용하여 이방성 에칭된 트렌치를 등방성 에칭하는 단계를 또한 수반한다.
본 발명의 실시예들은 제한이 아닌 예로서 예시되며, 도면들과 관련하여 고려될 때 아래의 상세한 설명을 참조하여 더 완전하게 이해될 수 있다.
도 1은 본 발명의 실시예에 따른 복수의 집적 회로를 포함하는 반도체 웨이퍼를 다이싱하는 방법의 동작들을 나타내는 흐름도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 본 발명의 실시예들에 따른, 도 1의 동작들에 대응하는 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의 복수의 집적 회로를 포함하는 반도체 웨이퍼의 단면도들을 도시한다.
도 3은 본 발명의 실시예들에 따른 반도체 웨이퍼 또는 기판의 스트리트 영역 내에 존재할 수 있는 재료들의 스택의 단면도를 도시한다.
도 4는 본 발명의 실시예에 따른 통합된 다이싱 시스템의 개략적인 평면도를 도시한다.
도 5는 본 발명의 실시예에 따른 본 명세서에 설명된 마스킹, 레이저 스크라이빙, 플라즈마 다이싱 방법들에서의 하나 이상의 동작의 자동 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로를 가짐 - 을 다이싱하는 방법들이 설명된다. 이하의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 레이저 및 플라즈마 에칭 웨이퍼 다이싱 접근법들과 같은 다수의 구체적 상세가 제시된다. 본 발명의 실시예들은 이러한 구체적 상세 없이도 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해, 집적 회로 제조와 같은 잘 알려진 양태들은 상세하게 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려지지는 않는다는 점을 이해해야 한다.
실시예들에서, 초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 구현된다. 레이저 스크라이브 프로세스는 마스크 층, 유기 및 무기 유전체 층들 및 디바이스 층들을 청결하게 제거하기 위해 이용될 수 있다. 다음으로, 웨이퍼 또는 기판의 노출 또는 부분적 에칭 시에 레이저 에칭 프로세스가 종료될 수 있다. 다음으로, 다이싱 프로세스의 플라즈마 에칭 부분은, 다이 또는 칩 싱귤레이션 또는 다이싱을 야기하기 위해, 벌크 단결정질 실리콘을 관통하는 것과 같이, 웨이퍼 또는 기판의 벌크를 관통하여 에칭하는데 이용될 수 있다. 더 구체적인 실시예들에서, 높은 다이 파괴 강도 및 청결한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭의 방법들이 설명된다. 실시예들은 웨이퍼 다이싱, 레이저 스크라이빙, 플라즈마 에칭, 다이 파괴 강도 고려사항, 다이 측벽 거칠기 고려사항, 불소/탄소 잔류물 고려사항, 측벽 청결도 고려사항, 및/또는 NF3과 CF4의 조합에 기초한 에천트 중 하나 이상을 포함할 수 있다.
추가의 맥락을 제공하기 위해, 웨이퍼 상의 IC 칩들을 싱귤레이션하기 위한 레이저 스크라이빙 + 플라즈마 에칭 하이브리드 처리 동안, 그러한 다이 싱귤레이션에서 해결될 필요가 있을 수 있는 기술적 과제들은, (1) 박형(예를 들어, 대략 100 마이크로미터 미만), 특히 초박형(예를 들어, 대략 50 마이크로미터 미만)의 웨이퍼들에 대해, 결과적인 싱귤레이션된 다이들은 신뢰가능한 다이 픽앤플레이스(die pick and place) 및 후속 어셈블리 프로세스들을 보장하기 위해 충분히 높은 다이 파괴 강도를 가져야 한다는 것; (2) 두께에 무관하게 싱귤레이션된 다이들 전부에 대해, 불화탄소(Fluorocarbons)(과불화탄소(perfluorocarbons) 또는 PFC라고도 알려져 있음)의 형태와 같은 탄소(C) 또는 불소(F) 원소들의 존재가 후속 패키징 프로세스들에서 다이들의 접착 성질에 영향을 줄 수 있고, 심지어는 패키징 프로세스들에서 낮은 신뢰도를 초래할 수 있기 때문에, 다이 측벽들이 청결해야 한다는 것 중 하나 또는 둘 다를 포함한다.
실시예들에서, 웨이퍼들을 다이싱하기 위해 멀티-플라즈마 에칭 접근법이 이용되고, 거기에서 이방성 싱귤레이션 에칭에 후속하여 다이 측벽을 개선하기 위해 등방성 에칭이 이용된다. 레이저 스크라이빙은 기저의 실리콘 기판이 노출될 때까지, 에칭이 어려운 패시베이션 층들, 유전체 및 금속 층들을 제거한다. 다음으로, 이방성 플라즈마 에칭이 타깃 다이 두께까지의 깊이를 갖는 트렌치들을 생성하기 위해 이용된다. 최종적으로, 등방성 에칭은 다이 싱귤레이션 이후에 이방성 에칭된 다이 측벽들로부터 이방성 에칭 부산물, 거칠기 및/또는 스캘러핑(scalloping)을 제거한다. 일 실시예에서, 결과적인 싱귤레이션된 다이들은 (최종 등방성 에칭에 노출되지 않은 싱귤레이션된 다이들에 비해) 더 높은 다이 파괴 강도를 가져서, 신뢰가능한 다이 픽앤플레이스 및 후속 어셈블리 프로세스들을 보장한다. 일 실시예에서, 다이 측벽들에는 탄소(C) 또는 불소(F) 원소들이 없는데, 그렇지 않다면 그러한 원소들은 후속 패키징 프로세스에서 다이들의 접착 성질에 부정적인 영향을 미쳐서 낮은 신뢰도를 야기시켰을 수 있다. 거친 측벽들(예를 들어, 처리되지 않은 측벽들)은 또한 (예를 들어 더 낮은 균열 활성화 에너지를 통해) 다이 파괴 강도를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 복수의 집적 회로를 포함하는 반도체 웨이퍼를 다이싱하는 방법의 동작들을 도시한다. 도 2a 내지 도 2d는 방법들의 수행 동안의 복수의 집적 회로를 포함하는 반도체 웨이퍼의 단면도들을 도시한다.
도 2a에 대응하여 도 1의 제1 동작(102) 동안, 정면측 마스크(202)가 실리콘 웨이퍼 또는 기판과 같은 반도체 웨이퍼 또는 기판(204) 위에 형성된다. 일 실시예에 따르면, 반도체 웨이퍼 또는 기판(204)은 적어도 300㎜의 직경을 갖고, 후면측 그라인딩 이전에 300㎛ 내지 800㎛의 두께를 갖는다. 도시된 바와 같이, 실시예에서, 마스크는 형상추종성 마스크(conformal mask)이다. 유리하게, 형상추종성 마스크 실시예들은 기저의 토포그래피(예를 들어, 20㎛ 범프들, 도시되지 않음) 위에 마스크의 충분한 두께를 보장하여, 플라즈마 에칭 다이싱 동작의 지속기간 동안 남아있게 한다. 그러나, 대안적인 실시예들에서, 마스크는 비형상추종성의 평탄화된 마스크이다(예를 들어, 범프 위에서의 마스크의 두께는 밸리(valley)에서의 마스크의 두께보다 작다). 형상추종성 마스크의 형성은 예를 들어 CVD에 의해, 또는 관련 기술분야에 알려진 임의의 다른 프로세스에 의해 이루어질 수 있다. 일 실시예에서, 마스크는 반도체 웨이퍼의 표면 상에 형성된 집적 회로들(IC들)(206)을 커버하고 보호하며, 또한 반도체 웨이퍼(204)의 표면으로부터 10-20㎛ 돌출하거나 튀어나오는 범프를 보호한다. 마스크는 또한 도 3과 관련하여 설명되는 바와 같이 집적 회로들 중 인접한 것들 사이에 형성되는 중간 스트리트들을 커버한다. 다시 도 2a를 참조하면, 하나 이상의 패시베이션 층(208)이 또한 반도체 웨이퍼(204) 상에 포함될 수 있다. 또한, 반도체 웨이퍼(204)는 후면측 또는 다이싱 테이프(210) 상에 탑재될 수 있다.
본 발명의 실시예에 따르면, 마스크를 형성하는 것은, 수용성 층(PVA 등), 및/또는 포토레지스트 층, 및/또는 I 라인 패터닝 층과 같지만 이에 제한되지는 않는 층을 형성하는 것을 포함한다. 예를 들어, 포토레지스트 층과 같은 폴리머 층은 다르게는 리소그래피 프로세스에서 이용하기에 적합한 재료로 구성될 수 있다. 복수의 마스크 층을 갖는 실시예들에서, 수용성 베이스 코트(water-soluble base coat)가 비수용성 오버코트(non-water-soluble overcoat) 아래에 배치될 수 있다. 다음으로, 베이스 코트는 오버코트를 벗겨내는 수단을 제공하는 한편, 오버코트는 플라즈마 에칭 저항성을 제공하고/하거나, 레이저 스크라이빙 프로세스에 의한 양호한 마스크 절제(mask ablation)를 제공한다. 예를 들어, 스크라이빙 프로세스에서 이용되는 레이저 파장에 투명한 마스크 재료들이 낮은 다이 에지 강도에 기여한다는 것이 밝혀졌다. 그러므로, 제1 마스크 재료 층으로서, 예를 들어 PVA의 수용성 베이스 코트는 마스크의 플라즈마 저항성/레이저 에너지 흡수성 오버코트 층을 언더컷(undercutting)하는 수단으로서 기능할 수 있고, 그에 의해 전체 마스크가 기저의 IC 박막 층으로부터 제거/리프트오프될 수 있게 된다. 또한, 수용성 베이스 코트는 에너지 흡수성 마스크 층을 벗겨내기 위해 이용되는 프로세스로부터 IC 박막 층을 보호하는 배리어의 역할을 할 수 있다. 실시예들에서, 레이저 에너지 흡수성 마스크 층은 UV 경화성 및/또는 UV 흡수성이고/이거나, 녹색 대역(500-540㎚) 흡수성이다. 예시적인 재료들은 IC 칩들의 패시베이션 층들을 위해 통상적으로 이용되는 많은 포토레지스트 및 폴리이미드(PI) 재료들을 포함한다. 일 실시예에서, 포토레지스트 층은, 248 나노미터(㎚) 레지스트, 193㎚ 레지스트, 157㎚ 레지스트, 극자외선(EUV) 레지스트, 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 갖는 페놀계 수지 매트릭스(phenolic resin matrix)와 같지만 이에 제한되지는 않는 포지티브 포토레지스트 재료로 구성된다. 다른 실시예에서, 포토레지스트 층은, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같지만 이에 제한되지는 않는 네거티브 포토레지스트 재료로 구성된다.
도 2a를 다시 참조하면, 일 실시예에서, 반도체 웨이퍼 또는 기판(204)은 그 위에 또는 내부에 집적 회로들(206)의 일부로서 배치된 반도체 디바이스들의 어레이를 갖는다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판 내에 제조되고 유전체 층 내에 인케이싱된(encased) 메모리 디바이스들 또는 상보성 금속 산화물 반도체(CMOS) 트랜지스터들을 포함하지만 그에 제한되지는 않는다. 복수의 금속 인터커넥트는 디바이스들 또는 트랜지스터들 위에 그리고 주위의 유전체 층들 내에 형성될 수 있고, 집적 회로들을 형성하도록 디바이스들 또는 트랜지스터들을 전기적으로 결합하기 위해 이용될 수 있다. 전도성 범프들 및 패시베이션 층들(208)은 인터커넥트 층들 위에 형성될 수 있다. 스트리트들을 구성하는 재료들은 집적 회로들을 형성하기 위해 이용되는 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들은 유전체 재료들, 반도체 재료들, 및 금속화(metallization)의 층들로 구성될 수 있다. 일 실시예에서, 스트리트들 중 하나 이상은 집적 회로들의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
도 1의 제2 동작(104)을 참조하면 그리고 대응하는 도 2b를 보면, 방법은 벌크 타깃 층 재료 제거로 진행한다. 유전체 박리 및 균열을 최소화하기 위해, 펨토초(femtosecond) 레이저가 선호된다. 그러나, 디바이스 구조에 따라, 자외선(UV), 피코초 또는 나노초 레이저 소스도 적용될 수 있다. 레이저는 80㎑ 내지 1㎒의 범위, 이상적으로는 100㎑ 내지 500㎑의 범위 내의 펄스 반복 주파수를 갖는다.
도 2b를 다시 참조하면, 레이저 스크라이빙 프로세스는 일반적으로, 초기에 집적 회로들 사이에 존재하는 스트리트들(제거된 스트리트를 표현할 수 있는 스크라이브 라인(212)으로서 도시됨)의 재료를 제거하기 위해 수행된다. 본 발명의 실시예에 따르면, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 것은, 집적 회로들(206) 사이의 반도체 웨이퍼(204)의 영역들 내에 부분적으로 트렌치들(214)을 형성하는 것을 포함한다. 일 실시예에서, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 것은 펨토초 범위 내의 펄스 폭을 갖는 레이저를 이용하여 패턴을 직접 작성(direct writing)하는 것을 포함한다. 구체적으로, 가시 스펙트럼 또는 자외선(UV) 또는 적외선(IR) 범위(이 세가지를 합하여 광대역 광학 스펙트럼이 됨) 내의 파장을 갖는 레이저가 펨토초 기반 레이저, 즉 펨토초(10-15초) 단위의 펄스 폭을 갖는 레이저를 제공하기 위해 이용될 수 있다. 일 실시예에서, 절제는 파장 의존적이지 않거나 본질적으로 파장 의존적이지 않으며, 따라서 마스크(202)의 필름들, 스트리트들, 및 아마도 반도체 웨이퍼 또는 기판(204)의 일부분과 같은 복합 필름들(complex films)에 적합하다.
펄스 폭과 같은 레이저 파라미터들의 선택은 청결한 레이저 스크라이브 절단부를 달성하기 위해 치핑, 미세균열 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는 데에 매우 중요할 수 있다. 레이저 스크라이브 절단부가 청결할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 원활해진다. 반도체 디바이스 웨이퍼들에서, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층이 전형적으로 웨이퍼들 위에 배치된다. 그러한 재료들은 폴리머와 같은 유기 재료, 금속, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체를 포함할 수 있지만, 그에 제한되지는 않는다.
웨이퍼 또는 기판 상에 배치된 개별 집적 회로들 사이의 스트리트는 집적 회로 자체와 유사하거나 동일한 층들을 포함할 수 있다. 예를 들어, 도 3은 본 발명의 실시예에 따른 반도체 웨이퍼 또는 기판의 스트리트 영역 내에서 이용될 수 있는 재료들의 스택의 단면도를 도시한다. 도 3을 참조하면, 스트리트 영역(300)은 실리콘 기판의 최상부 부분(302), 제1 실리콘 이산화물 층(304), 제1 에칭 정지층(306), 제1 로우 K 유전체 층(308)(예를 들어, 실리콘 이산화물에 대해 유전 상수 4.0 미만의 유전 상수를 가짐), 제2 에칭 정지 층(310), 제2 로우 K 유전체 층(312), 제3 에칭 정지 층(314), 도핑되지 않은 실리카 글래스(USG: undoped silica glass) 층(316), 제2 실리콘 이산화물 층(318), 및 포토레지스트(320) 또는 소정의 다른 마스크의 층을 포함한다. 구리 금속화(322)가 제1 에칭 정지 층(306)과 제3 에칭 정지 층(314) 사이에 그리고 제2 에칭 정지 층(310)을 관통하여 배치된다. 구체적인 실시예에서, 제1, 제2 및 제3 에칭 정지 층(306, 310 및 314)은 실리콘 질화물로 구성되는 한편, 로우 K 유전체 층들(308 및 312)은 탄소 도핑된 실리콘 산화물 재료로 구성된다.
통상의 레이저 조사(laser irradiation)(예컨대, 나노초 기반 또는 피코초 기반 레이저 조사) 하에서, 스트리트(300)의 재료들은 광학적 흡수 및 절제 메커니즘들에 있어서 상당히 상이하게 거동할 수 있다. 예를 들어, 실리콘 이산화물과 같은 유전체 층들은 일반적인 조건들 하에서 상용화되어 있는 레이저 파장들 전부에 대해 본질적으로 투명하다. 반면에, 금속, 유기물(예를 들어, 로우 K 재료) 및 실리콘은 특히 나노초 기반 또는 피코초 기반 레이저 조사에 응답하여 광자들을 매우 쉽게 결합할 수 있다. 그러나, 일 실시예에서는, 로우 K 재료 층 및 구리 층을 절제하기 전에 실리콘 이산화물 층을 절제함으로써 실리콘 이산화물 층, 로우 K 재료 층, 및 구리 층을 패터닝하기 위해, 펨토초 기반 레이저 프로세스가 이용된다. 구체적인 실시예에서, 마스크, 스트리트, 및 실리콘 기판의 일부분을 제거하기 위해 펨토초 기반 레이저 조사 프로세스에서 대략 400 펨토초 이하의 펄스들이 이용된다.
본 발명의 실시예에 따르면, 적합한 펨토초 기반 레이저 프로세스들은 다양한 재료들에서의 비선형 상호작용을 통상적으로 초래하는 높은 피크 강도(복사 조도(irradiance))를 특징으로 한다. 하나의 그러한 실시예에서, 펨토초 레이저 소스들은 대략 10 펨토초 내지 500 펨토초의 범위, 바람직하게는 100 펨토초 내지 400 펨토초의 범위 내의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570 나노미터 내지 200 나노미터의 범위, 바람직하게는 540 나노미터 내지 250 나노미터의 범위 내의 파장을 갖는다. 일 실시예에서, 레이저 및 대응하는 광학 시스템은 작업 표면에서 대략 3 마이크로미터 내지 15 마이크로미터의 범위, 바람직하게는 대략 5 마이크로미터 내지 10 마이크로미터의 범위 내의 초점 스폿(focal spot)을 제공한다.
작업 표면에서의 공간 빔 프로파일은 싱글 모드(가우시안)일 수 있거나 성형된 톱-해트 프로파일(shaped top-hat profile)을 가질 수 있다. 실시예에서, 레이저 소스는 대략 200㎑ 내지 10㎒의 범위, 바람직하게는 대략 500㎑ 내지 5㎒의 범위 내의 펄스 반복률을 갖는다. 실시예에서, 레이저 소스는 작업 표면에서 대략 0.5uJ 내지 100uJ의 범위, 바람직하게는 대략 1uJ 내지 5uJ의 범위 내의 펄스 에너지를 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는 대략 500㎜/sec 내지 5m/sec의 범위, 바람직하게는 대략 600㎜/sec 내지 2m/sec의 범위 내의 속도로 워크피스 표면(work piece surface)을 따라 진행된다.
스크라이빙 프로세스는 단일 과정(pass)으로만 또는 복수의 과정으로 진행될 수 있지만, 실시예에서는 바람직하게 1-2회 과정으로 진행될 수 있다. 일 실시예에서, 워크피스 내에서의 스크라이빙 깊이는 대략 5 마이크로미터 내지 50 마이크로미터 깊이의 범위, 바람직하게는 대략 10 마이크로미터 내지 20 마이크로미터 깊이의 범위 내이다. 레이저는 주어진 펄스 반복률에서의 단일 펄스들의 트레인, 또는 펄스 버스트들의 트레인으로 인가될 수 있다. 실시예에서, 생성되는 레이저 빔의 커프 폭(kerf width)은, 디바이스/실리콘 계면에서 측정될 때, 대략 2 마이크로미터 내지 15 마이크로미터의 범위 내이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서는 바람직하게는 대략 6 마이크로미터 내지 10 마이크로미터의 범위 내에 있다.
무기 유전체(예를 들어, 실리콘 이산화물)의 이온화를 달성하고 무기 유전체의 직접적인 절제 전에 하부층 손상에 의해 야기되는 박리 및 치핑을 최소화하기 위해 충분히 높은 레이저 강도를 제공하는 것과 같이 혜택 및 이점을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은 정밀하게 제어되는 절제 폭(예를 들어, 커프 폭) 및 깊이를 갖는 산업 응용을 위한 의미있는 프로세스 수율을 제공하도록 선택될 수 있다. 위에서 설명된 바와 같이, 펨토초 기반 레이저는, 피코초 기반 및 나노초 기반 레이저 절제 프로세스들과 비교하여, 그러한 이점들을 제공하는 데에 훨씬 더 적합하다. 그러나, 펨토초 기반 레이저 절제의 스펙트럼에서조차도, 특정 파장들이 다른 파장들보다 더 양호한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위에 더 가깝거나 UV 범위 내에 있는 파장을 갖는 펨토초 기반 레이저 프로세스는 IR 범위에 더 가깝거나 IR 범위 내에 있는 파장을 갖는 펨토초 기반 레이저 프로세스보다 더 청결한 절제 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초 기반 레이저 프로세스는 대략 540 나노미터 이하의 파장을 갖는 레이저에 기초한다. 그러한 특정한 실시예에서, 대략 540 나노미터 이하의 파장을 갖는 레이저의 대략 400 펨토초 이하의 펄스들이 이용된다. 그러나, 대안적인 실시예에서, 이중 레이저 파장(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
도 1의 제3 동작(106)을 참조하면 그리고 대응하는 도 2c를 보면, 다음으로 반도체 웨이퍼(204)가 플라즈마 에칭된다. 도 2c에 도시된 바와 같이, 플라즈마 에칭 프론트(plasma etch front)는 패터닝된 마스크(202) 내의 갭들을 통해 진행한다. 본 발명의 실시예에 따르면, 반도체 웨이퍼(204)를 에칭하는 것은, 레이저 스크라이빙 프로세스를 이용하여 형성된 트렌치들(214)을 에칭하고 확장하여, 궁극적으로 확장된 트렌치들(216)을 반도체 웨이퍼(204)를 관통하여 형성하는 것을 포함한다. 일 실시예에서, 이방성 에칭은 반도체 웨이퍼 또는 기판(204) 상의 후면측 테이프(210)를 노출시킨다. 일 실시예에서, 플라즈마 에칭 동작은 관통 실리콘 비아(through-silicon via) 타입 에칭 프로세스를 이용한다. 일 실시예에서, 기판을 관통하여 에칭하기 위해, 종래의 보쉬 타입 퇴적/에칭/퇴적 프로세스(Bosch-type dep/etch/dep process)가 이용될 수 있다. 일반적으로, 보쉬 타입 프로세스는 3개의 하위 단계, 즉 퇴적, 방향성 충격 에칭(directional bombardment etch) 및 등방성 화학적 에칭으로 구성되며, 실리콘이 관통하여 에칭될 때까지 많은 반복(주기(cycles))을 통해 진행된다. 보쉬 프로세스의 결과로서, 측벽 표면(218)은 도 2c에 도시된 바와 같이 거친 스캘럽 구조를 취한다. 이것은 특히 리소그래피로 정의된 에칭 프로세스가 달성하는 것보다 훨씬 더 거친 개방 트렌치를 레이저 스크라이빙 프로세스가 생성하는 효과를 낳는다. 그러한 거친 다이 에지는 예상보다 낮은 다이 파괴 강도(lower than expected die break strength)를 초래한다. 추가로, 보쉬 프로세스에서의 퇴적 하위 단계는, 에칭 프론트가 진행할 때 측벽으로부터 제거되지 않는, 이미 에칭된 측벽을 보호하기 위해 불소-풍부 테플론 타입 유기 필름(Flourine-rich Teflon-type organic film)을 생성한다(일반적으로, 그러한 폴리머는 이방성 에칭된 트렌치의 저부로부터 주기적으로만 제거된다).
구체적인 실시예에서, 에칭 프로세스 동안, 반도체 웨이퍼의 실리콘의 재료의 에칭률은 분당 25 마이크로미터 초과이다. 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 초고밀도 플라즈마 소스가 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예는 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. Applied Centura® SilviaTM 에칭 시스템은 용량성 및 유도성 RF 커플링을 결합하는데, 이는 자기적 증대(magnetic enhancement)에 의해 제공되는 개선을 가지면서도, 용량성 커플링만을 이용할 때 가능한 것에 비해, 이온 밀도 및 이온 에너지에 대한 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은, 매우 낮은 압력에서조차도, 잠재적으로 손상을 주는 높은 DC 바이어스 레벨 없이 비교적 고밀도의 플라즈마를 달성하기 위해, 이온 에너지로부터 이온 밀도를 효과적으로 디커플링하는 것을 가능하게 한다. 멀티-RF 소스 구성은 또한 예외적으로 넓은 프로세스 윈도우를 야기한다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽이 없는 측벽들을 유지하면서, 종래의 실리콘 에칭률(예를 들어, 40㎛ 이상)의 대략 40%보다 큰 에칭률로 단결정질 실리콘 기판 또는 웨이퍼(204)를 에칭하기 위해 깊은 실리콘 에칭(deep silicon etch)이 이용된다. 구체적인 실시예에서, 관통 실리콘 비아 타입 에칭 프로세스가 이용된다. 에칭 프로세스는 반응성 가스로부터 생성된 플라즈마에 기초하며, 이러한 반응성 가스는 일반적으로 SF6, C4F8, CHF3, XeF2와 같은 불소계 가스, 또는 비교적 높은 에칭률로 실리콘을 에칭할 수 있는 임의의 다른 반응성 가스이다.
도 2a 내지 도 2c를 요약하면, 다이 싱귤레이션 프로세스는, 마스크 층, 패시베이션 층 및 디바이스 층들을 제거하여 실리콘 기판을 청결하게 노출시키기 위한 제1 레이저 스크라이빙, 및 그 다음에 실리콘 기판을 관통하여 다이싱하기 위한 플라즈마 에칭을 포함한다. 에칭을 위해, 3개의 하위 단계, 즉 퇴적, 방향성 충격 에칭 및 등방성 화학적 에칭에 기초하며, 실리콘이 관통하여 에칭될 때까지 많은 반복(주기)으로 진행되는 보쉬 프로세스가 이용될 수 있다. 그러나, 보쉬 프로세스의 결과로서, 측벽 표면은 도 2c에 도시된 바와 같이 거친 스캘럽 구조를 취한다. 구체적으로, 레이저 스크라이빙 프로세스는 전형적으로 리소그래피 프로세스가 달성하는 것보다 훨씬 더 거친 개방 트렌치를 생성하므로, 측벽 거칠기는 다른 실리콘 에칭 프로세스들과 비교하여 훨씬 더 높을 수 있다. 이것은 예상보다 낮은 다이 파괴 강도를 초래한다. 추가로, 보쉬 프로세스에서의 퇴적 하위 단계는 이미 에칭된 측벽을 보호하기 위해 불소-풍부 테플론 타입 유기 필름을 생성할 수 있다.
도 1의 제4 동작(108)을 참조하면 그리고 대응하는 도 2d를 보면, 이방성 플라즈마 에칭 동작에 후속하여, 집적 회로들이 싱귤레이션된 형태로 된다. 후속하여, 측벽으로부터 기판(예를 들어, 실리콘)의 얇은 층을 부드럽게 에칭함으로써 측벽을 평활화하기 위해(평활한 측벽(220)을 형성하기 위해), 등방성 화학적 습식 또는 플라즈마 에칭이 적용된다. 실시예에서, 에칭의 등방성 부분은 측벽 평활화 처리를 위한 에천트로서 NF3과 CF4의 조합으로부터 생성된 플라즈마에 기초한다. 또한, 1000W와 같은 더 높은 바이어스 전력이 이용된다. 실시예에서, 측벽 평활화를 위한 에천트로서 NF3과 CF4의 조합으로부터 생성된 플라즈마를 이용하는 것의 이점은 더 낮은 등방성 에칭률(~0.15um/min)에 있고, 따라서 평활화 처리는 더 제어하기 쉽다. 측벽(220)을 형성하기 위해 측벽(218) 상의 리지(ridges) 또는 림(rims)을 에칭하도록 비교적 높은 방향성 에칭률을 달성하기 위해 높은 바이어스 전력이 인가된다.
실시예들에서, 등방성 에칭은 이방성 에칭과 동일한 챔버 내에서, 예를 들어 이방성 에칭 동작의 종료 직후에 수행된다. 다른 실시예들에서, 등방성 에칭은 관련 기술분야에 알려진 다운스트림 플라즈마 소스를 갖는 임의의 챔버와 같은 별개의 챔버에서 수행된다. 실시예들에서, 높은 플라즈마 전력들이 높은 레이트로 이용되었고, 비교적 긴(예를 들어, 1-3분) 이방성 에칭이 웨이퍼를 가열했기 때문에, 등방성 에칭의 개시 시에는 웨이퍼 온도가 비교적 높을 수 있다(예를 들어, 80-100℃). 이러한 상승된 웨이퍼 온도는 이방성 에칭 직후에 수행되는 등방성 에칭의 에칭률뿐만 아니라 등방적 특성(isotropic character)을 증대시키는 것으로 밝혀졌다. 실시예에서, 등방성 에칭 단계는 이방성 에칭에 의해 다이 측벽 상에 퇴적된 불소 또는 탄소-풍부 폴리머 층을 제거한다.
측벽 평활화 처리를 위한 에천트로서 NF3과 CF4의 조합으로부터 생성된 플라즈마에 기초한 에칭의 등방성 부분은 몇가지 상이한 방식으로 수행될 수 있다. 제1 실시예에서, 2-동작 프로세스가 수행된다. 제1 동작에서, 실리콘 기판을 관통하여 에칭하기 위해 통상의 보쉬 프로세스가 이용된다. 보쉬 프로세스는 3개의 하위 단계, 즉 퇴적, 방향성 충격 에칭 및 등방성 화학적 에칭으로 구성되며, 실리콘이 관통하여 에칭될 때까지 많은 반복(주기)으로 진행된다. 보쉬 프로세스의 결과로서, 측벽 표면은 거친 스캘럽 구조를 취한다. 구체적으로, 레이저 스크라이빙 프로세스는 전형적으로 리소그래피 프로세스가 달성하는 것보다 훨씬 더 거친 개방 트렌치를 생성하므로, 측벽 거칠기는 훨씬 더 높다. 이것은 예상보다 낮은 다이 파괴 강도를 초래한다. 추가로, 보쉬 프로세스에서의 퇴적 하위 단계는 이미 에칭된 측벽을 보호하기 위해 불소-풍부 테플론 타입 유기 필름을 생성한다. 제2 동작에서, 실리콘 기판이 완전히 관통하여 에칭되고 다이들이 싱귤레이션된 후, 측벽으로부터 실리콘의 얇은 층을 제거하는 부드러운 에칭에 의해 측벽들을 평활화하도록, 비교적 높은 바이어스 전력(예를 들어, 1000W)에서 NF3과 CF4의 조합으로부터 생성된 플라즈마를 이용하는 제2 플라즈마 에칭이 적용된다. 실시예에서, 디바이스 층/Si 계면에서의 언더컷을 최소화하기 위해서, 다이 두께에 따라, 다른 적합한 에칭 프로세스 파라미터들과 함께, 제2 동작을 위한 에칭 시간이 전형적으로 1 내지 90초 이내로 설정된다. 실시예에서, 제2 동작은 또한 측벽 상의 불소 또는 탄소-풍부 퇴적 층을 제거한다.
제2 실시예에서, 3-동작 프로세스가 수행된다. 제1 동작에서, 실리콘 기판을 관통하여 에칭하기 위해 통상의 보쉬 프로세스가 이용된다. 보쉬 프로세스는 3개의 하위 단계, 즉 퇴적, 방향성 충격 에칭 및 등방성 화학적 에칭으로 구성되며, 실리콘이 관통하여 에칭될 때까지 많은 반복(주기)으로 진행된다. 실시예에서, 보쉬 프로세스의 결과로서, 측벽 표면은 거친 스캘럽 구조를 취한다. 구체적으로, 레이저 스크라이빙 프로세스는 전형적으로 리소그래피 프로세스가 달성하는 것보다 훨씬 더 거친 개방 트렌치를 생성하므로, 측벽 거칠기는 훨씬 더 높다. 이것은 예상보다 낮은 다이 파괴 강도를 초래할 수 있다. 추가로, 보쉬 프로세스에서의 퇴적 하위 단계는 이미 에칭된 측벽을 보호하기 위해 불소-풍부 테플론 타입 유기 필름을 생성한다. 제2 동작에서, 실리콘 기판이 완전히 관통하여 에칭되고 다이들이 싱귤레이션된 후, 측벽으로부터 실리콘의 얇은 층을 부드럽게 에칭함으로써 어느 정도까지 측벽을 평활화하기 위해, SF6을 이용한 제1 등방성 화학적 플라즈마 에칭이 적용된다. 일 실시예에서, SF6에 기초한 제1 등방성 에칭은 대략 150W 미만의 낮은 바이어스 전력에서 수행된다. 제3 동작에서, 추가의 측벽 평활화를 위한 에천트로서 NF3+CF4 기반 플라즈마를 이용하여 제2 등방성 에칭이 수행된다. 제2 등방성 에칭(NF3+CF4)은 제1 등방성 에칭(SF6)보다 더 느리고 따라서 더 제어하기 쉬울 수 있으며, 이는 제2 등방성 에칭을 적합한 마감 프로세스가 되게 한다.
도 4를 참조하면, 프로세스 툴(400)은 팩토리 인터페이스(402)(FI)를 포함하고, 이 팩토리 인터페이스에는 복수의 로드 록(404)이 결합되어 있다. 클러스터 툴(406)이 팩토리 인터페이스(402)와 결합된다. 클러스터 툴(406)은 하나 이상의 플라즈마 에칭 챔버, 예컨대 이방성 플라즈마 에칭 챔버(408) 및 등방성 플라즈마 에칭 챔버(414)를 포함한다. 또한, 레이저 스크라이브 장치(410)가 팩토리 인터페이스(402)에 결합된다. 일 실시예에서, 프로세스 툴(400)의 전체 풋프린트는 도 4에 도시된 바와 같이 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터)일 수 있다.
실시예에서, 레이저 스크라이브 장치(410)는 펨토초 기반 레이저를 하우징한다. 펨토초 기반 레이저는 위에서 설명된 레이저 절제 프로세스들과 같은 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 절제 부분을 수행하기에 적합하다. 일 실시예에서, 레이저 스크라이브 장치(410) 내에 이동가능 스테이지가 또한 포함되고, 이동가능 스테이지는 펨토초 기반 레이저에 대하여 웨이퍼 또는 기판(또는 그것의 캐리어)을 이동시키도록 구성된다. 구체적인 실시예에서, 펨토초 기반 레이저도 이동가능하다. 일 실시예에서, 레이저 스크라이브 장치(410)의 전체 풋프린트는 도 4에 도시된 바와 같이 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 이상의 플라즈마 에칭 챔버(408)는 복수의 집적 회로를 싱귤레이션하기 위해 패터닝된 마스크 내의 갭들을 통해 웨이퍼 또는 기판을 에칭하도록 구성된다. 하나의 그러한 실시예에서, 하나 이상의 플라즈마 에칭 챔버(408)는 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 이상의 플라즈마 에칭 챔버(408)는 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에칭 시스템이다. 에칭 챔버는, 단결정질 실리콘 기판들 또는 웨이퍼들 상에 또는 내에 하우징되는 싱귤레이션 집적 회로들을 생성하기 위해 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 실시예에서, 높은 실리콘 에칭률을 용이하게 하기 위해, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(408) 내에 포함된다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 수율을 가능하게 하기 위해, 하나보다 많은 에칭 챔버가 프로세스 툴(400)의 클러스터 툴(406) 부분에 포함된다.
팩토리 인터페이스(402)는 외부 제조 설비와 레이저 스크라이브 장치(410) 및 클러스터 툴(406) 사이의 인터페이스를 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(402)는 웨이퍼들(또는 그것의 캐리어들)을 저장 유닛들(예컨대, 정면 개구 통합 포드들(front opening unified pods))로부터 클러스터 툴(406) 또는 레이저 스크라이브 장치(410) 중 어느 하나 또는 둘 다에 이송하기 위한 암 또는 블레이드를 갖는 로봇들을 포함할 수 있다.
클러스터 툴(406)은 싱귤레이션의 방법에서의 기능들을 수행하는 데에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 추가의 에칭 챔버를 대신하여, 퇴적 챔버(412)가 포함된다. 퇴적 챔버(412)는, 웨이퍼 또는 기판의 레이저 스크라이빙 이전에, 예를 들어 균일한 스핀-온 프로세스에 의해 웨이퍼 또는 기판의 디바이스 층 상에 또는 위에 마스크를 퇴적하기 위해 구성될 수 있다. 하나의 그러한 실시예에서, 퇴적 챔버(412)는 대략 10% 이내의 형상추종성 인자(conformality factor)를 갖는 균일한 층을 퇴적하기에 적합하다.
실시예들에서, 등방성 플라즈마 에칭 챔버(414)는, 본 명세서의 다른 곳에서 설명된 등방성 에칭 처리 동안 기판이 하우징되는 프로세스 챔버의 업스트림에 거리를 두고서 배치된 고주파수 마그네트론 또는 유도성으로 결합된 소스와 같은 다운스트림 플라즈마 소스를 이용한다. 실시예들에서, 등방성 플라즈마 에칭 챔버(414)는 NF3과 CF4의 조합과 같은 예시적인 비폴리머화 플라즈마 에칭 소스 가스들(non-polymerizing plasma etch source gases)에 배관된다.
도 5는 머신으로 하여금 본 명세서에서 논의된 스크라이빙 방법들 중 하나 이상을 실행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(500)을 도시한다. 예시적인 컴퓨터 시스템(500)은, 버스(530)를 통해 서로 통신하는 프로세서(502), 메인 메모리(504)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 2차 메모리(518)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(502)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 나타낸다. 더 구체적으로, 프로세서(502)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서 등일 수 있다. 또한, 프로세서(502)는 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 프로세서(502)는 본 명세서에서 논의된 동작들 및 단계들을 수행하기 위한 처리 로직(526)을 실행하도록 구성된다.
컴퓨터 시스템(500)은 네트워크 인터페이스 디바이스(508)를 더 포함할 수 있다. 컴퓨터 시스템(500)은 비디오 디스플레이 유닛(510)(예를 들어, 액정 디스플레이(LCD) 또는 CRT(cathode ray tube)), 영숫자 입력 디바이스(512)(예를 들어, 키보드), 커서 제어 디바이스(514)(예를 들어, 마우스), 및 신호 생성 디바이스(516)(예를 들어, 스피커)를 또한 포함할 수 있다.
2차 메모리(518)는, 본 명세서에 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 명령어들의 하나 이상의 세트(예를 들어, 소프트웨어(522))가 저장되어 있는 머신 액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터 판독가능 저장 매체)(532)를 포함할 수 있다. 또한, 소프트웨어(522)는 컴퓨터 시스템(500) 에 의한 소프트웨어(522)의 실행 동안 완전하게 또는 적어도 부분적으로 메인 메모리(504) 내에 그리고/또는 프로세서(502) 내에 상주할 수 있으며, 메인 메모리(504) 및 프로세서(502)는 머신 판독가능 저장 매체를 또한 구성한다. 소프트웨어(522)는 네트워크 인터페이스 디바이스(508)를 통해 네트워크(520)를 경유하여 또한 송신 또는 수신될 수 있다.
예시적인 실시예에서는 머신 액세스가능 저장 매체(532)가 단일의 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일의 매체 또는 복수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스 및/또는 연관된 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. "머신 판독가능 저장 매체"라는 용어는, 머신에 의한 실행을 위해 명령어들의 세트를 저장하거나 인코딩할 수 있으며 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 또한 간주되어야 한다. 따라서, "머신 판독가능 저장 매체"라는 용어는 고체 상태 메모리, 및 광학 및 자기 매체를 포함하지만 그에 제한되지는 않는 것으로 간주되어야 한다.
상술한 설명은 제한적인 것이 아니라 예시적인 것으로 의도된다는 것이 이해되어야 한다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 구체적인 순서를 나타내지만, 그러한 순서가 요구되지는 않는다는 점이 이해되어야 한다(예를 들어, 대안적인 실시예들은 상이한 순서로 동작들을 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중첩하거나 할 수 있다). 또한, 많은 다른 실시예들은 상술한 설명을 읽고 이해하면 관련 기술분야의 통상의 기술자에게 명백할 것이다. 본 발명이 구체적인 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명되는 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 사상 및 범위 내에서 수정 및 대체되어 실시될 수 있다는 것이 인식될 것이다. 그러므로, 본 발명의 범위는, 첨부된 청구항들과 함께, 그러한 청구항들에 부여되는 등가물들의 전체 범위를 참조하여 결정되어야 한다.

Claims (15)

  1. 복수의 집적 회로를 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 - 상기 마스크는 상기 집적 회로들을 커버하고 보호함 -;
    상기 집적 회로들 사이의 상기 반도체 웨이퍼의 영역들을 노출시키는, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스를 이용하여 상기 마스크를 패터닝하는 단계;
    상기 집적 회로들을 싱귤레이션하기 위해서 상기 반도체 웨이퍼를 완전히 관통하여 에칭된 트렌치를 형성하고 전진(advance)시키도록 상기 패터닝된 마스크에서의 상기 갭들을 통해 상기 반도체 웨이퍼를 이방성 에칭하는 단계; 및
    NF3과 CF4의 조합에 기초한 플라즈마를 이용하여 상기 이방성 에칭된 트렌치를 등방성 에칭하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 등방성 에칭은, 다이 싱귤레이션 이후에 이방성 에칭된 다이 측벽들로부터 이방성 에칭 부산물, 거칠기(roughness) 또는 측벽 스캘러핑(sidewall scalloping)을 제거하는, 방법.
  3. 제1항에 있어서,
    상기 등방성 에칭은, 탄소 및 불소를 포함하는 폴리머들을 상기 에칭된 트렌치로부터 제거하는, 방법.
  4. 제1항에 있어서,
    상기 반도체 웨이퍼를 이방성 에칭하는 단계는, 상기 에칭된 트렌치의 저부에서 후면측 테이프가 노출될 때까지, 폴리머 퇴적, 방향성 충격 에칭(directional bombardment etch) 및 등방성 화학적 에칭을 포함하는 주기적 프로세스의 반복들을 수행하는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    이방성 에칭 및 등방성 에칭 둘 다를 위해 동일한 플라즈마 에칭 챔버가 이용되는, 방법.
  6. 제1항에 있어서,
    상기 웨이퍼는 적어도 300㎜의 직경을 갖고, 후면측 그라인딩 이전에 300um 내지 800um의 두께를 갖는, 방법.
  7. 제1항에 있어서,
    상기 마스크를 패터닝하는 단계는, 540 나노미터 이하의 파장 및 400 펨토초 이하의 레이저 펄스 폭을 갖는 펨토초 레이저를 이용하여 패턴을 직접 작성(direct writing)하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 마스크를 형성하는 단계는 상기 웨이퍼 상에 수용성 마스크 층을 퇴적하는 단계를 더 포함하는, 방법.
  9. 제8항에 있어서,
    상기 수용성 마스크 층은 PVA를 포함하는, 방법.
  10. 제8항에 있어서,
    상기 마스크를 형성하는 단계는, 베이스 코트로서 상기 수용성 마스크 층을 포함하며 상기 베이스 코트의 최상부의 오버코트로서 비수용성 마스크 층을 포함하는 다층 마스크를 퇴적하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서,
    상기 비수용성 마스크 층은 포토레지스트 또는 폴리이미드(PI)인, 방법.
  12. 복수의 IC를 포함하는 기판을 다이싱하기 위한 시스템으로서,
    다층 마스크를 패터닝하여 상기 IC들 사이의 상기 기판의 영역들을 노출시키기 위한 레이저 스크라이브 모듈;
    레이저 스크라이빙 이후에 남아있는 상기 기판의 두께를 관통하여 에칭된 트렌치를 이방성 형성하고 전진시키기 위해 상기 레이저 스크라이브 모듈에 물리적으로 결합된 이방성 플라즈마 에칭 모듈;
    NF3과 CF4의 조합에 기초한 플라즈마를 이용하여 상기 이방성 에칭된 트렌치를 등방성 에칭하기 위해 상기 레이저 스크라이브 모듈에 물리적으로 결합된 등방성 플라즈마 에칭 모듈; 및
    상기 레이저 스크라이빙된 기판을 상기 레이저 스크라이브 모듈로부터 상기 이방성 플라즈마 에칭 모듈로 이송하기 위한 로봇식 이송 챔버
    를 포함하는 시스템.
  13. 제12항에 있어서,
    상기 레이저 스크라이브 모듈은, 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 갖는 펨토초 레이저를 포함하는, 시스템.
  14. 제12항에 있어서,
    상기 등방성 플라즈마 에칭 챔버 및 상기 이방성 플라즈마 에칭 챔버는 동일한 단일의 챔버인, 시스템.
  15. 제12항에 있어서,
    상기 등방성 플라즈마 에칭 챔버는 다운스트림 플라즈마 소스를 이용하는, 시스템.
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