CN105359256A - 用于高管芯破裂强度和平滑的侧壁的激光划片和等离子体蚀刻 - Google Patents

用于高管芯破裂强度和平滑的侧壁的激光划片和等离子体蚀刻 Download PDF

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Abstract

在实施例中，实现了涉及初始的激光划片和后续的等离子体蚀刻的混合式晶片或基板划切工艺，以进行管芯单片化。激光划片工艺可用于洁净地去除掩模层、有机和无机电介质层和器件层。随后，当暴露了或部分蚀刻了晶片或基板后，可终止激光蚀刻工艺。在实施例中，采用了混合式等离子体蚀刻方式来划切晶片，其中，在各向异性的蚀刻之后利用基于NF3和CF4的组合的等离子体进行各向同性的蚀刻来改善管芯侧壁。在管芯单片化之后，各向同性的蚀刻可从经各向异性地蚀刻的管芯侧壁去除各向异性蚀刻的副产物、粗糙度和/或扇形部。

Description

用于高管芯破裂强度和平滑的侧壁的激光划片和等离子体蚀刻
相关申请的交叉引用
本申请案主张2013年7月2日提交的美国临时申请No.61/842,056的优先权权益，该美国临时申请的整体内容以引用形式并入本文。
背景
1)技术领域
本发明的实施例涉及半导体处理领域，更具体而言，涉及用于划切(dicing)半导体晶片的方法和设备，其中，每一个晶片在所述晶片上具有多个集成电路。
2)背景技术
在半导体晶片处理中，集成电路形成在由硅或其他半导体材料组成的晶片(也称作基板)上。通常，各种材料(其是半导电、导电或绝缘的)层用于形成集成电路。使用各种公知工艺来掺杂、沉积和蚀刻这些材料以形成集成电路。每一个晶片经处理以形成大量含有集成电路的单个区域，这些单个区域被称为管芯。
在集成电路形成工艺后，晶片经“划切”(“dice”)以将单个的管芯彼此分开供封装或以未封装的形式供在较大的电路内使用。用于晶片划切的两种主要的技术是划片(scribing)和锯切(sawing)。利用划片，沿预先形成的划刻线跨晶片表面来移动金刚石尖端的划刻器。这些划刻线沿管芯的间隔延伸。这些间隔一般被称作“划切道”(“street”)。金刚石划片沿划切道在晶片表面形成浅划痕。当(诸如，利用辊(roller))施加压力后，晶片沿划刻线分开。晶片中的裂缝遵循晶片基板的晶格结构。划片可用于厚度约10密耳(千分之一英寸)或更小的晶片。对于较厚的晶片，锯切是当前较佳的用于划切的方法。
利用锯切，以每分钟高转速转动的金刚石尖端的锯接触晶片表面，并且沿划切道来锯切晶片。晶片装载在支撑构件(诸如，跨膜框被延伸的粘附膜)上，并且锯被反复施加于竖直和水平的划切道。划片或锯切的一个问题在于，碎片(chip)和凿孔(gouge)会沿管芯的隔离的边缘形成。此外，裂缝会形成，并且会从管芯的边缘传播到基板内，并且导致集成电路失效。剥落(chipping)和破裂(cracking)对于划片尤其是问题，因为在晶体结构的<110>方向上，仅可对正方形或矩形管芯的一侧划切。因而，使管芯的另一侧开裂导致锯齿状分隔线。由于剥落和破裂，在晶片上的管芯之间需要额外的间距以防止对集成电路的损坏，例如，使碎片和裂缝保持在距实际的集成电路一定距离处。作为间距要求的结果，没有许多的管芯可形成在标准尺寸的晶片上，并且浪费了否则可用于电路的晶片基板面(realestate)。锯的使用加剧了半导体晶片上的基板面的浪费。锯刃约为15微米厚。由此，为了确保围绕由锯产生的切口的破裂和其他损坏不损害集成电路，管芯中的每一个管芯的电路通常必须分开300至500微米。另外，在切割(cutting)之后，每一个管芯需要大量的清洗以去除源自锯切工艺的颗粒和其他污染物。
也已使用了等离子体划切，但是等离子体划切也有限制。例如，阻碍等离子体划切的实现的一个限制是成本。用于对光阻图案化的标准光刻(lithography)操作将使该实现成本过高。可能阻碍等离子体划切的实现的另一限制在于，在沿划切道进行划切时，对常用金属(例如，铜)的等离子体处理会造成生产问题或产量限制。
发明内容
一个或多个实施例涉及用于划切半导体晶片的方法和设备，每一个晶片上都具有多个集成电路。
在实施例中，划切具有多个集成电路的半导体晶片的方法涉及在半导体晶片上方形成掩模，所述掩模覆盖并保护集成电路。所述方法还涉及：利用激光划片工艺来图案化掩模以提供具有间隙的经图案化的掩模，从而暴露半导体晶片在集成电路之间的多个区域。所述方法还涉及：穿过经图案化的掩模中的间隙来各向异性地蚀刻半导体晶片，以形成经蚀刻的沟槽并推进经蚀刻的沟槽以完全穿过所述半导体晶片，从而单片化(singulate)集成电路。所述方法还涉及：利用基于NF3和CF4的组合的等离子体来各向同性地蚀刻经各向异性地蚀刻的沟槽。
在另一实施例中，用于划切具有多个IC的基板的系统包括激光划片模块，所述激光划片模块用于图案化多层式掩模，并暴露基板在IC之间的多个区域。所述系统还包括各向异性等离子体蚀刻模块，所述各向异性等离子体蚀刻模块实体耦接至激光划片模块的各向异性等离子体蚀刻模块，以便各向异性地形成经蚀刻的沟槽并推进经蚀刻的沟槽以穿过在激光划片后保留的基板的厚度。所述系统还包括各向同性等离子体蚀刻模块，所述各向同性等离子体蚀刻模块实体耦接至激光划片模块，以便利用基于NF3和CF4的组合的等离子体来各向同性地蚀刻经各向异性地蚀刻的沟槽。所述系统还包括机器人传送腔室，所述机器人传送腔室用于将经激光划片的基板从激光划片模块传送至各向异性的等离子体蚀刻模块。
在另一实施例中，划切具有多个集成电路的半导体晶片的方法涉及提供半导体晶片，所述半导体晶片上具有经图案化的掩模，所述经图案化的掩模覆盖并保护集成电路，并且具有暴露半导体晶片在集成电路之间的多个区域的间隙。所述方法还涉及：穿过经图案化的掩模中的间隙来各向异性地蚀刻半导体晶片，以形成经蚀刻的沟槽并推进经蚀刻的沟槽以完全穿过半导体晶片，从而单片化集成电路。所述方法还涉及：利用基于NF3和CF4的组合的等离子体来各向同性地蚀刻经各向异性地蚀刻的沟槽。
附图说明
通过示例而非限制方式来说明本发明的实施例，并且当结合附图来考虑时，参照以下具体实施方式可更完整地理解本发明的实施例，其中：
图1是流程图，其表示根据本发明的实施例的划切包括多个集成电路的半导体晶片的方法中的操作；
图2A、2B、2C和2D示出根据本发明的实施例的、在执行对应于图1的操作的划切半导体晶片的方法期间的、包括多个集成电路的半导体晶片的截面图；
图3示出根据本发明的实施例的、可存在于半导体晶片或基板的划切道区域中的材料叠层的截面图；
图4示出根据本发明的实施例的一体式划切系统的平面示意图；以及
图5示出根据本发明的实施例的示例性计算机系统的框图，该计算机系统控制对本文中所述的掩膜、激光划片、等离子体划切方法中的一个或多个操作的自动化执行。
具体实施方式
描述了划切半导体晶片的方法，每一个晶片在所述晶片上具有多个集成电路。在下述描述中，陈述众多特定细节(诸如，激光与等离子体蚀刻晶片划切方式)以提供对本发明的实施例的透彻理解。对本领域技术人员将是显而易见的是，可在不具这些特定细节的情况下来实践本发明的实施例。在其他实例中，不详细地描述公知的方面(诸如，集成电路制造)，以免不必要地混淆本发明的实施例。另外，应当理解，附图中所示的各种实施例仅是说明性的表示，并且不一定是按比例绘制的。
在实施例中，实现涉及初始的激光划片和后续的等离子体蚀刻的混合式晶片或基板划切工艺，以进行管芯单片化。可用激光划片工艺来洁净地去除掩模层、有机与无机电介质层和器件层。随后可在暴露或部分蚀刻晶片或基板后终止激光蚀刻工艺。接着可利用划切工艺的等离子体蚀刻部分来蚀刻穿过晶片或基板的主体(bulk)(诸如，穿过大块的单晶硅)以产出管芯或晶片单片化或划切。在更特定的实施例中，描述了用于高管芯破裂强度和洁净的侧壁的激光划片和等离子体蚀刻方法。实施例可包括以下一者或多者：晶片划切、激光划片、等离子体蚀刻、管芯破裂强度考虑、管芯侧壁粗糙度考虑、氟/碳残留物考虑、侧壁洁净度考虑和/或基于NF3及CF4的组合的蚀刻剂。
为了提供进一步的上下文，在激光划切+等离子体蚀刻混合处理以使晶片上的IC芯片单片化期间，在此类管芯单片化中需解决的技术挑战包括以下一者或二者：(1)对薄的(例如，小于约100微米)晶片，尤其是对超薄的(例如，小于约50微米)晶片而言，所产生的经单片化的管芯应当具有足够高的管芯破裂强度以确保可靠的管芯拾取和放置以及后续的组装工艺；(2)对于无论什么厚度的所有经单片化的管芯，管芯侧壁应当是洁净的，因为碳(C)或氟(F)元素的存在(诸如，以碳氟化合物(也称作全氟碳化物或PFC)的形式存在)会影响后续的封装工艺中的管芯的粘附特性，且甚至会导致封装工艺中的低可靠度。
在实施例中，可采用多重等离子体蚀刻方式来划切晶片，其中，在各向异性的单片化蚀刻之后采用各向同性的蚀刻来改善管芯侧壁。激光划片去除难以蚀刻的钝化层、电介质和金属层，直到位于下方的硅基板被暴露为止。随后，可使用各向异性的等离子体蚀刻来生成深度达到目标管芯厚度的沟槽。最后，在管芯单片化之后，各向同性的蚀刻可去除来自经异向性蚀刻的管芯侧壁的各向异性蚀刻副产物、粗糙度和/或扇形部(scalloping)。在一个实施例中，所产生的经单片化的管芯具有较高的管芯破裂强度(相对于没有暴露于最终各向同性的蚀刻的经单片化的管芯)以确保可靠的管芯拾取和放置以及后续的组装工艺。在实施例中，对管芯侧壁清洁了碳(C)或氟(F)元素，碳或氟元素否则会不利地影响后续的封装工艺中的管芯的粘着特性，从而导致低可靠性。粗糙的侧壁(例如，未经处理的侧壁)可能降低管芯破裂强度(例如，经由较低的破裂活化能)。
图1示出根据本发明的实施例的、用于划切包括多个集成电路的半导体晶片的方法中的操作。图2A-2D示出在所述方法的执行期间的、包括多个集成电路的半导体晶片的截面图。
在图1中的第一操作102期间，且相应于图2，在半导体晶片或基板204(诸如，硅晶片或基板)上方形成前侧掩模202。根据一个实施例，半导体晶片或基板204具有至少300毫米的直径，并且在背侧研磨之前具有300微米至800微米的厚度。如图所示，在实施例中，掩模是共形掩模(conformalmask)。共形掩模的实施例有利地确保了在位于下方的表面形貌(例如，20微米的凸块，未示出)上的足够厚度的掩模，以便在等离子体蚀刻划切操作期间存留下来。然而，在替代实施例中，掩模可以是非共形的平面化掩模(例如，在凸块上方的掩模的厚度小于在谷部中的掩模的厚度)。可例如由CVD或由本领域中已知的任何其他工艺来形成共形掩模。在一个实施例中，掩模覆盖并保护形成在半导体晶片的表面上的集成电路(IC)206，并且也保护从半导体晶片204的表面凸出或向上伸出10至20微米的凸块。如关联于图3所述，掩模也覆盖形成在集成电路中相邻的集成电路之间的介于中间的(intervening)划切道。请再次参见图2A，一个或多个钝化层208也可被包括在半导体晶片204上。并且，也可将半导体晶片204装载在背侧或划切胶带(dicingtape)210上。
根据本发明的实施例，形成掩模包括形成层，所述层诸如但不限于，水溶性层(PVA等)和/或光阻层和/或I-线图案化层。例如，聚合物层(诸如，光阻层)可由以其他方式适于在显影工艺中使用的材料组成。在具有多个掩模层的实施例中，可将水溶性基底涂层设置在非水溶性覆盖涂层下方。随后，基底涂层提供剥除覆盖涂层的手段，而覆盖涂层提供等离子体蚀刻抗性和/或良好的由激光划线工艺进行的掩模剥蚀(ablation)。例如，已发现对划片工艺中采用的激光波长而言透明的掩模材料有助于低的管芯边缘强度。因此，例如作为第一掩模材料层的PVA的水溶性基底涂层可充当可作为下切(undercut)掩模的抗等离子体/激光能量吸收覆盖涂层的手段，使得可将整个掩模从位于下方的IC薄膜层去除/举离(liftoff)。水溶性基底涂层可进一步作为障碍，所述障碍保护IC薄膜层免受用于剥除能量吸收掩模层的工艺的影响。在实施例中，激光能量吸收掩模层是UV可固化和/或UV吸收的、和/或绿带(500至540nm)吸收的。示例性材料包括常规意义上用于IC芯片的钝化层的许多光阻剂和聚酰亚胺(PI)材料。在一个实施例中，光阻层由正性光阻材料组成，正性光阻材料诸如但不限于，248纳米(nm)光阻剂、193nm光阻剂、157nm光阻剂、极紫外线(EUV)光阻剂，或具有重氮萘醌(diazonaphthoquinone)敏化剂的酚醛树脂基质(phenolicresinmatrix)。在另一个实施例中，光阻层可由负性光阻材料所构成，负性光阻材料例如但不限于，聚顺异戊二烯(poly-cis-isoprene)和聚肉桂酸乙烯酯(poly-vinyl-cinnamate)。
请再次参见图2A，在实施例中，在半导体晶片或基板204上或在半导体晶片或基板204中已设置有作为集成电路206的部分的半导体器件阵列。此类半导体器件的示例包括但不限于在硅基板中制造并被封埋在电介质层中的存储器件或互补式金属-氧化物-半导体(CMOS)晶体管。多个金属互连可形成在器件或晶体管上方，并且在围绕的电介质层中，并且可用于电耦接这些器件或晶体管以形成集成电路。导电凸块与钝化层208可形成在互连层上方。组成划切道的材料可以与用于形成集成电路的材料类似或相同。例如，划切道可由电介质材料层、半导体材料层和金属化层所组成。在一个实施例中，划切道中的一个或多个包括与集成电路的实际器件类似的测试器件。
请参见图1中的第二操作104，且转到对应的图2B，所述方法以大块目标层材料去除继续进行。为了使电介质脱层和破裂最小化，飞秒激光是较佳的。然而，取决于器件结构，也可应用紫外(UV)、皮秒或纳秒激光源。激光具有在80kHz至1MHz的范围内的脉冲重复频率，理想地，在100kHz至500kHz的范围内的脉冲重复频率。
请再次参见图2B，一般执行激光划片工艺来去除最初存在于集成电路之间的划切道(以划刻线212示出，其可表示被去除的划切道)的材料。根据本发明的实施例，以激光划片工艺来图案化掩模包括：使沟槽214部分地形成到半导体晶片204在集成电路206之间的区域中。在实施例中，以激光划片工艺来图案化掩模包括：使用具有飞秒范围内的脉冲宽度的激光进行直接写入图案。具体而言，可使用具有在可见光谱或紫外(UV)或红外(IR)范围(这三者总计形成宽带光谱)中的波长的激光来提供基于飞秒的激光，即，具有飞秒(10-15秒)量级的脉冲宽度的激光。在一个实施例中，剥蚀不依赖于波长或基本不依赖于波长，并且剥蚀因此适用于复杂的膜，所述复杂的膜诸如，掩模202的膜、划切道的膜以及可能的半导体晶片或基板204的部分的膜。
诸如脉冲宽度等的激光参数的选择对于开发成功的激光划片与划切工艺是关键的，所述成功的激光划片与划切工艺使破片、微裂和脱层最小化，从而实现洁净的激光划片切割。激光划片切割越洁净，为最终的管芯单片化而执行的蚀刻工艺就越平顺。在半导体器件晶片中，具有不同的材料类型(例如，导体、绝缘体、半导体)和厚度的许多功能层设置在其上。此类材料可包括但不限于，有机材料(诸如，聚合物)、金属或无机电介质(诸如，二氧化硅和氮化硅)。
设置在晶片或基板上的单个的集成电路之间的划切道可包括与集成电路本身类似或相同的层。例如，图3示出根据本发明的实施例的、可用于半导体晶片或基板的划切道区域中的材料的叠层的截面图。请参见图3，划切道区域300包括硅基板的顶部302、第一二氧化硅层304、第一蚀刻停止层306、第一低K电介质层308(例如，具有小于二氧化硅的介电常数4.0的介电常数)、第二蚀刻停止层310、第二低K电介质层312、第三蚀刻停止层314、未掺杂的硅石玻璃(USG)层316、第二二氧化硅层318、以及光阻层320或某个其他掩模层。铜金属化物322设置在第一蚀刻停止层306与第三蚀刻停止层314之间，并且穿过第二蚀刻停止层310。在特定的实施例中，第一蚀刻停止层306、第二蚀刻停止层310和第三蚀刻停止层314由氮化硅组成，而低K电介质层308和312由碳掺杂的氧化硅材料组成。
在常规的激光照射(诸如，基于纳秒或基于皮秒的激光照射)下，划切道300的材料在光学吸收和剥蚀机制上表现得非常不同。例如，在正常的条件下，电介质层(诸如，二氧化硅)对于所有市售的激光的波基本上是透明的。相比之下，金属、有机物(例如，低K材料)和硅可非常容易地耦合光子，特别是在响应于基于纳秒的或基于皮秒的激光照射时。然而，在实施例中，可使用基于飞秒的激光工艺，以便通过在剥蚀低K材料层与铜层之前先剥蚀二氧化硅层来图案化二氧化硅层、低K材料层与铜层。在特定的实施例中，可在基于飞秒的激光照射工艺中使用大约小于或等于400飞秒的脉冲来去除掩模、划切道以及硅基板的部分。
根据本发明的实施例，合适的基于飞秒的激光工艺以高峰值强度(照射度)为特征，所述高峰值强度(照射度)通常在各种材料中导致非线性的交互作用。在一个此类实施例中，飞秒激光源可具有大约在10飞秒至500飞秒的范围内的脉冲宽度，但是较佳地是在100飞秒至400飞秒的范围内。在一个实施例中，飞秒激光源可具有大约在1570纳米至200纳米的范围内的波长，但是较佳地是在540纳米至250纳米的范围内。在一个实施例中，激光与对应的光学系统可在工作表面处提供焦斑(focalspot)，所述焦斑大约在3微米至15微米的范围内，但是较佳地是大约在5微米至10微米的范围内。
在工作表面处的空间射束轮廓可以是单一模式(高斯)或具有成形的高顶帽(top-hat)轮廓。在实施例中，激光源具有大约在200kHz至10MHz的范围中的脉冲重复率，但是较佳地是大约在500kHz至5MHz的范围内。在实施例中，激光源可在工作表面处传递大约在0.5μJ至100μJ的范围内的脉冲能量，但是较佳地是大约在1μJ至5μJ的范围内。在实施例中，激光划片工艺能以大约在500毫米/秒至5米/秒的范围中的速度运行，但是较佳地是大约在600毫米/秒至2米/秒的范围内。
划片工艺可仅以单遍(singlepass)运作，或以多遍运作，但在实施例中，较佳地为1至2遍。在一个实施例中，工件中的划片深度大约在5微米至50微米深的范围内，较佳地大约在10微米至20微米深的范围内。能以给定的脉冲重复率下的一连串单一脉冲或一连串脉冲猝发(burst)的形式来施加激光。在实施例中，在器件/硅界面处量测到的激光光束生成的切口宽度大约在2微米至15微米的范围内，但是在硅晶片划片/划切中，较佳地是大约在6微米至10微米的范围内。
可选择具有益处和优点的激光参数，所述益处和有点诸如，提供足够高的激光强度以实现无机电介质(如，二氧化硅)的离子化，并使在无机电介质的直接剥蚀之前由位于下方的层损害造成的脱层和剥落最小化。并且，可选择参数以提供具有精确受控的剥蚀宽度(例如，切口宽度)和深度的、用于工业应用的有意义的工艺产量。如上所述，与基于皮秒和基于纳秒的激光剥蚀工艺相比，基于飞秒的激光更适于提供此类优点。然而，即使在基于飞秒的激光剥蚀的光谱中，某些波长可提供比其他波长更好的性能。例如，在一个实施例中，具有更接近UV范围或在UV范围内的波长的基于飞秒的激光工艺提供比具有更接近IR范围或在IR范围内的波长的基于飞秒的激光工艺更洁净的剥蚀工艺。在特定的此类实施例中，适用于半导体晶片或基板划片的基于飞秒的激光工艺基于具有大约小于或等于540纳米的波长的激光。在特定的此类实施例中，使用具有大约小于或等于540纳米的波长的激光的大约小于或等于400飞秒的脉冲。然而，在替代的实施例中，可使用双激光波长(如，IR激光和UV激光的结合)。
请参见图1中的第三操作106，并且转到相应的图2C，随后对半导体晶片204进行等离子体蚀刻。如图2C所示，等离子体蚀刻前缘继续行进穿过经图案化的掩模202中的间隙。根据本发明的实施例，蚀刻半导体晶片204可包括：蚀刻并延伸以激光划片工艺形成的沟槽214，以便最终形成穿过半导体晶片204的经延伸的沟槽216。在一个实施例中，各向异的性蚀刻暴露半导体晶片或基板204上的背侧胶带210。在一个实施例中，等离子体蚀刻操作可采用硅穿孔(through-siliconvia)类型的蚀刻工艺。在一个实施例中，可使用常规的博世型(Bosch-type)沉积/蚀刻/沉积工艺来蚀刻穿过基板。一般而言，博世型工艺由三个子步骤组成：沉积、方向性轰击蚀刻以及各向同性的化学蚀刻，通过许多次迭代(循环)来运行所述博世型工艺，直到蚀穿硅为止。如图2C中所示，作为博世工艺的结果，侧壁表面218具有粗糙的扇形结构。这在激光划片工艺生成了比显影定义的蚀刻工艺所实现的开放沟槽粗糙得多的开放沟槽的情况下尤其有影响。此类粗糙的管芯边缘导致了低于预期的管芯破裂强度。此外，博世工艺中的沉积子步骤生成富含氟的特氟龙型有机膜以保护已经被蚀刻的侧壁，所述有机膜在蚀刻前缘行进时不从侧壁中被去除(一般而言，此类聚合物仅周期性地从经各向异性地蚀刻的沟槽的底部被去除)。
在特定的实施例中，在蚀刻工艺期间，半导体晶片的硅材料的蚀刻速率大于每分钟25微米。超高密度等离子体源可用于管芯单片化工艺的等离子体蚀刻部分。适用于执行此类等离子体蚀刻工艺的工艺腔室的示例是可购自美国加州桑尼维尔市的应用材料公司的AppliedSilviaTMEtch系统。AppliedSilviaTMEtch系统组合了电容式与电感式RF耦合，这给予比仅有电容式耦合(即便具由磁性增强提供的改进)的可能情况独立得多的对离子密度和离子能量的控制。该组合允许从离子能量中对离子密度的有效的去耦合，以便即便在非常低压力下、在没有高的、潜在的损害性DC偏压等级下来实现相对高密度的等离子体。多RF源配置也产生特别宽的工艺窗口。然而，也可使用能够蚀刻硅的任何等离子体蚀刻腔室。在示例性实施例中，使用深硅蚀刻来以大于大约为常规的硅蚀刻速率(例如，40微米或更高)的40％的蚀刻速率来蚀刻单晶硅基板或基板204，同时维持基本上精确的轮廓控制及实质上不含扇形部的侧壁。在特定的实施例中，使用硅穿孔型蚀刻工艺。蚀刻工艺基于从反应气体生成的等离子体，所述反应气体通常是氟基气体，诸如，SF6、C4F8、CHF3、XeF2或能够以相对快的蚀刻速率来蚀刻硅的任何其他反应气体。
为了概述图2A-2C，管芯单片化工艺包括：先进行激光划片，去除掩模层、钝化层和器件层，从而洁净地暴露硅基板；接着进行的等离子体蚀刻，用于划切穿过硅基板。对于蚀刻，可使用基于三个子步骤(即，沉积、方向性轰击蚀刻和各向同性的化学蚀刻)的博世工艺，并且运行博世工艺多次迭代(循环)，直到蚀穿硅为止。然而，如图2C中所示，作为博世工艺的结果，侧壁表面具有粗糙的扇形结构。特别是由于激光划片工艺通常生成比显影工艺实现的开放沟槽粗糙得多的开放沟槽，因此侧壁粗糙度相比其他硅蚀刻工艺可能高得多。这导致低于预期的管芯破裂强度。此外，博世工艺中的沉积子步骤会生成富含氟的特氟龙型有机膜以保护已经被蚀刻的侧壁。
请参见图1中的第四操作108，并且转到相应的图2D，在各向异性的等离子体蚀刻操作之后，集成电路是单片化的形式的。随后，可利用各向同性的化学湿法蚀刻或等离子体蚀刻以通过缓和地将基板(例如，硅)的薄层从侧壁上蚀刻掉来使侧壁平滑(以形成平滑的侧壁220)。在实施例中，蚀刻的各向同性部分基于由NF3和CF4的组合所生成的等离子体，所述NF3和CF4作为用于侧壁平滑化处理的蚀刻剂。并且，可使用诸如1000W的较高的偏置功率。在实施例中，使用由NF3和CF4(所述NF3和CF4作为用于侧壁平滑化处理的蚀刻剂)的组合所生成的等离子体的优点在于较低的各向同性蚀刻速率(～0.15微米/分钟)，因此，平滑化处理更可控。施加高偏置功率以实现相对高的方向性蚀刻速率，从而蚀刻掉侧壁218上的脊部(ridge)或凸缘(rim)以形成侧壁220。
在实施例中，例如紧接着各向异性的蚀刻操作的终止，在与各向异性的蚀刻相同的腔室中执行各向同性的蚀刻。在其他实施例中，在分离的腔室(诸如，本领域中已知的具有下游等离子体源的腔室)中执行各向同性的蚀刻。在实施例中，在发起各向同性的蚀刻后，晶片温度可能是相对高的(例如，80-100℃)，因为以高速率以及相对长的(例如，1-3分钟)各向异性的蚀刻来使用的高等离子体功率已加热了晶片。已发现这样的升高的晶片温度可增强各向同性特性以及在各向异性的蚀刻后立刻执行的各向同性的蚀刻的蚀刻速率。在实施例中，各向同性的蚀刻步骤去除通过各向异性的蚀刻沉积在管芯侧壁上的富含氟或富含碳的聚合物层。
能以若干不同的方式来执行基于由NF3和CF4(所述NF3和CF4作为用于侧壁平滑化处理的蚀刻剂)的组合所生成的等离子体的蚀刻的各向同性部分。在第一实施例中，执行两个操作的工艺。在第一操作中，可采用常规的博世工艺来蚀刻穿过硅基板。博世工艺由三个子步骤(即，沉积、方向性轰击蚀刻和各向同性的化学蚀刻)组成，并且运行博世工艺多次迭代(循环)直到蚀穿硅为止。作为博世工艺的结果，侧壁表面具有粗糙的扇形结构。特别是由于激光划片工艺通常生成比显影工艺实现的开放沟槽粗糙得多的开放沟槽，因此侧壁粗糙度会高得多。这导致低于预期的管芯破裂强度。此外，博世工艺中的沉积子步骤生成富含氟的特氟龙型有机膜以保护已经被蚀刻的侧壁。在第二操作中，在完全蚀刻穿过硅基板且管芯被单片化之后，可施加使用以相对高的偏置功率(例如，1000W)而从NF3和CF4的组合中生成的等离子体的第二等离子体蚀刻，以便通过缓和地蚀刻以将硅的薄层从侧壁上去除来使侧壁平滑。在实施例中，第二操作的蚀刻时间一般被设置在1秒至90秒内，并且伴随着取决于管芯厚度的其他合适的蚀刻工艺参数，从而使器件层/Si界面处的下切最小化。在实施例中，第二操作也去除侧壁上的富含氟或富含碳的沉积层。
在第二实施例中，执行三个操作的工艺。在第一操作中，采用常规的博世工艺来蚀刻穿过硅基板。博世工艺由三个子步骤(即，沉积、方向性轰击蚀刻和各向同性的化学蚀刻)组成，并且可运行博世工艺许多个迭代(循环)直到蚀穿硅为止。在实施例中，作为博世工艺的结果，侧壁表面具有粗糙的扇形结构。特别是由于激光划片工艺通常生成比显影工艺实现的开放沟槽粗糙得多的开放沟槽，因此侧壁粗糙度会高得多。这可导致低于预期的管芯破裂强度。此外，博世工艺中的沉积子步骤生成富含氟的特氟龙型有机膜以保护已经被蚀刻的侧壁。在第二操作中，在完全蚀刻穿过硅基板且管芯被单片化之后，可施加使用SF6的第一各向同性的化学等离子体蚀刻，以便通过缓和地从侧壁上蚀刻掉硅的薄层而在某种程度上平滑化侧壁。在一个实施例中，以低于约150W的低偏置功率来执行基于SF6的第一各向同性的蚀刻。在第三操作中，使用基于NF3+CF4的等离子体作为用于进一步侧壁平滑化的蚀刻剂来执行第二各向同性的蚀刻。第二各向同性的蚀刻(NF3+CF4)可能较慢，因此比第一各向同性的蚀刻(SF6)更可受控，使得第二各向同性的蚀刻成为合适的结尾工艺。
请参见图4，工艺工具400可包括工厂接口402(FI)，所述工厂接口402具有多个与所述工厂接口402耦接的负载锁定件404。群集工具406与工厂接口402耦接。群集工具406包括一个或多个等离子体蚀刻腔室，诸如，各向异性等离子体蚀刻腔室408和各向同性等离子体蚀刻腔室414。激光划片设备410也耦接至工厂接口402。如图4中所描绘，在一个实施例中，工艺工具400的整体覆盖区域可为大约3500毫米(3.5米)乘以大约3800毫米(3.8米)。
在实施例中，激光划片设备410容纳基于飞秒的激光。基于飞秒的激光适于执行混合式激光和蚀刻单片化工艺中的激光剥蚀部分(诸如，上述的激光剥蚀工艺)。在一个实施例中，可移动的台也被包括在激光划片设备400中，所述可移动的台经配置以相对于基于飞秒的激光来移动晶片或基板(或晶片或基板的载具)。在特定的实施例中，基于飞秒的激光也是可移动的。如图4中所描绘，在一个实施例中，激光划片设备410的整体覆盖区域可为大约2240毫米乘以大约1270毫米。
在实施例中，一个或多个等离子体蚀刻腔室408经配置以穿过经图案化的掩模中的间隙来蚀刻晶片或基板，从而单片化多个集成电路。在一个此类实施例中，一个或多个等离子体蚀刻腔室408经配置以执行深硅蚀刻工艺。在特定的实施例中，一个或多个等离子体蚀刻腔室408是可购自美国加州桑尼维尔市的应用材料公司的AppliedSilviaTMEtch系统。蚀刻腔室可专门为深硅蚀刻设计，所述深硅蚀刻用于产生被容纳在单晶硅基板或晶片上或单晶硅基板或晶片中的单片化的集成电路。在实施例中，高密度等离子体源被包括在等离子体蚀刻腔室408中以促进高的硅蚀刻速率。在实施例中，多于一个的蚀刻腔室被包括在工艺工具400的群集工具406中以允许单片化或划切工艺的高制造产量。
工厂接口402可以是用于在外部制造设施与激光划片设备410和群集工具406之间对接的合适的大气端口。工厂接口402可包括具有手臂或叶片的机器人，以便将晶片(或晶片的载具)从储存单元(诸如，前开式晶片传送盒)传送到群集工具406或激光划片设备410或这二者中。
群集工具406可包括适于执行单片化方法中的功能的其他腔室。例如，在一个实施例中，可纳入沉积腔室412以取代附加的蚀刻腔室。沉积腔室412可经配置用于在晶片或基板的激光划线之前，例如通过均匀的旋涂工艺在晶片或基板的器件层上或上方进行掩模沉积。在一个此类实施例中，沉积腔室412适于以大约10％之内的共形性因子来沉积均匀的层。
在实施例中，各向同性等离子体蚀刻腔室414可采用下游等离子体源(诸如，高频磁性或电感耦合的源)，所述下游等离子体源设置在距工艺腔室的上游一段距离处，其中，在本文中别处所述的各向同性的蚀刻处理期间，基板被容纳在所述工艺腔室中。在实施例中，各向同性等离子体蚀刻腔室414通过管道连接(plumb)至示例性非聚合的等离子体蚀刻源气体(诸如，NF3与CF4的组合)。
图5示出计算机系统500，在所述计算机系统500内可执行一组指令，所述一组指令使机器执行本文中所讨论的划片方法中的一种或多种。示例性计算机系统500包括处理器502、主存储器504(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)或RambusDRAM(RDRAM)之类的动态随机存取存储器(DRAM))、静态存储器506(例如，闪存、静态随机存取存储器(SRAM)等)以及次存储器518(例如，数据存储装置)，这些元件经由总线530彼此通信。
处理器502表示一个或多个通用处理装置，诸如，微处理器、中央处理单元等。更具体而言，处理器502可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器等。处理器502也可以是一个或多个专用处理装置，诸如，专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理器502可经配置以执行处理逻辑526，所述处理逻辑526用于执行本文所讨论的操作和步骤。
计算机系统500可进一步包括网络接口装置508。计算机系统500也可包括视频显示器单元510(例如，液晶显示器(LCD)或阴极射线管(CRT))、数字字母输入装置512(例如，键盘)、光标控制装置514(例如，鼠标)、以及信号生成装置516(例如，扬声器)。
次存储器518可包括机器可存取存储介质(或更具体而言，计算机可读存储媒介)532，在机器可存取存储介质上存储了一组或多组指令(例如，软件522)，这一组或多组指令具体化本文所述的方法或功能中的任何一者或多者。在由计算机系统500执行期间，软件522也可完全或至少部分地驻留在主存储器504和/或处理器502内，主存储器504和处理器502也可构成机器可读存储介质。可进一步经由网络接口装置508在网络520上传输或接收软件522。
尽管在示例性实施例中将机器可存取存储介质532示出为单个介质，但是术语“机器可读存储介质”应被视为包括储存了一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库，和/或相关联的高速缓存与服务器)。术语“机器可读存储介质”也应被视为包括能够储存或编码一组指令的任何介质，所述一组指令供机器执行并且使所述机器执行本发明的方法中的任一个或多个方法。术语“机器可读存储介质”将相应地被视为包括但不限于固态存储器以及光和磁介质。
应当理解，上述描述旨在是说明性而非限制性的。例如，虽然附图中的流程图示出由本发明的特定实施例执行的特定的操作顺序，但是应理解，此类顺序不是必需的(例如，替代实施例能以不同的顺序来执行操作，组合某些操作，重叠某些操作，等等)。此外，在阅读并理解上述描述后，许多其他实施例对本领域技术人员将是显而易见的。虽然已参照特定的示例性实施例描述了本发明，但是应领会，本发明并不限于所述实施例，而是可利用在所附权利要求书的精神与范围内的修改和更改来实践。因此，应当参照所附权利要求书以及被授予权利的此类权利要求书的等效方案的完整范围来确定。

Claims (15)

1.一种划切包括多个集成电路的半导体晶片的方法，所述方法包含下列步骤：
在所述半导体晶片上方形成掩模，所述掩模覆盖并保护所述集成电路；
利用激光划片工艺来图案化所述掩模以提供具有多个间隙的经图案化的掩模，从而暴露所述半导体晶片在所述集成电路之间的多个区域；
穿过所述经图案化的掩模中的所述间隙来各向异性地蚀刻所述半导体晶片，以便形成经蚀刻的沟槽并推进所述经蚀刻的沟槽以完全穿过所述半导体晶片，从而单片化所述集成电路；以及
利用基于NF3和CF4的组合的等离子体来各向同性地蚀刻经各向异性地蚀刻的沟槽。
2.如权利要求1所述的方法，其中，在管芯单片化之后，所述各向同性的蚀刻从经各向异性地蚀刻的管芯侧壁去除各向异性的蚀刻副产物、粗糙度或侧壁扇形部。
3.如权利要求1所述的方法，其中，所述各向同性的蚀刻从所述经蚀刻的沟槽去除包含碳和氟的聚合物。
4.如权利要求1所述的方法，其中，各向异性地蚀刻所述半导体晶片包含下列步骤：执行循环工艺的多个迭代，直到背侧胶带在所述经蚀刻的沟槽的底部处被暴露为止，所述循环工艺包括聚合物沉积、方向性轰击蚀刻和各向同性的化学蚀刻。
5.如权利要求1所述的方法，其中，相同的等离子体蚀刻腔室用于各向异性的蚀刻和各向同性的蚀刻两者。
6.如权利要求1所述的方法，其中，所述晶片具有至少300毫米的直径，并且在背侧研磨之前具有300微米至800微米的厚度。
7.如权利要求1所述的方法，其中，图案化所述掩模进一步包含下列步骤：利用飞秒激光来直接写入图案，所述飞秒激光具有小于或等于540纳米的波长，并且具有小于或等于400飞秒的激光脉冲宽度。
8.如权利要求1所述的方法，其中，形成所述掩模进一步包含下列步骤：在所述晶片上沉积水溶性掩模层。
9.如权利要求8所述的方法，其中，所述水溶性掩模层包含PVA。
10.如权利要求8所述的方法，其中，形成所述掩模进一步包含下列步骤：沉积多层式掩模，所述多层式掩模包含作为基底涂层的所述水溶性掩模层以及作为在所述基底涂层的顶部上的覆盖涂层的非水溶性掩膜层。
11.如权利要求10所述的方法，其中，所述非水溶性掩模层是光阻剂或聚酰亚胺(PI)。
12.一种用于划切包括多个IC的基板的系统，所述系统包含：
激光划片模块，用于图案化多层式掩模并暴露所述基板在所述IC之间的多个区域；
各向异性等离子体蚀刻模块，实体耦接至所述激光划片模块，以便形成经蚀刻的沟槽並推进所述蚀刻的沟槽以穿过在激光划片后保留的所述基板的厚度；
各向同性等离子体蚀刻模块，实体耦接至所述激光划片模块，以便利用基于NF3和CF4的组合的等离子体来各向同性地蚀刻经各向异性地蚀刻的沟槽；以及
机器人传送腔室，用于将经激光划片的基板从所述激光划片模块传送至所述各向异性等离子体蚀刻模块。
13.如权利要求12所述的系统，其中，所述激光划片模块包含飞秒激光，所述飞秒激光具有小于或等于540纳米的波长以及小于或等于400飞秒的脉冲宽度。
14.如权利要求12所述的系统，其中，所述各向同性等离子体蚀刻腔室和所述各向异性等离子体蚀刻腔室是相同的单个腔室。
15.如权利要求12所述的系统，其中，所述各向同性等离子体蚀刻腔室采用下游等离子体源。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735667A (zh) * 2017-04-19 2018-11-02 株式会社迪思科 器件芯片的制造方法
CN109473352A (zh) * 2017-09-07 2019-03-15 松下知识产权经营株式会社 元件芯片的制造方法
CN109616414A (zh) * 2018-11-06 2019-04-12 深圳方正微电子有限公司 晶圆加工方法和半导体器件的制备方法
CN110064849A (zh) * 2018-01-23 2019-07-30 株式会社迪思科 被加工物的加工方法、蚀刻装置和激光加工装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015100686A1 (de) * 2015-01-19 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
US9633902B2 (en) * 2015-03-10 2017-04-25 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device that includes dividing semiconductor substrate by dry etching
CN111580190B (zh) 2015-11-24 2021-12-28 哈佛学院院长及董事 制造针对可见光谱波长的电介质超颖表面的原子层沉积处理
JP6524594B2 (ja) * 2016-07-07 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7356902B2 (ja) * 2016-07-15 2023-10-05 ブルーワー サイエンス アイ エヌ シー． レーザーアブレーションの誘電性物質
JP6765949B2 (ja) * 2016-12-12 2020-10-07 株式会社ディスコ ウェーハの加工方法
JP2018110156A (ja) 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
CN108788486B (zh) * 2017-05-05 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
GB201708927D0 (en) * 2017-06-05 2017-07-19 Spts Technologies Ltd Methods of plasma etching and plasma dicing
SG11202001717VA (en) 2017-08-31 2020-03-30 Metalenz Inc Transmissive metasurface lens integration
US10734505B2 (en) 2017-11-30 2020-08-04 International Business Machines Corporation Lateral bipolar junction transistor with dual base region
JP7195060B2 (ja) * 2018-05-17 2022-12-23 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US10573558B1 (en) 2018-08-23 2020-02-25 International Business Machines Corporation Caterpillar trenches for efficient wafer dicing
US11081392B2 (en) * 2018-09-28 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Dicing method for stacked semiconductor devices
DE102018128570A1 (de) * 2018-11-14 2020-05-14 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer vielzahl strahlungsemittierender bauelemente, strahlungsemittierendes bauelement, verfahren zur herstellung eines verbindungsträgers und verbindungsträger
US11664276B2 (en) * 2018-11-30 2023-05-30 Texas Instruments Incorporated Front side laser-based wafer dicing
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
JP7281741B2 (ja) * 2019-08-23 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法
US11170981B2 (en) 2019-09-17 2021-11-09 Tokyo Electron Limited Broadband plasma processing systems and methods
US11295937B2 (en) 2019-09-17 2022-04-05 Tokyo Electron Limited Broadband plasma processing systems and methods
US11211247B2 (en) 2020-01-30 2021-12-28 Applied Materials, Inc. Water soluble organic-inorganic hybrid mask formulations and their applications
ES2759280B2 (es) * 2020-03-11 2020-09-24 Univ Madrid Politecnica Procedimiento de fabricacion de celulas solares en obleas de germanio
CN113666331A (zh) * 2021-08-23 2021-11-19 苏州司南传感科技有限公司 一种与mems深硅刻蚀工艺相兼容的薄硅释放工艺
US11927769B2 (en) 2022-03-31 2024-03-12 Metalenz, Inc. Polarization sorting metasurface microlens array device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235637B1 (en) * 1999-09-15 2001-05-22 Taiwan Semiconductor Manufacturing Company Method for marking a wafer without inducing flat edge particle problem
CN101064250A (zh) * 2006-04-28 2007-10-31 海力士半导体有限公司 半导体器件中凹陷通道的制造方法
CN101542714A (zh) * 2007-02-08 2009-09-23 松下电器产业株式会社 半导体芯片制造方法
CN102157397A (zh) * 2010-01-18 2011-08-17 半导体元件工业有限责任公司 形成电磁保护半导体管芯的方法及半导体管芯
CN102157448A (zh) * 2010-01-18 2011-08-17 半导体元件工业有限责任公司 形成半导体管芯的方法
US20120322234A1 (en) * 2011-06-15 2012-12-20 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
KR20130063089A (ko) * 2011-12-06 2013-06-14 현대자동차주식회사 반도체 소자의 트렌치 형성 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5848422A (ja) * 1981-09-17 1983-03-22 Nec Corp 複合ドライエツチング装置
JPS5916334A (ja) * 1982-07-19 1984-01-27 Matsushita Electronics Corp ドライエツチング方法
JPS6294935A (ja) * 1985-10-21 1987-05-01 Nec Corp 半導体装置の製造方法
JPH02222142A (ja) * 1989-02-22 1990-09-04 Semiconductor Energy Lab Co Ltd エッチング方法
US6015761A (en) * 1996-06-26 2000-01-18 Applied Materials, Inc. Microwave-activated etching of dielectric layers
US6599842B2 (en) * 1999-11-29 2003-07-29 Applied Materials, Inc. Method for rounding corners and removing damaged outer surfaces of a trench
JP2001313280A (ja) * 2000-04-02 2001-11-09 Axcelis Technologies Inc ポスト・エッチ・フォトレジストおよび残留物の除去法
KR20010082405A (ko) * 2001-05-11 2001-08-30 김양태 플라즈마 다이싱 방법 및 장치
US6852241B2 (en) * 2001-08-14 2005-02-08 Lexmark International, Inc. Method for making ink jet printheads
DE10247913A1 (de) * 2002-10-14 2004-04-22 Robert Bosch Gmbh Plasmaanlage und Verfahren zum anisotropen Einätzen von Strukturen in ein Substrat
DE10318568A1 (de) * 2003-04-15 2004-11-25 Technische Universität Dresden Siliziumsubstrat mit positiven Ätzprofilen mit definiertem Böschungswinkel und Verfahren zur Herstellung
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
KR100753138B1 (ko) * 2006-09-29 2007-08-30 주식회사 하이닉스반도체 반도체 소자 제조방법
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US8012857B2 (en) * 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8551578B2 (en) * 2008-02-12 2013-10-08 Applied Materials, Inc. Patterning of magnetic thin film using energized ions and thermal excitation
EP2515344A1 (en) * 2009-12-15 2012-10-24 Sony Corporation Photoelectric conversion element and method for manufacturing photoelectric conversion element
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8871105B2 (en) * 2011-05-12 2014-10-28 Lam Research Corporation Method for achieving smooth side walls after Bosch etch process
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235637B1 (en) * 1999-09-15 2001-05-22 Taiwan Semiconductor Manufacturing Company Method for marking a wafer without inducing flat edge particle problem
CN101064250A (zh) * 2006-04-28 2007-10-31 海力士半导体有限公司 半导体器件中凹陷通道的制造方法
CN101542714A (zh) * 2007-02-08 2009-09-23 松下电器产业株式会社 半导体芯片制造方法
CN102157397A (zh) * 2010-01-18 2011-08-17 半导体元件工业有限责任公司 形成电磁保护半导体管芯的方法及半导体管芯
CN102157448A (zh) * 2010-01-18 2011-08-17 半导体元件工业有限责任公司 形成半导体管芯的方法
US20120322234A1 (en) * 2011-06-15 2012-12-20 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
KR20130063089A (ko) * 2011-12-06 2013-06-14 현대자동차주식회사 반도체 소자의 트렌치 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735667A (zh) * 2017-04-19 2018-11-02 株式会社迪思科 器件芯片的制造方法
CN108735667B (zh) * 2017-04-19 2023-12-15 株式会社迪思科 器件芯片的制造方法
CN109473352A (zh) * 2017-09-07 2019-03-15 松下知识产权经营株式会社 元件芯片的制造方法
CN110064849A (zh) * 2018-01-23 2019-07-30 株式会社迪思科 被加工物的加工方法、蚀刻装置和激光加工装置
CN109616414A (zh) * 2018-11-06 2019-04-12 深圳方正微电子有限公司 晶圆加工方法和半导体器件的制备方法

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